JP3307533B2

JP3307533B2 - チップ電子部品とその製造方法、およびサージアブソーバとその製造方法

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Publication number: JP3307533B2
Application number: JP11938296A
Authority: JP
Inventors: 卓雄伊藤
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 1996-05-14
Filing date: 1996-05-14
Publication date: 2002-07-24
Anticipated expiration: 2016-05-14
Also published as: TW350077B; CN1129144C; KR970077718A; KR100292444B1; CN1166036A; JPH09306712A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はサージアブソーバや
その他の電子素子を構成するチップ電子部品に係り、特
に基体端面に電極層を厚く形成して、該電極層と接続さ
れる他の電極との電気的接続を安定化できるようにした
チップ電子部品およびその製造方法に関する。

【０００２】

【従来の技術】図１０は、従来のチップ電子部品を用い
た例としてサージアブソーバを示した断面図であり、図
１１（ａ）〜（ｆ）は上記サージアブソーバの製造方法
を工程順に示した説明図である。

【０００３】図１０に示すサージアブソーバ１０Ａは、
平板状のチップ基体１１の表面に、電子素子層として抵
抗体層１２ａ，１２ｂが形成されており、これらの抵抗
体層１２ａ，１２ｂの間には微小間隔Ｇのギャップ１３
が形成されている。基体１１の両端部には、抵抗体層１
２ａ，１２ｂのそれぞれに電気的に接続している電極層
１４ａ，１４ｂが設けられている。この電極層１４ａ，
１４ｂは、基体１１の表面上で抵抗体層１２ａ，１２ｂ
の両端部に接触し、基体１１の両端面および裏面側に回
り込むように形成されている。またこの電極層１４ａ，
１４ｂに対して主電極１５ａ，１５ｂが圧接によってそ
れぞれ面接合されている。主電極１５ａ，１５ｂにはリ
ード線１６ａ，１６ｂが接続されている。基体１１およ
び主電極１５ａ，１５ｂはガラス封止体１７内に収納さ
れており、リード線１６ａ，１６ｂは、ガラス封止体１
７の外部に突出している。またガラス封止体１７の内部
には、アルゴン、ネオン、ヘリウム等の不活性ガスが所
定の内圧で充填されている。

【０００４】このような構成のサージアブソーバ１０Ａ
は、従来、次のようにして製造されていた。まず図１１
（ａ）に示すように、基体１１を複数個取りできる面積
の基板１１Ａの表面全面に抵抗体層１２Ａを形成した
後、図１１（ｂ）に示すように、エッチング法を用いて
抵抗体層１２Ａを溝状に除去して、ギャップ形成部分１
３Ａを形成する。次に、基板１１Ａを図１１（ｂ）中破
線１３Ｂで示す切断位置で縦横に切断し、個々の基体１
１毎に分割する。分割して得られる個々の基体１１は、
図１１（ｃ）に示すように、表面に、抵抗体層１２ａ，
１２ｂがギャップ１３によって離間された状態で形成さ
れている。個々の基体１１の大きさは１．２ｍｍ×２．
０ｍｍ〜４．５ｍｍ×７．０ｍｍ程度である。

【０００５】この後、個々の基体１１をまとめて治具に
より固定し、複数個の基体１１に対して一括的に、図１
１（ｄ）に示すように、その両端面にスパッタ法を用い
て電極層１４ａ，１４ｂをそれぞれ形成する。次に図１
１（ｅ）に示すように、切断された個々の基体１１の両
側の電極層１４ａ，１４ｂに、リード線１６ａ，１６ｂ
を有する主電極１５ａ，１５ｂをそれぞれ圧接により面
接合させ、さらに図１１（ｆ）に示すようにガラス封止
体１７内に収納してサージアブソーバ１０Ａが完成す
る。

【０００６】このように、従来のサージアブソーバは、
基板１１Ａから個々の基体１１を分割した後、この個々
の基体１１に対してスパッタにより電極層１４ａ，１４
ｂが形成される。しかしながら、基板１１Ａから一旦ば
らばらに分割された基体１１をまとめて治具で保持する
という作業はきわめて効率が悪く、また治具で保持した
各基体１１に対して、まず一方の端面に電極層１４ａを
スパッタし、次に治具および各基体１１を逆さまに位置
決めし直してから、他方の端面に電極層１４ｂをスパッ
タする必要があり、電極層１４ａ，１４ｂを形成するた
めの工程数が多く製造効率が悪かった。

【０００７】これに対して本発明者等は、基板１１Ａか
ら個々の基体１１を分割する前に電極層１４ａ，１４ｂ
を形成できるようにした方法を提案した（特願平７−２
６９９７９号）。図１２は、この提案された方法におけ
る電極層１４ａ，１４ｂの形成工程を、断面図を用いて
示した説明図である。

【０００８】この本発明者等によって提案された方法
は、図１２（ａ）に示すように、まず基板１１Ａ上に、
スパッタ法やエッチング法を用いて抵抗体層１２ａ，１
２ｂを形成する。１つの電子素子を構成する抵抗体層１
２ａ，１２ｂの間には微小間隔のギャップ１３を形成
し、また隣り合う電子素子の抵抗体層１２ａ，１２ｂど
うしは図中Ｘ方向に一定の間隔をあける。続いて、抵抗
体層１２ａ，１２ｂ上にレジスト層１８を形成する。レ
ジスト層１８は、１つの電子素子を構成する抵抗体層１
２ａ，１２ｂの両端縁部を除いた抵抗体層１２ａ，１２
ｂおよびギャップ１３上に形成する。次に隣り合う電子
素子の抵抗体層１２ａ，１２ｂの間の部分に第１の切削
溝１９を形成する。次いで、基板１１Ａに対して、スパ
ッタ、蒸着、またはメッキ等により電極層１４を形成す
る。この電極層１４は、第１の切削溝１９の底面（ハ）
および両側内壁面、抵抗体層１２ａ，１２ｂのレジスト
層１８に覆われていない面、およびレジスト層１８上に
形成される。

【０００９】この後、基板１１Ａの裏面側に第２の切削
溝２０を形成する。この第２の切削溝２０のＸ方向の幅
寸法Ｗ₁は、第１の切削溝１９の幅寸法よりも大きくす
る。また第２の切削溝２０は、第１の切削溝１９と同じ
位置に形成し、第１の切削溝１９と重複する深さまで切
り込むようにする。このように第２の切削溝２０を形成
することにより、第１の切削溝１９の底面（ハ）は除去
され、その結果、基板１１Ａは複数のブロック体に分離
される。このブロック体は、細長い帯状となっている。
そしてレジスト層１８を除去することにより、図１２
（ｂ）に示すように、抵抗体層１２ａ，１２ｂの縁部か
ら基体の端面１１ｂに延びる電極層１４ａ，１４ｂが形
成される。次に、このようなブロック体を、その長さ方
向を一定間隔で切断することにより、個々のチップ電子
部品が得られる。このようにして得られたチップ電子部
品は、断面略Ｔ字状の基体１１の両端面に膜厚５０〜３
００ｎｍ程度の電極層１４ａ，１４ｂが形成され、この
電極層１４ａ，１４ｂは抵抗体層１２ａ，１２ｂの縁部
上に重なっている。したがって、リード線を有する主電
極を、基体１１の両端面の電極層１４ａ，１４に圧接さ
せることによりサージアブソーバを構成することができ
る。

【００１０】このような本発明者等によって提案された
製造方法は、電極層１４ａ，１４ｂを一括的に形成した
後に、基板１１Ａから個々の基体１１を分離するので、
製造工程が簡単で量産に適している。しかしながら、基
体１１が断面略Ｔ字状となっており、電極層１４ａ，１
４ｂが形成されている両端面の基体１１裏面側には凹部
が形成されている。したがって、電極層１４ａ，１４ｂ
が形成されている両端面に主電極を圧接したときに、基
体１１の両端部が欠けたり変形し易くなるため、圧接に
よる電極層１４ａ，１４ｂと主電極との導通が不安定で
あるといった問題があった。

【００１１】

【発明が解決しようとする課題】よって、この発明にお
ける課題は、チップ電子部品の製造工程を簡単にして量
産できるようにするとともに、基体端面の電極層に対し
て圧接だけで十分な導通が得られるようにすることにあ
る。

【００１２】

【課題を解決するための手段】前記課題を解決するため
に本発明の請求項１に係る発明は、板状の基体の表面に
電子素子を構成する電子素子層が形成され、該基体の両
端面の全面に電極層が形成されており、前記基体の表面
と前記電極層の表面部とは面一であり、前記電極層の表
面部上にて該電極層と前記電子素子層とが電気的に接続
されていることを特徴とするチップ電子部品である。請
求項２に係る発明は、前記電子素子層が、前記基体の表
面上に微小間隔をもって離間形成された複数の抵抗体層
からなることを特徴とする請求項１記載のチップ電子部
品である。

【００１３】請求項３に係る発明は、基板に、該基板の
表面から裏面に貫通する複数の平行な長孔を形成する長
孔形成工程と、該長孔内に電極層を、該長孔の内壁全面
上に電極層が形成され、かつ該電極層の表面部と前記基
板の表面とが面一になるように形成する電極層形成工程
と、前記基板の表面上および前記電極層表面部上に連続
する電子素子層を形成する電子素子層形成工程と、前記
電極層および電子素子層が形成された基板を切断して個
々のチップ電子部品に分離する切断工程とを有してなる
ことを特徴とするチップ電子部品の製造方法である。請
求項４に係る発明は、前記電極層形成工程において、前
記長孔内に導電性インクを刷り込むことを特徴とする請
求項３記載のチップ電子部品の製造方法である。請求項
５に係る発明は、前記電極層形成工程において、前記基
板の表面から長孔内壁にかけてスパッタにより電極材料
膜を形成した後、前記基板上の電極材料膜を除去するこ
とを特徴とする請求項３記載のチップ電子部品の製造方
法である。請求項６に係る発明は、前記電極層形成工程
において、複数の基板を重ねた状態で前記スパッタを行
うことを特徴とする請求項５記載のチップ電子部品の製
造方法である。請求項７に係る発明は、請求項２に記載
のチップ電子部品と、該チップ電子部品の前記基体の両
端面に形成された前記電極層にそれぞれ圧接された主電
極と、該主電極に接続されたリード線を有することを特
徴とするサージアブソーバである。請求項８に係る発明
は、請求項３〜６のいずれかの製造方法でチップ電子部
品を製造し、該チップ電子部品の前記基体の両端面に形
成された前記電極層に、リード線を備えた主電極をそれ
ぞれ圧接させることを特徴とするサージアブソーバの製
造方法である。

【００１４】

【発明の実施の形態】以下、本発明を詳しく説明する。
図１は本発明の第１の実施例のチップ電子部品を示す斜
視図である。以下の実施例では、サージアブソーバに好
適に用いられるチップ電子部品を例に挙げて説明する。
図２は図１のチップ電子部品を用いてサージアブソーバ
を構成した例を示す斜視図である。図中符号１はチップ
電子部品を示しており、このチップ電子部品１は、基体
２、２つの電極層３、および電子素子層４からなってい
る。

【００１５】基体２としては、Ｓｉ（シリコン）基板、
ガラス基板、サファイヤ基板等が好適に用いられる。こ
れらの基板のうちＳｉ基板は加工性に優れているので特
に好ましく用いられるが、これは導電性が高いので、完
全な絶縁を必要とする場合にはガラス基板やサファイヤ
基板が好ましく用いられる。ガラス基板は比較的安価で
ある点で好ましく、ガラス基板のなかでも、耐熱性等の
要求される特性に応じてソーダガラス基板、石英基板な
ど適当なグレードのものが選択して用いられる。基体２
の厚さＴはチップ電子部品１の用途等にもよるが、例え
ば０．４〜１．０ｍｍ程度のものを好ましく用いること
ができる。

【００１６】電極層３は基体２の両端面にそれぞれ形成
されている。電極層３は導電性インクを焼成してなる導
電性材料や、スパッタで成膜された導電性材料からなっ
ており、チップ電子部品１の用途や電極層３の形成方法
に応じて適宜の材料が選択して用いられる。ここで、基
体２の端面に垂直な方向をＸ方向、これに垂直でかつ基
体２の表面２ａに平行な方向をＹ方向、これらに垂直な
方向をＺ方向とすると（以下、同様）、Ｘ方向における
電極層３の厚さは、チップ電子部品１の使用条件に合わ
せてより厚く設定でき、例えば図２に示すサージアブソ
ーバに適用するには１μｍ以上、好ましくは２μｍ以上
に形成される。電極層３の厚さが１μｍ未満であると、
電極層３と他の電極とを接続する際に、基体２の中心に
向かうＸ方向の力で圧接すると、この力で電極層３にカ
ケ、あるいは剥離が発生し易く、その結果導通不良とな
るので好ましくない。

【００１７】本実施例では、基体２の表面２ａと電極層
３，３の表面部３ａとが面一に形成されており、この基
体２の表面２ａおよび電極層３，３の表面部３ａ，３ａ
上に電子素子層４が形成されている。電子素子層４は、
その両端部が電極層３，３の表面部３ａ，３ａ上にそれ
ぞれ重なるように形成され、これにより電子素子層４と
電極層３，３とが電気的に接続されている。本実施例で
は、電子素子層４は、Ｘ方向に微小間隔Ｇをあけて離間
形成された２つの抵抗体層４ａ，４ｂからなっている。
この抵抗体層４ａ，４ｂは、ＤＬＣ、非晶質カーボン、
ＴａＳｉＯ₂、ＣｒＳｉＯ₂などをスパッタや蒸着等によ
り成膜した高抵抗材料からなっている。

【００１８】次に上記第１の実施例のチップ電子部品１
を製造する第１の製造例について図３〜６を参照して説
明する。図３は長孔形成工程を示すもので、（ａ）は基
板の斜視図、（ｂ）は図３（ａ）中のＡ−Ａ’線に沿う
断面図である。まず、基板２Ａを用意し、その表面２
Ａ’から裏面に貫通する長孔２１を形成する。基板２Ａ
としては、チップ電子部品１を構成する基体２が複数個
取りできる比較的面積の広い基板（ウエハ）が用いられ
る。この例では円板状の基板２Ａが用いられているが、
基板２Ａの形状はこれに限らず任意とすることができ
る。

【００１９】長孔２１は、少なくとも２本、隣り合う長
孔２１どうしの間隔Ｄが個々のチップ電子部品１の基体
２のＸ方向の寸法と一致するように、平行に形成する。
長孔２１の形成にはダイサーによる加工方法やエッチン
グによる加工方法等を用いることができる。エッチング
による場合、エッチング液は基板２Ａの材質によって適
宜選択され、例えばＳｉ基板に対しては、ふっ硝酸また
はＫＯＨをはじめとするアルカリ性エッチング液等が好
ましく用いられ、ガラス基板に対してはふっ硝酸または
よう素酸等が好ましく用いられる。長孔２１の幅Ｗはチ
ップ電子部品１の電極層３のＸ方向の厚さの２倍以上あ
ればよいが、狭すぎると、長孔２１の加工やこの後の工
程における作業が困難となり、広すぎると、１枚の基板
２Ａから得られるチップ電子部品１の個数が少なくなる
のでコスト的に不利になる。したがって、例えば基板の
厚さＴが０．４〜１．０ｍｍの場合には、長孔２１の幅
Ｗは２〜５ｍｍの範囲に好ましく形成される。

【００２０】また後述する切断工程で、基板２Ａを個々
のチップ電子部品１毎に分割し易くするために、基板２
Ａの裏面に、図中破線で示すように、長孔２１の長さ方
向に対して垂直に延びる線状のスリット２２を複数本形
成するのが好ましい。隣合うスリット２２どうしの間隔
は、チップ電子部品１のＹ方向の寸法と一致するように
形成し、スリット２２の深さは、一般的に、基板２Ａの
厚みの１／３程度とするのが好ましい。

【００２１】このように基板２Ａに長孔２１を形成した
後、この長孔２１内に電極層３Ａを形成する。図４は電
極層形成工程を示す断面図である。この製造例では刷り
込み法によって電極層３Ａを形成する。まず図４に示す
ように、基板２Ａに形成された長孔２１内に導電性イン
ク２４をスクリーン印刷等の適宜の手法によって刷り込
んだ後、基板２Ａの表面２Ａ’上に付着している導電性
インク２４を硬質ゴム製のスキージ等、適宜のかき取り
治具を用いてかき取る。

【００２２】ここで用いられる導電性インク２４は、粉
末状の導電材料とバインダーと溶剤とを基本的に含みこ
れらを混練してなるもので、例えば、金、銀、銅、
鉛、パラジウム等の導電材料と、フェノール樹脂、エポ
キシ樹脂等のバインダーと、カルビトール等の溶剤を用
いた金属ペースト、銀、鉛等の導電材料と、フェノー
ル樹脂、エポキシ樹脂等の樹脂とガラスとを混合してな
るバインダーと、カルビトール等の溶剤を用いたサーメ
ットインク、あるいはカーボンブラック、グラファイ
ト等の導電性材料と、フェノール樹脂、エポキシ樹脂等
のバインダーと、カルビトール等の溶剤を用いたカーボ
ンインクなどを好適に用いることができる。導電性イン
ク２４の組成は、この導電性インク２４により電極層３
を形成するという目的の上では導電材料が多い方が好ま
しいが、バインダーに対して導電材料が多すぎるとペー
スト状の導電性インク２４が得られない。したがって、
できるだけ多くの導電材料を含有するインク状組成物が
得られるように導電材料およびバインダーの使用量を設
定するのが好ましい。例えばカーボンインクの場合は、
導電体材料の含有率を２０〜４０ｖｏｌ％程度とするの
が好ましい。また導電性インク２４の粘度が高過ぎても
低過ぎても、これを長孔２１内に刷り込むのが困難にな
るので、粘度が１００〜１０００ｃｓｐ程度となるよう
に溶剤を添加するのが好ましい。

【００２３】次いで、長孔２１内に刷り込まれた導電性
インク２４を焼成することにより電極層３Ａを形成す
る。この焼成は、例えばベルト搬送式赤外加熱焼成炉等
を用いて行うことができる。また焼成条件は用いた導電
性インク２４の種類によっても異なるが、基板２Ａが溶
融しない温度範囲で行う必要がある。例えばカーボンイ
ンクを用いた場合には、約２００℃で約１０分間焼成を
行い、サーメットインクを用いた場合には、約８５０℃
で約１０〜２０分間焼成を行うのが好ましい。また、上
記のスキージ等によるかき取りでは、基板表面２Ａ’上
に付着した導電性インク２４を完全に除去することがで
きず、焼成後に基板表面２Ａ’に導電性インク２４の薄
い膜が残っている場合は、バフ研磨等により基板表面２
Ａ’を研磨する。

【００２４】このようにして基板２Ａの長孔２１内に電
極層３Ａを形成した後、基板２Ａの表面２Ａ’上に多数
の電子素子層４を、スパッタや蒸着等により形成する。
図５は電子素子層形成工程を示すもので、（ａ）は斜視
図、（ｂ）は図５（ａ）中のＢ−Ｂ’線に沿う断面図で
ある。電子素子層４は、図５（ａ）および（ｂ）に示す
ように、その長孔２１の長さ方向に垂直な方向（Ｘ方
向）の両端部が、隣り合う２つの長孔２１，２１内に形
成された２つの電極層３Ａ，３Ａの表面部３Ａ’，３
Ａ’上にそれぞれ重なるように形成する。このときの電
子素子層４と電極層３ＡとのＸ方向の重なり幅は、長孔
２１の幅Ｗの１／２より小さくなるようにする。また電
子素子層４の平面形状は得ようとするチップ電子部品１
の電子素子層４の形状と一致するようにし、この製造例
では、微小間隔Ｇをあけて２つの抵抗体層４ａ，４ｂを
形成する。そして図５（ａ）に示すように、この２つの
抵抗体層４ａ，４ｂからなる電子素子層４を、Ｘ方向、
および基板表面２Ａに平行でこれに垂直な方向（Ｙ方
向）にそれぞれ一定間隔をあけて多数形成する。このと
き、Ｙ方向における隣り合う電子素子層４どうしの間隙
が、スリット２２上に位置するように電子素子層４を形
成する。

【００２５】このようにして電子素子層４を形成した
後、基板２Ａを切断する。図６は切断工程を示した斜視
図である。まず、図５（ｂ）に示すように、基板２Ａ
を、長孔２１の幅方向（Ｘ方向）中央の切断位置ＰでＹ
方向に沿って切断し、図６に示すような短冊状の部材を
得る。この切断はダイサー等を用いて行うことができ
る。また必要に応じて切断面を研磨してもよい。続い
て、得られた短冊状の部材を基板２Ａ裏面のスリット２
２の位置で切断することによって、図１に示すような個
々のチップ電子部品１が得られる。このスリット２２の
位置での切断は、例えば、クッション性のあるローラー
で電子素子層４が形成されている面を軽く押し、スリッ
ト２２に応力が集中するようにして切断する方法により
行うことができる。このようにして得られたチップ電子
部品１は、例えば図２に示すように、リード線３６ａ，
３６ｂを有する主電極３５ａ，３５ｂを基体２の両側の
電極層３，３にそれぞれ圧接させて、ガラス封止体３７
内に収納することにより、サージアブソーバが得られ
る。

【００２６】この製造例によれば、基板２Ａを切断して
個々のチップ電子部品１に分離する際に、既に基体２に
電極層３，３および電子素子層４が形成されているの
で、製造工程が簡単であり量産に適している。また電極
層３を導電性インク２４の刷り込みによって形成するの
で、スパッタや蒸着等の真空室内で行う成膜法と比較す
ると、通常雰囲気中で作業を行うことができるので、製
造コストが非常に安価となる。また得られたチップ電子
部品１は、基体２の両側に電極層３，３をそれぞれ形成
し、この電極層３の表面部３ａ上にて電子素子層４を電
気的に接続させる構造としたので、前記電極層３を厚く
形成しても電極層３と電子素子層４との電気的接続が悪
くなるおそれがなく、したがって、例えば図２に示すよ
うに、電極層３，３に対して主電極３５ａ，３５ｂを圧
接してサージアブソーバを構成する際に、圧接だけで電
極層３，３と主電極３５ａ，３５ｂとの十分な導通が得
られる。また、本製造例では、基板２Ａの表面２Ａ’と
電極層３Ａの表面部３Ａ’とが面一に形成されているの
で、電極層３の表面部３ａ上にて、電極層３と電子素子
層４の端部との良好な電気的接続を得るのに好ましい。

【００２７】次に上記第１の実施例のチップ電子部品１
を製造する第２の製造例について図７を参照して説明す
る。この第２の製造例と上記第１の製造例とは電極層形
成工程が異なっている。まず、上記第１の製造例と同様
にして基板２Ａを用意し、基板２Ａに長孔２１を形成す
る。そして、この製造例では、長孔２１内にスパッタ法
を用いて電極層３Ａを形成する。

【００２８】図７は電極層形成工程を示す断面図であ
る。まず図７（ａ）に示すように、基板２Ａに対してバ
イアススパッタを行い、基板２Ａの表面２Ａ’から長孔
２１の内壁面にかけて例えば銅（Ｃｕ）などの導電性材
料からなる電極材料膜２５を成膜する。この電極材料膜
２５を成膜する際に、基板２Ａに加えられるバイアス電
圧は−５０〜−１００Ｖ程度が好ましく、バイアス条件
を適宜設定することによって、長孔２１の内壁面上に成
膜される電極材料膜２５の厚さａと、基板２Ａの表面２
Ａ’上に成膜される電極材料膜２５の厚さｂとの比ａ／
ｂを約０．５程度にまで大きくすることができる。スパ
ッタ条件は０．５〜２ｋｗ×２０〜３０分程度が好まし
い。また投入電力や成膜時間は成膜速度によって適宜変
更され、長孔２１の内壁面上に厚さ１μｍ以上、好まし
くは厚さ１〜５μｍの電極材料膜２５が形成されるよう
に設定するのが好ましい。続いて、図７（ｂ）に示すよ
うに、基板表面２Ａ’を研磨して、基板２Ａ上の電極材
料膜２５を削り取る。ここで基板２Ａ上の電極材料膜２
５とは、基板表面２Ａ’と面一な面上の電極材料膜２５
を示しており、これには基板表面２Ａ’上の電極材料膜
２５と電極層表面部３Ａ’上の電極材料膜２５とが含ま
れる（以下、同様）。これにより、長孔２１内に電極層
３Ａが形成される。また基板表面２Ａ’と電極層３Ａの
表面部３Ａ’とが面一となる。

【００２９】このようにして基板２Ａの長孔２１内に電
極層３Ａを形成した後、上記第１の製造例と同様にし
て、基板２Ａの表面２Ａ’上および電極層３Ａの表面部
３Ａ’上に連続する電子素子層４を多数形成し、さらに
基板２Ａを切断して、図１に示すような個々のチップ電
子部品１を得る。

【００３０】このように、この第２の製造例は、基板２
Ａに長孔２１を形成し、基板表面２Ａ’から長孔２１の
内壁にかけて電極材料膜２５を形成した後、基板２Ａ上
の電極材料膜２５を研磨して除去することにより電極層
３Ａを形成するので、基板表面２Ａ’と電極層３Ａの表
面部３Ａ’とが面一に形成される。したがって、基板表
面２Ａ’上および電極層３の表面部３Ａ’上に連続する
電子素子層４を形成し、この基板２Ａを個々のチップ電
子部品１毎に切断することにより、図１に示したよう
な、基体２の両側に電極層３，３がそれぞれ形成され、
この電極層３の表面部３ａ上にて電子素子層４と電極層
３とが電気的に接続されているチップ電子部品１が得ら
れる。したがって、電極層３を厚く形成しても電極層３
と電子素子層４との電気的接続が悪くなるおそれがな
く、例えば図２に示すように、電極層３，３に対して主
電極３５ａ，３５ｂを圧接してサージアブソーバを構成
する際に、圧接だけで電極層３，３と主電極３５ａ，３
５ｂとの十分な導通が得られる。また第１の製造例と同
様に、基板２Ａを切断して個々のチップ電子部品１に分
離する際に、既に基体２に電極層３，３および電子素子
層４が形成されているので、製造工程が簡単であり量産
に適している。また電極層３をスパッタにより形成する
ので、バインダー等の異物を含まない金属層（電極層
３）を形成することができ、導通時の抵抗が非常に小さ
くなるという利点が得られる。

【００３１】また上記第２の製造例では、基板表面２
Ａ’から長孔２１の内壁にかけて電極材料膜２５を形成
した後に、基板２Ａ上の電極材料膜２５を研磨する方法
を用いたが、この他の方法として図８に示す方法を用い
ることもできる。すなわち、まず図８（ａ）に示すよう
に、基板表面２Ａ’上にレジスト膜４４を形成した後、
図８（ｂ）に示すように、レジスト膜４４上から長孔２
１の内壁にかけて電極材料膜２５を形成し、この後、レ
ジスト膜４４を剥離液で剥離することによって、図８
（ｃ）に示すように、長孔２１の内壁に電極層３Ａを形
成することができる。またレジスト膜４４を剥離した時
に、電極層３Ａの一部が基板表面２Ａ’から突出する場
合は、必要に応じてこの突出した部分を研磨等により除
去してもよい。この方法によれば、基板２Ａ上の電極材
料膜２５を研磨する作業が不要であるので製造効率が良
い。

【００３２】次に上記第１の実施例のチップ電子部品１
を製造する第３の製造例について図９を参照して説明す
る。この第３の製造例が上記第２の製造例と異なる点
は、バイアススパッタにより電極材料膜２５を形成する
際に、図９に示すように、基板２Ａを複数枚、長孔２１
の位置が一致するように重ね合わた状態とする点であ
る。重ね合わせる基板２Ａの数は、多いほうが製造効率
が良いが、多すぎると長孔２１内壁に形成される電極材
料膜２５の膜厚が、各基板２Ａ毎に均一にならない。し
たがって、基板２Ａの厚さ、長孔２１の形状（大き
さ）、スパッタ条件等によって、長孔２１内に均一な電
極材料膜２５が得られるように好ましく設定される。

【００３３】そして電極材料膜２５を形成した後、最上
層の基板２Ａについては、上記第２の製造例と同様に、
研磨を行って、基板２Ａ上の電極材料膜２５を削り取
り、長孔２１内に電極層３Ａを形成する。またこれ以外
の下層の基板２Ａについては、電極材料膜２５は基板２
Ａ上には形成されておらず長孔２１内壁にのみ形成され
ているので、研磨する必要はない。これにより、基板２
Ａの長孔２１内に電極層３Ａが形成され、かつ基板表面
２Ａ’と電極層３Ａの表面部３Ａ’とが面一となってい
る基板２が複数枚得られる。

【００３４】このようにして基板２Ａの長孔２１内に電
極層３Ａを形成した後、上記第１の製造例と同様にし
て、基板２Ａの表面２Ａ’上および電極層３Ａの表面部
３Ａ’上に連続する電子素子層４を多数形成し、さらに
基板２Ａを切断して、図１に示すような個々のチップ電
子部品１を得る。

【００３５】このように、この第３の製造例は、長孔２
１を形成した基板２Ａを複数枚重ね合わせた状態で、ス
パッタにより電極材料膜２５を形成するので、複数枚の
基板２Ａの長孔２１の内壁に、同時に電極材料膜２５を
形成することができる。また電極材料膜２５形成後の、
基板２Ａの研磨は最上層の基板２Ａに対してのみ行えば
よく、製造効率が良い。またこのようにして形成される
電極層３Ａは、その表面部３Ａ’と基板表面２Ａ’とが
面一になっているので、基板表面２Ａ’上および電極層
３の表面部３Ａ’上に連続する電子素子層４を形成し、
この基板２Ａを個々のチップ電子部品１毎に切断するこ
とにより、図１に示したような、基体２の両側に電極層
３，３がそれぞれ形成され、この電極層３の表面部３ａ
上にて電子素子層４と電極層３とが電気的に接続されて
いるチップ電子部品１が得られる。したがって、電極層
３を厚く形成しても電極層３と電子素子層４との電気的
接続が悪くなるおそれがなく、例えば図２に示すよう
に、電極層３，３に対して主電極３５ａ，３５ｂを圧接
してサージアブソーバを構成する際に、圧接だけで電極
層３，３と主電極３５ａ，３５ｂとの十分な導通が得ら
れる。また第１の製造例と同様に、基板２Ａを切断して
個々のチップ電子部品１に分離する際に、既に基体２に
電極層３３，３３および電子素子層４が形成されている
ので、製造工程が簡単であり量産に適している。また電
極層３をスパッタにより形成するので、バインダー等の
異物を含まない金属層（電極層３）を形成することがで
き、導通時の抵抗が非常に小さくなるという利点が得ら
れる。

【００３６】またこの第３の製造例においても、まず、
基板表面２Ａ’上にレジスト膜を形成した後、このレジ
スト膜上から長孔２１の内壁にかけて電極材料膜２５を
形成し、この後、レジスト膜を剥離液で剥離する方法を
用いることもできる。この方法によれば、最上層の基板
２Ａ上の電極材料膜２５を研磨する作業が不要となる。

【００３７】

【発明の効果】以上説明したように本発明の請求項１に
記載のチップ電子部品は、板状の基体の表面に電子素子
を構成する電子素子層が形成され、該基体の両端面の全
面に電極層が形成されており、前記基体の表面と前記電
極層の表面部とは面一であり、前記電極層の表面部上に
て該電極層と前記電子素子層とが電気的に接続されてい
ることを特徴とするものである。したがって、基体の両
側に電極層がそれぞれ形成され、この電極層の表面部上
にて電子素子層と電極層とが電気的に接続されているの
で、電極層を厚く形成することができる。よって、例え
ば電極層に対して主電極を圧接してサージアブソーバを
構成する際に、圧接だけで電極層と主電極との十分な導
通が得られる。

【００３８】請求項１記載のチップ電子部品において、
基体の表面に形成される電子素子層が、前記基体の表面
上に微小間隔をもって離間形成された複数の抵抗体層か
らなる場合には、サージアブソーバを構成するのに好適
なチップ電子部品が得られる。

【００３９】請求項３に記載のチップ電子部品の製造方
法は、基板に、該基板の表面から裏面に貫通する複数の
平行な長孔を形成する長孔形成工程と、該長孔内に電極
層を、該長孔の内壁全面上に電極層が形成され、かつ該
電極層の表面部と前記基板の表面とが面一になるように
形成する電極層形成工程と、前記基板の表面上および前
記電極層表面部上に連続する電子素子層を形成する電子
素子層形成工程と、前記電極層および電子素子層が形成
された基板を切断して個々のチップ電子部品に分離する
切断工程とを有してなることを特徴とするものである。
この製造方法によれば、上記請求項１記載の構成を有す
るチップ電子部品が得られる。また、基板を切断して個
々のチップ電子部品に分離する際に、既に基体に電極層
および電子素子層が形成されているので、製造工程が簡
単であり量産に適している。

【００４０】請求項３記載のチップ電子部品の製造方法
において、前記長孔内に導電性インクを刷り込むことに
よって電極層を形成することができる。この方法によれ
ば真空室設備を必要としないので、その分製造コストを
安価に抑えることができる。あるいは、前記基板の表面
から長孔内壁にかけてスパッタにより電極材料膜を形成
した後、前記基板上の電極材料膜を除去することによっ
ても電極層を形成することができる。この方法によれば
抵抗の小さい電極層を形成できるという利点が得られ
る。また前記スパッタを行う際に、複数の基板を重ねた
状態としてもよく、この方法によれば、複数の基板に対
して長孔内壁に電極材料膜を同時に形成することができ
るうえ、最上層の基板以外の基板上に電極材料膜が形成
されないので、基板上の電極材料膜を除去する手間が省
け、製造効率が向上する。

【図面の簡単な説明】

【図１】本発明のチップ電子部品の第１の実施例を示
す斜視図である。

【図２】図１のチップ電子部品を用いてサージアブソ
ーバを構成した例を示す斜視図である。

【図３】本発明のチップ電子部品の第１の製造例にお
ける長孔形成工程を示すもので（ａ）は斜視図、（ｂ）
はＡ−Ａ’線に沿う断面図である。

【図４】本発明のチップ電子部品の第１の製造例にお
ける電極層形成工程を示す断面図である。

【図５】本発明のチップ電子部品の第１の製造例にお
ける電子素子層形成工程を示すもので（ａ）は斜視図、
（ｂ）はＢ−Ｂ’線に沿う断面図である。

【図６】本発明のチップ電子部品の第１の製造例にお
ける切断工程を示す斜視図である。

【図７】本発明のチップ電子部品の第２の製造例にお
ける電極層形成工程を工程順に示す断面図である。

【図８】本発明のチップ電子部品の第２の製造例にお
ける電極層形成方法の他の例を工程順に示す断面図であ
る。

【図９】本発明のチップ電子部品の第３の製造例にお
ける電極層形成工程を示す断面図である。

【図１０】従来のチップ電子部品を用いたサージアブ
ソーバを示す断面図である。

【図１１】図１０のチップ電子部品を製造する方法を
工程順に示す斜視図である。

【図１２】これまでに提案されたチップ電子部品の製
造方法を工程順に示す断面図である。

【符号の説明】

１…チップ電子部品、２…基体、２Ａ…基板（切断
前）、２ａ…基体表面、２Ａ’…基板表面（切断前）、３…電極層、３Ａ…電極層（切断前）３ａ…電極層表面部、３Ａ’…電極層表面部（切断前）４…電子素子層、４ａ，４ｂ…抵抗体層、２１…長孔、２４…導電性インク、２５…電極材料膜。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01C 1/00 - 17/30 H01T 4/12

Claims

(57)【特許請求の範囲】

【請求項１】板状の基体の表面に電子素子を構成する
電子素子層が形成され、該基体の両端面の全面に電極層
が形成されており、前記基体の表面と前記電極層の表面
部とは面一であり、前記電極層の表面部上にて該電極層
と前記電子素子層とが電気的に接続されていることを特
徴とするチップ電子部品。
【請求項２】前記電子素子層が、前記基体の表面上に
微小間隔をもって離間形成された複数の抵抗体層からな
ることを特徴とする請求項１記載のチップ電子部品。
【請求項３】基板に、該基板の表面から裏面に貫通す
る複数の平行な長孔を形成する長孔形成工程と、該長孔
内に電極層を、該長孔の内壁全面上に電極層が形成さ
れ、かつ該電極層の表面部と前記基板の表面とが面一に
なるように形成する電極層形成工程と、前記基板の表面
上および前記電極層表面部上に連続する電子素子層を形
成する電子素子層形成工程と、前記電極層および電子素
子層が形成された基板を切断して個々のチップ電子部品
に分離する切断工程とを有してなることを特徴とするチ
ップ電子部品の製造方法。
【請求項４】前記電極層形成工程において、前記長孔
内に導電性インクを刷り込むことを特徴とする請求項３
記載のチップ電子部品の製造方法。
【請求項５】前記電極層形成工程において、前記基板
の表面から長孔内壁にかけてスパッタにより電極材料膜
を形成した後、前記基板上の電極材料膜を除去すること
を特徴とする請求項３記載のチップ電子部品の製造方
法。
【請求項６】前記電極層形成工程において、複数の基
板を重ねた状態で前記スパッタを行うことを特徴とする
請求項５記載のチップ電子部品の製造方法。
【請求項７】請求項２に記載のチップ電子部品と、該
チップ電子部品の前記基体の両端面に形成された前記電
極層にそれぞれ圧接された主電極と、該主電極に接続さ
れたリード線を有することを特徴とするサージアブソー
バ。
【請求項８】請求項３〜６のいずれかの製造方法でチ
ップ電子部品を製造し、該チップ電子部品の前記基体の
両端面に形成された前記電極層に、リード線を備えた主
電極をそれぞれ圧接させることを特徴とするサージアブ
ソーバの製造方法。