WO2013040859A1 - 纳米多层膜、场效应管、传感器、随机存储器及制备方法 - Google Patents

纳米多层膜、场效应管、传感器、随机存储器及制备方法 Download PDF

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刘厚方
瑞之万
李大来
郭鹏
于国强
刘东屏
陈怡然
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中国科学院物理研究所
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    • H01F10/3272—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
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    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Definitions

  • the invention belongs to the field of ferroelectric or multiferroic materials, in particular to a multilayer film with a reversible electroresistance effect (ER) driven by an electric field, a preparation method thereof and a use thereof, and an electric field modulation type random a memory cell array and an electric field modulation type random access memory; a complementary field effect transistor having a reversible electro-resistance effect controlled by an electric field, the logic circuit comprising a basic non-gate, a NAND gate, a NAND gate circuit and a combination thereof Various other circuits and a nano-multilayer film logic device based on the reversible electro-resistance effect of ferroelectric and multi-ferro materials.
  • ER reversible electroresistance effect
  • the electro-resistance effect is that the resistance of the material changes significantly under an applied electric field, which is represented by a characteristic resistance-electric field curve. This effect can be used to regulate the resistance of the material by adjusting the applied electric field. When the applied electric field is positive or negative, the resistance of the material exhibits a high or low resistance state. The high and low resistance states of the electro-resistance effect correspond exactly to the "0" and "1" states in the electronic information.
  • many kinds of electronic devices can be developed by using such an electro-resistive effect, such as an electric field modulation type field effect transistor, a switching type electric field sensor, an electric field type logic device, and an electric field-driven random access memory (ERAM). (referred to as electric random access memory) and other electronic devices.
  • the electric field-driven random access memory based on the electro-resistance effect is different from the phase-change random access memory (PCRAM) based on the phase change theory; Basic Ferroelectric Random Access Memory (FeRAM); also different from Resistive Random Access Memory (Resistance Random Access Memory) based on various metal oxide thin films for storage medium unit and its conductance filament channel mechanism. RRAM).
  • PCRAM phase-change random access memory
  • FeRAM Basic Ferroelectric Random Access Memory
  • Resistive Random Access Memory Resistive Random Access Memory
  • ferroelectric materials have gradually become an important research direction of non-volatile random storage materials due to electric field-regulated self-generated polarization and other unique physical properties. But the most important of them
  • Ferroelectric materials of perovskite structure have gradually attracted people's attention due to their unique electrodeposition characteristics in micro-electric devices such as non-volatile memories, pyroelectric detectors, and switch sensors.
  • an object of the present invention is to provide an electric field control type nano multilayer film, an electric field modulation type field effect transistor, a switching type electric field sensor, and an electric field driven type random access memory, and a method of fabricating the same.
  • An object of the present invention is to provide an array of novel electric field modulation type memory cells and a random access memory, the memory including an array of novel electric field modulation type memory cells and corresponding read/write circuits, which can improve data writing speed and data writing. Reliability.
  • a basic inverter including a basic inverter, a NAND gate, a NOR gate circuit, and the like
  • An object of the present invention is to provide a control circuit for an electric field control FET, and a logic circuit thereof, including a basic inverter, a NAND gate, a NOR gate circuit, and a combination of these basic logic circuits. Class circuit.
  • FPGA field programmable gate array
  • Another object of the present invention is to nanoscale based on the reversible electro-resistance effect of ferroelectric and multiferroic materials.
  • Multilayer film fabricated into logic devices, and implements logic functions.
  • the present invention provides an electric field-regulated nano-multilayer film comprising, in order from bottom to top, a substrate; a substrate substrate; a buffer layer; an insulating barrier layer; a conductive layer; a top cover layer;
  • the bottom layer is a conductive material, and the lower electrode is used to apply an electric field on the ferroelectric or multiferroic material;
  • the substrate substrate is a ferroelectric or multiferroic material, which can be changed and regulated by an electric field.
  • the buffer layer acts as an upper electrode for applying an electric field on the ferroelectric or multiferroic material
  • the intermediate insulating barrier layer is an oxide
  • the top cover layer is a protective layer to prevent the intermediate conductive layer from being oxidized
  • the underlayer comprises a conductive metal material.
  • the conductive layer comprises a non-magnetic metal layer, a magnetic metal layer, an antiferromagnetic layer, a conductive molecular material, a topological insulator material, or a doped conductive semiconductor material.
  • the non-magnetic metal layer is composed of a non-magnetic metal or an alloy thereof, and has a thickness of 2-100 nm; and the magnetic metal layer is made of a magnetic metal or an alloy thereof, and has a thickness of 2 -100 nm or made of a dilute magnetic semiconductor material or a semi-metal material, having a thickness of 2-100 nm ;
  • the magnetic metal layer comprises a direct or indirect pinning structure, and the direct pinning structure comprises an antiferromagnetic layer/ferromagnetic layer;
  • the pinning structure includes an antiferromagnetic layer/first ferromagnetic layer/nonmagnetic metal layer/second ferromagnetic layer.
  • the antiferromagnetic layer is composed of an antiferromagnetic material including an alloy or oxide having antiferromagnetic properties.
  • the ferromagnetic layer, the first ferromagnetic layer and the second ferromagnetic layer are made of a ferromagnetic metal or an alloy thereof, having a thickness of 2 to 100 nm; or a dilute magnetic semiconductor material Or semi-metallic material, thickness 2 ⁇ 100 nm.
  • the top cover layer comprises a single layer or a multilayer film made of a non-oxidizable metal material, and has a thickness of 2 to 200 nm.
  • the present invention provides an electric field modulation type nanomultilayer film comprising, in order from bottom to top, a substrate; a bottom layer; a functional layer; a buffer layer; an insulating barrier layer; a conductive layer;
  • the bottom layer is a conductive material, and the lower electrode is used to apply an electric field on the ferroelectric or multiferroic material;
  • the functional layer is a ferroelectric or multiferroic thin film, which can change and regulate the polarization of the electric field under the action of an electric field.
  • the buffer layer acts as an upper electrode for applying an electric field on the ferroelectric or multiferroic thin film material
  • the intermediate insulating barrier layer is an oxide
  • the top cover layer is a protective layer, Preventing the intermediate conductive layer from being oxidized, by applying an electric field between the underlying layer and the buffer layer (upper and lower electrodes), due to the change in the polarization strength of the functional layer (ferroelectric or multiferroic material) and its direction, By changing the in-plane conductance of adjacent conductive layers, different resistance states under different electric fields can be obtained, resulting in the generation of reversible electro-resistance effects.
  • the substrate comprises a Si substrate, a SiC, a glass substrate or a Si-SiO 2 substrate, a MgO single crystal substrate, an A1 2 0 3 single crystal substrate or an organic flexible Substrate, etc.
  • the underlayer comprises a conductive metal material.
  • the functional layer comprises a ferroelectric or multi-ferric nano-film
  • the seed layer may be pre-deposited according to actual needs, for optimizing the interface with the substrate substrate, improving the ferroelectric or more The crystal structure of the iron nanofilm.
  • the conductive layer is grown on the insulating barrier layer material, and the conductance thereof can be polarized by the bottom ferroelectric or multiferroic film through the polarization interaction or the magnetoelectric coupling The regulation of intensity and direction.
  • the conductive layer comprises a non-magnetic metal layer, a magnetic metal layer, an antiferromagnetic layer, a conductive molecular material, a topological insulator material, or a doped conductive semiconductor material.
  • the non-magnetic metal layer is composed of a non-magnetic metal or an alloy thereof, and has a thickness of 2-100 nm; and the magnetic metal layer is made of a magnetic metal or an alloy thereof, and has a thickness of 2-l OOnm or made of a dilute magnetic semiconductor material or a semi-metal material, having a thickness of 2-100 nm ;
  • the magnetic metal layer comprises a direct or indirect pinning structure, and the direct pinning structure comprises an antiferromagnetic layer/ferromagnetic layer;
  • the indirect pinning structure includes an antiferromagnetic layer/first ferromagnetic layer/nonmagnetic metal layer/second ferromagnetic layer.
  • the antiferromagnetic layer is composed of an antiferromagnetic material, and the antiferromagnetic material includes an alloy or oxide having antiferromagnetic properties.
  • the ferromagnetic layer, the first ferromagnetic layer and the second ferromagnetic layer are made of a ferromagnetic metal or an alloy thereof, having a thickness of 2 to 100 nm ; or a dilute magnetic semiconductor material Or semi-metallic material, thickness 2 ⁇ 100 nm.
  • the top cover layer comprises a single layer or a multilayer film made of a non-oxidizable metal material, and has a thickness of 2 to 200 mii.
  • the present invention further provides an electric field-controlled nano-multilayer film comprising, in order from bottom to top: Sheet substrate; bottom layer; functional layer; magnetic layer; top cover layer;
  • the substrate substrate is a non-ferroelectric or multiferroic material
  • the bottom layer is a conductive material
  • the lower electrode is used to apply an electric field on the functional layer
  • the functional layer is a ferroelectric or multiferroic film
  • the electric field changes and regulates the magnitude and direction of its polarization
  • the top cover acts as an upper electrode and a protective layer to prevent the intermediate magnetic layer from being oxidized; by the underlying layer and the top cover layer (upper and lower electrodes)
  • an electric field is applied, due to the change in the polarization strength of the functional layer (ferroelectric or multiferroic thin film material) and its direction, affecting and changing the in-plane conductance of adjacent metals and magnetic layers, different resistance states under different electric fields can be obtained. , resulting in the generation of a reversible electro-resistive effect.
  • the underlayer comprises a conductive metal material.
  • the substrate comprises a Si substrate, a SiC, a glass substrate or a Si-SiO 2 substrate, a MgO single crystal substrate, a ⁇ 1 2 ⁇ 3 single crystal substrate or an organic flexible Substrate, etc.
  • the functional layer comprises a ferroelectric or multiferroic nanofilm.
  • the magnetic layer is grown on the material of the functional layer and is capable of interacting with the functional layer by magnetoelectric coupling.
  • the magnetic layer is made of a ferromagnetic metal or an alloy thereof, having a thickness of 2-100 nm; or a dilute magnetic semiconductor material or a semi-metal material, and having a thickness of 2-100 nm.
  • the magnetic layer comprises a direct or indirect pinning structure
  • the direct pinning structure comprises an antiferromagnetic layer/ferromagnetic layer
  • the indirect pinning structure comprises an antiferromagnetic layer/first iron Magnetic layer / non-magnetic metal layer / second ferromagnetic layer.
  • the antiferromagnetic layer is composed of an antiferromagnetic material, and the antiferromagnetic material includes an alloy or oxide having antiferromagnetic properties.
  • the ferromagnetic layer, the first ferromagnetic layer and the second ferromagnetic layer are made of a ferromagnetic metal or an alloy thereof, having a thickness of 2 to 100 nm ; or a dilute magnetic semiconductor material Or semi-metallic material, thickness 2 ⁇ 100 nm.
  • the cover layer comprises a single layer or a multilayer film made of a non-oxidizable metal material, and has a thickness of 2 to 200 nm.
  • an array of novel electric field modulation type memory cells is provided.
  • the memory cells of the memory array employ a transistorless structure.
  • the memory cell implements storage of data by means of an underlying layer, a functional layer, a buffer layer, an insulating layer, and a conductive layer sequentially deposited on the substrate.
  • a voltage between the bottom layer and the buffer By applying a voltage between the bottom layer and the buffer, the resistivity of the conductive layer can be changed, and further Realize the reading and writing of data.
  • Each unit is connected to 4 metal wires. Two of the metal wires are used for data reading, and the other two metal wires are used for data writing.
  • the two data reading metal wires are perpendicular to each other, and are used for selecting the memory cells at the intersection for data reading; the two data writing metal wires are also perpendicular to each other, and are used for selecting the intersecting memory cells for data writing.
  • the memory array consists of memory cells and consists of a cross-shaped read and write metal wire forming a mesh structure.
  • an array of novel electric field modulation type memory cells employ a transistorless structure.
  • the memory cell relies on an underlying layer, a functional layer, and a conductive layer that are sequentially deposited on the substrate to effect storage of the data.
  • a voltage between the bottom layer and the conductive layer By applying a voltage between the bottom layer and the conductive layer, the resistivity of the conductive layer can be changed, thereby enabling reading and writing of data.
  • Each unit is connected to 4 metal wires. Two of the metal wires are used for data reading and the other two metal wires are used for data writing.
  • the two data reading metal wires are perpendicular to each other for selecting the memory cells at the intersection for data reading; the two data writing metal wires are also perpendicular to each other for selecting the intersecting memory cells for data writing.
  • the memory array consists of memory cells and consists of a cross-shaped read and write metal wire forming a mesh structure.
  • an array of novel electric field modulation type memory cells is provided.
  • the electric field in the memory cell is not applied in a vertical direction, but is applied in an in-plane manner.
  • the structure is a bottom layer, a functional substrate layer, an insulating layer and a conductive layer structure.
  • the electric field application electrodes are applied to both ends of the functional layer, and an in-plane electric field is applied.
  • an array of still another novel electric field modulation type memory cell adopts a transistor structure.
  • the memory cell relies on an underlying layer, a functional layer, a buffer layer, an insulating layer, and a conductive layer that are sequentially deposited over the transistor to effect storage of data.
  • the memory cell is selected by a metal connection wire of the transistor gate and a read data metal line or a write data metal line.
  • the metal connection of the transistor gate and the read data metal line and the write data metal line are perpendicular to each other for selecting a memory cell at the intersection for data reading or writing.
  • the memory array consists of memory cells and consists of a cross-shaped read and write metal wire forming a mesh structure.
  • the present invention also provides a random access memory including an array of the above three novel electric field modulation type memory cells, the random access memory further comprising a row decoder, a sense amplifier and a column decoder, a register, a control circuit, a read/write drive, a register, and Input, input port, etc.
  • a novel electric field controlled switching field effect crystal is provided Tube.
  • Its core structure is electrode layer / functional layer / buffer layer / insulating barrier layer / conductive layer (including protective layer).
  • the electrode layer is a conductive material, and the lower electrode is used to apply an electric field on the ferroelectric or multiferroic material;
  • the functional layer is a ferroelectric or multiferroic material, which can change and regulate the polarization strength under the action of an electric field.
  • a vertical or parallel voltage is applied between the bottom layer and the buffer layer, which forms an electric field in the functional layer.
  • the electric field applied to the functional layer also gradually increases.
  • the resistance of the conductive layer does not change, and when the electric field exceeds the threshold, the resistance of the conductive layer may abruptly change from a high resistance state to a low resistance state or from a low resistance state to a high resistance state.
  • the electric field is reversed and the voltage exceeds a certain threshold, the resistance of the conductive layer is again abruptly changed, thereby realizing the function of the field-controlled switching field effect transistor.
  • the application and reversal of the electric field in the above technical solution can be achieved by grounding one electrode and then applying a positive or negative voltage to the other electrode.
  • the application and the reversal of the electric field can also be achieved by the following method, even if the voltages of the two electrodes can be changed: When one electrode is zero voltage, the other electrode voltage is positive; and vice versa. This also produces positive and negative electric fields.
  • the core structures of the two FETs are combined back-to-back to form a conductive layer/insulation barrier layer/buffer layer/functional layer/buffer layer/insulation barrier layer/conductive layer structure, in the conductive layer
  • a protective layer is included so that two field effect transistors having complementary characteristics can be formed.
  • the material of each layer is the same as the material type in the above field effect transistor, and the difference from the above structure is that two buffer layers are used as control gates, by applying vertical or parallel voltages on the two layers, and then by changing the appropriate voltage. A forward or reverse flipping electric field can be achieved.
  • This flipping electric field induces a change in resistance in the two conductive layers, but since the two conductive layers are just antisymmetric, the resistance changes in the conductive layer in the opposite direction. That is, when one conductive layer is in a low resistance state, the other conductive layer is in a high resistance state.
  • the application and reversal of the electric field can be achieved by grounding one buffer layer and then applying a positive voltage or a negative voltage on the other buffer layer.
  • the application and the reverse of the electric field can also be realized by the following method, even if the voltages of the two buffer layers can be changed: when one buffer layer is zero voltage, the other buffer layer voltage is positive; and vice versa . This also produces positive and negative electric fields.
  • the application and the reversal of the electric field can also apply a ⁇ voltage V H or a low voltage to the other buffer layer by applying an intermediate voltage V m on one buffer layer.
  • V m intermediate voltage
  • the electric field generated by ⁇ ⁇ is larger than the inversion electric field of the electro-resistance, so that the change of the high and low resistance states of the two conductive layers can be realized when the voltage on the buffer layer changes between high and low voltages.
  • a basic logic circuit can be fabricated by combining with a resistor, including an inverter, a NAND gate, a NOR gate, and complex logic composed of these basic circuits. Circuit.
  • the second field effect transistor is used, and since it is a complementary double field effect transistor, basic complementary logic circuits can be fabricated, including an inverter, a NAND gate, and a NOR gate. And complex logic circuits composed of these basic circuits.
  • the complementary logic circuit is a non-common logic circuit. The logic level is independent of the size of the device. It is much better than the previous logic circuit because the logic circuit made by the first type of field effect transistor is a proportional logic circuit.
  • the interconnection of devices in the circuit can be realized by the existing large-scale integrated circuit fabrication process, which is easy to integrate and mass production. Since the four electrode layers of the above field effect transistor can be located in different layers of the circuit board, multilayer wiring can be realized, increasing the number of devices in a single layer.
  • the above-mentioned logic circuit can realize the field programmable logic gate array! J (FPGA), compared with the SRAM-FPGA, the ERAM-FPGA fabricated by the electro-resistance is non-volatile, Information is not lost after power, and static power loss can be eliminated.
  • FPGA field programmable logic gate array! J
  • the field effect transistor of the invention is of electric field control type, has a higher input impedance, and can reach the order of ⁇ , so that the input The leakage current is smaller and does not affect the signal of the input circuit; on the other hand, the field effect transistor of the invention is non-volatile, and when the electric field of the gate disappears, the FET maintains the original resistance state, so It is only necessary to input a control pulse in advance without maintenance, which can greatly reduce the electrical loss of the circuit and reduce the power consumption of the device.
  • the electro-resistance effect is prepared as a logic device: (1) The collinear method is used to make four point-contact electrodes on the cover layer: The high-resistance resistance is the logic output "1" (the polarization strength of the ferroelectric or multi-iron material) Bottom), the low resistance resistance is recorded as the logic output "0" (the ferroelectric or multiferroic material polarization is upward); (2) the input electric field strengths of the same size are applied between the bottom layer and the cover layer ⁇ ⁇ and ⁇ ⁇ : ⁇ ⁇ , ⁇ ⁇ are smaller than the coercive electric field strength of ferroelectric materials, ⁇ ⁇ + ⁇ ⁇ is greater than the coercive electric field strength of ferroelectric materials. ⁇ ⁇ , ⁇ ⁇ is greater than 0 1 is the logic input " ⁇ , ⁇ ⁇ , ⁇ ⁇ is less than 0 I has been the logic input "0". Logic devices prepared by the above wiring can be N
  • the present invention also proposes a method for preparing the above-mentioned electric field-regulated nano-multilayer film by using magnetron sputtering combined with laser-assisted deposition (PLD), molecular beam epitaxy ( ⁇ ), atomic layer deposition (ALD) or gas phase chemical reaction.
  • PLD laser-assisted deposition
  • ⁇ molecular beam epitaxy
  • ALD atomic layer deposition
  • gas phase chemical reaction gas phase chemical reaction.
  • a deposition method such as deposition (MOCVD) sequentially deposits a bottom layer, a buffer layer, an insulating barrier layer, a conductive layer, and a top cladding layer on the substrate; wherein the underlayer is a conductive material and is used as a lower electrode for ferroelectric or more An electric field is applied to the iron material; the substrate substrate is a ferroelectric or multiferroic material, which can change and regulate the magnitude and direction of the polarization of the electrode under the action of an electric field; the buffer layer acts as an upper electrode for use in ferroelectric or An electric field is applied to the multiferroic material; the intermediate insulating barrier layer is an oxide; the top cladding layer is a protective layer to prevent oxidation of the intermediate conductive layer; and an electric field is applied between the underlying layer and the buffer layer (upper and lower electrodes), Due to the change in the polarization strength of the substrate substrate (the ferroelectric or multiferroic material:) and its direction, the in-plane conductance of the
  • the present invention also proposes a method for preparing the above-mentioned other electric field-regulated nano-multilayer film by using magnetron sputtering combined with laser-assisted deposition (PLD), molecular beam epitaxy ( ⁇ ), atomic layer deposition (ALD) or gas phase.
  • PLD laser-assisted deposition
  • ⁇ molecular beam epitaxy
  • ALD atomic layer deposition
  • a growth method such as chemical reaction deposition (MOCVD) sequentially deposits an underlayer, a functional layer, a buffer layer, an insulating barrier layer, a conductive layer, and a top cladding layer; wherein the underlayer is a conductive material, and the lower electrode is used to apply an electric field on the functional layer
  • the functional layer is a ferroelectric or multiferroic film, which can change and regulate the magnitude and direction of the polarization of the electrode under the action of an electric field; the buffer layer is used as an upper electrode for the ferroelectric or multiferroic film.
  • An electric field is applied to the material; the intermediate insulating barrier layer is an oxide; and the top cladding layer is a protective layer to prevent oxidation of the intermediate conductive layer.
  • the surface of the adjacent conductive layer is affected and changed due to the change in the polarization strength of the functional layer (ferroelectric or multiferroic material) and its direction.
  • the internal conductance can obtain different resistance states under different electric fields, resulting in the generation of reversible electro-resistance effects.
  • the present invention further provides a method for preparing an electric field-regulated nano-multilayer film, which uses magnetic control Sputtering and deposition of laser-assisted deposition (PLD), molecular beam epitaxy (MBE), atomic layer deposition (ALD), or gas phase chemical reaction deposition (MOCVD), etc., sequentially deposits a bottom layer, a functional layer, and a magnetic layer on a substrate.
  • PLD laser-assisted deposition
  • MBE molecular beam epitaxy
  • ALD atomic layer deposition
  • MOCVD gas phase chemical reaction deposition
  • a top cover layer wherein the substrate substrate is a non-ferroelectric or multiferroic material; the bottom layer is a conductive material; and the lower electrode is used to apply an electric field on the functional layer; the functional layer is ferroelectric or The multiferroic film can change and regulate the magnitude and direction of the polarization of the electrode under the action of an electric field; the top cover layer acts as an upper electrode and a protective layer to prevent oxidation of the intermediate magnetic layer.
  • Figure l a is a schematic structural view of a nano-multilayer film of the present invention.
  • Figure l b is structure A: BOL 1 /SUB/B FL/ISO/NM(or F , or AFM) /CAP ;
  • Figure 1 c is the structure B: SUB I BOL 2/FCL/ISO NM (or FM, or AFM) / CAP;
  • Figure 1 d is the structure C: SUB I BOL 2/FCL/BFL/iSO/NM(or FM, or AFM)/CAP;
  • Figure 1 e is the structure D: SUB I BOL 2/FCL /FM1 NM/FM2/AFM/ C AP;
  • Figure 1 f is the structure E: SUB I BOL 2/FCL /FM/AFM/CAP;
  • Figure 1 g is the structure F: SUB I BOL 2/FCL /FM1 /NM/FM2/CAP;
  • Figure 1 h is the structure G : SUB I BOL 2 / FCL F / CAP;
  • FIG. 2a is a schematic structural view of a nano-multilayer film according to Embodiment 1 of the present invention.
  • Figure 2b is a schematic diagram showing the relationship between the device resistance R and the applied electric field E.
  • 3a is a schematic structural view of a nano-multilayer film of Embodiment 2 of the present invention.
  • 3b is a schematic diagram showing the relationship between the device resistance R of the magnetic conductive metal Co 75 Fe 25 and the applied electric field E;
  • Figure 3c is a schematic diagram showing the measurement result of the electric field E and the nano-multilayer film resistance R of the intermediate conductive layer being C 075 Fe 25 , and applying a magnetic field of kOe while measuring;
  • Figure 3d is a schematic diagram showing the measurement results of the applied electric field E and the nano-multilayer film resistance R of the A1 film with an intermediate conductive layer of 5 nm;
  • 3e is a schematic diagram showing the measurement results of the applied electric field E and the nano multilayer film resistance R of an IrMn antiferromagnetic alloy film having an intermediate conductive layer of 5 nm;
  • 4A, 4B, 4C, 4D, 4E, 4F, 4G, 4H are schematic diagrams of core structures of eight electric field modulation type memory cells;
  • 5B1, 5B2, 5B3, 5C1, 5C2, 5C3, 5D1, 5D2, 5D3, 5E1, 5E2, 5E3, 5F 5F2, 5F3, 5G1, 5G2, 5G3, 5G4, 5G5, 5G6 are corresponding A cross-sectional view and a top view of a core structure of seven electric field modulation type memory cells in the figure;
  • FIGS. 7A, 7B, and 7C are structural cross-sectional views and plan views of an electric field modulation type memory cell having transistors;
  • FIGS. 8A and 8B are schematic diagrams showing two types of arrays of electric field modulation type memory cells having transistors; and Fig. 9 is a schematic view showing the overall structure of a random access memory based on an electric field modulation type memory cell of the present invention.
  • Figure 10A shows the core structure of an electro-resistive field effect transistor applied perpendicularly to an electric field and its custom electrical symbol
  • Figure 10B is the core structure of the electro-resistive field effect transistor applied to the electric field level and its custom electric symbol;
  • Figure 11A shows the basic structure of a complementary electro-resistive field effect transistor applied vertically by an electric field and its self-defined electrical symbol
  • FIG. 11B is a process structure diagram of a complementary electro-resistive field effect transistor applied perpendicularly to an electric field
  • FIG. 1 1 C is a basic structure of a complementary electro-resistive field effect transistor applied by an electric field level and a self-defined electrical symbol thereof;
  • FIG. 11D is a process structure diagram of a complementary electro-resistive field effect transistor applied at an electric field level;
  • FIG. 12A is a circuit for realizing an inverter using an electro-resistive field effect transistor;
  • Figure 12B shows the implementation of a NAND gate circuit using an electro-resistive field effect transistor
  • Figure 12C shows the implementation of a NOR circuit using an electro-resistive field effect transistor
  • Figure 13A is a circuit for implementing an inverter using a complementary electro-resistive field effect transistor
  • Figure 13B shows the implementation of a NAND gate circuit using a complementary electro-resistive field effect transistor
  • Figure 13C shows the implementation of a NOR circuit using a complementary electro-resistive field effect transistor
  • Figure 14 is a circuit for implementing a LUT (look-up table) function of a dual-channel input in an FPGA using an electro-resistive field effect transistor and a complementary electro-resistive field effect transistor;
  • FIG. 15A is a schematic diagram of a logic device based on structure h in scheme 2,
  • Figure 15B is a corresponding truth table;
  • 16A is a schematic diagram of a logic device based on the structure h in the second scheme.
  • Figure 16B is a corresponding truth table
  • Figure ⁇ is a schematic diagram of the logic device based on the structure d in the first scheme.
  • Figure 1 7B is the corresponding truth table
  • Figure 18A is a schematic diagram of a logic device based on structure h in scheme four,
  • Figure 18B is a corresponding truth table
  • 19A is a schematic diagram of a logic device based on structure h in scheme 4,
  • Figure 19B is a corresponding truth table
  • 20A is a schematic diagram of a logic device based on structure d in scheme 4,
  • Figure 20B is a corresponding truth table.
  • the object of the present invention is to provide an electric field-controlled nano-multilayer film, an electric field modulation type field effect transistor, a switch-type electric field sensor and an electric field-driven random access memory, which are used for obtaining a novel type of electric field-regulated nano-multilayer film at room temperature.
  • Reversible electro-resistive effect and the application of reversible electro-resistance effects in electronic devices are used for obtaining a novel type of electric field-regulated nano-multilayer film at room temperature.
  • the nano-multilayer film comprises, in order from bottom to top, a bottom layer, a substrate, a bottom layer, a functional layer, a buffer layer, an insulating barrier layer, an intermediate conductive layer, and a cover layer, wherein the intermediate conductive layer is a magnetic metal, a magnetic alloy or a magnetic layer.
  • the buffer layer and the insulating layer can be selectively added according to actual needs.
  • the intermediate conductive layer comprises a metal layer, a conductive molecular material, a topological insulator material, or a doped conductive semiconductor material or the like.
  • the metal layer includes a non-magnetic metal layer, a magnetic metal layer, an antiferromagnetic layer, and the like.
  • an electric field-regulated nano-multilayer film which comprises, in order from bottom to top, a bottom layer; a substrate substrate; a buffer layer; an insulating barrier layer; a conductive layer; a top cover layer;
  • the bottom layer is a conductive material, and the lower electrode is used to apply an electric field on the substrate;
  • the substrate is a ferroelectric or multiferroic material, which can change and regulate the polarization strength under the action of an electric field.
  • the buffer layer is used as an upper electrode for applying an electric field on the ferroelectric or multiferroic material;
  • the intermediate insulating layer is an oxide;
  • the top cover layer is a protective layer to prevent the intermediate conductive layer from being oxidized.
  • the underlayer comprises a conductive metal material
  • the substrate comprises a ferroelectric or multiferroic material substrate;
  • the buffer layer can improve the interface between the substrate substrate and the multilayer film, Can be used as an upper electrode for applying an electric field on a ferroelectric or multiferroic thin film material;
  • the conductive layer can be perfectly grown on the insulating barrier layer, and the conductance thereof can be subjected to the polarization strength of the bottom ferroelectric or multiferroic film by the polarization interaction or the magnetoelectric coupling. And the regulation of direction.
  • the conductive layer comprises a non-magnetic metal layer, a magnetic metal layer, an antiferromagnetic layer, a conductive molecular material, a topological insulator material, or a doped conductive semiconductor material;
  • the non-magnetic metal layer is composed of a non-magnetic metal or an alloy thereof, and has a thickness of 2-100 nm ;
  • the intermediate conductive layer is composed of a conductive molecular material, a topological insulator material, or a doped conductive semiconductor material.
  • the magnetic metal layer is made of a magnetic metal or an alloy thereof, and has a thickness of 2 to 100 nm ; or a dilute magnetic semiconductor material or a semimetal material, and has a thickness of 2 to 100 nm.
  • the magnetic metal layer comprises a direct or indirect pinning structure
  • the direct pinning structure comprises an antiferromagnetic layer (AFM) / ferromagnetic layer (FM);
  • the indirect pinning structure comprises antiferromagnetic Layer (AFM) / first ferromagnetic layer (FM1) / non-magnetic metal layer (NM) / second ferromagnetic layer (FM2).
  • the antiferromagnetic material includes an alloy or an oxide having antiferromagnetic properties.
  • the ferromagnetic layer (FM), the first ferromagnetic layer (FM1), and the second ferromagnetic layer (FM2) are made of a ferromagnetic metal or an alloy thereof, and have a thickness of 2 to 100 nm. Or made of dilute magnetic semiconductor material or semi-metal material, the thickness is 2 ⁇ 100 ⁇ .
  • the cover layer comprises a single layer or a multilayer film made of a non-oxidizable metal material and having a thickness of 2 to 200 nm.
  • an electric field modulation type nanomultilayer film comprising, in order from bottom to top, a substrate substrate, a bottom layer, a functional layer, a buffer layer, an insulating barrier layer, a conductive layer, and a top cover layer;
  • the bottom layer is a conductive material, and the lower electrode is used to apply an electric field on the functional layer
  • the functional layer is a ferroelectric or multiferroic film, which can change and regulate the magnitude and direction of the polarization of the electrode under the action of an electric field
  • the buffer layer serves as an upper electrode for applying an electric field on the ferroelectric or multiferroic thin film material
  • the intermediate insulating layer is an oxide
  • the top cover layer is a protective layer to prevent the intermediate conductive layer from being oxidized.
  • An electric field is applied between the underlying layer and the buffer layer (upper and lower electrodes). Due to the change in the polarization strength of the functional layer (ferroelectric or multiferroic material) and its orientation, affecting and changing the in-plane conductance of adjacent conductive layers, different resistance states under different electric fields can be obtained, resulting in reversible electro-resistance. The generation of effects.
  • the substrate comprises a Si substrate, a SiC, a glass substrate or a Si-SiO 2 substrate, a MgO single crystal substrate, an A1 2 0 3 single crystal substrate or an organic flexible substrate. Wait.
  • the underlayer comprises a conductive metal material.
  • the functional layer comprises a ferroelectric or multi-ferric nano-film
  • the seed layer may be pre-deposited according to actual needs, for optimizing the interface with the substrate substrate, and improving ferroelectricity or multiferroicity.
  • the crystal structure of the nano film is not limited to, but not limited to
  • the buffer layer can improve the interface between the insulating barrier layer and the functional layer, and can be used as an upper electrode for applying an electric field on a ferroelectric or multiferroic thin film material.
  • the conductive layer can be perfectly grown on the insulating barrier layer, and its conductance (resistance) is sufficient to be subjected to an electrode of a bottom ferroelectric or multiferroic film through an electrode polarization interaction or a magnetoelectric coupling action. Regulation of the magnitude and direction of the intensity.
  • the conductive layer comprises a non-magnetic metal layer, a magnetic metal layer, an antiferromagnetic layer, a conductive molecular material, a triple insulating material, or a doped conductive semiconductor material.
  • the non-magnetic metal layer is composed of a non-magnetic metal or an alloy thereof and has a thickness of 2 to 100 nm.
  • the intermediate conductive layer is composed of a conductive molecular material, a topological insulator material, or a doped conductive semiconductor material.
  • the magnetic metal layer is made of a magnetic metal or an alloy thereof, and has a thickness of 2 to 100 nm ; or a dilute magnetic semiconductor material or a semimetal material, and has a thickness of 2 to 100 nm.
  • the magnetic metal layer comprises a direct or indirect pinning structure
  • the direct pinning structure comprises an antiferromagnetic layer (AFM) / ferromagnetic layer (FM);
  • the indirect pinning structure comprises antiferromagnetic Layer (AFM) / first ferromagnetic layer (FM1) / non-magnetic metal layer (NM) / second ferromagnetic layer (FM2).
  • the antiferromagnetic material includes an alloy having antiferromagnetic properties or oxidized 1283
  • the ferromagnetic layer (FM), the first ferromagnetic layer (FM1), and the second ferromagnetic layer (FM2) are made of a ferromagnetic metal or an alloy thereof, and have a thickness of 2 to 100 mn. ; or is made of a diluted magnetic semiconductor material or a semi-metallic material, having a thickness of 2 ⁇ 100 nm.
  • the cover layer comprises a single layer or a multilayer film made of a non-oxidizable metal material and having a thickness of 2 to 200 nm.
  • an electric field-regulated nano-multilayer film comprising, in order from bottom to top, a substrate substrate, a bottom layer, a functional layer, a magnetic layer, and a top cover layer;
  • the substrate substrate is a non-ferroelectric or multiferroic material
  • the bottom layer is a conductive material
  • the lower electrode is used to apply an electric field on the functional layer
  • the functional layer is a ferroelectric or multiferroic film
  • the adjacent metal and The in-plane conductance of the magnetic layer can obtain different resistance states under different electric fields, resulting in the generation of a reversible electro-resistance effect.
  • the underlayer comprises a conductive metal material.
  • the substrate comprises a Si substrate, a SiC, a glass substrate or a Si-SiO 2 substrate, a MgO single crystal substrate, an A1 2 0 3 single crystal substrate or an organic flexible substrate. Wait.
  • the functional layer comprises a ferroelectric or multiferroic nanofilm.
  • the magnetic layer can be perfectly grown on the material of the functional layer, and the conductance thereof can be subjected to the polarization strength of the bottom ferroelectric or multiferroic film by the polarization interaction or the magnetoelectric coupling. And the regulation of direction.
  • the magnetic layer is made of a ferromagnetic metal or an alloy thereof, and has a thickness of 2 to 100 nm; or a dilute magnetic semiconductor material or a semimetal material, and has a thickness of 2 to 100 nm.
  • the magnetic layer comprises a direct or indirect pinning structure
  • the direct pinning structure comprises an antiferromagnetic layer (AFM) / ferromagnetic layer (FM);
  • the indirect pinning structure comprises an antiferromagnetic layer (AFM) / first ferromagnetic layer (FM1) / non-magnetic metal layer (M) / second ferromagnetic layer (FM2).
  • the antiferromagnetic material includes an alloy or an oxide having antiferromagnetic properties.
  • the ferromagnetic layer (FM), the first ferromagnetic layer (FM1), and The second ferromagnetic layer (FM2) is made of ferromagnetic metal or its alloy with a thickness of 2 100 nm ; or made of a dilute magnetic semiconductor material or a semi-metal material with a thickness of 2 ]00 nm
  • the cover layer comprises a single layer or a multilayer film made of a non-oxidizable metal material, having a thickness of 2 200 nm
  • an electric field modulation type field effect transistor based on an electro-resistance effect.
  • a certain electric field is formed between the top cladding layer and the underlayer by applying different voltages to the gate.
  • a certain voltage is applied between the source and the drain. Due to the effect of the electro-resistance, the resistance of the multilayer film is different under different electric fields, resulting in different conductance from the source to the drain. Therefore, the conductance or resistance value from the source to the drain can be regulated by the gate voltage.
  • FIG. 1a shows a nano-multilayer film according to an embodiment of the present invention, which includes, in order from bottom to top, a bottom layer 102 (abbreviated as BOL 1 ), a substrate 101 (abbreviated as SUB), and a bottom layer 103 (abbreviated as BOL 2).
  • Layer 104 abbreviated as FCL
  • buffer layer 105 abbreviated as BFL
  • insulating layer 106 abbreviated as ISO
  • IML intermediate conductive layer 107
  • CAP overlay layer 108
  • the substrate 101 is a ferroelectric or multiferroic substrate, or the general substrate comprises a Si substrate, SiC, a glass substrate or a Si-SiO 2 substrate, a MgO single crystal substrate, an A1 2 0 3 single crystal substrate. Or an organic flexible substrate or the like.
  • the substrate 101 is a ferroelectric or multiferroic substrate including Pb(Mg 1/3 Nb 2/3 )0 3 -PbTi0 3 (PMN-PT) BiFe0 3 (BFO) BaTi0 3 Pb(Zn 1/3 Nb 2/3 )O r PbTi0 3 (PZN-PT), PbTi0 3 (PTO), SrTi0 3 (STO) BiMn0 3 and other ferroelectric or multiferroic substrates, thickness 0.: ! l mm
  • the substrate is a general substrate including a Si substrate, a SiC, a glass substrate or a Si-SiO 2 substrate, a MgO single crystal substrate, and an A1 2 0 3 single crystal liner.
  • the underlayer 102 is a conductive metal layer.
  • the conductive metal layer is generally Cu
  • the underlayer 103 is a conductive metal layer.
  • the conductive metal layer is generally made of Cu & V b Mo Ru Pd Ta W Pt Ag Au or an alloy thereof, and has a thickness of 2.0 to: 100 nm.
  • the functional layer is 104 which is a ferroelectric or multiferroic film.
  • the ferroelectric or multiferroic film generally includes Pb(Mg 1/3 Nb 2/3 )0 3 -PbTi0 3 (PM -PT), BiFe0 3 (BFO) BaTi0 3 (BTO), PbTi0 3 (PTO), SrTi0 3 (STO), BiMn0 3 , etc., thickness It is 5-500 nm; in order to ensure that the functional layer is better and the substrate substrate is tightly bonded, seed layers such as SrRu0 3 and Ti0 2 may be deposited in advance.
  • the buffer layer 105 is generally made of a non-magnetic metal layer (including a single layer or a plurality of layers) having better conductivity and tighter substrate bonding, and the material thereof is preferably Ta, Ru, Cr, Au, Ag, Pt, Pd, Cu, CuN. Alternatively, it may be a metal alloy or a metal composite layer having a thickness of 2.0 to 100 nm.
  • the insulating layer 106 is generally A10 x , MgO, Mg lx Zn x O, A1N, Ta 2 0 5 , MgAlO x , ZnO, MgSiO x , Si0 2 , Hf0 2 , Ti0 2 , Alq3, LB organic composite film, GaAs,
  • MgO, A10x, MgZnO, A1N and Alq3, LB organic composite films are preferred, and the thickness is generally 0.5 to 0 nm.
  • the intermediate conductive layer 107 is a ferromagnetic metal, or a direct pinning structure or an indirect pinning structure.
  • Direct pinning means that the antiferromagnetic material layer AFM is directly in contact with the ferromagnetic layer FM (abbreviated as AFM/FM), and "indirect pinning” refers to inserting a composite layer NM/FM between the two (abbreviated as FM1). /NM/FM2/AFM).
  • the ferromagnetic metal includes a ferromagnetic metal having a relatively high rotational polarization, preferably Co, Fe, Ni; or an alloy thin film of these ferromagnetic metals, preferably Co-Fe, Co-Fe-B, a ferromagnetic alloy such as NiFeCr or Ni-Fe (eg, Ni 81 Fe 19 , Co 75 Fe 25 ) having a thickness of 2.0 to 100 nm; or a dilute magnetic semiconductor material such as GaMnAs or Ga-Mn-N, or such as Co- Mn-Si, Co-Fe-AK Co-Fe-Si, Co-Mn-Al, Co-Fe-Al-Si Co-Mn-Ge, Co-Mn-Ga, Co-Mn-Ge-Ga ⁇ La 1
  • a semimetal material such as -x Sr x Mn0 3 , La 1-x Ca x Mn0 3 (where 0 ⁇ X
  • the antiferromagnetic layer AFM includes an alloy material having antiferromagnetic properties, preferably Pt-Mn, Ir-Mn, Fe-Mn, and Ni-Mn, having a thickness of 5 to 50 nm; or having antiferromagnetic properties.
  • the oxide, preferably CoO, NiO, has a thickness of 5 to 50 nm.
  • the ferromagnetic layer FM uses a ferromagnetic metal having a relatively high spin polarization ratio, preferably Co, Fe, Ni; or an alloy thin film of these ferromagnetic metals, preferably Co-Fe, Co-Fe-B, NiFeCr or Ni-Fe (such as: ferromagnetic alloys such as Ni 81 Fe 19 , Co 75 Fe 25 ), having a thickness of 2.0 to 100 nm; or dilute magnetic semiconductor materials such as GaMnAs, Ga-Mn-N, or such as Co-Mn-Si, Co- Fe-Al, Co-Fe-Si, Co-Mn-Al, Co-Fe-Al-Si, Co-Mn-Ge, Co-Mn-Ga, Co-Mn-Ge-Ga, La 1-x Sr x
  • a semi-metal material such as Mn0 3 , La ⁇ CaxMnO ⁇ , wherein 0 ⁇ X ⁇ 1) has a thickness of 2.0 to
  • the ultra-thin non-magnetic metal layer NM interposed between the ferromagnetic layer FM and the antiferromagnetic layer AFM is generally Cu, Cr, V, Nb, Mo, Ru, Pd, Ta, W, Pt, Ag, Au or Made of alloy, the thickness is 0.1 ⁇ 5 nm.
  • the intermediate conductive layer is a non-magnetic metal layer (including a single-layer or multi-layer composite metal film) having good conductivity.
  • the material thereof is preferably Ta, Cu, Ti, Ru, Au, Ag, Pt, Al, Cr, V, W, Nb, etc., and has a thickness of 2.0 to 100 nm.
  • the intermediate conductive layer is an antiferromagnetic metal layer.
  • the material is preferably IrMn, FeMn, PtMn, NiMn and has a thickness of 5 to 50 nm.
  • an antiferromagnetic oxide preferably CoO, NiO or the like, having a thickness of 5 to 50 nm.
  • the intermediate conductive layer is made of a conductive molecular material, a triple insulating material, or a doped conductive semiconductor material.
  • the material thereof is preferably a conductive material such as Graphene, polyacetylene, Sb, Bi-Te, Bi-Se or Sb-Te.
  • the cover layer 108 is a metal layer (including a single layer or a multilayer composite metal film) which is not easily oxidized by ft.
  • the material is preferably Ta, Cu, Ti, Ru, Au, Ag, Pt, etc., and has a thickness of 2.0. ⁇ 200 nm, used to protect the core structure from oxidation and corrosion.
  • the magnetic nanomultilayer film structure of the present invention includes, but is not limited to:
  • Structure A BOL 1/SUB/B FL/ISO/NM(or FM, or AFM) /CAP ( Figure lb); Structure B: SUB I BOL 2/FCL/ISO/NM(or FM, or AFM) /CAP (Fig. 1c); Structure C: SUB I BOL 2/FCL/BFL/ISO/NM(or FM, or AFM)/CAP (Fig. 1 d); Structure D: SUB / BOL 2/FCL /FM1 NM/FM2 /AFM/CAP ( Figure le);
  • Structure E SUB / BOL 2 / FCL / FM / AF / CAP ( Figure 1 f ) ;
  • Structure F SUB I BOL 2/FCL /FM1/NM/FM2/CAP (Fig. 1 g) ⁇ '
  • Structure G SUB / BOL 2 / FCL / FM / CAP ( Figure h);
  • the obtained nano-multilayer film was then placed in a magnetron sputtering apparatus with a vacuum of better than 2xlO_ 5 Pa, a deposition rate of 10 nm/min, an argon gas pressure of 0.1 Pa, and a 100 nm Au film deposited on top of the 6 nm Ta coating. , in preparation for the preparation of the top electrode. Finally, a 10 nm Cr, 100 nm Au film was directly deposited on the back of the (OOl)-PMN-PT ferroelectric oxide substrate as the back bottom electrode to apply an electric field.
  • the vacuum is better than lxl (T fi Pa, deposition rate is 0.1 nm/s, argon gas pressure is 0.07 Pa during deposition, and (OOI)-PMN-PT ferroelectric oxide substrate base A Ta (5 nm) buffer layer (BFL:) was deposited on the chip.
  • the vacuum was better than 2xl (T 6 Pa, deposition rate was 0.07 nm/s, argon gas pressure was 0.07 Pa, directly in the buffer A10 x with a thickness of 1.0 nm is deposited on the layer Ta as an insulating barrier layer, and then the vacuum is better than lxl (T 6 Pa, deposition rate is 0.1 nm/s, deposition argon pressure is 0.07 Pa, at 1.0 nm A10) A 5 nm magnetic metal Co 75 Fe 25 (or a 5 nm non-magnetic metal Al or a 5 nm antiferromagnetic layer IrMn) is directly deposited on the insulating barrier layer of x as an intermediate conductive layer.
  • 3c is a conductive intermediate layer is a Co 75 Fe 25, a schematic diagram of the electric field E and the measurement results of the resistance R of the multilayer films applied changes, and 1 kOe applied magnetic field measured simultaneously in order to measure Analyze the relationship between the resistance of the nano-multilayer film and the applied electric field, and the applied fixed magnetic field. It can be seen from the figure that there is still a resistance change relationship of ⁇ 260%. In addition, the measurement results can be analyzed and added. The magnetic field does not affect the RE curve of the nano-multilayer film. It shows that the effect does not originate from the magnetic interaction.
  • Figure 3d shows the A1 film with an intermediate conductive layer of 5 nm, plus the changing electric field E and the nano-multilayer film resistance R.
  • FIG. 3e shows an IrMn film with an intermediate conductivity of 5 nm.
  • FIGS. 4A-4H are schematic diagrams of the core structure of six electric field modulation type memory cells, and the random access memory based on the above electric field modulation type memory cell of the present invention has a novel memory cell architecture.
  • this architecture the writing of data is accomplished by the use of an electric field to regulate the direction of polarization in the ferroelectric material.
  • This new architecture requires the storage unit to have a special unit structure, as shown in Figures 5 and 7. Wherein, the cell structure shown in FIG. 5 is a transistorless structure, and FIG. 7 shows a transistor. form.
  • the composition of the array is shown in Fig. 6.
  • the form of its cell array is shown in Figure 8.
  • Fig. 5A (Fig. 5A1, Fig. 5A2, Fig. 5A3) exemplarily shows a schematic structural view of the array unit.
  • the conductive layer in the multilayer film of the unit is connected to 2a and 2b by la and lb.
  • the buffer layer is connected to 2c through l c.
  • the bottom layer is connected by Id and 2d.
  • the multilayer film in the unit is connected by [ a ], lb, lc and Id and 2a, 2b, 2c and 2d, respectively.
  • 2a and 2d are metal wires for connecting all memory cells.
  • 2a and 2d are on the same layer. They are parallel to each other.
  • 2b and 2c are transition metal layers.
  • transition metal layers 2b and 2c are connected to the wires 4a and 4b through the via holes 3a and 3b, respectively.
  • 4a and 4b are metal wires for connecting all the memory cells.
  • 4a and 4b are on the same layer and are parallel to each other.
  • the wires 2a and 4b are perpendicular to each other for reading data from the cells at the intersection.
  • the 2a and 4b wires are used to read data, pass a small current between 2a and 4b and measure the voltage across the two ends, thereby obtaining a high resistance state " ⁇ or a low resistance state" 0".
  • the 4a and 2d wires are perpendicular to each other and are used to write data to the cells at the intersection.
  • the 4a and 2d wires are used to implement writing of data.
  • the resistivity of the conductive layer is changed by applying an appropriate positive and negative voltage on 4a and 2d to generate an electric field in the functional layer, thereby realizing the storage of "0"" and "1" of the data.
  • a memory cell array is constructed in the form of FIG.
  • Each unit is connected to 4 metal wires.
  • the 2a and 4a metal lines are used for data reading, corresponding to RL1 and RL0, respectively, as shown in Figure 3.
  • a suitable positive voltage is applied to RL1 to read the data in the unit.
  • the 4b and 2d metal lines are used for data writing, corresponding to WL0 and WL1, respectively, as shown in Figure 4.
  • an appropriate voltage is applied between WL0 and WL1 to invert the polar coupling moment in the functional layer, thereby enabling data writing of the conductive layer.
  • WL0 can be grounded and a positive voltage applied across the WL1 conductor.
  • WL1 can be grounded and a positive voltage applied across the WL0 conductor.
  • Fig. 5B (Fig. 5B1, Fig. 5B2, Fig. 5B3) exemplarily shows a schematic structural view of the array unit.
  • the conductive layer in the multilayer film of the unit is connected by la, lb and l c 3 ⁇ 4 2a, 2b and 2c.
  • the bottom layer is connected by I d and 2d.
  • 2a and 2d are metal wires used to connect all memory cells.
  • 2a and 2d are on the same level and descending from each other.
  • 2b and 2c are transition metal layers.
  • transition metal layers 2b and 2c are connected to the wires 4a and 4b through the via holes 3a and 3b, respectively.
  • 4a and 4b are metal wires for connecting all the memory cells.
  • 4a and 4b are on the same layer and are parallel to each other.
  • the wires 2a and 4b are perpendicular to each other for reading data from the cells at the intersection.
  • a small current is passed between 2a and 4b and the voltages at both ends are measured, thereby obtaining a high resistance state "1" or a low resistance state "0".
  • the 4a and 2d wires are perpendicular to each other and are used to write data to the cells at the intersection.
  • the 4a and 2d wires are used to implement writing of data.
  • the resistivity of the conductive layer is changed by applying an appropriate positive and negative voltage on 4a and 2d to generate an electric field in the functional layer, thereby realizing the storage of "0"" and "1" of the data.
  • a memory cell array is constructed in the form of Fig. 3.
  • each unit is connected to 4 metal wires.
  • the 2a and 4b wires are used for data reading, corresponding to RL1 and RL0, respectively, as shown in Figure 6.
  • When reading data apply a suitable positive voltage to RL1 to read the data in the unit.
  • 4a and 2d metals are used for data writing, corresponding to WL0 and WL1, respectively, as shown in Figure 7.
  • an appropriate voltage is applied between WL0 and WL1 to invert the polar coupling moment in the functional layer, thereby enabling data writing of the conductive layer.
  • WL0 can be grounded and a positive voltage applied across the WL1 conductor.
  • WL1 can be tied to ground and a positive voltage applied across the WL0 conductor.
  • Fig. 5C (Fig. 5C1, Fig. 5C2, Fig. 5C3) exemplarily shows a schematic structural view of the array unit.
  • the conductive layer in the multilayer film in the unit is connected to 2a and 2b via la and lb.
  • the buffer layer is connected to 2c via lc.
  • the bottom layer of the back side of the substrate is connected by Id and 2d.
  • the multilayer film in the unit is connected by la, lb, lc and Id and 2a, 2b, 2c and 2d, respectively.
  • 2a and 2d are metal wires for connecting all memory cells.
  • 2a and 2d are in the same layer and are parallel to each other.
  • 2b and 2c are transition metal layers.
  • transition metal layers 2b and 2c are connected to the wires 4a and 4b through the via holes 3a and 3b, respectively.
  • 4a and 4b are metal wires for connecting all the memory cells.
  • 4a and 4b are in the same layer and are parallel to each other.
  • the wires 2a and 4b are perpendicular to each other for reading data from the cells at the intersection.
  • a small current is passed between 2a and 4b and the voltages at both ends are measured, thereby obtaining a high resistance state "1" or a low resistance state "0".
  • the 4a and 2d wires are perpendicular to each other and are used to write data to the cells at the intersection.
  • the 4a and 2d wires are used to implement writing of data.
  • the resistivity of the conductive layer is changed by applying an appropriate positive and negative voltage on 4a and 2d to generate an electric field in the functional layer, thereby realizing the storage of "0"" and "1" of the data.
  • the array constructed therefrom is similar to the above-described embodiments 1 and 2, as shown in FIG.
  • Fig. 5D (Fig. 5D1, Fig. 5D2, Fig. 5D3) exemplarily shows a schematic structural view of the array unit.
  • the conductive layer in the multilayer film of the unit is connected to 2a, 2b and 2c by l a, lb and lc.
  • the bottom layer on the back side of the substrate is connected by Id and 2d.
  • 2a and 2d are metal wires used to connect all memory cells.
  • 2a and 2d are on the same layer and are parallel to each other.
  • 2b and 2c are transition metal layers.
  • the transition metal layers 2b and 2c are connected to the wires 4a and 4b through the via holes 3a and 3b, respectively.
  • 4a and 4b are metal wires for connecting all the memory cells.
  • 4a and 4b are in the same layer a parallel to each other.
  • the wires 2a and 4b are perpendicular to each other for reading data from the cells at the intersection.
  • a small current is passed between 2a and 4b and the voltages at both ends are measured, thereby obtaining a high resistance state "1" or a low resistance state "0".
  • the 4a and 2d wires are perpendicular to each other and are used to write data to the cells at the intersection.
  • the 4a and 2d wires are used to implement writing of data.
  • the resistivity of the conductive layer is changed by applying an appropriate electric field in the functional layer by applying appropriate positive and negative voltages on 4a and 2d, thereby realizing the storage of "0"" and "1" of the data.
  • the array constructed therefrom is similar to the above embodiments 1 and 2, As shown in Figure 6.
  • the present invention provides an array of another novel electric field modulated memory cells.
  • Fig. 5E (Fig. 5E1, Fig. 2E2, Fig. 5E3) exemplarily shows the structure of the array unit.
  • the conductive layer in the multilayer film of the unit is connected to 2a and 2b by la and lb.
  • the buffer layer is connected to 2c through l c.
  • the bottom layer on the back side of the substrate is connected by I d and 2d.
  • the multilayer film in the unit is connected by l a, lb, lc and I d and 2a, 2b, 2c and 2d, respectively.
  • 2a and 2d are metal wires used to connect all memory cells.
  • 2a and 2d are on the same layer and are parallel to each other.
  • 2b and 2c are transition metal layers.
  • transition metal layers 2b and 2c are connected to the wires 4a and 4b through the via holes 3a and 3b, respectively.
  • 4a and 4b are metal wires for connecting all the memory cells.
  • 4a and 4b are on the same layer and are parallel to each other.
  • the wires 2a and 4b are perpendicular to each other for reading data from the cells at the intersection.
  • the 2a and 4b wires are used to read data, pass a small current between 2a and 4b and measure the voltage across the two ends, thereby obtaining a high resistance state ' ⁇ ' or a low resistance state "0".
  • the 4a and 2d wires are perpendicular to each other and are used to write data to the cells at the intersection.
  • the 4a and 2d wires are used to implement writing of data.
  • the electric field is generated in the functional layer by applying appropriate positive and negative voltages on 4a and 2d to change the resistivity of the conductive layer, thereby realizing the storage of "0"" and "1" of the data.
  • the array constructed is similar to the above-described embodiments 1 and 2, as shown in FIG.
  • Fig. 5F (Fig. 5F1, Fig. 5F2, Fig. 5F3) exemplarily shows a schematic structural view of the array unit.
  • the conductive layer in the multilayer film in the unit is connected to 2a, 2b and 2c by a, lb and lc.
  • the bottom layer on the back side of the substrate is connected by Id and 2d.
  • 2a and 2d are metal wires used to connect all memory cells.
  • 2a and 2d are on the same layer and are parallel to each other.
  • 2b and 2c are transition metal layers.
  • transition metal layers 2b and 2c are connected to the wires 4a and 4b through the via holes 3a and 3b, respectively.
  • 4a and 4b are metal wires for connecting all the memory cells. 1 ⁇ 2 and 4b are on the same level and parallel to each other.
  • the 2a and 4b wires are perpendicular to each other for reading data from the cells at the intersection.
  • the 2a and 4b wires are used to read data, pass a small current between 2a and 4b and measure the voltage across the two ends, thereby obtaining a high resistance state "1" or a low resistance state "0".
  • the 4a and 2d wires are perpendicular to each other and are used to write data to the cells at the intersection.
  • the 4a and 2d wires are used to implement writing of data.
  • the resistivity of the conductive layer is changed by applying an appropriate positive and negative voltage on the layers 4a and 2d to generate an electric field in the functional layer, thereby realizing the storage of "0"" and "1" of the data.
  • the array constructed is similar to the above-described embodiments 1 and 2, as shown in FIG.
  • the electric field in the memory cell is not applied in the vertical direction but in the in-plane application mode.
  • the structure is shown in Fig. 5G (Fig. 5G1, Fig. 5G2, Fig. 5G3, Fig. 5G4, Fig. 5G5, Fig. 5G6), in which the electric field application electrodes are applied at both ends of the functional level, thereby applying the in-plane electric field.
  • Fig. 7 (Fig. 7A, Fig. 7B, Fig. 7C) exemplarily shows a schematic structural view of the array unit.
  • the underlayer of the multilayer film in the cell is connected to the drain 2c of the transistor through the via hole 3a.
  • the source of the transistor in the cell is connected to the wire 2a via la.
  • Wire 2a connects the sources of all the transistors and grounds them.
  • the gate of the transistor is connected to the wire 2b via lb.
  • Wire 2b connects the gates in all cells.
  • the underlayer of the multilayer film in the unit is connected to the metal wire 5c through the via hole 4d.
  • the conductive layer is connected to the metal line 5c through the via hole 4c.
  • the metal wire 5c is grounded.
  • the conductive layer in the multilayer film in the unit is connected by 4a and 5b.
  • the buffer layer is connected to 5a through 4a.
  • the units 5a and 5b are connected to the metal wires 7a and 7b via 6a and 6b, respectively.
  • the metal wires 7a and 7b are in the same layer and are parallel to each other.
  • the metal wires 7a and 7b are both perpendicular to the metal wires 2b. Among them, 7a and 2b are used for data writing; 7b and 2b are used for data reading.
  • the 7a and 2b wires are used to implement writing of data.
  • writing data pass at 7a and 2b Appropriate positive and negative voltages are applied to generate an electric field in the functional layer to change the resistivity of the conductive layer, thereby realizing the storage of "0" and " ⁇ " of the data.
  • a memory cell array is constructed in the form of Fig. 5A.
  • Each unit is connected to three operable metal lines and one ground line.
  • the metal line 2b corresponds to the WRL in Fig. 6, and is used to form a cross structure with the read metal line or the write metal line to thereby select the memory cell.
  • the WRL is used to turn on the transistor at the bottom of the cell.
  • the 7b and 2b wires are used for data reading, where 7b corresponds to the RL wire, as shown in Figure 5A.
  • the 7a and 2b wires are used for data reading, 7a corresponds to the WL wire, as shown in Figure 5A.
  • 7a corresponds to the WL wire, as shown in Figure 5A.
  • When writing data apply a suitable positive voltage on the WRL to turn on the transistors in the cell.
  • a voltage is applied to WL to write the data in the previously selected cell.
  • Appropriate electric and negative voltages between the WL and WRL wires are used to invert the polar coupling moments in the functional layer, thereby enabling data writing of the conductive layer.
  • an array constructed as shown in Fig. 8B is used.
  • each unit has 3 operable metal wires.
  • the source of each transistor is directly grounded through a metal via.
  • a random access memory based on the novel electric field modulation type memory cell array proposed in Embodiment 1.
  • Fig. 9 is a view showing the overall structure of the random access memory of the present embodiment, including a basic row decoder, a sense amplifier and a column decoder, a register, a control circuit, a read/write drive, a register and an input, an input port, and the like.
  • the memory array and the read/write circuit in the embodiment can use the memory array and the corresponding read/write circuit described in the above embodiments.
  • the structure diagram in this embodiment is only based on a special example of the memory design. Some changes made to the structure diagram, such as: changing the structure of the array, changing the way of wiring, etc. Changes within should be included and belong to the design of this embodiment.
  • Embodiment 10 similar to Embodiment 10, a randomization based on the novel electric field modulation type memory cell array proposed in Embodiments 2, 3, 4, 5, 6, 7, 8, and 9 is provided. Memory.
  • FIG. 10A and 10B show the core structure of the field effect transistor (FET-ER1) and a custom electrical symbol realized by the effect of electro-resistance.
  • Its structure is an electrode layer/functional layer/buffer layer/insulation barrier layer/conductive layer, and a thin film deposition technique and a photolithography technique are obtained to obtain a field effect transistor as shown in FIG.
  • the FET has four electrodes, wherein the bottom layer and the buffer layer respectively lead two electrodes as the control electrodes 1 and 2, and the two electrodes 3 and 4 are also connected to the external circuit at both ends of the conductive layer.
  • a forward voltage is applied between the bottom layer and the buffer layer, it forms an electric field in the functional layer, and as the voltage gradually increases from zero, the electric field applied to the functional layer also gradually increases.
  • the resistance of the conductive layer does not change, and when the electric field exceeds the threshold, the resistance of the conductive layer may abruptly change from a high resistance state to a low resistance state or a low resistance state to a high resistance state.
  • the electric field is reversed and 3 ⁇ 4 exceeds a certain threshold, the resistance of the conductive layer is again abruptly changed.
  • the four electrodes are located on different layers, and the electrodes are insulated from each other by SiO 2 , so that layered wiring can be realized in actual circuit design, the wiring is greatly reduced, and the wiring can be improved.
  • the wiring layer of the entire circuit can have three layers: the electrode layer at the bottom is generally used as a reference layer for wiring, and the potential of the layer remains unchanged, so it is placed at the lowest layer of the multilayer circuit board, and a plurality of the inventions are in one circuit.
  • the FET can connect all of the reference layers to the reference potential; the buffer layer in the middle is used as the control layer of the wiring, and the control poles of all the FETs are located in this layer; the conductive layer at the top is used as the wiring In the circuit layer, most of the circuits are distributed on this layer, and it can be connected to the control layer through vias.
  • the potentials of the above reference layer and control layer can be cross-exchanged, so that the high and low resistance states of the FET can be changed, as shown in type 1 in Table 1, but this method will have additional peripherals for each FET.
  • the circuit reduces the integration; the potential in the above reference layer can be kept at zero potential, that is, grounded, so that the voltage of the control layer must have both positive and negative voltage input functions, so as to realize the high and low resistance state of the field effect transistor of the invention.
  • the change is as shown in type 2 in Table 1.
  • This type of control requires additional negative voltage generation circuitry, but no external circuitry is required for each transistor; the potential in the reference layer can also be held at a constant value V M , and a high voltage V H or low voltage is applied across the control plane.
  • VL V H +VL/2
  • ⁇ ⁇ ⁇ ⁇ - V M
  • the electric field generated by ⁇ ⁇ is greater than the inversion electric field of the electro-resistance, so that when the voltage on the electrode is between high and low voltage High and low resistance changes can be achieved when changing, as shown in Type 3 in Table 1.
  • the design of this circuit is the simplest, but the selection of the reference voltage Need to be very precise, otherwise it will cause misuse.
  • FIG. 1 A and Figure 1 1 C is a basic structure diagram of a complementary electro-resistive field effect transistor (FET-ER2) and a custom electrical symbol.
  • the basic structure of the complementary field effect transistor of the invention is a conductive layer/insulation Barrier layer / buffer layer / functional layer / buffer layer / insulating barrier layer / conductive layer. It has six electrodes, one on each of the buffer layers, and two electrodes 1 and 2 as control electrodes.
  • the left and right conductive layers each have two electrodes 34 and 56 that can be connected to an external circuit.
  • the functional layer When a voltage is applied to the two buffer layers, the functional layer generates a polarized electric field, which acts on the conductive layers on both sides to induce their resistance to turn over, but due to the reverse symmetry of the conductive layer structures on both sides, their The resistance states are just the opposite, in a complementary state.
  • the complementary field effect transistor can have three control modes, as shown in Table 2, the first type is cross control type, that is, the positive and negative of the electric field is realized by the exchange of two control electrode voltages; Positive and negative control type, that is, the voltage of one of the control electrodes is kept at zero voltage, and the other The voltage of the control electrode has two polarities. When the polarity of the voltage of the electrode changes, the resistance state of the complementary FET also changes, as shown in type 2 in Table 2; the first type is reference control.
  • the six electrodes are located on different layers, and the electrodes are insulated from each other by S 02, so that layered wiring can be realized in actual circuit design.
  • the wiring layer of the whole circuit can have three layers: the bottom is the control layer of the wiring, and the control poles of all the FETs are located in this layer; the conductive layer in the middle is used as the circuit layer 1 of the wiring, and the conductive layer at the top is used as the circuit of the wiring Layer 2, most of the circuitry is distributed in these two layers, and the interconnection between the two layers and their interconnection to the control layer can be achieved by vias.
  • the basic inverter, NAND gate, and NOR logic can be realized by the field effect transistor FET-ER1 of the invention and an ordinary resistor, as shown in Figs. 12A, 12B, and 12C, respectively. Each circuit will be described separately below.
  • the logic circuit of the inverter is as shown in Fig. 12A, R1 is an applied resistor, and Q1 is the field effect transistor FET-ER1 of the invention.
  • the FET has four electrodes, two for the control electrode and two for the external circuit. One of the two control electrodes is connected to the reference voltage REFERENCE, the other is used as the input terminal INPUT, and the output terminal OUTPUT is as shown in the figure.
  • the logic state of the entire circuit is shown in Table 3A.
  • the FET When the input is high, that is, logic 1, according to the control state of FET-ER1 in Type 3 of Table 1, the FET is in the low resistance state RL.
  • RL « R1 according to the series voltage division relationship, VRL « VR1, the output is low voltage, that is, 0.
  • the input is low, that is, logic 0, according to the control state of FET-ER1 in Type 3 of Table 1
  • the FET is in the high resistance state RH.
  • RH » R1 according to the series voltage division relationship, at this time VRL » VR1, the output is high voltage, that is, logic 1.
  • the logic circuit of the 3 ⁇ 4 NOT gate is shown in Fig. 12B, R2 is an applied resistor, and Q2 and Q7 are the field effect transistor FET-ER1 of the invention, which are connected in series with the resistor.
  • Each FET has four electrodes, two for the control electrode and two for the external circuit. One of the two control electrodes is connected to the reference voltage REFERENCE, the other is used as the input terminal INPUT, labeled TNPUT1 and T PUT2, respectively, and the output OUTPUT is shown in the figure.
  • Vtn VH / 2
  • ⁇ ⁇ VH - Vm
  • VA generated The electric field is greater than the inversion electric field of the electro-resistance, so that when the voltage on the electrode changes between high and low voltages, the high-low resistance state of the field effect transistor can be realized.
  • the logic state of the entire circuit is shown in Table 3B.
  • the low resistance state and high resistance state of the FET satisfy RH » R2 > RL.
  • the specific analysis is as follows:
  • INPUT1 When INPUT1 is low, that is, logic 0 and INPUT2 is high, that is, logic 1, according to the control state of FET-ER1 in type 3 of Table 1, the FET corresponding to INPUT1 is in high impedance state RH1. The FET corresponding to I PUT2 is in the low resistance state RL2. According to the series voltage division relationship, VRH1+ VRL2> ⁇ VR2, the output is high voltage, that is, logic 1.
  • a non-volatile field-programmable gate array (FPGA) look-up table can be realized, based on an electro-resistance
  • the effect of the random access memory can realize the FPGA based entirely on this electro-resistance effect, thus completely replacing the FPGA fabricated by the existing semiconductor device.
  • a basic circuit of a lookup table of a dual input channel is introduced, as shown in FIG. 14A, and a lookup table of a 2 n input channel can also be designed according to this principle.
  • the lookup table circuit of the dual input channel is described in detail below.
  • Q5, Q6, Q1 1 are complementary electro-resistive field effect transistors FET-ER2, Q10, Q15, Q16,
  • Q17 is an electro-resistive field effect transistor FET-ERl
  • R4 is a pull-up network.
  • the electrode connections of each FET are shown in the figure.
  • INPUT1 and INPUT2 are used as strobe inputs, and WRITE, WRITE2, WRITE3, and WRITE4 are status write terminals.
  • any one of Q10, Q15, Q16, Q17 can be strobed by INPUT1 and INPUT2, so that the state of Q] 0, Q15, Q16.Q17 resistors can be read by pull-up network R4, and Q10, Q15, Q16, Q17
  • the following is a list of several basic logical operation truth tables, including the NAND truth table 5B.
  • the above-described core structure of the present invention can be applied to the following nano-multilayer film structure.
  • the object of the present invention is to provide an electric field-controlled nano-multilayer film, an electric field modulation type field effect transistor, a switch-type electric field sensor and an electric field-driven random access memory, which are used for obtaining a novel type of electric field-regulated nano-multilayer film at room temperature.
  • Reversible electro-resistive effect and the application of reversible electro-resistance effects in electronic devices are used for obtaining a novel type of electric field-regulated nano-multilayer film at room temperature.
  • the novel field-controlled field effect transistor of the present invention is quite different from the conventional field effect transistor: on the one hand, the field effect transistor of the invention is of an electric field control type, has a higher input impedance, and can reach a magnitude of ⁇ . The leakage current thus input is smaller and does not affect the signal of the input circuit; on the other hand, the field effect transistor of the invention is non-volatile, and when the electric field of the gate disappears, the FET maintains the original resistance state. Therefore, it is only necessary to input a control pulse in advance without any maintenance, which can greatly reduce the electrical loss of the circuit and reduce the power consumption of the device.
  • Fig. 15A is a schematic diagram of a logic device based on the structure h in the second scheme
  • Fig. 15B is a corresponding truth table.
  • Structure Substrate/underlayer/functional pinning layer/buffer layer/barrier layer/conductive layer/functional free layer/cover layer where substrate is insulating material; bottom layer is conductive material, used for functional pinning layer and function free Applying an electric field on the layer; the functional pinning layer is a ferroelectric or multi-ferroic material, which can change the magnitude and direction of the polarization under the action of an electric field; the buffer layer is a conductive material for reducing the roughness of the barrier layer;
  • the barrier layer is an oxide; the conductive layer is an inorganic or organic material capable of conducting electricity; the functional free layer is a ferroelectric or multiferroic material, which can change the magnitude and direction of the polarization under the action of an electric field; the cover layer is a protective layer, Prevent the structure from being oxidized.
  • Figure 16A is a schematic diagram of a logic device based on structure h in scheme three, and Figure 16B is a corresponding truth table.
  • Structure Substrate/underlayer/functional pinning layer/buffer layer/barrier layer/conductive layer/functional free layer/cover layer where substrate is insulating material; bottom layer is conductive material, used for functional pinning layer and function free Applying an electric field on the layer; the functional pinning layer is a ferroelectric or multi-ferroic material, which can change the magnitude and direction of the polarization under the action of an electric field; the buffer layer is a conductive material for reducing the roughness of the barrier layer;
  • the barrier layer is an oxide;
  • the conductive layer is an inorganic or organic material capable of conducting electricity;
  • the functional layer is a ferroelectric or multiferroic material, which can change the magnitude and direction of the polarization under the action of an electric field;
  • the cover layer is a protective layer , to prevent the structure from being oxidized.
  • NOR NOR
  • NAND (NA D) logic see Table 16B4 for the truth table
  • Figure 17A is a schematic diagram of a logic device based on structure d in Scheme 1, and Figure ⁇ is a corresponding truth table.
  • Structure Substrate / Underlayer / Functional Layer / Buffer Layer / Barrier Layer / Conductive Layer / Cover Layer.
  • the substrate is an insulating material; the bottom layer is a conductive material for applying an electric field on the functional layer; the functional layer is a ferroelectric or multi-iron material, which can change the magnitude and direction of the polarization under the action of an electric field; a conductive material for reducing the roughness of the barrier layer; the barrier layer is an oxide; the conductive layer is an inorganic or organic material capable of conducting electricity; and the cover layer is a protective layer to prevent oxidation of the magnetic layer.
  • the collinear method produces four point-contact electrodes on the overlay: high-resistance resistance is recorded as logic output "(functional layer polarization down), low-resistance resistance is recorded as logic output "0" (functional layer Polarization intensity up);
  • E A Two input electric field strengths E A and E B : E A are applied between the bottom layer and the cover layer, which are smaller than the coercive electric field strength of the functional layer, and ⁇ ⁇ + ⁇ ⁇ is greater than the functional coercive field strength.
  • ⁇ ⁇ , ⁇ ⁇ greater than 0 is recorded as logic input " ⁇ , ⁇ ⁇ , ⁇ ⁇ less than 0 is recorded as logic input "0".
  • Fig. 18A is a schematic diagram of a logic device based on the structure h in the fourth scheme, and Fig. 8B is a corresponding truth table.
  • the substrate is an insulating material;
  • the functional pinning layer is a ferroelectric or multi-iron material, which can change the magnitude and direction of the polarization under the action of an electric field;
  • the buffer layer is a conductive material for reducing the roughness of the barrier layer
  • the barrier layer is an oxide;
  • the conductive layer is an inorganic or organic material capable of conducting electricity;
  • the functional free layer is a ferroelectric or multiferroic material, which can change the magnitude and direction of the polarization under the action of an electric field; Layer to prevent oxidation of the structure.
  • Two electrodes are prepared on the left and right sides of the functional pinning layer and the functional free layer by ultraviolet exposure, argon ion etching and post-deposition of metal and insulating materials, and two sizes are applied to the functional pinning layer and the functional free layer.
  • the same in-plane input electric field strengths E A and ⁇ ⁇ : ⁇ ⁇ , ⁇ ⁇ are larger than the coercive electric field strength of the functional white layer, but less than the coercive electric field strength of the functional pinning layer, ⁇ ⁇ + ⁇ ⁇ is larger than the functional nail
  • the coercive electric field strength of the tie layer ⁇ ⁇ , ⁇ ⁇ greater than 0 is recorded as logic input " ⁇ ", ⁇ ⁇ , ⁇ ⁇ less than 0 is recorded as logic input "0".
  • Fig. 19A is a schematic diagram of a logic device based on the structure h in the fourth scheme, and Fig. 19B is a corresponding truth table.
  • the substrate is an insulating material;
  • the functional pinning layer is a ferroelectric or multi-iron material, which can change the magnitude and direction of the polarization under the action of an electric field;
  • the buffer layer is a conductive material for reducing the roughness of the barrier layer
  • the barrier layer is an oxide;
  • the conductive layer is an inorganic or organic material capable of conducting electricity;
  • the functional free layer is a ferroelectric or multiferroic material, which can change the magnitude and direction of the polarization under the action of an electric field; Layer to prevent oxidation of the structure.
  • E A , E B and E c are smaller than the coercive electric field strength of the functional free layer, E A + E B is greater than the coercive electric field strength of the functional free layer, E A + E B is smaller than the coercive electric field strength of the functional pinning layer, and E A +E B +E C is greater than the coercive electric field strength of the functional pinning layer.
  • E A , E B , E c greater than 0 is recorded as logic input "1"
  • E A , E B , E c less than 0 is recorded as logic input "0".
  • E c is used as Control input.
  • Fig. 20A is a schematic diagram of a logic device based on the structure d in the fourth scheme, and Fig. 20B is a corresponding truth table.
  • Structure Substrate / Functional Layer / Buffer Layer / Barrier Layer / Conductive Layer / Cover Layer.
  • the substrate is an insulating material
  • the functional layer is a ferroelectric or multi-iron material, which can change the magnitude and direction of the polarization under the action of an electric field
  • the buffer layer is a conductive material for reducing the roughness of the barrier layer
  • the barrier layer is an oxide
  • the conductive layer is an inorganic or organic material capable of conducting electricity
  • the cover layer is a protective layer to prevent oxidation of the magnetic layer.
  • the collinear method produces four point contact electrodes on the overlay: high resistance resistance is recorded as logic output
  • E A and E B are both smaller than the coercive electric field strength of the functional layer, and E A + E B is greater than the functional coercive electric field strength.
  • E A , E B is greater than 0 i is the logic input "1"
  • E A , E B is less than 0 is recorded as logic input "0".
  • the present invention affects and changes adjacent states by applying an electric field between the underlying layer and the buffer layer (upper and lower electrodes) due to the change in the polarization strength of the substrate substrate (ferroelectric or multiferroic material) and its direction.
  • the in-plane conductance of the conductive layer can obtain different resistance states under different electric fields, resulting in the generation of a reversible electro-resistance effect.

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Abstract

一种电场调控型纳米多层膜、电场调制型场效应管、开关型电场传感器及电场驱动型随机存储器，以用来获得室温下电场调制多层薄膜中的电致电阻效应。该纳米多层膜由下至上依次包括底层(102)、基片(101)、底层(103)、功能层(104)、缓冲层(105)、绝缘层(106)、中间导电层(107)、覆盖层(108)，中间导电层(107)为磁性金属、磁性合金或者磁性金属复合层时，缓冲层(105)和绝缘层(106)可以根据实际需要选择性的添加。当中间导电层(107)为非磁性金属层或反铁磁性金属层时，缓冲层(105)和绝缘层(106)必须添加，以便获得较高的信噪比。通过变化的电场对铁电或多铁性材料的电极化特性进行调制，从而达到影响和改变金属层的电导的作用，调控器件电阻的变化，获得不同的电场下对应不同的电阻态，实现电致电阻效应。

Description

纳米多层膜、 场效应管、 传感器、 随机存储器及制备方法
技术领域
本发明属于铁电或多铁性材料领域， 具体地说， 涉及一种由电场驱动的 有可逆电致电阻效应 (Electroresistance effect, ER)的多层膜及其制备方法和用 途， 电场调制型随机存储单元阵列及电场调制型随机存储器； 一种利用电场 控制的具有可逆电致电阻效应的互补场效应晶体管， 逻辑电路包括基本的非 门、 与非门、 或非门电路以及由其组合形成的各种其它电路和一种基于铁电 及多铁材料可逆电致电阻效应的纳米多层膜逻辑器件。
背景技术
电致电阻效应是材料的电阻在外加电场下产生明显的变化， 表现为特有 的电阻 -电场曲线。 利用这一效应可以通过调节外加电场来对材料的电阻进行 调控。 当外加电场为正或负向时， 材料的电阻表现为高或低阻态。 电致电阻 效应的高、低电阻态正好对应电子信息中的" 0"和 "1"两个状态。 为此利用该种 电致电阻效应可以发展许多电子器件， 如电场调制型场效应管、 开关型电场 传感器、 电场型逻辑器件和电场驱动型随机存储器 （ Electnc-field-switching Random Access Memory, ERAM) (简称电随机存储器） 等电子器件而当电致 电阻为线性缓变时， 电阻随外加电场按一定比例变化， 这样可以用于制作数 控电阻、模拟电路中的放大器等。 （参考文献： S. Rizwan and X. F. HarT et al., CPL Vol. 28, No. 10(2011)107504 ) 。 一般而言将这种效应归因于非完全屏蔽 的电荷在界面处产生的非对称的电势分布影响了电子的电导或隧穿电导。 因 此， 基于该种电致电阻效应的电场驱动型随机存储器不同于基于相变理论的 随机存储器（相变随机存储器， Phase-change Random Access Memory , PCRAM) ;不同于基于以铁电薄膜电容效应为基础的铁电存储器（Ferroelectric Random Access Memory, FeRAM )； 也不同于基于各种金属氧化物薄膜为存储 介质单元及其导电通道 (conductance filament channel)机制调控的电阻型随机 存储器 (Resistance Random Access Memory, RRAM)。
目前铁电材料由于可电场调控的自发电极化以及其它独特的物理性质， 逐渐地成为非易失性随机存储材料的一个重要的研究方向。 然而其中最重要
确认本 的一个方面是在铁电隧穿结中电极化反转造成的电阻的翻转。 钙钛矿结构的 铁电材料由于特有的电极化特性在非易失性存储器、 焦热电探测器、 开关型 传感器等微电器件中的应用， 逐渐重新引起大家的关注。
在专利 CN 102129863 A中， 公开了名称为 《一种可电场调节磁电阻的 Θ 旋阔结构及其制备工艺》 的专利， 在该专利中仅仅是利用多铁材料取代传统 的自旋阀中的反铁磁层材料； 通过施加电场来改变钉扎层的磁矩方向， 由于 钉扎层和 Θ由层的磁矩方向的不同， 不同 Θ旋方向的传导电子受到的散射不 同， 从而造成电阻态的变化。 不足之处是仍然采用传统的巨磁电阻结构的 Θ 旋阀， 结构比较复杂； 电阻态随外磁场的变化主要来源于巨磁电阻效应而非 界面电荷造成的非对称电势分布。 而这种方法所测得的实验结果不明显， 磁 电阻（MR)低目.稳定性差。 在专利 WO 2008/11 1274 A1中， 公开了名称为半 导体基板上的薄层构造（Laminate structure on semiconductor substrate )的专利， 在该专利中主要体现了单晶 γ-Α1203作为缓冲层，使得 ΡΖΤ材料的晶体织构得 到优化； 但该专利并无提出施加电场变化所引起的电阻变化。 发明内容
为了解决上述问题,本发明的一个目的在于提出一种电场调控型纳米多层 膜、 电场调制型场效应管、 开关型电场传感器及电场驱动型随机存储器及其 制备方法。
本发明的一个目的在于提供一种新型电场调制型存储单元的阵列和随机 存储器， 所述存储器包括新型电场调制型存储单元的阵列和相应的读写电路, 能够提高数据写入速度及数据写入的可靠性。
本发明的一个目的在于利用阶跃型电致电阻提供一种电场控制的具有互 补特性场效应管， 及其逻辑电路， 包括基本的反相器、 与非门、 或非门电路， 以及由这些基本逻辑电路所组合形成的各类电路。
本发明的一个目的在于提供一种电场控制场效应管的控制电路， 及其逻 辑电路， 包括基本的反相器、 与非门、 或非门电路， 以及由这些基本逻辑电 路所组合形成的各类电路。
本发明的一个目的在于利用上述两种场效应管制作现场可编程门阵列 (FPGA)中的寻址表。
本发明的另一个目的在于基于铁电及多铁材料可逆电致电阻效应的纳米 多层膜， 制备成逻辑器件， 并实现逻辑功能。
本发明的上述目的是通过以下技术方案实现的：
为实现上述 g的， 本发明提出一种电场调控型纳米多层膜， 由下至上依次 包括： 底层； 基片衬底； 缓冲层； 绝缘势垒层; 导电层； 顶部覆盖层；
其中所述底层为导电材料， 作为下电极用于在铁电或多铁性材料上施加 电场； 基片衬底为铁电或多铁性材料， 可在电场的作用下改变和调控其电极化 强度的大小及其方向； 缓冲层作为上电极用于在铁电或多铁性材料上施加电 场； 中间的绝缘势垒层为氧化物； 顶部覆盖层为保护层， 防止中间导电层被氧 化；通过在所述的底层和缓冲层（上下电极）之间施加电场， 由于基片衬底 (铁 电或多铁性材料)的电极化强度大小及其方向的改变， 影响和改变相邻导电层 的面内电导，可获得不同电场下不同的电阻态，导致可逆电致电阻效应的产生。
其中， 所述纳米多层膜中， 所述的底层包括导电金属材料。
其中， 所述纳米多层膜中， 所述的导电层包括非磁金属层、 磁性金属层、 反铁磁性层、 导电分子材料、 拓扑绝缘体材料、 或掺杂导电半导体材料等。
其中， 所述纳米多层膜中， 所述的非磁金属层由非磁金属或其合金组成， 厚度为 2-lOOnm ; 所述的磁性金属层由磁性金属或其合金制成， 厚度为 2-100nm或由稀磁半导体材料或半金属材料制成， 厚度为 2-100nm ; 所述的磁 性金属层包括直接或间接钉扎结构， 直接钉扎结构包括反铁磁性层 /铁磁性层； 间接钉扎结构包括反铁磁性层 /第一铁磁性层 /非磁性金属层 /第二铁磁性层。
其中反铁磁性层由反铁磁性材料构成， 所述反铁磁性材料包括具有反铁磁 性的合金或氧化物。
其中， 所述纳米多层膜中， 所述铁磁性层、 第一铁磁性层和第二铁磁性 层由铁磁性金属或其合金制成， 厚度为 2〜100 nm ; 或由稀磁半导体材料或半 金属材料制成， 厚度为 2〜100 nm。
其中， 所述纳米多层膜中， 所述顶部覆盖层包括由非易氧化金属材料制 成的单层或多层薄膜， 厚度为 2〜200 nm。
而且， 本发明提供一种电场调制型纳米多层膜， 由下至上依次包括： 基片 衬底； 底层； 功能层； 缓冲层； 绝缘势垒层； 导电层； 顶部覆盖层；
其中所述底层为导电材料， 作为下电极用于在铁电或多铁性材料上施加电 场； 所述功能层为铁电或多铁性薄膜， 可在电场的作用下改变和调控其电极化 强度的大小及其方向； 所述缓冲层作为上电极用于在铁电或多铁性薄膜材料 上施加电场； 所述中间的绝缘势垒层为氧化物； 所述顶部覆盖层为保护层， 防 止中间导电层被氧化，通过在所述的底层和缓冲层（上下电极）之间施加电场， 由于功能层 (铁电或多铁性材料)的电极化强度大小及其方向的改变， 影响和改 变相邻导电层的面内电导， 可获得不同电场下不同的电阻态， 导致可逆电致电 阻效应的产生。
其中，所述纳米多层膜中，所述的基片包括 Si衬底、 SiC、玻璃衬底或 Si-Si02 衬底， MgO单晶衬底、 A1203单晶衬底或者有机柔性衬底等。
其中， 所述纳米多层膜中， 所述的底层包括导电金属材料。
其中， 所述纳米多层膜中， 所述的功能层包括铁电或多铁性纳米薄膜， 可根据实际需要预先沉积种子层， 用于优化与基片衬底的界面， 改善铁电或 多铁性纳米薄膜的晶体结构。
其中， 所述纳米多层膜中， 所述导电层生长在所述绝缘势垒层材料上面， 其电导能够通过电极化相互作用或者磁电耦合作用受到底部铁电或多铁性薄 膜的电极化强度大小及方向的调控。
其中， 所述纳米多层膜中， 所述的导电层包括非磁金属层、 磁性金属层、 反铁磁性层、 导电分子材料、 拓扑绝缘体材料、 或掺杂导电半导体材料等。
其中， 所述纳米多层膜中， 所述的非磁金属层由非磁金属或其合金组成， 厚度为 2-l OOnm ; 所述的磁性金属层由磁性金属或其合金制成， 厚度为 2-l OOnm或由稀磁半导体材料或半金属材料制成， 厚度为 2-100nm ; 所述磁性 金属层包括直接或间接钉扎结构， 直接钉扎结构包括反铁磁性层 /铁磁性层； 间 接钉扎结构包括反铁磁性层 /第一铁磁性层 /非磁性金属层 /第二铁磁性层。
其中， 所述纳米多层膜中， 所述反铁磁性层由反铁磁性材料构成， 所述反 铁磁性材料包括具有反铁磁性的合金或氧化物。
其中， 所述纳米多层膜中， 所述铁磁性层、 第一铁磁性层和第二铁磁性 层由铁磁性金属或其合金制成， 厚度为 2〜100 nm; 或由稀磁半导体材料或半 金属材料制成， 厚度为 2〜100 nm。
其中， 所述纳米多层膜中， 所述顶部覆盖层包括由非易氧化金属材料制 成的单层或多层薄膜， 厚度为 2〜200 mii。
而且， 本发明再提出一种电场调控型纳米多层膜， 由下至上依次包括： 基 片衬底； 底层； 功能层； 磁性层； 顶部覆盖层；
其中所述的基片衬底为非铁电或多铁性材料； 所述底层为导电材料， 作 为下电极用于在功能层上施加电场； 功能层为铁电或多铁性薄膜， 可在电场的 作用下改变和调控其电极化强度的大小及其方向； 顶部覆盖层作为上电极和保 护层， 防止中间磁性层被氧化； 通过在所述的底层和顶部覆盖层 （上下电极） 之间施加电场， 由于功能层 (铁电或多铁性薄膜材料)的电极化强度大小及其方 向的改变， 影响和改变相邻金属和磁性层的面内电导， 可获得不同电场下不同 的电阻态， 导致可逆电致电阻效应的产生。
其中， 所述纳米多层膜中， 所述的底层包括导电金属材料。
其中，所述纳米多层膜中，所述的基片包括 Si衬底、 SiC、玻璃衬底或 Si-Si02 衬底， MgO单晶衬底、 Α12Ο3单晶衬底或者有机柔性衬底等。
其中， 所述纳米多层膜中， 所述的功能层包括铁电或多铁性纳米薄膜。 其中， 所述纳米多层膜中， 所述磁性层生长在所述功能层的材料上面， 并能够通过磁电耦合与功能层发生相互作用。
其中， 所述纳米多层膜中， 所述的磁性层由铁磁金属或其合金制成， 厚 度为 2-lOOnm; 或由稀磁半导体材料或半金属材料制成， 厚度为 2-100nm。
其中， 所述纳米多层膜中， 所述的磁性层包括直接或间接钉扎结构， 直接 钉扎结构包括反铁磁性层 /铁磁性层； 间接钉扎结构包括反铁磁性层 /第一铁磁性 层 /非磁性金属层 /第二铁磁性层。
其中， 所述纳米多层膜中， 所述反铁磁性层由反铁磁性材料构成， 所述反 铁磁性材料包括具有反铁磁性的合金或氧化物。
其中， 所述纳米多层膜中， 所述铁磁性层、 第一铁磁性层和第二铁磁性 层由铁磁性金属或其合金制成， 厚度为 2〜100 nm; 或由稀磁半导体材料或半 金属材料制成， 厚度为 2〜100 nm。
其中， 所述纳米多层膜中， 所述覆盖层包括由非易氧化金属材料制成的 单层或多层薄膜， 厚度为 2〜200 nm。
基于上述结构， 根据本发明的一个方面， 提供一种新型的电场调制型存 储单元的阵列。 所述存储阵列的存储单元采用无晶体管结构。 所述存储单元 依靠依次沉积于衬底上的底层、 功能层、 缓冲层、 绝缘层和导电层来实现数 据的存储。 通过施加电压于底层和缓冲间， 可以改变导电层的电阻率， 进而 实现数据的读和写。 每个单元和 4条金属导线相连。 其中两条金属导线用于 数据的读取， 另两条金属导线用于数据的写入。 两条数据读取金属导线相互 垂直， 用于选择交叉处的存储单元进行数据读取； 两条数据写入金属导线也 相互垂直， 用于选择交叉交的存储单元进行数据写入。 存储阵列由存储单元 组成， 并由十字交叉的读取和写入金属导线构成网状结构。
根据本发明的另一个方面， 提供一种新型的电场调制型存储单元的阵列。 所述存储阵列的存储单元采用无晶体管结构。 所述存储单元依靠依次沉积于 衬底上的底层、 功能层和导电层来实现数据的存储。 通过施加电压于底层和 导电间， 可以改变导电层的电阻率， 进而实现数据的读和写。 每个单元和 4 条金属导线相连。 其中两条金属导线用于数据的读取， 另两条金属导线用于 数据的写入。 两条数据读取金属导线相互垂直， 用于选择交叉处的存储单元 进行数据读取； 两条数据写入金属导线也相互垂直， 用于选择交叉交的存储 单元进行数据写入。 存储阵列由存储单元组成， 并由十字交叉的读取和写入 金属导线构成网状结构。
根据本发明的另一个方面， 提供一种新型的电场调制型存储单元的阵列。 其中存储单元中的电场不采用垂直方向施加方式， 而采用面内施加方式。 其 结构为底层、 功能衬底层、 绝缘层和导电层结构。 是电场施加电极在功能层 面内两端， 进而实施面内电场的施加。
根据本发明的又一个方面， 提供又一种新型的电场调制型存储单元的阵 列。 所述存储阵列的存储单元采用具有晶体管结构。 所述存储单元依靠依次 沉积于晶体管上方的底层、 功能层、 缓冲层、 绝缘层和导电层来实现数据的 存储。 通过晶体管栅极的金属连接导线和读取数据金属线或写入数据金属线 配合对存储单元进行选择。 晶体管栅极的金属连接和读取数据金属线以及写 入数据金属线相互垂直， 用于选择交叉处的存储单元进行数据读取或写入。 存储阵列由存储单元组成， 并由十字交叉的读取和写入金属导线构成网状结 构。
本发明还提供了含有上述三种新型的电场调制型存储单元的阵列的随机 存储器， 所述随机存储器还包括行解码器、 灵敏放大器和列解码器、 寄存器、 控制电路、 读写驱动、 寄存器和输入、 输入端口等。
根据本发明的一个方面， 提供一种新型的电场控制的开关型场效应晶体 管。 它的核心结构为电极层 /功能层 /缓冲层 /绝缘势垒层 /导电层 （含保护层） 。 其中所述电极层为导电材料， 作为下电极用于在铁电或多铁性材料上施加电 场； 功能层为铁电或多铁性材料， 可在电场的作用下改变和调控其电极化强 度的大小及其方向； 缓冲层作为上电极用于在铁电或多铁性材料上施加垂直 或平行电场； 中间的绝缘势垒层为氧化物， 用于阻断漏电流； 导电层 （含保 护层） 的电阻会受到功能层电极化场的影响而发生阶跃型变化。
在底层和缓冲层之间加上一个垂直或平行电压， 它会在功能层形成电场， 电压从零逐渐增加时， 施加在功能层上的电场也逐渐增加。 当电场小于一定 阈值时， 导电层的电阻不变化， 而当电场超过该阈值之后， 导电层的电阻会 发生突变， 由高阻态变为低阻态或由低阻态变为高阻态。 而当电场反向并日. 超过一定阈值时， 同样会使导电层的电阻再次发生突变， 从而实现电场控制 的开关型场效应晶体管的功能。
在上述技术方案中电场的施加与反向可以通过将一个电极接地， 然后在 另外一个电极上施加正电压或负电压实现。
在上述技术方案中电场的施加与反向同样也可以通过以下方法实现， 即 使两个电极的电压都可以变化： 当一个电极为零电压时， 另外一个电极电压 为正； 反之亦然。 这样同样可以产生正向和反向的电场。
在上述技术方案中电场的施加与反向同样也可以通过在一个电极上施加 一个中间电压 vm， 在另外一个电极上施加高电压 VH或低电压 其中 Vm=(VH+V,.)/2,定义 νΔ=νΗ- Vm， νΔ所产生的电场大于电致电阻的翻转电场， 从而当电极上的电压在高低电压之间变化时便可以实现高低阻态的变化。
根据本专利的一个方面， 将两个上述场效应管的核心结构背对背组合， 形成导电层 /绝缘势垒层 /缓冲层 /功能层 /缓冲层 /绝缘势垒层 /导电层结构， 导电 层中包括保护层， 这样便可以形成具有互补特性的两个场效应管。 每层的材 料与上述场效应管中的材料类型相同， 而与上述结构不同的是两个缓冲层作 为控制栅极， 通过在这两层上施加垂直或平行的电压， 然后通过改变适当的 电压便可以实现正向或反向的翻转电场。 这个翻转电场便会诱导两个导电层 中的电阻发生变化， 但由于这两层导电层恰好反对称排列， 因此导电层中的 电阻变化方向相反。 即当一个导电层处于低阻态时另外一个导电层则处于高 阻态。 在上述技术方案中电场的施加与反向可以通过将一个缓冲层接地， 然后 在另外一个缓冲层上施加正电压或负电压实现。
在上述技术方案中电场的施加与反向同样也可以通过以下方法实现， 即 使两个缓冲层的电压都可以变化： 当一个缓冲层为零电压时， 另外一个缓冲 层电压为正； 反之亦然。 这样同样可以产生正向和反向的电场。
在上述技术方案中电场的施加与反向同样也可以通过在一个缓冲层上施 加一个中间电压 Vm， 在另外一个缓冲层上施加髙电压 VH或低电压 ¼， 其中
Figure imgf000010_0001
- Vm)/2， νΔ所产生的电场大于电致电阻的翻转 电场， 从而当缓冲层上的电压在高低电压之间变化时便可以实现两个导电层 的高低阻态的变化。
根据本专利的一个方面， 利用上述第一种场效应管， 通过和电阻搭配可 以制作基本的逻辑电路， 包括反相器、 与非门、 或非门， 以及由这些基本电 路所构成的复杂逻辑电路。
根据本专利的一个方面， 利用上述第二种场效应管， 由于它是互补型的 双场效应管， 因此可以制作基本的互补型逻辑电路， 包括反相器、 与非门、 或非门， 以及由这些基本电路所构成的复杂逻辑电路。 互补型逻辑电路是无 比逻辑电路， 逻辑电平与器件的尺寸无关， 它远优于上一种逻辑电路， 因为 第一种场效应管制作的逻辑电路为有比逻辑电路。
在上述方案中电路中器件的互联可以利用现有大规模集成电路的制作工 艺流程实现， 易于集成化和大规模生产。 由于上述场效应管的四个电极层可 以位于电路板的不同的层内， 因此可以实现多层布线， 增加单层内器件数目。
根据本专利的一个方面， 利用上述逻辑电路可以实现现场可编程逻辑门 阵歹! J(FPGA)， 与 SRAM—FPGA相比， 利用电致电阻制作的 ERAM— FPGA 则具有非易失性， 掉电之后信息不会丢失， 同时可以消除静态的电损耗。
新型的电场控制的场效应晶体管与普通的场效应管相比有很大的不同： 一方面该发明的场效应管为电场控制型， 具有更高的输入阻抗， 可达 ΜΩ量 级， 这样输入的漏电流更小， 不会影响输入电路的信号； 另一方面该发明的 场效应管是非易失性的， 当栅极的电场消失后， 场效应管仍维持原有的电阻 状态， 因此在工作时只需预先输入一个控制脉冲即可， 而无需维持， 这样可 以极大地减小电路的电损耗， 降低器件功耗。 根据本发明一个方面利用可逆 电致电阻效应， 制备成逻辑器件： （1 ) 共线法在覆盖层上制作 4个点接触的 电极： 高阻态电阻 己为逻辑输出 "1 " (铁电或多铁材料极化强度向下）， 低阻态 电阻记为逻辑输出" 0" (铁电或多铁材料极化强度向上）； ( 2 )底层和覆盖层之 间施加 2个大小相同的输入电场强度 ΕΛ和 ΕΒ : ΕΛ， ΕΒ均小于铁电材料的矫 顽电场强度， ΕΛ+ΕΒ大于铁电材料的矫顽电场强度。 ΕΛ， ΕΒ大于 0 1己为逻辑 输入 "Γ， ΕΛ， ΕΒ小于 0 I己为逻辑输入 "0"。 通过上述连线制备的逻辑器件可 以实现与非逻辑和或非逻辑。
而且， 本发明还提出上述的电场调控型纳米多层膜的制备方法， 采用磁 控溅射并结合激光辅助沉积（PLD)、分子束外延（ΜΒΕ)、原子层沉积（ ALD) 或气相化学反应沉积 （MOCVD) 等生长方法依次在基片衬底上沉积底层、 缓 冲层、 绝缘势垒层、 导电层及顶部覆盖层； 其中所述底层为导电材料， 作为 下电极用于在铁电或多铁性材料上施加电场； 基片衬底为铁电或多铁性材料， 可在电场的作用下改变和调控其电极化强度的大小及其方向； 缓冲层作为上电 极用于在铁电或多铁性材料上施加电场； 中间的绝缘势垒层为氧化物； 顶部覆 盖层为保护层，防止中间导电层被氧化；通过在所述的底层和缓冲层 (上下电极) 之间施加电场， 由于基片衬底 (；铁电或多铁性材料：)的电极化强度大小及其方向 的改变，影响和改变相邻导电层的面内电导，可获得不同电场下不同的电阻态， 导致可逆电致电阻效应的产生。
而 ， 本发明还提出上述另一种电场调控型纳米多层膜的制备方法， 采 用磁控溅射并结合激光辅助沉积 （PLD) 、 分子束外延 （ΜΒΕ ) 、 原子层沉 积 （ALD)或气相化学反应沉积 （MOCVD) 等生长方法依次沉积底层、 功能 层、 缓冲层、 绝缘势垒层、 导电层及顶部覆盖层； 其中所述底层为导电材料， 作为下电极用于在功能层上施加电场； 所述功能层为铁电或多铁性薄膜， 可在 电场的作用下改变和调控其电极化强度的大小及其方向； 所述缓冲层作为上电 极用于在铁电或多铁性薄膜材料上施加电场； 所述中间的绝缘势垒层为氧化 物； 所述顶部覆盖层为保护层， 防止中间导电层被氧化。 通过在所述的底层和 缓冲层 (上下电极)之间施加电场， 由于功能层 (铁电或多铁性材料)的电极化强 度大小及其方向的改变， 影响和改变相邻导电层的面内电导， 可获得不同电场 下不同的电阻态， 导致可逆电致电阻效应的产生。
而且， 本发明又提出一种电场调控型纳米多层膜的制备方法， 采用磁控 溅射并结合激光辅助沉积（PLD ) 、 分子束外延（MBE ) 、 原子层沉积（ALD ) 或气相化学反应沉积 （MOCVD ) 等生长方法依次在基片衬底上沉积底层、 功 能层、 磁性层及顶部覆盖层； 其中所述的基片衬底为非铁电或多铁性材料； 所述底层为导电材料； 作为下电极用于在功能层上施加电场； 所述功能层为铁 电或多铁性薄膜，可在电场的作用下改变和调控其电极化强度的大小及其方向； 顶部覆盖层作为上电极和保护层， 防止中间磁性层被氧化。 通过在所述的底层 和顶部覆盖层 （上下电极） 之间施加电场， 由于功能层 (铁电或多铁性材料) 的电极化强度大小及其方向的改变， 影响和改变相邻磁性层的面内电导， 可 获得不同电场下不同的电阻态， 导致可逆电致电阻效应的产生。
附图说明
图 l a为本发明的纳米多层膜结构示意图；
图 l b为 结构 A: BOL 1 /SUB/B FL/ISO/NM(or F , or AFM) /CAP ;
图 1 c为结构 B : SUB I BOL 2/FCL/ISO NM(or FM, or AFM) /CAP；
图 1 d为结构 C : SUB I BOL 2/FCL/BFL/iSO/NM(or FM, or AFM)/CAP； 图 1 e为结构 D : SUB I BOL 2/FCL /FM1 NM/FM2/AFM/C AP；
图 1 f为结构 E : SUB I BOL 2/FCL /FM/AFM/CAP；
图 1 g为结构 F： SUB I BOL 2/FCL /FM1 /NM/FM2/CAP；
图 1 h为结构 G : SUB I BOL 2/FCL F /CAP；
图 2a为本发明实施例 1的纳米多层膜的结构示意图；
图 2b为器件电阻 R随外加电场 E变化关系示意图。
图 3a本发明实施例 2的纳米多层膜的结构示意图；
图 3b为中间导电层为磁性金属 Co75Fe25的器件电阻 R随外加电场 E变化关 系示意图；
图 3c 为中间导电层为 C075Fe25，外加变化的电场 E与纳米多层膜电阻 R的 测量结果示意图， 并在测量的同时施加〗 kOe的磁场；
图 3d为中间导电层为 5 nm的 A1膜，外加变化的电场 E与纳米多层膜电阻 R的测量结果示意图；
图 3e为中间导电层为 5 nm的 IrMn反铁磁合金薄膜， 外加变化的电场 E与 纳米多层膜电阻 R的测量结果示意图； 图 4A、 4B、 4C、 4D、 4E、 4F、 4G、 4H是八种电场调制型存储单元的核 心结构示意图；
图 5A1、 5A2、 5 A3. 5B1、 5B2、 5B3、 5C1、 5C2、 5C3、 5D1、 5D2、 5D3、 5E1、 5E2、 5E3、 5F 5F2、 5F3、 5G1、 5G2、 5G3、 5G4、 5G5、 5G6是对 应于图的七种电场调制型存储单元的核心结构剖面图和俯视图；
图 6是基于图 4和图 5中所述的七种电场调制型存储单元的阵列示意图； 图 7A、 7B、 7C是具有晶体管的电场调制型存储单元的结构剖面图和俯视 图；
图 8A、 8B是具有晶体管的电场调制型存储单元的两种阵列示意图； 图 9是本发明的基于电场调制型存储单元的随机存储器的整体结构示意 图；
图 10A为电场垂直施加的电致电阻场效应管的核心结构及其自定义的电 气符号；
图 10B为电场水平施加的电致电阻场效应管的核心结构及其自定义的电 气符号；
图 11A为电场垂直施加的互补型电致电阻场效应管的基本结构及其自定 义的电气符号；
图 11B为电场垂直施加的互补型电致电阻场效应管的工艺结构图； 图 1 1 C为电场水平施加的互补型电致电阻场效应管的基本结构及其自定 义的电气符号；
图 11D为电场水平施加的互补型电致电阻场效应管的工艺结构图； 图 12A为利用电致电阻场效应管实现反相器的电路；
图 12B为利用电致电阻场效应管实现与非门电路；
图 12C为利用电致电阻场效应管实现或非门电路；
图 13A为利用互补型电致电阻场效应管实现反相器的电路；
图 13B为利用互补型电致电阻场效应管实现与非门电路；
图 13C为利用互补型电致电阻场效应管实现或非门电路；
图 14为利用电致电阻场效应管和互补型电致电阻场效应管实现 FPGA中 双通道输入的 LUT ( look-up table) 功能的电路；
图 15A为基于方案二中结构 h的逻辑器件示意图， 图 15B为相应的真值表；
图 16A为基于方案二中结构 h的逻辑器件示意图， .
图 16B为相应的真值表；
图 ΠΑ为基于方案一中结构 d的逻辑器件示意图，
图 1 7B为相应的真值表；
图 18A为基于方案四中结构 h的逻辑器件示意图，
图 18B为相应的真值表；
图 19A为基于方案四中结构 h的逻辑器件示意图，
图 19B为相应的真值表；
图 20A为基于方案四中结构 d的逻辑器件示意图，
图 20B为相应的真值表。
具体实施方式
本发明的目的在于提出一种电场调控型纳米多层膜、 电场调制型场效应 管、 开关型电场传感器及电场驱动型随机存储器， 以用来在室温下电场调控 纳米多层薄膜中获得新型的可逆电致电阻效应， 并实现可逆电致电阻效应在 电子器件中的应用。
该纳米多层膜由下至上依次包括： 底层、 基片、 底层、 功能层、 缓冲层、 绝缘势垒层、 中间导电层、 覆盖层， 其中所述中间导电层为磁性金属、 磁性合 金或者磁性金属复合层时， 缓冲层和绝缘层可以根据实际需要选择性的添加。 所述的中间导电层包括金属层、 导电分子材料、 拓扑绝缘体材料、 或掺杂导电 半导体材料等。 所述金属层包括非磁金属层、 磁性金属层、 反铁磁性层等。 当 所述的中间导电层非磁金属层或反铁磁性层时， 缓冲层和绝缘势垒层必须添加， 以便获得较高的信噪比。
本发明的第一个方面， 提供一种电场调控型纳米多层膜， 由下至上依次包 括： 底层； 基片衬底； 缓冲层； 绝缘势垒层； 导电层； 顶部覆盖层；
其中所述底层为导电材料， 作为下电极用于在基片衬底上施加电场； 基 片衬底为铁电或多铁性材料， 可在电场的作用下改变和调控其电极化强度的大 小及其方向； 缓冲层为作为上电极用于在铁电或多铁性材料上施加电场； 中 间绝缘层为氧化物； 顶部覆盖层为保护层， 防止中间导电层被氧化。 通过在所 述的底层和缓冲层 （上下电极） 之间施加电场， 由于基片衬底 (铁电或多铁性 材料)的电极化强度大小及其方向的改变，影响和改变相邻导电层的面内电导， 可获得不同电场下不同的电阻态， 导致可逆电致电阻效应的产生。
在上述纳米多层膜中， 所述的底层包括导电金属材料；
在上述纳米多层膜中， 所述的基片包括铁电或多铁性材料衬底； 在上述纳米多层膜中， 所述的缓冲层能够改善基片衬底与多层膜的界面， 可作为上电极用于在铁电或多铁性薄膜材料上施加电场；
在上述纳米多层膜中， 所述导电层能够完美地生长在绝缘势垒层上面， 其电导能够通过电极化相互作用或者磁电耦合作用受到底部铁电或多铁性薄 膜的电极化强度大小及方向的调控。
在上述纳米多层膜中， 所述的导电层包括非磁金属层、 磁性金属层、 反 铁磁性层、 导电分子材料、 拓扑绝缘体材料、 或掺杂导电半导体材料等；
在上述纳米多层膜中， 所述的非磁金属层由非磁金属或其合金组成， 厚 度为 2-100nm;
在上述纳米多层膜中， 所述的中间导电层是为导电分子材料、 拓扑绝缘体 材料、 或掺杂导电半导体材料组成。
在上述纳米多层膜中， 所述的磁性金属层由磁性金属或其合金制成， 厚 度为 2-100nm; 或由稀磁半导体材料或半金属材料制成， 厚度为 2-100nm。
在上述纳米多层膜中， 所述的磁性金属层包括直接或间接钉扎结构， 直接 钉扎结构包括反铁磁性层（AFM) /铁磁性层（FM) ； 间接钉扎结构包括反铁磁 性层（AFM) /第一铁磁性层（FM1 ) /非磁性金属层（NM) /第二铁磁性层（FM2)。
在上述纳米多层膜中， 所述反铁磁性材料包括具有反铁磁性的合金或氧化 物。
在上述纳米多层膜中， 所述铁磁性层 （FM) 、 第一铁磁性层 （FM1 ) 和 第二铁磁性层 （FM2 ) 由铁磁性金属或其合金制成， 厚度为 2〜100 nm; 或由 稀磁半导体材料或半金属材料制成， 厚度为 2〜100 ηηι。
在上述纳米多层膜中， 所述覆盖层包括由非易氧化金属材料制成的单层 或多层薄膜， 厚度为 2〜200 nm。
本发明的第二个方面， 提供一种电场调制型纳米多层膜， 由下至上依次包 括： 基片衬底； 底层； 功能层； 缓冲层； 绝缘势垒层； 导电层； 顶部覆盖层； 其中所述底层为导电材料， 作为下电极用于在功能层上施加电场； 功能层 为铁电或多铁性薄膜， 可在电场的作用下改变和调控其电极化强度的大小及其 方向； 缓冲层作为上电极用于在铁电或多铁性薄膜材料上施加电场； 中间绝 缘层为氧化物； 顶部覆盖层为保护层， 防止中间导电层被氧化。 通过在所述的 底层和缓冲层 （上下电极） 之间施加电场。 由于功能层 (铁电或多铁性材料) 的电极化强度大小及其方向的改变， 影响和改变相邻导电层的面内电导， 可 获得不同电场下不同的电阻态， 导致可逆电致电阻效应的产生。
在上述纳米多层膜中， 所述的基片包括 Si衬底、 SiC、 玻璃衬底或 Si-Si02 衬底， MgO单晶衬底、 A1203单晶衬底或者有机柔性衬底等。
在上述纳米多层膜中， 所述的底层包括导电金属材料。
在上述纳米多层膜中， 所述的功能层包括铁电或多铁性纳米薄膜， 可根 据实际需要预先沉积种子层， 用于优化与基片衬底的界面， 改善铁电或多铁 性纳米薄膜的晶体结构。
在上述纳米多层膜中， 所述的缓冲层能够改善绝缘势垒层和功能层的界 面， 可作为上电极用于在铁电或多铁性薄膜材料上施加电场。
在上述纳米多层膜中， 所述导电层能够完美地生长在绝缘势垒层上面， 其电导（电阻)够通过电极化相互作用或者磁电耦合作用受到底部铁电或多铁 性薄膜的电极化强度大小及方向的调控。
在上述纳米多层膜中， 所述的导电层包括非磁金属层、 磁性金属层、 反 铁磁性层、 导电分子材料、 ¾扑绝缘体材料、 或掺杂导电半导体材料等。
在上述纳米多层膜中， 所述的非磁金属层由非磁金属或其合金组成， 厚 度为 2-100nm。
在上述纳米多层膜中， 所述的中间导电层是为导电分子材料、 拓扑绝缘体 材料、 或掺杂导电半导体材料组成。
在上述纳米多层膜中， 所述的磁性金属层由磁性金属或其合金制成， 厚 度为 2-100nm; 或由稀磁半导体材料或半金属材料制成， 厚度为 2-100nm。
在上述纳米多层膜中， 所述的磁性金属层包括直接或间接钉扎结构， 直接 钉扎结构包括反铁磁性层（AFM) /铁磁性层（FM) ； 间接钉扎结构包括反铁磁 性层（AFM) /第一铁磁性层（FM1 )/非磁性金属层（NM) /第二铁磁性层（FM2)。
在上述纳米多层膜中， 所述反铁磁性材料包括具有反铁磁性的合金或氧化 1283
物。
在上述纳米多层膜中， 所述铁磁性层 （FM) 、 第一铁磁性层 （FM1 ) 和 第二铁磁性层 （FM2 ) 由铁磁性金属或其合金制成， 厚度为 2〜100 mn; 或由 稀磁半导体材料或半金属材料制成， 厚度为 2〜100 nm。
在上述纳米多层膜中， 所述覆盖层包括由非易氧化金属材料制成的单层 或多层薄膜， 厚度为 2〜200 nm。
本发明的第四个方面， 提供一种电场调控型纳米多层膜， 由下至上依次包 括： 基片衬底； 底层； 功能层； 磁性层； 顶部覆盖层；
其中所述的基片衬底为非铁电或多铁性材料； 所述底层为导电材料； 作 为下电极用于在功能层上施加电场； 功能层为铁电或多铁性薄膜， 可在电场的 作用下改变和调控其电极化强度的大小及其方向； 顶部覆盖层作为上电极和保 护层， 防止中间磁性层被氧化。 通过在所述的底层和顶部覆盖层 （上下电极） 之间施加电场， 由于功能层 (铁电或多铁性薄膜材料)的电极化强度大小及其方 向的改变， 影响和改变相邻金属和磁性层的面内电导， 可获得不同电场下不同 的电阻态， 导致可逆电致电阻效应的产生。
在上述纳米多层膜中， 所述的底层包括导电金属材料。
在上述纳米多层膜中， 所述的基片包括 Si衬底、 SiC、 玻璃衬底或 Si-Si02 衬底， MgO单晶衬底、 A1203单晶衬底或者有机柔性衬底等。
在上述纳米多层膜中， 所述的功能层包括铁电或多铁性纳米薄膜。
在上述纳米多层膜中， 所述磁性层能够完美地生长在功能层的材料上面， 其电导能够通过电极化相互作用或者磁电耦合作用受到底部铁电或多铁性薄 膜的电极化强度大小及方向的调控。
在上述纳米多层膜中， 所述的磁性层由铁磁金属或其合金制成， 厚度为 2-100nm; 或由稀磁半导体材料或半金属材料制成， 厚度为 2-100nm。
在上述纳米多层膜中， 所述的磁性层包括直接或间接钉扎结构， 直接钉扎 结构包括反铁磁性层（AFM) /铁磁性层 （FM) ； 间接钉扎结构包括反铁磁性层 (AFM) /第一铁磁性层 （FM1 ) /非磁性金属层（ M) /第二铁磁性层（FM2) 。
在上述纳米多层膜中， 所述反铁磁性材料包括具有反铁磁性的合金或氧化 物。
在上述纳米多层膜中， 所述铁磁性层 （FM) 、 第一铁磁性层 （FM1 ) 和 第二铁磁性层 （FM2 ) 由铁磁性金属或其合金制成， 厚度为 2 100 nm ; 或由 稀磁半导体材料或半金属材料制成， 厚度为 2 ]00 nm
在上述纳米多层膜中， 所述覆盖层包括由非易氧化金属材料制成的单层 或多层薄膜， 厚度为 2 200 nm
本发明的第五个方面， 提供一种基于电致电阻效应的电场调制型场效应 管。 根据本发明第一、 二、 二、 四方面所述的电场调控型纳米多层膜， 通过 在栅极施加不同的电压， 在顶部覆盖层和底层之间形成一定的电场。 另在源 极和漏极之间施加一定的电压， 由于电致电阻效应的产生， 在不同的电场下， 多层膜的电阻不同， 造成从源极到漏极的电导不同。 因此， 可以通过栅极电 压来调控从源极到漏极的电导或电阻值的大小。
图 la示出根据本发明实施例的纳米多层膜，其由下至上依次包括：底层 102 (简称为 BOL 1 ) 、 基片 101 (简称为 SUB) 、 底层 103 (简称为 BOL 2) 、 功 能层 104 (简称为 FCL) 、 缓冲层 105 (简称为 BFL) 、 绝缘层 106 (简称为 ISO), 中间导电层 107 (简称为 IML) 、 覆盖层 108 (简称为 CAP) 。 以下对各 个层进行详细说明。
基片 101为铁电或多铁性衬底， 或一般性衬底包括 Si衬底、 SiC、玻璃衬底 或 Si-Si02衬底， MgO单晶衬底、 A1203单晶衬底或者有机柔性衬底等。
在上述的基片衬底中， 基片 101 为铁电或多铁性衬底， 包括 Pb(Mg1/3Nb2/3)03-PbTi03 (PMN-PT) BiFe03 (BFO) BaTi03 Pb(Zn1/3Nb2/3)OrPbTi03 (PZN-PT)、 PbTi03 (PTO)、 SrTi03 (STO) BiMn03等铁 电或多铁性衬底， 厚度为 0.：! l mm
在上述纳米多层膜中， 所述的基片为一般性衬底， 包括 Si衬底、 SiC、 玻 璃衬底或 Si-Si02衬底， MgO单晶衬底、 A1203单晶衬底或者有机柔性衬底等， 厚度为 0.1 1 mm
在上述纳米多层膜中，底层 102为导电金属层。该导电金属层一般采用 Cu
Cr V Nb Mo Ru Pd Ta W Pt Ag Au或其合金制作， 厚度为 2.0 100
在纳米多层膜中， 底层 103为导电金属层。该导电金属层一般采用 Cu & V b Mo Ru Pd Ta W Pt Ag Au或其合金制作， 厚度为 2.0〜： 100 nm 功能层为 104 为铁电或多铁性薄膜。 该铁电或多铁性薄膜一般包括 Pb(Mg1/3Nb2/3)03-PbTi03 (PM -PT)、 BiFe03 (BFO) BaTi03 (BTO)、 PbTi03 (PTO), SrTi03 (STO), BiMn03等， 厚度为 5-500nm; 为了保 ΙιΗ功能层比较好 和基片衬底结合较紧密， 可以预先沉积 SrRu03、 Ti02等种子层。
缓冲层 105—般采用导电性比较好 和衬底结合较紧密的非磁性金属层 (包 括单层或者多层） ， 其材料优选 Ta、 Ru、 Cr、 Au、 Ag、 Pt、 Pd、 Cu、 CuN等， 也可以是金属合金或金属复合层， 厚度可为 2.0〜100 nm。
绝缘层 106—般为 A10x、 MgO、 Mgl-xZnxO、 A1N、 Ta205、 MgAlOx、 ZnO、 MgSiOx、 Si02、 Hf02、 Ti02、 Alq3、 LB 有机复合薄膜、 GaAs、 AlGaAs、 InAs 等材料制作， 优选 MgO、 A10x、 MgZnO, A1N和 Alq3、 LB有机复合薄膜， 厚 度一般在为 0.5〜 0nm。
中间导电层 107是为铁磁性金属， 或直接钉扎结构或间接钉扎结构。 "直接 钉扎"是指反铁磁材料层 AFM直接和铁磁性层 FM接触 (简写为 AFM/FM), "间 接钉扎"是指在二者之间插入复合层 NM/FM (简写为 FM1/NM/FM2/AFM) 。
在上述磁性层 107 中， 铁磁金属包括 Θ旋极化率比较高的铁磁性金属， 优 选 Co、 Fe、 Ni; 或者这些铁磁性金属的合金薄膜， 优选 Co-Fe、 Co-Fe-B, NiFeCr 或 Ni-Fe (如: Ni81Fe19、 Co75Fe25)等铁磁性合金， 厚度为 2.0〜100 nm; 或者是 诸如 GaMnAs、 Ga-Mn-N 等稀磁半导体材料， 或诸如 Co-Mn-Si、 Co-Fe-AK Co-Fe-Si、 Co-Mn-Al、 Co-Fe-Al-Si Co-Mn-Ge , Co-Mn-Ga、 Co-Mn-Ge-Ga ^ La1-xSrxMn03, La1-xCaxMn03(其中 0<X<1)等半金属材料， 厚度为 2.0〜100 nm。
在上述磁性层 107中， 反铁磁性层 AFM包括具有反铁磁性的合金材料， 优 选 Pt-Mn、 Ir-Mn、 Fe-Mn和 Ni-Mn， 厚度为 5〜50nm; 或具有反铁磁性的氧化 物， 优选 CoO、 NiO, 厚度为 5〜50nm。 铁磁性层 FM采用自旋极化率比较高的 铁磁性金属， 优选 Co、 Fe、 Ni; 或者这些铁磁性金属的合金薄膜， 优选 Co-Fe、 Co-Fe-B、 NiFeCr或 Ni-Fe (如： Ni81Fe19、 Co75Fe25 )等铁磁性合金， 厚度为 2.0〜 100 nm; 或者是诸如 GaMnAs、 Ga-Mn-N等稀磁半导体材料， 或诸如 Co-Mn-Si、 Co-Fe-Al、 Co-Fe-Si、 Co-Mn-Al、 Co-Fe-Al-Si、 Co-Mn-Ge、 Co-Mn-Ga、 Co-Mn-Ge-Ga, La1-xSrxMn03, La^CaxMnO^其中 0<X<1)等半金属材料， 厚度 为 2.0〜100 nm。 插在铁磁性层 FM和反铁磁性层 AFM之间的超薄非磁性金属 层 NM—般采用 Cu、 Cr、 V、 Nb、 Mo、 Ru、 Pd、 Ta、 W、 Pt、 Ag、 Au或其合 金制作， 厚度为 0.1〜5 nm。 在上述中间导电层是为导电性比较好的非磁性金属层 （包括单层或者多层 复合金属薄膜） 。 其材料优选 Ta、 Cu、 Ti、 Ru、 Au、 Ag、 Pt、 Al、 Cr、 V、 W、 Nb等， 厚度为 2.0〜100 nm。
在上述中间导电层是为反铁磁性金属层。 其材料优选 IrMn、 FeMn、 PtMn、 NiMn, 厚度为 5〜50nm。 或具有反铁磁性的氧化物， 优选 CoO、 NiO等， 厚度 为 5〜50nm。
在上述中间导电层是为导电分子材料、 ¾扑绝缘体材料、 或掺杂导电半导 体材料等。 其材料优选 Graphene、 惨杂聚乙炔、 Sb、 Bi-Te, Bi-Se, Sb-Te等导 电材料。
覆盖层 1 08 为不易被氧化 ft导电性比较好的的金属层 （包括单层或者多层 复合金属薄膜） ， 其材料优选 Ta、 Cu、 Ti、 Ru、 Au、 Ag、 Pt等， 厚度为 2.0〜 200 nm , 用于保护核心结构不被氧化和腐蚀。
因此， 本发明的磁性纳米多层膜结构包括但不限于：
结构 A: BOL 1/SUB/B FL/ISO/NM(or FM, or AFM) /CAP (图 l b ) ； 结构 B : SUB I BOL 2/FCL/ISO/NM(or FM, or AFM) /CAP (图 1 c ) ； 结构 C: SUB I BOL 2/FCL/BFL/ISO/NM(or FM, or AFM)/CAP (图 1 d ) ； 结构 D: SUB / BOL 2/FCL /FM1 NM/FM2/AFM/CAP (图 le ) ；
结构 E: SUB / BOL 2/FCL /FM/AF /CAP (图 1 f ) ；
结构 F: SUB I BOL 2/FCL /FM1/NM/FM2/CAP (图 1 g) ·'
结构 G: SUB / BOL 2/FCL /FM/CAP (图】 h ) ；
示例 1 :
在磁控溅射设备上以真空优于 2xl (T6Pa， 沉积速率为 0.06nm/s， 氩气压为 0.07 Pa的条件，直接在 (OOl )-PMN-PT铁电氧化物衬底上生长 5 nm Co75:Fe25作为 磁性层。 接着在 5 nm Co75Fe25磁性层上直接沉积 6 nm Ta作为顶部覆盖层， 防 止 0)7^625磁性层的氧化。然后将得到的纳米多层膜放入磁控溅射设备，真空优 于 2xlO_5Pa， 沉积速率为 10nm/min， 氩气压为 0.1Pa， 在 6 nm Ta覆盖层的顶部 沉积 100 nm的 Au膜， 以备制备顶部电极。最后在 (OOl)-PMN-PT铁电氧化物衬 底基片的背部直接沉积 10 nm Cr、 100 nmAu膜作为背部底层电极， 以便施加电 场。
在接触电极和 (OOl)-PMN-PT铁电氧化物衬底基片下表面的 Au膜之间施加 (-8 kV/cm)至 8 kV/cm的电场，如图 2a所示；图 2b 为在接触电极和 (OOl )-PMN-PT 铁电氧化物衬底基片下表面的 Au膜之间施加外加变化的电场 E与纳米多层膜的 电阻的测量结果示意图。
示例 2:
在磁控溅射设备上以真空优于 lxl(TfiPa， 沉积速率为 0.1 nm/s， 沉积时氩气 压为 0.07Pa的条件， 在 (OOI )-PMN-PT铁电氧化物衬底基片上沉积 Ta(5nm)缓冲 层 (BFL：)。 然后在磁控溅射设备上以真空优于 2xl (T6Pa， 沉积速率为 0.07nm/s， 氩气压为 0.07 Pa的条件，直接在缓冲层 Ta上沉积厚度为 1.0 nm的 A10x作为绝 缘势垒层。接着在真空优于 lxl(T6Pa，沉积速率为 0.1 nm/s,沉积氩气压为 0.07Pa 的条件下， 在 1.0 nm A10x 的绝缘势垒层上直接沉积 5 nm 的磁性金属 Co75Fe25 (或直接沉积 5 nm的非磁性金属 Al， 或沉积 5 nm的反铁磁性层 IrMn)作为中 间导电层。在 (OOl)-PMN-PT铁电氧化物衬 jt¾下表面溅射 10 nm Cr、 〗00 nm左右 的 Au，便于施加电场。在接触电极和 (OOl)-PM -PT铁电氧化物衬底基片下表面 的 Au膜之间施加 (-8 kV/cm)至 8 kV/cm的电场。 如图 3a所示； 图 3b为中间导 电层为 Co75Fe25， 外加变化的电场 E与纳米多层膜电阻 R的测量结果示意图； 图 3c 为中间导电层为 Co75Fe25，外加变化的电场 E与纳米多层膜电阻 R的测量 结果示意图，并在测量的同时施加 1 kOe的磁场， 以便测量分析纳米多层膜的电 阻与外加变化的电场， 以及外加固定磁场之间的关系。 从图中可以看出仍然存 在〜 260%的电阻变化关系。 另外从测量结果可以分析出， 所加的外磁场并没有 对纳米多层膜的 R-E曲线造成影响。 说明该效应并非起源于磁相互作用。 图 3d 为中间导电层为 5 nm的 A1膜， 外加变化的电场 E与纳米多层膜电阻 R的测量 结果示意图。 从图中可以看出仍然存在〜 100%的电阻变化。 也从侧立面说明了 该效应的并非来源于磁电相互作用。 图 3e 为中间导电层为 5 nm的 IrMn薄膜， 外加变化的电场 E与纳米多层膜电阻 R的测量结果示意图。 从图中可以看出仍 然存在〜 44%的电阻变化。
图 4(图 4A-图 4H)是六种电场调制型存储单元的核心结构示意图,本发明 的基于上述电场调制型存储单元的随机存储器具有一种新型的存储器单元架 构。 在这种架构中， 数据的写入是利用电场对铁电材料中的电极化方向的调 控来实现的。这种新的架构则要求存储单元具有特殊的单元结构， 如图 5和 7 所示。 其中， 图 5所示单元结构是无晶体管结构， 而图 7所示为具有晶体管 的形式。
对于图示所示的单元结构， 其阵列的组成形式如图 6所示。 而对于具有 晶体管的单元， 其单元阵列的形式如图 8所示。
[实施例 3]:
本发明提供了另一种新型的电场调制型存储单元的阵列。 图 5A (图 5A1、 图 5A2、 图 5A3)示例性的给出了所述阵列单元的结构示意图。
所述单元中多层膜中导电层通过 l a和 l b与 2a和 2b相连。 缓冲层通过 l c与 2c相连。 底层通过 Id和 2d相连。
所述单元中多层膜分别通过 ] a， l b, l c和 I d和 2a， 2b, 2c和 2d相连。 2a和 2d为金属导线， 用于将所有的存储单元相连。 2a和 2d处于同一层 .相 互平行。 2b和 2c为过渡金属层。
所述过渡金属层 2b和 2c电极分别通过导通孔 3a和 3b与导线 4a和 4b相 连。 其中， 4a和 4b为金属导线， 用于将所有的存储单元相连。 4a和 4b处于 同一层且相互平行。
所述 2a和 4b导线相互垂直， 用于对相交处的单元进行数据的读取。 所述 2a和 4b导线用于读取数据时，在 2a和 4b之间通过小流并测量两端 的电压， 进而得到高阻态" Γ或低阻态" 0 "。
所述 4a和 2d导线相互垂直， 用于对相交处的单元进行数据的写入。 所述 4a和 2d导线用于实现数据的写入。 写入数据时， 通过在 4a和 2d 之上施加合适的正、 负电压在功能层中产生电场， 来改变导电层的电阻率， 进而实现数据的" 0""和 "1 "的存储。
基于此单元结构， 按图 3的形式构成了存储单元阵列。 其中， 每个单元 分别与 4条金属线相连。 2a和 4a金属线用于数据的读取， 分别对应于 RL1 和 RL0， 如图 3所示。 进行数据读取时， 在 RL1上施加合适的正电压， 进而 将单元中的数据读取出来。 4b和 2d金属线用于数据的写入，分别对应于 WL0 和 WL1 , 如图 4所示。 进行数据写入时， WL0和 WL1间施加合适的电压对 功能层中的电耦极矩进行翻转， 进而实现导电层的数据的写入。 为了在 WL1 和 WL0间实现压， 可以将 WL0接地， 而 WL1导线上施加一个正电压。 为了 在 WL1和 WL0间实现负电压， 可以将 WL1接地， 而 WL0导线上施加一个 正电压。 [实施例 4]:
本发明提供了一种新型的电场调制型存储单元的阵列。 图 5B (图 5B1、 图 5B2、 图 5B3)示例性的给出了所述阵列单元的结构示意图。
所述单元中多层膜中导电层通过 la， lb和 l c ¾ 2a, 2b和 2c相连。 底层 通过 I d和 2d相连。 2a和 2d为金属导线， 用于将所有的存储单元相连。 2a 和 2d处于同一层 相互下行。 2b和 2c为过渡金属层。
所述过渡金属层 2b和 2c电极分别通过导通孔 3a和 3b与导线 4a和 4b相 连。 其中， 4a和 4b为金属导线， 用于将所有的存储单元相连。 4a和 4b处于 同一层且互相平行。
所述 2a和 4b导线相互垂直， 用于对相交处的单元进行数据的读取。 所述 2a和 4b导线用于读取数据时，在 2a和 4b之间通过小流并测量两端 的电压， 进而得到高阻态 "1 "或低阻态" 0 "。
所述 4a和 2d导线相互垂直， 用于对相交处的单元进行数据的写入。 所述 4a和 2d导线用于实现数据的写入。 写入数据时， 通过在 4a和 2d 之上施加合适的正、 负电压在功能层中产生电场， 来改变导电层的电阻率， 进而实现数据的" 0""和 "1"的存储。
基于此单元结构， 按图 3的形式构成了存储单元阵列。 其中， 每个单元 分别与 4条金属线相连。 2a和 4b金属线用于数据的读取， 分别对应于 RL1 和 RL0， 如图 6所示。 进行数据读取时， 在 RL1上施加合适的正电压， 进而 将单元中的数据读取出来。 4a和 2d金属用于数据的写入， 分别对应于 WL0 和 WL1， 如图 7所示。 进行数据写入时， WL0和 WL1间施加合适的电压对 功能层中的电耦极矩进行翻转， 进而实现导电层的数据的写入。 为了在 WL1 和 WL0间实现压， 可以将 WL0接地， 而 WL1导线上施加一个正电压。 为了 在 WL1和 WL0间实现负电压， 可以将 WL1接地， 而 WL0导线上施加一个 正电压。
[实施例 5]:
本发明提供了另一种新型的电场调制型存储单元的阵列。 图 5C (图 5C1、 图 5C2、 图 5C3)示例性的给出了所述阵列单元的结构示意图。
所述单元中多层膜中导电层通过 la和 lb与 2a和 2b相连。 缓冲层通过 lc与 2c相连。 衬底背面的底层通过 Id和 2d相连。 所述单元中多层膜分别通过 l a， lb, lc和 I d和 2a， 2b, 2c和 2d相连。 2a和 2d为金属导线， 用于将所有的存储单元相连。 2a和 2d处于同一层且相 互平行。 2b和 2c为过渡金属层。
所述过渡金属层 2b和 2c电极分别通过导通孔 3a和 3b与导线 4a和 4b相 连。 其中， 4a和 4b为金属导线， 用于将所有的存储单元相连。 4a和 4b处于 同一层目.相互平行。
所述 2a和 4b导线相互垂直， 用于对相交处的单元进行数据的读取。 所述 2a和 4b导线用于读取数据时，在 2a和 4b之间通过小流并测量两端 的电压， 进而得到高阻态 "1 "或低阻态" 0 "。
所述 4a和 2d导线相互垂直， 用于对相交处的单元进行数据的写入。 所述 4a和 2d导线用于实现数据的写入。 写入数据时， 通过在 4a和 2d 之上施加合适的正、 负电压在功能层中产生电场， 来改变导电层的电阻率， 进而实现数据的 "0""和 "1 "的存储。
由其构成的阵列和上述实施例 1和 2相似， 如图 6所示。
[实施例 6]:
本发明提供了一种新型的电场调制型存储单元的阵列。 图 5D (图 5D1、 图 5D2、 图 5D3)示例性的给出了所述阵列单元的结构示意图。
所述单元中多层膜中导电层通过 l a， lb和 lc与 2a， 2b和 2c相连。 衬底 背面的底层通过 Id和 2d相连。 2a和 2d为金属导线， 用于将所有的存储单元 相连。 2a和 2d处于同一层且相互平行。 2b和 2c为过渡金属层。
所述过渡金属层 2b和 2c电极分别通过导通孔 3a和 3b与导线 4a和 4b相 连。 其中， 4a和 4b为金属导线， 用于将所有的存储单元相连。 4a和 4b处于 同一层 a互相平行。
所述 2a和 4b导线相互垂直， 用于对相交处的单元进行数据的读取。 所述 2a和 4b导线用于读取数据时，在 2a和 4b之间通过小流并测量两端 的电压， 进而得到高阻态 "1 "或低阻态" 0 "。
所述 4a和 2d导线相互垂直， 用于对相交处的单元进行数据的写入。 所述 4a和 2d导线用于实现数据的写入。 写入数据时， 通过在 4a和 2d 之上施加合适的正、 负电压在功能层中产生电场， 来改变导电层的电阻率， 迸而实现数据的" 0""和" 1"的存储。由其构成的阵列和上述实施例 1和 2相似， 如图 6所示。
[实施例 7]:
本发明提供了另一种新型的电场调制型存储单元的阵列。 图 5E (图 5E1、 图 2E2、 图 5E3)示例性的给出了所述阵列单元的结构示意图。
所述单元中多层膜中导电层通过 l a和 lb与 2a和 2b相连。 缓冲层通过 l c与 2c相连。 衬底背面的底层通过 I d和 2d相连。
所述单元中多层膜分别通过 l a， lb, lc和 I d和 2a， 2b, 2c和 2d相连。 2a和 2d为金属导线， 用于将所有的存储单元相连。 2a和 2d处于同一层且相 互平行。 2b和 2c为过渡金属层。
所述过渡金属层 2b和 2c电极分别通过导通孔 3a和 3b与导线 4a和 4b相 连。 其中， 4a和 4b为金属导线， 用于将所有的存储单元相连。 4a和 4b处于 同一层且相互平行。
所述 2a和 4b导线相互垂直， 用于对相交处的单元进行数据的读取。 所述 2a和 4b导线用于读取数据时，在 2a和 4b之间通过小流并测量两端 的电压， 进而得到高阻态 'Τ'或低阻态" 0 "。
所述 4a和 2d导线相互垂直， 用于对相交处的单元进行数据的写入。 所述 4a和 2d导线用于实现数据的写入。 写入数据时， 通过在 4a和 2d 之上施加合适的正、 负电压在功能层中产生电场， 来改变导电层的电阻率， 进而实现数据的" 0""和 "1 "的存储。 由其构成的阵列和上述实施例 1和 2相似， 如图 6所示。
[实施例 8]:
本发明提供了一种新型的电场调制型存储单元的阵列。 图 5F (图 5F1、 图 5F2、 图 5F3)示例性的给出了所述阵列单元的结构示意图。
所述单元中多层膜中导电层通过 ] a， lb和 lc与 2a， 2b和 2c相连。 衬底 背面的底层通过 Id和 2d相连。 2a和 2d为金属导线， 用于将所有的存储单元 相连。 2a和 2d处于同一层且相互平行。 2b和 2c为过渡金属层。
所述过渡金属层 2b和 2c电极分别通过导通孔 3a和 3b与导线 4a和 4b相 连。 其中， 4a和 4b为金属导线， 用于将所有的存储单元相连。 ½和 4b处于 同一层且互相平行。
所述 2a和 4b导线相互垂直， 用于对相交处的单元进行数据的读取。 所述 2a和 4b导线用于读取数据时，在 2a和 4b之间通过小流并测量两端 的电压， 进而得到高阻态" 1 "或低阻态" 0 "。
所述 4a和 2d导线相互垂直， 用于对相交处的单元进行数据的写入。 所述 4a和 2d导线用于实现数据的写入。 写入数据时， 通过在 4a和 2d 之上施加合适的正、 负电压在功能层中产生电场， 来改变导电层的电阻率， 进而实现数据的" 0""和 "1 "的存储。由其构成的阵列和上述实施例 1和 2相似， 如图 6所示。
[实施例 9]:
根据实施例 1， 其中存储单元中的电场不采用垂直方向施加方式， 而采用 面内施加方式。 其结构如图 5G (图 5G1、 图 5G2、 图 5G3、 图 5G4、 图 5G5、 图 5G6)所示， 其中电场施加电极在功能层面内两端， 进而实施面内电场的施 加。
[实施例 10]:
本发明提供又一种新型的电场调制型存储单元的阵列。图 7(图 7A、图 7B、 图 7C)示例性的给出了所述阵列单元的结构示意图。
所述单元中多层膜的底层通过导通孔 3a和晶体管的漏极 2c相连。
所述单元中晶体管的源极通过 la和导线 2a相连。 导线 2a将所有的晶体 管的源极相连并接地。
所述晶体管的栅极通过 lb和导线 2b相连。 导线 2b将所有单元中的栅极 相连。
所述单元中多层膜的底层通过导通孔 4d和金属线 5c相连。导电层通过导 通孔 4c和金属线 5c相连。 金属线 5c接地。
所述单元中多层膜中导电层通过 4a和 5b相连。缓冲层通过 4a与 5a相连。 所述单元中 5a和 5b分别通过 6a和 6b和金属线 7a和 7b相连接。金属线 7a和 7b处于同一层中且相互平行。
所述金属线 7a和 7b均与金属线 2b相互垂直。 其中， 7a和 2b用于数据 的写入； 7b和 2b用于数据的读取。
所述 7b 和 2b导线用于读取数据时， 在 7a和 2b之间通过小流并测量两 端的电压， 进而得到高阻态 "1 "或低阻态" 0 "。
所述 7a和 2b导线用于实现数据的写入。 写入数据时， 通过在 7a和 2b 之上施加合适的正、 负电压在功能层中产生电场， 来改变导电层的电阻率， 进而实现数据的" 0""和 'Ί "的存储。
基于此单元结构， 按图 5Α的形式构成了存储单元阵列。 其中， 每个单元 分别与 3条可操作金属线以及一条地线相连。金属线 2b对应于图 6中的 WRL, 用于和读取金属线或写入金属线形成十字交叉结构进而对存储单元进行先 择。 WRL用于打开单元底部的晶体管。 7b和 2b金属线用于数据的读取， 其 中 7b对应于 RL金属线， 如图 5A所示。
进行数据读取时， 在 WRL上施加合适的正电压， 进而将单元中晶体管打 开。 同时， 在 RL上施加正电压对所先选择的单元中的数据进行读取。
7a和 2b金属线用于数据的读取， 其中 7a对应于 WL金属线， 如图 5A所 示。 进行数据写入时， 在 WRL上施加合适的正电压， 进而将单元中晶体管打 开。 同时， 在 WL上施加电压对所先选择的单元中的数据进行写入。 WL和 WRL金属线之间施加合适的电、 负压对功能层中的电耦极矩进行翻转， 进而 实现导电层的数据的写入。
[实施例 11 ]:
根据实施例 8提出的阵列单元结构， 按如图 8B构成的阵列。
其中， 每个单元分别与 3条可操作金属线。 另外， 每个晶体管的源极都 直接通过金属导通孔接地。
[实施例 12]:
根据本发明的一个实施例， 提供了一种基于实施例 1 中提出新型的电场 调制型存储单元阵列的随机存储器。 图 9示出了本实施例的随机存储器的整 体结构示意图， 包括基本行解码器、 灵敏放大器和列解码器、 寄存器、 控制 电路、 读写驱动、 寄存器和输入、 输入端口等。 本实施例中的存储阵列及其 读写电路可以采用以上各实施例所记载的存储阵列和相应的读写电路。 值得 指出的是， 该实施例中的结构图只是根据存储器设计的一个特殊的例子， 对 该结构图所做的一些改变比如说： 改变阵列的结构， 改变布线的方式等在本 结构设计精神之内的改变都应该包含在并且属于该实施例的设计。
[实施例 13]:
根据本发明的一个实施例， 和实施例 10所述类似， 提供了一种基于实 施例 2、 3、 4、 5、 6、 7、 8、 9中提出新型的电场调制型存储单元阵列的随机 存储器。
[实施例 14 ]:
图 10A和图 10B为利用电致电阻效应实现的场效应管 (FET-ER1 )的核心结 构及自定义的电气符号。 它的结构为电极层 /功能层 /缓冲层 /绝缘势垒层 /导电 层， 给合薄膜沉积技木与光刻技术得到如图 10中所示的场效应管。 该场效应 管共有四个电极， 其中底层和缓冲层分别引出两个电极做为控制极①和②， 而在导电层的两端同样引出两个电极③和④与外电路相连。 在底层和缓冲层 之间加上一个正向电压时， 它会在功能层形成电场， 电压从零逐渐增加时， 施加在功能层上的电场也逐渐增加。 当电场小于一定阈值时， 导电层的电阻 不变化， 而当电场超过该阈值之后， 导电层的电阻会发生突变， 由高阻态变 为低阻态或由低阻态变为高阻态。 而当电场反向并! ¾超过一定阈值时， 同样 会使导电层的电阻再次发生突变。
由图 10A和图 10B可知，这四个电极位于不同的层上，电极之间通过 Si02 彼此绝缘， 因此在进行实际电路设计时可以实现分层布线， 大大减小布线的 难度， 并且可以提高集成的器件的个数。 整个电路的布线层可以有三层： 底 部的电极层一般做为布线的参考层， 该层的电位保持不变， 因此置于多层电 路板的最低层， 在一套电路中对于多个该发明的场效应管可以将这个参考层 全部相连， 统一接到参考电位上； 中部的缓冲层做为布线的控制层， 所有场 效应管的控制极均位于此层； 顶部的导电层做为布线的电路层， 大部分的电 路均布于此层， 而它与控制层可以通过过孔实现连接。
上述参考层和控制层的电位可以交叉互换， 这样可以实现场效应管高低 阻态的变化， 如表 1 中的类型 1所示， 但这种方法会使每个场效应管有附加 的外围电路， 使集成度下降； 同样上述的参考层中的电位可以保持为零电位， 即接地， 这样控制层的电压必须同时具有正和负电压输入功能， 才能实现该 发明的场效应管高低阻态的变化， 如表 1中的类型 2所示。 这种类型的控制 方式需要有附加的负电压产生电路， 但每个晶体管无需附加外电路； 参考层 中的电位也可以保持为恒定值 VM， 则控制层上施加高电压 VH或低电压 VL， 其中 VM=(VH+VL)/2， 定义 νΔ=νΗ- VM， νΔ所产生的电场大于电致电阻的翻转 电场， 从而当电极上的电压在高低电压之间变化时便可以实现高低阻态的变 化， 如表 1中的类型 3所示。 该电路的设计最为简单， 但是参考电压的选取 需要非常精确， 否则会引起误操作。
表 1 控制状态列表 （FET-ER1 )
Figure imgf000029_0001
实施例 15
图 1】A和图 1 1 C为互补型电致电阻场效应管 (FET-ER2)的基本结构示意图 及自定义的电气符号， 该发明的互补型场效应管的基本结构为导电层 /绝缘势 垒层 /缓冲层 /功能层 /缓冲层 /绝缘势垒层 /导电层。 它共有六个电极， 两个缓冲 层上各有一个电极①和②， 作为控制电极， 左侧和右侧的导电层上各有两个 电极③④和⑤⑥， 可与外部电路相连。 当在两个缓冲层上施加电压时， 功能 层会产生极化的电场， 它会作用于两侧的导电层诱导它们的电阻发生翻转， 但是由于两边的导电层结构反向对称， 导致它们的电阻状态恰好相反， 呈互 补状态。
Figure imgf000029_0002
该互补型场效应管可以有三种控制方式， 具体如表 2所示， 第一种类型 为交叉控制型， 即电场的正反是通过两个控制电极电压的互换实现的； 第二 种类型为正负控制型， 即其中一个控制电极的电压保持为零电压， 另外一个 控制电极的电压有两种极性， 当该电极的电压极性发生改变时， 互补型场效 应管的电阻状态也会发生变化， 如表 2中的类型 2所示； 第 种类型为参考 控制型， 控制电极 2的电位保持为参考电压， 即恒定值 Vm， 控制电极 1上施 加高电压 VH或零电压， 其中 Vm=VH / 2， 定义 VA=VH - Vm， νΔ所产生的 电场大于电致电阻的翻转电场， 从而当电极上的电压在高低电压之间变化时 便可以实现高低阻态的变化， 如表 2中的类型 3所示。
由图 1 1可知， 这六个电极位于不同的层上， 电极之间通过 S 02彼此绝 缘， 因此在进行实际电路设计时可以实现分层布线。 整个电路的布线层可以 有三层： 底部为布线的控制层， 所有的场效应管的控制极均位于此层； 中部 的导电层做为布线的电路层 1， 顶部的导电层做为布线的电路层 2， 大部分的 电路均布于这两层中， 这两层之间的互连以及它们与控制层之间的互连可以 通过过孔实现。
[实施例 ] 6 ]:
利用该发明的场效应管 FET-ER1和外加的普通电阻便可以实现基本的反 相器、 与非门、 或非门逻辑电路， 分别如图 12A、 12B、 12C所示。 下面对每 一种电路分别进行说明。
反相器的逻辑电路如图 12A所示， R1为外加的电阻， Q1是该发明的场 效应管 FET-ER1。 场效应管共有四个电极， 两个是控制电极， 另两个用于与 外部电路相连。 两个控制电极中一个与参考电压 REFERENCE相连， 另外一 个作为输入端 INPUT, 输出端 OUTPUT如图中所示。
参考电压 REFERENCE可以为恒定值 Vm， 输入端 INPUT上施加高电压 VH或零电压， 其中 Vm=VH / 2， 定义 VA=VH - Vm， VA所产生的电场大于 电致电阻的翻转电场， 从而当电极上的电压在高低电压之间变化时便可以实 现场效应管高低阻态的变化。
整个电路的逻辑状态如表 3A所示。 当输入为高电平， 即逻辑 1时， 按照 表 1类型 3中 FET-ER1的控制状态， 此时该场效应管处于低阻状态 RL。 当 RL « R1时， 按照串联分压关系， 此时 VRL « VR1， 输出为低电压， 即^ 辑 0。与之类似的，当输入为低电平，即逻辑 0时，按照表 1类型 3中 FET-ER1 的控制状态， 此时该场效应管处于高阻状态 RH。 当 RH » R1时， 按照串联 分压关系， 此时 VRL » VR1， 输出为高电压， 即逻辑 1。 从而实现了反相器 的逻辑功能。
FET-ER1反相器逻辑状态表 ( OUTPUT = INPUT )
Figure imgf000031_0001
¾非门的逻辑电路如图 12B所示， R2为外加的电阻， Q2和 Q7是该发明 的场效应管 FET-ER1， 它们与电阻串联在电路中。 每个场效应管有四个电极， 两个是控制电极， 另两个用于与外部电路相连。 两个控制电极中一个与参考 电压 REFERENCE相连， 另外一个作为输入端 INPUT, 分别标记为 TNPUT1 和 T PUT2， 输出端 OUTPUT如图中所示。
对于每个场效应管 FET-ER1而言， 参考电压 REFERENCE可以为恒定值 Vm，输入端 INPUT上施加高电压 VH或零电压，其中 Vtn= VH / 2，定义 νΔ= VH - Vm, VA所产生的电场大于电致电阻的翻转电场， 从而当电极上的电压在高 低电压之间变化时便可以实现场效应管高低阻态的变化。
表 3Β FET-ER1与非门逻辑状态表 （ OUTPUT = INPUT ONPUT 2)
Figure imgf000031_0002
整个电路的逻辑状态如表 3B所示。场效应管的低阻状态和高阻状态满足 RH » R2〉〉RL。 具体分析如下：
当 INPUT1和 INPUT2为低电平，即逻辑 0时，按照表 1类型 3中 FET-ER1 的控制状态， 此时两个场效应管均处于高阻状态 RH。 按照串联分压关系， 此 时 VRH1+ VRH2 » VR2， 输出为高电压， 即逻辑 1。
当 INPUT1为低电平， 即逻辑 0而 INPUT2为高电平， 即逻辑 1时， 按照 表 1类型 3中 FET-ER1的控制状态， 此时 INPUT1所对应的场效应管处于高 阻状态 RH1而 I PUT2所对应的场效应管处于低阻状态 RL2。 按照串联分压 关系， 此时 VRH1+ VRL2〉〉VR2， 输出为高电压， 即逻辑 1。
当 INPUT1为高电平， 即逻辑 1而 I PUT2为低电平， 即逻辑 0时， 按照 表 1类型 3中 FET-ER1 的控制状态， 此时 INPUT1所对应的场效应管处于低 阻状态 RL1而 INPUT2所对应的场效应管处于高阻状态 RH2。 按照串联分压 关系， 此时 VRL] + VRH2〉> VR2， 输出为高电压， 即逻辑 1。
当 INPUT1和 INPUT2为高电平，即逻辑 1时，按照表 1类型 3中 FET-ER1 的控制状态， 此时两个场效应管均处于低阻状态 RL。 按照串联分压关系， 此 时 VRL1+ VRL2 « VR2 , 输出为低电压， 即逻辑 0。
[实施例 Π ]:
利用该发明的场效应管 FET-ER1以及互补型场效应管 FET-ER2便可以实 现非易失性的现场可编程门阵列 (FPGA)的查找表 (Look-up table), 通过基于电 致电阻效应的随机存储器便可以实现完全基于此电致电阻效应的 FPGA,从而 完全取代现有的半导体器件制作的 FPGA。
在本实施例中介绍一种双输入通道的查找表的基本电路，如图 14A所示， 而 2n输入通道的查找表则同样可以依据此原理进行设计。 下面对该双输入通 道的查找表电路进行详细介绍。
Q5、 Q6、 Q1 1为互补型电致电阻场效应管 FET-ER2, Q10、 Q15、 Q16、
Q17为电致电阻场效应管 FET-ERl , R4为上拉网络。 每个场效应管的电极连 接如图中所示。 INPUT1和 INPUT2做为选通输入端， WRITE〗、 WRITE2、 WRITE3、 WRITE4为状态写入端。 通过 INPUT1和 INPUT2可以选通 Q10、 Q15、 Q16、 Q17中的任何一个， 这样通过上拉网络 R4便可以读出 Q] 0、 Q15、 Q16.Q17电阻的状态，而 Q10、Q15、Q16、Q17中电阻的状态可以通过 WRITE1、 WRTTE2, WRITE3, WRITE4进行人为地预设置， 这样便可以用于任何二输 入逻辑运算。 按照理论计算， 每个器件都有两个状态， 因此组合态应该有 24 = 16种情况， 即十六种逻辑运算。 下面介绍几种基本的逻辑运算真值表， 包 括与非门真值表 5B。
表 5A FPGA中査找表的选通列表
Figure imgf000032_0001
表 5B 与非门真值表 ( OUTPUT = INPUT 1ΠΝΡΌΤ2 )
Figure imgf000033_0001
其中， 本发明上述核心结构可应用下述的纳米多层膜结构。
本发明的目的在于提出一种电场调控型纳米多层膜、 电场调制型场效应 管、 开关型电场传感器及电场驱动型随机存储器， 以用来在室温下电场调控 纳米多层薄膜中获得新型的可逆电致电阻效应， 并实现可逆电致电阻效应在 电子器件中的应用。
本发明新型的电场控制的场效应晶体管与普通的场效应管相比有很大的不 同： 一方面该发明的场效应管为电场控制型， 具有更高的输入阻抗， 可达 ΜΩ 量级， 这样输入的漏电流更小， 不会影响输入电路的信号； 另一方面该发明的 场效应管是非易失性的， 当栅极的电场消失后， 场效应管仍维持原有的电阻状 态， 因此在工作时只需预先输入一个控制脉冲即可， 而无需维持， 这样可以极 大地减小电路的电损耗， 降低器件功耗。
[实施例 18]:
图 15A为基于方案二中结构 h的逻辑器件示意图， 图 15B为相应的真值 表。 结构： 衬底 /底层 /功能钉扎层 /缓冲层 /势垒层 /导电层 /功能自由层 /覆盖层 其中衬底为绝缘材料； 底层为导电材料， 用于在功能钉扎层和功能自由 层上施加电场； 功能钉扎层为铁电或多铁材料， 可在电场的作用下改变极化 强度的大小及其方向； 缓冲层为导电材料， 用于减少势垒层的粗糙度； 势垒 层为氧化物； 导电层为能导电的无机或有机材料； 功能自由层为铁电或多铁 材料， 可在电场的作用下改变极化强度的大小及其方向； 覆盖层为保护层， 防止结构被氧化。
电路连线：
1.通过紫外曝光， 氩离子刻蚀和后沉积金属的方法在覆盖层表面得到 4 个共线的点电极： 高阻态电阻记为逻辑输出" 1" (功能钉扎层极化强度向下， 功能自由层极化强度向下），低阻态电阻记为逻辑输出" 0" (功能钉扎层极化强 度向下， 功能自由层极化强度向上； 功能钉扎层极化强度向上， 功能自由层 极化强度向下； 功能钉扎层极化强度向上， 功能自由层极化强度向上）；
2.底层和覆盖层之间施加 2个大小相同的输入电场强度 EA和 ΕΒ : ΕΛ, ΕΒ 均大于功能白由层的矫顽电场强度， 但小于功能钉扎层的矫顽电场强度， ΕΛ+ΕΒ大于功能钉扎层的矫顽电场强度。 ΕΛ， ΕΒ大于 0记为逻辑输入 "1 "， ΕΛ， ΕΒ小于 0记为逻辑输入 "0"。
与非 （NAND ) 逻辑 （真值表见图 15B 1 )
1. 输入逻辑态 Α=0， Β=0， 使功能钉扎层极化强度向下， 功能自由层极 化强度向下， 设置初始输出逻辑态 C=l ;
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0， 使功能钉扎层极化强度向下， 功能 Θ由层极 化强度向下， 输出逻辑态 C=l ;
2 ) 输入逻辑态 A=0， B=l， 使功能钉扎层极化强度向下， 功能自由层极 化强度向下， 输出逻辑态 C=l ;
3 ) 输入逻辑态 A=l， B=0, 使功能钉扎层极化强度向下， 功能自由层极 化强度向下， 输出逻辑态 C=l ;
4 ) 输入逻辑态 A=l， B=l , 使功能钉扎层极化强度向上， 功能自由层极 化强度向上， 输出逻辑态 C=0。
或非 （NOR) 逻辑 （真值表见图 15B2 )
1. 输入逻辑态 A=0， B=0， 使功能钉扎层极化强度向下， 功能自由层极 化强度向下； 断开输入 B， 输入逻辑态 A=l， 使功能钉扎层极化强度向下， 功 能自由层极化强度向上， 设置初始输出逻辑态 00;
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0， 使功能钉扎层极化强度向下， 功能自由层极 化强度向下， 输出逻辑态 C=l ;
2 ) 输入逻辑态 A=0， B=l， 使功能钉扎层极化强度向下， 功能自由层极 化强度向上， 输出逻辑态 C=0;
3 ) 输入逻辑态 A=l， B=0， 使功能钉扎层极化强度向下， 功能自由层极 化强度向下， 输出逻辑态 C=0;
4) 输入逻辑态 A=l， B=l， 使功能钉扎层极化强度向上， 功能自由层极 化强度向上， 输出逻辑态 c=o。
或非 （NOR) 逻辑 （真值表见图 15B3 )
1. 输入逻辑态 A=l， B=l， 使功能钉扎层极化强度向上， 功能自由层极 化强度向上； 断开输入 B， 输入逻辑态 A=0， 功能钉扎层极化强度向上， 功能 Θ由层极化强度向下， 设置初始输出逻辑态 00;
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0, 使功能钉扎层极化强度向下， 功能白由层极 化强度向下， 输出逻辑态 C ;
2 ) 输入逻辑态 A=0， B=l , 使功能钉扎层极化强度向上， 功能自由层极 化强度向下， 输出逻辑态 C=0;
3 ) 输入逻辑态 A=l， B=0， 使功能钉扎层极化强度向上， 功能自由层极 化强度向下， 输出逻辑态 C=0;
4 ) 输入逻辑态 A=l， B=l， 使功能钉扎层极化强度向上， 功能自由层极 化强度向上， 输出逻辑态 C=0。
或非 （NOR) 逻辑 （真值表见图 15B4 )
1. 输入逻辑态 A=】， B=l , 使功能钉扎层极化强度向上， 功能 Θ由层极 化强度向上， 设置初始输出逻辑态 C=0 ；
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0， 使功能钉扎层极化强度向下， 功能自由层极 化强度向下， 输出逻辑态 C=l ;
2) 输入逻辑态 A=0， B=l , 使功能钉扎层极化强度向上， 功能自由层极 化强度向上， 输出逻辑态 C=0;
3 ) 输入逻辑态 A=l， B=0, 使功能钉扎层极化强度向上， 功能自由层极 化强度向上， 输出逻辑态 C=0;
4 ) 输入逻辑态 A=l， B=l， 使功能钉扎层极化强度向上， 功能自由层极 化强度向上， 输出逻辑态 00。 、
[实施例 19]:
图 16A为基于方案三中结构 h的逻辑器件示意图， 图 16B为相应的真值 表。 结构： 衬底 /底层 /功能钉扎层 /缓冲层 /势垒层 /导电层 /功能自由层 /覆盖层 其中衬底为绝缘材料； 底层为导电材料， 用于在功能钉扎层和功能自由 层上施加电场； 功能钉扎层为铁电或多铁材料， 可在电场的作用下改变极化 强度的大小及其方向； 缓冲层为导电材料， 用于减少势垒层的粗糙度； 势垒 层为氧化物； 导电层为能导电的无机或有机材料； 功能 Θ由层为铁电或多铁 材料， 可在电场的作用下改变极化强度的大小及其方向； 覆盖层为保护层， 防止结构被氧化。
电路连线：
1 .通过紫外曝光， 氩离子刻蚀和后沉积金属的方法在覆盖层表面得到 4 个共线的点电极： 高阻态电阻记为逻辑输出" 1 " (功能钉扎层极化强度向下， 功能自由层极化强度向下），低阻态电阻己为逻辑输出 "0" (功能钉扎层极化强 度向下， 功能 Θ由层极化强度向上； 功能钉扎层极化强度向上， 功能自由层 极化强度向下； 功能钉扎层极化强度向上， 功能自由层极化强度向上）；
2.底层和覆盖层之间施加 3个大小相同的输入电场强度 EA， EB和 Ec : ΕΛ， ΕΒ均小于功能自由层的矫顽电场强度， ΕΑ+ΕΒ大于功能自由层的矫顽电场强 度， ΕΑ+ΕΒ小于功能钉扎层的矫顽电场强度， EA+EB+EC大于功能钉扎层的矫 顽电场强度。 ΕΛ， EB， Ec大于 0记为逻辑输入 "1"， EA, EB， Ec小于 0记为 逻辑输入" 0"。 其中 Ec作为控制输入。
或非 （NOR ) 逻辑 （真值表见图 6B1 )
1. 输入逻辑态 A=0， B=0， C=0， 使功能钉扎层极化强度向下， 功能 由 层极化强度向下； 断开输入 C， 输入逻辑态 A=l， B=l , 使功能钉扎层极化强 度向下， 功能自由层极化强度向上,设置初始输出逻辑态 D=0;
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0， C=0 使功能钉扎层极化强度向下， 功能 Θ 由层极化强度向下， 输出逻辑态 D=l ;
2 ) 输入逻辑态 A=0， B=l， C=0 使功能钉扎层极化强度向下， 功能自 由层极化强度向上， 输出逻辑态 D=0;
3 ) 输入逻辑态 A=l， B=0, C=0 使功能钉扎层极化强度向下， 功能自 由层极化强度向上， 输出逻辑态 D=0;
4 ) 输入逻辑态 A=l， B=l， C=0 使功能钉扎层极化强度向下， 功能自 由层极化强度向上， 输出逻辑态 D=0。
或非 （NOR) 逻辑 （真值表见图 16B2) 1. 输入逻辑态 A=l， B=l, C=l, 使功能钉扎层极化强度向上， 功能自由 层极化强度向上； 断开输入 C， 输入逻辑态 A=0， B=0, 使功能钉扎层极化强 度向上， 功能白由层极化强度向下，设置初始输出逻辑态 D=0;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0， C=0， 使功能钉扎层极化强度向下， 功能自 由层极化强度向下， 输出逻辑态 D=l;
2) 输入逻辑态 A=0， B=l, C=0, 使功能钉扎层极化强度向上， 功能 Θ 由层极化强度向下， 输出逻辑态 D=0;
3) 输入逻辑态 A=l， B=0, 00， 使功能钉扎层极化强度向上， 功能自 由层极化强度向下， 输出逻辑态 D=0;
4) 输入逻辑态 A=l， B=l， C=0， 使功能钉扎层极化强度向上， 功能自 由层极化强度向下， 输出逻辑态 D=0。
或非 （NOR) 逻辑 （真值表见图 16B3)
1. 输入逻辑态 A=l， B=l, C=l, 使功能钉扎层极化强度向上， 功能自由 层极化强度向上， 设置初始输出逻辑态 D=0;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0， C=0， 使功能钉扎层极化强度向下， 功能自 由层极化强度向下， 输出逻辑态 D=l;
2) 输入逻辑态 A=0， B=]， C=0， 使功能钉扎层极化强度向上， 功能 Θ 由层极化强度向上， 输出逻辑态 D=0;
3) 输入逻辑态 A=】， B=0， C=0， 使功能钉扎层极化强度向上， 功能自 由层极化强度向上， 输出逻辑态 D=0;
4) 输入逻辑态 A=l， B=l， C=0， 使功能钉扎层极化强度向上， 功能自 由层极化强度向上， 输出逻辑态 D=0。
与非 （NA D) 逻辑 （真值表见图 16B4)
1. 输入逻辑态 A=0， B=0， 00， 使功能钉扎层极化强度向下， 功能自由 层极化强度向下， 设置初始输出逻辑态 D=l;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0， C=l， 使功能钉扎层极化强度向下， 功能自 由层极化强度向下， 输出逻辑态 D=l; 2) 输入逻辑态 A=0， B=l, C=l, 使功能钉扎层极化强度向下， 功能自 由层极化强度向下， 输出逻辑态 D=l;
3) 输入逻辑态 A=]， B=0， C=l, 使功能钉扎层极化强度向下， 功能自 由层极化强度向下， 输出逻辑态 D ;
4) 输入逻辑态 A=l， B=], 01， 使功能钉扎层极化强度向上， 功能 由层极化强度向上， 输出還辑态 D=0。
与非 （NAND) 逻辑 （真值表见图 16B5)
1. 输入逻辑态 A=0， B=0， C=0, 使功能钉扎层极化强度向下， 功能自由 层极化强度向下， 设置初始输出逻辑态 D=l;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0, C 断开， 使功能钉扎层极化强度向下， 功能 自由层极化强度向下， 输出逻辑态 D=l;
2) 输入逻辑态 A=0， B=l, C 断开， 使功能钉扎层极化强度向下， 功能 自由层极化强度向下， 输出逻辑态 D=】；
3) 输入逻辑态 A=l， B=0, C 断开， 使功能钉扎层极化强度向下， 功能 自由层极化强度向下， 输出逻辑态 D=l;
4) 输入逻辑态 A=]， B=l， C 断开， 使功能钉扎层极化强度向下， 功能 自由层极化强度向上， 输出逻辑态 D=0。
或非 （NOR) 逻辑 （真值表见图 ]6B6)
1. 输入逻辑态 A=0, B=0, C=0, 使功能钉扎层极化强度向下， 功能自由 层极化强度向下； 断开输入（：， 输入逻辑态 A ， B=l， 使功能钉扎层极化强 度向下， 功能自由层极化强度向上， 设置初始输出逻辑态 D=0;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0， C 断开， 使功能钉扎层极化强度向下， 功能 自由层极化强度向下， 输出逻辑态
2) 输入逻辑态 A=0， B=l， C 断开， 使功能钉扎层极化强度向下， 功能 自由层极化强度向上， 输出逻辑态 D=0;
3) 输入逻辑态 A=l， B=0, C 断开， 使功能钉扎层极化强度向下， 功能 自由层极化强度向上， 输出逻辑态 D=0;
4) 输入逻辑态 A=l， B=l， C 断开， 使功能钉扎层极化强度向下， 功能 自由层极化强度向上， 输出逻辑态 D=0。
[实施例 20]:
图 17A为基于方案一中结构 d的逻辑器件示意图， 图 ΠΒ为相应的真值 表。 结构： 衬底 /底层 /功能层 /缓冲层 /势垒层 /导电层 /覆盖层。
其中衬底为绝缘材料； 底层为导电材料， 用于在功能层上施加电场； 功 能层为铁电或多铁材料， 可在电场的作用下改变极化强度的大小及其方向； 缓冲层为导电材料， 用于减少势垒层的粗糙度； 势垒层为氧化物； 导电层为 能导电的无机或有机材料； 覆盖层为保护层， 防止磁性层被氧化。
电路连线：
1.共线法在覆盖层上制作 4 个点接触的电极： 高阻态电阻记为逻辑输出 " (功能层极化强度向下）， 低阻态电阻记为逻辑输出" 0" (功能层极化强度 向上）；
2.底层和覆盖层之间施加 2个大小相同的输入电场强度 EA和 EB : EA， 均小于功能层的矫顽电场强度， ΕΛ+ΕΒ大于功能的矫顽电场强度。 ΕΛ， ΕΒ 大于 0记为逻辑输入 "Γ， ΕΑ， ΕΒ小于 0记为逻辑输入 "0"。
与非 （NAND) 逻辑 （真值表见图 17B1 )
1. 输入逻辑态 Α=0， Β=0, 使功能层极化强度向下， 设置初始输出逻辑 态 C=l ;
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0 , 使功能层极化强度向下， 输出逻辑态 C=l ;
2 ) 输入逻辑态 A=0， B=l , 使功能层极化强度向下， 输出逻辑态 Ol ;
3 ) 输入逻辑态 A=l， B=0， 使功能层极化强度向下， 输出逻辑态 C=l ;
4) 输入逻辑态 A=l， B=l , 使功能层极化强度向上， 输出逻辑态 C=0。 或非 （NOR) 逻辑 （真值表见图 17B2)
1. 输入逻辑态 A=l， B=l , 使功能层极化强度向上， 设置初始输出逻辑 态 C=0;
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0 , 使功能层极化强度向下， 输出逻辑态 C=l ;
2) 输入逻辑态 A=0， B=l， 使功能层极化强度向上， 输出逻辑态 C=0;
3 ) 输入逻辑态 A=l , B=0， 使功能层极化强度向上， 输出逻辑态 C=0; 4 ) 输入逻辑态 A=l， B=l， 使功能层极化强度向上， 输出逻辑态 C=0。
[实施例 21]:
图 18A为基于方案四中结构 h的逻辑器件示意图， 图 ] 8B为相应的真值 表。 结构： 衬底 /功能钉扎层 /缓冲层 /势垒层 /导电层 /功能 Θ由层 /覆盖层
其中衬底为绝缘材料； 功能钉扎层为铁电或多铁材料， 可在电场的作用 下改变极化强度的大小及其方向； 缓冲层为导电材料， 用于减少势垒层的粗 糙度； 势垒层为氧化物； 导电层为能导电的无机或有机材料； 功能自由层为 铁电或多铁材料， 可在电场的作用下改变极化强度的大小及其方向； 覆盖层 为保护层， 防止结构被氧化。
电路连线：
3.通过紫外曝光， 氩离子刻蚀和后沉积金属的方法在覆盖层表面得到 4 个共线的点电极： 高阻态电阻记为逻辑输出" 1 " (功能钉扎层极化强度向左， 功能自由层极化强度向左）， 低阻态电阻记为 3 辑输出 "0" (功能钉扎层极化强 度向左， 功能自由层极化强度向右； 功能钉扎层极化强度向右， 功能自由层 极化强度向左； 功能钉扎层极化强度向右， 功能自由层极化强度向右）；
4.通过紫外曝光，氩离子刻蚀和后沉积金属和绝缘材料的方法在功能钉扎 层和功能自由层左右两侧各制备 2个电极，给功能钉扎层和功能自由层施加 2 个大小相同的面内输入电场强度 EA和 ΕΒ : ΕΛ， ΕΒ均大于功能白由层的矫顽 电场强度， 但小于功能钉扎层的矫顽电场强度， ΕΛ+ΕΒ大于功能钉扎层的矫顽 电场强度。 ΕΑ， ΕΒ大于 0记为逻辑输入 "Γ', ΕΛ， ΕΒ小于 0记为逻辑输入 "0"。
与非 （NAND ) 逻辑 （真值表见图 18B 1 )
1. 输入逻辑态 Α=0， Β=0， 使功能钉扎层极化强度向左， 功能自由层极 化强度向左， 设置初始输出逻辑态 Ol ;
2. 逻辑操作规则：
1 ) 输入逻辑态 Α=0， Β=0, 使功能钉扎层极化强度向左， 功能自由层极 化强度向左， 输出逻辑态 C=l ;
2) 输入逻辑态 A=0， B=l , 使功能钉扎层极化强度向左， 功能自由层极 化强度向左， 输出逻辑态 C=l ;
3 ) 输入逻辑态 A=l， B=0， 使功能钉扎层极化强度向左， 功能自由层极 化强度向左， 输出逻辑态 C=l ; 4) 输入逻辑态 A=l， B=l, 使功能钉扎层极化强度向右， 功能自由层极 化强度向右， 输出逻辑态 C=0。
或非 （NOR) 逻辑 （真值表见图 18B2)
1. 输入逻辑态 A=0， B=0， 使功能钉扎层极化强度向左， 功能白由层极 化强度向左； 断开输入 B， 输入逻辑态 A=1， 使功能钉扎层极化强度向左， 功 能 a由层极化强度向右， 设置初始输出逻辑态 c=o;
2. 逻辑操作规则：
1) 输入還辑态 A=0， B=0, 使功能钉扎层极化强度向左， 功能自由层极 化强度向左， 输出逻辑态 C=l;
2) 输入逻辑态 A=0， B=l， 使功能钉扎层极化强度向左， 功能自由层极 化强度向右， 输出逻辑态 c=o;
3) 输入逻辑态 A=l， B=0， 使功能钉扎层极化强度向左， 功能自由层极 化强度向左， 输出逻辑态 C=0;
4) 输入逻辑态 A=l， B=l， 使功能钉扎层极化强度向右， 功能 Θ由层极 化强度向右， 输出逻辑态 C=0。
或非 （NOR) 逻辑 （真值表见图 18B3)
1. 输入逻辑态 A=l， B=l， 使功能钉扎层极化强度向右， 功能自由层极 化强度向右； 断开输入^ 输入逻辑态 A=0， 功能钉扎层极化强度向右， 功能 自由层极化强度向左， 设置初始输出逻辑态 00;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0, 使功能钉扎层极化强度向左， 功能自由层极 化强度向左， 输出逻辑态 Ol;
2) 输入逻辑态 A=0， B=l, 使功能钉扎层极化强度向右， 功能自由层极 化强度向左， 输出逻辑态 C=0;
3) 输入逻辑态 A=l， B=0， 使功能钉扎层极化强度向右， 功能自由层极 化强度向左， 输出逻辑态 C=0;
4) 输入逻辑态 A=l， B=l， 使功能钉扎层极化强度向右， 功能自由层极 化强度向右， 输出逻辑态 00。
或非 （NOR) 逻辑 （真值表见图 18B4)
1. 输入逻辑态 A=l， B=l, 使功能钉扎层极化强度向右， 功能自由层极 化强度向右， 设置初始输出逻辑态 oo ；
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0 ， 使功能钉扎层极化强度向左， 功能 Θ由层极 化强度向左， 输出逻辑态 C=l ;
2 ) 输入逻辑态 A=0， B=l， 使功能钉扎层极化强度向右， 功能 Θ由层极 化强度向右， 输出逻辑态 c=o;
3 ) 输入遷辑态 A=l， B=0， 使功能钉扎层极化强度向右， 功能白由层极 化强度向右， 输出逻辑态 C=0;
4 ) 输入逻辑态 A=l， B=l， 使功能钉扎层极化强度向右， 功能自由层极 化强度向右， 输出逻辑态 c=o。
[实施例 22]:
图 19A为基于方案四中结构 h的逻辑器件示意图， 图 19B为相应的真值 表。 结构： 衬底 /功能钉扎层 /缓冲层 /势垒层 /导电层 /功能自由层 /覆盖层
其中衬底为绝缘材料； 功能钉扎层为铁电或多铁材料， 可在电场的作用 下改变极化强度的大小及其方向； 缓冲层为导电材料， 用于减少势垒层的粗 糙度； 势垒层为氧化物； 导电层为能导电的无机或有机材料； 功能自由层为 铁电或多铁材料， 可在电场的作用下改变极化强度的大小及其方向； 覆盖层 为保护层， 防止结构被氧化。
电路连线：
1.通过紫外曝光， 氩离子刻蚀和后沉积金属的方法在覆盖层表面得到 4 个共线的点电极： 高阻态电阻记为逻辑输出 "1" (功能钉扎层极化强度向左， 功能自由层极化强度向左）， 低阻态电阻记为逻辑输出" 0" (功能钉扎层极化强 度向左， 功能自由层极化强度向右； 功能钉扎层极化强度向右， 功能自由层 极化强度向左； 功能钉扎层极化强度向右， 功能自由层极化强度向右）；
2.通过紫外曝光，氩离子刻蚀和后沉积金属和绝缘材料的方法在功能钉扎 层和功能自由层左右两侧各制备 2个电极，给功能钉扎层和功能自由层施加 3 个大小相同的面内输入电场强度 EA， EB和 Ec : EA， EB均小于功能自由层的 矫顽电场强度， EA+EB大于功能自由层的矫顽电场强度， EA+EB小于功能钉扎 层的矫顽电场强度， EA+EB+EC大于功能钉扎层的矫顽电场强度。 EA， EB， Ec 大于 0记为逻辑输入 "1"， EA， EB， Ec小于 0记为逻辑输入 "0"。 其中 Ec作为 控制输入。
或非 （NOR) 逻辑 （真值表见图 19B1 )
1. 输入逻辑态 Α=0， Β=0， 00， 使功能钉扎层极化强度向左， 功能自由 层极化强度向左； 断开输入 C， 输入逻辑态 A=l， B=l , 使功能钉扎层极化强 度向左， 功能 fi由层极化强度向右，设置初始输出逻辑态 D=0;
2. 逻辑操作规则：
1 ) 输入^辑态 A=0， B=0， 00， 使功能钉扎层极化强度向左， 功能自 由层极化强度向左， 输出逻辑态 D=l ;
2 ) 输入逻辑态 A=0， B=l , C=0， 使功能钉扎层极化强度向左， 功能 S 由层极化强度向右， 输出逻辑态 D=0;
3 ) 输入逻辑态 A=l， B=0 , C=0, 使功能钉扎层极化强度向左， 功能自 由层极化强度向右， 输出逻辑态 D=0;
4) 输入逻辑态 A=l， B=l , C=0, 使功能钉扎层极化强度向左， 功能自 由层极化强度向右， 输出逻辑态 D=0。
或非 （NOR) 逻辑 （真值表见图 19B2)
1. 输入逻辑态 A=l， B=l， C=l， 使功能钉扎层极化强度向右， 功能自由 层极化强度向右； 断开输入 C， 输入逻辑态 A=0， B=0, 使功能钉扎层极化强 度向右， 功能自由层极化强度向左,设置初始输出逻辑态 D=0;
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0, C=0 ， 使功能钉扎层极化强度向左， 功能自 由层极化强度向左， 输出逻辑态 D=l ;
2 ) 输入逻辑态 A=0， B=l， 0=0， 使功能钉扎层极化强度向右， 功能 Θ 由层极化强度向左， 输出逻辑态 D=0;
3 ) 输入逻辑态 A=l， B=0, C=0， 使功能钉扎层极化强度向右， 功能自 由层极化强度向左， 输出逻辑态 D=0;
4) 输入逻辑态 A=l， B=l , C=0， 使功能钉扎层极化强度向右， 功能自 由层极化强度向左， 输出逻辑态 D=0。
或非 （NOR) 逻辑 （真值表见图 19B3 )
1. 输入逻辑态 A=l， B=l， C=l， 使功能钉扎层极化强度向右， 功能自由 层极化强度向右， 设置初始输出逻辑态 D=0; 3
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0， C=0, 使功能钉扎层极化强度向左， 功能自 由层极化强度向左， 输出逻辑态 D=l;
2) 输入逻辑态 A=0， B=1, C=0， 使功能钉扎层极化强度向右， 功能 a 由层极化强度向右， 输出逻辑态 D=0;
3) 输入逻辑态 A ， B=0， C=0， 使功能钉扎层极化强度向右， 功能 Θ 由层极化强度向右， 输出逻辑态 D=0;
4) 输入逻辑态 A=l， B=l， 00， 使功能钉扎层极化强度向右， 功能自 由层极化强度向右， 输出逻辑态 D=0。
与非 （NAND) 逻辑 （真值表见图 19B4)
1. 输入逻辑态 A=0， B=0， C=0， 使功能钉扎层极化强度向下， 功能自由 层极化强度向下， 设置初始输出逻辑态 D=l;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0， C=l， 使功能钉扎层极化强度向左， 功能自 由层极化强度向左， 输出逻辑态 D=l;
2) 输入逻辑态 A=0， B=l, C=l, 使功能钉扎层极化强度向左， 功能自 由层极化强度向左， 输出逻辑态 D=】；
3) 输入逻辑态 A=l， B=0， 01， 使功能钉扎层极化强度向左， 功能自 由层极化强度向左， 输出逻辑态！ =1;
4) 输入逻辑态 A=l， B=l， C=l, 使功能钉扎层极化强度向右， 功能 S 由层极化强度向右， 输出逻辑态 D=0。
与非 （NAND) 逻辑 （真值表见图 19B5)
1. 输入逻辑态 A=0， B=0， C=0, 使功能钉扎层极化强度向左， 功能自由 层极化强度向左， 设置初始输出逻辑态 D=l;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0， C 断开， 使功能钉扎层极化强度向左， 功能 自由层极化强度向左， 输出逻辑态 D=l;
2) 输入逻辑态 A=0， B=l， C 断开， 使功能钉扎层极化强度向左， 功能 自由层极化强度向左， 输出逻辑态 D=l;
3) 输入谡辑态 A=l， B=0, C 断开， 使功能钉扎层极化强度向左， 功能 自由层极化强度向左， 输出逻辑态 D=l ;
4) 输入逻辑态 A=l， B=l , C 断开， 使功能钉扎层极化强度向左， 功能 S由层极化强度向右， 输出逻辑态 D=0。
或非 （NOR ) 逻辑 （真值表见图 19B6 )
1 . 输入逻辑态 A=0， B=0， C=0， 使功能钉扎层极化强度向左， 功能 S由 层极化强度向左； 断开输入 C， 输入逻辑态 A ， B=l， 使功能钉扎层极化强 度向左， 功能白由层极化强度向右， 设置初始输出逻辑态 D=0;
2. 逻辑操作规则：
1 ) 输入逻辑态 A=0， B=0， C 断开， 使功能钉扎层极化强度向左， 功能 自由层极化强度向左， 输出逻辑态 D=l ;
2 ) 输入逻辑态 A=0， B=l， C 断开， 使功能钉扎层极化强度向左， 功能 自由层极化强度向右， 输出逻辑态 D=0;
3 ) 输入逻辑态 A=l， B=0, C 断开， 使功能钉扎层极化强度向左， 功能 自由层极化强度向右， 输出逻辑态 D=0;
4 ) 输入逻辑态 A=l， B=l， C 断幵， 使功能钉扎层极化强度向左， 功能 自由层极化强度向右， 输出逻辑态 D=0。
[实施例 23〗：
图 20A为基于方案四中结构 d的逻辑器件示意图， 图 20B为相应的真值 表。 结构： 衬底 /功能层 /缓冲层 /势垒层 /导电层 /覆盖层。
其中衬底为绝缘材料； 功能层为铁电或多铁材料， 可在电场的作用下改 变极化强度的大小及其方向； 缓冲层为导电材料， 用于减少势垒层的粗糙度； 势垒层为氧化物； 导电层为能导电的无机或有机材料； 覆盖层为保护层， 防 止磁性层被氧化。
电路连线：
1.共线法在覆盖层上制作 4 个点接触的电极： 高阻态电阻记为逻辑输出
"1" (功能层极化强度向左）， 低阻态电阻记为逻辑输出" 0" (功能层极化强度 向右）；
2.通过紫外曝光，氩离子刻蚀和后沉积金属和绝缘材料的方法在功能层左 右两侧制备 2个电极， 给功能层施加 2个大小相同的面内输入电场强度 EA和 EB: EA， Eb均小于功能层的矫顽电场强度， EA+EB大于功能的矫顽电场强度。 EA, EB大于 0 i己为逻辑输入 "1"， EA， EB小于 0记为逻辑输入 "0"。
与非 （NAND) 逻辑 （真值表见图 20B1)
1. 输入逻辑态 A=0， B=0， 使功能层极化强度向左， 设置初始输出逻辑 态 C=l;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0， 使功能层极化强度向左， 输出逻辑态 C ;
2) 输入逻辑态 A=0， B=l， 使功能层极化强度向左， 输出逻辑态 C=l;
3) 输入逻辑态 A ， B=0, 使功能层极化强度向左， 输出逻辑态 C ;
4) 输入逻辑态 A=l， B=l， 使功能层极化强度向右， 输出逻辑态 00。 或非 （NOR) 逻辑 （真值表见图 20B2)
1. 输入逻辑态 A=l， B=l， 使功能层极化强度向右， 设置初始输出逻辑 态 C=0;
2. 逻辑操作规则：
1) 输入逻辑态 A=0， B=0, 使功能层极化强度向左， 输出逻辑态 C=l;
2) 输入逻辑态 A=0， B=l， 使功能层极化强度向右， 输出逻辑态 00;
3) 输入逻辑态 A=l， B=0, 使功能层极化强度向右， 输出逻辑态 00;
4) 输入逻辑态 A=l， B=l, 使功能层极化强度向右， 输出逻辑态 C=0。 工业应用性
本发明通过在所述的底层和缓冲层 （上下电极） 之间施加电场， 由于基 片衬底 (铁电或多铁性材料)的电极化强度大小及其方向的改变， 影响和改变相 邻导电层的面内电导， 可获得不同电场下不同的电阻态， 导致可逆电致电阻效 应的产生。
当然， 本发明还可有其它多种实施例， 在不背离本发明精神及其实质的情 况下， 熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形， 但这 些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims

权利要求书
1、 一种电场调控型纳米多层膜， 其特征在于， 由下至上依次包括： 底层； 基片衬底； 缓冲层 ·， 绝缘势垒层； 导电层； 顶部覆盖层； 其中所述底层为导电材料， 作为下电极用于在基片衬底上施加电场； 基片 衬底为铁电或多铁性材料， 可在电场的作用下改变和调控其电极化强度的大小 及其方向； 缓冲层作为上电极用于在铁电或多铁性材料上施加电场； 中间的绝 缘势垒层为氧化物； 顶部覆盖层为保护层， 防止中间导电层被氧化； 通过在所 述的底层和缓冲层之间施加电场， 由于基片衬底的电极化强度大小及其方向的 改变， 影响和改变相邻导电层的面内电导， 可获得不同电场下不同的电阻态， 导致可逆电致电阻效应的产生。
2、 根据权利要求 1所述的电场调控型纳米多层膜， 其特征在于， 所述纳 米多层膜中， 所述的导电层包括非磁金属层、 磁性金属层、 反铁磁性层、 导电 分子材料、 拓扑绝缘体材料、 或掺杂导电半导体材料等。
3、 根据权利要求 1所述的电场调控型纳米多层膜， 其特征在于， 所述纳 米多层膜中， 所述的非磁金属层由非磁金属或其合金组成， 厚度为 2-100nm; 所述的磁性金属层由磁性金属或其合金制成， 厚度为 2-lOOnm或由稀磁半导体 材料或半金属材料制成， 厚度为 2-100nn！，
所述的磁性金属层包括直接或间接钉扎结构， 直接钉扎结构包括反铁磁性 层 /铁磁性层； 间接钉扎结构包括反铁磁性层 /笫一铁磁性层 /非磁性金属层 /第二 铁磁性层。
4、 一种电场调制型纳米多层膜， 其特征在于， 由下至上依次包括： 基片衬底； 底层； 功能层； 缓冲层； 绝缘势垒层； 导电层； 顶部覆盖层； 其中所述底层为导电材料， 作为下电极用于在功能层上施加电场； 所述功 能层为铁电或多铁性薄膜， 可在电场的作用下改变和调控其电极化强度的大小 及其方向； 所述缓冲层作为上电极用于在铁电或多铁性薄膜材料上施加电场； 所述中间的绝缘势垒层为氧化物； 所述顶部覆盖层为保护层， 防止中间导电层 被氧化， 通过在所述的底层和缓冲层之间施加电场， 由于功能层的电极化强度 大小及其方向的改变， 影响和改变相邻导电层的面内电导， 可获得不同电场下 不同的电阻态， 导致可逆电致电阻效应的产生。
5、 根据权利要求 4所述的电场调制型纳米多层膜， 其特征在于， 所述纳 米多层膜中， 所述的功能层包括铁电或多铁性纳米薄膜， 可根据实际需要预先 沉积种子层。
6、 根据权利要求 4所述的电场调制型纳米多层膜， 其特征在于， 所述纳 米多层膜中， 所述导电层生长在所述绝缘势垒层上面， 其电导能够通过电极化 相互作用或者磁电耦合作用受到底部铁电或多铁性薄膜的电极化强度大小及方 向的调控。
7、 一种电场调控型纳米多层膜， 其特征在于， 由下至上依次包括： 基片衬底； 底层； 功能层； 磁性层； 顶部覆盖层；
其中所述的基片衬底为非铁电或多铁性材料； 所述底层为导电材料； 作为 下电极用于在功能层上施加电场； 功能层为铁电或多铁性薄膜， 可在电场的作 用下改变和调控其电极化强度的大小及其方向； 顶部覆盖层作为上电极和保护 层， 防止中间磁性层被氧化； 通过在所述的底层和顶部覆盖层之间施加电场， 由于功能层的电极化强度大小及其方向的改变， 影响和改变相邻金属和磁性层 的面内电导，可获得不同电场下不同的电阻态， 导致可逆电致电阻效应的产生。
8、 根据权利要求 7所述的电场调控型纳米多层膜， 其特征在于， 所述纳 米多层膜中， 所述的功能层包括铁电或多铁性纳米薄膜。
9、 根据权利要求 7所述的电场调控型纳米多层膜， 其特征在于， 所述纳 米多层膜中， 所述磁性层生长在所述功能层的材料上面， 其电导能够通过电极 化相互作用或者磁电耦合作用受到底部铁电或多铁性薄膜的电极化强度大小及 方向的调控。
10、 根据权利要求 7所述的电场调控型纳米多层膜， 其特征在于， 所述纳 米多层膜中， 所述的磁性层由铁磁金属或其合金制成， 厚度为 2-100nm; 或由 稀磁半导体材料或半金属材料制成， 厚度为 2-100nm。
11 . 一种新型的电场调制型存储单元阵列， 其特征在于， 所述存储单元依 靠依次沉积于衬底上的底层、 功能层、 缓冲层、 绝缘层和导电层来实现数据的 存储;通过和导电层相连通的两条金属线实现数据的读取；通过和导电层以及底 层相连的两条金属线对功能层进行电场的施加， 以实现数据的写入， 其中存储 单元中的电场采用面内施加方式。
12. 根据权利要求 11所述的新型的电场调制型存储单元阵列， 其特征在 于， 每个单元分别与 4条金属线相连， 两条数据读取线 RL1和 RL2， 两条数据 写入线 WL1和 WL2， 进行数据写入时， WL0和 WL1间施加合适的电压对功 能层中的电耦极矩进行翻转， 进而实现导电层的数据的写入， 其中， 所有的单 元的 WL0和 WL1呈十字交叉网状， 所有单元的 RL0和 RL]也呈十字交叉网 状， 因此， 通过相应的 WL0和 WL1可以对相应的单元进行数据的写入； 通过 相应的 RL0和 RL1可以对相应的单元进行数据的读取。
13. 一种新型的电场调制型存储单元阵列， 其特征在于， 其存储单元包括 晶体管， 所述存储单元依靠依次沉积于晶体管上方并的底层、 功能层、 缓冲层、 绝缘层和导电层来实现数据的存储;通过和导电层相连通的两条金属线实现数 据的读取； 通过和缓冲层连接金属线以及晶体管的栅极连线实现对功能层进行 电场的施加， 以实现数据的写入， 其中每个晶体管采用直接接地的形式。
14. 根据权利要求 13所述的新型的电场调制型存储单元阵列， 其特征在 于， 每个单元分别与三条可操作金属线相连， 一条数据读取线 RL1， 一条数据 写入线 WL,另一条 WRL同时参予数据读取和写入，进行数据读取时，在 WRL 上施加合适的正电压， 进而将单元中晶体管打开， 同时， 在 RL上施加正电压 对所先选择的单元中的数据进行读取;进行数据写入时， 在 WRL上施加合适的 正电压， 进而将单元中晶体管打开;同时， 在 WL上施加电压对所先选择的单元 中的数据进行写入; WL和 WRL金属线之间施加合适的电、 负压对功能层中的 电耦极矩进行翻转， 进而实现导电层的数据的写入。
15. 一种包含权利要求 11或 13所述的新型的电场调制型存储单元阵列的 随机存储器， 其特征在于， 所述磁性随机存储器还包括基本行解码器、 灵敏放 大器和列解码器、 寄存器、 控制电路、 读写驱动、 寄存器和输入、 输入端口。
16. 一种新型的电场调制型互补场效应管， 其特征在于， 所述互补型场 效应管的基本结构为导电层 1、 绝缘势垒层 1、 缓冲层 1、 功能层、 缓冲层 2、 绝缘势垒层 2、导电层 2， 缓冲层 1和缓冲层 2上的电极作为该互补型场效应 管的栅极和背栅， 用于进行电场的垂直或水平施加； 导电层 1上的两个电极 作为源极 1和漏极 1， 导电层 2上的两个电极作为源极 2和漏极 2。
17.根据权利要求 16所述的新型的电场调制型互补场效应管，其特征在于， 所述互补型场效应管共有 6个电极， 分别为栅极、 背栅、源极 1漏极 1、 源极 2 和漏极 2， 在栅极和背栅间施加合适的电压对功能层中的电耦极矩进行翻转， 而导电层〗和导电层 2由于是反对称分布， 因此导电层 1中的源极 1和漏极 1 之间电阻状态的改变与导电层 2中的源极 2和漏极 2之间电阻状态的改变是互 补的， 即改变方向相反。
18.根据权利要求 17所述的新型的电场调制型互补场效应管，其特征在于， 所述的在栅极和背栅之间施加合适的电压 V， 该电压 V所产生的电场要超过导 电层中的阻态翻转电场， 该电压的施加方向可以有二种： 第一种是栅极和背栅 上一个电极加髙电压 V， 另一个电极接地， 或者反向施加， 实现功能层电场的 翻转； 第二种是背栅接地， 栅极上接正电压 V或负电压一 V， 实现功能层电场 的翻转；第 ^种为背栅接参考电压 Vm ,栅极接高压 V或接地，其中 Vm = V/2 , 且 Vm所产生的电场超过导电层中的阻态翻转电场， 从而实现功能层电场的翻 转。
】9.根据权利要求】6至】 8中任意一项所述的场效应管设计现场可编程门阵 列 FPGA中的寻址表。
20.—种基于有势垒对称双功能层纳米多层膜的逻辑器件，其特征在于， 利 用权利要求 1、 4、 7中任意一项所述的纳米多层膜， 通过设置初始输出逻辑态， 可以实现与非逻辑和或非逻辑。
2K 一种基于电致电阻效应的开关型电场传感器， 其特征在于， 包括权利 要求 1 -10中任意一项所述的电场调控型纳米多层膜。
22、一种基于电致电阻效应的以电场调控的纳米器件为存储单元的电场驱 动型随机存储器， 其特征在于， 包括权利要求 1 -10中任意一项所述的电场调控 型纳米多层膜。
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