CN102856488B - 基于可逆电致电阻效应的逻辑器件 - Google Patents

基于可逆电致电阻效应的逻辑器件 Download PDF

Info

Publication number
CN102856488B
CN102856488B CN201110305257.4A CN201110305257A CN102856488B CN 102856488 B CN102856488 B CN 102856488B CN 201110305257 A CN201110305257 A CN 201110305257A CN 102856488 B CN102856488 B CN 102856488B
Authority
CN
China
Prior art keywords
layer
polarization intensity
electric field
substrate
function
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110305257.4A
Other languages
English (en)
Other versions
CN102856488A (zh
Inventor
韩秀峰
李大来
刘东屏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Physics of CAS
Original Assignee
Institute of Physics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Physics of CAS filed Critical Institute of Physics of CAS
Priority to CN201110305257.4A priority Critical patent/CN102856488B/zh
Priority to PCT/CN2012/001283 priority patent/WO2013040859A1/zh
Priority to US14/345,655 priority patent/US9559295B2/en
Publication of CN102856488A publication Critical patent/CN102856488A/zh
Application granted granted Critical
Publication of CN102856488B publication Critical patent/CN102856488B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/3218—Exchange coupling of magnetic films via an antiferromagnetic interface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N59/00—Integrated devices, or assemblies of multiple devices, comprising at least one galvanomagnetic or Hall-effect element covered by groups H10N50/00 - H10N52/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/51—Structure including a barrier layer preventing or limiting migration, diffusion of ions or charges or formation of electrolytes near an electrode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/52—Structure characterized by the electrode material, shape, etc.
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/55—Structure including two electrodes, a memory active layer and at least two other layers which can be a passive or source or reservoir layer or a less doped memory active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/08—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers
    • H01F10/10—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition
    • H01F10/18—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being compounds
    • H01F10/193—Magnetic semiconductor compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/08—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers
    • H01F10/10—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition
    • H01F10/18—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being compounds
    • H01F10/193—Magnetic semiconductor compounds
    • H01F10/1936—Half-metallic, e.g. epitaxial CrO2 or NiMnSb films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3268—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
    • H01F10/3272—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种基于铁电及多铁材料可逆电致电阻效应的纳米多层膜逻辑器件。由单功能层制备的逻辑器件，通过对初始逻辑输出态的设置，可以实现与非逻辑和或非逻辑功能；由双功能层制备的逻辑器件，在双输入的情况下，通过对初始逻辑输出态的设置，可以实现与非逻辑和或非逻辑功能；由双功能层制备的逻辑器件，在三输入(其中一个输入作为控制输入)的情况下，通过对初始逻辑输出态的设置，可以实现与非逻辑和或非逻辑功能。

Description

基于可逆电致电阻效应的逻辑器件
技术领域
本发明涉及铁电及多铁材料，纳米多层膜和逻辑器件领域，具体地说，涉及一种基于铁电及多铁材料可逆电致电阻效应的纳米多层膜逻辑器件。
背景技术
铁电及多铁材料的极化强度随着外加电场强度的变化出现电滞现象，其电阻随着外加电场强度的变化出现高电阻态和低电阻态。利用铁电材料的这一性质，可以通过调节外加电场强度的大小及方向改变铁电或多铁材料极化强度的方向，从而实现高电阻态和低电阻态，这两种电阻态的变化率可以达到400％以上。(参考文献：S.Rizwan and X.F.Han*et al.,CPL Vol.28,No.10(2011)107504)。高电阻态和低电阻态相当于信息领域的“0”和“1”，既可以实现存储功能(可以用于存储器)，又可以实现逻辑功能(可以用于逻辑器件)。
发明内容
本发明的目的在于基于铁电及多铁材料可逆电致电阻效应的纳米多层膜，制备成逻辑器件，并实现逻辑功能。
本发明的上述目的是通过以下技术方案实现的：
方案一
结构：
a.底层/衬底/磁性层/覆盖层
其中底层为导电材料，用于在衬底上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为具有磁性的材料；覆盖层为保护层，防止磁性层被氧化。
b.衬底/底层/功能层/磁性层/覆盖层
其中衬底为绝缘材料；底层为导电材料，用于在功能层上施加电场；功能层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为具有磁性的材料；覆盖层为保护层，防止磁性层被氧化。
c.底层/衬底/缓冲层/势垒层/导电层/覆盖层
其中底层为导电材料，用于在衬底上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止磁性层被氧化。
d.衬底/底层/功能层/缓冲层/势垒层/导电层/覆盖层。
其中衬底为绝缘材料；底层为导电材料，用于在功能层上施加电场；功能层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止磁性层被氧化。
结构a，b，c，d的电路连线：
1.共线法在覆盖层上制作4个点接触的电极：高阻态电阻记为逻辑输出“1”(铁电或多铁材料极化强度向下)，低阻态电阻记为逻辑输出“0”(铁电或多铁材料极化强度向上)；
2.底层和覆盖层之间施加2个大小相同的输入电场强度EA和EB：EA，EB均小于铁电材料的矫顽电场强度，EA+EB大于铁电材料的矫顽电场强度。EA，EB大于0记为逻辑输入“1”，EA，EB小于0记为逻辑输入“0”。
通过初始输出逻辑态的设置，基于结构a，b，c，d制备的逻辑器件可以实现与非逻辑和或非逻辑。
方案二
结构：
e.底层/衬底/磁性层/功能自由层/覆盖层
其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为具有磁性的材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化。
f.衬底/底层/功能钉扎层/磁性层/功能自由层/覆盖层
其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为具有磁性的材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化。
g.底层/衬底/缓冲层/势垒层/导电层/功能自由层/覆盖层
其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化。
h.衬底/底层/功能钉扎层/缓冲层/势垒层/导电层/功能自由层/覆盖层
其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化。
i.底层/衬底/功能自由层/磁性层/覆盖层
其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为具有磁性的材料；覆盖层为保护层，防止磁性层被氧化。
j.衬底/底层/功能钉扎层/功能自由层/磁性层/覆盖层
其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为具有磁性的材料；覆盖层为保护层，防止磁性层被氧化。
k.底层/衬底/功能自由层/缓冲层/势垒层/导电层/覆盖层
其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止导电层被氧化。
l.衬底/底层/功能钉扎层/功能自由层/缓冲层/势垒层/导电层/覆盖层
其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止导电层被氧化。
结构e，f，g，h的电路连线：
1.通过紫外曝光，氩离子刻蚀和后沉积金属的方法在覆盖层表面得到4个共线的点电极：高阻态电阻记为逻辑输出“1”(铁电或多铁衬底或功能钉扎层极化强度向下，功能自由层极化强度向下)，低阻态电阻记为逻辑输出“0”(铁电或多铁衬底或功能钉扎层极化强度向下，功能自由层层极化强度向上；铁电或多铁衬底或功能钉扎层极化强度向上，功能自由层层极化强度向下；铁电或多铁衬底或功能钉扎层极化强度向上，功能自由层极化强度向上)；
2.底层和覆盖层之间施加2个大小相同的输入电场强度EA和EB：EA，EB均大于功能自由层的矫顽电场强度，但小于铁电或多铁衬底或功能钉扎层的矫顽电场强度，EA+EB大于铁电或多铁衬底或功能钉扎层的矫顽电场强度。EA，EB大于0记为逻辑输入“1”，EA，EB小于0记为逻辑输入“0”。
结构i，j，k，l的电路连线：
1.共线法在覆盖层上制作4个点接触的电极：高阻态电阻记为逻辑输出“1”(铁电或多铁衬底或功能钉扎层极化强度向下，功能自由层极化强度向下)，低阻态电阻记为逻辑输出“0”(铁电或多铁衬底或功能钉扎层极化强度向下，功能自由层层极化强度向上；铁电或多铁衬底或功能钉扎层极化强度向上，功能自由层层极化强度向下；铁电或多铁衬底或功能钉扎层极化强度向上，功能自由层极化强度向上)；
2.底层和覆盖层之间施加2个大小相同的输入电场强度EA和EB：EA，EB均大于功能自由层的矫顽电场强度，但小于铁电或多铁衬底或功能钉扎层的矫顽电场强度，EA+EB大于铁电或多铁衬底或功能钉扎层的矫顽电场强度。EA，EB大于0记为逻辑输入“1”，EA，EB小于0记为逻辑输入“0”。
通过初始输出逻辑态的设置，基于结构e，f，g，h，i，j，k，l制备的逻辑器件可以实现与非逻辑和或非逻辑。
方案三
同方案二相同的结构e，f，g，h，i，j，k，l。
结构e，f，g，h的电路连线：
1.通过紫外曝光，氩离子刻蚀和后沉积金属的方法在覆盖层表面得到4个共线的点电极：高阻态电阻记为逻辑输出“1”(铁电或多铁衬底或功能钉扎层极化强度向下，功能自由层极化强度向下)，低阻态电阻记为逻辑输出“0”(铁电或多铁衬底或功能钉扎层极化强度向下，功能自由层层极化强度向上；铁电或多铁衬底或功能钉扎层极化强度向上，功能自由层层极化强度向下；铁电或多铁衬底或功能钉扎层极化强度向上，功能自由层极化强度向上)；
2.底层和覆盖层之间施加3个大小相同的输入电场强度EA，EB和EC：EA，EB均小于功能自由层的矫顽电场强度，EA+EB大于功能自由层的矫顽电场强度，EA+EB小于铁电或多铁衬底或功能钉扎层的矫顽电场强度，EA+EB+EC大于铁电或多铁衬底或功能钉扎层的矫顽电场强度。EA，EB，EC大于0记为逻辑输入“1”，EA，EB，EC小于0记为逻辑输入“0”。其中EC作为控制输入。
结构i，j，k，l的电路连线：
1.共线法在覆盖层上制作4个点接触的电极：高阻态电阻记为逻辑输出“1”(铁电或多铁衬底或功能钉扎层极化强度向下，功能自由层极化强度向下)，低阻态电阻记为逻辑输出“0”(铁电或多铁衬底或功能钉扎层极化强度向下，功能自由层层极化强度向上；铁电或多铁衬底或功能钉扎层极化强度向上，功能自由层层极化强度向下；铁电或多铁衬底或功能钉扎层极化强度向上，功能自由层极化强度向上)；
2.底层和覆盖层之间施加3个大小相同的输入电场强度EA，EB和EC：EA，EB均小于功能自由层的矫顽电场强度，EA+EB大于功能自由层的矫顽电场强度，EA+EB小于铁电或多铁衬底或功能钉扎层的矫顽电场强度，EA+EB+EC大于铁电或多铁衬底或功能钉扎层的矫顽电场强度。EA，EB，EC大于0记为逻辑输入“1”，EA，EB，EC小于0记为逻辑输入“0”。其中EC作为控制输入。
通过初始输出逻辑态的设置，基于结构e，f，g，h，i，j，k，l制备的逻辑器件可以实现与非逻辑和或非逻辑。
方案四
基于结构a，b，c，d，e，f，g，h，i，j，k，l的逻辑器件，电场也可以施加在面内，同样可以实现与非逻辑和或非逻辑。
附图说明
以下，结合附图来详细说明本发明的实施例，其中：
图1A为基于方案二中结构h的逻辑器件示意图，图1B为相应的真值表；
图2A为基于方案三中结构h的逻辑器件示意图，图2B为相应的真值表；
图3A为基于方案一中结构d的逻辑器件示意图，图3B为相应的真值表；
图4A为基于方案四中结构h的逻辑器件示意图，图4B为相应的真值表；
图5A为基于方案四中结构h的逻辑器件示意图，图5B为相应的真值表；
图6A为基于方案四中结构d的逻辑器件示意图，图6B为相应的真值表。
图7a为本发明的纳米多层膜结构示意图；
图7b为结构A：BOL 1/SUB/B FL/ISO/NM(or FM,or AFM)/CAP；
图7c为结构B：SUB/BOL 2/FCL/ISO/NM(or FM,or AFM)/CAP；
图7d为结构C：SUB/BOL 2/FCL/BFL/ISO/NM(or FM,or AFM)/CAP；
图7e为结构D：SUB/BOL 2/FCL/FM1/NM/FM2/AFM/CAP；
图7f为结构E：SUB/BOL 2/FCL/FM/AFM/CAP；
图7g为结构F：SUB/BOL 2/FCL/FM1/NM/FM2/CAP；
图7h为结构G：SUB/BOL 2/FCL/FM/CAP；
图7i结构H：BOL 1/SUB/FM1/NM/FM2/AFM/CAP；
图7j为结构I：BOL 1/SUB/FM/AFM/CAP；
图7k为结构J：BOL 1/SUB/FM1/NM/FM2/CAP；
图7l为结构K：BOL1/SUB/FM/CAP；
图8a为本发明实施例1的纳米多层膜的结构示意图；
图8b为器件电阻R随外加电场E变化关系示意图。
图9a本发明实施例2的纳米多层膜的结构示意图；
图9b为中间导电层为磁性金属Co75Fe25的器件电阻R随外加电场E变化关系示意图；
图9c为中间导电层为Co75Fe25，外加变化的电场E与纳米多层膜电阻R的测量结果示意图，并在测量的同时施加1kOe的磁场；
图9d为中间导电层为5nm的Al膜，外加变化的电场E与纳米多层膜电阻R的测量结果示意图；
图9e为中间导电层为5nm的IrMn反铁磁合金薄膜，外加变化的电场E与纳米多层膜电阻R的测量结果示意图；
图10a为根据本发明实施例3中以图1a中的纳米多层膜结构为基础的电场调制型场效应管原理图；
图10b为根据本发明实施例4中以图1a中的纳米多层膜结构为基础的电场调制型场效应管原理图。
图10c为根据本发明实施例5中以图1a中的纳米多层膜结构为基础的电场调制型场效应管原理图。
图10d为根据本发明实施例6中以图1a中的纳米多层膜结构为基础的电场调制型场效应管原理图。
图10e为根据本发明实施例7中以图1a中的纳米多层膜结构为基础的电场调制型场效应管原理图。
图10f为根据本发明实施例8中以图1a中的纳米多层膜结构为基础的电场调制型场效应管原理图。
图11a为根据本发明实施示例3为设计原理以图1a中的纳米器件为存储单元的电场驱动型随机存储器(Electric-field-switching Random AccessMemory,ERAM)原理示意图；
图11b为根据本发明实施示例4为设计原理以图1a中的纳米器件为存储单元的电场驱动型随机存储器(Electric-field-switching Random AccessMemory,ERAM)原理示意图；
图11c为根据本发明实施示例5为设计原理以图1a中的纳米器件为存储单元的电场驱动型随机存储器(Electric-field-switching Random AccessMemory,ERAM)原理示意图；
图11d为根据本发明实施示例6为设计原理以图1a中的纳米器件为存储单元的电场驱动型随机存储器(Electric-field-switching Random AccessMemory,ERAM)原理示意图；
图11e为根据本发明实施示例7为设计原理以图1a中的纳米器件为存储单元的电场驱动型随机存储器(Electric-field-switching Random AccessMemory,ERAM)原理示意图；
图11f为根据本发明实施示例8为设计原理以图1a中的纳米器件为存储单元的电场驱动型随机存储器(Electric-field-switching Random AccessMemory,ERAM)原理示意图。
具体实施方式
本发明提出一种基于有势垒对称双功能层纳米多层膜的逻辑器件，由下至上依次包括：复合层、缓冲层、势垒层、导电层、功能自由层、覆盖层。
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止中间的导电层被氧化；通过在所述的底层和覆盖层之间施加电场，可以改变功能自由层和衬底的极化强度方向，从而影响和改变导电层的面内电导，可获得不同电场下不同的电阻态。
其中，所述的复合层由下至上也可以包括衬底、底层、功能钉扎层，其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止中间的导电层被氧化；通过在所述的底层和覆盖层之间施加电场，可以改变功能自由层和衬底的极化强度方向，从而影响和改变导电层的面内电导，可获得不同电场下不同的电阻态。
其中，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
本发明提出一种基于无势垒对称双功能层纳米多层膜的逻辑器件，由下至上依次包括：复合层、磁性层、功能自由层、覆盖层。
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为磁性材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化。可以改变功能自由层和衬底的极化强度方向，从而影响和改变磁性层的面内电导，可获得不同电场下不同的电阻态。
其中，所述复合层由下至上也可以包括衬底、底层、功能钉扎层，其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料；磁性层为磁性材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化，可以改变功能自由层和衬底的极化强度方向，从而影响和改变磁性层的面内电导，可获得不同电场下不同的电阻态。
其中，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
另外，本发明提出一种基于有势垒非对称双功能层纳米多层膜的逻辑器件，由下至上依次包括：复合层、功能自由层、缓冲层、势垒层、导电层、覆盖层。
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止中间的导电层被氧化；通过在所述的底层和覆盖层之间施加电场，可以改变功能自由层和衬底的极化强度方向，从而影响和改变导电层的面内电导，可获得不同电场下不同的电阻态。
其中，所述复合层由下至上也可以包括衬底、底层、功能钉扎层，其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止中间的导电层被氧化；通过在所述的底层和覆盖层之间施加电场，可以改变功能自由层和功能钉扎层的极化强度方向，从而影响和改变导电层的面内电导，可获得不同电场下不同的电阻态。
其中，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
本发明再提出一种基于无势垒非对称双功能层纳米多层膜的逻辑器件，由下至上依次包括：复合层、功能自由层、磁性层、覆盖层。
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为磁性材料；覆盖层为保护层，防止磁性层被氧化。可以改变功能自由层和衬底的极化强度方向，从而影响和改变磁性层的面内电导，可获得不同电场下不同的电阻态。
其中，所述复合层由下至上也可以包括衬底、底层、功能钉扎层，其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为磁性材料；覆盖层为保护层，防止磁性层被氧化。可以改变功能自由层和衬底的极化强度方向，从而影响和改变磁性层的面内电导，可获得不同电场下不同的电阻态。
其中，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
本发明又一种基于有势垒单功能层纳米多层膜的逻辑器件，由下至上依次包括：复合层、缓冲层、势垒层、导电层、覆盖层。
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料；用于在衬底上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止中间的导电层被氧化；通过在所述的底层和覆盖层之间施加电场，可以改变衬底的极化强度方向，从而影响和改变导电层的面内电导，可获得不同电场下不同的电阻态。
其中，所述复合层由下至上也可以包括衬底、底层、功能层，其中衬底为绝缘材料；底层为导电材料，用于在功能层上施加电场；功能层为铁电或多铁材料；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止中间的导电层被氧化；通过在所述的底层和覆盖层之间施加电场，可以改变衬底的极化强度方向，从而影响和改变导电层的面内电导，可获得不同电场下不同的电阻态。
其中，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
本发明再提出一种基于无势垒单功能层纳米多层膜的逻辑器件，由下至上依次包括：复合层、磁性层、覆盖层。
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为磁性材料；覆盖层为保护层，防止磁性层被氧化。可以改变衬底的极化强度方向，从而影响和改变磁性层的面内电导，可获得不同电场下不同的电阻态。
其中，所述复合层由下至上也可以包括衬底、底层、功能层，其中衬底为绝缘材料；底层为导电材料，用于在功能层上施加电场；功能层为铁电或多铁材料；磁性层为磁性材料；覆盖层为保护层，防止磁性层被氧化。可以改变衬底的极化强度方向，从而影响和改变磁性层的面内电导，可获得不同电场下不同的电阻态。
具体而言，通过本申请的实施例说明如下：
[实施例1]:
图1A为基于方案二中结构h的逻辑器件示意图，图1B为相应的真值表。
结构：衬底/底层/功能钉扎层/缓冲层/势垒层/导电层/功能自由层/覆盖层
其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化。
电路连线：
1.通过紫外曝光，氩离子刻蚀和后沉积金属的方法在覆盖层表面得到4个共线的点电极：高阻态电阻记为逻辑输出“1”(功能钉扎层极化强度向下，功能自由层极化强度向下)，低阻态电阻记为逻辑输出“0”(功能钉扎层极化强度向下，功能自由层极化强度向上；功能钉扎层极化强度向上，功能自由层极化强度向下；功能钉扎层极化强度向上，功能自由层极化强度向上)；
2.底层和覆盖层之间施加2个大小相同的输入电场强度EA和EB：EA，EB均大于功能自由层的矫顽电场强度，但小于功能钉扎层的矫顽电场强度，EA+EB大于功能钉扎层的矫顽电场强度。EA，EB大于0记为逻辑输入“1”，EA，EB小于0记为逻辑输入“0”。
与非(NAND)逻辑(真值表见图1B1)
1.输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，设置初始输出逻辑态C＝1；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态C＝1；
3)输入逻辑态A＝1，B＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态C＝1；
4)输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态C＝0。
或非(NOR)逻辑(真值表见图1B2)
1.输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下；断开输入B，输入逻辑态A＝1，使功能钉扎层极化强度向下，功能自由层极化强度向上，设置初始输出逻辑态C＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能钉扎层极化强度向下，功能自由层极化强度向上，输出逻辑态C＝0；
3)输入逻辑态A＝1，B＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态C＝0；
4)输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态C＝0。
或非(NOR)逻辑(真值表见图1B3)
1.输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上；断开输入B，输入逻辑态A＝0，功能钉扎层极化强度向上，功能自由层极化强度向下，设置初始输出逻辑态C＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能钉扎层极化强度向上，功能自由层极化强度向下，输出逻辑态C＝0；
3)输入逻辑态A＝1，B＝0，使功能钉扎层极化强度向上，功能自由层极化强度向下，输出逻辑态C＝0；
4)输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态C＝0。
或非(NOR)逻辑(真值表见图1B4)
1.输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上，设置初始输出逻辑态C＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态C＝0；
3)输入逻辑态A＝1，B＝0，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态C＝0；
4)输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态C＝0。
[实施例2]:
图2A为基于方案三中结构h的逻辑器件示意图，图2B为相应的真值表。
结构：衬底/底层/功能钉扎层/缓冲层/势垒层/导电层/功能自由层/覆盖层
其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化。
电路连线：
1.通过紫外曝光，氩离子刻蚀和后沉积金属的方法在覆盖层表面得到4个共线的点电极：高阻态电阻记为逻辑输出“1”(功能钉扎层极化强度向下，功能自由层极化强度向下)，低阻态电阻记为逻辑输出“0”(功能钉扎层极化强度向下，功能自由层极化强度向上；功能钉扎层极化强度向上，功能自由层极化强度向下；功能钉扎层极化强度向上，功能自由层极化强度向上)；
2.底层和覆盖层之间施加3个大小相同的输入电场强度EA，EB和EC：EA，EB均小于功能自由层的矫顽电场强度，EA+EB大于功能自由层的矫顽电场强度，EA+EB小于功能钉扎层的矫顽电场强度，EA+EB+EC大于功能钉扎层的矫顽电场强度。EA，EB，EC大于0记为逻辑输入“1”，EA，EB，EC小于0记为逻辑输入“0”。其中EC作为控制输入。
或非(NOR)逻辑(真值表见图2B1)
1.输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下；断开输入C，输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向下，功能自由层极化强度向上,设置初始输出逻辑态D＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向上，输出逻辑态D＝0；
3)输入逻辑态A＝1，B＝0，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向上，输出逻辑态D＝0；
4)输入逻辑态A＝1，B＝1，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向上，输出逻辑态D＝0。
或非(NOR)逻辑(真值表见图2B2)
1.输入逻辑态A＝1，B＝1，C＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上；断开输入C，输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向上，功能自由层极化强度向下,设置初始输出逻辑态D＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C＝0，使功能钉扎层极化强度向上，功能自由层极化强度向下，输出逻辑态D＝0；
3)输入逻辑态A＝1，B＝0，C＝0，使功能钉扎层极化强度向上，功能自由层极化强度向下，输出逻辑态D＝0；
4)输入逻辑态A＝1，B＝1，C＝0，使功能钉扎层极化强度向上，功能自由层极化强度向下，输出逻辑态D＝0。
或非(NOR)逻辑(真值表见图2B3)
1.输入逻辑态A＝1，B＝1，C＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上，设置初始输出逻辑态D＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C＝0，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态D＝0；
3)输入逻辑态A＝1，B＝0，C＝0，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态D＝0；
4)输入逻辑态A＝1，B＝1，C＝0，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态D＝0。
与非(NAND)逻辑(真值表见图2B4)
1.输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，设置初始输出逻辑态D＝1；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C＝1，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C＝1，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
3)输入逻辑态A＝1，B＝0，C＝1，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
4)输入逻辑态A＝1，B＝1，C＝1，使功能钉扎层极化强度向上，功能自由层极化强度向上，输出逻辑态D＝0。
与非(NAND)逻辑(真值表见图2B5)
1.输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，设置初始输出逻辑态D＝1；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C断开，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C断开，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
3)输入逻辑态A＝1，B＝0，C断开，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
4)输入逻辑态A＝1，B＝1，C断开，使功能钉扎层极化强度向下，功能自由层极化强度向上，输出逻辑态D＝0。
或非(NOR)逻辑(真值表见图2B6)
1.输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下；断开输入C，输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向下，功能自由层极化强度向上，设置初始输出逻辑态D＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C断开，使功能钉扎层极化强度向下，功能自由层极化强度向下，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C断开，使功能钉扎层极化强度向下，功能自由层极化强度向上，输出逻辑态D＝0；
3)输入逻辑态A＝1，B＝0，C断开，使功能钉扎层极化强度向下，功能自由层极化强度向上，输出逻辑态D＝0；
4)输入逻辑态A＝1，B＝1，C断开，使功能钉扎层极化强度向下，功能自由层极化强度向上，输出逻辑态D＝0。
[实施例3]:
图3A为基于方案一中结构d的逻辑器件示意图，图3B为相应的真值表。
结构：衬底/底层/功能层/缓冲层/势垒层/导电层/覆盖层。
其中衬底为绝缘材料；底层为导电材料，用于在功能层上施加电场；功能层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止磁性层被氧化。
电路连线：
1.共线法在覆盖层上制作4个点接触的电极：高阻态电阻记为逻辑输出“1”(功能层极化强度向下)，低阻态电阻记为逻辑输出“0”(功能层极化强度向上)；
2.底层和覆盖层之间施加2个大小相同的输入电场强度EA和EB：EA，EB均小于功能层的矫顽电场强度，EA+EB大于功能的矫顽电场强度。EA，EB大于0记为逻辑输入“1”，EA，EB小于0记为逻辑输入“0”。
与非(NAND)逻辑(真值表见图3B1)
1.输入逻辑态A＝0，B＝0，使功能层极化强度向下，设置初始输出逻辑态C＝1；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能层极化强度向下，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能层极化强度向下，输出逻辑态C＝1；
3)输入逻辑态A＝1，B＝0，使功能层极化强度向下，输出逻辑态C＝1；
4)输入逻辑态A＝1，B＝1，使功能层极化强度向上，输出逻辑态C＝0。
或非(NOR)逻辑(真值表见图3B2)
1.输入逻辑态A＝1，B＝1，使功能层极化强度向上，设置初始输出逻辑态C＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能层极化强度向下，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能层极化强度向上，输出逻辑态C＝0；
3)输入逻辑态A＝1，B＝0，使功能层极化强度向上，输出逻辑态C＝0；
4)输入逻辑态A＝1，B＝1，使功能层极化强度向上，输出逻辑态C＝0。
[实施例4]:
图4A为基于方案四中结构h的逻辑器件示意图，图4B为相应的真值表。
结构：衬底/底层/功能钉扎层/缓冲层/势垒层/导电层/功能自由层/覆盖层
其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化。
电路连线：
3.通过紫外曝光，氩离子刻蚀和后沉积金属的方法在覆盖层表面得到4个共线的点电极：高阻态电阻记为逻辑输出“1”(功能钉扎层极化强度向左，功能自由层极化强度向左)，低阻态电阻记为逻辑输出“0”(功能钉扎层极化强度向左，功能自由层极化强度向右；功能钉扎层极化强度向右，功能自由层极化强度向左；功能钉扎层极化强度向右，功能自由层极化强度向右)；
4.通过紫外曝光，氩离子刻蚀和后沉积金属和绝缘材料的方法在功能钉扎层和功能自由层左右两侧各制备2个电极，给功能钉扎层和功能自由层施加2个大小相同的面内输入电场强度EA和EB：EA，EB均大于功能自由层的矫顽电场强度，但小于功能钉扎层的矫顽电场强度，EA+EB大于功能钉扎层的矫顽电场强度。EA，EB大于0记为逻辑输入“1”，EA，EB小于0记为逻辑输入“0”。
与非(NAND)逻辑(真值表见图4B1)
1.输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，设置初始输出逻辑态C＝1；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态C＝1；
3)输入逻辑态A＝1，B＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态C＝1；
4)输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态C＝0。
或非(NOR)逻辑(真值表见图4B2)
1.输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左；断开输入B，输入逻辑态A＝1，使功能钉扎层极化强度向左，功能自由层极化强度向右，设置初始输出逻辑态C＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能钉扎层极化强度向左，功能自由层极化强度向右，输出逻辑态C＝0；
3)输入逻辑态A＝1，B＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态C＝0；
4)输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态C＝0。
或非(NOR)逻辑(真值表见图4B3)
1.输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右；断开输入B，输入逻辑态A＝0，功能钉扎层极化强度向右，功能自由层极化强度向左，设置初始输出逻辑态C＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能钉扎层极化强度向右，功能自由层极化强度向左，输出逻辑态C＝0；
3)输入逻辑态A＝1，B＝0，使功能钉扎层极化强度向右，功能自由层极化强度向左，输出逻辑态C＝0；
4)输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态C＝0。
或非(NOR)逻辑(真值表见图4B4)
1.输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右，设置初始输出逻辑态C＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态C＝0；
3)输入逻辑态A＝1，B＝0，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态C＝0；
4)输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态C＝0。
[实施例5]:
图5A为基于方案四中结构h的逻辑器件示意图，图5B为相应的真值表。
结构：衬底/底层/功能钉扎层/缓冲层/势垒层/导电层/功能自由层/覆盖层
其中衬底为绝缘材料；底层为导电材料，用于在功能钉扎层和功能自由层上施加电场；功能钉扎层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化。
电路连线：
1.通过紫外曝光，氩离子刻蚀和后沉积金属的方法在覆盖层表面得到4个共线的点电极：高阻态电阻记为逻辑输出“1”(功能钉扎层极化强度向左，功能自由层极化强度向左)，低阻态电阻记为逻辑输出“0”(功能钉扎层极化强度向左，功能自由层极化强度向右；功能钉扎层极化强度向右，功能自由层极化强度向左；功能钉扎层极化强度向右，功能自由层极化强度向右)；
2.通过紫外曝光，氩离子刻蚀和后沉积金属和绝缘材料的方法在功能钉扎层和功能自由层左右两侧各制备2个电极，给功能钉扎层和功能自由层施加3个大小相同的面内输入电场强度EA，EB和EC：EA，EB均小于功能自由层的矫顽电场强度，EA+EB大于功能自由层的矫顽电场强度，EA+EB小于功能钉扎层的矫顽电场强度，EA+EB+EC大于功能钉扎层的矫顽电场强度。EA，EB，EC大于0记为逻辑输入“1”，EA，EB，EC小于0记为逻辑输入“0”。其中EC作为控制输入。
或非(NOR)逻辑(真值表见图5B1)
1.输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左；断开输入C，输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向左，功能自由层极化强度向右,设置初始输出逻辑态D＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C＝0，使功能钉扎层极化强度向左，功能自由层极化强度向右，输出逻辑态D＝0；
3)输入逻辑态A＝1，B＝0，C＝0，使功能钉扎层极化强度向左，功能自由层极化强度向右，输出逻辑态D＝0；
4)输入逻辑态A＝1，B＝1，C＝0，使功能钉扎层极化强度向左，功能自由层极化强度向右，输出逻辑态D＝0。
或非(NOR)逻辑(真值表见图5B2)
1.输入逻辑态A＝1，B＝1，C＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右；断开输入C，输入逻辑态A＝0，B＝0，使功能钉扎层极化强度向右，功能自由层极化强度向左,设置初始输出逻辑态D＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C＝0，使功能钉扎层极化强度向右，功能自由层极化强度向左，输出逻辑态D＝0；
3)输入逻辑态A＝1，B＝0，C＝0，使功能钉扎层极化强度向右，功能自由层极化强度向左，输出逻辑态D＝0；
4)输入逻辑态A＝1，B＝1，C＝0，使功能钉扎层极化强度向右，功能自由层极化强度向左，输出逻辑态D＝0。
或非(NOR)逻辑(真值表见图5B3)
1.输入逻辑态A＝1，B＝1，C＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右，设置初始输出逻辑态D＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C＝0，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态D＝0；
3)输入逻辑态A＝1，B＝0，C＝0，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态D＝0；
4)输入逻辑态A＝1，B＝1，C＝0，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态D＝0。
与非(NAND)逻辑(真值表见图5B4)
1.输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向下，功能自由层极化强度向下，设置初始输出逻辑态D＝1；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C＝1，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C＝1，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
3)输入逻辑态A＝1，B＝0，C＝1，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
4)输入逻辑态A＝1，B＝1，C＝1，使功能钉扎层极化强度向右，功能自由层极化强度向右，输出逻辑态D＝0。
与非(NAND)逻辑(真值表见图5B5)
1.输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左，设置初始输出逻辑态D＝1；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C断开，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C断开，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
3)输入逻辑态A＝1，B＝0，C断开，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
4)输入逻辑态A＝1，B＝1，C断开，使功能钉扎层极化强度向左，功能自由层极化强度向右，输出逻辑态D＝0。
或非(NOR)逻辑(真值表见图5B6)
1.输入逻辑态A＝0，B＝0，C＝0，使功能钉扎层极化强度向左，功能自由层极化强度向左；断开输入C，输入逻辑态A＝1，B＝1，使功能钉扎层极化强度向左，功能自由层极化强度向右，设置初始输出逻辑态D＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，C断开，使功能钉扎层极化强度向左，功能自由层极化强度向左，输出逻辑态D＝1；
2)输入逻辑态A＝0，B＝1，C断开，使功能钉扎层极化强度向左，功能自由层极化强度向右，输出逻辑态D＝0；
3)输入逻辑态A＝1，B＝0，C断开，使功能钉扎层极化强度向左，功能自由层极化强度向右，输出逻辑态D＝0；
4)输入逻辑态A＝1，B＝1，C断开，使功能钉扎层极化强度向左，功能自由层极化强度向右，输出逻辑态D＝0。
[实施例6]:
图6A为基于方案四中结构d的逻辑器件示意图，图6B为相应的真值表。
结构：衬底/底层/功能层/缓冲层/势垒层/导电层/覆盖层。
其中衬底为绝缘材料；底层为导电材料，用于在功能层上施加电场；功能层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止磁性层被氧化。
电路连线：
1.共线法在覆盖层上制作4个点接触的电极：高阻态电阻记为逻辑输出“1”(功能层极化强度向左)，低阻态电阻记为逻辑输出“0”(功能层极化强度向右)；
2.通过紫外曝光，氩离子刻蚀和后沉积金属和绝缘材料的方法在功能层左右两侧制备2个电极，给功能层施加2个大小相同的面内输入电场强度EA和EB：EA，EB均小于功能层的矫顽电场强度，EA+EB大于功能的矫顽电场强度。EA，EB大于0记为逻辑输入“1”，EA，EB小于0记为逻辑输入“0”。
与非(NAND)逻辑(真值表见图6B1)
1.输入逻辑态A＝0，B＝0，使功能层极化强度向左，设置初始输出逻辑态C＝1；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能层极化强度向左，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能层极化强度向左，输出逻辑态C＝1；
3)输入逻辑态A＝1，B＝0，使功能层极化强度向左，输出逻辑态C＝1；
4)输入逻辑态A＝1，B＝1，使功能层极化强度向右，输出逻辑态C＝0。
或非(NOR)逻辑(真值表见图6B2)
1.输入逻辑态A＝1，B＝1，使功能层极化强度向右，设置初始输出逻辑态C＝0；
2.逻辑操作规则：
1)输入逻辑态A＝0，B＝0，使功能层极化强度向左，输出逻辑态C＝1；
2)输入逻辑态A＝0，B＝1，使功能层极化强度向右，输出逻辑态C＝0；
3)输入逻辑态A＝1，B＝0，使功能层极化强度向右，输出逻辑态C＝0；
4)输入逻辑态A＝1，B＝1，使功能层极化强度向右，输出逻辑态C＝0。
本发明上述纳米多层膜可应用下述的纳米多层膜结构。
该纳米多层膜由下至上依次包括：底层、基片、底层、功能层、缓冲层、绝缘势垒层、中间导电层、覆盖层，其中所述中间导电层为磁性金属、磁性合金或者磁性金属复合层时，缓冲层和绝缘层可以根据实际需要选择性的添加。所述的中间导电层包括金属层、导电分子材料、拓扑绝缘体材料、或掺杂导电半导体材料等。所述金属层包括非磁金属层、磁性金属层、反铁磁性层等。当所述的中间导电层非磁金属层或反铁磁性层时，缓冲层和绝缘势垒层必须添加，以便获得较高的信噪比。
其中，一种电场调控型纳米多层膜，由下至上依次包括：
底层；
基片衬底；
缓冲层
绝缘势垒层
导电层；
顶部覆盖层；
其中所述底层为导电材料，作为下电极用于在基片衬底上施加电场；基片衬底为铁电或多铁性材料，可在电场的作用下改变和调控其电极化强度的大小及其方向；缓冲层为作为上电极用于在铁电或多铁性材料上施加电场；中间绝缘层为氧化物；顶部覆盖层为保护层，防止中间导电层被氧化。通过在所述的底层和缓冲层(上下电极)之间施加电场，由于基片衬底(铁电或多铁性材料)的电极化强度大小及其方向的改变，影响和改变相邻导电层的面内电导，可获得不同电场下不同的电阻态，导致可逆电致电阻效应的产生。
在上述纳米多层膜中，所述的底层包括导电金属材料；
在上述纳米多层膜中，所述的基片包括铁电或多铁性材料衬底；
在上述纳米多层膜中，所述的缓冲层能够改善基片衬底与多层膜的界面，可作为上电极用于在铁电或多铁性薄膜材料上施加电场；
在上述纳米多层膜中，所述导电层能够完美地生长在绝缘势垒层上面，其电导能够通过电极化相互作用或者磁电耦合作用受到底部铁电或多铁性薄膜的电极化强度大小及方向的调控。
在上述纳米多层膜中，所述的导电层包括非磁金属层、磁性金属层、反铁磁性层、导电分子材料、拓扑绝缘体材料、或掺杂导电半导体材料等；
在上述纳米多层膜中，所述的非磁金属层由非磁金属或其合金组成，厚度为2-100nm；
在上述纳米多层膜中，所述的中间导电层是为导电分子材料、拓扑绝缘体材料、或掺杂导电半导体材料组成。
在上述纳米多层膜中，所述的磁性金属层由磁性金属或其合金制成，厚度为2-100nm；或由稀磁半导体材料或半金属材料制成，厚度为2-100nm。
在上述纳米多层膜中，所述的磁性金属层包括直接或间接钉扎结构，直接钉扎结构包括反铁磁性层(AFM)/铁磁性层(FM)；间接钉扎结构包括反铁磁性层(AFM)/第一铁磁性层(FM1)/非磁性金属层(NM)/第二铁磁性层(FM2)。
在上述纳米多层膜中，所述反铁磁性材料包括具有反铁磁性的合金或氧化物。
在上述纳米多层膜中，所述铁磁性层(FM)、第一铁磁性层(FM1)和第二铁磁性层(FM2)由铁磁性金属或其合金制成，厚度为2～100nm；或由稀磁半导体材料或半金属材料制成，厚度为2～100nm。
在上述纳米多层膜中，所述覆盖层包括由非易氧化金属材料制成的单层或多层薄膜，厚度为2～200nm。
其中，另一种电场调制型纳米多层膜，由下至上依次包括：
基片衬底；
底层；
功能层
缓冲层
绝缘势垒层
导电层；
顶部覆盖层；
其中所述底层为导电材料，作为下电极用于在功能层上施加电场；功能层为铁电或多铁性薄膜，可在电场的作用下改变和调控其电极化强度的大小及其方向；缓冲层作为上电极用于在铁电或多铁性薄膜材料上施加电场；中间绝缘层为氧化物；顶部覆盖层为保护层，防止中间导电层被氧化。通过在所述的底层和缓冲层(上下电极)之间施加电场。由于功能层(铁电或多铁性材料)的电极化强度大小及其方向的改变，影响和改变相邻导电层的面内电导，可获得不同电场下不同的电阻态，导致可逆电致电阻效应的产生。
在上述纳米多层膜中，所述的基片包括Si衬底、SiC、玻璃衬底或Si-SiO2衬底，MgO单晶衬底、Al2O3单晶衬底或者有机柔性衬底等。
在上述纳米多层膜中，所述的底层包括导电金属材料。
在上述纳米多层膜中，所述的功能层包括铁电或多铁性纳米薄膜，可根据实际需要预先沉积种子层，用于优化与基片衬底的界面，改善铁电或多铁性纳米薄膜的晶体结构。
在上述纳米多层膜中，所述的缓冲层能够改善绝缘势垒层和功能层的界面，可作为上电极用于在铁电或多铁性薄膜材料上施加电场。
在上述纳米多层膜中，所述导电层能够完美地生长在绝缘势垒层上面，其电导(电阻)够通过电极化相互作用或者磁电耦合作用受到底部铁电或多铁性薄膜的电极化强度大小及方向的调控。
在上述纳米多层膜中，所述的导电层包括非磁金属层、磁性金属层、反铁磁性层、导电分子材料、拓扑绝缘体材料、或掺杂导电半导体材料等。
在上述纳米多层膜中，所述的非磁金属层由非磁金属或其合金组成，厚度为2-100nm。
在上述纳米多层膜中，所述的中间导电层是为导电分子材料、拓扑绝缘体材料、或掺杂导电半导体材料组成。
在上述纳米多层膜中，所述的磁性金属层由磁性金属或其合金制成，厚度为2-100nm；或由稀磁半导体材料或半金属材料制成，厚度为2-100nm。
在上述纳米多层膜中，所述的磁性金属层包括直接或间接钉扎结构，直接钉扎结构包括反铁磁性层(AFM)/铁磁性层(FM)；间接钉扎结构包括反铁磁性层(AFM)/第一铁磁性层(FM1)/非磁性金属层(NM)/第二铁磁性层(FM2)。
在上述纳米多层膜中，所述反铁磁性材料包括具有反铁磁性的合金或氧化物。
在上述纳米多层膜中，所述铁磁性层(FM)、第一铁磁性层(FM1)和第二铁磁性层(FM2)由铁磁性金属或其合金制成，厚度为2～100nm；或由稀磁半导体材料或半金属材料制成，厚度为2～100nm。
在上述纳米多层膜中，所述覆盖层包括由非易氧化金属材料制成的单层或多层薄膜，厚度为2～200nm。
其中，再一种电场调控型纳米多层膜，由下至上依次包括：
底层；
基片衬底；
磁性层；
顶部覆盖层；
其中所述底层为导电材料，作为下电极用于在铁电或多铁性材料上施加电场；基片衬底为铁电或多铁性材料，可在电场的作用下改变和调控其电极化强度的大小及其方向；顶部覆盖层作为上电极和保护层，防止中间磁性层被氧化。通过在所述的底层和顶部覆盖层(上下电极)之间施加电场，由于基片衬底(铁电或多铁性材料)的电极化强度大小及其方向的改变，影响和改变相邻磁性层的面内电导，可获得不同电场下不同的电阻态，导致可逆电致电阻的产生。
在上述纳米多层膜中，所述的基片包括铁电或多铁性材料衬底。
在上述纳米多层膜中，所述磁性层能够完美地生长在基片衬底材料上面，其电导能够通过电极化相互作用或者磁电耦合作用受到底部铁电或多铁性薄膜的电极化强度大小及方向的调控。
在上述纳米多层膜中，所述的磁性层由铁磁金属或其合金制成，厚度为2-100nm；或由稀磁半导体材料或半金属材料制成，厚度为2-100nm。
在上述纳米多层膜中，所述的磁性层包括直接或间接钉扎结构，直接钉扎结构包括反铁磁性层(AFM)/铁磁性层(FM)；间接钉扎结构包括反铁磁性层(AFM)/第一铁磁性层(FM1)/非磁性金属层(NM)/第二铁磁性层(FM2)。
在上述纳米多层膜中，所述反铁磁性层由反铁磁性材料制成，所述反铁磁性材料包括具有反铁磁性的合金或氧化物。
在上述纳米多层膜中，所述铁磁性层(FM)、第一铁磁性层(FM1)和第二铁磁性层(FM2)由铁磁性金属或其合金制成，厚度为2～100nm；或由稀磁半导体材料或半金属材料制成，厚度为2～100nm。
在上述纳米多层膜中，所述覆盖层包括由非易氧化金属材料制成的单层或多层薄膜，厚度为2～200nm。
其中，又提供一种电场调控型纳米多层膜，由下至上依次包括：
基片衬底；
底层；
功能层
磁性层；
顶部覆盖层；
其中所述的基片衬底为非铁电或多铁性材料；所述底层为导电材料；作为下电极用于在功能层上施加电场；功能层为铁电或多铁性薄膜，可在电场的作用下改变和调控其电极化强度的大小及其方向；顶部覆盖层作为上电极和保护层，防止中间磁性层被氧化。通过在所述的底层和顶部覆盖层(上下电极)之间施加电场，由于功能层(铁电或多铁性薄膜材料)的电极化强度大小及其方向的改变，影响和改变相邻金属和磁性层的面内电导，可获得不同电场下不同的电阻态，导致可逆电致电阻效应的产生。
在上述纳米多层膜中，所述的底层包括导电金属材料。
在上述纳米多层膜中，所述的基片包括Si衬底、SiC、玻璃衬底或Si-SiO2衬底，MgO单晶衬底、Al2O3单晶衬底或者有机柔性衬底等。
在上述纳米多层膜中，所述的功能层包括铁电或多铁性纳米薄膜。
在上述纳米多层膜中，所述磁性层能够完美地生长在功能层的材料上面，其电导能够通过电极化相互作用或者磁电耦合作用受到底部铁电或多铁性薄膜的电极化强度大小及方向的调控。
在上述纳米多层膜中，所述的磁性层由铁磁金属或其合金制成，厚度为2-100nm；或由稀磁半导体材料或半金属材料制成，厚度为2-100nm。
在上述纳米多层膜中，所述的磁性层包括直接或间接钉扎结构，直接钉扎结构包括反铁磁性层(AFM)/铁磁性层(FM)；间接钉扎结构包括反铁磁性层(AFM)/第一铁磁性层(FM1)/非磁性金属层(NM)/第二铁磁性层(FM2)。
在上述纳米多层膜中，所述反铁磁性材料包括具有反铁磁性的合金或氧化物。
在上述纳米多层膜中，所述铁磁性层(FM)、第一铁磁性层(FM1)和第二铁磁性层(FM2)由铁磁性金属或其合金制成，厚度为2～100nm；或由稀磁半导体材料或半金属材料制成，厚度为2～100nm。
在上述纳米多层膜中，所述覆盖层包括由非易氧化金属材料制成的单层或多层薄膜，厚度为2～200nm。
另外，本发明提供一种基于电致电阻效应的电场调制型场效应管。根据本发明上述的电场调控型纳米多层膜，通过在栅极施加不同的电压，在顶部覆盖层和底层之间形成一定的电场。另在源极和漏极之间施加一定的电压，由于电致电阻效应的产生，在不同的电场下，多层膜的电阻不同，造成从源极到漏极的电导不同。因此，可以通过栅极电压来调控从源极到漏极的电导或电阻值的大小。
本发明提供一种基于电致电阻效应的开关型电场传感器。根据本发明的上述电场调控型纳米多层膜，使得当在外电场作用下，纳米多层膜的电致电阻会发生变化，从而对应的获得高低电阻输出特性。
并且，本发明提供一种基于电致电阻效应的、即以电场调控的纳米器件为存储单元的电场驱动型随机存储器(Electric-field-switching RandomAccess Memory,ERAM)(简称电随机存储器)。
本发明提出一种电场调控型纳米多层膜的制备方法，采用磁控溅射并结合激光辅助沉积、分子束外延、原子层沉积或气相化学反应沉积生长方法依次沉积底层、缓冲层、绝缘势垒层、导电层及顶部覆盖层；其中所述底层为导电材料，作为下电极用于在铁电或多铁性材料上施加电场；基片衬底为铁电或多铁性材料，可在电场的作用下改变和调控其电极化强度的大小及其方向；缓冲层作为上电极用于在铁电或多铁性材料上施加电场；中间的绝缘势垒层为氧化物；顶部覆盖层为保护层，防止中间导电层被氧化；通过在所述的底层和缓冲层之间施加电场，由于基片衬底的电极化强度大小及其方向的改变，影响和改变相邻导电层的面内电导，可获得不同电场下不同的电阻态，导致可逆电致电阻效应的产生。
本发明提出另一种电场调控型纳米多层膜的制备方法，采用磁控溅射并结合激光辅助沉积、分子束外延、原子层沉积或气相化学反应沉积生长方法在基片衬底上依次沉积底层、功能层、缓冲层、绝缘势垒层、导电层及顶部覆盖层；其中所述底层为导电材料，作为下电极用于在功能层上施加电场；所述功能层为铁电或多铁性薄膜，可在电场的作用下改变和调控其电极化强度的大小及其方向；所述缓冲层作为上电极用于在铁电或多铁性薄膜材料上施加电场；所述中间的绝缘势垒层为氧化物；所述顶部覆盖层为保护层，防止中间导电层被氧化，通过在所述的底层和缓冲层之间施加电场，由于功能层的电极化强度大小及其方向的改变，影响和改变相邻导电层的面内电导，可获得不同电场下不同的电阻态，导致可逆电致电阻效应的产生。
本发明提出又一种电场调控型纳米多层膜的制备方法，采用磁控溅射并结合激光辅助沉积、分子束外延、原子层沉积或气相化学反应沉积生长方法在基片衬底上依次沉积底层、磁性层及顶部覆盖层；其中所述底层为导电材料，作为下电极用于在铁电或多铁性材料上施加电场；基片衬底为铁电或多铁性材料，可在电场的作用下改变和调控其电极化强度的大小及其方向；顶部覆盖层作为上电极和保护层，防止中间磁性层被氧化，通过在所述的底层和顶部覆盖层之间施加电场，由于基片衬底的电极化强度大小及其方向的改变，影响和改变相邻金属层(磁性层)的面内电导，可获得不同电场下不同的电阻态，导致可逆电致电阻效应的产生。
本发明的提出再一种电场调控型纳米多层膜的制备方法，采用磁控溅射并结合激光辅助沉积、分子束外延、原子层沉积或气相化学反应沉积生长方法在基片衬底上依次沉积底层、功能层、磁性层及顶部覆盖层；其中所述的基片衬底为非铁电或多铁性材料；所述底层为导电材料，作为下电极用于在功能层上施加电场；功能层为铁电或多铁性薄膜，可在电场的作用下改变和调控其电极化强度的大小及其方向；顶部覆盖层作为上电极和保护层，防止中间磁性层被氧化；通过在所述的底层和顶部覆盖层之间施加电场，由于功能层的电极化强度大小及其方向的改变，影响和改变相邻金属层(磁性层)的面内电导，可获得不同电场下不同的电阻态，导致可逆电致电阻效应的产生。
图7a示出根据本发明实施例的纳米多层膜，其由下至上依次包括：底层102(简称为BOL 1)、基片101(简称为SUB)、底层103(简称为BOL 2)、功能层104(简称为FCL)、缓冲层105(简称为BFL)、绝缘层106(简称为ISO)、中间导电层107(简称为IML)、覆盖层108(简称为CAP)。以下对各个层进行详细说明。
基片101为铁电或多铁性衬底，或一般性衬底包括Si衬底、SiC、玻璃衬底或Si-SiO2衬底，MgO单晶衬底、Al2O3单晶衬底或者有机柔性衬底等。
在上述的基片衬底中，基片101为铁电或多铁性衬底，包括Pb(Mg1/3Nb2/3)O3-PbTiO3(PMN-PT)、BiFeO3(BFO)、BaTiO3、Pb(Zn1/3Nb2/3)O3-PbTiO3(PZN-PT)、PbTiO3(PTO)、SrTiO3(STO)、BiMnO3等铁电或多铁性衬底，厚度为0.1～1mm。
在上述纳米多层膜中，所述的基片为一般性衬底，包括Si衬底、SiC、玻璃衬底或Si-SiO2衬底，MgO单晶衬底、Al2O3单晶衬底或者有机柔性衬底等，厚度为0.1～1mm。
在上述纳米多层膜中，底层102为导电金属层。该导电金属层一般采用Cu、Cr、V、Nb、Mo、Ru、Pd、Ta、W、Pt、Ag、Au或其合金制作，厚度为2.0～100nm。
在纳米多层膜中，底层103为导电金属层。该导电金属层一般采用Cu、Cr、V、Nb、Mo、Ru、Pd、Ta、W、Pt、Ag、Au或其合金制作，厚度为2.0～100nm
功能层为104为铁电或多铁性薄膜。该铁电或多铁性薄膜一般包括Pb(Mg1/3Nb2/3)O3-PbTiO3(PMN-PT)、BiFeO3(BFO)、BaTiO3(BTO)、PbTiO3(PTO)、SrTiO3(STO)、BiMnO3等，厚度为5-500nm；为了保证功能层比较好且和基片衬底结合较紧密，可以预先沉积SrRuO3、TiO2等种子层。
缓冲层105一般采用导电性比较好且和衬底结合较紧密的非磁性金属层(包括单层或者多层)，其材料优选Ta、Ru、Cr、Au、Ag、Pt、Pd、Cu、CuN等，也可以是金属合金或金属复合层，厚度可为2.0～100nm。
绝缘层106一般为AlOx、MgO、Mg1-xZnxO、AlN、Ta2O5、MgAlOx、ZnO、MgSiOx、SiO2、HfO2、TiO2、Alq3、LB有机复合薄膜、GaAs、AlGaAs、InAs等材料制作，优选MgO、AlOx、MgZnO、AlN和Alq3、LB有机复合薄膜，厚度一般在为0.5～10nm。
中间导电层107是为铁磁性金属，或直接钉扎结构或间接钉扎结构。“直接钉扎”是指反铁磁材料层AFM直接和铁磁性层FM接触(简写为AFM/FM)，“间接钉扎”是指在二者之间插入复合层NM/FM(简写为FM1/NM/FM2/AFM)。
在上述磁性层107中，铁磁金属包括自旋极化率比较高的铁磁性金属，优选Co、Fe、Ni；或者这些铁磁性金属的合金薄膜，优选Co-Fe、Co-Fe-B、NiFeCr或Ni-Fe(如：Ni81Fe19、Co75Fe25)等铁磁性合金，厚度为2.0～100nm；或者是诸如GaMnAs、Ga-Mn-N等稀磁半导体材料，或诸如Co-Mn-Si、Co-Fe-Al、Co-Fe-Si、Co-Mn-Al、Co-Fe-Al-Si、Co-Mn-Ge、Co-Mn-Ga、Co-Mn-Ge-Ga、La1-xSrxMnO3、La1-xCaxMnO3(其中0<X<1)等半金属材料，厚度为2.0～100nm。
在上述磁性层107中，反铁磁性层AFM包括具有反铁磁性的合金材料，优选Pt-Mn、Ir-Mn、Fe-Mn和Ni-Mn，厚度为5～50nm；或具有反铁磁性的氧化物，优选CoO、NiO，厚度为5～50nm。铁磁性层FM采用自旋极化率比较高的铁磁性金属，优选Co、Fe、Ni；或者这些铁磁性金属的合金薄膜，优选Co-Fe、Co-Fe-B、NiFeCr或Ni-Fe(如：Ni81Fe19、Co75Fe25)等铁磁性合金，厚度为2.0～100nm；或者是诸如GaMnAs、Ga-Mn-N等稀磁半导体材料，或诸如Co-Mn-Si、Co-Fe-Al、Co-Fe-Si、Co-Mn-Al、Co-Fe-Al-Si、Co-Mn-Ge、Co-Mn-Ga、Co-Mn-Ge-Ga、La1-xSrxMnO3、La1-xCaxMnO3(其中0<X<1)等半金属材料，厚度为2.0～100nm。插在铁磁性层FM和反铁磁性层AFM之间的超薄非磁性金属层NM一般采用Cu、Cr、V、Nb、Mo、Ru、Pd、Ta、W、Pt、Ag、Au或其合金制作，厚度为0.1～5nm。
在上述中间导电层是为导电性比较好的非磁性金属层(包括单层或者多层复合金属薄膜)。其材料优选Ta、Cu、Ti、Ru、Au、Ag、Pt、Al、Cr、V、W、Nb等，厚度为2.0～100nm。
在上述中间导电层是为反铁磁性金属层。其材料优选IrMn、FeMn、PtMn、NiMn，厚度为5～50nm。或具有反铁磁性的氧化物，优选CoO、NiO等，厚度为5～50nm。
在上述中间导电层是为导电分子材料、拓扑绝缘体材料、或掺杂导电半导体材料等。其材料优选Graphene、掺杂聚乙炔、Sb、Bi-Te、Bi-Se、Sb-Te等导电材料。
覆盖层108为不易被氧化且导电性比较好的的金属层(包括单层或者多层复合金属薄膜)，其材料优选Ta、Cu、Ti、Ru、Au、Ag、Pt等，厚度为2.0～200nm，用于保护核心结构不被氧化和腐蚀。
因此，本发明的磁性纳米多层膜结构包括但不限于：
结构A：BOL 1/SUB/B FL/ISO/NM(or FM,or AFM)/CAP(图7b)；
结构B：SUB/BOL 2/FCL/ISO/NM(or FM,or AFM)/CAP(图7c)；
结构C：SUB/BOL 2/FCL/BFL/ISO/NM(or FM,or AFM)/CAP(图7d)；
结构D：SUB/BOL 2/FCL/FM1/NM/FM2/AFM/CAP(图7e)；
结构E：SUB/BOL 2/FCL/FM/AFM/CAP(图7f)；
结构F：SUB/BOL 2/FCL/FM1/NM/FM2/CAP(图7g)；
结构G：SUB/BOL 2/FCL/FM/CAP(图7h)；
结构H：BOL 1/SUB/FM1/NM/FM2/AFM/CAP(图7i)；
结构I：BOL 1/SUB/FM/AFM/CAP(图7j)；
结构J：BOL 1/SUB/FM1/NM/FM2/CAP(图7k)；
结构K：BOL1/SUB/FM/CAP(图7l)；
示例1：
在磁控溅射设备上以真空优于2×10-6Pa，沉积速率为0.06nm/s，氩气压为0.07Pa的条件，直接在(001)-PMN-PT铁电氧化物衬底上生长5nm Co75Fe25作为磁性层。接着在5nm Co75Fe25磁性层上直接沉积6nm Ta作为顶部覆盖层，防止Co75Fe25磁性层的氧化。然后将得到的纳米多层膜放入磁控溅射设备，真空优于2×10-5Pa，沉积速率为10nm/min，氩气压为0.1Pa，在6nm Ta覆盖层的顶部沉积100nm的Au膜，以备制备顶部电极。最后在(001)-PMN-PT铁电氧化物衬底基片的背部直接沉积10nm Cr、100nmAu膜作为背部底层电极，以便施加电场。
在接触电极和(001)-PMN-PT铁电氧化物衬底基片下表面的Au膜之间施加(-8kV/cm)至8kV/cm的电场，如图8a所示；图8b为在接触电极和(001)-PMN-PT铁电氧化物衬底基片下表面的Au膜之间施加外加变化的电场E与纳米多层膜的电阻的测量结果示意图。
示例2：
在磁控溅射设备上以真空优于1×10-6Pa，沉积速率为0.1nm/s，沉积时氩气压为0.07Pa的条件，在(001)-PMN-PT铁电氧化物衬底基片上沉积Ta(5nm)缓冲层(BFL)。然后在磁控溅射设备上以真空优于2×10-6Pa，沉积速率为0.07nm/s，氩气压为0.07Pa的条件，直接在缓冲层Ta上沉积厚度为1.0nm的AlOx作为绝缘势垒层。接着在真空优于1×10-6Pa，沉积速率为0.1nm/s，沉积氩气压为0.07Pa的条件下，在1.0nm AlOx的绝缘势垒层上直接沉积5nm的磁性金属Co75Fe25(或直接沉积5nm的非磁性金属Al，或沉积5nm的反铁磁性层IrMn)作为中间导电层。在(001)-PMN-PT铁电氧化物衬底下表面溅射10nmCr、100nm左右的Au，便于施加电场。
在接触电极和(001)-PMN-PT铁电氧化物衬底基片下表面的Au膜之间施加(-8kV/cm)至8kV/cm的电场。如图9a所示；图9b为中间导电层为Co75Fe25，外加变化的电场E与纳米多层膜电阻R的测量结果示意图；图9c为中间导电层为Co75Fe25，外加变化的电场E与纳米多层膜电阻R的测量结果示意图，并在测量的同时施加1kOe的磁场，以便测量分析纳米多层膜的电阻与外加变化的电场，以及外加固定磁场之间的关系。从图中可以看出仍然存在～260％的电阻变化关系。另外从测量结果可以分析出，所加的外磁场并没有对纳米多层膜的R-E曲线造成影响。说明该效应并非起源于磁相互作用。图9d为中间导电层为5nm的Al膜，外加变化的电场E与纳米多层膜电阻R的测量结果示意图。从图中可以看出仍然存在～100％的电阻变化。也从侧立面说明了该效应的并非来源于磁电相互作用。图9e为中间导电层为5nm的IrMn薄膜，外加变化的电场E与纳米多层膜电阻R的测量结果示意图。从图中可以看出仍然存在～44％的电阻变化。
示例3：按照示例1和2的方法，利用磁控溅射设备，在(001)-PMN-PT铁电基片衬底上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层Co75Fe255nm和顶部覆盖层Ta 5nm。最后在(001)-PMN-PT铁电氧化物衬底基片的背面沉积底层Au 100nm。制作电极：首先在制备的纳米多层膜的上面旋涂1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在缓冲层Ta；然后再次利用磁控溅射设备沉积绝缘层SiO2，绝缘层SiO2的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次重复以上光刻步骤，在制备的纳米多层膜的上面旋涂1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在导电层Co75Fe25；然后再次利用磁控溅射设备沉积绝缘层SiO2，绝缘层SiO2的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次重复以上光刻步骤，在制备的纳米多层膜的上面旋涂1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在缓冲层Ta；然后再次利用磁控溅射设备沉积Cr 5nm、Au 10nm，二者的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次利用磁控溅射设备，在剥离SiO2后的器件上面沉积Cr 10nm、Au 100nm；再一次重复以上光刻步骤，在整个器件表面均匀旋涂1μm厚的S1813紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，最后将器件放入丙酮去除光刻胶，得到源极s、栅极g和漏极d。如图10a所示，场效应管的结构原理结构示意图。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例4：按照示例1和2的方法，利用脉冲激光沉积(PLD)、原子层沉积(ALD)、分子束外延或磁控溅射设备，在Si/SiO2衬底上沉积底层金属Cu 50nm，然后利用脉冲激光沉积(PLD)、原子层沉积(ALD)、分子束外延或磁控溅射设备沉积功能层(001)-PMN-PT铁电氧化物(可根据技术要求预先生长种子层)，接着在PMN-PT铁电氧化物薄膜上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层Co75Fe 255nm和顶部覆盖层Ta 5nm。制作电极：首先在制备的纳米多层膜的上面旋涂1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在缓冲层Ta；然后再次利用磁控溅射设备沉积绝缘层SiO2，绝缘层SiO2的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次重复以上光刻步骤，在制备的纳米多层膜的上面旋涂1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在导电层Co75Fe25；然后再次利用磁控溅射设备沉积绝缘层SiO2，绝缘层SiO2的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次重复以上光刻步骤，在制备的纳米多层膜的上面旋涂1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在缓冲层Ta；然后再次利用磁控溅射设备沉积Cr 5nm、Au 10nm，二者的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次利用磁控溅射设备，在剥离SiO2后的器件上面沉积Cr 10nm、Au 100nm；再一次重复以上光刻步骤，在整个器件表面均匀旋涂1μm厚的S1813紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，最后将器件放入丙酮去除光刻胶，得到源极s、栅极g和漏极d。如图10b所示，场效应管的结构原理结构示意图。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例5：按照示例1和2的方法，利用磁控溅射设备，在(001)-PMN-PT铁电氧化物衬底基片上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层Co75Fe 255nm和顶部覆盖层Ta 5nm。最后在(001)-PMN-PT铁电氧化物衬底基片的背面沉积底层Au 100nm。制作电极：首先在制备的纳米多层膜的上面旋涂1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在缓冲层Ta；然后再次利用磁控溅射设备沉积绝缘层SiO2，绝缘层SiO2的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次利用磁控溅射设备，在剥离SiO2后的器件上面沉积Au 100nm；再一次重复以上光刻步骤，在整个器件表面均匀旋涂1μm厚的S1813紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，最后将器件放入丙酮去除光刻胶，得到源极s、栅极g和漏极d。如图10c所示，场效应管的结构原理结构示意图。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例6：按照示例3方法，利用磁控溅射设备，在(001)-PMN-PT铁电氧化物衬底基片上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层Co75Fe 255nm和顶部覆盖层Ta 5nm。最后在(001)-PMN-PT铁电氧化物衬底基片的背面沉积底层Au 100nm。制作电极：首先在制备的纳米多层膜的上面旋涂～1μm厚的ma-N440紫外光刻负胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在缓冲层Ta；然后再次利用磁控溅射设备沉积绝缘层SiO2，绝缘层SiO2的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次重复以上光刻步骤，在整个器件表面均匀旋涂～1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用使用等离子刻蚀法进行刻蚀没有光刻胶覆盖的区域，即在绝缘层SiO2进行打孔，刻蚀深度至缓冲层Ta。然后将器件放入丙酮中去除光刻胶；再一次利用磁控溅射设备，在器件上面沉积Au 100nm；再一次重复以上光刻步骤，在整个器件表面均匀旋涂1μm厚的S1813紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子刻蚀法进行刻蚀没有光刻胶覆盖的区域，最后将器件放入丙酮去除光刻胶，得到源极s、栅极g和漏极d。如图10d所示，场效应管的结构原理结构示意图。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例7：按照示例1和2的方法，利用脉冲激光沉积(PLD)、原子层沉积(ALD)、分子束外延或磁控溅射设备，在Si/SiO2衬底上沉积底层金属Cu 50nm，然后利用脉冲激光沉积(PLD)、原子层沉积(ALD)、分子束外延或磁控溅射设备沉积功能层(001)-PMN-PT铁电氧化物(可根据技术要求预先生长种子层)，接着在PMN-PT铁电氧化物薄膜上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层Co75Fe 255nm和顶部覆盖层Ta 5nm。制作电极：首先在制备的纳米多层膜的上面旋涂1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在缓冲层Ta；然后再次利用磁控溅射设备沉积绝缘层SiO2，绝缘层SiO2的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次利用磁控溅射设备，在剥离SiO2后的器件上面沉积Au 100nm；再一次重复以上光刻步骤，在整个器件表面均匀旋涂1μm厚的S1813紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，最后将器件放入丙酮去除光刻胶，得到源极s、栅极g和漏极d。如图10e所示，场效应管的结构原理结构示意图。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例8：按照示例1和2的方法，利用脉冲激光沉积(PLD)、原子层沉积(ALD)、分子束外延或磁控溅射设备，在Si/SiO2衬底上沉积底层金属Cu 50nm，然后利用脉冲激光沉积(PLD)、原子层沉积(ALD)、分子束外延或磁控溅射设备沉积功能层(001)-PMN-PT铁电氧化物(可根据技术要求预先生长种子层)，接着在PMN-PT铁电氧化物薄膜上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层Co75Fe 255nm和顶部覆盖层Ta 5nm。制作电极：首先在制备的纳米多层膜的上面旋涂～1μm厚的ma-N440紫外光刻负胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子干法刻蚀法进行刻蚀没有光刻胶覆盖的区域，刻蚀深度截止在缓冲层Ta；然后再次利用磁控溅射设备沉积绝缘层SiO2，绝缘层SiO2的厚度基本能够将刻蚀区域填平；然后将制备的器件放入丙酮进行光刻胶的剥离；再一次重复以上光刻步骤，在整个器件表面均匀旋涂～1μm厚的ma-N440紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用使用等离子刻蚀法进行刻蚀没有光刻胶覆盖的区域，即在绝缘层SiO2进行打孔，刻蚀深度至缓冲层Ta。然后将器件放入丙酮中去除光刻胶；再一次利用磁控溅射设备，在器件上面沉积Au 100nm；再一次重复以上光刻步骤，在整个器件表面均匀旋涂1μm厚的S1813紫外光刻胶，利用预先制备的光刻板和紫外曝光机进行曝光处理；对紫外曝光后的光刻胶进行显影、定影；使用等离子刻蚀法进行刻蚀没有光刻胶覆盖的区域，最后将器件放入丙酮去除光刻胶，得到源极s、栅极g和漏极d。如图10f所示，场效应管的结构原理结构示意图。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例9：按照示例3方法，利用磁控溅射设备，在(001)-PMN-PT铁电氧化物衬底基片上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层Al 5nm和顶部覆盖层Ta 5nm。最后在(001)-PMN-PT铁电氧化物衬底基片的背面沉积底层10nm Cr、Au 100nm。利用示例3中的微加工方法，制备场效应管的源极s、栅极g和漏极d。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例10：按照示例3方法，利用磁控溅射设备，在(001)-PMN-PT铁电氧化物衬底基片上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层Al 5nm和顶部覆盖层Ta 5nm。最后在(001)-PMN-PT铁电氧化物衬底基片的背面沉积底层10nm Cr、Au 100nm。利用示例4中的微加工方法，制备场效应管的源极s、栅极g和漏极d。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例11：按照示例3方法，利用磁控溅射设备，在(001)-PMN-PT铁电氧化物衬底基片上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层IrMn5nm和顶部覆盖层Ta 5nm。最后在(001)-PMN-PT铁电氧化物衬底基片的背面沉积底层10nm Cr、Au 100nm。利用示例3中的微加工方法，制备场效应管的源极s、栅极g和漏极d。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例12：按照示例3方法，利用磁控溅射设备，在(001)-PMN-PT铁电氧化物衬底基片上依次沉积缓冲层Ta 5nm、绝缘层AlOx 1nm、中间导电层IrMn5nm和顶部覆盖层Ta 5nm。最后在(001)-PMN-PT铁电氧化物衬底基片的背面沉积底层10nm Cr、Au 100nm。利用示例4中的微加工方法，制备场效应管的源极s、栅极g和漏极d。按照示例1和2中的测试方法，在栅极g上施加变化的电压VG，在源极和漏极之间施加VDS，通过不同的电压对源极和漏极之间的电阻进行调制，从而获得不同的漏极电流，即获得输出特性曲线。
示例13：
图11a是本发明实施例13基于可逆电致电阻效应的电阻随机存储器单元的原理示意图。从图中可以看出，该存储单元包括电致电阻纳米器件、字线(word line)、读位线(bit line)、写位线(digit line)、地线(groundline)和1个晶体管。
在ERAM的寻址读出操作中，首先由被选择的字线word line给出一个适当的电平使晶体管工作于导通状态，然后由被选择的读位线bit line相应地导出一个读出电流，该读出电流～1mA，经由纳米存储单元的漏极、源极、晶体管到达地线ground line，从而获得当前纳米存储单元电阻大小，同预先标准值进行比较，得到ERAM单元中存储的数据信息。
在ERAM的寻址写入操作中，首先由被选择的字线word line给出一个适当的电平使晶体管工作于导通状态，然后由被选择的写位线digit line施加一个较大的电压(该电压大于电阻的临界翻转电压V0)，这样就在栅极和底层之间形成电场，由于电致电阻效应，就可以实现纳米存储单元的高低阻态的变化，这样就完成了对ERAM存储单元数据的写入。
以上ERAM存储单元是根据示例3设计原理为基础进行设计，那么同样可以根据示例4、5、6、7、8的设计原理进行设计ERAM存储单元，如图11b、11c、11d、11e、11f。根据示例4、5、6、7、8的设计原理为基础设计的ERAM存储单元，工作原理同图11a中存储单元类似。其中图11b、11e、11f中的最底层空白区域对应为基片衬底，是非铁电或多铁性材料。字线、写位线、读位线、地线等外围电路都应基于基片衬底为基础进行设计制备。以上ERAM存储单元的结构示意图仅标示出核心结构层，其它附属结构层可根据实际情况添加，但仍处于本专利的保护范围之内。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。

Claims (11)

1.一种基于有势垒对称双功能层纳米多层膜的逻辑器件，其特征在于，由下至上依次包括：
复合层、缓冲层、势垒层、导电层、功能自由层、覆盖层；
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止中间的导电层被氧化；通过在所述的底层和覆盖层之间施加电场，可以改变功能自由层和衬底的极化强度方向，从而影响和改变导电层的面内电导，可获得不同电场下不同的电阻态。
2.根据权利要求1所述的基于有势垒对称双功能层纳米多层膜的逻辑器件，其特征在于，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
3.一种基于无势垒对称双功能层纳米多层膜的逻辑器件，其特征在于，由下至上依次包括：
复合层、磁性层、功能自由层、覆盖层；
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为磁性材料；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；覆盖层为保护层，防止结构被氧化；可以改变功能自由层和衬底的极化强度方向，从而影响和改变磁性层的面内电导，可获得不同电场下不同的电阻态。
4.根据权利要求3所述的基于无势垒对称双功能层纳米多层膜的逻辑器件，其特征在于，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
5.一种基于有势垒非对称双功能层纳米多层膜的逻辑器件，其特征在于，由下至上依次包括：
复合层、功能自由层、缓冲层、势垒层、导电层、覆盖层；
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止中间的导电层被氧化；通过在所述的底层和覆盖层之间施加电场，可以改变功能自由层和衬底的极化强度方向，从而影响和改变导电层的面内电导，可获得不同电场下不同的电阻态。
6.根据权利要求5所述的基于有势垒非对称双功能层纳米多层膜的逻辑器件，其特征在于，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
7.一种基于无势垒非对称双功能层纳米多层膜的逻辑器件，其特征在于，由下至上依次包括：
复合层、功能自由层、磁性层、覆盖层；
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底和功能自由层上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；功能自由层为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为磁性材料；覆盖层为保护层，防止磁性层被氧化；可以改变功能自由层和衬底的极化强度方向，从而影响和改变磁性层的面内电导，可获得不同电场下不同的电阻态。
8.根据权利要求7所述的基于无势垒非对称双功能层纳米多层膜的逻辑器件，其特征在于，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
9.一种基于有势垒单功能层纳米多层膜的逻辑器件，其特征在于，由下至上依次包括：
复合层、缓冲层、势垒层、导电层、覆盖层；
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料；用于在衬底上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；缓冲层为导电材料，用于减少势垒层的粗糙度；势垒层为氧化物；导电层为能导电的无机或有机材料；覆盖层为保护层，防止中间的导电层被氧化；通过在所述的底层和覆盖层之间施加电场，可以改变衬底的极化强度方向，从而影响和改变导电层的面内电导，可获得不同电场下不同的电阻态。
10.根据权利要求9所述的基于有势垒单功能层纳米多层膜的逻辑器件，其特征在于，所述逻辑器件可以实现与非逻辑和或非逻辑功能。
11.一种基于无势垒单功能层纳米多层膜的逻辑器件，其特征在于，由下至上依次包括：
复合层、磁性层、覆盖层；
其中，所述复合层由下至上可以包括底层、衬底，其中底层为导电材料，用于在衬底上施加电场；衬底为铁电或多铁材料，可在电场的作用下改变极化强度的大小及其方向；磁性层为磁性材料；覆盖层为保护层，防止磁性层被氧化；可以改变衬底的极化强度方向，从而影响和改变磁性层的面内电导，可获得不同电场下不同的电阻态。
CN201110305257.4A 2011-09-19 2011-09-30 基于可逆电致电阻效应的逻辑器件 Active CN102856488B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201110305257.4A CN102856488B (zh) 2011-09-19 2011-09-30 基于可逆电致电阻效应的逻辑器件
PCT/CN2012/001283 WO2013040859A1 (zh) 2011-09-19 2012-09-19 纳米多层膜、场效应管、传感器、随机存储器及制备方法
US14/345,655 US9559295B2 (en) 2011-09-19 2012-09-19 Nano multilayer film, field effect tube, sensor, random accessory memory and preparation method

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201110278414.7 2011-09-19
CN201110278414 2011-09-19
CN201110305257.4A CN102856488B (zh) 2011-09-19 2011-09-30 基于可逆电致电阻效应的逻辑器件

Publications (2)

Publication Number Publication Date
CN102856488A CN102856488A (zh) 2013-01-02
CN102856488B true CN102856488B (zh) 2015-01-07

Family

ID=46152594

Family Applications (5)

Application Number Title Priority Date Filing Date
CN201110290063.1A Active CN102487124B (zh) 2011-09-19 2011-09-21 纳米多层膜、场效应管、传感器、随机存储器及制备方法
CN201110304812.1A Active CN102593141B (zh) 2011-09-19 2011-09-26 一种电场调制型随机存储单元阵列及存储器
CN201110304805.1A Active CN102593129B (zh) 2011-09-19 2011-09-26 一种新型电场调控的互补场效应管及其逻辑电路
CN201110304804.7A Active CN102709470B (zh) 2011-09-19 2011-09-27 纳米多层膜、场效应管、传感器、随机存储器及制备方法
CN201110305257.4A Active CN102856488B (zh) 2011-09-19 2011-09-30 基于可逆电致电阻效应的逻辑器件

Family Applications Before (4)

Application Number Title Priority Date Filing Date
CN201110290063.1A Active CN102487124B (zh) 2011-09-19 2011-09-21 纳米多层膜、场效应管、传感器、随机存储器及制备方法
CN201110304812.1A Active CN102593141B (zh) 2011-09-19 2011-09-26 一种电场调制型随机存储单元阵列及存储器
CN201110304805.1A Active CN102593129B (zh) 2011-09-19 2011-09-26 一种新型电场调控的互补场效应管及其逻辑电路
CN201110304804.7A Active CN102709470B (zh) 2011-09-19 2011-09-27 纳米多层膜、场效应管、传感器、随机存储器及制备方法

Country Status (3)

Country Link
US (1) US9559295B2 (zh)
CN (5) CN102487124B (zh)
WO (1) WO2013040859A1 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487124B (zh) * 2011-09-19 2014-07-23 中国科学院物理研究所 纳米多层膜、场效应管、传感器、随机存储器及制备方法
CN102982944A (zh) * 2012-11-19 2013-03-20 宁波科星材料科技有限公司 一种具有不同频率层的磁性材料制备方法
CN103065679B (zh) * 2012-12-03 2016-06-22 中国科学技术大学 电场写入电阻读出固态存储元器件、存储器及其读写方法
CN103022344B (zh) * 2012-12-21 2015-01-21 清华大学 拓扑绝缘体结构
CN103413594B (zh) * 2013-08-12 2016-04-20 北京大学 拓扑绝缘体柔性透明导电材料及其制备方法与应用
WO2015062174A1 (zh) * 2013-11-01 2015-05-07 中国科学院物理研究所 一种用于温度传感器的纳米磁性多层膜及其制造方法
US9871193B2 (en) * 2014-08-08 2018-01-16 California State University, Northridge Methods of producing and controlling tunneling electroresistance and tunneling magnetoresistance in a multiferroic tunnel junction
US20180005678A1 (en) * 2015-01-15 2018-01-04 Agency For Science Technology And Research Memory device and method for operating thereof
RU2590922C1 (ru) * 2015-06-16 2016-07-10 Федеральное государственное бюджетное учреждение "Петербургский институт ядерной физики им. Б.П. Константинова" (ФГБУ "ПИЯФ") Нейтронный поляризационный рефлектометр
US9780299B2 (en) * 2015-11-23 2017-10-03 Headway Technologies, Inc. Multilayer structure for reducing film roughness in magnetic devices
CN105470384A (zh) * 2015-12-31 2016-04-06 江苏森尼克电子科技有限公司 用于InSb磁敏器件的薄膜材料结构及制造工艺
WO2017171837A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Layer transferred ferroelectric memory devices
CN107369467B (zh) * 2016-05-11 2020-11-03 上海磁宇信息科技有限公司 一种面内型磁性随机存储器及其读写方法
US10468083B1 (en) * 2018-06-18 2019-11-05 Globalfoundries Inc. Integrated circuits with look up tables, and methods of producing and operating the same
US11009630B2 (en) 2018-09-27 2021-05-18 Toyota Motor Engineering & Manufacturing North America, Inc. Nanoencapsulation methods for forming multilayer thin film structures and multilayer thin films formed therefrom
CN109545797B (zh) * 2018-10-17 2021-11-23 天津大学 基于柔性衬底的柔性二输入或非逻辑门电路
CN109599486B (zh) * 2018-11-30 2020-08-28 中国科学技术大学 一种基于多铁异质结构的阻变存储器
US10923502B2 (en) 2019-01-16 2021-02-16 Sandisk Technologies Llc Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same
EP3923288A4 (en) * 2019-02-28 2022-08-10 Huawei Technologies Co., Ltd. STORAGE AND ACCESS METHODS
CN109900763B (zh) * 2019-03-07 2021-06-25 江苏友润微电子有限公司 基于有机晶体管的二氧化氮传感器芯片及其制备方法
CN109950321B (zh) * 2019-03-25 2022-02-11 暨南大学 一种基于氧化钨的p型场效应晶体管及其制备方法
CN110176534A (zh) * 2019-06-03 2019-08-27 西安交通大学 测量范围可调的隧道结磁电阻传感器及其制备方法
CN110061056B (zh) * 2019-06-06 2022-01-28 湘潭大学 一种新型铁电场效应晶体管单元及其写入和读取方法
CN111312891A (zh) * 2020-02-24 2020-06-19 西安交通大学 一种柔性gmr磁场传感器及其制备方法
US11500042B2 (en) * 2020-02-28 2022-11-15 Brown University Magnetic sensing devices based on interlayer exchange-coupled magnetic thin films
US20210280772A1 (en) * 2020-03-05 2021-09-09 Wisconsin Alumni Research Foundation Spin transistors based on voltage-controlled magnon transport in multiferroic antiferromagnets
CN111755447B (zh) * 2020-07-13 2023-05-12 湘潭大学 一种基于多逻辑态的高密度铁电存储单元及其调控方法
CN113328034A (zh) * 2021-04-28 2021-08-31 中国科学院微电子研究所 存储单元及其数据写入和读取方法、存储器、电子设备
CN113410379A (zh) * 2021-06-04 2021-09-17 北京航空航天大学 基于拓扑自旋的电控磁各向异性磁性随机存储器
CN114152278B (zh) * 2021-10-20 2023-05-05 中国航发四川燃气涡轮研究院 一种无源lc温度-转速复合传感器及发动机轴承在线监测方法
CN114136613B (zh) * 2021-10-20 2023-06-09 中国航发四川燃气涡轮研究院 一种用于发动机轴承工作状态的监测系统及在线监测方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101478028A (zh) * 2008-01-03 2009-07-08 Tdk株式会社 具有一对磁性层的cpp型磁阻效应元件
CN101834271A (zh) * 2010-03-02 2010-09-15 清华大学 磁电随机存储单元及具有该磁电随机存储单元的存储器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100275726B1 (ko) * 1997-12-31 2000-12-15 윤종용 강유전체 메모리 장치 및 그 제조 방법
US6548843B2 (en) * 1998-11-12 2003-04-15 International Business Machines Corporation Ferroelectric storage read-write memory
JP3807254B2 (ja) * 2001-05-30 2006-08-09 ソニー株式会社 磁気抵抗効果素子、磁気抵抗効果型磁気センサ、および磁気抵抗効果型磁気ヘッド
DE10303316A1 (de) * 2003-01-28 2004-08-12 Forschungszentrum Jülich GmbH Schneller remanenter Speicher
KR20060010785A (ko) * 2003-05-08 2006-02-02 마쯔시다덴기산교 가부시키가이샤 전기 스위치 및 그것을 사용한 기억 소자
US7492015B2 (en) * 2005-11-10 2009-02-17 International Business Machines Corporation Complementary carbon nanotube triple gate technology
JP4699932B2 (ja) 2006-04-13 2011-06-15 パナソニック株式会社 抵抗変化素子とそれを用いた抵抗変化型メモリならびにその製造方法
JP2008021814A (ja) * 2006-07-13 2008-01-31 Hitachi Ltd 電界効果トランジスタ、有機薄膜トランジスタおよび有機トランジスタの製造方法
WO2008111274A1 (ja) 2007-03-15 2008-09-18 National University Corporation Toyohashi University Of Technology 半導体基板上の積層構造
US7656700B2 (en) * 2007-09-17 2010-02-02 Seagate Technology Llc Magnetoresistive sensor memory with multiferroic material
JP2009099741A (ja) * 2007-10-16 2009-05-07 Fujitsu Ltd 強磁性トンネル接合素子、強磁性トンネル接合素子の製造方法、磁気ヘッド、磁気記憶装置、及び磁気メモリ装置
CN101335326A (zh) * 2008-07-24 2008-12-31 中国科学院上海硅酸盐研究所 用于电阻式存储器的电诱发电阻材料及其制备方法
US7935435B2 (en) * 2008-08-08 2011-05-03 Seagate Technology Llc Magnetic memory cell construction
WO2010032574A1 (ja) * 2008-09-22 2010-03-25 株式会社日立製作所 磁気記録素子、磁気メモリセル及び磁気ランダムアクセスメモリ
US8310861B2 (en) * 2008-09-30 2012-11-13 Micron Technology, Inc. STT-MRAM cell structure incorporating piezoelectric stress material
JP2010212661A (ja) * 2009-02-13 2010-09-24 Fujitsu Ltd 磁気ランダムアクセスメモリ
CN102157682B (zh) * 2010-11-25 2014-08-20 南京理工大学 一种单相铁电薄膜、制备方法及有效电阻调控方式
CN102129863B (zh) * 2010-12-17 2013-04-03 北京科技大学 一种可电场调节磁电阻的自旋阀结构及其制备工艺
FR2973163B1 (fr) * 2011-03-23 2013-10-25 Thales Sa Dispositif constitue de différentes couches minces et utilisation d'un tel dispositif
CN102487124B (zh) * 2011-09-19 2014-07-23 中国科学院物理研究所 纳米多层膜、场效应管、传感器、随机存储器及制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101478028A (zh) * 2008-01-03 2009-07-08 Tdk株式会社 具有一对磁性层的cpp型磁阻效应元件
CN101834271A (zh) * 2010-03-02 2010-09-15 清华大学 磁电随机存储单元及具有该磁电随机存储单元的存储器

Also Published As

Publication number Publication date
CN102856488A (zh) 2013-01-02
CN102709470B (zh) 2014-11-12
WO2013040859A1 (zh) 2013-03-28
CN102709470A (zh) 2012-10-03
CN102593141A (zh) 2012-07-18
CN102487124B (zh) 2014-07-23
CN102593129A (zh) 2012-07-18
CN102593129B (zh) 2015-04-08
US9559295B2 (en) 2017-01-31
CN102593141B (zh) 2014-12-17
CN102487124A (zh) 2012-06-06
US20140321199A1 (en) 2014-10-30

Similar Documents

Publication Publication Date Title
CN102856488B (zh) 基于可逆电致电阻效应的逻辑器件
US7679155B2 (en) Multiple magneto-resistance devices based on doped magnesium oxide
US10749106B2 (en) Magnetic random access memory device having magnetic tunnel junction
US8878318B2 (en) Structure and method for a MRAM device with an oxygen absorbing cap layer
US20190259810A1 (en) Integrated circuits including magnetic random access memory structures having reduced switching energy barriers for differential bit operation and methods for fabricating the same
US20100109085A1 (en) Memory device design
CN102282673A (zh) 用于透明电子装置的透明存储器
US20190288031A1 (en) Magnetic Memory Incorporating Dual Selectors
US20130075837A1 (en) Technique for smoothing an interface between layers of a semiconductor device
KR20200002646A (ko) 비정질 버퍼층을 갖는 자기 터널 접합(mtj) 소자 및 그 제조 공정
US10381406B1 (en) Integrated circuits including magnetic random access memory structures having reduced switching energy barriers for dual bit operation and methods for fabricating the same
CN101853918B (zh) 单电子磁电阻结构及其应用
US20180075891A1 (en) Method for Sensing Memory Element Coupled to Selector Device
WO2006030814A1 (ja) 抵抗変化素子及びそれを用いた不揮発性メモリ
US10355046B1 (en) Steep slope field-effect transistor (FET) for a perpendicular magnetic tunnel junction (PMTJ)
US7880502B2 (en) Logic circuit
CN109891613B (zh) 半导体器件和半导体逻辑器件
US8809976B2 (en) Method and structure for a MRAM device with a bilayer passivation
US7683446B2 (en) Magnetic memory using spin injection flux reversal
KR102458889B1 (ko) 반도체 소자 및 반도체 로직 소자
Marukame et al. Read/write operation of spin-based MOSFET using highly spin-polarized ferromagnet/MgO tunnel barrier for reconfigurable logic devices
US10964748B1 (en) Electric field controllable spin filter tunnel junction magnetoresistive memory devices and methods of making the same
US11069741B2 (en) Electric field controllable spin filter tunnel junction magnetoresistive memory devices and methods of making the same
US11968907B2 (en) Magnetoresistive memory device including a magnetoresistance amplification layer
US11456411B2 (en) Method for fabricating magnetic tunneling junction element with a composite capping layer

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant