WO2012157426A1 - 配線板及びその製造方法 - Google Patents

配線板及びその製造方法 Download PDF

Info

Publication number
WO2012157426A1
WO2012157426A1 PCT/JP2012/061143 JP2012061143W WO2012157426A1 WO 2012157426 A1 WO2012157426 A1 WO 2012157426A1 JP 2012061143 W JP2012061143 W JP 2012061143W WO 2012157426 A1 WO2012157426 A1 WO 2012157426A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring board
substrate
conductor
protrusion
electronic devices
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2012/061143
Other languages
English (en)
French (fr)
Inventor
幸信 三門
満広 冨川
田中　祐介
俊樹 古谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to KR1020137024849A priority Critical patent/KR101422437B1/ko
Priority to CN201280023363.6A priority patent/CN103563498B/zh
Priority to JP2013515062A priority patent/JP5600803B2/ja
Publication of WO2012157426A1 publication Critical patent/WO2012157426A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC]
    • H05K1/185—Printed circuits structurally associated with non-printed electric components associated with components mounted in printed circuit boards [PCB], e.g. insert-mounted components [IMC] associated with components encapsulated in the insulating substrate of the PCBs; associated with components incorporated in internal layers of multilayer circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/306—Assembling printed circuits with electric components, e.g. with resistors with lead-in-hole components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/08—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs
    • H10W70/09—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs extending onto an encapsulation that laterally surrounds the chip or wafer, e.g. fan-out wafer level package [FOWLP] RDLs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/1003—Non-printed inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469—Circuit made after mounting or encapsulation of the components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/68—Shapes or dispositions thereof
    • H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9413—Dispositions of bond pads on encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture

Definitions

  • the present invention relates to a wiring board and a manufacturing method thereof.
  • Patent Document 1 discloses a substrate having an opening, a plurality of electronic components accommodated in the opening, an insulating layer formed on the substrate and the electronic component, and a conductor formed on the insulating layer.
  • a wiring board having a layer, a via conductor that electrically connects the conductor layer and the electrode of the electronic component to each other is disclosed.
  • the electronic components when a plurality of electronic components are accommodated in one opening, the electronic components are likely to be misaligned. Specifically, the electronic components may be misaligned during mounting or due to the fluidity of the filled resin after mounting. And when the position shift of an electronic component arises, it will become easy to produce the connection failure of an electronic component and a via conductor. In particular, when the electronic component has side electrodes, a short circuit between adjacent electrodes may be a concern.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to suppress displacement of an electronic device when a plurality of electronic devices are accommodated in one opening. Another object of the present invention is to improve the reliability of electrical connection of an electronic device incorporated in a wiring board.
  • a wiring board according to the present invention includes a substrate having an opening, a plurality of electronic devices disposed in the one opening, an insulating layer disposed on the substrate and the electronic device, and the insulating layer.
  • a protrusion formed on the wall surface of the opening, and the tip of the protrusion is inserted between the adjacent electronic devices in at least one place.
  • the method of manufacturing a wiring board according to the present invention includes preparing a substrate, forming an opening having a protrusion on a wall surface of the substrate, and forming the protrusion between adjacent electronic devices at least at one place. Arranging a plurality of electronic devices in one of the openings so that the front end enters, forming an insulating layer on the substrate and the electronic device, and forming a conductor layer on the insulating layer And including.
  • the present invention for example, when a plurality of electronic devices are accommodated in one opening, it is possible to suppress displacement of the electronic devices. Further, according to the present invention, in addition to this effect or instead of this effect, there is a case where the effect of improving the reliability of the electrical connection of the electronic device incorporated in the wiring board may be achieved.
  • FIG. 3 is a sectional view taken along line BB in FIG. It is a figure which expands and shows between adjacent electronic components. It is a figure which shows the example in which the adjacent electronic component was arrange
  • FIG. 9 is a diagram for explaining a first step of forming a core part in the manufacturing method shown in FIG. 8.
  • FIG. 9 is a diagram for explaining a second step of forming a core part in the manufacturing method shown in FIG. 8.
  • FIG. 9 is a diagram for explaining a third step of forming a core part in the manufacturing method shown in FIG. 8.
  • FIG. 10 is a diagram for explaining a fourth step of forming the core portion in the manufacturing method shown in FIG. 8.
  • FIG. 9 is a diagram for explaining a step of forming a cavity in the manufacturing method shown in FIG. 8.
  • FIG. 9 is a diagram for explaining a first method for forming a cavity in the manufacturing method shown in FIG. 8. It is a figure for demonstrating the 2nd method for forming a cavity in the manufacturing method shown in FIG.
  • FIG. 9 is a diagram for explaining a third method for forming a cavity in the manufacturing method shown in FIG. 8.
  • FIG. 9 is a diagram showing a core substrate after forming a cavity in the manufacturing method shown in FIG. 8.
  • FIG. 9 is a diagram for explaining a process of attaching a core substrate on which a cavity is formed to a carrier in the manufacturing method shown in FIG. 8.
  • FIG. 9 is a diagram for explaining a process of attaching a core substrate on which a cavity is formed to a carrier in the manufacturing method shown in FIG. 8.
  • FIG. 9 is a diagram for explaining a step of arranging a plurality of electronic components in the cavity in the manufacturing method shown in FIG. 8.
  • FIG. 9 is a diagram illustrating a state in which a plurality of electronic components are arranged in a cavity in the manufacturing method illustrated in FIG. 8.
  • FIG. 9 is a diagram for explaining a step of forming a first interlayer insulating layer and a first copper foil on an insulating substrate and an electronic component in the manufacturing method shown in FIG. 8.
  • it is a figure for demonstrating a press process. It is a figure which shows the state after the press of FIG. FIG.
  • FIG. 9 is a diagram for explaining a step of forming a second interlayer insulating layer and a second copper foil on the insulating substrate and the electronic component after removing the carrier in the manufacturing method shown in FIG. 8.
  • a first step for forming a conductor layer on the first and second interlayer insulating layers and electrically connecting each conductor layer and the electrode of the electronic component will be described.
  • FIG. It is a figure for demonstrating the 2nd process after the process of FIG. It is a figure for demonstrating the 3rd process after the process of FIG. It is a figure for demonstrating the process of mounting an electronic component on the surface of the wiring board which concerns on embodiment of this invention.
  • it is a top view which shows the wiring board in which three electronic devices are incorporated. In other embodiment of this invention, it is a top view which shows the wiring board in which four electronic devices are incorporated. In other embodiment of this invention, it is a top view which shows the wiring board in which each of four electronic devices is enclosed by the cut surface of a board
  • FIG. 43B is a diagram for explaining a second step after the step of FIG. 43A.
  • arrows Z1 and Z2 indicate the stacking direction of the wiring boards (or the thickness direction of the wiring boards) corresponding to the normal direction of the main surface (front and back surfaces) of the wiring boards.
  • arrows X1 and X2 and Y1 and Y2 respectively indicate directions orthogonal to the stacking direction (or sides of each layer).
  • the main surface of the wiring board is an XY plane.
  • the side surface of the wiring board is an XZ plane or a YZ plane.
  • the two principal surfaces facing the opposite normal directions are referred to as the first surface or the third surface (Z1 side surface), the second surface or the fourth surface (Z2 side surface).
  • the side closer to the core is referred to as the lower layer (or inner layer side)
  • the side far from the core is referred to as the upper layer (or outer layer side).
  • the Z direction Z1 side or Z2 side
  • the planar shape means the shape of the XY plane unless otherwise specified.
  • the conductor layer is a layer composed of one or more conductor patterns.
  • the conductor layer may include a conductor pattern that constitutes an electric circuit, for example, a wiring (including a ground), a pad, a land, or the like, or a planar conductor pattern that does not constitute an electric circuit.
  • the opening includes notches and cuts in addition to holes and grooves.
  • the hole is not limited to a through hole, and includes a non-through hole.
  • the holes include via holes and through holes.
  • a conductor formed in the via hole (wall surface or bottom surface)
  • a conductor formed in the through hole (wall surface) is referred to as a through hole conductor.
  • plating includes dry plating such as PVD (Physical Vapor Deposition) and CVD (Chemical Vapor Deposition).
  • Enclose includes not only completely closing one area with an unbroken ring, but also surrounding one area with a ring having some breaks.
  • a ring is a plane figure formed by connecting both ends of a line, and not only a circle but also a polygon is included in the ring.
  • Preparing includes purchasing and using finished products in addition to purchasing materials and parts and manufacturing them themselves.
  • the electronic device is disposed in the opening includes not only that the entire electronic device is completely accommodated in the opening, but also that only a part of the electronic device is disposed in the opening.
  • the wiring board 10 includes a substrate 100 (insulating substrate), insulating layers 101 and 102 (interlayer insulating layers), conductor layers 110 and 120, and electronic components 200a and 200b ( Electronic device) and solder resists 11 and 12.
  • the wiring board 10 of this embodiment is a rigid wiring board.
  • the wiring board 10 may be a flexible wiring board.
  • one of the front and back surfaces (two main surfaces) of the substrate 100 is referred to as a first surface F1, and the other is referred to as a second surface F2.
  • a surface facing the same direction as the first surface F1 is referred to as a third surface F3, and the other is referred to as a fourth surface F4.
  • the substrate 100 has an insulating property and becomes a core substrate of the wiring board 10.
  • Through hole 300a is formed in substrate 100 (core substrate), and through hole conductor 300b is formed by filling conductor (for example, copper plating) in through hole 300a.
  • the shape of the through-hole conductor 300b is, for example, an hourglass shape (a drum shape). That is, the through-hole conductor 300b has a constricted portion 300c, and the width of the through-hole conductor 300b gradually decreases from the first surface F1 toward the constricted portion 300c, and approaches the constricted portion 300c from the second surface F2. It gradually becomes smaller as it goes.
  • the shape is not limited to this, and the shape of the through-hole conductor 300b is arbitrary, and may be, for example, a substantially cylindrical shape.
  • the conductor layer 301 is formed on the first surface F1 of the substrate 100, and the conductor layer 302 is formed on the second surface F2 of the substrate 100.
  • Each of the conductor layers 301 and 302 includes a land of the through-hole conductor 300b.
  • the conductor layer 301 and the conductor layer 302 are electrically connected to each other through the through-hole conductor 300b.
  • the substrate 100 has an opening that penetrates the substrate 100.
  • the substrate 100 is formed with a cavity R10 as an opening, and the electronic components 200a and 200b are accommodated in the cavity R10.
  • the cavity R ⁇ b> 10 includes a hole that penetrates the substrate 100.
  • Each of the electronic components 200a and 200b is disposed in the cavity R10, thereby being positioned on the side of the substrate 100 (X direction or Y direction). That is, in this embodiment, a plurality of electronic devices (electronic components 200a and 200b) are arranged in one opening (cavity R10).
  • substantially the entirety of each of the electronic components 200a and 200b is completely accommodated in the cavity R10.
  • the present invention is not limited to this, and only a part of the electronic components 200a and 200b may be disposed in the cavity R10.
  • FIG. 2 shows a state in which the electronic components 200a and 200b are accommodated in the cavity R10 of the substrate 100 (core substrate). 1 corresponds to the AA sectional view of FIG. 2, and FIG. 3 corresponds to the BB sectional view of FIG.
  • the opening shapes at both ends (the first surface F1 side and the second surface F2 side) of the cavity R10 are substantially rectangular, but project on the wall surface of the cavity R10 (opening).
  • the (projections P21 and P22) By forming the (projections P21 and P22), a part is constricted.
  • the wall surface of the cavity R10 includes wall surfaces F11 and F12 of non-projecting portions, a distal end surface F21 of the projecting portion P21, and a distal end surface F22 of the projecting portion P22.
  • the projecting part P21 and the projecting part P22 are formed on opposing wall surfaces at a position that substantially bisects the cavity R10, and the tip ends face each other to make a pair.
  • the width of the cavity R10 is narrowed by the protrusions P21 and P22, and the space of the cavity R10 is divided into a space for accommodating the electronic component 200a and a space for accommodating the electronic component 200b.
  • the protrusions P21 and P22 are formed on opposing wall surfaces at positions that divide the cavity R10 (opening) substantially equally (eg, approximately bisected).
  • An electronic device (electronic component 200a or 200b) is accommodated in each of the spaces partitioned by the protrusions P21 and P22.
  • each of the electronic components 200a and 200b is surrounded by the wall surface of the cavity R10 (the cut surface of the substrate 100).
  • the electronic component 200a is surrounded by the wall surface F11 of the non-projection part, the tip surface F21 of the projection part P21, and the tip surface F22 of the projection part P22.
  • the electronic component 200b is surrounded by the wall surface F12 of the non-projection part, the tip surface F21 of the projection part P21, and the tip surface F22 of the projection part P22.
  • the tip P201 of the projection P21 and the tip P202 of the projection P22 enter between the adjacent electronic components 200a and 200b (region R2 indicated by a one-dot chain line in FIG. 4A). It is out. Accordingly, when a force that brings the electronic components 200a and 200b closer to each other is applied, the movement of the electronic components 200a and 200b in the approaching direction is regulated by the protrusions P21 and P22. For this reason, it becomes difficult to contact the electronic component 200a and the electronic component 200b. As a result, a short circuit (conduction) between the electronic components 200a and 200b having side electrodes is suppressed. As shown in FIG.
  • the planar shapes of the protrusions P21 and P22 are each a trumpet shape.
  • Each of the protrusions P21 and P22 has a skirt that decreases in width toward the tip, and a degree that the width decreases toward the tip, and a rectangular tip.
  • the protrusions P21 and P22 having such a shape are excellent in terms of laser workability, component mountability, and strength.
  • the shape is not limited to this, and the shapes of the protrusions P21 and P22 are arbitrary (for example, see FIGS. 25 to 30 described later).
  • the front end surface F21 of the protrusion P21 and the front end surface F22 of the protrusion P22 are each formed by a cut surface of the substrate 100.
  • the front end surfaces F21 and F22 are formed by a laser cut surface.
  • the present invention is not limited thereto, and for example, the front end surfaces F21 and F22 may be formed by a cut surface using a mold.
  • the protrusions P21 and P22 may be provided separately from the substrate 100 (see, for example, FIG. 37 described later).
  • the wall surfaces of the cavity R10 are tapered surfaces.
  • the angles ⁇ 11 and ⁇ 12 between the first surface F1 of the substrate 100 and the wall surface (tapered surface) of the cavity R10 are obtuse angles. For this reason, the wall surface of cavity R10 protrudes inside cavity R10, so that it goes to the 2nd surface F2 side (Z2 side).
  • all the wall surfaces (cut surfaces of the substrate 100) of the cavity R10 surrounding each of the electronic components 200a and 200b are tapered surfaces.
  • the movement is restricted by the projections P21 and P22, and the tip surface F21 of the projection P21 or the tip surface of the projection P22. Due to the slope of F22, a force is exerted on the electronic components 200a and 200b in a direction to separate them. Further, even if the electronic components 200a and 200b try to go out of the cavity R10, as shown in FIG.
  • the movement is restricted by the wall surfaces F11 and F12 of the non-projecting portions, and the wall surfaces F11 and F12 of the non-projecting portions. Due to the slope, a force toward the inside of the cavity R10 is applied to the electronic components 200a and 200b. As a result, the electronic components 200a and 200b are less likely to be displaced.
  • the opening area at one end (Z1 side) of the cavity R10 is larger than the opening area at the other end (Z2 side). For this reason, it is easy to put the electronic components 200a and 200b into the cavity R10 from the first surface F1 side (Z1 side) of the substrate 100.
  • the protrusion P21 has an edge P211 close to the cavity R10 (region R2) as shown in FIG. Further, the protrusion P22 has an edge P221 in the vicinity of the cavity R10 (region R2).
  • the edges P211 and P221 are each tapered.
  • the present invention is not limited to this, and the edges P211 and P221 may not be tapered in the protrusions P21 and P22 (see, for example, FIG. 31A described later).
  • the width D1 in the longitudinal direction (X direction) of the cavity R10 is about 2160 ⁇ m, and the width D2 in the short direction (Y direction) of the cavity R10 is about 580 ⁇ m.
  • the clearance between the electronic component 200a or 200b and the cavity R10 is about 80 ⁇ m.
  • the distance between the electronic component 200a and the electronic component 200b (the width of the region R2) is in the range of about 80 to 100 ⁇ m.
  • the width D31 of the protrusion P21 is preferably in the range of about 80 to 100 ⁇ m. In a particularly preferable example, the width D31 of the protrusion P21 is about 80 ⁇ m, the width D311 of the skirt is about 30 ⁇ m, and the width D312 of the tip is about 20 ⁇ m.
  • the protrusion amount D32 of the protrusion P21 is about 125 ⁇ m.
  • the length D321 of the skirt portion is about 40 ⁇ m, and the length D322 of the tip portion is about 85 ⁇ m.
  • the width D34 of the edge P212 is about 25 ⁇ m.
  • Each dimension in the projection part P22 is the same as that of the projection part P21, for example. However, the present invention is not limited to this, and the protrusion P21 and the protrusion P22 may have different dimensions.
  • the angle ⁇ 11 between the first surface F1 of the substrate 100 and the tip surface F21 of the protrusion P21 is about 125 °. Further, the angle ⁇ 12 between the first surface F1 of the substrate 100 and the front end surface F22 of the protrusion P22 is about 125 °.
  • the width D33 of the gap between the tip P201 of the projection P21 and the tip P202 of the projection P22 is about 330 ⁇ m.
  • the width D33 is preferably narrower than the width D22 in the short direction (Y direction) of the electronic component 200a or 200b. If it is such a dimension, since the projection parts P21 and P22 located between both will prevent the electronic component 200a and the electronic component 200b from approaching each other, it will become difficult for the electronic component 200a and the electronic component 200b to contact.
  • the insulator 101a is filled between the electronic components 200a and 200b and the substrate 100 (region R1) and between the electronic component 200a and the electronic component 200b (region R2) in the cavity R10. .
  • the insulator 101a is made of an insulating material (more specifically, a resin) that constitutes the upper insulating layer 101 (more specifically, a resin insulation layer) (see FIG. 17 described later in more detail).
  • the insulator 101a has a larger thermal expansion coefficient than both the substrate 100 and the electronic components 200a and 200b.
  • the insulator 101a completely covers the periphery of the electronic components 200a and 200b. As a result, the electronic components 200a and 200b are protected by the insulator 101a (resin) and fixed at a predetermined position.
  • the insulating layer 101 is formed on the first surface F1 of the substrate 100 and on the third surface F3 of the electronic components 200a and 200b.
  • the insulating layer 102 is formed on the second surface F2 of the substrate 100 and on the fourth surface F4 of the electronic components 200a and 200b.
  • the insulating layer 101 closes an opening on one side (first surface F1 side) of the cavity R10 (hole), and the insulating layer 102 closes an opening on the other side (second surface F2 side) of the cavity R10 (hole).
  • the conductor layer 110 is formed on the insulating layer 101, and the conductor layer 120 is formed on the insulating layer 102.
  • the conductor layers 110 and 120 are the outermost layers.
  • the present invention is not limited to this, and more interlayer insulating layers and conductor layers may be stacked.
  • the conductor layer 110 is the outermost conductor layer on the first surface F1 side
  • the conductor layer 120 is the outermost conductor layer on the second surface F2 side.
  • Solder resists 11 and 12 are formed on the conductor layers 110 and 120, respectively.
  • openings 11a and 12a are formed in the solder resists 11 and 12, respectively.
  • the predetermined part (part located in the opening part 11a) of the conductor layer 110 is exposed without being covered with the solder resist 11, and becomes the pad P11.
  • part (site located in the opening part 12a) of the conductor layer 120 becomes the pad P12.
  • the pad P11 becomes an external connection terminal for electrical connection with, for example, another wiring board
  • the pad P12 becomes an external connection terminal for mounting an electronic component, for example.
  • the application of the pads P11 and P12 is not limited to this and is arbitrary.
  • the pads P11 and P12 have a corrosion-resistant layer made of, for example, a Ni / Au film on the surface thereof.
  • the corrosion resistant layer can be formed by electrolytic plating or sputtering.
  • the corrosion resistant layer is not an essential component and may be omitted if not necessary.
  • the pads P11 and P12 are located immediately above the electronic component 200a or 200b (electronic device).
  • the electrodes of the electronic devices and the electrodes just above them are arranged by via conductors (for example, via conductors 321b and 322b). It is easy to electrically connect the external connection terminal with high reliability.
  • the insulating layer 101 has holes 313a (via holes), and the insulating layer 102 has holes 321a, 322a, and 323a (via holes).
  • the conductors in the holes become via conductors 313b, 321b, 322b, and 323b (filled conductors), respectively.
  • the via conductors 321b and 322b are electrically connected to the electrodes 210 and 220 of the electronic component 200a or 200b from the second surface F2 side of the substrate 100, respectively.
  • the electronic components 200a and 200b are connected to the via conductor from one side.
  • this structure is referred to as a single-sided via structure.
  • the electrodes 210 and 220 of the electronic component 200a or 200b and the conductor layer 120 on the insulating layer 102 are electrically connected to each other via the via conductor 321b or 322b.
  • Such a structure is advantageous for miniaturization because an electrical connection is formed in the inner layer.
  • the holes 313a and 323a reach the through-hole conductor 300b, and the via conductors 313b and 323b are electrically connected to the through-hole conductor 300b from the first surface F1 side or the second surface F2 side of the substrate 100.
  • the via conductors 313b and 323b are respectively disposed immediately above the through-hole conductor 300b.
  • the conductor layer 301 on the first surface F1 of the substrate 100 and the conductor layer 110 on the insulating layer 101 are electrically connected to each other via the via conductor 313b, and on the second surface F2 of the substrate 100.
  • the conductor layer 302 and the conductor layer 120 on the insulating layer 102 are electrically connected to each other through the via conductor 323b.
  • the via conductors 313b and 323b and the through-hole conductor 300b are all filled conductors, and these are stacked in the Z direction. Such a stack structure is advantageous for miniaturization.
  • the electronic components 200a and 200b are each composed of a chip capacitor.
  • each of the electronic components 200a and 200b is a chip-type MLCC (multilayer ceramic capacitor) as shown in FIG. 6, for example, and includes a capacitor body 201 and an electrode 210 having a U-shaped XZ cross section. And 220.
  • the capacitor body 201 includes a plurality of dielectric layers 231 to 239 and a plurality of conductor layers 211 to 214 and 221 to 224 that are alternately stacked.
  • Each of the dielectric layers 231 to 239 is made of, for example, ceramic.
  • the electrodes 210 and 220 are formed at both ends of the capacitor body 201, respectively.
  • the capacitor body 201 is covered with electrodes 210 and 220 from the lower surface (the surface on the fourth surface F4 side), the side surface, and the upper surface (the surface on the third surface F3 side).
  • the electrode 210 includes an upper part 210 a that covers a part of the upper surface of the capacitor body 201, a side part 210 b that covers the entire side surface of the capacitor body 201, and a lower part 210 c that covers a part of the lower surface of the capacitor body 201. Is done.
  • the electrode 220 includes an upper part 220 a that covers a part of the upper surface of the capacitor body 201, a side part 220 b that covers the entire side surface of the capacitor body 201, and a lower part 220 c that covers a part of the lower surface of the capacitor body 201.
  • the central portion of the capacitor body 201 located between the electrodes 210 and 220 is not covered with the electrodes 210 and 220, and the dielectric layers 231 and 239 (ceramic) are exposed.
  • the target strength is weakened.
  • the central portion of the capacitor body 201 is covered with the insulator 101a (resin) or the like. Is considered protected.
  • the width D21 in the longitudinal direction (X direction) of the electronic component 200a is about 1000 ⁇ m, and the width D22 in the short direction (Y direction) of the electronic component 200a is about 500 ⁇ m.
  • the width D23 of the upper part 210a or the lower part 210c of the electrode 210 is about 230 ⁇ m.
  • the dimension of the electrode 220 is the same as that of the electrode 210, for example.
  • the dimension of the electronic component 200b is the same as that of the electronic component 200a, for example.
  • the pitch D24 of the via conductors 321b or 322b is, for example, about 770 ⁇ m.
  • the shape of the substrate 100, the insulating layers 101 and 102, the solder resists 11 and 12, and the electronic components 200a and 200b is, for example, a rectangular plate.
  • the shape of the substrate 100 and the like is not limited to this and is arbitrary.
  • the thickness of the substrate 100 is, for example, about 100 ⁇ m.
  • Each of the electronic components 200a and 200b (including the electrodes) has a thickness of about 150 ⁇ m, for example.
  • the thickness of the wiring board 10 is, for example, about 290 ⁇ m.
  • the substrate 100 is made of, for example, a glass cloth (core material) impregnated with an epoxy resin (hereinafter referred to as glass epoxy).
  • the core material is a material having a smaller coefficient of thermal expansion than the main material (in the present embodiment, epoxy resin).
  • inorganic materials such as glass fiber (for example, glass cloth or a glass nonwoven fabric), an aramid fiber (for example, an aramid nonwoven fabric), or a silica filler, are preferable, for example.
  • the material of the substrate 100 is basically arbitrary.
  • polyester resin bismaleimide triazine resin (BT resin), imide resin (polyimide), phenol resin, or allylated phenylene ether resin (A-PPE resin) may be used instead of epoxy resin.
  • the substrate 100 may be composed of a plurality of layers made of different materials.
  • each of the insulating layers 101 and 102 is formed by impregnating a core material with resin. Since the insulating layers 101 and 102 are made of a resin containing a core material, it is difficult for the insulating layers 101 and 102 to form depressions, and disconnection of the conductor pattern formed on the insulating layers 101 and 102 is suppressed.
  • the insulating layers 101 and 102 are made of glass epoxy, for example. However, the present invention is not limited to this.
  • the insulating layers 101 and 102 may be made of a resin that does not contain a core material.
  • the material of the insulating layers 101 and 102 is basically arbitrary.
  • polyester resin bismaleimide triazine resin (BT resin), imide resin (polyimide), phenol resin, or allylated phenylene ether resin (A-PPE resin) may be used instead of epoxy resin.
  • BT resin bismaleimide triazine resin
  • polyimide imide resin
  • A-PPE resin allylated phenylene ether resin
  • Each insulating layer may be composed of a plurality of layers made of different materials.
  • Each of the via conductors 313b, 321b, 322b, 323b is made of, for example, copper plating.
  • the shape of the via conductors 313b and the like is, for example, a tapered cylinder (conical frustum) tapered so as to increase in diameter from the substrate 100 (core substrate) or the electronic components 200a and 200b toward the upper layer.
  • the shape of the via conductor is arbitrary.
  • the conductor layer 110 is composed of copper foil (lower layer) and copper plating (upper layer), and the conductor layer 120 is composed of copper foil (lower layer) and copper plating (upper layer).
  • the conductor layers 110 and 120 have, for example, wirings and lands constituting an electric circuit, and a planar pattern for increasing the strength of the wiring board 10.
  • each conductor layer and each via conductor is arbitrary as long as it is a conductor, and may be metal or nonmetal.
  • Each conductor layer and each via conductor may be composed of a plurality of layers made of different materials.
  • protrusions are formed on the wall surface of the opening (cavity R10), and the tips of the protrusions enter between adjacent electronic devices (electronic components 200a and 200b). (See FIGS. 4A and 4B).
  • the displacement of the electronic device is suppressed, the reliability of electrical connection (for example, via connection) of the electronic device built in the wiring board 10 can be improved.
  • the short circuit between the electronic devices which have a side electrode comes to be suppressed.
  • the wiring board 10 of this embodiment incorporates a plurality of electronic devices.
  • a space necessary for incorporating a plurality of electronic devices is larger than in the case where one electronic device is accommodated in one opening. Less is required, which is advantageous for downsizing. For this reason, it becomes easy to realize CSP (Chip Size Package) having high density wiring.
  • CSP Chip Size Package
  • it becomes easy to realize an electronic component built-in substrate having a large-capacity capacitor function and it becomes easy to realize a CSP that is less affected by a voltage drop during high-frequency operation.
  • FIG. 8 is a flowchart showing a schematic content and procedure of the method for manufacturing the wiring board 10 according to the present embodiment.
  • step S11 a core part composed of the substrate 100 or the like is formed.
  • a double-sided copper-clad laminate 1000 is prepared as a starting material.
  • the double-sided copper clad laminate 1000 includes a substrate 100 (core substrate), a copper foil 1001 formed on the first surface F1 of the substrate 100, a copper foil 1002 formed on the second surface F2 of the substrate 100, Consists of In the present embodiment, at this stage, the substrate 100 is made of a glass epoxy that is completely cured.
  • a hole 1003a is formed by irradiating the double-sided copper-clad laminate 1000 with a laser from the first surface F1 side using, for example, a CO 2 laser, and the laser is emitted from the second surface F2 side. Is irradiated to the double-sided copper-clad laminate 1000 to form a hole 1003b.
  • the hole 1003a and the hole 1003b are formed at substantially the same position in the XY plane and are finally connected to form a through hole 300a penetrating the double-sided copper-clad laminate 1000.
  • the shape of the through hole 300a is, for example, an hourglass shape (a drum shape).
  • the boundary between the hole 1003a and the hole 1003b corresponds to the constricted portion 300c (FIG. 1).
  • the laser irradiation on the first surface F1 and the laser irradiation on the second surface F2 may be performed simultaneously or may be performed one side at a time.
  • Undesirable conduction (short circuit) is suppressed by desmear.
  • the surfaces of the copper foils 1001 and 1002 may be blackened prior to laser irradiation.
  • the through hole 300a may be formed by a method other than laser, such as drilling or etching. However, fine processing is easy with laser processing.
  • copper plating 1004 is formed on the copper foils 1001 and 1002 and in the through holes 300a by, for example, panel plating. Specifically, first, electroless plating is performed, and then plating 1004 is formed by performing electrolytic plating using the electroless plating film as a seed layer using a plating solution. Thereby, the through hole 300a is filled with the plating 1004, and the through hole conductor 300b is formed.
  • each conductor layer formed on the first surface F1 and the second surface F2 of the substrate 100 is performed using, for example, an etching resist and an etching solution.
  • each conductor layer is covered with an etching resist having a pattern corresponding to the conductor layers 301 and 302, and a portion of each conductor layer that is not covered with the etching resist (part exposed at the opening of the etching resist) Remove by etching.
  • conductor layers 301 and 302 are formed on the first surface F1 and the second surface F2 of the substrate 100, respectively.
  • the conductor layers 301 and 302 each have a three-layer structure of, for example, a copper foil (lower layer), an electroless copper plating (intermediate layer), and an electrolytic copper plating (upper layer).
  • etching is not limited to wet, but may be dry. Further, it is considered preferable to roughen the surfaces of the conductor layers 301 and 302 by etching or the like as necessary. Further, an alignment mark used in a subsequent process (such as a process of arranging the electronic components 200a and 200b) may be formed on the conductor layer 301 or 302.
  • step S12 of FIG. 8 for example, as shown in FIG. 10, the substrate 100 is irradiated with laser light from the first surface F1 side to form the cavity R10.
  • the substrate 100 is irradiated with laser light from the first surface F1 side to form the cavity R10.
  • the region R100 corresponding to the cavity R10 in the substrate 100 is Cut from the part.
  • the laser irradiation angle is set to be substantially perpendicular to the first surface F1 of the substrate 100, for example.
  • the conductor layer 301 on the substrate 100 is removed corresponding to the shape of the cavity R10 as shown in FIG. 11B or along the laser irradiation path as shown in FIG. 11C. It may be left. By doing so, the position and shape of the cavity R10 are clarified, and alignment of laser irradiation becomes easy.
  • the cavity R10 is formed by the laser beam irradiation as shown in FIG.
  • the amount of processing by the laser decreases toward the second surface F2 side, and the cavity R10 is moved from the first surface F1 to the second surface F2.
  • the width is reduced toward the surface F2 side.
  • the cut surface of the substrate 100 becomes a tapered surface.
  • the projections P21 and P22 are formed on the wall surface of the cavity R10 by moving the laser light.
  • all of the wall surfaces of the cavity R10 are formed by the cut surface (tapered surface) of the substrate 100.
  • the cavity R10 thus formed becomes a storage space for the electronic components 200a and 200b.
  • the cavity R10 is formed by a laser, the cavity R10 having a tapered wall surface can be easily obtained.
  • the method of forming the cavity R10 is not limited to the laser, and may be arbitrary, and may be formed by a mold, for example.
  • the electronic components 200a and 200b are placed in the cavity R10 of the substrate 100 in step S13 of FIG.
  • a carrier 1005 made of, for example, PET (polyethylene terephthalate) is provided on one side (for example, the second surface F2) of the substrate 100. Thereby, one opening of the cavity R10 (hole) is closed by the carrier 1005.
  • the carrier 1005 is made of an adhesive sheet (for example, a tape) and has adhesiveness on the substrate 100 side.
  • the carrier 1005 is bonded to the second surface F2 side (the conductor layer 302 and the like) of the substrate 100 by lamination, for example.
  • the electronic components 200a and 200b are inserted into the cavity R10 from the opposite side (Z1 side) to the opening where the cavity R10 (hole) is blocked.
  • Each of the electronic components 200a and 200b is inserted into the cavity R10 by, for example, a component mounter.
  • each of the electronic components 200a and 200b is held by a vacuum chuck or the like, conveyed to the upper side (Z1 side) of the cavity R10, and then descends along the vertical direction, and is put into the cavity R10.
  • the electronic components 200a and 200b are placed on the carrier 1005 (adhesive sheet).
  • step S14 of FIG. 8 the side opposite to the opening where the cavity R10 (hole) is blocked (Z1 side), that is, on the first surface F1 of the substrate 100 and the electronic component 200a.
  • the semi-cured insulating layer 101 is formed on the third surface F3 of 200b.
  • a copper foil 1006 is formed on the insulating layer 101.
  • the insulating layer 101 is made of, for example, a prepreg of an epoxy resin having thermosetting properties.
  • FIG. 17 by pressing the insulating layer 101 in a semi-cured state, the resin flows out from the insulating layer 101 and flows into the cavity R10. Accordingly, as shown in FIG. 18, insulation is provided between the electronic components 200a and 200b in the cavity R10 and the substrate 100 (region R1) and between the electronic component 200a and the electronic component 200b (region R2).
  • the body 101a (resin constituting the insulating layer 101) is filled.
  • the filling resin (insulator 101a) and the electronic components 200a and 200b are temporarily welded. Specifically, the holding resin is developed to a degree that can support the electronic components 200a and 200b in the filled resin by heating. As a result, the electronic components 200a and 200b supported by the carrier 1005 are supported by the filling resin. Thereafter, the carrier 1005 is removed.
  • the insulator 101a filling resin
  • the insulating layer 101 are only semi-cured and not completely cured.
  • the invention is not limited to this.
  • the insulator 101a and the insulating layer 101 may be completely cured at this stage.
  • the insulating layer 102 and the copper foil 1007 are formed on the second surface F ⁇ b> 2 of the substrate 100.
  • the electrodes 210 and 220 of the electronic components 200a and 200b are each covered with an insulating layer 102.
  • the insulating layers 101 and 102 are cured by heating.
  • the resin filled in the cavity R10 is cured after removing the adhesive sheet (carrier 1005), the insulating layers 101 and 102 can be cured simultaneously. Then, by simultaneously curing the insulating layers 101 and 102 on both sides, warpage of the substrate 100 is suppressed, so that the substrate 100 can be easily thinned.
  • step S16 of FIG. 8 a via conductor and a conductor layer are formed.
  • holes 313a are formed in the insulating layer 101 and the copper foil 1006, for example, by laser, and holes 321a to 323a (respectively, via holes) are formed in the insulating layer 102 and the copper foil 1007. .
  • the hole 313a penetrates the copper foil 1006 and the insulating layer 101, and each of the holes 321a to 323a penetrates the copper foil 1007 and the insulating layer 102.
  • the hole 321a reaches the electrode 210 or 220 of the electronic component 200a, and the hole 322a reaches the electrode 210 or 220 of the electronic component 200b.
  • Each of the holes 313a and 323a reaches the conductor layers 301 and 302 immediately above the through-hole conductor 300b. Then, desmear is performed as needed.
  • copper electroless plating films 1008 and 1009 are formed on the copper foils 1006 and 1007 and in the holes 313a and 321a to 323a by chemical plating, for example (see FIG. 21).
  • a catalyst made of palladium or the like may be adsorbed on the surfaces of the insulating layers 101 and 102, for example, by dipping.
  • a plating resist 1011 having an opening 1011a is formed on the electrolytic plating film 1009) (see FIG. 21).
  • the openings 1010a and 1011a have patterns corresponding to the conductor layers 110 and 120 (FIG. 22), respectively.
  • copper electrolytic plating 1012 and 1013 are formed in the openings 1010a and 1011a of the plating resists 1010 and 1011 by, for example, pattern plating. Specifically, copper that is a material to be plated is connected to the anode, and electroless plating films 1008 and 1009 that are materials to be plated are connected to the cathode and immersed in a plating solution. Then, a direct current voltage is applied between the two electrodes to pass a current, and copper is deposited on the surfaces of the electroless plating films 1008 and 1009.
  • the holes 313a and 321a to 323a are filled with the electroless plating films 1008 and 1009 and the electrolytic plating 1012 and 1013, respectively, and via conductors 313b and 321b to 323b made of, for example, copper plating are formed.
  • the plating resists 1010 and 1011 are removed with, for example, a predetermined stripping solution, and then the unnecessary electroless plating films 1008 and 1009 and the copper foils 1006 and 1007 are removed, as shown in FIG. 110 and the conductor layer 120 are formed.
  • the seed layer for electrolytic plating is not limited to the electroless plating film, and a sputtered film or the like may be used as the seed layer instead of the electroless plating films 1008 and 1009.
  • a solder resist 11 having an opening 11a and a solder resist 12 having an opening 12a are formed on the insulating layers 101 and 102, respectively (see FIG. 1).
  • the conductor layers 110 and 120 are covered with solder resists 11 and 12 except for predetermined portions (pads P11 and P12, etc.) located in the openings 11a and 12a, respectively.
  • the solder resists 11 and 12 can be formed by, for example, screen printing, spray coating, roll coating, or lamination.
  • the corrosion resistance made of, for example, a Ni / Au film on the conductor layers 110 and 120, specifically, the surfaces of the pads P11 and P12 (see FIG. 1) not covered with the solder resists 11 and 12, respectively.
  • the corrosion-resistant layer which consists of an organic protective film by performing OSP process.
  • a build-up portion composed of the insulating layer 101 and the conductor layer 110 is formed on the first surface F1 of the substrate 100, and composed of the insulating layer 102 and the conductor layer 120 on the second surface F2 of the substrate 100.
  • the build-up part is formed.
  • the wiring board 10 (FIG. 1) of this embodiment is completed.
  • an electrical test checking of capacitance value, insulation, etc. of the electronic components 200a and 200b is performed.
  • the manufacturing method of the present embodiment is suitable for manufacturing the wiring board 10. With such a manufacturing method, it is considered that a good wiring board 10 can be obtained at low cost.
  • the wiring board 10 of this embodiment can be electrically connected to, for example, an electronic component or another wiring board.
  • an electronic component 400 for example, an IC chip
  • the wiring board 10 can be mounted on another wiring board 500 (for example, a mother board) by the pad P11.
  • the wiring board 10 of this embodiment can be used as a circuit board of a mobile phone, for example.
  • the shapes of the electronic components 200a and 200b and the cavity R10 are arbitrary.
  • the opening shape of the cavity R10 may be substantially oval.
  • the planar shape of the electronic components 200a and 200b and the opening shape of the cavity R10 may be substantially circles (substantially perfect circles), and may be substantially many other than substantially rectangular, such as substantially squares, substantially regular hexagons, and substantially regular octagons. It may be square.
  • the shape of the polygonal corner is arbitrary, and may be rounded, for example, substantially right angle, acute angle, obtuse angle.
  • the shape of the protrusions P21 and P22 is also arbitrary.
  • the planar shape of the protrusions P21 and P22 may be a flask shape.
  • each of the protrusions P21 and P22 has a skirt that becomes narrower toward the tip at a certain rate, and a rectangular tip.
  • the protrusions P21 and P22 having such a shape are excellent in terms of laser workability and strength.
  • the width P31 of the protrusion P21 is about 80 ⁇ m
  • the width D311 of the skirt is about 30 ⁇ m
  • the width D312 of the tip is about 20 ⁇ m.
  • the protrusion amount D32 of the protrusion P21 is about 125 ⁇ m.
  • the length D321 of the skirt portion is about 40 ⁇ m
  • the length D322 of the tip portion is about 85 ⁇ m.
  • Each dimension in the projection part P22 is the same as that of the projection part P21, for example.
  • the planar shape of the protrusions P21 and P22 may be a quadrangle (for example, a rectangle).
  • each of the protrusions P21 and P22 has a substantially constant width throughout. Protrusions P21 and P22 having such a shape are excellent in terms of laser workability and component mountability.
  • the width D31 of the protrusion P21 is about 20 ⁇ m, and the protrusion amount D32 of the protrusion P21 is about 290 ⁇ m.
  • the width D31 of the protrusion P21 is about 20 ⁇ m, and the protrusion amount D32 of the protrusion P21 is about 125 ⁇ m.
  • Each dimension in the projection part P22 is the same as that of the projection part P21, for example.
  • the planar shape of the protrusions P21 and P22 may be a wedge shape (for example, a trapezoid).
  • the protrusions P21 and P22 are each narrowed toward the tip at a constant rate throughout.
  • the protrusions P21 and P22 having such a shape are excellent in terms of laser workability and strength.
  • the width D31 of the protrusion P21 is about 40 ⁇ m
  • the width D311 of the skirt is about 10 ⁇ m
  • the width D312 of the tip is about 20 ⁇ m
  • the protrusion amount D32 of the protrusion P21 is about 125 ⁇ m. is there.
  • the width D31 of the protrusion P21 is about 60 ⁇ m
  • the width D311 of the skirt is about 20 ⁇ m
  • the width D312 of the tip is about 20 ⁇ m
  • the protrusion amount D32 of the protrusion P21 is about 125 ⁇ m.
  • the width P31 of the protrusion P21 is about 80 ⁇ m
  • the width D311 of the skirt is about 30 ⁇ m
  • the width D312 of the tip is about 20 ⁇ m
  • the protrusion amount D32 of the protrusion P21 is about 125 ⁇ m.
  • Each dimension in the projection part P22 is the same as that of the projection part P21, for example.
  • the widths of the protrusions P21 and P22 are narrowed at a constant rate, but the present invention is not limited to this, and the degree of narrowing may be smaller toward the tip. Moreover, as shown in FIG. 28, the tips P201 and P202 may be sharp. In the example of FIG. 28, the planar shapes of the protrusions P21 and P22 are triangular.
  • planar shapes of the protrusions P21 and P22 may be substantially semicircular, and their tips P201 and P202 may be rounded.
  • planar shape of the projections P21 and P22 may be substantially W-shaped, and each of the projections P21 and P22 may have a plurality of tips P201 or P202.
  • the edge P211 of the protrusion P21 and the edge P221 of the protrusion P22 may not be tapered.
  • a step may be formed at the edge P211 of the protrusion P21 and the edge P221 of the protrusion P22.
  • a step may be formed in the edge P211 of the protrusion P21 and the edge P221 of the protrusion P22, and a part (for example, the lower stage) may be tapered.
  • a part for example, the lower stage
  • not only the edge but also the entire protrusions P21 and P22 may be tapered.
  • Arrangement of the electronic device arranged in the cavity R10 (opening) is arbitrary.
  • the electronic components 200a and 200b may be arranged in the short direction.
  • the number of electronic devices arranged in the cavity R10 (opening) is arbitrary as long as it is plural.
  • three electronic components 200a, 200b, and 200c may be accommodated in the cavity R10.
  • the tips of the protrusions protrusions P21 and P22
  • the projecting part P21 and the projecting part P22 are formed on opposing wall surfaces at a position that divides the cavity R10 into approximately three equal parts, and the tip ends face each other to make a pair.
  • the width of the cavity R10 is narrowed, and the space of the cavity R10 is divided into three spaces for accommodating the electronic components 200a to 200c.
  • the electronic component 200a is surrounded by the wall surface F11 of the non-projection part, the tip surface F21 of the projection part P21, and the tip surface F22 of the projection part P22.
  • the electronic component 200b is surrounded by the wall surface F12 of the non-projection portion, the tip surface F21 of the projection portion P21, and the tip surface F22 of the projection portion P22.
  • the electronic component 200c is surrounded by the wall surface F13 of the non-projection part, the tip surface F21 of the projection part P21, and the tip surface F22 of the projection part P22.
  • each electronic component 200a, 200b, 200c, and 200d may be accommodated in the cavity R10.
  • the tip of the protrusion P21 enters between the adjacent electronic component 200a and the electronic component 200b
  • the tip of the protrusion P22 enters between the adjacent electronic component 200b and the electronic component 200c
  • the tip of the protrusion P23 enters between the adjacent electronic component 200c and the electronic component 200d
  • the tip of the protrusion P24 enters between the adjacent electronic component 200d and the electronic component 200a.
  • the electronic components 200a to 200d are surrounded by the wall surface of the cavity R10 (the cut surface of the substrate 100). However, each of the electronic components 200a to 200d is not surrounded by the wall surface of the cavity R10. In contrast, in the example of FIG. 35, an isolated island-shaped block P30 as a part of the substrate 100 is provided between the electronic components 200a to 200d, so that each of the electronic components 200a to 200d cuts the substrate 100. Surrounded by a face. Specifically, the electronic component 200a is surrounded by the wall surface F11 of the non-projection portion, the tip surface F21 of the projection portion P21, the tip surface F24 of the projection portion P24, and the side surface F30 of the block P30.
  • the electronic component 200b is surrounded by the wall surface F12 of the non-projection part, the tip surface F21 of the projection part P21, the tip surface F22 of the projection part P22, and the side surface F30 of the block P30.
  • the electronic component 200c is surrounded by the wall surface F13 of the non-projection part, the tip surface F22 of the projection part P22, the tip surface F23 of the projection part P23, and the side surface F30 of the block P30.
  • the electronic component 200d is surrounded by the wall surface F14 of the non-projection portion, the tip surface F23 of the projection portion P23, the tip surface F24 of the projection portion P24, and the side surface F30 of the block P30. Since each of the electronic components 200a to 200d is surrounded by the cut surface of the substrate 100, the positional deviation of the electronic components 200a to 200d can be more reliably suppressed.
  • the pair of protrusions are formed on the opposing wall surfaces of the cavity R10 (opening) and the tips face each other.
  • the protrusion P21 may be formed on the wall surface of the cavity R10, and the protrusion may not be formed on the opposite wall surface. If the tip of the protrusion is inserted between the adjacent electronic devices at least at one place, it is possible to prevent a short circuit between the adjacent electronic devices.
  • the protrusion is formed as a part of the substrate 100, but the protrusion may be formed separately from the substrate 100.
  • the substrate 100 and the protrusions P21 and P22 are formed separately, and the protrusions P21 and P22 are connected to the wall surface of the cavity R10 (the cut surface of the substrate 100) later by an adhesive or the like. May be.
  • the electronic components 200a and 200b have the single-sided via structure, but the present invention is not limited to this.
  • a wiring board having via conductors 311b, 312b, 321b, and 322b electrically connected to the electrodes 210 and 220 of the electronic components 200a and 200b on both sides of the electronic components 200a and 200b may be used. .
  • What is built in the wiring board 10 is not limited to a capacitor, and may be other electronic components.
  • an electronic component 601a made of an inductor and an electronic component 601b made of a capacitor may be accommodated in one cavity R10.
  • the tip P201 of the projection P21 and the tip P202 of the projection P22 enter between the adjacent electronic components 601a and 601b (see FIGS. 4A and 4B), the short circuit (conduction) between the electronic components 601a and 601b is suppressed. Is done.
  • the electronic component 601a is composed of two one-turn inductors as shown in FIG. 39B, for example.
  • Each inductor is formed in a spiral shape and a substantially circular shape in plan view (specifically, a substantially square shape) by a four-layer conductor pattern.
  • the inductors are connected in parallel to each other.
  • the wiring board 10 is not limited to electronic components, and may be other wiring boards.
  • the wiring boards 602a and 602b may be accommodated in one cavity R10.
  • the tip P201 of the projection P21 and the tip P202 of the projection P22 enter between the adjacent wiring boards 602a and 602b (see FIGS. 4A and 4B)
  • the short circuit (conduction) between the wiring boards 602a and 602b is suppressed. Is done.
  • the pad (external connection terminal) of the wiring board 602a is electrically connected to the conductor layers 110 and 120 via the via conductors 311b and 321b.
  • the pads (external connection terminals) of the wiring board 602b are electrically connected to the conductor layers 110 and 120 through the via conductors 312b and 322b.
  • the wiring boards 602a and 602b have conductors at a higher density than the wiring board 10, for example, because each conductor layer has a fine conductor pattern, or because an interlayer insulating layer between conductor layers is thin. It is preferable.
  • the double-sided wiring board (wiring board 10) having the conductor layers on both sides of the core substrate is shown, but the present invention is not limited to this.
  • a single-sided wiring board having a conductor layer only on one side of the core substrate (substrate 100) may be used.
  • electronic components 603a and 603b made of IC chips are accommodated in one cavity R10.
  • the cavity R10 (the storage space for the electronic components 200a and 200b) may be a hole (concave portion) that does not penetrate the substrate 100.
  • the thickness of the substrate 100 and the thickness of the electronic components 200a and 200b are substantially the same is shown, but the present invention is not limited to this.
  • the thickness of the substrate 100 may be larger than the thickness of the electronic components 603a and 603b.
  • a wiring board having two or more build-up layers on one side of the core substrate may be used. Further, the number of buildup layers may be different between the first surface F1 side of the substrate 100 and the second surface F2 side of the substrate 100. However, in order to relieve stress, it is preferable to increase the symmetry of the front and back by making the number of buildup layers the same on the first surface F1 side of the substrate 100 and the second surface F2 side of the substrate 100. Conceivable.
  • the substrate 100 may be an insulating substrate containing a metal plate 100a (for example, copper foil). In such a substrate 100, heat dissipation is improved by the metal plate 100a.
  • the via conductor 100b reaching the metal plate 100a is formed on the substrate 100, and the metal plate 100a and the ground line (conductor patterns included in the conductor layers 301 and 302) are mutually connected via the via conductor 100b. Electrically connected.
  • the planar shape of the metal plate 100a is arbitrary, and may be a quadrangle or a circle.
  • FIG. 42 An example of a method for manufacturing the substrate 100 (core substrate) shown in FIG. 42 will be described with reference to FIGS. 43A and 43B.
  • insulating layers 2001 and 2002 are disposed so as to sandwich a metal plate 100a made of, for example, copper foil, copper foil 1001 is further disposed on insulating layer 2001, and copper foil is disposed on insulating layer 2002. 1002 is arranged.
  • a metal plate 100a made of, for example, copper foil
  • copper foil 1001 is further disposed on insulating layer 2001
  • copper foil is disposed on insulating layer 2002.
  • 1002 is arranged.
  • Each of the insulating layers 2001 and 2002 is made of, for example, a glass prepreg.
  • the configuration of the wiring board 10 (in particular, the type, performance, dimensions, material, shape, number of layers, arrangement, etc. of the components) can be arbitrarily changed without departing from the spirit of the present invention.
  • the shape of the electrode of the chip capacitor disposed in the cavity R10 (opening) is not limited to the U-shape, and for example, the capacitor body 201 may be sandwiched between flat electrode pairs.
  • the type of the electronic device arranged in the cavity R10 (opening) is arbitrary.
  • any electronic component such as an active component such as an IC circuit or a wiring board can be adopted.
  • Each via conductor is not limited to a filled conductor, and may be a conformal conductor, for example.
  • the electronic device arranged in the cavity R10 may not be mounted by via connection (via conductor) but may be mounted by other methods such as wire bonding connection.
  • the method of manufacturing the wiring board is not limited to the order and contents shown in FIG. 8, and the order and contents can be arbitrarily changed without departing from the spirit of the present invention. Moreover, you may omit the process which is not required according to a use etc.
  • each conductor layer is arbitrary.
  • processing may be performed by wet or dry etching.
  • processing by etching it is considered preferable to protect portions that are not desired to be removed in advance with a resist or the like.
  • planar shape of the protrusion shown in any of FIGS. 25 to 30, the cross-sectional shape of the protrusion shown in any of FIGS. 31A to 31D, and the number of electronic devices shown in any of FIGS. And arrangement may be arbitrarily combined.
  • the wiring board according to the present invention is suitable for forming an electric circuit of a built-in electronic component. Moreover, the manufacturing method of the wiring board which concerns on this invention is suitable for manufacture of a wiring board.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

　配線板（１０）が、開口部（Ｒ１０）を有する基板（１００）と、１つの開口部（Ｒ１０）に配置される複数の電子デバイス（２００ａ、２００ｂ）と、基板（１００）上及び電子デバイス（２００ａ、２００ｂ）上に配置される絶縁層（１０１、１０２）と、絶縁層（１０１、１０２）上に配置される導体層（１１０、１２０）と、を有する配線板であって、開口部（Ｒ１０）の壁面に突起（Ｐ２１、Ｐ２２）が形成され、少なくとも一箇所で、隣り合う電子デバイス（２００ａ、２００ｂ）の間に突起（Ｐ２１、Ｐ２２）の先端が入り込んでいる。

Description

配線板及びその製造方法
　本発明は、配線板及びその製造方法に関する。
　特許文献１には、開口部が形成された基板と、その開口部に収容される複数の電子部品と、基板上及び電子部品上に形成される絶縁層と、絶縁層上に形成される導体層と、導体層と電子部品の電極とを互いに電気的に接続するビア導体と、を有する配線板が開示されている。
特開２００２－１１８３６８号公報
　特許文献１に記載される配線板では、１つの開口部に複数の電子部品を収容する際、電子部品の位置ずれが生じ易い。具体的には、実装時において、又は実装後の充填樹脂の流動性に起因して、電子部品の位置ずれが生じることがある。そして、電子部品の位置ずれが生じると、電子部品とビア導体との接続不良が生じ易くなる。特に電子部品が側面電極を有する場合には、隣り合う電極間でのショートなども懸念されるようになる。
　本発明は、こうした実情に鑑みてなされたものであり、１つの開口部に複数の電子デバイスを収容する場合において、電子デバイスの位置ずれを抑制することを目的とする。また、本発明は、配線板に内蔵される電子デバイスの電気的な接続の信頼性を高めることを他の目的とする。
　本発明に係る配線板は、開口部を有する基板と、１つの前記開口部に配置される複数の電子デバイスと、前記基板上及び前記電子デバイス上に配置される絶縁層と、前記絶縁層上に配置される導体層と、を有する配線板であって、前記開口部の壁面に突起が形成され、少なくとも一箇所で、隣り合う前記電子デバイスの間に前記突起の先端が入り込んでいる。
　本発明に係る配線板の製造方法は、基板を準備することと、前記基板に、壁面に突起を有する開口部を形成することと、少なくとも一箇所で、隣り合う電子デバイスの間に前記突起の先端が入り込むように、複数の電子デバイスを１つの前記開口部に配置することと、前記基板上及び前記電子デバイス上に絶縁層を形成することと、前記絶縁層上に導体層を形成することと、を含む。
　本発明によれば、例えば１つの開口部に複数の電子デバイスを収容する場合において、電子デバイスの位置ずれを抑制することが可能になる。また、本発明によれば、この効果に加えて又はこの効果に代えて、配線板に内蔵される電子デバイスの電気的な接続の信頼性が高められるという効果が奏される場合がある。
本発明の実施形態に係る配線板の断面図である。 電子部品が基板（コア基板）のキャビティに収容された状態を示す平面図である。 図２のＢ－Ｂ断面図である。 隣り合う電子部品の間を拡大して示す図である。 隣り合う電子部品がずれて配置された例を示す図である。 隣り合う電子部品の間で、突起により電子部品の移動が規制される様子を示す図である。 キャビティの縁部で、キャビティの壁面により電子部品の移動が規制される様子を示す図である。 本発明の実施形態に係る配線板に内蔵されるチップコンデンサの断面図である。 本発明の実施形態に係る配線板に内蔵されるチップコンデンサの平面図である。 本発明の実施形態に係る配線板の製造方法を示すフローチャートである。 図８に示す製造方法において、コア部を形成する第１の工程を説明するための図である。 図８に示す製造方法において、コア部を形成する第２の工程を説明するための図である。 図８に示す製造方法において、コア部を形成する第３の工程を説明するための図である。 図８に示す製造方法において、コア部を形成する第４の工程を説明するための図である。 図８に示す製造方法において、キャビティを形成する工程を説明するための図である。 図８に示す製造方法において、キャビティを形成するための第１の方法を説明するための図である。 図８に示す製造方法において、キャビティを形成するための第２の方法を説明するための図である。 図８に示す製造方法において、キャビティを形成するための第３の方法を説明するための図である。 図８に示す製造方法において、キャビティ形成後のコア基板を示す図である。 図８に示す製造方法において、キャビティが形成されたコア基板をキャリアに取り付ける工程を説明するための図である。 図８に示す製造方法において、キャビティ内に複数の電子部品を配置する工程を説明するための図である。 図８に示す製造方法において、キャビティ内に複数の電子部品が配置された状態を示す図である。 図８に示す製造方法において、絶縁基板上及び電子部品上に、第１の層間絶縁層及び第１の銅箔を形成する工程を説明するための図である。 図８に示す製造方法において、プレス工程を説明するための図である。 図１７のプレス後の状態を示す図である。 図８に示す製造方法において、キャリア除去後、絶縁基板上及び電子部品上に、第２の層間絶縁層及び第２の銅箔を形成する工程を説明するための図である。 図８に示す製造方法において、第１、第２の層間絶縁層上に導体層を形成し、各導体層と電子部品の電極とを互いに電気的に接続するための第１の工程を説明するための図である。 図２０の工程の後の第２の工程を説明するための図である。 図２１の工程の後の第３の工程を説明するための図である。 本発明の実施形態に係る配線板の表面に電子部品を実装する工程を説明するための図である。 本発明の他の実施形態に係る配線板において、キャビティの形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第１の平面形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第２の平面形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第３の平面形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第４の平面形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第５の平面形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第６の平面形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第１の断面形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第２の断面形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第３の断面形状を示す図である。 本発明の他の実施形態に係る配線板において、突起の第４の断面形状を示す図である。 本発明の他の実施形態に係る配線板に内蔵される電子デバイスの配置を示す平面図である。 本発明の他の実施形態において、３つの電子デバイスが内蔵される配線板を示す平面図である。 本発明の他の実施形態において、４つの電子デバイスが内蔵される配線板を示す平面図である。 本発明の他の実施形態において、４つの電子デバイスの各々が基板の切断面によって囲まれる配線板を示す平面図である。 本発明の他の実施形態において、対をなさない突起を有する配線板を示す平面図である。 本発明の他の実施形態において、基板（コア基板）とは別に形成された突起を有する配線板を示す平面図である。 本発明の他の実施形態において、両面ビア構造を有する配線板を示す図である。 本発明の他の実施形態において、コンデンサと共にインダクタを内蔵する配線板を示す図である。 図３９Ａに示す配線板に内蔵されるインダクタの構造を示す図である。 本発明の他の実施形態において、電子部品に代えて、他の配線板を内蔵する配線板を示す図である。 本発明の他の実施形態において、片面配線板を示す図である。 本発明の他の実施形態において、金属板を内蔵するコア基板を有する配線板を示す図である。 図４２に示す配線板に用いられるコア基板を製造する第１工程を説明するための図である。 図４３Ａの工程の後の第２の工程を説明するための図である。
　以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向に相当する配線板の積層方向（又は配線板の厚み方向）を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（又は各層の側方）を指す。配線板の主面は、Ｘ－Ｙ平面となる。また、配線板の側面は、Ｘ－Ｚ平面又はＹ－Ｚ平面となる。
　相反する法線方向を向いた２つの主面を、第１面又は第３面（Ｚ１側の面）、第２面又は第４面（Ｚ２側の面）という。積層方向において、コアに近い側を下層（又は内層側）、コアから遠い側を上層（又は外層側）という。直上は、Ｚ方向（Ｚ１側又はＺ２側）を意味する。平面形状は、特に指定がなければ、Ｘ－Ｙ平面の形状を意味する。
　導体層は、一乃至複数の導体パターンで構成される層である。導体層は、電気回路を構成する導体パターン、例えば配線（グランドも含む）、パッド、又はランド等を含む場合もあれば、電気回路を構成しない面状の導体パターン等を含む場合もある。
　開口部には、孔や溝のほか、切欠や切れ目等も含まれる。孔は貫通孔に限られず、非貫通の孔も含めて、孔という。孔には、ビアホール及びスルーホールが含まれる。以下、ビアホール内（壁面又は底面）に形成される導体をビア導体といい、スルーホール内（壁面）に形成される導体をスルーホール導体という。
　めっきには、電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）やＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。
　「囲む」には、切れ目のないリングで１つの領域を完全に閉じていることのほか、一部切れ目のあるリングで１つの領域を囲んでいることなども、含まれる。リングとは、線の両端をつないで出来る平面図形をいい、円だけでなく、多角形なども、リングに含まれる。
　「準備すること」には、材料や部品を購入して自ら製造することのほかに、完成品を購入して使用することなども含まれる。
　「電子デバイスが開口部に配置されること」には、電子デバイスの全体が開口部に完全に収容されることのほか、電子デバイスの一部のみが開口部に配置されることも含まれる。
　以下、本発明を具体化した実施形態について、図面を参照しつつ詳細に説明する。
　本実施形態に係る配線板１０は、図１に示すように、基板１００（絶縁基板）と、絶縁層１０１及び１０２（層間絶縁層）と、導体層１１０及び１２０と、電子部品２００ａ及び２００ｂ（電子デバイス）と、ソルダーレジスト１１、１２と、を有する。電子部品２００ａ及び２００ｂはそれぞれ、配線板１０に内蔵される。なお、本実施形態の配線板１０は、リジッド配線板である。ただし、配線板１０は、フレキシブル配線板であってもよい。以下、基板１００の表裏面（２つの主面）の一方を第１面Ｆ１、他方を第２面Ｆ２という。また、電子部品２００ａ及び２００ｂの表裏面（２つの主面）のうち、第１面Ｆ１と同じ方向を向く面を第３面Ｆ３といい、他方を第４面Ｆ４という。
　基板１００は、絶縁性を有し、配線板１０のコア基板となる。基板１００（コア基板）にはスルーホール３００ａが形成され、スルーホール３００ａ内に導体（例えば銅めっき）が充填されることにより、スルーホール導体３００ｂが形成される。スルーホール導体３００ｂの形状は、例えば砂時計状（鼓状）である。すなわち、スルーホール導体３００ｂは括れ部３００ｃを有し、スルーホール導体３００ｂの幅は、第１面Ｆ１から括れ部３００ｃに近づくにつれて徐々に小さくなり、また、第２面Ｆ２から括れ部３００ｃに近づくにつれて徐々に小さくなる。しかしこれに限られず、スルーホール導体３００ｂの形状は任意であり、例えば略円柱であってもよい。
　基板１００の第１面Ｆ１上には導体層３０１が形成され、基板１００の第２面Ｆ２上には導体層３０２が形成される。導体層３０１、３０２にはそれぞれ、スルーホール導体３００ｂのランドが含まれる。導体層３０１と導体層３０２とは、スルーホール導体３００ｂを介して、互いに電気的に接続される。
　基板１００は、基板１００を貫通する開口部を有する。詳しくは、基板１００には、開口部としてのキャビティＲ１０が形成され、キャビティＲ１０には電子部品２００ａ及び２００ｂが収容される。本実施形態では、キャビティＲ１０が、基板１００を貫通する孔からなる。電子部品２００ａ及び２００ｂはそれぞれ、キャビティＲ１０に配置されることにより、基板１００の側方（Ｘ方向又はＹ方向）に位置する。すなわち、本実施形態では、１つの開口部（キャビティＲ１０）内に複数の電子デバイス（電子部品２００ａ及び２００ｂ）が配置される。また、本実施形態では、電子部品２００ａ及び２００ｂの各々の略全体がキャビティＲ１０に完全に収容される。しかしこれに限られず、電子部品２００ａ及び２００ｂの一部のみがキャビティＲ１０に配置されてもよい。
　図２に、電子部品２００ａ及び２００ｂが基板１００（コア基板）のキャビティＲ１０に収容された状態を示す。なお、図１は、図２のＡ－Ａ断面図に相当し、図３は、図２のＢ－Ｂ断面図に相当する。
　図２に示されるように、キャビティＲ１０の両端（第１面Ｆ１側及び第２面Ｆ２側）の開口形状はそれぞれ、概ね長方形状になっているが、キャビティＲ１０（開口部）の壁面に突起（突起部Ｐ２１及びＰ２２）が形成されることによって、一部がくびれている。
　キャビティＲ１０の壁面は、非突起部の壁面Ｆ１１、Ｆ１２と、突起部Ｐ２１の先端面Ｆ２１と、突起部Ｐ２２の先端面Ｆ２２と、を含む。突起部Ｐ２１と突起部Ｐ２２とは、キャビティＲ１０を略二分する位置の対向する壁面に形成され、先端同士が向き合って対をなす。突起部Ｐ２１及びＰ２２により、キャビティＲ１０の幅は狭められ、キャビティＲ１０のスペースが、電子部品２００ａを収容するためのスペースと電子部品２００ｂを収容するためのスペースとに区分される。本実施形態では、突起部Ｐ２１及びＰ２２が、キャビティＲ１０（開口部）を略等分（例えば略二分）する位置の対向する壁面に形成される。そして、突起部Ｐ２１及びＰ２２により区分されたスペースの各々に、電子デバイス（電子部品２００ａ又は２００ｂ）が収容される。
　本実施形態では、電子部品２００ａ及び２００ｂの各々が、キャビティＲ１０の壁面（基板１００の切断面）によって囲まれる。電子部品２００ａは、非突起部の壁面Ｆ１１と、突起部Ｐ２１の先端面Ｆ２１と、突起部Ｐ２２の先端面Ｆ２２とによって、囲まれる。電子部品２００ｂは、非突起部の壁面Ｆ１２と、突起部Ｐ２１の先端面Ｆ２１と、突起部Ｐ２２の先端面Ｆ２２とによって、囲まれる。
　本実施形態では、図４Ａに示すように、隣り合う電子部品２００ａ及び２００ｂの間（図４Ａ中に一点鎖線で示す領域Ｒ２）に、突起部Ｐ２１の先端Ｐ２０１及び突起部Ｐ２２の先端Ｐ２０２が入り込んでいる。これにより、電子部品２００ａ及び２００ｂを互いに近づけるような力が働いた場合に、電子部品２００ａ及び２００ｂの近づく方向への移動は突起部Ｐ２１、Ｐ２２で規制されるようになる。このため、電子部品２００ａと電子部品２００ｂとは接触しにくくなる。その結果、側面電極を有する電子部品２００ａ及び２００ｂ間のショート（導通）が抑制される。なお、図４Ｂに示すように、電子部品２００ａと電子部品２００ｂとが例えばＹ方向にずれて配置された場合でも、隣り合う電子部品２００ａ及び２００ｂの間（図４Ｂ中に一点鎖線で示す領域Ｒ２）に、突起部Ｐ２１の先端Ｐ２０１及び突起部Ｐ２２の先端Ｐ２０２が入り込むことで、同様の効果が得られる。
　本実施形態では、突起部Ｐ２１及びＰ２２の平面形状がそれぞれラッパ形である。突起部Ｐ２１及びＰ２２はそれぞれ、先端に向かって幅が狭くなり、その幅が狭くなる度合いは先端に近づくほど小さくなる裾部と、長方形状の先端部と、を有する。こうした形状を有する突起部Ｐ２１及びＰ２２は、レーザ加工性、部品実装性、及び強度の点で優れる。ただしこれに限られず、突起部Ｐ２１及びＰ２２の形状は任意である（例えば、後述の図２５～図３０参照）。
　突起部Ｐ２１の先端面Ｆ２１及び突起部Ｐ２２の先端面Ｆ２２はそれぞれ、基板１００の切断面からなる。本実施形態では、先端面Ｆ２１、Ｆ２２が、レーザによる切断面からなる。ただしこれに限られず、例えば先端面Ｆ２１、Ｆ２２が、金型による切断面からなってもよい。また、突起部Ｐ２１及びＰ２２を、基板１００とは別に設けてもよい（例えば、後述の図３７参照）。
　本実施形態では、キャビティＲ１０の壁面（非突起部の壁面Ｆ１１、Ｆ１２、突起部Ｐ２１の先端面Ｆ２１、及び突起部Ｐ２２の先端面Ｆ２２）が、テーパ面からなる。本実施形態では、図３に示すように、基板１００の第１面Ｆ１とキャビティＲ１０の壁面（テーパ面）との角度θ１１、θ１２が鈍角である。このため、キャビティＲ１０の壁面は、第２面Ｆ２側（Ｚ２側）へ向かうほど、キャビティＲ１０の内側へ突出する。
　本実施形態では、電子部品２００ａ、２００ｂ（電子デバイス）の各々を囲むキャビティＲ１０の壁面（基板１００の切断面）の全てが、テーパ面からなる。これにより、電子部品２００ａ及び２００ｂが互いに近づこうとしても、図５Ａに示すように、突起部Ｐ２１及びＰ２２でその移動が規制されるとともに、突起部Ｐ２１の先端面Ｆ２１又は突起部Ｐ２２の先端面Ｆ２２の坂により、電子部品２００ａ及び２００ｂに、両者を離間させる方向への力が働くようになる。また、電子部品２００ａ及び２００ｂがキャビティＲ１０の外へ出ようとしても、図５Ｂに示すように、非突起部の壁面Ｆ１１、Ｆ１２でその移動が規制されるとともに、非突起部の壁面Ｆ１１又はＦ１２の坂により、電子部品２００ａ及び２００ｂに、キャビティＲ１０内側への力が働くようになる。その結果、電子部品２００ａ及び２００ｂの位置ずれが生じにくくなる。
　また、キャビティＲ１０の一端（Ｚ１側）の開口面積は、他端（Ｚ２側）の開口面積よりも大きくなる。このため、基板１００の第１面Ｆ１側（Ｚ１側）から電子部品２００ａ、２００ｂをキャビティＲ１０に入れ易い。
　本実施形態では、突起部Ｐ２１が、図３に示すように、キャビティＲ１０（領域Ｒ２）に近接して、縁部Ｐ２１１を有する。また、突起部Ｐ２２は、キャビティＲ１０（領域Ｒ２）に近接して、縁部Ｐ２２１を有する。本実施形態では、縁部Ｐ２１１及びＰ２２１がそれぞれテーパしている。しかしこれに限られず、突起部Ｐ２１及びＰ２２において、縁部Ｐ２１１、Ｐ２２１はテーパしていなくてもよい（例えば、後述の図３１Ａ参照）。
　ここで、図２～図４Ｂ中に示す各寸法の好ましい値の一例を示す。
　キャビティＲ１０の長手方向（Ｘ方向）の幅Ｄ１は、約２１６０μｍであり、キャビティＲ１０の短手方向（Ｙ方向）の幅Ｄ２は、約５８０μｍである。
　電子部品２００ａ又は２００ｂとキャビティＲ１０とのクリアランスは約８０μｍである。電子部品２００ａと電子部品２００ｂとの距離（領域Ｒ２の幅）は、約８０～１００μｍの範囲にある。
　突起部Ｐ２１の幅Ｄ３１は、約８０～１００μｍの範囲にあることが好ましい。中でも好ましい一例では、突起部Ｐ２１の幅Ｄ３１は約８０μｍであり、裾部の幅Ｄ３１１は約３０μｍであり、先端部の幅Ｄ３１２は約２０μｍである。突起部Ｐ２１の突出量Ｄ３２は、約１２５μｍである。このうち、裾部の長さＤ３２１は約４０μｍであり、先端部の長さＤ３２２は約８５μｍである。また、縁部Ｐ２１２の幅Ｄ３４は約２５μｍである。突起部Ｐ２２における各寸法は、例えば突起部Ｐ２１と同じである。ただしこれに限られず、突起部Ｐ２１と突起部Ｐ２２とを互いに異なる寸法にしてもよい。
　基板１００の第１面Ｆ１と突起部Ｐ２１の先端面Ｆ２１との角度θ１１は、約１２５°である。また、基板１００の第１面Ｆ１と突起部Ｐ２２の先端面Ｆ２２との角度θ１２は、約１２５°である。
　突起部Ｐ２１の先端Ｐ２０１と突起部Ｐ２２の先端Ｐ２０２との隙間の幅Ｄ３３は、約３３０μｍである。幅Ｄ３３は、電子部品２００ａ又は２００ｂの短手方向（Ｙ方向）の幅Ｄ２２よりも狭いことが好ましい。こうした寸法であれば、電子部品２００ａと電子部品２００ｂとが互いに近づくのを両者の間に位置する突起部Ｐ２１、Ｐ２２が妨げるため、電子部品２００ａと電子部品２００ｂとが接触しにくくなる。
　本実施形態では、キャビティＲ１０における電子部品２００ａ及び２００ｂと基板１００との間（領域Ｒ１）、及び、電子部品２００ａと電子部品２００ｂとの間（領域Ｒ２）にそれぞれ、絶縁体１０１ａが充填される。本実施形態では、絶縁体１０１ａが、上層の絶縁層１０１（詳しくは樹脂絶縁層）を構成する絶縁材料（詳しくは樹脂）からなる（より詳しくは、後述の図１７参照）。絶縁体１０１ａは、基板１００及び電子部品２００ａ、２００ｂのいずれよりも大きな熱膨張係数を有する。絶縁体１０１ａは、電子部品２００ａ及び２００ｂの周りを完全に覆う。これにより、電子部品２００ａ及び２００ｂが、絶縁体１０１ａ（樹脂）で保護されるとともに、所定の位置に固定される。
　絶縁層１０１は、基板１００の第１面Ｆ１上及び電子部品２００ａ及び２００ｂの第３面Ｆ３上に形成される。絶縁層１０２は、基板１００の第２面Ｆ２上及び電子部品２００ａ及び２００ｂの第４面Ｆ４上に形成される。絶縁層１０１は、キャビティＲ１０（孔）の一方（第１面Ｆ１側）の開口を塞いでおり、絶縁層１０２は、キャビティＲ１０（孔）の他方（第２面Ｆ２側）の開口を塞いでいる。導体層１１０は、絶縁層１０１上に形成され、導体層１２０は、絶縁層１０２上に形成される。本実施形態では、導体層１１０及び１２０が、最外層となる。ただしこれに限られず、より多くの層間絶縁層及び導体層を積層してもよい。
　導体層１１０は、第１面Ｆ１側の最外の導体層となり、導体層１２０は、第２面Ｆ２側の最外の導体層となる。導体層１１０、１２０上にはそれぞれ、ソルダーレジスト１１、１２が形成される。ただし、ソルダーレジスト１１、１２にはそれぞれ、開口部１１ａ、１２ａが形成されている。このため、導体層１１０の所定の部位（開口部１１ａに位置する部位）は、ソルダーレジスト１１に覆われず露出しており、パッドＰ１１となる。また、導体層１２０の所定の部位（開口部１２ａに位置する部位）は、パッドＰ１２となる。パッドＰ１１は、例えば他の配線板と電気的に接続するための外部接続端子となり、パッドＰ１２は、例えば電子部品を実装するための外部接続端子となる。ただしこれに限られず、パッドＰ１１、Ｐ１２の用途は任意である。
　本実施形態では、パッドＰ１１、Ｐ１２が、その表面に、例えばＮｉ／Ａｕ膜からなる耐食層を有する。耐食層は、電解めっき又はスパッタリング等により形成することができる。また、ＯＳＰ処理を行うことにより、有機保護膜からなる耐食層を形成してもよい。なお、耐食層は必須の構成ではなく、必要がなければ割愛してもよい。
　本実施形態では、パッドＰ１１、Ｐ１２（外部接続端子）が、電子部品２００ａ又は２００ｂ（電子デバイス）の直上に位置する。本実施形態の配線板１０では、配線板１０に内蔵された電子デバイスの位置ずれが生じにくいため、ビア導体（例えばビア導体３２１ｂ、３２２ｂ）などにより、それら電子デバイスの電極とその直上に配置された外部接続端子とを高い信頼性で電気的に接続し易い。
　絶縁層１０１には孔３１３ａ（ビアホール）が形成され、絶縁層１０２には孔３２１ａ、３２２ａ、３２３ａ（ビアホール）が形成されている。孔３１３ａ、３２１ａ、３２２ａ、３２３ａ内にそれぞれ導体（例えば銅のめっき）が充填されることにより、各孔内の導体がそれぞれ、ビア導体３１３ｂ、３２１ｂ、３２２ｂ、３２３ｂ（フィルド導体）となる。
　ビア導体３２１ｂ及び３２２ｂはそれぞれ、基板１００の第２面Ｆ２側から、電子部品２００ａ又は２００ｂの電極２１０及び２２０に電気的に接続される。このように、本実施形態では、電子部品２００ａ及び２００ｂが片面からビア導体に接続されている。以下、この構造を、片面ビア構造という。
　上記片面ビア構造により、電子部品２００ａ又は２００ｂの電極２１０、２２０と絶縁層１０２上の導体層１２０とが、ビア導体３２１ｂ又は３２２ｂを介して、互いに電気的に接続される。こうした構造では、内層に電気的接続が形成されるため、小型化に有利である。
　孔３１３ａ、３２３ａはそれぞれ、スルーホール導体３００ｂに達し、ビア導体３１３ｂ、３２３ｂは、基板１００の第１面Ｆ１側又は第２面Ｆ２側から、スルーホール導体３００ｂに電気的に接続される。ビア導体３１３ｂ及び３２３ｂはそれぞれ、スルーホール導体３００ｂの直上に配置される。そして、基板１００の第１面Ｆ１上の導体層３０１と絶縁層１０１上の導体層１１０とは、ビア導体３１３ｂを介して、互いに電気的に接続され、また、基板１００の第２面Ｆ２上の導体層３０２と絶縁層１０２上の導体層１２０とは、ビア導体３２３ｂを介して、互いに電気的に接続される。
　本実施形態では、ビア導体３１３ｂ、３２３ｂ及びスルーホール導体３００ｂが、いずれもフィルド導体であり、これらはＺ方向にスタックされている。こうしたスタック構造は、小型化に有利である。
　電子部品２００ａ及び２００ｂはそれぞれ、チップコンデンサからなる。具体的には、電子部品２００ａ及び２００ｂはそれぞれ、例えば図６に示すように、チップ型のＭＬＣＣ（積層セラミック・コンデンサ）であり、コンデンサ本体２０１と、Ｘ－Ｚ断面がＵ字状の電極２１０及び２２０と、を有する。コンデンサ本体２０１は、複数の誘電層２３１～２３９と複数の導体層２１１～２１４及び２２１～２２４とが交互に積層されて構成される。誘電層２３１～２３９はそれぞれ、例えばセラミックからなる。電極２１０及び２２０は、コンデンサ本体２０１の両端部にそれぞれ形成されている。コンデンサ本体２０１は、下面（第４面Ｆ４側の面）から、側面、そして上面（第３面Ｆ３側の面）にかけて、電極２１０及び２２０で覆われる。ここで、電極２１０は、コンデンサ本体２０１の上面の一部を覆う上部２１０ａと、コンデンサ本体２０１の側面全体を覆う側部２１０ｂと、コンデンサ本体２０１の下面の一部を覆う下部２１０ｃと、から構成される。また、電極２２０は、コンデンサ本体２０１の上面の一部を覆う上部２２０ａと、コンデンサ本体２０１の側面全体を覆う側部２２０ｂと、コンデンサ本体２０１の下面の一部を覆う下部２２０ｃと、から構成される。
　電極２１０と電極２２０との間に位置するコンデンサ本体２０１の中央部は、図６に示されるように、電極２１０、２２０に覆われず、誘電層２３１、２３９（セラミック）が露出するため、比較的強度が弱くなる。しかし、電子部品２００ａ及び２００ｂが配線板１０に実装（内蔵）された状態においては、コンデンサ本体２０１の中央部は絶縁体１０１ａ（樹脂）等で覆われるため、絶縁体１０１ａ等により、コンデンサ本体２０１が保護されると考えられる。
　ここで、図７中に示す各寸法の好ましい値の一例を示す。
　電子部品２００ａの長手方向（Ｘ方向）の幅Ｄ２１は、約１０００μｍであり、電子部品２００ａの短手方向（Ｙ方向）の幅Ｄ２２は、約５００μｍである。電極２１０の上部２１０ａ又は下部２１０ｃの幅Ｄ２３は、約２３０μｍである。電極２２０の寸法は、例えば電極２１０と同様である。電子部品２００ｂの寸法は、例えば電子部品２００ａと同様である。
　ビア導体３２１ｂ又は３２２ｂのピッチＤ２４は、例えば約７７０μｍである。
　本実施形態において、基板１００、絶縁層１０１、１０２、ソルダーレジスト１１、１２、及び電子部品２００ａ、２００ｂの形状は、それぞれ例えば矩形板状である。ただしこれに限られず、これら基板１００等の形状は任意である。
　基板１００の厚さは、例えば約１００μｍである。電子部品２００ａ、２００ｂの厚さ（電極まで含めた厚さ）はそれぞれ、例えば約１５０μｍである。配線板１０の厚さ（ソルダーレジスト１１からソルダーレジスト１２までの厚さ）は、例えば約２９０μｍである。
　基板１００は、例えばガラスクロス（心材）にエポキシ樹脂を含浸させたもの（以下、ガラエポという）からなる。心材は、主材料（本実施形態ではエポキシ樹脂）よりも熱膨張率の小さい材料である。心材としては、例えばガラス繊維（例えばガラス布又はガラス不織布）、アラミド繊維（例えばアラミド不織布）、又はシリカフィラー等の無機材料が好ましいと考えられる。ただし、基板１００の材料は、基本的に任意である。例えばエポキシ樹脂に代えて、ポリエステル樹脂、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）、イミド樹脂（ポリイミド）、フェノール樹脂、又はアリル化フェニレンエーテル樹脂（Ａ－ＰＰＥ樹脂）等を用いてもよい。基板１００は、異種材料からなる複数の層から構成されていてもよい。
　本実施形態では、絶縁層１０１及び１０２の各々が、心材を樹脂に含浸してなる。絶縁層１０１及び１０２が心材を含む樹脂からなることで、絶縁層１０１及び１０２に窪みが形成されにくくなり、絶縁層１０１及び１０２上に形成される導体パターンの断線が抑制されるようになる。絶縁層１０１、１０２は、例えばガラエポからなる。ただしこれに限定されず、例えば絶縁層１０１、１０２は心材を含まない樹脂からなってもよい。また、絶縁層１０１、１０２の材料は、基本的に任意である。例えばエポキシ樹脂に代えて、ポリエステル樹脂、ビスマレイミドトリアジン樹脂（ＢＴ樹脂）、イミド樹脂（ポリイミド）、フェノール樹脂、又はアリル化フェニレンエーテル樹脂（Ａ－ＰＰＥ樹脂）等を用いてもよい。各絶縁層は、異種材料からなる複数の層から構成されていてもよい。
　ビア導体３１３ｂ、３２１ｂ、３２２ｂ、３２３ｂの各々は、例えば銅めっきからなる。これらビア導体３１３ｂ等の形状は、例えば基板１００（コア基板）又は電子部品２００ａ、２００ｂから上層に向かって拡径されるようにテーパしたテーパ円柱（円錐台）である。しかしこれに限定されず、ビア導体の形状は任意である。
　導体層１１０は、銅箔（下層）と、銅めっき（上層）と、から構成され、導体層１２０は、銅箔（下層）と、銅めっき（上層）と、から構成される。導体層１１０、１２０は、例えば電気回路を構成する配線、ランド、及び配線板１０の強度を高めるための面状パターンなどを有する。
　なお、各導体層及び各ビア導体の材料は、導体であれば任意であり、金属でも非金属でもよい。各導体層及び各ビア導体は、異種材料からなる複数の層から構成されていてもよい。
　本実施形態の配線板１０では、開口部（キャビティＲ１０）の壁面に突起（突起部Ｐ２１及びＰ２２）が形成され、隣り合う電子デバイス（電子部品２００ａ及び２００ｂ）の間にその突起の先端が入り込んでいる（図４Ａ及び図４Ｂ参照）。このため、１つの開口部に複数の電子デバイスを収容する場合において、電子デバイスの位置ずれを抑制することが可能になる。また、電子デバイスの位置ずれが抑制されることで、配線板１０に内蔵される電子デバイスの電気的な接続（例えばビア接続）の信頼性を高めることが可能になる。また、１つの開口部において電子デバイス同士が接触しにくくなるため、側面電極を有する電子デバイス間のショートが抑制されるようになる。
　本実施形態の配線板１０は複数の電子デバイスを内蔵する。配線板１０では、１つの開口部に複数の電子デバイスが収容されるため、１つの開口部に１つの電子デバイスが収容される場合よりも、複数の電子デバイスを内蔵するために必要なスペースが少なくて済み、小型化に有利になる。このため、高密度配線を有するＣＳＰ（Chip Size Package）を実現し易くなる。また、大容量のキャパシタ機能を有する電子部品内蔵基板を実現し易くなり、高周波動作時での電圧降下の影響の小さいＣＳＰなども実現し易くなる。
　以下、図８等を参照して、配線板１０の製造方法について説明する。図８は、本実施形態に係る配線板１０の製造方法の概略的な内容及び手順を示すフローチャートである。
　ステップＳ１１では、基板１００等から構成されるコア部を形成する。
　具体的には、図９Ａに示すように、出発材料として両面銅張積層板１０００を準備する。両面銅張積層板１０００は、基板１００（コア基板）と、基板１００の第１面Ｆ１上に形成された銅箔１００１と、基板１００の第２面Ｆ２上に形成された銅箔１００２と、から構成される。本実施形態では、この段階において、基板１００が、完全に硬化した状態のガラエポからなる。
　続けて、図９Ｂに示すように、例えばＣＯ２レーザを用いて、第１面Ｆ１側からレーザを両面銅張積層板１０００に照射することにより孔１００３ａを形成し、第２面Ｆ２側からレーザを両面銅張積層板１０００に照射することにより孔１００３ｂを形成する。孔１００３ａと孔１００３ｂとは、Ｘ－Ｙ平面において略同じ位置に形成され、最終的にはつながって、両面銅張積層板１０００を貫通するスルーホール３００ａとなる。スルーホール３００ａの形状は、例えば砂時計状（鼓状）である。孔１００３ａと孔１００３ｂとの境界は括れ部３００ｃ（図１）に相当する。第１面Ｆ１に対するレーザ照射と第２面Ｆ２に対するレーザ照射とは、同時に行っても、片面ずつ行ってもよい。スルーホール３００ａを形成した後には、スルーホール３００ａについてデスミアを行うことが好ましい。デスミアにより、不要な導通（ショート）が抑制される。また、レーザ光の吸収効率を高めるため、レーザ照射に先立って銅箔１００１、１００２の表面を黒化処理してもよい。なお、スルーホール３００ａの形成は、ドリル又はエッチングなど、レーザ以外の方法で行ってもよい。ただし、レーザ加工であれば、微細な加工をし易い。
　続けて、例えばパネルめっき法により、図９Ｃに示すように、銅箔１００１、１００２上及びスルーホール３００ａ内に、例えば銅のめっき１００４を形成する。具体的には、まず無電解めっきを行い、続けてめっき液を用いて、その無電解めっき膜をシード層として電解めっきを行うことにより、めっき１００４を形成する。これにより、スルーホール３００ａにめっき１００４が充填され、スルーホール導体３００ｂが形成される。
　続けて、例えばエッチングレジスト及びエッチング液を用いて、基板１００の第１面Ｆ１及び第２面Ｆ２に形成された各導体層のパターニングを行う。具体的には、導体層３０１、３０２に対応したパターンを有するエッチングレジストで各導体層を覆い、各導体層の、エッチングレジストで覆われない部分（エッチングレジストの開口部で露出する部位）を、エッチングで除去する。これにより、図９Ｄに示すように、基板１００の第１面Ｆ１、第２面Ｆ２上にそれぞれ、導体層３０１、３０２が形成される。その結果、配線板１０（図１）のコア部が完成する。本実施形態では、導体層３０１及び３０２がそれぞれ、例えば銅箔（下層）、無電解銅めっき（中間層）、及び電解銅めっき（上層）の３層構造からなる。
　なお、エッチングは、湿式に限られず、乾式であってもよい。また、必要に応じて、エッチング等により、導体層３０１及び３０２の表面を粗化することが好ましいと考えられる。また、導体層３０１又は３０２に、後工程（電子部品２００ａ、２００ｂを配置する工程等）で使用するアライメントマークを形成しておいてもよい。
　続けて、図８のステップＳ１２で、例えば図１０に示すように、第１面Ｆ１側から基板１００にレーザ光を照射してキャビティＲ１０を形成する。具体的には、例えば図１１Ａに示すように、キャビティＲ１０の形状（図２参照）を描くようにレーザ光を照射することにより、基板１００における、キャビティＲ１０に対応した領域Ｒ１００を、その周りの部分から切り取る。レーザの照射角度は、例えば基板１００の第１面Ｆ１に対して略垂直の角度とする。
　上記レーザ光の照射に先立って、例えば図１１Ｂに示すようにキャビティＲ１０の形状に対応して、又は図１１Ｃに示すようにレーザ照射路に沿って、基板１００上の導体層３０１を除去しておいてもよい。こうすることで、キャビティＲ１０の位置及び形状が明確になるため、レーザ照射のアライメントが容易になる。
　上記レーザ光の照射により、図１２に示すように、キャビティＲ１０が形成される。本実施形態では、第１面Ｆ１側から基板１００にレーザ光を照射することで、第２面Ｆ２側に向かうほどレーザによる加工量が減少して、キャビティＲ１０は、第１面Ｆ１から第２面Ｆ２側に向かうほど幅が小さくなるように形成される。その結果、基板１００の切断面はテーパ面になる。また、本実施形態では、図１１Ａに示すようにレーザ光を移動させることにより、キャビティＲ１０の壁面に、突起部Ｐ２１及びＰ２２（図２参照）が形成される。本実施形態では、キャビティＲ１０の壁面の全て（非突起部の壁面Ｆ１１及びＦ１２のほか、突起部Ｐ２１及びＰ２２の先端面も含む）が、基板１００の切断面（テーパ面）からなる。
　こうして形成されたキャビティＲ１０は、電子部品２００ａ、２００ｂの収容スペースとなる。本実施形態では、キャビティＲ１０をレーザにより形成するため、テーパ面からなる壁面を有するキャビティＲ１０が容易に得られる。ただし、キャビティＲ１０の形成方法はレーザに限られず任意であり、例えば金型で形成してもよい。
　続けて、図８のステップＳ１３で、電子部品２００ａ、２００ｂを、基板１００のキャビティＲ１０に配置する。
　具体的には、図１３に示すように、例えばＰＥＴ（ポリ・エチレン・テレフタレート）からなるキャリア１００５を、基板１００の片側（例えば第２面Ｆ２）に設ける。これにより、キャビティＲ１０（孔）の一方の開口がキャリア１００５で塞がれる。本実施形態では、キャリア１００５が、粘着シート（例えばテープ）からなり、基板１００側に粘着性を有する。キャリア１００５は、例えばラミネートにより、基板１００の第２面Ｆ２側（導体層３０２等）と接着される。
　続けて、図１４に示すように、キャビティＲ１０（孔）の塞がれた開口とは反対側（Ｚ１側）から、キャビティＲ１０に電子部品２００ａ及び２００ｂを入れる。電子部品２００ａ及び２００ｂはそれぞれ、例えば部品実装機によりキャビティＲ１０に入れ込まれる。例えば電子部品２００ａ及び２００ｂはそれぞれ、真空チャック等により保持され、キャビティＲ１０の上方（Ｚ１側）に運ばれた後、そこから鉛直方向に沿って下降し、キャビティＲ１０に入れられる。これにより、図１５に示すように、キャリア１００５（粘着シート）上に、電子部品２００ａ及び２００ｂが載置される。
　続けて、図８のステップＳ１４で、図１６に示すように、キャビティＲ１０（孔）の塞がれた開口とは反対側（Ｚ１側）、すなわち基板１００の第１面Ｆ１上及び電子部品２００ａ、２００ｂの第３面Ｆ３上に、半硬化状態の絶縁層１０１を形成する。さらに、絶縁層１０１上に、銅箔１００６を形成する。絶縁層１０１は、例えば熱硬化性を有するエポキシ樹脂のプリプレグからなる。続けて、図１７に示すように、絶縁層１０１を半硬化の状態でプレスすることにより、絶縁層１０１から樹脂を流出させてキャビティＲ１０へ流し込む。これにより、図１８に示すように、キャビティＲ１０における電子部品２００ａ及び２００ｂと基板１００との間（領域Ｒ１）、及び、電子部品２００ａと電子部品２００ｂとの間（領域Ｒ２）にはそれぞれ、絶縁体１０１ａ（絶縁層１０１を構成する樹脂）が充填される。
　キャビティＲ１０に絶縁体１０１ａが充填されたら、その充填樹脂（絶縁体１０１ａ）と電子部品２００ａ、２００ｂとの仮溶着を行う。具体的には、加熱により充填樹脂に電子部品２００ａ、２００ｂを支持できる程度の保持力を発現させる。これにより、キャリア１００５に支持されていた電子部品２００ａ、２００ｂが、充填樹脂によって支持されるようになる。その後、キャリア１００５を除去する。
　なお、この段階では、絶縁体１０１ａ（充填樹脂）及び絶縁層１０１は半硬化しているにすぎず、完全には硬化していない。ただしこれに限られず、例えば、この段階で絶縁体１０１ａ及び絶縁層１０１を完全に硬化させてもよい。
　続けて、図８のステップＳ１５で、基板１００の第２面Ｆ２側にビルドアップを行う。
　具体的には、図１９に示すように、基板１００の第２面Ｆ２上に、絶縁層１０２及び銅箔１００７を形成する。電子部品２００ａ、２００ｂの電極２１０及び２２０はそれぞれ、絶縁層１０２で覆われる。例えばプレスにより、絶縁層１０２をプリプレグの状態で基板１００に接着させた後、加熱して絶縁層１０１、１０２の各々を硬化させる。本実施形態では、粘着シート（キャリア１００５）を除去した後に、キャビティＲ１０に充填した樹脂を硬化させるため、絶縁層１０１、１０２の硬化を同時に行うことが可能になる。そして、両面の絶縁層１０１、１０２の硬化を同時に行うことにより、基板１００の反りが抑制されるため、基板１００を薄くし易くなる。
　続く図８のステップＳ１６では、ビア導体及び導体層を形成する。
　詳しくは、図２０に示すように、例えばレーザにより、絶縁層１０１及び銅箔１００６に孔３１３ａ（ビアホール）を形成し、絶縁層１０２及び銅箔１００７に孔３２１ａ～３２３ａ（それぞれビアホール）を形成する。孔３１３ａは銅箔１００６及び絶縁層１０１を貫通し、孔３２１ａ～３２３ａの各々は銅箔１００７及び絶縁層１０２を貫通する。そして、孔３２１ａは、電子部品２００ａの電極２１０又は２２０に至り、孔３２２ａは、電子部品２００ｂの電極２１０又は２２０に至る。また、孔３１３ａ及び３２３ａの各々は、スルーホール導体３００ｂの直上の導体層３０１、３０２に至る。その後、必要に応じて、デスミアを行う。
　続けて、例えば化学めっき法により、銅箔１００６、１００７上及び孔３１３ａ及び３２１ａ～３２３ａ内に、例えば銅の無電解めっき膜１００８、１００９を形成する（図２１参照）。なお、無電解めっきに先立って、例えば浸漬により、パラジウム等からなる触媒を、絶縁層１０１、１０２の表面に吸着させてもよい。
　続けて、リソグラフィ技術又は印刷等により、第１面Ｆ１側の主面（無電解めっき膜１００８上）に、開口部１０１０ａを有するめっきレジスト１０１０を、また、第２面Ｆ２側の主面（無電解めっき膜１００９上）に、開口部１０１１ａを有するめっきレジスト１０１１を、それぞれ形成する（図２１参照）。開口部１０１０ａ、１０１１ａはそれぞれ、導体層１１０、１２０（図２２）に対応したパターンを有する。
　続けて、図２１に示すように、例えばパターンめっき法により、めっきレジスト１０１０、１０１１の開口部１０１０ａ、１０１１ａに、それぞれ例えば銅の電解めっき１０１２、１０１３を形成する。具体的には、陽極にめっきする材料である銅を接続し、陰極に被めっき材である無電解めっき膜１００８、１００９を接続して、めっき液に浸漬する。そして、両極間に直流の電圧を印加して電流を流し、無電解めっき膜１００８、１００９の表面に銅を析出させる。これにより、孔３１３ａ及び３２１ａ～３２３ａにそれぞれ、無電解めっき膜１００８、１００９及び電解めっき１０１２、１０１３が充填され、例えば銅のめっきからなるビア導体３１３ｂ及び３２１ｂ～３２３ｂが形成される。
　その後、例えば所定の剥離液により、めっきレジスト１０１０及び１０１１を除去し、続けて不要な無電解めっき膜１００８、１００９及び銅箔１００６、１００７を除去することにより、図２２に示すように、導体層１１０及び導体層１２０が形成される。
　なお、電解めっきのためのシード層は無電解めっき膜に限られず、無電解めっき膜１００８、１００９に代えて、スパッタ膜等をシード層として用いてもよい。
　その後、図８のステップＳ１７で、絶縁層１０１、１０２上にそれぞれ、開口部１１ａを有するソルダーレジスト１１、開口部１２ａを有するソルダーレジスト１２を形成する（図１参照）。導体層１１０、１２０はそれぞれ、開口部１１ａ、１２ａに位置する所定の部位（パッドＰ１１、Ｐ１２等）を除いて、ソルダーレジスト１１、１２で覆われる。ソルダーレジスト１１及び１２は、例えばスクリーン印刷、スプレーコーティング、ロールコーティング、又はラミネート等により、形成することができる。
　続けて、電解めっき又はスパッタリング等により、導体層１１０、１２０上、詳しくはソルダーレジスト１１、１２に覆われないパッドＰ１１、Ｐ１２（図１参照）の表面にそれぞれ、例えばＮｉ／Ａｕ膜からなる耐食層を形成する。また、ＯＳＰ処理を行うことにより、有機保護膜からなる耐食層を形成してもよい。
　こうして、基板１００の第１面Ｆ１上に、絶縁層１０１及び導体層１１０から構成されるビルドアップ部が形成され、基板１００の第２面Ｆ２上に、絶縁層１０２及び導体層１２０から構成されるビルドアップ部が形成される。その結果、本実施形態の配線板１０（図１）が完成する。その後、必要があれば、電子部品２００ａ、２００ｂの電気テスト（容量値及び絶縁性などのチェック）を行う。
　本実施形態の製造方法は、配線板１０の製造に適している。こうした製造方法であれば、低コストで、良好な配線板１０が得られると考えられる。
　本実施形態の配線板１０は、例えば電子部品又は他の配線板と電気的に接続することができる。例えば図２３に示すように、半田等により、配線板１０のパッドＰ１２に電子部品４００（例えばＩＣチップ）を実装することができる。また、パッドＰ１１により、配線板１０を他の配線板５００（例えばマザーボード）に実装することができる。本実施形態の配線板１０は、例えば携帯電話の回路基板として用いることができる。
　以上、本発明の実施形態に係る配線板及びその製造方法について説明したが、本発明は、上記実施形態に限定されない。例えば以下のように変形して実施することもできる。
　電子部品２００ａ、２００ｂ及びキャビティＲ１０の形状は任意である。例えば図２４に示すように、キャビティＲ１０の開口形状が略楕円であってもよい。電子部品２００ａ、２００ｂの平面形状、及びキャビティＲ１０の開口形状は、略円（略真円）であってもよく、また、略正方形、略正六角形、略正八角形など、略長方形以外の略多角形であってもよい。なお、多角形の角の形状は任意であり、例えば略直角でも、鋭角でも、鈍角でも、丸みを帯びていてもよい。
　突起部Ｐ２１及びＰ２２の形状も任意である。
　例えば図２５に示すように、突起部Ｐ２１及びＰ２２の平面形状がフラスコ形であってもよい。図２５の例では、突起部Ｐ２１及びＰ２２がそれぞれ、一定の割合で先端に向かって幅が狭くなる裾部と、長方形状の先端部と、を有する。こうした形状を有する突起部Ｐ２１及びＰ２２は、レーザ加工性及び強度の点で優れる。好ましい一例では、突起部Ｐ２１の幅Ｄ３１は約８０μｍであり、裾部の幅Ｄ３１１は約３０μｍであり、先端部の幅Ｄ３１２は約２０μｍである。突起部Ｐ２１の突出量Ｄ３２は、約１２５μｍである。このうち、裾部の長さＤ３２１は約４０μｍであり、先端部の長さＤ３２２は約８５μｍである。突起部Ｐ２２における各寸法は、例えば突起部Ｐ２１と同じである。
　例えば図２６に示すように、突起部Ｐ２１及びＰ２２の平面形状が四角形（例えば長方形）であってもよい。図２６の例では、突起部Ｐ２１及びＰ２２がそれぞれ、全体にわたって、略一定の幅を有する。こうした形状を有する突起部Ｐ２１及びＰ２２は、レーザ加工性及び部品実装性の点で優れる。好ましい一例では、突起部Ｐ２１の幅Ｄ３１は約２０μｍであり、突起部Ｐ２１の突出量Ｄ３２は、約２９０μｍである。別の好ましい一例では、突起部Ｐ２１の幅Ｄ３１は約２０μｍであり、突起部Ｐ２１の突出量Ｄ３２は、約１２５μｍである。突起部Ｐ２２における各寸法は、例えば突起部Ｐ２１と同じである。
　例えば図２７に示すように、突起部Ｐ２１及びＰ２２の平面形状が楔形（例えば台形）であってもよい。図２７の例では、突起部Ｐ２１及びＰ２２がそれぞれ、全体にわたって、一定の割合で先端に向かって幅が狭くなる。こうした形状を有する突起部Ｐ２１及びＰ２２は、レーザ加工性及び強度の点で優れる。好ましい一例では、突起部Ｐ２１の幅Ｄ３１は約４０μｍであり、裾部の幅Ｄ３１１は約１０μｍであり、先端部の幅Ｄ３１２は約２０μｍであり、突起部Ｐ２１の突出量Ｄ３２は、約１２５μｍである。別の好ましい一例では、突起部Ｐ２１の幅Ｄ３１は約６０μｍであり、裾部の幅Ｄ３１１は約２０μｍであり、先端部の幅Ｄ３１２は約２０μｍであり、突起部Ｐ２１の突出量Ｄ３２は、約１２５μｍである。別の好ましい一例では、突起部Ｐ２１の幅Ｄ３１は約８０μｍであり、裾部の幅Ｄ３１１は約３０μｍであり、先端部の幅Ｄ３１２は約２０μｍであり、突起部Ｐ２１の突出量Ｄ３２は、約１２５μｍである。突起部Ｐ２２における各寸法は、例えば突起部Ｐ２１と同じである。
　図２７の例では、突起部Ｐ２１及びＰ２２がそれぞれ一定の割合で幅が狭くなっているが、これに限られず、幅が狭くなる度合いは、先端に近づくほど小さくなってもよい。また、図２８に示すように、先端Ｐ２０１及びＰ２０２がとがっていてもよい。図２８の例では、突起部Ｐ２１及びＰ２２の平面形状が三角形になる。
　例えば図２９に示すように、突起部Ｐ２１及びＰ２２の平面形状が略半円状であり、それらの先端Ｐ２０１及びＰ２０２が丸みを帯びていてもよい。また、例えば図３０に示すように、突起部Ｐ２１及びＰ２２の平面形状が略Ｗ状であり、突起部Ｐ２１及びＰ２２の各々が、複数の先端Ｐ２０１又はＰ２０２を有していてもよい。
　例えば図３１Ａに示すように、突起部Ｐ２１の縁部Ｐ２１１及び突起部Ｐ２２の縁部Ｐ２２１は、テーパしていなくてもよい。また、例えば図３１Ｂに示すように、突起部Ｐ２１の縁部Ｐ２１１及び突起部Ｐ２２の縁部Ｐ２２１に段差が形成されていてもよい。また、例えば図３１Ｃに示すように、突起部Ｐ２１の縁部Ｐ２１１及び突起部Ｐ２２の縁部Ｐ２２１に段差が形成され、その一部（例えば下段）がテーパしていてもよい。また、例えば図３１Ｄに示すように、縁部だけでなく、突起部Ｐ２１及びＰ２２の全体が、テーパしていてもよい。
　キャビティＲ１０（開口部）に配置される電子デバイスの配置は任意である。例えば図３２に示すように、電子部品２００ａ及び２００ｂを短手方向に並べてもよい。
　キャビティＲ１０（開口部）に配置される電子デバイスの数は、複数であれば任意である。
　例えば図３３に示すように、３つの電子部品２００ａ、２００ｂ、２００ｃをキャビティＲ１０に収容してもよい。図３３の例では、隣り合う電子部品２００ａと電子部品２００ｂとの間、及び、隣り合う電子部品２００ｂと電子部品２００ｃとの間にそれぞれ、対をなす突起（突起部Ｐ２１及びＰ２２）の先端が入り込んでいる。突起部Ｐ２１と突起部Ｐ２２とは、キャビティＲ１０を略三等分する位置の対向する壁面に形成され、先端同士が向き合って対をなす。突起部Ｐ２１及びＰ２２により、キャビティＲ１０の幅は狭められ、キャビティＲ１０のスペースが、電子部品２００ａ～２００ｃを収容するための３つのスペースに区分される。電子部品２００ａは、非突起部の壁面Ｆ１１と、突起部Ｐ２１の先端面Ｆ２１と、突起部Ｐ２２の先端面Ｆ２２とによって、囲まれる。また、電子部品２００ｂは、非突起部の壁面Ｆ１２と、突起部Ｐ２１の先端面Ｆ２１と、突起部Ｐ２２の先端面Ｆ２２とによって、囲まれる。また、電子部品２００ｃは、非突起部の壁面Ｆ１３と、突起部Ｐ２１の先端面Ｆ２１と、突起部Ｐ２２の先端面Ｆ２２とによって、囲まれる。
　例えば図３４又は図３５に示すように、４つの電子部品２００ａ、２００ｂ、２００ｃ、２００ｄをキャビティＲ１０に収容してもよい。図３４又は図３５の例では、隣り合う電子部品２００ａと電子部品２００ｂとの間に突起部Ｐ２１の先端が入り込み、隣り合う電子部品２００ｂと電子部品２００ｃとの間に突起部Ｐ２２の先端が入り込み、隣り合う電子部品２００ｃと電子部品２００ｄとの間に突起部Ｐ２３の先端が入り込み、隣り合う電子部品２００ｄと電子部品２００ａとの間に突起部Ｐ２４の先端が入り込んでいる。
　図３４の例では、電子部品２００ａ～２００ｄがキャビティＲ１０の壁面（基板１００の切断面）によって囲まれる。しかしながら、電子部品２００ａ～２００ｄの各々がキャビティＲ１０の壁面で囲まれてはいない。これに対し、図３５の例では、電子部品２００ａ～２００ｄの間に、基板１００の一部としての孤立島状のブロックＰ３０が設けられることで、電子部品２００ａ～２００ｄの各々が基板１００の切断面で囲まれる。詳しくは、電子部品２００ａは、非突起部の壁面Ｆ１１と、突起部Ｐ２１の先端面Ｆ２１と、突起部Ｐ２４の先端面Ｆ２４と、ブロックＰ３０の側面Ｆ３０と、によって囲まれる。また、電子部品２００ｂは、非突起部の壁面Ｆ１２と、突起部Ｐ２１の先端面Ｆ２１と、突起部Ｐ２２の先端面Ｆ２２と、ブロックＰ３０の側面Ｆ３０と、によって囲まれる。また、電子部品２００ｃは、非突起部の壁面Ｆ１３と、突起部Ｐ２２の先端面Ｆ２２と、突起部Ｐ２３の先端面Ｆ２３と、ブロックＰ３０の側面Ｆ３０と、によって囲まれる。また、電子部品２００ｄは、非突起部の壁面Ｆ１４と、突起部Ｐ２３の先端面Ｆ２３と、突起部Ｐ２４の先端面Ｆ２４と、ブロックＰ３０の側面Ｆ３０と、によって囲まれる。電子部品２００ａ～２００ｄの各々が基板１００の切断面で囲まれることで、電子部品２００ａ～２００ｄの位置ずれをより確実に抑制することができる。
　一対の突起が、キャビティＲ１０（開口部）の対向する壁面に形成され、先端同士が向き合うことは必須ではない。例えば図３６に示すように、キャビティＲ１０の壁面に突起部Ｐ２１のみが形成され、対向する壁面には突起が形成されなくてもよい。少なくとも一箇所で、隣り合う電子デバイスの間に突起の先端が入り込んでいれば、隣り合う電子デバイス間のショート防止を図ることができる。
　上記実施形態では、基板１００の一部として突起を形成したが、基板１００とは別に突起を形成してもよい。例えば図３７に示すように、基板１００と突起部Ｐ２１、Ｐ２２とを別々に形成して、後で接着剤等により、キャビティＲ１０の壁面（基板１００の切断面）に突起部Ｐ２１、Ｐ２２を接続してもよい。
　上記実施形態では、電子部品２００ａ、２００ｂについて片面ビア構造を有していたが、これに限定されない。例えば図３８に示すように、電子部品２００ａ、２００ｂの電極２１０、２２０に電気的に接続するビア導体３１１ｂ、３１２ｂ、３２１ｂ、３２２ｂを電子部品２００ａ、２００ｂの両側に有する配線板であってもよい。
　配線板１０に内蔵されるものはコンデンサに限られず、他の電子部品であってもよい。例えば図３９Ａに示すように、インダクタからなる電子部品６０１ａと、コンデンサからなる電子部品６０１ｂとが、１つのキャビティＲ１０に収容されてもよい。隣り合う電子部品６０１ａ及び６０１ｂの間に、突起部Ｐ２１の先端Ｐ２０１及び突起部Ｐ２２の先端Ｐ２０２が入り込むことで（図４Ａ、図４Ｂ参照）、電子部品６０１ａ及び６０１ｂ間のショート（導通）が抑制される。
　電子部品６０１ａは、例えば図３９Ｂに示すように、２つの１巻きインダクタからなる。各インダクタは、４層の導体パターンにより、螺旋状、且つ、平面視略環状（詳しくは、略四角形状）に形成されている。そして、それらインダクタは、互いに並列接続されている。
　配線板１０に内蔵されるものは電子部品に限られず、他の配線板であってもよい。例えば図４０に示すように、配線板６０２ａ及び６０２ｂが、１つのキャビティＲ１０に収容されてもよい。隣り合う配線板６０２ａ及び６０２ｂの間に、突起部Ｐ２１の先端Ｐ２０１及び突起部Ｐ２２の先端Ｐ２０２が入り込むことで（図４Ａ、図４Ｂ参照）、配線板６０２ａ及び６０２ｂ間のショート（導通）が抑制される。
　配線板６０２ａのパッド（外部接続端子）は、ビア導体３１１ｂ、３２１ｂを介して、導体層１１０、１２０と電気的に接続される。配線板６０２ｂのパッド（外部接続端子）は、ビア導体３１２ｂ、３２２ｂを介して、導体層１１０、１２０と電気的に接続される。配線板６０２ａ及び６０２ｂは、例えば各導体層がファインな導体パターンを有することにより、又は導体層間の層間絶縁層が薄くなっていることにより、配線板１０よりも高い密度で導体を有していることが好ましい。
　上記実施形態では、コア基板の両側に導体層を有する両面配線板（配線板１０）を示したが、これに限られない。例えば図４１に示すように、コア基板（基板１００）の片側のみに導体層を有する片面配線板であってもよい。図４１の例では、ＩＣチップからなる電子部品６０３ａ及び６０３ｂが、１つのキャビティＲ１０に収容されている。
　また、例えば図４１に示されるように、キャビティＲ１０（電子部品２００ａ、２００ｂの収容スペース）は、基板１００を貫通しない孔（凹部）であってもよい。
　上記実施形態では、基板１００の厚さと電子部品２００ａ、２００ｂの厚さとが略一致している例を示したが、これに限られない。例えば図４１に示されるように、電子部品６０３ａ、６０３ｂの厚さよりも基板１００の厚さの方が大きくてもよい。
　コア基板の片側に２層以上のビルドアップ層を有する配線板であってもよい。また、基板１００の第１面Ｆ１側と基板１００の第２面Ｆ２側とで、ビルドアップ層の数が異なっていてもよい。ただし、応力を緩和するためには、基板１００の第１面Ｆ１側と基板１００の第２面Ｆ２側とで、ビルドアップ層の数を同じにして、表裏の対称性を高めることが好ましいと考えられる。
　図４２に示すように、基板１００（コア基板）が、金属板１００ａ（例えば銅箔）を内蔵する絶縁基板であってもよい。こうした基板１００では、金属板１００ａにより放熱性が向上する。図４２の例では、金属板１００ａに至るビア導体１００ｂが基板１００に形成され、金属板１００ａとグランドライン（導体層３０１、３０２に含まれる導体パターン）とが、ビア導体１００ｂを介して、互いに電気的に接続されている。金属板１００ａの平面形状は任意であり、四角形であってもよく、円であってもよい。
　以下、図４３Ａ及び図４３Ｂを参照して、図４２に示す基板１００（コア基板）の製造方法の一例について説明する。
　まず、図４３Ａに示すように、例えば銅箔からなる金属板１００ａを挟むように絶縁層２００１、２００２を配置し、さらに絶縁層２００１上に銅箔１００１を配置し、絶縁層２００２上に銅箔１００２を配置する。絶縁層２００１、２００２はそれぞれ、例えばガラエポのプリプレグからなる。
　続けて、プレスにより、金属板１００ａに向けて圧力を加える。絶縁層２００１、２００２を半硬化の状態でプレスすることにより、図４３Ｂに示すように、絶縁層２００１、２００２からそれぞれ樹脂を流出させる。これにより、金属板１００ａの側方に絶縁層２００３が形成される。その後、加熱して絶縁層２００１、２００２、２００３の各々を硬化させる。これにより、金属板１００ａを内蔵する基板１００（コア基板）が完成する。
　配線板１０の構成（特に、その構成要素の種類、性能、寸法、材質、形状、層数、又は配置等）は、本発明の趣旨を逸脱しない範囲において任意に変更することができる。
　キャビティＲ１０（開口部）に配置されるチップコンデンサの電極の形状は、Ｕ字形状に限定されず、例えば平板状の電極対でコンデンサ本体２０１を挟むものであってもよい。
　キャビティＲ１０（開口部）に配置される電子デバイスの種類は、任意である。例えばコンデンサ、抵抗、コイル等の受動部品のほか、ＩＣ回路等の能動部品など、任意の電子部品又は配線板等を採用することができる。
　各ビア導体は、フィルド導体に限られず、例えばコンフォーマル導体であってもよい。
　キャビティＲ１０（開口部）に配置される電子デバイスをビア接続（ビア導体）で実装せず、ワイヤボンディング接続など、他の手法で実装してもよい。
　配線板の製造方法は、上記図８に示した順序や内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、必要ない工程を割愛してもよい。
　例えば各導体層の形成方法は任意である。例えばパネルめっき法、パターンめっき法、フルアディティブ法、セミアディティブ（ＳＡＰ）法、サブトラクティブ法、転写法、及びテンティング法のいずれか１つ、又はこれらの２以上を任意に組み合わせた方法で、導体層を形成してもよい。
　また、レーザに代えて、湿式又は乾式のエッチングで加工してもよい。エッチングで加工する場合には、予め除去したくない部分をレジスト等で保護しておくことが好ましいと考えられる。
　上記実施形態や変形例等は、任意に組み合わせることができる。用途等に応じて適切な組み合わせを選ぶことが好ましいと考えられる。例えば図２５～図３０のいずれかに示した突起の平面形状と、図３１Ａ～図３１Ｄのいずれかに示した突起の断面形状と、図３２～図３６のいずれかに示した電子デバイスの数や配置とを、任意に組み合わせてもよい。
　以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
　本発明の配線板は、内蔵される電子部品の電気回路の形成に適している。また、本発明に係る配線板の製造方法は、配線板の製造に適している。
　１０　配線板
　１１、１２　ソルダーレジスト
　１１ａ、１２ａ　開口部
　１００　基板
　１００ａ　金属板
　１００ｂ　ビア導体
　１０１、１０２　絶縁層
　１０１ａ　絶縁体
　１１０、１２０　導体層
　２００ａ～２００ｄ　電子部品
　２０１　コンデンサ本体
　２１０、２２０　電極
　２１０ａ、２２０ａ　上部
　２１０ｂ、２２０ｂ　側部
　２１０ｃ、２２０ｃ　下部
　２１１～２１４、２２１～２２４　導体層
　２３１～２３９　誘電層
　３００ａ　スルーホール
　３００ｂ　スルーホール導体
　３００ｃ　括れ部
　３０１、３０２　導体層
　３１３ａ　孔
　３１１ｂ～３１３ｂ　ビア導体
　３２１ａ～３２３ａ　孔
　３２１ｂ～３２３ｂ　ビア導体
　４００　電子部品
　５００　配線板
　６０１ａ、６０１ｂ　電子部品
　６０２ａ、６０２ｂ　配線板
　６０３ａ、６０３ｂ　電子部品
　１０００　両面銅張積層板
　１００１、１００２　銅箔
　１００３ａ、１００３ｂ　孔
　１００４　めっき
　１００５　キャリア
　１００６、１００７　銅箔
　１００８、１００９　無電解めっき膜
　１０１０、１０１１　レジスト
　１０１０ａ、１０１１ａ　開口部
　２００１～２００３　絶縁層
　Ｆ１１～Ｆ１４　壁面
　Ｆ２１～Ｆ２４　先端面
　Ｆ３０　側面
　Ｐ１１、Ｐ１２　パッド
　Ｐ２１～Ｐ２４　突起部
　Ｐ３０　ブロック
　Ｐ２０１、Ｐ２０２　先端
　Ｐ２１１、Ｐ２２１　縁部
　Ｒ１、Ｒ２　領域
　Ｒ１０　キャビティ
　Ｒ１００　領域

Claims (20)

  1. 　開口部を有する基板と、
    　１つの前記開口部に配置される複数の電子デバイスと、
    　前記基板上及び前記電子デバイス上に配置される絶縁層と、
    　前記絶縁層上に配置される導体層と、
    　を有する配線板において、
    　前記開口部の壁面に突起が形成され、
    　少なくとも一箇所で、隣り合う前記電子デバイスの間に前記突起の先端が入り込んでいる、
    　ことを特徴とする配線板。
  2. 　前記隣り合う電子デバイスの間に前記突起の先端が入り込むことによって、それら電子デバイスが離間している、
    　ことを特徴とする請求項１に記載の配線板。
  3. 　前記突起の先端面は、前記基板の切断面からなる、
    　ことを特徴とする請求項１又は２に記載の配線板。
  4. 　前記突起の先端面は、テーパ面からなる、
    　ことを特徴とする請求項１乃至３のいずれか一項に記載の配線板。
  5. 　先端同士が向き合う前記突起の対が形成される、
    　ことを特徴とする請求項１乃至４のいずれか一項に記載の配線板。
  6. 　前記突起の対は、前記開口部を略等分する位置の対向する壁面に形成される、
    　ことを特徴とする請求項５に記載の配線板。
  7. 　前記複数の電子デバイスの各々は、前記基板の切断面によって囲まれる、
    　ことを特徴とする請求項１乃至６のいずれか一項に記載の配線板。
  8. 　前記複数の電子デバイスの各々を囲む前記基板の切断面の全てが、テーパ面からなる、
    　ことを特徴とする請求項７に記載の配線板。
  9. 　前記隣り合う電子デバイスの少なくとも一方が、上面と側面と下面とにわたって形成される電極を有するチップコンデンサである、
    　ことを特徴とする請求項１乃至８のいずれか一項に記載の配線板。
  10. 　前記隣り合う電子デバイスの少なくとも一方が、インダクタである、
    　ことを特徴とする請求項１乃至９のいずれか一項に記載の配線板。
  11. 　前記基板と前記電子デバイスとの間、及び、前記電子デバイス同士の間にはそれぞれ、前記絶縁層を構成する樹脂が充填される、
    　ことを特徴とする請求項１乃至１０のいずれか一項に記載の配線板。
  12. 　前記電子デバイスの直上に、外部接続端子を有する、
    　ことを特徴とする請求項１乃至１１のいずれか一項に記載の配線板。
  13. 　前記絶縁層に形成された孔内に導体が形成されてなるビア導体を有し、
    　前記導体層と前記電子デバイスの電極とは、前記ビア導体を介して、互いに電気的に接続される、
    　ことを特徴とする請求項１乃至１２のいずれか一項に記載の配線板。
  14. 　前記基板は、金属板を内蔵する絶縁基板である、
    　ことを特徴とする請求項１乃至１３のいずれか一項に記載の配線板。
  15. 　基板を準備することと、
    　前記基板に、壁面に突起を有する開口部を形成することと、
    　少なくとも一箇所で、隣り合う電子デバイスの間に前記突起の先端が入り込むように、複数の電子デバイスを１つの前記開口部に配置することと、
    　前記基板上及び前記電子デバイス上に絶縁層を形成することと、
    　前記絶縁層上に導体層を形成することと、
    　を含む、
    　配線板の製造方法。
  16. 　前記基板を切断することにより、前記突起を形成する、
    　ことを特徴とする請求項１５に記載の配線板の製造方法。
  17. 　レーザにより前記基板を切断する、
    　ことを特徴とする請求項１６に記載の配線板の製造方法。
  18. 　先端同士が向き合うように、前記突起の対を形成する、
    　ことを特徴とする請求項１５乃至１７のいずれか一項に記載の配線板の製造方法。
  19. 　前記基板と前記電子デバイスとの間、及び、前記電子デバイス同士の間にそれぞれ、前記絶縁層を構成する樹脂を充填することを含む、
    　ことを特徴とする請求項１５乃至１８のいずれか一項に記載の配線板の製造方法。
  20. 　前記絶縁層に孔を形成することと、
    　前記孔内に導体が形成されてなるビア導体を形成することと、
    　前記導体層と前記電子デバイスの電極とを、前記ビア導体を介して、互いに電気的に接続することと、
    　を含む、
    　ことを特徴とする請求項１５乃至１９のいずれか一項に記載の配線板の製造方法。
PCT/JP2012/061143 2011-05-13 2012-04-25 配線板及びその製造方法 Ceased WO2012157426A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020137024849A KR101422437B1 (ko) 2011-05-13 2012-04-25 배선판 및 그 제조 방법
CN201280023363.6A CN103563498B (zh) 2011-05-13 2012-04-25 电路板及其制造方法
JP2013515062A JP5600803B2 (ja) 2011-05-13 2012-04-25 配線板及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201161485835P 2011-05-13 2011-05-13
US61/485,835 2011-05-13

Publications (1)

Publication Number Publication Date
WO2012157426A1 true WO2012157426A1 (ja) 2012-11-22

Family

ID=47141737

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/061143 Ceased WO2012157426A1 (ja) 2011-05-13 2012-04-25 配線板及びその製造方法

Country Status (6)

Country Link
US (2) US8693209B2 (ja)
JP (1) JP5600803B2 (ja)
KR (1) KR101422437B1 (ja)
CN (1) CN103563498B (ja)
TW (1) TWI429345B (ja)
WO (1) WO2012157426A1 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014107498A (ja) * 2012-11-29 2014-06-09 Murata Mfg Co Ltd 部品内蔵樹脂多層基板およびその製造方法
JP2014110423A (ja) * 2012-12-04 2014-06-12 Samsung Electro-Mechanics Co Ltd 電子部品組込み基板及びその製造方法
CN104010448A (zh) * 2013-02-21 2014-08-27 味之素株式会社 部件内置型布线基板的制造方法以及半导体装置
JP2014187360A (ja) * 2013-02-21 2014-10-02 Ajinomoto Co Inc 部品内蔵回路板の製造方法、および半導体装置
WO2014185438A1 (ja) * 2013-05-17 2014-11-20 株式会社村田製作所 部品内蔵多層基板の製造方法および部品内蔵多層基板
JP2015118954A (ja) * 2013-12-16 2015-06-25 味の素株式会社 部品内蔵基板の製造方法、および半導体装置
JP2015135940A (ja) * 2013-12-16 2015-07-27 味の素株式会社 部品内蔵基板の製造方法および半導体装置
JP2015144151A (ja) * 2014-01-31 2015-08-06 京セラサーキットソリューションズ株式会社 配線基板の製造方法
JP2015170669A (ja) * 2014-03-05 2015-09-28 新光電気工業株式会社 配線基板、及び、配線基板の製造方法
JP2015170670A (ja) * 2014-03-05 2015-09-28 新光電気工業株式会社 配線基板、及び、配線基板の製造方法
JP2015191996A (ja) * 2014-03-28 2015-11-02 京セラサーキットソリューションズ株式会社 印刷配線板およびその製造方法
US10080293B2 (en) 2016-08-05 2018-09-18 Shinko Electric Industries Co., Ltd. Electronic component-embedded board and electronic component device
US10321574B2 (en) 2016-10-04 2019-06-11 Shinko Electric Industries Co., Ltd. Electronic component-embedded substrate and electronic component device

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8908387B2 (en) 2011-10-31 2014-12-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9439289B2 (en) 2012-01-12 2016-09-06 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9113574B2 (en) * 2012-10-25 2015-08-18 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same
JP2015038912A (ja) * 2012-10-25 2015-02-26 イビデン株式会社 電子部品内蔵配線板およびその製造方法
JP2014107431A (ja) * 2012-11-28 2014-06-09 Ibiden Co Ltd 電子部品内蔵配線板、及び、電子部品内蔵配線板の製造方法
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
DE112013006630T5 (de) * 2013-02-08 2015-10-22 Fujikura Ltd. Platte mit eingebetteter Komponente und Verfahren zum Herstellen derselben
KR101514518B1 (ko) * 2013-05-24 2015-04-22 삼성전기주식회사 전자부품 내장 인쇄회로기판 및 그 제조방법
TWI634826B (zh) * 2013-06-17 2018-09-01 味之素股份有限公司 Manufacturing method of built-in component wiring board, built-in component insulating substrate, built-in component two-layer wiring substrate, and semiconductor device
US9209151B2 (en) * 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
JP2015159153A (ja) * 2014-02-21 2015-09-03 イビデン株式会社 電子部品内蔵多層配線板
JP2015220281A (ja) * 2014-05-15 2015-12-07 イビデン株式会社 プリント配線板
JP2015231003A (ja) * 2014-06-06 2015-12-21 イビデン株式会社 回路基板および回路基板の製造方法
JP6393566B2 (ja) * 2014-09-17 2018-09-19 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR102139755B1 (ko) * 2015-01-22 2020-07-31 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US9743526B1 (en) * 2016-02-10 2017-08-22 International Business Machines Corporation Wiring board with stacked embedded capacitors and method of making
US9887167B1 (en) * 2016-09-19 2018-02-06 Advanced Semiconductor Engineering, Inc. Embedded component package structure and method of manufacturing the same
JP6751910B2 (ja) * 2016-10-05 2020-09-09 パナソニックＩｐマネジメント株式会社 多層プリント配線板、多層プリント配線板の製造方法
KR101963282B1 (ko) * 2016-12-16 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
KR101901712B1 (ko) * 2017-10-27 2018-09-27 삼성전기 주식회사 팬-아웃 반도체 패키지
KR101942744B1 (ko) * 2017-11-03 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10347586B2 (en) 2017-11-30 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102039712B1 (ko) * 2017-11-30 2019-11-26 삼성전자주식회사 팬-아웃 반도체 패키지
KR101912290B1 (ko) * 2017-12-06 2018-10-29 삼성전기 주식회사 팬-아웃 반도체 패키지
KR102679250B1 (ko) * 2018-09-12 2024-06-28 엘지이노텍 주식회사 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스
TWI694756B (zh) * 2018-12-27 2020-05-21 欣興電子股份有限公司 一種具有散熱塊的電路板及其製造方法
US11445596B2 (en) 2018-12-27 2022-09-13 Unimicron Technology Corp. Circuit board having heat-dissipation block and method of manufacturing the same
JP7279538B2 (ja) * 2019-06-19 2023-05-23 富士フイルムビジネスイノベーション株式会社 発光装置
CN112770495B (zh) * 2019-10-21 2022-05-27 宏启胜精密电子(秦皇岛)有限公司 全向内埋模组及制作方法、封装结构及制作方法
CN113130408A (zh) 2019-12-31 2021-07-16 奥特斯奥地利科技与系统技术有限公司 部件承载件及制造部件承载件的方法
US20250070001A1 (en) * 2023-08-24 2025-02-27 Qualcomm Incorporated Device including substrate with passive electronic component embedded therein

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118368A (ja) * 2000-07-31 2002-04-19 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2005072415A (ja) * 2003-08-27 2005-03-17 Dainippon Printing Co Ltd 部品内蔵配線板の製造方法、部品内蔵配線板
JP2005311249A (ja) * 2004-04-26 2005-11-04 Taiyo Yuden Co Ltd 部品内蔵型多層基板
JP2009105345A (ja) * 2007-10-25 2009-05-14 Ngk Spark Plug Co Ltd 板状部品内蔵配線基板
JP4684368B2 (ja) * 2009-07-24 2011-05-18 イビデン株式会社 配線板及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777847A (en) * 1995-09-27 1998-07-07 Nec Corporation Multichip module having a cover wtih support pillar
JP3726985B2 (ja) * 1996-12-09 2005-12-14 ソニー株式会社 電子部品の製造方法
EP1139705B1 (en) * 1999-09-02 2006-11-22 Ibiden Co., Ltd. Printed wiring board and method of producing the same
US6876554B1 (en) * 1999-09-02 2005-04-05 Ibiden Co., Ltd. Printing wiring board and method of producing the same and capacitor to be contained in printed wiring board
TW533758B (en) * 2000-07-31 2003-05-21 Ngk Spark Plug Co Printed wiring substrate and method for manufacturing the same
JP4810772B2 (ja) * 2001-07-31 2011-11-09 パナソニック株式会社 回路モジュール
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
WO2004034759A1 (ja) * 2002-10-08 2004-04-22 Dai Nippon Printing Co., Ltd. 部品内蔵配線板、部品内蔵配線板の製造方法
FI20031341L (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP2005327984A (ja) * 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
JP2006324567A (ja) * 2005-05-20 2006-11-30 Matsushita Electric Ind Co Ltd 部品内蔵基板とその製造方法
TWI295497B (en) * 2005-10-18 2008-04-01 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board and method for fabricating the same
US8318540B2 (en) * 2008-05-19 2012-11-27 Infineon Technologies Ag Method of manufacturing a semiconductor structure
JP5779182B2 (ja) * 2009-09-24 2015-09-16 コーニンクレッカ フィリップス エヌ ヴェ 壁又は天井被覆材料
JP5423874B2 (ja) * 2010-03-18 2014-02-19 日本電気株式会社 半導体素子内蔵基板およびその製造方法
US8908387B2 (en) 2011-10-31 2014-12-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9439289B2 (en) 2012-01-12 2016-09-06 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9215805B2 (en) 2012-04-27 2015-12-15 Ibiden Co., Ltd. Wiring board with built-in electronic component and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118368A (ja) * 2000-07-31 2002-04-19 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2005072415A (ja) * 2003-08-27 2005-03-17 Dainippon Printing Co Ltd 部品内蔵配線板の製造方法、部品内蔵配線板
JP2005311249A (ja) * 2004-04-26 2005-11-04 Taiyo Yuden Co Ltd 部品内蔵型多層基板
JP2009105345A (ja) * 2007-10-25 2009-05-14 Ngk Spark Plug Co Ltd 板状部品内蔵配線基板
JP4684368B2 (ja) * 2009-07-24 2011-05-18 イビデン株式会社 配線板及びその製造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014107498A (ja) * 2012-11-29 2014-06-09 Murata Mfg Co Ltd 部品内蔵樹脂多層基板およびその製造方法
JP2014110423A (ja) * 2012-12-04 2014-06-12 Samsung Electro-Mechanics Co Ltd 電子部品組込み基板及びその製造方法
CN104010448A (zh) * 2013-02-21 2014-08-27 味之素株式会社 部件内置型布线基板的制造方法以及半导体装置
KR20140104909A (ko) * 2013-02-21 2014-08-29 아지노모토 가부시키가이샤 부품 내장 배선 기판의 제조 방법 및 반도체 장치
JP2014187360A (ja) * 2013-02-21 2014-10-02 Ajinomoto Co Inc 部品内蔵回路板の製造方法、および半導体装置
KR102128703B1 (ko) * 2013-02-21 2020-07-02 아지노모토 가부시키가이샤 부품 내장 배선 기판의 제조 방법 및 반도체 장치
US10237978B2 (en) 2013-05-17 2019-03-19 Murata Manufacturing Co., Ltd. Component built-in multilayer substrate fabricating method
WO2014185438A1 (ja) * 2013-05-17 2014-11-20 株式会社村田製作所 部品内蔵多層基板の製造方法および部品内蔵多層基板
JP2015118954A (ja) * 2013-12-16 2015-06-25 味の素株式会社 部品内蔵基板の製造方法、および半導体装置
JP2015135940A (ja) * 2013-12-16 2015-07-27 味の素株式会社 部品内蔵基板の製造方法および半導体装置
JP2015144151A (ja) * 2014-01-31 2015-08-06 京セラサーキットソリューションズ株式会社 配線基板の製造方法
JP2015170670A (ja) * 2014-03-05 2015-09-28 新光電気工業株式会社 配線基板、及び、配線基板の製造方法
JP2015170669A (ja) * 2014-03-05 2015-09-28 新光電気工業株式会社 配線基板、及び、配線基板の製造方法
JP2015191996A (ja) * 2014-03-28 2015-11-02 京セラサーキットソリューションズ株式会社 印刷配線板およびその製造方法
US10080293B2 (en) 2016-08-05 2018-09-18 Shinko Electric Industries Co., Ltd. Electronic component-embedded board and electronic component device
US10321574B2 (en) 2016-10-04 2019-06-11 Shinko Electric Industries Co., Ltd. Electronic component-embedded substrate and electronic component device

Also Published As

Publication number Publication date
JP5600803B2 (ja) 2014-10-01
US9232656B2 (en) 2016-01-05
CN103563498A (zh) 2014-02-05
KR20130113534A (ko) 2013-10-15
US20120287586A1 (en) 2012-11-15
CN103563498B (zh) 2016-07-06
US20140153205A1 (en) 2014-06-05
TWI429345B (zh) 2014-03-01
TW201304620A (zh) 2013-01-16
KR101422437B1 (ko) 2014-07-22
JPWO2012157426A1 (ja) 2014-07-31
US8693209B2 (en) 2014-04-08

Similar Documents

Publication Publication Date Title
JP5600803B2 (ja) 配線板及びその製造方法
US9883592B2 (en) Wiring board and method for manufacturing the same
KR101539166B1 (ko) 전자 부품 내장 배선판 및 그 제조 방법
US8908387B2 (en) Wiring board and method for manufacturing the same
CN102695366B (zh) 电子部件内置电路板及其制造方法
US9215805B2 (en) Wiring board with built-in electronic component and method for manufacturing the same
US8829357B2 (en) Wiring board and method for manufacturing the same
US8735739B2 (en) Wiring board and method for manufacturing the same
JP2012151372A (ja) 配線板及びその製造方法
JP2012164952A (ja) 電子部品内蔵配線板及びその製造方法
US20130256007A1 (en) Wiring board with built-in electronic component and method for manufacturing the same
US20130025914A1 (en) Wiring board and method for manufacturing the same
WO2013008552A1 (ja) 電子部品内蔵配線板及びその製造方法
JP2013183029A (ja) 電子部品内蔵配線板及びその製造方法
JP2013183028A (ja) 電子部品内蔵配線板、チップコンデンサ、及び電子部品内蔵配線板の製造方法
JP2015146345A (ja) 電子部品内蔵多層配線板およびその製造方法
KR20130048161A (ko) 배선판 및 그 제조 방법
KR102152875B1 (ko) 인쇄회로기판 및 이의 제조 방법
JP2013183027A (ja) 電子部品内蔵配線板

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12786550

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20137024849

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2013515062

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 12786550

Country of ref document: EP

Kind code of ref document: A1