JP2015170669A - 配線基板、及び、配線基板の製造方法 - Google Patents

配線基板、及び、配線基板の製造方法 Download PDF

Info

Publication number
JP2015170669A
JP2015170669A JP2014043317A JP2014043317A JP2015170669A JP 2015170669 A JP2015170669 A JP 2015170669A JP 2014043317 A JP2014043317 A JP 2014043317A JP 2014043317 A JP2014043317 A JP 2014043317A JP 2015170669 A JP2015170669 A JP 2015170669A
Authority
JP
Japan
Prior art keywords
hole
wiring board
electronic component
shape
core
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014043317A
Other languages
English (en)
Other versions
JP6373605B2 (ja
JP2015170669A5 (ja
Inventor
泰彦 草間
Yasuhiko Kusama
泰彦 草間
秀行 田光
Hideyuki Tamitsu
秀行 田光
謙治 川井
Kenji Kawai
謙治 川井
文久 宮坂
Fumihisa Miyasaka
文久 宮坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2014043317A priority Critical patent/JP6373605B2/ja
Priority to US14/634,972 priority patent/US9560768B2/en
Publication of JP2015170669A publication Critical patent/JP2015170669A/ja
Publication of JP2015170669A5 publication Critical patent/JP2015170669A5/ja
Application granted granted Critical
Publication of JP6373605B2 publication Critical patent/JP6373605B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】
複数の電子部品を１つの貫通孔の内部に配設する際の電気的信頼性を向上させた配線基板、及び、配線基板の製造方法を提供することを課題とする。
【解決手段】
配線基板は、貫通孔が形成され、前記貫通孔の内部に並べて設けられる複数の単位配置領域の境界部において、前記貫通孔の内壁から平面視で前記貫通孔の内側に突出する突出部を有するコア層と、前記貫通孔の内部で、前記突出部によって互いに離間された状態で、前記複数の単位配置領域にそれぞれ収容される複数の電子部品と、前記貫通孔の内部に充填され、前記電子部品の少なくとも側面を保持する樹脂層とを含む。
【選択図】図１

Description

本発明は、配線基板、及び、配線基板の製造方法に関する。
従来より、キャビティが形成された基板と、前記キャビティに収容された電子部品を有する配線板がある。前記配線板は、さらに、前記キャビティの開口を覆うように形成された絶縁層を有する（例えば、特許文献１参照）。
特開２０１１−２１６７４０号公報
上述のように、従来の配線板は、１つのキャビティの内部に１つの電子部品を収容している。
ところで、１つのキャビティの内部に複数の電子部品を収容すると、例えば、絶縁層をキャビティの内部に充填する際に、複数の電子部品の位置ずれが生じるおそれがある。複数の電子部品の位置ずれは、互いの接触によるショート、又は、配線層等との接続不良に至るおそれがあり、電気的信頼性に問題が生じうる。
そこで、複数の電子部品を１つの貫通孔の内部に配設する際の電気的信頼性を向上させた配線基板、及び、配線基板の製造方法を提供することを目的とする。
本発明の実施の形態の配線基板は、貫通孔が形成され、前記貫通孔の内部に並べて設けられる複数の単位配置領域の境界部において、前記貫通孔の内壁から平面視で前記貫通孔の内側に突出する突出部を有するコア層と、前記貫通孔の内部で、前記突出部によって互いに離間された状態で、前記複数の単位配置領域にそれぞれ収容される複数の電子部品と、前記貫通孔の内部に充填され、前記電子部品の少なくとも側面を保持する樹脂層とを含む。
複数の電子部品を１つの貫通孔の内部に配設する際の電気的信頼性を向上させた配線基板、及び、配線基板の製造方法を提供することができる。
実施の形態の配線基板１００を示す断面図である。 コア１１０を示す断面図である。 コア１１０の貫通孔１１０Ｈの内部にキャパシタチップ２００を配置した状態を示す図である。 実施の形態の配線基板１００の製造工程を示す図である。 実施の形態の配線基板１００の製造工程を示す図である。 配線基板１００にＬＳＩチップ４２０を実装した状態を示す図である。 実施の形態の変形例による貫通孔１１０Ｈ１〜１１０Ｈを示す図である。 レーザ加工で貫通孔１１０ＨＸを形成する工程を示す図である。 レーザ加工でコア１１０Ｘに形成した貫通孔１１０ＨＸの断面を示す図である。
以下、本発明の配線基板、及び、配線基板の製造方法を適用した実施の形態について説明する。
＜実施の形態＞
図１は、実施の形態の配線基板１００を示す断面図である。以下では、直交座標系の一例として、配線基板１００の表面及び裏面と平行なＸＹ平面を含むＸＹＺ座標系を用いて説明を行う。図１は、配線基板１００のＹ軸方向の中央を通るＸＺ平面に平行な断面を示す。
配線基板１００は、コア１１０、配線層１１１Ａ、貫通電極１２０Ａ、１２０Ｂ、絶縁層１３０Ａ、１３０Ｂ、及びキャパシタチップ２００を含む。
配線基板１００は、さらに、ビア１４０Ａ１、１４０Ａ２、１４０Ａ３、１４０Ａ４、１４０Ａ５、１４０Ａ６、１４０Ｂ１、１４０Ｂ２、１４０Ｂ３、１４０Ｂ４、１４０Ｂ５、１４０Ｂ６を含む。
配線基板１００は、さらに、配線層１５０Ａ１、１５０Ａ２、１５０Ａ３、１５０Ａ４、１５０Ａ５、１５０Ａ６、１５０Ｂ１、１５０Ｂ２、１５０Ｂ３、１５０Ｂ４、１５０Ｂ５、１５０Ｂ６、及びソルダーレジスト層１６０Ａ、１６０Ｂを含む。
以下では、説明の便宜上、図中で上側に位置する面を上面と称し、下側に位置する面を下面と称す。また、説明の便宜上、上方及び下方という表現を用いる。しかしながら、ここで説明する上面、下面、上方、下方、上側、下側は、普遍的な上下関係を示すものではなく、図中における上下関係を表すために用いる用語である。
コア１１０は、例えば、ガラス布基材をエポキシ樹脂に含浸させ、両面に銅箔を貼り付けたものであり、ビルドアップ基板のコアである。コア１１０の両面に形成される銅箔は、パターニングされることにより、配線層１１１Ａになる。
コア１１０には、貫通孔１１０Ｈが形成される。貫通孔１１０Ｈは、コア１１０を厚さ方向（図１中のＺ軸方向）に貫通する。コア１１０の貫通孔１１０Ｈの内壁には、貫通孔１１０Ｈの内側に突出する突出部１１０Ａが形成される。図１に示す断面には突出部１１０Ａは位置しないため、図１では突出部１１０Ａの一を破線で示す。突出部１１０Ａについては、図２及び図３を用いて後述する。
配線層１１１Ａは、コア１１０の上面に形成されている金属層である。配線層１１１Ａは、例えば、コア１１０の上面に貼り付けられた銅箔をパターニングすることによって形成される。配線層１１１Ａは、平面視で貫通孔１１０Ｈの開口を囲む矩形環状の形状を有する。
貫通電極１２０Ａ、１２０Ｂは、コア１１０を厚さ方向に貫通する電極である。貫通電極１２０Ａ、１２０Ｂは、貫通孔１１０Ｈの両脇に位置する。貫通電極１２０Ａ、１２０Ｂは、コア１１０の貫通孔１１０Ｈの両脇に形成される貫通孔の内部に、銅めっきを充填することによって形成される。
なお、ここでは、貫通電極１２０Ａ、１２０Ｂは銅めっきで充填された構成を有する形態について説明するが、貫通電極１２０Ａ、１２０Ｂの代わりに、貫通孔の内壁に円筒状に銅めっきを形成したスルーホールを用いてもよい。
絶縁層１３０Ａは、コア１１０、配線層１１１Ａ、貫通電極１２０Ａ、１２０Ｂ、キャパシタチップ２００の上面を覆うように形成される。絶縁層１３０Ａは、例えば、エポキシ系又はポリイミド系等の樹脂材料を加熱及び加圧することにより、熱硬化させることによって形成される。なお、絶縁層１３０Ａは、図１とは天地を逆にした状態で絶縁層１３０Ｂを形成してから形成される。
絶縁層１３０Ｂは、絶縁層１３０Ａを形成するエポキシ系又はポリイミド系等の樹脂材料と同一の樹脂材料を用いることができる。絶縁層１３０Ｂは、加熱溶融した樹脂を貫通孔１１０Ｈの内部に充填するとともに、コア１１０、貫通電極１２０Ａ、１２０Ｂ、キャパシタチップ２００の下面を覆うことによって形成される。絶縁層１３０Ｂは、例えば、エポキシ系又はポリイミド系等の樹脂材料を加熱及び加圧することにより、熱硬化させることによって形成される。
ビア１４０Ａ１、１４０Ａ２、１４０Ａ３、１４０Ａ４、１４０Ａ５、１４０Ａ６は、絶縁層１３０Ａに形成されるビアホールの内部に形成される。ビア１４０Ａ１、１４０Ａ２、１４０Ａ３は、それぞれ、貫通電極１２０Ａ、図中左側のキャパシタチップ２００の電極２０２（図中左側）、電極２０２（図中右側）に接続される。
ビア１４０Ａ４、１４０Ａ５、１４０Ａ６は、それぞれ、図中右側のキャパシタチップ２００の電極２０２（図中左側）、電極２０２（図中右側）、貫通電極１２０Ｂに接続される。ビア１４０Ａ１、１４０Ａ２、１４０Ａ３、１４０Ａ４、１４０Ａ５、１４０Ａ６は、例えば、銅めっき膜によって形成される。
ビア１４０Ｂ１、１４０Ｂ２、１４０Ｂ３、１４０Ｂ４、１４０Ｂ５、１４０Ｂ６は、絶縁層１３０Ｂに形成されるビアホールの内部に形成される。ビア１４０Ｂ１、１４０Ｂ２、１４０Ｂ３は、それぞれ、貫通電極１２０Ａ、図中左側のキャパシタチップ２００の電極２０２（図中左側）、電極２０２（図中右側）に接続される。
ビア１４０Ｂ４、１４０Ｂ５、１４０Ｂ６は、それぞれ、図中右側のキャパシタチップ２００の電極２０２（図中左側）、電極２０２（図中右側）、貫通電極１２０Ｂに接続される。ビア１４０Ｂ１、１４０Ｂ２、１４０Ｂ３、１４０Ｂ４、１４０Ｂ５、１４０Ｂ６は、例えば、銅めっき膜によって形成される。
配線層１５０Ａ１、１５０Ａ２、１５０Ａ３、１５０Ａ４、１５０Ａ５、１５０Ａ６は、絶縁層１３０Ａの上面に形成され、それぞれ、ビア１４０Ａ１、１４０Ａ２、１４０Ａ３、１４０Ａ４、１４０Ａ５、１４０Ａ６に接続される。配線層１５０Ａ１、１５０Ａ２、１５０Ａ３、１５０Ａ４、１５０Ａ５、１５０Ａ６は、例えば、銅めっき膜によって形成される。
配線層１５０Ｂ１、１５０Ｂ２、１５０Ｂ３、１５０Ｂ４、１５０Ｂ５、１５０Ｂ６は、絶縁層１３０Ｂの下面に形成され、それぞれ、ビア１４０Ｂ１、１４０Ｂ２、１４０Ｂ３、１４０Ｂ４、１４０Ｂ５、１４０Ｂ６に接続される。配線層１５０Ｂ１、１５０Ｂ２、１５０Ｂ３、１５０Ｂ４、１５０Ｂ５、１５０Ｂ６は、例えば、銅めっき膜によって形成される。
ソルダーレジスト層１６０Ａは、絶縁層１３０Ａと、配線層１５０Ａ１、１５０Ａ２、１５０Ａ３、１５０Ａ４、１５０Ａ５、１５０Ａ６との上に形成される。配線層１５０Ａ１、１５０Ａ２、１５０Ａ３、１５０Ａ４、１５０Ａ５、１５０Ａ６のうちソルダーレジスト層１６０Ａから表出する部分は、端子として用いられる。
ソルダーレジスト層１６０Ｂは、絶縁層１３０Ｂと、配線層１５０Ｂ１、１５０Ｂ２、１５０Ｂ３、１５０Ｂ４、１５０Ｂ５、１５０Ｂ６との下に形成される。配線層１５０Ｂ１、１５０Ｂ２、１５０Ｂ３、１５０Ｂ４、１５０Ｂ５、１５０Ｂ６のうちソルダーレジスト層１６０Ｂから表出する部分は、端子として用いられる。
キャパシタチップ２００は、電子部品の一例であり、貫通孔１１０Ｈの内部に２つ配設される。２つのキャパシタチップ２００は、それぞれ、本体２０１と一対の電極２０２とを有する。本体２０１は、例えばセラミック製であり、両側に設けられる電極２０２を保持している。キャパシタチップ２００の誘電率は、本体２０１の材料によって決まる。
電極２０２は、ＹＺ面視で本体２０１よりも大きく、本体２０１よりもＹ軸正方向及びＹ軸負方向とＺ軸正方向及びＺ軸負方向に突出している。また、一対の電極２０２は、それぞれ、本体２０１のＸ軸正方向の面とＸ軸負方向側の面とを覆うように形成されている。すなわち、一対の電極２０２は、それぞれ、直方体状の本体２０１のＸ軸正方向側及びＸ軸負方向側を覆うように、キャップ状に形成されている。
２つのキャパシタチップ２００のうちの１つは、貫通孔１１０Ｈの内部のうち、一対の突出部１１０ＡよりもＸ軸負方向側の領域に配設される。また、他方のキャパシタチップ２００は、貫通孔１１０Ｈの内部のうち、一対の突出部１１０ＡよりもＸ軸正方向側の領域に配設される。
また、キャパシタチップ２００は、さらに、絶縁層１３０Ｂによって側面と下面が保持されるとともに、絶縁層１３０Ａによって上面側が固定されている。
２つのキャパシタチップ２００は、上述のような状態で、貫通孔１１０Ｈの内部で、互いの一対の電極２０２がＸ軸正方向側とＸ軸負方向側に位置するようにＸ軸方向に並べられており、互いに離間して絶縁されている。
次に、図２及び図３を用いて、コア１１０の貫通孔１１０Ｈについて説明する。
図２は、コア１１０を示す断面図である。図２（Ａ）は、平面図（ＸＹ平面を示す図）であり、図２（Ｂ）、（Ｃ）は図１（Ａ）に対応するＸＺ平面に平行な断面を示す図である。
図２（Ｂ）は、図２（Ａ）においてＹ軸の負方向側から正方向側を見た場合のＡ１−Ａ１断面を示す。図２（Ｃ）は、図２（Ａ）においてＹ軸の負方向側から正方向側を見た場合のＡ２−Ａ２断面を示す。図２（Ｃ）は図１に対応するＸＺ平面に平行な断面であり、コア１１０のＹ軸方向の中央を通るＸＺ平面に平行な断面を示す。なお、図２には、コア１１０に配線層１１１Ａと貫通電極１２０Ａ、１２０Ｂが形成されている状態を示す。
コア１１０は、上述のように、例えば、ガラス布基材をエポキシ樹脂に含浸させたビルドアップ基板のコアであり、厚さ方向に貫通する貫通孔１１０Ｈを有する。
貫通孔１１０Ｈは、内壁に突出部１１０Ａを有する。突出部１１０Ａは、貫通孔１１０ＨのＸ軸方向（長手方向）の中央におけるＹ軸正方向側とＹ軸負方向側の内壁から平面視で貫通孔１１０Ｈの内側に突出しており、図２（Ａ）に示すように、平面視ではテーパ状になっている。
貫通孔１１０Ｈの内壁は、Ｚ軸に沿って垂直に形成されているが、平面視では一対の突出部１１０Ａがテーパ状に貫通孔１１０Ｈの内側に突出した形状を有する。
一対の突出部１１０Ａは、貫通孔１１０Ｈの内部に２つのキャパシタチップ２００を収容する際に、２つのキャパシタチップ２００の位置ずれを抑制するために設けられている。貫通孔１１０Ｈの内部は、一対の突出部１１０ＡによってＸ軸正方向側の領域とＸ軸負方向側の領域とに分けられており、それぞれの領域にキャパシタチップ２００が収容される。この２つの領域は、単位配置領域の一例である。
突出部１１０Ａは、例えば、貫通孔１１０Ｈをルータ加工で作製する際に、コア１１０の一部を除去せずに残存させることによって形成される。
図３は、コア１１０の貫通孔１１０Ｈの内部にキャパシタチップ２００を配置した状態を示す図である。キャパシタチップ２００は、実際には図１に示すように絶縁層１３０Ａ及び１３０Ｂ等によって保持されるが、図３では、貫通孔１１０Ｈの内部における２つのキャパシタチップ２００の位置を示すために、絶縁層１３０Ａ、１３０Ｂを形成する前の状態として示す。
図３（Ａ）、（Ｂ）は、図２（Ａ）、（Ｃ）に対応する平面図と断面図であり、図３（Ｂ）は図３（Ａ）においてＹ軸の負方向側から正方向側を見た場合のＡ３−Ａ３断面を示す。図３（Ｂ）は図１に対応するＸＺ平面に平行な断面であり、コア１１０のＹ軸方向の中央を通るＸＺ平面に平行な断面を示す。
２つのキャパシタチップ２００は、図３（Ａ）に示すように貫通孔１１０Ｈの内部で、それぞれ、一対の突出部１１０Ａによって分けられるＸ軸正方向側の領域とＸ軸負方向側の領域とに収容される。
貫通孔１１０Ｈの突出部１１０ＡよりもＸ軸正方向側の領域の長さと、Ｘ軸負方向側の領域の長さは、それぞれ、キャパシタチップ２００のＸ軸方向の長さよりも長く設定されている。また、貫通孔１１０Ｈの突出部１１０Ａ以外の部分におけるＹ軸方向の幅は、キャパシタチップ２００のＹ軸方向の幅よりも広く形成されている。
また、一対の突出部１１０ＡのＹ軸方向の間隔は、キャパシタチップ２００のＹ軸方向の幅よりも狭く設定されている。
これは、貫通孔１１０Ｈの内部に収容した２つのキャパシタチップ２００のＸ軸方向における移動を抑制し、キャパシタチップ２００が互いに相手側の領域に侵入することを抑制するためである。
２つのキャパシタチップ２００は、Ｘ軸方向に並べて配列されているため、Ｘ軸方向に移動すると、互いの電極２０２同士が接触する場合、又は、電極２０２とビア１４０Ａ２〜１４０Ａ５，１４０Ｂ２〜１４０Ｂ５との接続が取れなくなるおそれがある。
このような理由から、実施の形態の配線基板１００では、２つのキャパシタチップ２００が互いが並べられる方向に対する側部に、貫通孔１１０Ｈの内壁から突出する突出部１１０Ａを設け、いずれかのキャパシタチップ２００が他方のキャパシタチップ２００に近づくように移動しそうになった場合には、キャパシタチップ２００に突出部１１０Ａが当接して位置ずれを抑制するようにしている。
また、貫通孔１１０Ｈの突出部１１０ＡよりもＸ軸正方向側の領域の長さ、及び、Ｘ軸負方向側の領域の長さと、キャパシタチップ２００のＸ軸方向の長さとの差は、キャパシタチップ２００の電極２０２と、ビア１４０Ａ２〜１４０Ａ５及び１４０Ｂ２〜１４０Ｂ５との位置ずれの許容誤差以下に設定される。
同様に、貫通孔１１０Ｈの突出部１１０Ａ以外の部分におけるＹ軸方向の幅と、キャパシタチップ２００のＹ軸方向の幅との差は、キャパシタチップ２００の電極２０２と、ビア１４０Ａ２〜１４０Ａ５及び１４０Ｂ２〜１４０Ｂ５との位置ずれの許容誤差以下に設定される。
これは、電極２０２とビア１４０Ａ２〜１４０Ａ５，１４０Ｂ２〜１４０Ｂ５との接続を確保するためである。
次に、図４及び図５を用いて、実施の形態の配線基板１００の製造方法について説明するとともに、図６を用いて配線基板１００にＬＳＩ(Large Scale Integrated circuit)チップを実装する工程について説明する。
図４及び図５は、実施の形態の配線基板１００の製造工程を示す図である。以下で示す断面は、図１、図２（Ｃ）、図３（Ｂ）に対応する断面である。すなわち、配線基板１００のＹ軸方向の中央を通るＸＺ平面に平行な断面である。
まず、図４（Ａ）に示すようにルータ加工によってコア１１０に貫通孔１１０Ｈを形成した後に、コア１１０を天地逆にして、コア１１０の配線層１１１Ａが形成されている面に仮付けテープ３００を貼り付ける。仮付けテープ３００は、図４（Ａ）における上面に接着層を有する。仮付けテープ３００は、例えば、ＰＥＴ等の樹脂フィルム製である。
そして、図４（Ｂ）に示すように、コア１１０の貫通孔１１０Ｈの内部に２つのキャパシタチップ２００を挿入する。この状態では、キャパシタチップ２００は仮付けテープ３００に貼り付けられる。キャパシタチップ２００を仮止めするためである。
次に、図４（Ｃ）に示すように、加熱溶融した樹脂材料を貫通孔１１０Ｈの内部に充填するとともに、コア１１０、貫通電極１２０Ａ、１２０Ｂ、キャパシタチップ２００を覆わせる。このとき、貫通孔１１０Ｈを覆うようにコア１１０の上に樹脂フィルムを積層し、加熱溶融を行う。そして、樹脂材料を加熱及び加圧し、熱硬化させることにより、絶縁層１３０Ｂを形成する。
この工程では、キャパシタチップ２００は突出部１１０ＡによってＸ軸方向の位置ずれが抑制されるとともに、仮付けテープ３００で仮止めされているため、２つキャパシタチップ２００の位置ずれは抑制される。従って、２つのキャパシタチップ２００同士の接触が抑制され、キャパシタチップ２００間の絶縁性が保持される。
また、配線層１１１Ａは、平面視で矩形環状であり、貫通孔１１０Ｈの開口を囲んでいるため、絶縁層１３０Ｂが配線層１１１Ａよりも外側に回り込むことが抑制される。なお、絶縁層１３０Ｂの回り込みが問題にならない場合、又は、回り込みが発生しない場合は、貫通孔１１０Ｈの開口を囲む配線層１１１Ａを設けなくてもよい。
次に、仮付けテープ３００を取り外し、図４（Ｄ）に示すようにコア１１０を再び天地逆にする。
次に、図４（Ｅ）に示すように、コア１１０、配線層１１１Ａ、貫通電極１２０Ａ、１２０Ｂ、キャパシタチップ２００の上面を覆うように絶縁層１３０Ａを形成する。絶縁層１３０Ａは、絶縁層１３０Ｂと同じ樹脂材料を加熱及び加圧し、熱硬化させることによって形成される。
なお、この工程では、キャパシタチップ２００は突出部１１０ＡによってＸ軸方向の位置ずれが抑制されるとともに、絶縁層１３０Ｂによって保持されているため、２つキャパシタチップ２００の位置ずれは抑制される。従って、２つのキャパシタチップ２００同士の接触が抑制され、キャパシタチップ２００間の絶縁性が保持される。また、図４（Ｃ）〜（Ｅ）の工程で、キャパシタチップ２００は絶縁層１３０Ａ及び１３０Ｂによって封止される。
次に、図５（Ａ）に示すように、ビアホール１３１Ａ、１３１Ｂを形成する。ビアホール１３１Ａは、後にビア１４０Ａ１〜１４０Ａ６を形成する位置に、例えばレーザ加工によって形成すればよい。ビアホール１３１Ｂは、コア１１０を天地逆にして、後にビア１４０Ｂ１〜１４０Ｂ６を形成する位置に、例えばレーザ加工によって形成すればよい。
次に、図５（Ｂ）に示すように、ビア１４０Ａ１〜１４０Ａ６及び１４０Ｂ１〜１４０Ｂ６と、配線層１５０Ａ１〜１５０Ａ６及び１５０Ｂ１〜１５０Ｂ６を形成する。
ビア１４０Ａ１〜１４０Ａ６及び１４０Ｂ１〜１４０Ｂ６は、それぞれ、ビアホール１３１Ａ、１３１Ｂの内部に、例えば、セミアディティブ法によって形成すればよい。ここで、ビア１４０Ａ１〜１４０Ａ６は同時に形成され、ビア１４０Ｂ１〜１４０Ｂ６は同時に形成される。
また、配線層１５０Ａ１〜１５０Ａ６及び１５０Ｂ１〜１５０Ｂ６は、それぞれ、ビア１４０Ａ１〜１４０Ａ６及び１４０Ｂ１〜１４０Ｂ６を形成するめっき処理に連続してセミアディティブ法によって一体的に形成される。
次に、図５（Ｃ）に示すように、ソルダーレジスト層１６０Ａ及び１６０Ｂを形成する。
ソルダーレジスト層１６０Ａは、絶縁層１３０Ａと、配線層１５０Ａ１〜１５０Ａ６との上にレジスト材料を一面に形成した後、配線層１５０Ａ１〜１５０Ａ６のうち端子として用いる部分を露光・現像等によって表出させることによって形成される。なお、レジスト材料は、感光性のエポキシ樹脂製、又は、感光性のアクリル樹脂製である。
同様に、ソルダーレジスト層１６０Ｂは、絶縁層１３０Ｂと、配線層１５０Ｂ１〜１５０Ｂ６との上にレジスト材料を一面に形成した後、配線層１５０Ｂ１〜１５０Ｂ６のうち端子として用いる部分を露光・現像等によって表出させることによって形成される。
以上で、実施の形態の配線基板１００が完成する。
図６は、配線基板１００にＬＳＩチップ４００を実装した状態を示す図である。
図６に示すように、配線層１５０Ａ１〜１５０Ａ６のうち端子として用いる部分にバンプ４０１を介して、ＬＳＩチップ４００を実装することができる。ＬＳＩチップ４００の下には、アンダーフィル樹脂４０２を充填すればよい。
以上、実施の形態によれば、貫通孔１１０Ｈの内壁の突出部１１０Ａによって２つのキャパシタチップ２００の位置ずれを抑制した状態で、絶縁層１３０Ａ、１３０Ｂからソルダーレジスト層１６０Ａ、１６０Ｂまでを形成する。
このため、Ｘ軸方向に並べて配列される２つのキャパシタチップ２００の位置ずれが抑制され、互いの電極２０２同士の接触によるショート、及び、電極２０２とビア１４０Ａ２〜１４０Ａ５，１４０Ｂ２〜１４０Ｂ５との接続不良を抑制できる。
従って、２つのキャパシタチップ２００を１つの貫通孔１１０Ｈの内部に配設する際の電気的信頼性を向上させた配線基板１００、及び、配線基板１００の製造方法を提供することができる。
また、配線基板１００にＣＰＵ等の高周波で動作する半導体チップを搭載する場合には、電気特性の向上のために多数のキャパシタチップ２００が内蔵されることになる。
ここで、１つの貫通孔１１０Ｈに１つのキャパシタチップ２００を収容することで、多数のキャパシタチップ２００を内蔵させる場合には、貫通孔１１０Ｈの数が増え、配線基板１００における貫通孔１１０Ｈの専有面積が増大する。このため、貫通孔１１０Ｈによって配線の引き回しが困難になる。また、多数の貫通孔１１０Ｈを設けるため、配線基板１００の平面積を増加させる必要が生じる。
このような問題を解決するために、実施の形態では、１つの貫通孔１１０Ｈに複数のキャパシタチップ２００を収容している。
なお、貫通孔１１０Ｈは複数設けられていてもよい。
なお、以上では、１つの貫通孔１１０Ｈの内部に２つのキャパシタチップ２００を配置する形態について説明した。しかしながら、１つの貫通孔１１０Ｈの内部に配置するキャパシタチップ２００の数は２つ以上であれば幾つであってもよい。１つの貫通孔１１０Ｈの内部に３つ以上のキャパシタチップ２００を配置する場合には、各キャパシタチップ２００を配置する領域同士の境界に、突出部１１０Ａを形成すればよい。
また、以上では、貫通孔１１０Ｈの内部にキャパシタチップ２００を配設する形態について説明した。しかしながら、貫通孔１１０Ｈの内部に配置するものはキャパシタチップ２００に限られず、外面に端子等を有する電子部品であれば何であってもよい。例えば、貫通孔１１０Ｈの内部に複数のＣＰＵ(Central Processing Unit)チップを配置してもよい。
また、以上では、貫通孔１１０Ｈをルータ加工で形成し、突出部１１０Ａはルータ加工でコア１１０の一部を残存させる部分である形態について説明した。しかしながら、貫通孔１１０Ｈは、レーザ加工又はその他の機械加工によって形成してもよい。
また、以上では、コア１１０の上下に絶縁層１３０Ａ、１３０Ｂが１層ずつ形成される配線基板１００について説明した。しかしながら、配線基板１００は絶縁層１３０Ａ、１３０Ｂと同様の絶縁層をさらに多層に含んでもよく、さらに多層の配線層を含んでもよい。
図７は、実施の形態の変形例による貫通孔１１０Ｈ１〜１１０Ｈ７を示す図である。図７（Ａ）〜（Ｇ）に示す貫通孔１１０Ｈ１〜１１０Ｈ７は、図２（Ａ）及び図３（Ａ）に示す貫通孔１１０Ｈの代わりにコア１１０に形成可能なものである。なお、図７（Ａ）〜（Ｇ）にはキャパシタチップ２００も示す。
図７（Ａ）に示す貫通孔１１０Ｈ１のように、３つのキャパシタチップ２００を収納できるようにＸ軸方向に長く形成するとともに、３つの領域に区分する二対の突出部１１０Ａを形成してもよい。
図７（Ｂ）に示す貫通孔１１０Ｈ２のように、２つのキャパシタチップ２００を短手方向に並べて収納できるようにＸ軸方向に短く、かつ、Ｙ軸方向に長く形成するとともに、２つの領域に区分する一対の突出部１１０Ａを形成してもよい。
図７（Ｃ）に示す貫通孔１１０Ｈ３のように、３つのキャパシタチップ２００を短手方向に並べて収納できるように形成するとともに、３つの領域に区分する二対の突出部１１０Ａを形成してもよい。
図７（Ｄ）に示す貫通孔１１０Ｈ４のように、２つのキャパシタチップ２００が貫通孔１１０Ｈの内壁に係合するＹ軸方向の幅をキャパシタチップ２００のＹ軸方向の幅に合わせて形成してもよい。
図７（Ｅ）に示す貫通孔１１０Ｈ５のように、図７（Ｄ）に示す貫通孔１１０Ｈ４をさらにＸ軸方向に延ばして、３つのキャパシタチップ２００を収納できるようにするとともに、３つの領域に区分する二対の突出部１１０Ａを形成してもよい。
図７（Ｆ）に示す貫通孔１１０Ｈ６のように、図７（Ｄ）に示す貫通孔１１０Ｈ４を変形し、２つのキャパシタチップ２００を短手方向に並べて収納できるようにＸ軸方向に短く、かつ、Ｙ軸方向に長く形成してもよい。
図７（Ｇ）に示す貫通孔１１０Ｈ７のように、図７（Ｆ）に示す貫通孔１１０Ｈ６をさらにＸ軸方向に延ばして、３つのキャパシタチップ２００を収納できるようにするとともに、３つの領域に区分する二対の突出部１１０Ａを形成してもよい。
また、以上では、コア１１０にルータ加工等の機械加工によって貫通孔１１０Ｈ、１１０Ｈ１〜１１０Ｈ７を形成する形態について説明したが、レーザ加工で形成してもよい。図８及び図９を用いて説明する。
図８は、レーザ加工で貫通孔１１０ＨＸを形成する工程を示す図である。
まず、図８（Ａ）、（Ｂ）に示すように、配線層１１１Ａと貫通電極１２０Ａ、１２０Ｂが形成されたコア１１０Ｘを用意し、貫通孔１１０ＨＸを形成するためにレーザ加工を行う。
例えば、図８（Ａ）、（Ｂ）に示すように、１回のレーザショットで穴部１１０ＨＸ１を形成できるようなレーザの径及び出力に調整する。穴部１１０ＨＸ１は、図８（Ａ）に示すように、例えば、貫通孔１１０ＨＸのＹ軸方向の幅の約１／３程度の径を有し、コア１１０Ｘの厚さの半分よりも少し深い深さを有する。また、穴部１１０ＨＸ１は、図８（Ｂ）に示すように、深くなるにつれて開口が小さくなるような断面形状を有する。このような穴部１１０ＨＸ１の形状は、レーザ加工で行うことによって実現される。
従って、図８（Ａ）に一点鎖線で示す貫通孔１１０ＨＸを形成する領域の内部で、破線の円で示すようにレーザショットを行う場所を移動させるとともに、コア１１０Ｘを天地反転させて同様のレーザ加工を行うことにより、貫通孔１１０ＨＸを形成することができる。
このときに、コア１１０Ｘの両面からのレーザショットにより、貫通孔１１０ＨＸの内壁に突出部１１０ＡＸが残存するようにレーザの径及び出力を調整すれば、突出部１１０ＡＸを有する貫通孔１１０ＨＸをコア１１０Ｘに形成することができる。
なお、ここでは、配線層１１１Ａと貫通電極１２０Ａ、１２０Ｂが形成されたコア１１０Ｘに対して貫通孔１１０ＨＸを形成する工程を示す。しかしながら、まずコア１１０Ｘに貫通孔１１０ＨＸを形成してから、配線層１１１Ａと貫通電極１２０Ａ、１２０Ｂを形成してもよい。
以上のようにしてレーザ加工で形成した貫通孔１１０ＨＸと突出部１１０ＡＸは、図９に示すような形状を有する。
図９は、レーザ加工でコア１１０Ｘに形成した貫通孔１１０ＨＸの断面を示す図である。図９（Ａ）は、平面図（ＸＹ平面を示す図）であり、図９（Ｂ）は、図９（Ａ）においてＹ軸の負方向側から正方向側を見た場合のＸ１−Ｘ１断面を示す。図９（Ｃ）は、図９（Ａ）においてＹ軸の負方向側から正方向側を見た場合のＸ２−Ｘ２断面を示す。図９（Ｃ）は図１に対応するＸＺ平面に平行な断面であり、コア１１０ＸのＹ軸方向の中央を通るＸＺ平面に平行な断面を示す。なお、図９には、コア１１０Ｘに配線層１１１Ａと貫通電極１２０Ａ、１２０Ｂが形成されている状態を示す。
コア１１０Ｘの貫通孔１１０ＨＸの内壁１１０ＢＸは、平面視で貫通孔１１０ＨＸの内側に突出しており、図９（Ｂ）、（Ｃ）に示すように、断面がテーパ状になっている。テーパ状に突出する内壁１１０ＢＸは、貫通孔１１０ＨＸの開口に沿って矩形環状に形成されている。内壁１１０ＢＸは、コア１１０Ｘの（Ｚ軸方向の）厚さの中央部が最も突出して頂部を形成している。
また、突出部１１０ＡＸは、貫通孔１１０ＨＸのＸ軸方向の中央において、Ｙ軸正方向側の内壁１１０ＢＸと、Ｙ軸負方向側の内壁１１０ＢＸとが、他の部分の内壁１１０ＢＸよりもさらに貫通孔１１０ＨＸの内側に突出した構成になっている。
図９（Ｂ）、（Ｃ）に示すように、突出部１１０ＡＸは、ＸＺ平面において、菱形状であり、先端に向かってＸ軸方向及びＺ軸方向に細くなるような形状である。すなわち、突出部１１０ＡＸは、ＹＺ平面に平行な断面における形状がテーパ状であるとともに、ＸＹ平面に平行な断面における形状がテーパ状である。
このようなテーパ状の突出部１１０ＡＸと内壁１１０ＢＸは、貫通孔１１０ＨＸの内壁がＺ軸に沿って垂直に形成されるのではなく、コア１１０Ｘの上面及び下面の両方から９０度未満の角度で形成されることにより、コア１１０Ｘの厚さ方向における略中央が最も貫通孔１１０ＨＸの内側に突出した形状になっている。
以上、本発明の例示的な実施の形態の配線基板、及び、配線基板の製造方法について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
１００ 配線基板
１１０、１１０Ｘ コア
１１０Ａ、１１０ＡＸ 突出部
１１０ＢＸ 内壁
１１０Ｈ、１１０ＨＸ 貫通孔
１１１Ａ 配線層
１２０Ａ、１２０Ｂ 貫通電極
１３０Ａ、１３０Ｂ 絶縁層
１４０Ａ１、１４０Ａ２、１４０Ａ３、１４０Ａ４、１４０Ａ５、１４０Ａ６、１４０Ｂ１、１４０Ｂ２、１４０Ｂ３、１４０Ｂ４、１４０Ｂ５、１４０Ｂ６ ビア
１５０Ａ１、１５０Ａ２、１５０Ａ３、１５０Ａ４、１５０Ａ５、１５０Ａ６、１５０Ｂ１、１５０Ｂ２、１５０Ｂ３、１５０Ｂ４、１５０Ｂ５、１５０Ｂ６ 配線層
１６０Ａ、１６０Ｂ ソルダーレジスト層
２００ キャパシタチップ

Claims (10)

  1. 貫通孔が形成され、前記貫通孔の内部に並べて設けられる複数の単位配置領域の境界部において、前記貫通孔の内壁から平面視で前記貫通孔の内側に突出する突出部を有するコア層と、
    前記貫通孔の内部で、前記突出部によって互いに離間された状態で、前記複数の単位配置領域にそれぞれ収容される複数の電子部品と、
    前記貫通孔の内部に充填され、前記電子部品の少なくとも側面を保持する樹脂層と
    を含む、配線基板。
  2. 前記貫通孔は平面視で矩形状であり、前記突出部は、前記境界部において前記複数の単位配置領域が並べられる方向に対する側方に位置する一対の前記内壁から突出している、請求項１記載の配線基板。
  3. 前記一対の内壁から突出する一対の突出部同士の間隔は、前記複数の単位配置領域が並べられる方向における前記電子部品の幅より狭い、請求項２記載の配線基板。
  4. 前記突出部の突出方向と前記コア層の厚さ方向とで規定される前記突出部の断面の形状は、前記コア層の両方の面からテーパ状に形成される形状である、請求項１乃至３のいずれか一項記載の配線基板。
  5. 前記コア層の平面に平行な前記突出部の断面の形状は、当該突出部の両側に位置する一対の前記単位配置領域の内壁面からテーパ状に突出する形状である、請求項１乃至４のいずれか一項記載の配線基板。
  6. 前記電子部品は直方体状であり、長手方向の両端に電極が形成される、請求項１乃至５のいずれか一項記載の配線基板。
  7. 前記電子部品は直方体状であり、前記電子部品の長手方向に前記複数の電子部品が配列される、請求項１乃至６のいずれか一項記載の配線基板。
  8. 前記電子部品は直方体状であり、前記電子部品の短手方向に前記複数の電子部品が配列される、請求項１乃至６のいずれか一項記載の配線基板。
  9. 前記電子部品はキャパシタチップである、請求項１乃至８のいずれか一項記載の配線基板。
  10. 貫通孔の内部に並べて設けられる複数の単位配置領域の境界部において内壁から平面視で内側に突出する突出部を有する前記貫通孔をコア層に形成する工程と、
    前記貫通孔の内部の前記複数の単位配置領域に、前記突出部によって互いに離間された状態で、複数の電子部品をそれぞれ配置する工程と、
    前記貫通孔の内部に樹脂材料を充填することにより、前記電子部品の少なくとも側面を保持する樹脂層を形成する工程と
    を含む、配線基板の製造方法。
JP2014043317A 2014-03-05 2014-03-05 配線基板、及び、配線基板の製造方法 Active JP6373605B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014043317A JP6373605B2 (ja) 2014-03-05 2014-03-05 配線基板、及び、配線基板の製造方法
US14/634,972 US9560768B2 (en) 2014-03-05 2015-03-02 Wiring substrate and method of making wiring substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014043317A JP6373605B2 (ja) 2014-03-05 2014-03-05 配線基板、及び、配線基板の製造方法

Publications (3)

Publication Number Publication Date
JP2015170669A true JP2015170669A (ja) 2015-09-28
JP2015170669A5 JP2015170669A5 (ja) 2017-02-09
JP6373605B2 JP6373605B2 (ja) 2018-08-15

Family

ID=54018869

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014043317A Active JP6373605B2 (ja) 2014-03-05 2014-03-05 配線基板、及び、配線基板の製造方法

Country Status (2)

Country Link
US (1) US9560768B2 (ja)
JP (1) JP6373605B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019192730A (ja) * 2018-04-23 2019-10-31 新光電気工業株式会社 配線基板及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6639934B2 (ja) * 2016-02-08 2020-02-05 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP2017175000A (ja) * 2016-03-24 2017-09-28 ローム株式会社 電子部品およびその製造方法、ならびに、インターポーザ
JP6748501B2 (ja) * 2016-07-14 2020-09-02 ローム株式会社 電子部品およびその製造方法
CN211045436U (zh) * 2019-07-07 2020-07-17 深南电路股份有限公司 线路板
KR20210076584A (ko) * 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164952A (ja) * 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
WO2012157426A1 (ja) * 2011-05-13 2012-11-22 イビデン株式会社 配線板及びその製造方法
JP2014003087A (ja) * 2012-06-15 2014-01-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7876577B2 (en) * 2007-03-12 2011-01-25 Tyco Electronics Corporation System for attaching electronic components to molded interconnection devices
JP5001395B2 (ja) 2010-03-31 2012-08-15 イビデン株式会社 配線板及び配線板の製造方法
JP2012079994A (ja) * 2010-10-05 2012-04-19 Yamaichi Electronics Co Ltd 部品内蔵プリント配線板およびその製造方法
US8957320B2 (en) * 2011-10-11 2015-02-17 Ibiden Co., Ltd. Printed wiring board
US9439289B2 (en) * 2012-01-12 2016-09-06 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
KR102080663B1 (ko) * 2013-07-15 2020-02-24 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP5462404B1 (ja) * 2013-09-12 2014-04-02 太陽誘電株式会社 部品内蔵基板及び部品内蔵基板用コア基材
JP2015159153A (ja) * 2014-02-21 2015-09-03 イビデン株式会社 電子部品内蔵多層配線板
JP6334962B2 (ja) * 2014-03-05 2018-05-30 新光電気工業株式会社 配線基板、及び、配線基板の製造方法
JP2015185828A (ja) * 2014-03-26 2015-10-22 イビデン株式会社 電子部品内蔵多層配線板およびその製造方法
JP2015220281A (ja) * 2014-05-15 2015-12-07 イビデン株式会社 プリント配線板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012164952A (ja) * 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
WO2012157426A1 (ja) * 2011-05-13 2012-11-22 イビデン株式会社 配線板及びその製造方法
JP2014003087A (ja) * 2012-06-15 2014-01-09 Shinko Electric Ind Co Ltd 配線基板及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019192730A (ja) * 2018-04-23 2019-10-31 新光電気工業株式会社 配線基板及びその製造方法
JP6997670B2 (ja) 2018-04-23 2022-01-17 新光電気工業株式会社 配線基板及びその製造方法

Also Published As

Publication number Publication date
JP6373605B2 (ja) 2018-08-15
US20150257275A1 (en) 2015-09-10
US9560768B2 (en) 2017-01-31

Similar Documents

Publication Publication Date Title
JP6334962B2 (ja) 配線基板、及び、配線基板の製造方法
JP6373605B2 (ja) 配線基板、及び、配線基板の製造方法
JP5715009B2 (ja) 部品内蔵配線基板及びその製造方法
US9161453B2 (en) Wiring board and method of manufacturing the same
KR101420526B1 (ko) 전자부품 내장기판 및 그 제조방법
KR102100209B1 (ko) 배선 기판
KR20160036514A (ko) 복합 배선 기판 및 그 실장 구조체
JP2014131037A (ja) 回路基板及びその製造方法
JP2007048976A (ja) プリント回路板、およびプリント回路板を備えた電子機器
JP2014110423A (ja) 電子部品組込み基板及びその製造方法
JP5462404B1 (ja) 部品内蔵基板及び部品内蔵基板用コア基材
US20110174526A1 (en) Circuit module
JP6743287B2 (ja) 配線基板及びその製造方法
KR20140039993A (ko) 배선 기판
JP5412002B1 (ja) 部品内蔵基板
JP2011155199A (ja) 回路実装基板
JP2007027527A (ja) 基板及びその製造方法
JP2013168520A (ja) 電子装置
JP2006339276A (ja) 接続用基板及びその製造方法
KR20150052212A (ko) 배선기판 및 그 제조방법
JP6068167B2 (ja) 配線基板およびその製造方法
JP2013058619A (ja) 部品内蔵配線基板及びその製造方法
JP6892281B2 (ja) 配線基板およびその製造方法
JP2006020243A (ja) 表面実装用電子部品及びメイン基板ユニット
JP2022122460A (ja) 電子部品

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161226

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170921

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180508

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180621

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180703

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180718

R150 Certificate of patent or registration of utility model

Ref document number: 6373605

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150