WO2012011258A1 - 基板及びその製造方法、表示装置 - Google Patents

基板及びその製造方法、表示装置 Download PDF

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Definitions

  • a source electrode and a drain electrode are formed on the semiconductor layer by dry etching or the like to form a TFT, and then, for example, a silicon nitride film is formed on the entire substrate on which the source electrode and the drain electrode are formed by plasma CVD. Etc., and an interlayer insulating film covering the semiconductor layer, the source electrode, and the drain electrode is formed (see, for example, Patent Document 1).
  • the TFT 5a has a bottom gate structure. As shown in FIGS. 3 and 4, the gate electrode 11aa provided on the insulating substrate 10a, and the gate insulating film 12 provided so as to cover the gate electrode 11aa, And an oxide semiconductor layer 13a having a channel region C provided in an island shape so as to overlap the gate electrode 11aa on the gate insulating film 12.
  • the TFT 5a includes a source electrode 16aa and a drain electrode 16b provided on the oxide semiconductor layer 13a so as to overlap the gate electrode 11aa and to face each other with the channel region C interposed therebetween.
  • the first terminal cover 24 formed of an oxide semiconductor is made into a conductor by plasma processing such as plasma etching, the first terminal is formed in the region R between the adjacent source terminals 15. Since the cover 24 is removed, it is possible to prevent the occurrence of a leak failure between the source terminals 15 arranged at a narrow pitch. Accordingly, it is possible to maintain insulation between the source terminals 15 arranged at a narrow pitch.
  • the oxide semiconductor layer 13a is formed as shown in FIGS. The thickness of the channel region C and the first terminal cover 24 is reduced.
  • etching process either dry etching or wet etching described above may be used. However, when processing a large area substrate, it is preferable to use dry etching.
  • a fluorine-based gas such as CF 4 , NF 3 , SF 6 , or CHF 3
  • a chlorine-based gas such as Cl 2 , BCl 3 , SiCl 4 , or CCl 4
  • an oxygen gas or the like
  • an inert gas such as argon may be added.
  • any etching liquid can be used as long as the oxide semiconductor constituting the first terminal cover 24 can be removed and the first terminal cover 24 can be removed reliably. There is no particular limitation.
  • the source terminal forming process, the gate, An insulating film forming step and an oxide semiconductor layer / first terminal cover forming step are performed.
  • a silicon nitride film or the like is formed on the entire substrate on which the first terminal cover 24 is formed by the plasma CVD method. Thereafter, the first terminal cover 24 is protected on the first terminal cover 24 by patterning the resist by photolithography using a sixth photomask, performing wet etching on the silicon nitride film, removing the resist, and washing.
  • a terminal cover protective layer (etching stopper layer) 29 is formed to a thickness of about 50 to 200 nm.

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Abstract

薄膜トランジスタ基板（２０ａ）は、絶縁基板（１０ａ）と、絶縁基板（１０ａ）上に設けられた複数のソース端子（１５）と、ソース端子（１５）の各々の一部を覆うように設けられ、酸化物半導体により形成された第１端子カバー（２４）とを備える。そして、隣接するソース端子（１５）間の領域（Ｒ）において、第１端子カバー（２４）が除去されている。

Description

基板及びその製造方法、表示装置
　本発明は、基板に関し、特に、酸化物半導体の半導体層を用いた基板及びその製造方法、表示装置に関する。
　近年、携帯電話、携帯ゲーム機等のモバイル型端末機器やノート型パソコン等の各種電子機器の表示パネルとして、薄くて軽量であるとともに、低電圧で駆動でき、かつ消費電力が少ないという長所を有する液晶表示装置が広く使用されている。
　一般に、液晶表示装置は、互いに対向して配置された一対の基板（即ち、薄膜トランジスタ基板と対向基板）と、一対の基板の間に設けられた液晶層と、一対の基板を互いに接着するとともに、両基板の間に液晶を封入するために枠状に設けられたシール材とを備えている。
　また、液晶表示装置では、複数の画素等で構成され、シール材の内側の部分に画像表示を行う表示領域が規定され、この表示領域の周辺に端子領域（駆動回路領域）が規定されている。
　また、薄膜トランジスタ基板では、画像の最小単位である各画素毎に、スイッチング素子として、例えば、薄膜トランジスタ（Thin Film Transistor、以下、「ＴＦＴ」とも称する）が設けられている。
　一般的なボトムゲート型のＴＦＴは、例えば、絶縁基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上にゲート電極に重なるように島状に設けられ、アモルファスシリコンからなる半導体層と、半導体層上に互いに対峙するように設けられたソース電極及びドレイン電極とを備えている。
　また、薄膜トランジスタ基板は、絶縁基板と、表示領域において、絶縁基板上に互いに平行に延びるように設けられた複数の走査配線と、各走査配線と直交する方向に互いに平行に延びるように設けられた複数の信号配線とを備えている。そして、各走査配線及び各信号配線の交差部分毎、即ち、各画素毎に上述のＴＦＴが設けられている。
　また、信号配線は、上述の端子領域に引き出され、端子領域において、ソース端子に接続されている。また、同様に、走査配線は、上述の端子領域に引き出され、端子領域において、ゲート端子に接続されている。
　これらのソース端子及びゲート端子は、上述の半導体層を形成するアモルファスシリコンにより形成されている。また、端子領域においては、上述のソース端子及びゲート端子に接続された集積回路チップ（または、ＩＣチップ）と、集積回路チップに接続された、外部からの信号を供給するための駆動回路基板（フレキシブルプリント基板）が設けられている。
　そして、このような薄膜トランジスタ基板では、まず、絶縁基板上にゲート電極及び走査配線を形成した後、絶縁基板の全体に、例えば、ＣＶＤ法によりゲート絶縁膜を形成する。次いで、例えば、スパッタリング法により、ゲート絶縁膜上にアモルファスシリコンからなる半導体膜を形成し、半導体膜に対して、フォトリソグラフィ、ウエットエッチング等を行うことにより、半導体層を形成する。この際、アモルファスシリコン膜からなるソース端子及びゲート端子も形成される。
　そして、ドライエッチング等により、半導体層上にソース電極及びドレイン電極を形成してＴＦＴを形成した後、ソース電極及びドレイン電極が形成された基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜などを成膜し、半導体層、ソース電極及びドレイン電極を覆う層間絶縁膜を形成する（例えば、特許文献１参照）。
特開２０００－１９９９１７号公報
　ここで、近年、薄膜トランジスタ基板では、画像の最小単位である各画素のスイッチング素子として、上述のアモルファスシリコンからなる半導体層に代わって、高移動度、低オフ電流という良好な特性を得ることができる酸化物半導体からなる半導体層（以下、「酸化物半導体層」とも称する）を用いたものが提案されている。
　また、近年、表示装置の小型化、軽量化に伴い、集積回路チップが接続される端子（即ち、ソース端子及びゲート端子）の狭ピッチ化の要請が高まっており、また、接続信頼性を向上させるとの観点から、狭ピッチにより配置された端子を保護するための端子カバーを設けたものが提案されている。
　しかし、この端子カバーの材料として酸化物半導体を使用した場合、酸化物半導体により形成された端子カバーを形成した後に、上述のドライエッチングとして、プラズマによりガスをイオン化・ラジカル化してエッチングするプラズマエッチングを行った場合、プラズマのダメージにより端子カバーの抵抗が低下してしまい、端子カバーが導体化してしまう。その結果、例えば、狭ピッチで配置された端子間においてリーク不良が生じてしまい、端子間の絶縁性を維持するのが困難になるという問題があった。
　そこで、本発明は、上述の問題に鑑みてなされたものであり、複数の端子を狭ピッチで配置し、端子を覆うように、酸化物半導体により形成された端子カバーを設ける場合であっても、端子間におけるリーク不良の発生を防止することができる基板及びその製造方法、表示装置を提供することを目的とする。
　上記目的を達成するために、本発明の基板は、絶縁基板上に設けられ、金属により形成された複数の端子と、端子の各々の一部を覆うように設けられ、酸化物半導体により形成された端子カバーとを備え、隣接する端子間の領域において、端子カバーが除去されていることを特徴とする。
　同構成によれば、例えば、表示装置用の基板の製造工程において、プラズマエッチング等のプラズマ処理により、酸化物半導体により形成された端子カバーが導体化した場合であっても、隣接する端子間の領域において、端子カバーが除去されているため、複数の端子を狭ピッチで配置した場合であっても、端子間におけるリーク不良の発生を防止することができ、端子間の絶縁性を維持することが可能になる。
　また、本発明の基板においては、端子と端子カバーとの間に設けられ、端子の一部が露出するコンタクトホールが形成された絶縁膜と、導電体により形成され、端子カバー及びコンタクトホールの表面に設けられた他の端子カバーとを更に備えていてもよい。
　同構成によれば、例えば、異方性導電フィルム（ＡＣＦ）等を介して、集積回路チップを端子に接続する場合に、導電体により形成された他の端子カバーと異方性導電フィルムとを良好に接続することができるため、集積回路チップと端子とを確実に電気的に接続することが可能になる。
　また、本発明の基板においては、端子間の領域において、他の端子カバーが除去されており、端子間の領域側の端子カバーの端面と、端子間の領域側の他の端子カバーの端面とが面一であってもよい。
　同構成によれば、端子間の領域側の端子カバーの端面と他の端子カバーの端面とが面一であるため、例えば、端子カバーがオーバーハング等により折損した場合であっても、その破片に起因して、端子間リークが生じることを回避することが可能になる。
　また、本発明の基板においては、端子間のピッチが、５～３０μｍであってもよい。
　同構成によれば、複数の端子を狭ピッチで配置することができるため、表示装置の小型化、軽量化に対応することができる表示装置用の基板を提供することが可能になる。
　また、本発明の基板においては、酸化物半導体として、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物を使用する構成としてもよい。
　また、本発明の基板においては、酸化物半導体として、酸化インジウムガリウム亜鉛（ＩＧＺＯ）を使用する構成としてもよい。
　また、本発明の基板においては、酸化物半導体層を有する薄膜トランジスタを更に備える構成としてもよい。
　また、本発明の基板は、複数の端子を狭ピッチで配置した場合であっても、端子間におけるリーク不良の発生を防止することができ、端子間の絶縁性を維持することが可能になるという優れた特性を備えている。従って、本発明の基板は、基板と、基板に対向して配置された他の基板と、基板及び他の基板の間に設けられた表示媒体層とを備える表示装置に好適に使用できる。また、本発明の表示装置は、表示媒体層が液晶層である表示装置に好適に使用できる。
　また、本発明の基板は、基板と、基板上に形成された表示素子とを備える表示装置に好適に使用できる。また、本発明の表示装置は、表示素子が有機ＥＬ表示素子である表示装置に好適に使用できる。
　本発明の基板の製造方法は、絶縁基板上に金属からなる複数の端子を形成する端子形成工程と、絶縁基板上に端子を覆うように絶縁膜を形成する絶縁膜形成工程と、絶縁膜上に酸化物半導体からなる端子カバーを形成する端子カバー形成工程と、端子カバーをマスクとして、絶縁膜に対して、ドライエッチングを行うことにより、絶縁膜に端子に到達するコンタクトホールを形成するコンタクトホール形成工程と、端子カバー上に導電体からなる導電膜を成膜した後、導電膜に対してエッチングを行うことにより、端子カバー及びコンタクトホールの表面上に他の端子カバーを形成し、端子カバーに対してエッチングを行うことにより、隣接する端子間の領域に存在する端子カバーを除去して、端子間の領域において、端子カバーを除去する端子カバー除去工程とを少なくとも備えることを特徴とする。
　同構成によれば、表示装置用の基板の製造工程において、例えば、プラズマエッチング等のプラズマ処理により、酸化物半導体により形成された端子カバーが導体化した場合であっても、隣接する端子間の領域において、端子カバーが除去されているため、複数の端子を狭ピッチで配置した場合であっても、端子間におけるリーク不良の発生を防止することができ、端子間の絶縁性を維持することが可能になる。
　また、本発明の基板の製造方法においては、端子カバー形成工程の後、端子カバー上に端子カバーを保護するための端子カバー保護層を形成する端子カバー保護層形成工程を更に備えていてもよい。
　同構成によれば、表示装置用の基板の製造工程において、例えば、プラズマエッチング等のプラズマ処理を行う場合であっても、プラズマによる端子カバーへのダメージを効果的に抑制することができる。その結果、端子カバーのチャネル部のリークを効果的に抑制することが可能になる。
　本発明によれば、複数の端子を狭ピッチで配置し、端子の各々を覆うように、酸化物半導体により形成された端子カバーを設けた場合であっても、端子間におけるリーク不良の発生を防止することができ、端子間の絶縁性を維持することが可能になる。
本発明の第１の実施形態に係る薄膜トランジスタ基板を有する液晶表示装置の断面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の平面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の画素部及び端子部を拡大した平面図である。 図３中のＡ－Ａ線に沿った薄膜トランジスタ基板の断面図である。 図３中のＢ－Ｂ線に沿った薄膜トランジスタ基板の断面図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の第１の実施形態に係る薄膜トランジスタ基板の端子の製造工程を断面で示す説明図である。 本発明の第１の実施形態に対向基板の製造工程を断面で示す説明図である。 本発明の第２の実施形態に係る薄膜トランジスタ基板の断面図である。 本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図である。 本発明の第２の実施形態に係る薄膜トランジスタ基板の端子の製造工程を断面で示す説明図である。 本発明の変形例に係る有機ＥＬ表示装置の平面図である。 本発明の変形例に係る有機ＥＬ表示装置の断面図である。
　（第１の実施形態）
　以下、本発明の実施形態について、図面を参照しながら詳細に説明する。尚、本発明は以下の実施形態に限定されるものではない。
　図１は、本発明の第１の実施形態に係る薄膜トランジスタ基板を有する液晶表示装置の断面図であり、図２は、本発明の第１の実施形態に係る薄膜トランジスタ基板の平面図である。また、図３は、本発明の第１の実施形態に係る薄膜トランジスタ基板の画素部及び端子部を拡大した平面図であり、図４は、図３中のＡ－Ａ線に沿った薄膜トランジスタ基板の断面図である。また、図５は、図３中のＢ－Ｂ線に沿った薄膜トランジスタ基板の断面図である。なお、説明の便宜上、図５においては、集積回路チップの図示を省略してある。
　液晶表示装置５０は、図１に示すように、液晶表示装置用の基板である薄膜トランジスタ基板２０ａと、薄膜トランジスタ基板２０ａに対向して配置された液晶表示装置用の他の基板である対向基板３０とを備えている。また、液晶表示装置５０は、薄膜トランジスタ基板２０ａ及び対向基板３０の間に設けられた表示媒体層である液晶層４０と、薄膜トランジスタ基板２０ａ及び対向基板３０を互いに接着するとともに、薄膜トランジスタ基板２０ａ及び対向基板３０の間に液晶層４０を封入するために枠状に設けられたシール材３５とを備えている。
　また、液晶表示装置５０では、図１に示すように、シール材３５の内側の部分に画像表示を行う表示領域Ｄが規定され、薄膜トランジスタ基板２０ａの対向基板３０から突出する部分に端子領域Ｔが規定されている。この端子領域Ｔは、表示領域Ｄの周辺に位置している。
　薄膜トランジスタ基板２０ａは、図２、図３及び図４に示すように、絶縁基板１０ａと、表示領域Ｄにおいて、絶縁基板１０ａ上に互いに平行に延びるように設けられた複数の走査配線１１ａと、各走査配線１１ａの間にそれぞれ設けられ、互いに平行に延びる複数の補助容量配線１１ｂと、各走査配線１１ａと直交する方向に互いに平行に延びるように設けられた複数の信号配線１６ａとを備えている。また、薄膜トランジスタ基板２０ａは、各走査配線１１ａ及び各信号配線１６ａの交差部分毎、即ち、各画素毎にそれぞれ設けられた複数のＴＦＴ５ａと、各ＴＦＴ５ａを覆うように設けられた層間絶縁膜１７と、層間絶縁膜１７を覆うように設けられた平坦化膜１８と、平坦化膜１８上にマトリクス状に設けられ、各ＴＦＴ５ａにそれぞれ接続された複数の画素電極１９ａと、各画素電極１９ａを覆うように設けられた配向膜（不図示）とを備えている。
　走査配線１１ａは、図２及び図３に示すように、端子領域Ｔ（図１参照）のゲート端子領域Ｔｇに引き出され、そのゲート端子領域Ｔｇにおいて、ゲート端子１９ｂを構成している。
　補助容量配線１１ｂは、図３に示すように、補助容量幹線１６ｃ及び中継配線１１ｄを介して補助容量端子１９ｄに接続されている。ここで、補助容量幹線１６ｃは、ゲート絶縁膜１２に形成されたコンタクトホールＣｃを介して補助容量配線１１ｂに接続されているとともに、ゲート絶縁膜１２に形成されたコンタクトホールＣｄを介して中継配線１１ｄに接続されている。
　また、図２及び図３に示すように、端子領域Ｔ（図１参照）のソース端子領域Ｔｓには、中継配線１１ｃが引き出されており、この中継配線１１ｃは、ソース端子領域Ｔｓにおいて、ソース端子１５を構成している。
　ここで、信号配線１６ａは、図３、図４に示すように、ゲート絶縁膜１２に形成されたコンタクトホールＣｂを介して、透明導電膜２７によって、中継配線１１ｃに接続されている。
　また、図２、図３に示すように、薄膜トランジスタ基板２０ａのソース端子領域Ｔｓ及びゲート端子領域Ｔｇには、ソース端子１５及びゲート端子１９ｂに接続された電子部品である集積回路チップ（または、ドライバＩＣチップ）９が設けられている。
　そして、この集積回路チップ９は、例えば、チップオングラス（ＣＯＧ）方式で、異方性導電フィルム（ＡＣＦ）等を介して、薄膜トランジスタ基板２０ａに実装されている。
　また、図２、図３に示すように、薄膜トランジスタ基板２０ａのソース端子領域Ｔｓ及びゲート端子領域Ｔｇには、外部からの信号を供給するための電子部品である駆動回路基板（不図示）が接続される接続用端子２１が設けられている。この接続用端子２１は、集積回路チップが接続された接続用端子２６と配線２２を介して接続されており、これらの接続用端子２１，２６、及び配線２２を介して、駆動回路基板から集積回路チップ９を駆動するための信号を集積回路チップ９へ入力する構成となっている。
　ＴＦＴ５ａは、ボトムゲート構造を有しており、図３及び図４に示すように、絶縁基板１０ａ上に設けられたゲート電極１１ａａと、ゲート電極１１ａａを覆うように設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上でゲート電極１１ａａに重なるように島状に設けられたチャネル領域Ｃを有する酸化物半導体層１３ａとを備えている。また、ＴＦＴ５ａは、酸化物半導体層１３ａ上にゲート電極１１ａａに重なるとともにチャネル領域Ｃを挟んで互いに対峙するように設けられたソース電極１６ａａ及びドレイン電極１６ｂとを備えている。
　ここで、酸化物半導体層１３ａのチャネル領域Ｃ上には、ソース電極１６ａａ及びドレイン電極１６ｂ（即ち、ＴＦＴ５ａ）を覆う層間絶縁膜１７が設けられている。
　そして、ゲート電極１１ａａは、図３に示すように、走査配線１１ａの側方への突出した部分である。また、ソース電極１６ａａは、図３に示すように、信号配線１６ａの側方への突出した部分である。
　さらに、ドレイン電極１６ｂは、図３及び図４に示すように、層間絶縁膜１７及び平坦化膜１８の積層膜に形成されたコンタクトホールＣａを介して画素電極１９ａに接続されている。また、ドレイン電極１６ｂは、ゲート絶縁膜１２を介して補助容量配線１１ｂと重なることにより補助容量を構成している。
　また、酸化物半導体層１３ａは、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体により形成されている。
　また、本実施形態においては、図５に示すように、ソース端子領域Ｔｓにおいて、ソース端子１５上には、ソース端子１５を保護するための保護カバー１９ｃが設けられている。
　この保護カバー１９ｃは、絶縁基板１０ａ上に形成された第１端子カバー２４と、当該第１端子カバー２４上に形成された第２端子カバー２３とにより構成されている。
　第１端子カバー２４は、図５に示すように、複数のソース端子１５の各々の一部を覆うように設けられており、上述の酸化物半導体層１３ａと同様に、例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体により形成されている。
　また、第２端子カバー２３は、例えば、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物等の導電体により形成されている。
　また、複数のソース端子１５は、狭ピッチで配列されており、図３、図５に示すように、隣接するソース端子１５のピッチＰは、例えば、５～３０μｍに設定されている。
　また、図５に示すように、ソース端子１５と第１端子カバー２４との間にはゲート絶縁膜１２が設けられており、このゲート絶縁膜１２には、ソース端子１５の一部が露出するようにコンタクトホールＣｅが形成されている。
　そして、図５に示すように、上述の第２端子カバー２３は、第１端子カバー２４及びコンタクトホールＣｅの表面に設けられており、保護カバー１９ｃは、ゲート絶縁膜１２に形成されたコンタクトホールＣｅを介して、ソース端子１５に接続される構成となっている。なお、図示は省略するが、ゲート端子１９ｂも、図５に示すソース端子１５と同様に構成されている。
　対向基板３０は、後述する図８（ｃ）に示すように、絶縁基板１０ｂと、絶縁基板１０ｂ上に格子状に設けられたブラックマトリクス３１並びにブラックマトリクス３１の各格子間にそれぞれ設けられた赤色層、緑色層及び青色層などの着色層３２を有するカラーフィルター層とを備えている。また、対向基板３０は、そのカラーフィルター層を覆うように設けられた共通電極３３と、共通電極３３上に設けられたフォトスペーサ３４と、共通電極３３を覆うように設けられた配向膜（不図示）とを備えている。
　液晶層４０は、例えば、電気光学特性を有するネマチックの液晶材料などにより構成されている。
　上記構成の液晶表示装置５０では、各画素において、ゲートドライバ（即ち、ゲート端子１９ｂに接続された集積回路チップ９）からゲート信号が走査配線１１ａを介してゲート電極１１ａａに送られる。そして、ＴＦＴ５ａがオン状態になったときに、ソースドライバ（即ち、ソース端子１５に接続された集積回路チップ９）からソース信号が信号配線１６ａを介してソース電極１６ａａに送られる。そして、酸化物半導体層１３ａ及びドレイン電極１６ｂを介して、画素電極１９ａに所定の電荷が書き込まれる。
　この際、薄膜トランジスタ基板２０ａの各画素電極１９ａと対向基板３０の共通電極３３との間において電位差が生じ、液晶層４０、すなわち、各画素の液晶容量、及びその液晶容量に並列に接続された補助容量に所定の電圧が印加される。
　そして、液晶表示装置５０では、各画素において、液晶層４０に印加する電圧の大きさによって液晶層４０の配向状態を変えることにより、液晶層４０の光透過率を調整して画像が表示される。
　ここで、本実施形態においては、図５に示すように、隣接するソース端子１５間の領域Ｒにおいて、第１端子カバー２４が除去されている点に特徴がある。
　このような構成により、プラズマエッチング等のプラズマ処理により、酸化物半導体により形成された第１端子カバー２４が導体化した場合であっても、隣接するソース端子１５間の領域Ｒにおいて、第１端子カバー２４が除去されているため、狭ピッチで配置されたソース端子１５間におけるリーク不良の発生を防止することができる。従って、狭ピッチで配置されたソース端子１５間の絶縁性を維持することが可能になる。
　即ち、アモルファスシリコンに代わって、ＩＧＺＯ等の酸化物半導体によりソース端子１５を構成した場合であっても、リーク不良という不都合を生じることなく、ソース端子１５の狭ピッチ化を行うことが可能になる。
　次に、本実施形態の液晶表示装置５０の製造方法の一例について図６～図８を用いて説明する。図６は、本発明の第１の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図であり、図７は、本発明の第１の実施形態に係る薄膜トランジスタ基板の端子の製造工程を断面で示す説明図である。また、図８は、本発明の第１の実施形態に対向基板の製造工程を断面で示す説明図である。なお、本実施形態の製造方法は、薄膜トランジスタ基板作製工程、対向基板作製工程及び液晶注入工程を備える。
　まず、薄膜トランジスタ基板作製工程について説明する。
　＜ソース端子形成工程＞
　まず、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板などの絶縁基板１０ａの基板全体に、スパッタリング法により、例えば、モリブテン膜（厚さ１５０ｎｍ程度）などを成膜する。その後、そのモリブテン膜に対して、第１フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、モリブテン膜のウエットエッチング及びレジストの剥離、及び洗浄を行うことにより、図３、図６（ａ）、図７（ａ）に示すように、絶縁基板１０ａ上に、走査配線１１ａ、ゲート電極１１ａａ、ゲート端子１９ｂ、補助容量配線１１ｂ、中継配線１１ｃ、及びソース端子１５を形成する。
　なお、本実施形態では、ソース端子１５等を構成する金属膜として、単層構造のモリブテン膜を例示したが、例えば、アルミニウム膜、タングステン膜、タンタル膜、クロム膜、チタン膜、銅膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりゲート電極１１ａａ等を、５０ｎｍ～３００ｎｍの厚さで形成する構成としても良い。
　また、上記プラスチック基板を形成する材料としては、例えば、ポリエチレンテレフタレート樹脂、ポリエチレンナフタレート樹脂、ポリエーテルサルフォン樹脂、アクリル樹脂、及びポリイミド樹脂を使用することができる。
　＜ゲート絶縁膜形成工程＞
　次いで、走査配線１１ａ、ゲート電極１１ａａ、補助容量配線１１ｂ、中継配線１１ｃ及びソース端子１５が形成された絶縁基板１０ａ全体に、ＣＶＤ法により、例えば、窒化シリコン膜（厚さ１００ｎｍ～６００ｎｍ程度）を成膜して、図６（ｂ）、図７（ｂ）に示すように、絶縁基板１０ａ上にゲート電極１１ａａ、補助容量配線１１ｂ、中継配線１１ｃ及びソース端子１５を覆うようにゲート絶縁膜１２を形成する。
　なお、ゲート絶縁膜１２を２層の積層構造で形成する構成としても良い。この場合、上述の窒化シリコン膜（ＳｉＮｘ）以外に、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）、窒化酸化シリコン膜（ＳｉＮｘＯｙ、ｘ＞ｙ）等を使用することができる。
　また、絶縁基板１０ａからの不純物等の拡散防止の観点から、下層側のゲート絶縁膜として、窒化シリコン膜、または窒化酸化シリコン膜を使用するとともに、上層側のゲート絶縁膜として、酸化シリコン膜、または酸化窒化シリコン膜を使用する構成とすることが好ましい。例えば、下層側のゲート絶縁膜として、ＳｉＨ４とＮＨ３とを反応ガスとして膜厚５０ｎｍから３００ｎｍの窒化シリコン膜を形成するとともに、上層側のゲート絶縁膜として、Ｎ２Ｏ、ＳｉＨ４を反応ガスとして膜厚５０ｎｍから１００ｎｍの酸化シリコン膜を形成することができる。
　また、低い成膜温度により、ゲートリーク電流の少ない緻密なゲート絶縁膜１２を形成するとの観点から、アルゴンガス等の希ガスを反応ガス中に含有させて絶縁膜中に混入させることが好ましい。
　＜酸化物半導体層・第１端子カバー形成工程＞
　その後、スパッタリング法により、例えば、ＩＧＺＯ膜（厚さ３０ｎｍ～１５０ｎｍ程度）を成膜する。その後、そのＩＧＺＯ膜に対して、第２フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、ＩＧＺＯ膜のウエットエッチング及びレジストの剥離、及び洗浄を行うことにより、図６（ｂ）、図７（ｂ）に示すように、ゲート絶縁膜１２上に酸化物半導体層１３ａ及び第１端子カバー２４を形成する。
　＜ソースドレイン形成工程＞
　さらに、酸化物半導体層１３ａが形成された基板全体に、スパッタリング法により、例えば、チタン膜（厚さ２０ｎｍ～１５０ｎｍ）及びアルミニウム膜（厚さ５０ｎｍ～４００ｎｍ程度）などを順に成膜する。その後、第３フォトマスクを用いたフォトリソグラフィーによるレジストのパターニング、チタン膜のウエットエッチングを行うとともに、チタン膜に対してドライエッチング（プラズマエッチング）、並びにレジストの剥離と洗浄を行うことにより、図６（ｃ）に示すように、ソース電極１６ａａ、ドレイン電極１６ｂ、信号配線１６ａ（図３参照）、及び補助容量幹線１６ｃ（図３参照）を形成するとともに、酸化物半導体層１３ａのチャネル領域Ｃを露出させる。
　即ち、本工程では、半導体層形成工程で形成された酸化物半導体層１３ａ上に、エッチングによりソース電極１６ａａ及びドレイン電極１６ｂを形成し、酸化物半導体層１３ａのチャネル領域Ｃを露出させる。
　なお、本実施形態においては、ソース電極１６ａａ及びドレイン電極１６ｂを形成する際に、オーバーエッチングを行うことにより、図６（ｃ）、図７（ｃ）に示すように、酸化物半導体層１３ａのチャネル領域Ｃ、及び第１端子カバー２４の厚みを小さくする。
　また、本実施形態では、ソース電極１６ａａ及びドレイン電極１６ｂを構成する金属膜として、積層構造のチタン膜及びアルミニウム膜を例示したが、例えば、銅膜、タングステン膜、タンタル膜、クロム膜等の金属膜、または、これらの合金膜や金属窒化物による膜によりソース電極１６ａａ及びドレイン電極１６ｂを形成する構成としても良い。
　また、導電性材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン（ＴｉＮ）等の透光性を有する材料を使用する構成としても良い。
　また、エッチング加工としては、上述のドライエッチングまたはウェットエッチングのどちらを使用しても良いが、大面積基板を処理する場合は、ドライエッチングを使用する方が好ましい。エッチングガスとしては、ＣＦ４、ＮＦ３、ＳＦ６、ＣＨＦ３等のフッ素系ガス、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４、ＣＣｌ４等の塩素系ガス、酸素ガス等を使用することができ、ヘリウムやアルゴン等の不活性ガスを添加する構成としても良い。
　＜層間絶縁膜形成工程＞
　次いで、ソース電極１６ａａ、ドレイン電極１６ｂ（即ち、ＴＦＴ５ａ）、及び信号配線１６ａが形成された基板の全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜し、図６（ｄ）に示すように、ＴＦＴ５ａを覆う（即ち、酸化物半導体層１３ａ、ソース電極１６ａａ及びドレイン電極１６ｂを覆う）層間絶縁膜１７を厚さ３００ｎｍ程度に形成する。
　なお、層間絶縁膜１７は、単層構造に限定されず、２層構造や３層構造であっても良い。
　＜平坦化膜形成工程＞
　次いで、層間絶縁膜１７が形成された基板の全体に、スピンコート法又はスリットコート法により、感光性のアクリル樹脂等からなる感光性の有機絶縁膜を厚さ２．０μｍ～４．０μｍ程度に塗布する。そして、フォトリソグラフィーによる有機絶縁膜のパターニングにより、図６（ｅ）に示すように、層間絶縁膜１７の表面上にパターニングされた平坦化膜１８を形成する。
　＜コンタクトホール形成工程＞
　次いで、平坦化膜１８をマスク（第４フォトマスク）として、ゲート絶縁膜１２及び層間絶縁膜１７に対してドライエッチング（プラズマエッチング）を行うことにより、図３、図６（ｆ）に示すように、ゲート絶縁膜１２、及び層間絶縁膜１７に、ドレイン電極１６ｂに到達するコンタクトホールＣａを形成するとともに、中継配線１１ｃ及び信号配線１６ａに到達するコンタクトホールＣｂを形成する。
　また、ソース端子領域Ｔｓにおいて、第１端子カバー２４をマスクとして、ゲート絶縁膜１２に対して、ドライエッチング（プラズマエッチング）を行うことにより、図７（ｄ）に示すように、ゲート絶縁膜１２にソース端子１５に到達するコンタクトホールＣｅを形成する。
　なお、この際、上述のドライエッチング（プラズマエッチング）により、酸化物半導体により形成された第１端子カバー２４が導体化する。
　＜画素電極形成・端子カバー除去工程＞
　次いで、図６（ｆ）、図７（ｄ）に示すように、層間絶縁膜１７及び平坦化膜１８が形成された基板全体に、スパッタリング法により、例えば、インジウム錫酸化物からなるＩＴＯ膜（厚さ５０ｎｍ～２００ｎｍ程度）等の導電膜３６を成膜する。
　その後、その導電膜３６に対して、第５フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、導電膜３６のウエットエッチング、レジストの剥離、及び洗浄を行うことにより、図３、図４に示すように、画素電極１９ａ、透明導電膜２７、接続用端子２１，２６、接続用配線２２、及び補助容量端子１９ｄを形成する。
　この際、図４に示すように、画素電極１９ａは、コンタクトホールＣａの表面を覆うように、層間絶縁膜１７及び平坦化膜１８の表面上に形成される。また、透明導電膜２７は、コンタクトホールＣｂの表面を覆うように、ゲート絶縁膜１２、層間絶縁膜１７及び平坦化膜１８の表面に形成され、透明導電膜２７により、中継配線１１ｃと信号配線１６ａとが接続される。
　また、同様に、ソース端子領域Ｔｓにおいて、第１端子カバー２４上に、上述の導電膜３６を成膜した後に、その導電膜３６に対して、第５フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、導電膜３６のウエットエッチング、レジストの剥離、及び洗浄を行うことにより、図５に示すように、第１端子カバー２４上に第２端子カバー２３を形成して、絶縁基板１０ａ上に形成された第１端子カバー２４と、第１端子カバー２４上に形成された第２端子カバー２３とにより構成される保護カバー１９ｃを形成する。
　この際、図７（ｄ）に示すように、上述の導電膜３６は、コンタクトホールＣｅの表面及びソース端子１５上にも成膜され、第２端子カバー２３は、コンタクトホールＣｅの表面を覆うように、ゲート絶縁膜１２の表面上に形成され、第２端子カバー２３により、ソース端子１５と保護カバー１９ｃとが接続される。
　また、レジストをマスクとして導電膜３６のウエットエッチングを行う際に、第１端子カバー２４のエッチングも同時に行われ、図５に示すように、隣接するソース端子１５間の領域Ｒに存在する第１端子カバー２４を除去することにより、隣接するソース端子１５間の領域Ｒにおいて、酸化物半導体により形成された第１端子カバー２４を除去する構成としている。
　従って、第１端子カバー２４を形成した後、プラズマ処理（本実形態においては、上述のプラズマエッチング処理）より、第１端子カバー２４が導体化した場合であっても、狭ピッチで配置されたソース端子１５間におけるリーク不良の発生を防止することが可能になる。
　なお、本実施形態においては、導電膜３６のウエットエッチングを行う際に、第１端子カバー２４のエッチングも同時に行うことにより、図５に示すように、ソース端子１５間の領域Ｒにおいて、第１端子カバー２４のみならず、第２端子カバー２３も除去され、ソース端子１５間の領域Ｒ側の第１端子カバー２４の端面２４ａと、ソース端子１５間の領域Ｒ側の第２端子カバー２３の端面２３ａとが面一となるように構成されている。従って、例えば、第１端子カバー２４がオーバーハング等により折損した場合であっても、その破片に起因して、端子間リークが生じることを回避することが可能になる。
　また、第１端子カバー２４をエッチングする際のエッチング液としては、第１端子カバー２４を構成する酸化物半導体を除去して、第１端子カバー２４を確実に除去することができるものであれば、特に限定されない。
　例えば、アモルファスＩＴＯ、ＩＺＯの一般的なエッチング液である硝酸を含有するエッチング液等、ＩＴＯ、ＩＺＯをエッチングすることができるエッチング液を使用することができる。
　また、画素電極１９ａは、上述の第２端子カバー２３と同様に、上述のインジウム錫酸化物以外に、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含有するインジウム錫酸化物（ＩＴＳＯ）、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物等を使用することもできる。
　以上のようにして、図４、図５に示す薄膜トランジスタ基板２０ａを作製することができる。
　＜対向基板作製工程＞
　まず、ガラス基板などの絶縁基板１０ｂの基板全体に、スピンコート法又はスリットコート法により、例えば、黒色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図８（ａ）に示すように、ブラックマトリクス３１を厚さ１．０μｍ程度に形成する。
　次いで、ブラックマトリクス３１が形成された基板全体に、スピンコート法又はスリットコート法により、例えば、赤色、緑色又は青色に着色された感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図８（ａ）に示すように、選択した色の着色層３２（例えば、赤色層）を厚さ２．０μｍ程度に形成する。そして、他の２色についても同様な工程を繰り返して、他の２色の着色層３２（例えば、緑色層及び青色層）を厚さ２．０μｍ程度に形成する。
　さらに、各色の着色層３２が形成された基板上に、スパッタリング法により、例えば、ＩＴＯ膜などの透明導電膜を堆積することにより、図８（ｂ）に示すように、共通電極３３を厚さ５０ｎｍ～２００ｎｍ程度に形成する。
　最後に、共通電極３３が形成された基板全体に、スピンコート法又はスリットコート法により、感光性樹脂を塗布した後に、その塗布膜を露光及び現像することにより、図８（ｃ）に示すように、フォトスペーサ３４を厚さ４μｍ程度に形成する。
　以上のようにして、対向基板３０を作製することができる。
　＜液晶注入工程＞
　まず、上記薄膜トランジスタ基板作製工程で作製された薄膜トランジスタ基板２０ａ、及び上記対向基板作製工程で作製された対向基板３０の各表面に、印刷法によりポリイミドの樹脂膜を塗布した後に、その塗布膜に対して、焼成及びラビング処理を行うことにより、配向膜を形成する。
　次いで、例えば、上記配向膜が形成された対向基板３０の表面に、ＵＶ（ultraviolet）硬化及び熱硬化併用型樹脂などからなるシール材を枠状に印刷した後に、シール材の内側に液晶材料を滴下する。
　さらに、上記液晶材料が滴下された対向基板３０と、上記配向膜が形成された薄膜トランジスタ基板２０ａとを、減圧下で貼り合わせた後に、その貼り合わせた貼合体を大気圧に開放することにより、その貼合体の表面及び裏面を加圧する。
　そして、上記貼合体に挟持されたシール材にＵＶ光を照射した後に、その貼合体を加熱することによりシール材を硬化させる。
　最後に、上記シール材を硬化させた貼合体を、例えば、ダイシングにより分断することにより、その不要な部分を除去する。
　以上のようにして、本実施形態の液晶表示装置５０を製造することができる。
　本実施形態においては、薄膜トランジスタ基板２０の製造工程においては、ゲート電極形成工程で第１フォトマスクを用い、酸化物半導体層・第１端子カバー形成工程で第２フォトマスクを用い、ソースドレイン形成工程で第３フォトマスクを用い、コンタクトホール形成工程で第４フォトマスクを用い、画素電極形成・端子カバー除去工程で第５フォトマスクを用い、計５枚のフォトマスクを用いて製造される。従って、従来の５枚マスクプロセスに比し、フォトマスクの枚数を増やすことなく、狭ピッチで配置され、酸化物半導体により構成されたソース端子１５間におけるリーク不良の発生を防止することができる。
　以上に説明した本実施形態によれば、以下の効果を得ることができる。
　（１）本実施形態においては、ソース端子１５の各々の一部を覆うように設けられ、酸化物半導体により形成された第１端子カバー２４を備える構成としている。また、隣接するソース端子１５間の領域Ｒにおいて、第１端子カバー２４を除去する構成としている。従って、薄膜トランジスタ基板２０ａの製造工程において、プラズマエッチング等のプラズマ処理により、酸化物半導体により形成された第１端子カバー２４が導体化した場合であっても、隣接するソース端子１５間の領域Ｒにおいて、第１端子カバー２４が除去されているため、複数のソース端子１５を狭ピッチで配置した場合であっても、ソース端子１５間におけるリーク不良の発生を防止することができ、ソース端子１５間の絶縁性を維持することが可能になる。
　（２）本実施形態においては、ソース端子１５間のピッチＰを、５～３０μｍに設定する構成としている。従って、複数のソース端子１５を狭ピッチで配置することができるため、液晶表示装置５０の小型化、軽量化に対応することができる薄膜トランジスタ基板２０ａを提供することが可能になる。
　（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。図９は、本発明の第２の実施形態に係る薄膜トランジスタ基板の断面図であり、上述の図４に相当する図である。なお、本実施形態においては、上記第１の実施形態と同様の構成部分については同一の符号を付してその説明を省略する。また、液晶表示装置の全体構成については、上述の第１の実施形態において説明したものと同様であるため、ここでは詳しい説明を省略する。
　本実施形態においては、薄膜トランジスタ基板２０ａを製造する際に、後述する図１１に示すように、第１端子カバー２４上に、第１端子カバー２４を保護するための端子カバー保護層２９を設ける点に特徴がある。
　このような構成により、ソースドレイン形成工程において、ドライエッチングによりパターンニングして、ソース電極１６ａａ、ドレイン電極１６ｂを形成する際に、プラズマによる第１端子カバー２４へのダメージを効果的に抑制することができ、チャネル層となる第１端子カバー２４のチャネル部のリークを効果的に抑制することが可能になる。
　次に、本実施形態の液晶表示装置の製造方法の一例について、図１０、図１１を用いて説明する。図１０は、本発明の第２の実施形態に係る薄膜トランジスタ基板の製造工程を断面で示す説明図であり、図１１は、本発明の第２の実施形態に係る薄膜トランジスタ基板の端子の製造工程を断面で示す説明図である。
　まず、ＴＦＴ及び薄膜トランジスタ基板作製工程において、上述の第１の実施形態において説明した図６（ａ），（ｂ）、及び図７（ａ），（ｂ）と同様に、ソース端子形成工程、ゲート絶縁膜形成工程、及び酸化物半導体層・第１端子カバー形成工程を行う。
　＜端子カバー保護層形成工程＞
　次いで、酸化物半導体層１３ａが形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜などを成膜する。その後、第６フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、窒化シリコン膜等に対するウエットエッチング、レジストの剥離、及び洗浄を行うことにより、図１０（ａ）に示すように、酸化物半導体層１３ａのチャネル領域Ｃに、チャネル領域Ｃを保護するためのチャネル保護層（エッチングストッパ層）２８を厚さ５０～２００ｎｍ程度に形成する。
　また、この際、図１１に示すように、ソース端子領域Ｔｓにおいても、第１端子カバー２４が形成された基板全体に、プラズマＣＶＤ法により、例えば、窒化シリコン膜等を成膜する。その後、第６フォトマスクを用いたフォトリソグラフィによるレジストのパターニング、窒化シリコン膜等に対するウエットエッチング、レジストの剥離、及び洗浄を行うことにより、第１端子カバー２４上に、第１端子カバー２４を保護するための端子カバー保護層（エッチングストッパ層）２９を厚さ５０～２００ｎｍ程度に形成する。
　次いで、上述の第１の実施形態において説明した図６（ｃ）、図７（ｃ）において説明したソースドレイン形成工程と同様にして、図１０（ｂ）に示すように、ソース電極１６ａａ及びドレイン電極１６ｂを形成する。
　このように、本実施形態においては、第１端子カバー２４上に当該第１端子カバー２４を保護するための端子カバー保護層２９が設けられているため、ソースドレイン形成工程において、ドライエッチングによりパターンニングして、ソース電極１６ａａ、ドレイン電極１６ｂを形成する際に、プラズマによる第１端子カバー２４へのダメージを効果的に抑制することができる。その結果、第１端子カバー２４のチャネル部のリークを効果的に抑制することが可能になる。
　また、酸化物半導体層１３ａのチャネル領域Ｃに、当該チャネル領域Ｃを保護するためのチャネル保護層（エッチングストッパ層）２８が設けられているため、ソースドレイン形成工程において、エッチングによりパターンニングして、ソース電極１６ａａ、ドレイン電極１６ｂを形成する際に、酸化物半導体層１３ａのチャネル領域Ｃをエッチングしないように保護することが可能になる。
　次いで、第１端子カバー２４上に形成された端子カバー保護層２９を除去した後、上述の第１の実施形態において説明した図６（ｄ）～（ｆ）、図７（ｄ）と同様に、層間絶縁膜形成工程、平坦化膜形成工程、コンタクトホール形成工程、画素電極形成・端子カバー除去工程を行うことにより、図５、図９に示す薄膜トランジスタ基板２０ａを作製することができる。
　更に、上述の第１の実施形態において説明した対向基板作製工程、及び液晶注入工程を行うことにより、本実施形態の液晶表示装置５０を製造することができる。
　以上に説明した本実施形態によれば、上述の（１）～（２）の効果に加えて、以下の効果を得ることができる。
　（３）本実施形態においては、第１端子カバー２４上に第１端子カバー２４を保護するための端子カバー保護層２９を設ける構成としている。従って、ソースドレイン形成工程において、ドライエッチングによりパターンニングして、ソース電極１６ａａ、ドレイン電極１６ｂを形成する際に、プラズマによる第１端子カバー２４へのダメージを効果的に抑制することができる。その結果、第１端子カバー２４のチャネル部のリークを効果的に抑制することが可能になる。
　（４）本実施形態においては、酸化物半導体層１３ａのチャネル領域Ｃに、チャネル領域Ｃを保護するチャネル保護層２８を設ける構成としている。従って、ソース電極１６ａａ及びドレイン電極１６ｂを形成する工程において、エッチングによりパターンニングして、ソース電極１６ａａ、ドレイン電極１６ｂを形成する際に、酸化物半導体層１３ａのチャネル領域Ｃをエッチングしないように保護することが可能になる。
　なお、上記実施形態は以下のように変更しても良い。
　上記実施形態においては、隣接するソース端子１５間の領域Ｒにおいて、第１端子カバー２４を除去する構成としたが、ソース端子１５以外のどのような端子に対しても、本発明を適用することができることは言うまでもない。
　例えば、上述の補助容量端子１９ｄ、ゲート端子１９ｂ、及び接続用端子２１，２６をソース端子１５と同様に狭ピッチ（５～３０μｍ）により配列し、これらの端子の各々の一部を覆うように、酸化物半導体により形成された端子カバーを設けて、隣接する端子間の領域において、端子カバーを除去することにより、本発明を適用することができる。
　また、上記実施形態においては、酸化物半導体層１３ａとして酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体により形成された酸化物半導体層を使用したが、酸化物半導体層１３ａはこれに限定されず、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）及び亜鉛(Ｚｎ)のうち少なくとも１種を含む金属酸化物からなる材料を用いても良い。
　これらの材料からなる酸化物半導体層１３ａは、アモルファスであっても移動度が高いため、スイッチング素子のオン抵抗を大きくすることができる。従って、データ読み出し時の出力電圧の差が大きくなり、Ｓ／Ｎ比を向上させることができる。例えば、ＩＧＺＯ（Ｉｎ-Ｇａ-Ｚｎ-Ｏ）の他に、ＩｎＧａＯ３（ＺｎＯ）５、ＭｇｘＺｎ１－ｘＯ、ＣｄｘＺｎ１－ｘＯ、ＣｄＯ等を好適に使用することができる。また、ＩＳＺＯ（Ｉｎ－Ｓｉ－Ｚｎ－Ｏ）、ＩＡＺＯ（Ｉｎ－Ａｌ－Ｚｎ－Ｏ）、ＩＮｉＺＯ（Ｉｎ－Ｎｉ－Ｚｎ－Ｏ）、ＩＣｕＺＯ（Ｉｎ－Ｃｕ－Ｚｎ－Ｏ）、ＩＨｆＺＯ（Ｉｎ－Ｈｆ－Ｚｎ－Ｏ）、ＩＺＯ（Ｉｎ－Ｚｎ－Ｏ）等を好適に使用することができる。
　また、上記本実施形態においては、表示装置として、液晶表示装置を例に挙げて説明したが、表示装置は、有機ＥＬ（organic electro luminescence）、電気泳動（electrophoretic）、ＰＤ（plasma display；プラズマディスプレイ）、ＰＡＬＣ（plasma addressed liquid crystal display；プラズマアドレス液晶ディスプレイ）、無機ＥＬ（inorganic electro luminescence）、ＦＥＤ（field emission display；電界放出ディスプレイ）、又は、ＳＥＤ（surface-conduction electron-emitter display；表面電界ディスプレイ）等に係る表示装置であってもよい。
　例えば、図１２、図１３に示す有機ＥＬ表示装置６０に、本発明を適用することができる。この有機ＥＬ表示装置６０は、室温で蒸着された無色透明の樹脂膜でされたフィルム状の絶縁基板である基体層７２を備える。基体層７２を構成する無色透明の樹脂膜としては、例えば、ポリパラキシレン系樹脂、あるいは、アクリル系樹脂等の有機材料を用いることができる。この基体層２の厚みは、例えば、３～１０μｍとすることができる。
　また、有機ＥＬ表示装置６０は、基体層７２上に形成されたＴＦＴ７４と、ＴＦＴ７４を覆うように設けられたＳｉＯ２膜やＳｉＮ膜等の層間絶縁膜７５と、層間絶縁膜７５を貫通してＴＦＴ７４に電気的に接続されたメタル配線７６により構成された表示装置用基板８３を備えている。メタル配線７６は、さらに層間絶縁膜７５上に延長されて、有機ＥＬ表示素子７１の第１電極７７を構成している。また、層間絶縁膜７５上には、各画素（領域）８０を区画する絶縁膜（または、バンク）７９が形成されている。
　また、図１２に示すように、有機ＥＬ表示装置６０は、例えば、複数の画素等で構成される表示領域６２と表示領域６２の周辺に設けられた周辺回路領域６３とを備えている。また、周辺回路領域６３には、ドライバが設けられた駆動回路領域６４と、表示領域６２から引き出された複数の端子が設けられた端子領域６５が規定されている。
　そして、端子領域６５において、上述の図２、図３、図５において説明したソース端子領域Ｔｓに設けられたソース端子１５と同様に、絶縁基板である基体層７２上に、表示領域６２から引き出された複数の端子を狭ピッチ（５～３０μｍ）により配列する。更に、これらの端子の各々の一部を覆うように、酸化物半導体により形成された端子カバーを設けて、隣接する端子間の領域において、端子カバーを除去することにより、有機ＥＬ表示装置６０においても、本発明を適用することが可能になる。
　有機ＥＬ表示装置６０は、第１電極７７側から発光を取り出すボトムエミッション型であり、発光の取り出し効率を向上する観点から、第１電極７７は、例えば、ＩＴＯや、ＳｎＯ２等の高い仕事関数を有し、かつ、光透過率の高い材料の薄膜により構成することが好ましい。
　第１電極７７上には、有機ＥＬ層７８が形成されている。有機ＥＬ層７８は、ホール輸送層と発光層とからなる。ホール輸送層は、ホール注入効率がよいものであれば、何ら限定されるものではない。ホール輸送層の材料としては、例えば、トリフェニルアミン誘動体、ポリパラフェニレンビニレン（ＰＰＶ）誘動体、ポリフルオレン誘導体などの有機材料等を用いることができる。
　発光層は、特に限定されるものではなく、例えば、８－ヒドロキシキノリロール誘動体、チアゾール誘動体、ベンズオキサゾール誘動体等を用いることができる。また、これらの材料のうち２種以上を組み合わせたり、ドーパント材料などの添加剤を組み合わせてもよい。
　なお、有機ＥＬ層７８をホール輸送層と発光層との２層構造としているが、何らこの構成に限定されるものではない。即ち、有機ＥＬ層７８は、発光層のみからなる単層構造であっても構わない。また、有機ＥＬ層７８を、ホール輸送層、ホール注入層、電子注入層、及び、電子輸送層のうちの１層または２層以上と、発光層とにより構成してもよい。
　また、有機ＥＬ層７８及び絶縁膜７９上には、第２電極８１が形成されている。第２電極８１は、有機ＥＬ層７８に電子を注入する機能を有する。第２電極８１は、例えば、Ｍｇ、Ｌｉ、Ｃａ、Ａｇ、Ａｌ、Ｉｎ、Ｃｅ又はＣｕ等の薄膜により構成することができるが、何らこれに限定されるものではない。
　そして、第１電極７７と、第１電極７７上に形成されるとともに、発光層を有する有機ＥＬ層７８と、有機ＥＬ層７８上に形成された第２電極８１とにより、表示装置用基板８３上に形成された有機ＥＬ表示素子７１が構成されている。
　また、有機ＥＬ表示装置６０において、第１電極７７は有機ＥＬ層７８にホールを注入する機能を有し、また、第２電極８１は有機ＥＬ層７８に電子を注入する機能を有する。そして、第１電極７７と、第２電極８１とからそれぞれ注入されたホールと電子とが有機ＥＬ層７８で再結合することにより、有機ＥＬ層７８が発光する仕組みとなっている。また、基板である基体層７２及び第１電極７７は光透過性に、第２電極８１は光反射性に構成されており、発光は第１電極７７及び基体層７２を透過して有機ＥＬ層７８から取り出される仕組みとなっている（ボトムエミッション方式）。
　また、第２電極８１上には、アクリル樹脂やポリパラキシレン樹脂等からなる平坦化膜８２が形成されている。なお、平坦化膜８２の厚みは、例えば、３～８μｍとすることができる。
　また、ＴＦＴ７４は、上述の実施形態において説明したＴＦＴ５ａと同様に、酸化物半導体層を用いたＴＦＴであり、酸化物半導体をチャネルとするものである。このように、有機ＥＬ表示装置６０は、フィルム状の基板である基体層７２上に、画素８０のスイッチング素子であるＴＦＴ７４と、有機ＥＬ表示素子７１とが形成された構成となっている。
　本発明の活用例としては、酸化物半導体の半導体層を用いた基板及びその製造方法、表示装置が挙げられる。
　５ａ　　薄膜トランジスタ
　９　　集積回路チップ（電子部品）
　１０ａ　　絶縁基板
　１１ａａ　　ゲート電極
　１２　　ゲート絶縁膜
　１３ａ　　酸化物半導体層
　１５　　ソース端子（端子）
　１６ａａ　　ソース電極
　１６ｂ　　ドレイン電極
　１７　　層間絶縁膜
　１８　　平坦化膜
　１９ａ　　画素電極
　１９ｃ　　保護カバー
　２０ａ　　薄膜トランジスタ基板（基板）
　２３　　第２端子カバー（他の端子カバー）
　２４　　第１端子カバー（端子カバー）
　２８　　チャネル保護層
　２９　　端子カバー保護層
　３０　　対向基板（他の基板）
　３６　　導電膜
　４０　　液晶層（表示媒体層）
　５０　　液晶表示装置
　６０　　有機ＥＬ表示装置
　７１　　有機ＥＬ表示素子（表示素子）
　７２　　基体層（絶縁基板）
　８３　　表示装置用基板（基板）
　Ｄ　　表示領域
　Ｐ　　ピッチ
　Ｒ　　ソース端子間の領域（端子間の領域）
　Ｔ　　端子領域

Claims (13)

  1. 　絶縁基板上に設けられ、金属により形成された複数の端子と、前記端子の各々の一部を覆うように設けられ、酸化物半導体により形成された端子カバーとを備え、隣接する前記端子間の領域において、前記端子カバーが除去されていることを特徴とする基板。
  2. 　前記端子と前記端子カバーとの間に設けられ、前記端子の一部が露出するコンタクトホールが形成された絶縁膜と、導電体により形成され、前記端子カバー及び前記コンタクトホールの表面に設けられた他の端子カバーとを更に備えることを特徴とする請求項１に記載の基板。
  3. 　前記端子間の領域において、前記他の端子カバーが除去されており、前記端子間の領域側の前記端子カバーの端面と、前記端子間の領域側の前記他の端子カバーの端面とが面一であることを特徴とする請求項２に記載の基板。
  4. 　前記端子間のピッチが、５～３０μｍであることを特徴とする請求項１～請求項３のいずれか１項に記載の基板。
  5. 　前記酸化物半導体が、インジウム(Ｉｎ)、ガリウム(Ｇａ)、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）及び亜鉛(Ｚｎ)からなる群より選ばれる少なくとも１種を含む金属酸化物からなることを特徴とする請求項１～請求項４のいずれか１項に記載の基板。
  6. 　前記酸化物半導体が、酸化インジウムガリウム亜鉛（ＩＧＺＯ）であることを特徴とする請求項５に記載の基板。
  7. 　酸化物半導体層を有する薄膜トランジスタを更に備えることを特徴とする請求項１～請求項６のいずれか１項に記載の基板。
  8. 　請求項１～請求項７のいずれか１項に記載の前記基板と、
    　前記基板に対向して配置された他の基板と、
    　前記基板及び前記他の基板の間に設けられた表示媒体層と
    　を備えることを特徴とする表示装置。
  9. 　前記表示媒体層が液晶層であることを特徴とする請求項８に記載の表示装置。
  10. 　請求項１～請求項７のいずれか１項に記載の前記基板と、
    　前記基板上に形成された表示素子と
    　を備えることを特徴とする表示装置。
  11. 　前記表示素子が有機ＥＬ表示素子であることを特徴とする請求項１０に記載の表示装置。
  12. 　絶縁基板上に金属からなる複数の端子を形成する端子形成工程と、
    　前記絶縁基板上に前記端子を覆うように絶縁膜を形成する絶縁膜形成工程と、
    　前記絶縁膜上に酸化物半導体からなる端子カバーを形成する端子カバー形成工程と、
    　前記端子カバーをマスクとして、前記絶縁膜に対して、ドライエッチングを行うことにより、前記絶縁膜に前記端子に到達するコンタクトホールを形成するコンタクトホール形成工程と、
    　前記端子カバー上に導電体からなる導電膜を成膜した後、前記導電膜に対してエッチングを行うことにより、前記端子カバー及び前記コンタクトホールの表面上に他の端子カバーを形成し、前記端子カバーに対してエッチングを行うことにより、隣接する前記端子間の領域に存在する前記端子カバーを除去して、前記端子間の領域において、前記端子カバーを除去する端子カバー除去工程と
    　を少なくとも備えることを特徴とする基板の製造方法。
  13. 　前記端子カバー形成工程の後、前記端子カバー上に該端子カバーを保護するための端子カバー保護層を形成する端子カバー保護層形成工程を更に備えることを特徴とする請求項１２に記載の基板の製造方法。
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