WO2011121756A1

WO2011121756A1 - 半導体装置およびその製造方法

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Publication number: WO2011121756A1
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Inventors: 雄一谷藤; 浩偉岡
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Abstract

　配線板のチップ搭載部上にダイボンド材を塗布する工程で使用するスタンピングノズル（４２）の下面には、ダイボンド材が充填される堀り込み部（５０）が設けられている。掘り込み部（５０）の平面寸法は、チップ搭載部上に搭載されるチップの外形寸法よりも小さい。また、掘り込み部（５０）の深さは、上記チップの厚さよりも小さい。上記チップの厚さが１００μｍ以下である場合に、上記スタンピングノズル（４２）を使ってチップ搭載部上にダイボンド材を塗布することにより、上記チップの上面にダイボンド材が這い上がる不具合が回避される。

Description

半導体装置およびその製造方法

　本発明は、半導体装置およびその製造技術に関し、特に、ペースト状のダイボンド材を使って半導体チップを配線板上に搭載する半導体装置およびその製造に適用して有効な技術に関するものである。

　特許文献１（特開２００７－１４９７８４号公報）は、密閉容器構造のルツボの下部にノズル部を設け、ルツボ内に収容した液体状のダイボンディング用半田をスタンピング方式でリードフレーム上に吐出する半田供給装置を開示している。上記ルツボは、固体半田を加熱して液体半田にする半田加熱手段と、ルツボの内圧を陽圧と負圧とに切り替え制御する吐出制御手段と、液体半田の容積を検出する液面センサと、液面センサの検出信号に基づいてルツボ内に固体半田を補充する半田補給手段とを備えている。

　特許文献２（特開２００４－２８１６４６号公報）は、半田などの接合材を用いてチップ素子を回路基板に固着する方法および装置を開示している。固着装置は、高温の回路基板に接合材を所定量送る送り機構と、溶融した接合材を所定の大きさで所定の厚さに成形するための凹部を有する箱型たたき治具と、成形された接合材上にチップ素子を配置する配置機構と、回路基板を所定のピッチで移動させる移動手段とを備えている。高温の回路基板上で溶融した接合材は、箱型たたき治具によって四角形状に成形され、続いて、成形された溶融接合材上にチップ素子が配置された後、溶融接合材が凝固することによって、チップ素子が回路基板に固着される。

　特許文献３（特開２００２－２７３５６７号公報）は、リードフレームなどのワーク上に滴下された半田などの接合材を所定の形状に整えるスパンカツールを開示している。このスパンカツールは、接合材を所定の形状に整える凹部を備えており、凹部の底面には、接合材の表面に複数の線状または点状の突出部を形成するための窪みが設けられている。この突出部が形成された接合材の上に半導体チップを配置すると、半導体チップは、その複数箇所が接合材の突出部に線接触または点接触した状態で支持されるので、半導体チップがワークに対して傾いた状態で搭載される不具合を防止することができる。

　特許文献４（特開２０００－２３２１１４号公報）は、半導体チップをリードフレーム上に半田接着するためのダイボンディング方法および装置を開示している。このダイボンディング装置の半田塗布部にリードフレームが位置決めされると、リードフレーム上に溶融半田が供給される。次に、このリードフレームが半田押し広げ部に送られると、リードフレーム上の溶融半田が押し広げツールによって押し広げられると共に四角形状に成形される。次に、リードフレームが接着部に送られると、押し広げられた半田上に半導体チップが押し付けられる。

　但し、上記４つの特許文献には、薄型化された半導体チップをリードフレームや配線基板などに搭載する際に、半導体チップの下面から外側にはみ出したダイボンド材の一部が半導体チップの上面に這い上がるという問題を解決するための技術について記載されていない。

　また、上記４つの特許文献は、いずれも溶融半田上に半導体チップを搭載するものである。半導体チップの側面はＳｉ（シリコン）からなり、シリコンは溶融した半田には濡れない（金属結合を成さない、シリコンは溶融した半田をはじく）ので、そもそも半導体チップの側面から上面に半田が這い上がる現象が発生しない。またＡｇペースト、絶縁性ペースト、および半田ペーストといったペースト状のダイボンド材の上に薄層化されたチップを載せたときに、それらダイボンド材がチップの上面に這い上がる（乗り上がる）現象についても、気付いていない。

特開２００７－１４９７８４号公報特開２００４－２８１６４６号公報特開２００２－２７３５６７号公報特開２０００－２３２１１４号公報

　電子機器・モバイル機器の小型・薄型化に伴い、それらの機器に搭載される半導体パッケージにも小型化・薄型化が求められている。

　半導体パッケージの小型・薄型化を図るためには、例えばワイヤボンディング構造のＢＧＡ(Ball Grid Array)などの場合、その半導体パッケージ内に組み込まれる半導体チップ（以下、単にチップという）を小型化し、チップと電気的に接続される配線基板表面のボンディングリードをチップ側に近づけて配置するといった対策が有効である。

　しかし、実際のダイボンディング工程では、ダイボンド材（Ａｇペースト、半田ペースト、絶縁性ペーストなど）を使ってチップを配線基板上に搭載する際、配線基板上に塗布したダイボンド材がチップの外側にはみ出すことが多い。その際、はみ出したダイボンド材がチップ近傍のボンディングリードに付着すると、このボンディングリードにワイヤを接続することができなくなってしまう。

　その対策として、配線基板を設計する際、あらかじめ上記したダイボンド材のはみ出しを考慮してチップとボンディングリードの間隔を拡げたり、チップとボンディングリードとの間にソルダレジストからなるダムを設けたりすると、その分、配線基板の面積が大きくなるので、半導体パッケージの小型化が妨げられる。

　一方、半導体パッケージ内に組み込まれるチップの薄型化は、半導体パッケージ全体の厚さ（実装高さ）を抑える上において有効である。また、数Ｗ程度の大電力で動作するパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの電力用トランジスタが形成されたチップの薄型化は、半導体パッケージの薄型化だけでなく、トランジスタのＯＮ抵抗を低減させる上でも有効である。これは、パワーＭＯＳＦＥＴの場合、チップの裏面がドレイン電極となるため、チップが薄くなる程、チップ内部の電流経路が短縮されるためである。

　しかし、チップを薄型化すると、ダイボンド材を使ってチップを配線板（以下、リードフレーム、プリント配線基板、およびセラミック配線基板などのチップが搭載される部材を配線板と総称する）の上面に搭載する際、前述したダイボンド材のはみ出しが生じるだけでなく、はみ出したダイボンド材の一部が薄いチップの上面に這い上がるという現象が発生する。

　例えば、複数個のノズル（多点ノズル）を用いてダイボンド材を配線板上に塗布する場合、ノズル内のダイボンド材は、ノズルの先端から垂れない程度の粘性を有している。そのため、各ノズルの先端から配線板上に吐出されたダイボンド材は、若干盛り上がった状態になっており、さらに各ダイボンド材の間にはノズル同士の間隔に対応する隙間が存在する。

　そこで、ダイボンド材同士の隙間を埋め、チップの外側にダイボンド材がはみ出したことが確認できる程度にダイボンド材を濡れ拡がらせる必要がある。これは、配線板と搭載されたチップの裏面との間にダイボンド材で充たされない空間（ボイド）が生じると、次のワイヤボンディング工程で超音波振動を印加して、キャピラリ先端に形成したワイヤの金属ボール(イニシャルボール)をチップ表面の電極パッドに接合させようとしても、ボイドがあるために超音波振動が確実に伝わらず、金属ボールが電極パッドから剥がれたり、完成後の半導体パッケージを実装基板に半田実装する工程（半田リフロー工程）で加わる熱などによって上記ボイド内の空気が体積膨張し、その力でチップが配線板から剥がれたり（チップ剥離）することを防止するためである。

　チップの裏面全体にダイボンド材を濡れ拡がらせるためには、ダイボンド材が塗布された配線板上にチップを搭載する際に上方からチップに荷重を印加する場合が多い。ところが、チップが薄型化されていると、荷重を印加している間にチップの外側にはみ出したダイボンド材の一部がチップの上面に這い上がり易くなる。

　図５８は、多点ノズルを使用して配線板上に塗布したダイボンド材がチップの上面に這い上がる頻度とチップ厚との関係を示すグラフである。ここでは、配線板としてリードフレームを使用し、ダイボンド材としてＡｇペーストを使用した。このグラフから、チップの厚さが１００μｍ以下になると、ダイボンド材の這い上がりが顕著に発生するようになることが分かる。

　ＭＯＳＦＥＴなどの素子が形成されたチップの上面にはＡｌ（アルミニウム）などの導電材からなる複数の電極パッド（ボンディングパッド）が表面保護膜から露出している。また、表面保護膜の下層には素子間や素子と電極パッドを接続する複数の金属配線が形成されている。そのため、チップの上面に這い上がったダイボンド材が電極パッドの表面や、金属配線を覆う表面保護膜の表面に付着すると、次のような問題が発生することが判明した。

　例えばダイボンド材が電極パッドの表面に厚く乗り上がった場合には、次のワイヤボンディング工程で、電極パッド上にボンディングワイヤを接続させることができなくなる。また、ダイボンド材が電極パッドの表面に薄く付着した場合、ダイボンド材がボンディングワイヤ（イニシャルボール）と電極パッドとの金属結合を妨げるので、不圧着や接続強度不足が発生する。

　さらに、ダイボンド材がＡｇペーストや半田ペーストのような導電性材料で構成されている場合には、隣接する電極パッド間がダイボンド材を介して電気的ショート（短絡）を引き起こす。特に、Ａｇペーストからなるダイボンド材が表面保護膜上に付着した場合には、Ａｇペーストを硬化させるベーク工程や、チップを樹脂封止するモールド工程などで発生する熱応力によって、Ａｇペースト内のＡｇフィラーが表面保護膜（例えば厚さ約２μｍ前後のポリイミド樹脂膜）を突き破り、表面保護膜の下層の金属配線と短絡する恐れがあることも、本発明者らの検討によって判明した。

　図５９は、Ａｇペースト内のＡｇフィラーが表面保護膜を突き破って金属配線と短絡する様子を模式的に示したものである。ここでは、金属製のリードフレームＬＦ上にＡｇペースト７を介してチップ１を搭載する場合を例示する。

　チップ１の最上層にはＡｌなどの導電材からなる金属配線３６が形成されており、その上部には金属配線３６を保護する表面保護膜１９が形成されている。表面保護膜１９は、例えば厚さ２μｍ程度のポリイミド樹脂膜からなる。一方、Ａｇペースト７は、エポキシ樹脂などからなる基材中に直径２～１５μｍ程度のＡｇフィラー１１を分散させた導電性ダイボンド材である。

　ここで、チップ１の上面に這い上がったＡｇペースト７が金属配線３６を覆う表面保護膜１９上に付着すると、その後の熱処理工程（Ａｇペースト７を硬化させるベーク工程やチップ１を樹脂封止するモールド工程など）でＡｇペースト７に熱応力が加わった際、Ａｇペースト７中に含まれるＡｇフィラー１１のうち、表面保護膜１９の膜厚よりも径の大きいＡｇフィラー１１が表面保護膜１９を突き破って金属配線３６と接触する。その結果、金属配線３６とリードフレームＬＦとがＡｇペースト７を介して短絡してしまうことになる。

　また、チップ１にパワーＭＯＳＦＥＴが形成されている場合は、パワーＭＯＳＦＥＴのゲート電極に接続されたゲート電極パッドと、ソースに接続されたソース電極パッドとがチップ１の上面に形成されている。また、チップ１の裏面にドレイン電極が形成されている。そのため、Ａｇペースト７がこのチップ１の上面に這い上がると、チップ１の裏面のドレイン電極と、チップ１の主面のゲート電極パッドまたはソース電極パッドとがＡｇペースト７を介して短絡する場合もある。

　また、ダイボンド材がチップの上面に這い上がると、半導体パッケージの完成後に行われるＰＣＴ(Pressure Cooker Test)やＨＡＳＴ(Highly Accelerated Stress Test)といった高温・高湿バイアス試験時にリーク不良が発生することもある。例えばＡｇペーストや絶縁性ペーストの基材は主にエポキシ系樹脂で構成されている場合が多く、この樹脂が電極パッドの付近に存在すると、バイアス試験中にペースト中のイオン成分（Ｎａ^＋、Ｃｌ^－など）が移動してμＡオーダのリーク不良を引き起こし易くなる。

　また、ダイボンディング時にチップを吸着・保持するコレット（ボンディングノズル）の下面にダイボンド材が付着し、次に吸着・保持する他のチップの上面を汚染する場合もある。コレット下面へのダイボンド材の付着を防ぐ対策として、チップの外径寸法よりも径の小さいコレットでチップの中央部のみを吸着・保持し、チップの上面の周辺部に這い上がったダイボンド材がコレットの下面に付着しないようにする方法もある。しかし、この場合は、チップの上面の周辺部がコレットの下面と接触しないので、特に薄型化されたチップをコレットで吸着・保持しながらダイボンド材に荷重を印加したとき、チップの周辺部が上方に反り上がり易くなる（チップの周辺部が上方に反り上がるのは、ベースのシリコンよりも表面保護膜の収縮率の方が大きいため）。その結果、チップの周辺部とダイボンド材とが非接触となり、チップとダイボンド材との接触面積が小さくなるので、その後の熱処理工程で加わる熱応力などによって、チップが配線板から剥がれ易くなる。また、パワーＭＯＳＦＥＴが形成されたチップの場合は、ＯＮ抵抗の増加を引き起こす。

　ダイボンド材を配線板の表面に塗布する方法として、上記した多点ノズルを用いる方法以外にも、例えば半導体ウエハ（以下、単にウエハという）をチップに個片化する工程（ダイシング工程）に先立って、ウエハの裏面にダイボンド材を薄くスクリーン印刷して固着しておく方法や、配線板の表面に転写ピンを使ってダイボンド材を転写する方法などがある。しかし、これらの方法にも、それぞれ次のような問題点がある。

　まず、ウエハの裏面にダイボンド材を印刷する方法の場合、印刷用のマスク（メタルマスクなど）を用いて所定の量（厚さ）のダイボンド材を供給する。しかし、近年の大口径ウエハ（例えばφ３００ｍｍウエハ等）にこの方法を適用すると、印刷範囲が広くなり、ウエハの中央部と端部におけるダイボンド材の厚さバラツキが大きくなるため、製造上の管理面も含めて、安定して印刷することが困難となる。

　次に、転写ピンを使って配線板上にダイボンド材を転写する方法の場合は、以下の理由により安定した転写性を確保することができなくなる。例えばＡｇペーストは、溶剤を添加して適度の粘度を持たせている場合が多い。このような溶剤タイプのＡｇペーストをベークすると、溶剤が揮発して基材（エポキシ系樹脂）の体積が収縮し、ペースト中のＡｇフィラー同士がより密着する（機械的に絡む）ようになるので、電気抵抗値が下がるという特徴を有している。このような特徴を有する溶剤タイプのＡｇペーストは、パワーＭＯＳＦＥＴなどの電力用トランジスタが形成されたチップの場合、ＯＮ抵抗を低減する上において非常に有効である。しかし、転写ピンを浸漬させる転写皿に溶剤タイプのＡｇペーストを入れて攪拌すると、溶剤が揮発してペーストが乾燥し、転写性が徐々に低下してしまう。このことは、すなわち半導体装置の製造において、転写開始時と終了時とで、製品の転写量が異なり、安定した生産ができなくなることを意味する。

　本発明の目的は、ペースト状のダイボンド材を使ってチップを配線板上に搭載する工程を有する半導体装置の製造において、薄型化されたチップに対応可能なダイボンド材塗布技術を提供することにある。

　本発明の他の目的は、ペースト状のダイボンド材を使ってチップを配線板上に搭載する工程を有する半導体装置の製造において、過度の濡れ拡がりを抑制することのできるダイボンド材塗布技術を提供することにある。

　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

　本願発明の一態様である半導体装置の製造方法は、
（ａ）チップ搭載部および前記チップ搭載部に隣接して配置された複数のリード端子を有する配線板と、主面に複数の電極パッドおよび配線が形成された半導体チップとを準備する工程と、
（ｂ）前記配線板の前記チップ搭載部の上面上にダイボンド材を塗布する工程と、
（ｃ）前記チップ搭載部の上面と前記半導体チップの主面とが同一方向を向くように、前記チップ搭載部の上面上に前記ダイボンド材を介して前記半導体チップを搭載する工程と、
（ｄ）前記半導体チップの前記複数の電極パッドと前記配線板の前記複数のリード端子のそれぞれとを導電材により電気的に接続する工程と、
（ｅ）前記半導体チップと前記導電材とを封止する封止体を形成する工程と、を有しており、前記半導体チップの厚さは、前記チップ搭載部の厚さの１／２より薄く、前記（ｂ）工程は、掘り込み部を有するノズルの前記掘り込み部に前記ダイボンド材を充填し、前記掘り込み部に充填された前記ダイボンド材を前記配線板の前記チップ搭載部の上面上に、その塗布厚さが前記半導体チップの厚さよりも薄くなるように転写するものである。

本発明の実施の形態１である半導体装置の平面図である。本発明の実施の形態１である半導体装置の側面図である。本発明の実施の形態１である半導体装置の裏面（基板実装面）を示す平面図である。本発明の実施の形態１である半導体装置の内部構造を示す平面図である。図４のＡ－Ａ線に沿った断面図である。図４のＢ－Ｂ線に沿った断面図である。チップ１の裏面とダイパッド部との間に介在するＡｇペーストの断面構造を模式的に示した図である。チップに形成されたトレンチゲート型ｎチャネルパワーＭＯＳＦＥＴの構造を示す要部断面図である。（ａ）は、チップの主面に形成されたゲートパッドおよびソースパッドのレイアウトを示す平面図、（ｂ）は、チップの主面に形成されたゲートパッドおよびソースパッドのレイアウトの別例を示す平面図である。本発明の実施の形態１である半導体装置の内部構造の別例を示す平面図である。チップの主面に形成されたゲートパッドおよびソースパッドのレイアウトの別例を示す平面図である。本発明の実施の形態１である半導体装置の製造方法を示す全体フロー図である。パワーＭＯＳＦＥＴが形成された半導体ウエハの平面図である。本発明の実施の形態１である半導体装置の製造に用いるリードフレームの平面図である。本発明の実施の形態１である半導体装置の製造に用いるペースト塗布装置の主要部を示す概略図である。（ａ）は、ペースト塗布装置のシリンジの先端部に装着されたスタンピングノズルを下面側から見た平面図、（ｂ）は、（ａ）のＣ１－Ｃ１線に沿った断面図である。（ａ）は、スタンピングノズルの別例を示す平面図、（ｂ）は、（ａ）のＣ２－Ｃ２線に沿った断面図である。（ａ）は、スタンピングノズルの別例を示す平面図、（ｂ）は、（ａ）のＣ３－Ｃ３線に沿った断面図である。（ａ）は、スタンピングノズルの別例を示す平面図、（ｂ）は、（ａ）のＣ４－Ｃ４線に沿った断面図である。（ａ）は、スタンピングノズルの別例を示す平面図、（ｂ）は、（ａ）のＣ５－Ｃ５線に沿った断面図である。（ａ）は、スタンピングノズルの別例を示す平面図、（ｂ）は、（ａ）のＣ６－Ｃ６線に沿った断面図である。チップの平面形状の別例を示す平面図である。（ａ）は、スタンピングノズルの別例を示す平面図、（ｂ）は、（ａ）のＣ７－Ｃ７線に沿った断面図である。（ａ）は、スタンピングノズルの別例を示す平面図、（ｂ）は、（ａ）のＣ８－Ｃ８線に沿った断面図である。（ａ）は、スタンピングノズルの別例を示す平面図、（ｂ）は、（ａ）のＣ９－Ｃ９線に沿った断面図である。リードフレームのダイパッド部上にＡｇペーストを塗布する方法を示す断面図である。図２６に続くＡｇペーストの塗布方法を示す断面図である。リードフレームのダイパッド部上にＡｇペーストを塗布する方法の別例を示す断面図である。図２８に続くＡｇペーストの塗布方法を示す断面図である。ダイパッド部上にＡｇペーストが塗布されたリードフレームの平面図である。図３０のＤ－Ｄ線に沿った断面図である。チップの主面をダイボンディングコレットで吸着・保持した状態を示す断面図である。ダイボンディングコレットを使ってチップの裏面をＡｇペーストに押し付けた状態を示す断面図である。ダイボンディングコレットをチップから離した直後のリードフレームを示す平面図である。図３４の一部（符号Ｅで示す矩形の領域）を拡大して示す平面図である。従来の多点ノズル法を使ってダイパッド部上に塗布したＡｇペーストにチップを押し付けたときのＡｇペーストのはみだし量を示す平面図である。チップのゲートパッドとリードフレームのゲートポストをＡｕワイヤで電気的に接続し、チップのソースパッドとリードフレームのソースポストをＡｌリボンで電気的に接続した状態を示す平面図である。チップのソースパッドとリードフレームのソースポストをＡｕワイヤで電気的に接続した状態を示す平面図である。チップをモールド樹脂で封止した状態を示す平面図である。リードフレームのダイパッド部上に半田ペーストを塗布する方法を示す断面図である。図４０に続く半田ペーストの塗布方法を示す断面図である。図４１に続く半田ペーストの塗布方法を示す断面図である。図４２に続く半田ペーストの塗布方法を示す断面図である。チップの主面をダイボンディングコレットで吸着・保持した状態を示す断面図である。リードフレームのダイパッド部上へのチップの搭載が完了した状態を示す断面図である。本発明の実施の形態１である半導体装置の別例を示す平面図である。本発明の実施の形態１である半導体装置の別例を示す側面図である。本発明の実施の形態１である半導体装置の別例の内部構造を示す平面図である。図４８のＦ－Ｆ線に沿った断面図である。図４８のＧ－Ｇ線に沿った断面図である。本発明の実施の形態２である半導体装置の内部構造を示す平面図である。本発明の実施の形態２である半導体装置の内部等価回路図である。本発明の実施の形態２である半導体装置の別例の内部構造を示す平面図である。図５３に示すダイパッド部とその上面に搭載されたチップの拡大断面図である。（ａ）は、従来のＢＧＡ型半導体装置の一例を示す平面図および断面図、（ｂ）は、本発明方法によって製造されたＢＧＡ型半導体装置の一例を示す平面図および断面図である。図５５（ａ）に示す従来のＢＧＡ型半導体装置の一部を拡大して示す断面図である。（ａ）は本発明方法によって製造されたチップ積層型半導体装置の一例を示す平面図、（ｂ）はこのチップ積層型半導体装置の断面図である。多点ノズルを使用して配線板上に塗布したダイボンド材がチップの上面に這い上がる頻度とチップ厚との関係を示すグラフである。Ａｇペースト内のＡｇフィラーが表面保護膜を突き破って金属配線と短絡する様子を模式的に示す断面図である。

　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。

　（実施の形態１）
　図１～図５は、本実施の形態の半導体装置を示す図であり、図１は平面図、図２は側面図、図３は裏面（基板実装面）を示す平面図、図４は内部構造を示す平面図、図５は図４のＡ－Ａ線に沿った断面図、図６は図４のＢ－Ｂ線に沿った断面図である。

　本実施の形態の半導体装置は、リードフレームのダイパッド部（チップ搭載部）３Ｄ上に搭載したチップ１をモールド樹脂２で封止した小型面実装パッケージ（いわゆるＦＬＰ：Flat Lead Package）であり、モールド樹脂２の２つの側面および裏面（基板実装面）には、この半導体装置の外部接続端子を構成する８本のリード３（♯１～♯８）が露出している。また、モールド樹脂２の裏面には、チップ１で発生した熱の拡散およびパッケージの熱抵抗低減のために、８本のリード３と共にダイパッド部３Ｄが露出している。モールド樹脂２は、例えば熱硬化性樹脂の一種であるエポキシ樹脂中にシリコンフィラーを分散させた絶縁材料からなる。

　上記した８本のリード３（♯１～♯８）のうち、１番リード（♯１）から３番リード（♯３）はソースリード、４番リード（♯４）はゲートリード、５番リード（♯５）から８番リード（♯８）はドレインリードである。これらのリード３（♯１～♯８）のうち、３本のソースリード（♯１～♯３）は、モールド樹脂２の内部で互いに連結されている。また、４本のドレインリード（♯５～♯８）は、モールド樹脂２の内部でダイパッド部３Ｄと一体に構成されている。以下では、３本のソースリード（♯１～♯３）のうち、モールド樹脂２の内部に位置する部分（互いに連結された部分）をソースポスト３Ｓと称し、ゲートリード（♯５）のうち、モールド樹脂２の内部に位置する部分をゲートポスト３Ｇと称する。

　上記リード３（♯１～♯８）およびダイパッド部３Ｄは、Ｃｕ（銅）、Ｃｕ合金、Ｆｅ（鉄）－Ｎｉ（ニッケル）合金などの金属板からなり、それらの厚さは例えば２００μｍである。また、リード３（♯１～♯８）の表面には、Ｎｉ（ニッケル）膜、Ｐｄ（パラジウム）膜およびＡｕ（金）膜を積層した３層構造のメッキが施されている。

　上記ダイパッド部３Ｄ上に搭載されたチップ１は、単結晶シリコンからなり、その主面には、例えば携帯情報機器の電力制御スイッチや充放電保護回路スイッチなどに使用される複数個のパワーＭＯＳＦＥＴ（後述）が形成されている。そして、チップ１の裏面は、上記複数個のパワーＭＯＳＦＥＴに共通のドレインを構成している。本発明の対象となるチップ１は、その厚さが１００μｍ以下となるように薄型化されたチップであり、リードフレームの厚さとの関係で規定すると、ダイパッド部３Ｄの２分の１以下の厚さを有する薄型チップである。特に限定はされないが、以下では、チップ１の厚さが５０μｍであり、ダイパッド部３Ｄの厚さが２００μｍである場合について説明する。

　上記チップ１の主面には、パワーＭＯＳＦＥＴのゲート電極に電気的に接続された１個のゲートパッド４、およびパワーＭＯＳＦＥＴのソースに電気的に接続された２個のソースパッド５が形成されている。ゲートパッド４は、Ａｕワイヤ８を介してゲートポスト３Ｇに電気的に接続されている。一方、２個のソースパッド５は、パワーＭＯＳＦＥＴのＯＮ抵抗を低減するために、それぞれゲートパッド５よりも広い面積で構成されており、かつＡｕワイヤ８よりも広い面積を有するＡｌ（アルミニウム）リボン９を介してソースポスト３Ｓに電気的に接続されている。後述するように、ゲートパッド４およびソースパッド５は、チップ１の主面の最上層に形成されたＡｌ合金などの金属膜によって構成されている。

　パワーＭＯＳＦＥＴのドレインを構成するチップ１の裏面にはドレイン電極６が形成されている。ドレイン電極６は、例えば厚さ１００ｎｍのＴｉ（チタン）膜と厚さ５０ｎｍのＡｕ膜とを積層した２層の金属膜からなる。また、ドレイン電極６は、厚さ１００ｎｍのＴｉ膜、厚さ２００ｎｍのＮｉ膜および厚さ１００ｎｍのＡｕ膜を積層した３層の金属膜や、厚さ５０ｎｍのＮｉ膜、厚さ１００ｎｍのＴｉ膜、厚さ２００ｎｍのＮｉ膜および厚さ１００ｎｍのＡｕ膜を積層した４層の金属膜などで構成することもできる。導電性のダイボンド材がＡｇペーストであった場合、これらの金属膜はいずれも対応可能である。また、Ｎｉ膜を有する金属膜は半田（半田ペーストが溶融）中のＳｎと良好な合金を形成することができるので、導電性のダイボンド材が半田ペーストの場合にも対応可能である。

　上記ドレイン電極６が形成されたチップ１の裏面とダイパッド部３Ｄとの間には、導電性ダイボンド材の一種であるＡｇペースト７が介在している。すなわち、チップ１の裏面（ドレイン電極６）は、Ａｇペースト７を介してダイパッド部３Ｄの上面に接合されている。Ａｇペースト７は、例えば熱硬化性樹脂の一種であるエポキシ樹脂中にＡｇフィラーを分散させた導電性ダイボンド材であり、放熱性および導電性が極めて高いという特長を有している。従って、Ａｇペースト７は、高放熱性および低ＯＮ抵抗が要求されるパワーＭＯＳＦＥＴに好適な導電性ダイボンド材である。なお、ここでは、Ａｇペースト７にはＡｇフィラーと共にスペースビーズも分散されている。

　図７は、チップ１の裏面（ドレイン電極６）とダイパッド部３Ｄとの間に介在するＡｇペースト７の断面構造を模式的に示した図であり、図中の符号１１はＡｇフィラー、符号１２はスペーサビーズをそれぞれ示している。

　上記Ａｇペースト７は、溶剤を添加して適度の粘度を持たせた、いわゆる溶剤タイプのダイボンド材である。溶剤タイプのＡｇペースト７は、ベーク時に溶剤が揮発して基材（エポキシ樹脂）の体積が収縮し、基材中に分散させたＡｇフィラー１１同士がより高密度に凝集するので、無溶剤タイプのＡｇペーストに比べて低い電気抵抗値が得られるという特徴がある。従って、パワーＭＯＳＦＥＴが形成されたチップ１をダイパッド部３Ｄに接合するダイボンド材として、溶剤タイプのＡｇペースト７を使用することにより、無溶剤タイプのＡｇペーストを使用した場合に比べてパワーＭＯＳＦＥＴのＯＮ抵抗を低減することができる。なお、本実施の形態で使用するＡｇペースト７中のＡｇフィラー１１の含有量は、例えば硬化前が８５％程度、硬化後（溶剤揮発後）が９５％程度である。また、Ａｇフィラー１１の大きさは、例えば２～１５μｍ程度である。

　上記Ａｇペースト７に含まれるスペーサビーズ１２は、例えば低弾性エポキシ樹脂からなる直径１５μｍ程度の球体であり、Ａｇペースト７中の含有量は、例えば１５個／ｍｍ^２程度である。スペーサビーズ１２は、チップ１とダイパッド部３Ｄとの間に介在するＡｇペースト７の膜厚を制御するために添加される。すなわち、Ａｇペースト７中にスペーサビーズ１２を分散させることにより、硬化後のＡｇペースト７は、溶剤の揮発によってその膜厚が減少したとしても、少なくともスペーサビーズ１２の直径とほぼ同程度以上の膜厚が確保される。

　また、低弾性材料からなるスペーサビーズ１２は、チップ１とダイパッド部３Ｄとの間に生じる熱的および機械的応力を緩和する機能も備えている。特に、大電力で動作するパワーＭＯＳＦＥＴは発熱量が大きいため、チップ１とダイパッド部３Ｄとの間には両者の熱膨張係数差に起因する大きな熱応力が加わる。また、Ａｕワイヤ８よりも広い面積を有するＡｌリボン９を使ってソースパッド５とソースポスト３Ｓを電気的に接続する場合は、リボンボンディング時にチップ１とダイパッド部３Ｄとの間に大きな超音波振動エネルギーが加わる。従って、Ａｇペースト７中に低弾性材料であるスペーサビーズ１２を添加することにより、上記した熱的および機械的応力がスペーサビーズ１２によって吸収・緩和され、チップ１とダイパッド部３Ｄの剥離が抑制される。

　図８は、上記チップ１に形成されたトレンチゲート型ｎチャネルパワーＭＯＳＦＥＴの構造を示す要部断面図である。ｎ^＋型単結晶シリコン基板２０の主面には、ｎ^－型単結晶シリコン層２１がエピタキシャル成長法によって形成されている。ｎ^＋型単結晶シリコン基板２０およびｎ^－型単結晶シリコン層２１は、パワーＭＯＳＦＥＴのドレインを構成している。

　ｎ^－型単結晶シリコン層２１の一部には、ｐ型ウエル２２が形成されている。また、ｎ^－型単結晶シリコン層２１の表面の一部には、酸化シリコン膜２３が形成されており、他の一部には複数の溝２４が形成されている。ｎ^－型単結晶シリコン層２１の表面のうち、酸化シリコン膜２３で覆われた領域は、素子分離領域を構成し、溝２４が形成された領域は、素子形成領域（アクティブ領域）を構成している。図示はしないが、溝２４の平面形状は、四角形、六角形、八角形などの多角形または一方向に延在するストライプである。

　溝２４の底部および側壁には、パワーＭＯＳＦＥＴのゲート酸化膜を構成する酸化シリコン膜２５が形成されている。また、溝２４の内部には、パワーＭＯＳＦＥＴのゲート電極を構成する多結晶シリコン膜２６Ａが埋め込まれている。一方、酸化シリコン膜２３の上部には、上記ゲート電極を構成する多結晶シリコン膜２６Ａと同一工程で堆積した多結晶シリコン膜からなるゲート引き出し電極２６Ｂが形成されている。ゲート電極（多結晶シリコン膜２６Ａ）とゲート引き出し電極２６Ｂは、図示しない領域で電気的に接続されている。

　素子形成領域のｎ^－型単結晶シリコン層２１には、溝２４よりも浅いｐ^－型半導体領域２７が形成されている。このｐ^－型半導体領域２７は、パワーＭＯＳＦＥＴのチャネル層を構成している。ｐ^－型半導体領域２７の上部には、ｐ^－型半導体領域２７より不純物濃度の高いｐ型半導体領域２８が形成されており、さらにｐ型半導体領域２８の上部には、ｎ^＋型半導体領域２９が形成されている。ｐ型半導体領域２８は、パワーＭＯＳＦＥＴのパンチスルーストッパー層を構成し、ｎ^＋型半導体領域２９は、ソースを構成している。

　上記パワーＭＯＳＦＥＴが形成された素子形成領域の上部、およびゲート引き出し電極２６Ｂが形成された素子分離領域の上部には、２層の酸化シリコン膜３０、３１が形成されている。素子形成領域には、酸化シリコン膜３１、３０、ｐ型半導体領域２８およびｎ^＋型半導体領域２９を貫通してｐ^－型半導体領域２７に達する接続孔３２が形成されている。また、素子分離領域には、酸化シリコン膜３１、３０を貫通してゲート引き出し電極２６Ｂに達する接続孔３３が形成されている。

　接続孔３２、３３の内部を含む酸化シリコン膜３１の上部には、前述したゲートパッド４およびソースパッド５が形成されている。ゲートパッド４およびソースパッド５は、例えば薄いＴｉＷ（チタンタングステン）膜と厚いＡｌ合金膜との積層金属膜からなる。素子形成領域に形成されたソースパッド５は、接続孔３２を通じてパワーＭＯＳＦＥＴのソース（ｎ^＋型半導体領域２９）に電気的に接続されている。この接続孔３２の底部には、ソースパッド７とｐ^－型半導体領域２７とをオーミック接触させるためのｐ^＋型半導体領域３４が形成されている。また、素子分離領域に形成されたゲートパッド４は、接続孔３３の下部のゲート引き出し電極２６Ｂを介してパワーＭＯＳＦＥＴのゲート電極（多結晶シリコン膜２６Ａ）に接続されている。

　チップ１の最表面は、ゲートパッド４およびソースパッド５が形成された領域を除き、表面保護膜１９で覆われている。表面保護膜１９は、例えば厚さ２μｍ程度のポリイミド樹脂膜からなる。また、チップ１の裏面、すなわちｎ^＋型単結晶シリコン基板２０の裏面には、前述したドレイン電極６が形成されている。

　図９（ａ）は、上記チップ１の主面に形成されたゲートパッド４およびソースパッド５のレイアウトを示す平面図である。

　チップ１の主面の周辺部と中央部には、ゲート引出し電極１０が形成されている。そして、チップ１の主面の中央部に形成されたゲート引出し電極１０の一端はゲートパッド４を構成している。また、チップ１の主面の中央部に形成されたゲート引出し電極１０の両側には一対のソースパッド５が形成されている。ゲート引出し電極１０、ゲートパッド４およびソースパッド５は、チップ１の主面の最上層に形成されたＡｌ合金などの金属膜によって構成されている。前述したように、チップ１の最表面は、ゲートパッド４およびソースパッド５が形成された領域を除き、表面保護膜１９で覆われているので、ゲート引出し電極１０は表面保護膜１９で覆われている。

　チップ１の主面において、ゲートパッド４およびゲート引出し電極１０を上記のように配置した場合は、図８に示したパワーＭＯＳＦＥＴのそれぞれのゲート電極（多結晶シリコン膜２６Ａ）の一端がゲート引出し電極１０に向かって直線状に延在し、ゲート引出し電極１０と電気的に接続される。これにより、チップ１の主面の全域でゲート電極（多結晶シリコン膜２６Ａ）の長さをほぼ均一にすることができるので、パワーＭＯＳＦＥＴのスイッチング特性が向上する。

　なお、ゲートパッド４は、図９（ｂ）に示すように、チップ１の主面のコーナー部に配置してもよい。このようにすると、図９（ａ）に示したレイアウトに比べて、ゲートパッド４とゲートポスト３Ｇを接続するＡｕワイヤ８の長さを短くすることができる（図４および図１０参照）。

　また、ソースパッド５も図９に示したレイアウトに限定されない。例えば図１１に示すように、ゲート引出し電極１０をチップ１の主面の外周部のみに配置し、中央部に１個のソースパッド５を配置してもよい。このようにすると、ソースパッド５の面積をより大きくすることができるので、パワーＭＯＳＦＥＴのＯＮ抵抗をより低減することができる。

　次に、上記のように構成された小型面実装パッケージの製造方法を説明する。図１２は、本実施の形態の小型面実装パッケージの製造方法を示す全体フロー図である。

　小型面実装パッケージを製造するには、図１３に示す半導体ウエハ１Ａの主面に前述したパワーＭＯＳＦＥＴを半導体ウエハ製造プロセスを用いて形成した後、半導体ウエハ１Ａの裏面を研削することによって、半導体ウエハ１Ａの厚さを、ここでは５０μｍまで薄くする。次に、この半導体ウエハ１Ａの裏面に前述したドレイン電極６を形成した後、半導体ウエハ１Ａをダイシングすることによって、複数個のチップ１を得る。

　また、上記作業と並行して、図１４に示すリードフレームＬＦを用意する。リードフレームＬＦは、前述したリード３（♯１～♯８）およびダイパッド部３Ｄが矩形のフレーム１３によって支持された構造になっており、その厚さは、ここでは２００μｍである。また、ゲートリードを構成する４番リード（♯４）、およびソースリードを構成する１番リード（♯１）～３番リード（♯３）は、所定の形状に折り曲げられている（図５、図６参照）。なお、実際のリードフレームは、フレーム１３の内側に多数個のダイパッド部３Ｄがマトリクス状に配置された構造になっているが、ここでは図面を見易くするために、２個のダイパッド部３Ｄを備えたリードフレームＬＦを例に説明する。

　次に、上記リードフレームＬＦのダイパッド部３Ｄ上に前述したＡｇペースト７を塗布する。本実施の形態では、ダイパッド部３Ｄ上にＡｇペースト７を塗布する方法として、以下に詳述するスタンピング方式を採用する。

　図１５は、ペースト塗布装置４０の主要部を示す概略図である。ペースト塗布装置４０は、未硬化状態のＡｇペースト７が充填されたシリンジ４１と、このシリンジ４１の先端部（下端部）に装着されたスタンピングノズル４２とを備えている。シリンジ４１は、駆動部４３に取り付けられたアーム４４によって支持されており、駆動部４３に内蔵されたモータによって水平方向（ＸＹ方向）および上下方向（Ｚ方向）に移動されるようになっている。

　上記シリンジ４１には、その上端部に接続された配管４５を通じて図示しないエアー供給源から所定量のエアーが供給される。また、シリンジ４１の内部にはピストン４６が挿入されており、シリンジ４１の内部に供給されたエアーの圧力によってピストン４６が下降することにより、エアーの供給量に応じた所定量のＡｇペースト７がシリンジ４１からスタンピングノズル４２に移送される。

　図１６（ａ）は、上記シリンジ４１の先端部に装着されたスタンピングノズル４２を下面側から見た平面図であり、図１６（ｂ）は、図１６（ａ）のＣ１－Ｃ１線に沿った断面図である。

　スタンピングノズル４２は、ステンレス鋼などの耐食性金属からなり、その下面の平面形状は矩形である。スタンピングノズル４２の下面には、Ａｇペースト７が充填される空間となる堀り込み部（保持部、溜め部、空間部）５０が設けられている。スタンピングノズル４２は、掘り込み部５０の中心がシリンジ４１の先端部（Ａｇペースト吐出部）の中心と一致するように、シリンジ４１に装着されている。

　上記堀り込み部５０の平面形状は長方形であり、その長辺の長さと短辺の長さの比は、チップ１の長辺の長さと短辺の長さの比とほぼ同一である。また、掘り込み部５０の平面寸法は、チップ１の外形寸法よりも片側で１００～５００μｍ程度小さく形成されている。さらに、掘り込み部５０の外縁からスタンピングノズル４２の側面までの肉厚（ｔ）は、２００～５００μｍとするのが好ましい。肉厚（ｔ）をこの程度に確保しておけば、スタンピングノズル４２の寿命に影響が出ることは少ない。さらに、スタンピングノズル４２の下面の外形寸法をチップ１の外形寸法＋片側１００μｍ程度とすることで、作業時にスタンピングノズル４２がその周囲と干渉する恐れを少なくすることができる。

　上記掘り込み部５０の深さ（Ｄ）は、チップ１の厚さ（＝５０μｍ）よりも小さい。但し、掘り込み部５０に充填されたＡｇペースト７をリードフレームＬＦのダイパッド部３Ｄ上に転写する際に、Ａｇペースト７中のスペーサビーズ１２が潰れるのを防ぐため、掘り込み部５０の深さ（Ｄ）は、スペーサビーズ１２の直径よりも大きくすることが望ましい。前述したように、スペーサビーズ１２の直径は１５μｍ程度であるため、ここではＤ＝２０μｍを採用している。

　上記掘り込み部５０は、スタンピングノズル４２の下面よりも上方に位置する掘り込み面５０ａと、この掘り込み面５０ａを囲む４つの側壁５０ｂと有している。そして、この掘り込み面５０ａおよび側壁５０ｂは、凹凸のない平滑な鏡面仕上げとなっている。また、図１６（ｂ）に示すように、掘り込み面５０ａと側壁５０ｂとが交差する領域は、Ｒ形状となっている。これにより、Ａｇペースト７の掘り込み部５０の内壁（掘り込み面５０ａおよび側壁５０ｂ）に対する離型性が向上し、Ａｇペースト７が掘り込み部５０の内壁に密着したり、Ａｇペースト７中のＡｇフィラー１１やスペーサビーズ１２が掘り込み部５０内に残留したりする不具合が改善されるので、ダイパッド部３Ｄ上に転写されるＡｇペースト７の塗布量のばらつきを低減することができる。

　上記掘り込み部５０の上方には、シリンジ４１内のＡｇペースト７を堀り込み部５０に送るための一対の流路５１が設けられている。これらの流路５１のそれぞれの下端部は、掘り込み面５０ａに位置している。従って、スタンピングノズル４２の下面側から掘り込み面５１ａを平面視したとき、上記流路５１は開口部として見える。

　スタンピングノズル４２に設けられた上記２個の流路（開口部）５１は、掘り込み部５０の中心から長辺方向に沿って等距離の位置、かつ２つの短辺の中心同士を結ぶ線上に配置されている。また、２個の流路５１のピッチ（Ｐ１）は、掘り込み部５０の長辺の長さの３分の１から２分の１程度とするのが好ましい。

　上記流路５１の平面形状は、円形でも矩形でも構わないが、Ａｇペースト７中のＡｇフィラー１１やスペーサビーズ１２が流路５１内に引っ掛かることによって発生する吐出量のばらつきを抑えるためには、図１６（ａ）に示したような円形とするのが好ましい。また、流路５１の開口径（φ）は、待機時にＡｇペースト７が垂れない程度、かつＡｇフィラー１１やスペーサビーズ１２による目詰まりが発生しない程度とするのが好ましい。具体的には、φ＝３００～４００μｍ程度とするのが好ましく、ここではφ＝３５０μｍを採用している。

　スタンピングノズル４２に設ける流路５１の数は２個に限定されるものではなく、チップ１の外形寸法や、長辺の長さと短辺の長さの比などに応じて適宜最適化することが望ましい。チップ１の外形寸法が小さい場合には、流路５１は１個でも構わない。特に、チップ１の外形寸法が大きい場合には、スタンピングノズル４２に３個以上の流路５１を設けることにより、掘り込み部５０のコーナー部近傍においてＡｇペースト７の充填量が不足する不具合を改善することができる。

　図１７は、スタンピングノズル４２に５個の流路５１を設けた例である。ここで、５個の流路５１は、掘り込み部５０のコーナー部同士を結ぶ対角線上に配置されており、それらの中心は、掘り込み部５０の中心（＝シリンジ４１の先端部の中心）と一致している。掘り込み部５０の中心には１個の流路５１ａが配置されており、残り４個の流路５１ｂは、流路５１ａを囲むように配置され、かつ掘り込み部５０のコーナー部近傍に配置されている。掘り込み部５０の中心に配置された流路５１ａとその周囲に配置された流路５１ｂとのピッチ（Ｐ２）は、上記対角線の長さの３分の１から２分の１程度とするのが好ましい。

　このように、図１７に示すスタンピングノズル４２は、掘り込み部５０のコーナー部近傍に流路５１ｂが配置されているので、コーナー部のＡｇペースト７の充填量を安定化させることができる。

　図１８は、スタンピングノズル４２に６個の流路５１を設けた例である。ここで、掘り込み部５０の中心付近に配置された２個の流路５１ｃは、掘り込み部５０の中心から長辺方向に沿って等距離の位置に配置されており、かつ掘り込み部５０の短辺の中心線上に配置されている。また、２個の流路５１ｃピッチ（Ｐ３）は、掘り込み部５０の長辺の長さの４分の１以下とするのが好ましい。一方、４個の流路５１ｄは、掘り込み部５０のコーナー部同士を結ぶ対角線上に配置されており、掘り込み部５０の中心から各流路５１ｄまでの距離は同一である。また、掘り込み部５０の中心から各流路５１ｃまでの距離は、上記対角線の長さの４分の１以上とするのが好ましい。

　図１８に示すスタンピングノズル４２は、例えばチップ１の形状が長細い形状になって、それに対応して掘り込み部５０が長細い形状になっても、掘り込み部５０の短辺の中心線上に２個の流路５１ｃが配置されているので、図１７に示すスタンピングノズル４２に比べて、掘り込み部５０にＡｇペースト７を安定して充填することができる。

　図１９は、スタンピングノズル４２に９個の流路５１を設けた例である。ここで、９個の流路５１の中心は、掘り込み部５０の中心と一致しており、そこに１個の流路５１ｅが配置されている。また、２個の流路５１ｆは、掘り込み部５０の一方の長辺の中心と他方の長辺の中心とを結ぶ線上に配置されており、２個の流路５１ｇは、掘り込み部５０の一方の短辺の中心と他方の短辺の中心とを結ぶ線上に配置されている。さらに、残り４個の流路５１ｈは、掘り込み部５０のコーナー部同士を結ぶ対角線上に配置されている。

　流路５１ｅと流路５１ｆのピッチ（Ｐ４）は、掘り込み部５０の短辺の長さの４分の１以下とするのが好ましい。また、流路５１ｅと流路５１ｇのピッチ（Ｐ５）は、掘り込み部５０の長辺の長さの４分の１以下とするのが好ましい。さらに、流路５１ｅと流路５１ｈのピッチ（Ｐ６）は、上記対角線の長さの４分の１以上とするのが好ましい。

　図１９に示すスタンピングノズル４２は、例えばチップ１の外形寸法が大きくなっても、掘り込み部５０の一方の長辺の中心と他方の長辺の中心とを結ぶ線上に２個の流路５１ｆ、一方の短辺の中心と他方の短辺の中心とを結ぶ線上に２個の流路５１ｇ、およびコーナー部同士を結ぶ対角線上に４個の流路５１ｈが配置されているので、図１７に示すスタンピングノズル４２に比べて、掘り込み部５０にＡｇペースト７を安定して充填することができる。

　図２０は、堀り込み部５０の長辺方向に沿って３個の流路５１を一列に設けた例であり、図２１は、堀り込み部５０の長辺方向に沿って４個の流路５１を一列に設けた例である。これらの例は、チップ１の短辺の長さに対する長辺の長さの比が大きい場合に好適な構造である。

　図２０に示す例において、３個の流路５１は、掘り込み部５０の一方の短辺の中心と他方の短辺の中心とを結ぶ線上に配置されており、中央の流路５１は、掘り込み部５０の中心に配置されている。また、隣り合う流路５１のピッチ（Ｐ７）は、掘り込み部５０の長辺の長さの３分の１程度とするのが好ましい。

　図２１に示す例において、４個の流路５１は、掘り込み部５０の一方の短辺の中心と他方の短辺の中心とを結ぶ線上に配置されており、それらの中心は、掘り込み部５０の中心と一致している。また、隣り合う流路５１のピッチ（Ｐ８）は、掘り込み部５０の長辺の長さの４分の１程度とするのが好ましい。

　図１６～図２１に示したスタンピングノズル４２は、チップ１の平面形状が長方形である場合に使用するものであるが、チップ１の平面形状が図２２に示すような正方形である場合には、堀り込み部５０の平面形状を正方形にしたスタンピングノズル４２を使用することが望ましい。

　図２３は、堀り込み部５０の平面形状を正方形にしたスタンピングノズル４２に１個の流路５１を設けた例である。ここで、流路５１は、掘り込み部５０の中心（＝シリンジ４１の先端部の中心）に配置されている。

　図２４は、堀り込み部５０の平面形状を正方形にしたスタンピングノズル４２に５個の流路５１を設けた例である。図１７に示した例と同じく、５個の流路５１は、掘り込み部５０のコーナー部同士を結ぶ対角線上に配置されており、それらの中心は、掘り込み部５０の中心と一致している。また、掘り込み部５０の中心に配置された流路５１ａとその周囲の流路５１ｂとのピッチ（Ｐ２）は、上記対角線の長さの３分の１から２分の１程度とするのが好ましい。

　図２４に示すスタンピングノズル４２は、図１７に示した例と同様、掘り込み部５０のコーナー部近傍に流路５１ｂが配置されているので、図２３に示すスタンピングノズル４２に比べて、コーナー部のＡｇペースト７の充填量を安定化させることができる。

　図２５は、堀り込み部５０の平面形状を正方形にしたスタンピングノズル４２に９個の流路５１を設けた例である。ここで、９個の流路５１の中心は、掘り込み部５０の中心と一致しており、そこに１個の流路５１ｅが配置されている。また、４個の流路５１ｆは、掘り込み部５０の中心と一辺の中心とを結ぶ線上に配置されており、残り４個の流路５１ｈは、掘り込み部５０のコーナー部同士を結ぶ対角線上に配置されている。流路５１ｅと流路５１ｆのピッチ（Ｐ４）は、掘り込み部５０の一辺の長さの６分の１から４分の１程度とするのが好ましく、流路５１ｅと流路５１ｈのピッチ（Ｐ６）は、上記ピッチ（Ｐ４）×√２以上とするのが好ましい。

　図２５に示すスタンピングノズル４２は、例えばチップ１の外形寸法が大きくなっても掘り込み部５０の中心と一辺の中心とを結ぶ線上に４個の流路５１ｆ、および掘り込み部５０のコーナー部同士を結ぶ対角線上に４個の流路５１ｈが配置されているので、図２３に示すスタンピングノズル４２に比べて、掘り込み部５０にＡｇペースト７を安定して充填することができる。

　なお、図１７～図２５に示した例では、流路５１の平面形状を円形としたが、矩形でも構わない。いずれの場合も、流路５１の開口径は、待機時にＡｇペースト７が垂れない程度、かつＡｇフィラー１１やスペーサビーズ１２による目詰まりが発生しない程度とするのが好ましい。また、流路５１の数も図１７～図２５に示した例に限定されない。さらに、掘り込み部５０の平面寸法や深さ（Ｄ）、掘り込み部５０の側壁からスタンピングノズル４２の側面までの肉厚（ｔ）などは、図１６に示したスタンピングノズル４２と同一の仕様にすることが望ましい。

　図１６に示したスタンピングノズル４２を使用してリードフレームＬＦのダイパッド部３Ｄ上にＡｇペースト７を塗布するには、ペースト塗布装置４０のシリンジ４１に充填されたＡｇペースト７をスタンピングノズル４２の掘り込み部５０に送り、スタンピングノズル４２の下面をダイパッド部３Ｄの上面に突き当てる。このようにすると、掘り込み部５０内に充填されたＡｇペースト７が掘り込み部５０から脱離してダイパッド部３Ｄ上に転写される。すなわち、ダイパッド部３Ｄ上には、掘り込み部５０の容積に相当する量のＡｇペースト７が転写される。また、ダイパッド部３Ｄ上に転写されたＡｇペースト７の形状は、掘り込み部５０の形状とほぼ同一になる。

　前述したように、掘り込み部５０の深さ（Ｄ）は、チップ１の厚さよりも小さいので、ダイパッド部３Ｄ上に塗布されたＡｇペースト７の厚さは、チップ１の厚さよりも小さく（薄く）なる。また、掘り込み部５０の平面寸法は、チップ１の外形寸法よりも小さいので、ダイパッド部３Ｄ上に塗布されたＡｇペースト７の外形寸法は、チップ１の外形寸法よりも小さくなる。

　リードフレームＬＦのダイパッド部３Ｄ上にＡｇペースト７を塗布する際は、まず、図２６に示すように、スタンピングノズル４２の下面をダイパッド部３Ｄの上面に突き当てた後、図２７に示すように、流路５１を通じて掘り込み部５０内にＡｇペースト７を吐出する（第１の方法）。あるいは、まず、図２８に示すように、流路５１を通じて掘り込み部５０内にＡｇペースト７を吐出した後、図２９に示すように、スタンピングノズル４２の下面をダイパッド部３Ｄの上面に突き当てる（第２の方法）。

　上記した２つの方法のうち、第２の方法は、第１の方法に比べて掘り込み部５０内のエアーが排出され易い。すなわち、第２の方法は、図２８に示すように、流路５１から掘り込み部５０内に吐出されたＡｇペースト７の下端をスタンピングノズル４２の下面よりも下方に突出させることにより、掘り込み部５０内の空気（エアー）を逃がしながら（押し出しながら）、掘り込み部５０内にＡｇペースト７を隙間なく充填することができる。その結果、ダイパッド部３Ｄ上に塗布されたＡｇペースト７中のボイドを少なくすることができる。

　図３０は、上述した方法によってダイパッド部３Ｄ上にＡｇペースト７が塗布されたリードフレームＬＦの平面図、図３１は、図３０のＤ－Ｄ線に沿った断面図である。

　次に、図３２に示すように、チップ１の主面をダイボンディングコレット５４で吸着・保持しながらダイパッド部３Ｄの上方に搬送し、チップ１の主面とダイパッド部３Ｄの上面とが平行になるように位置決めする。

　上記ダイボンディングコレット５４の外形寸法は、チップ１の外形寸法よりも大きいものを使用することが望ましい。チップ１の外形寸法より大きいダイボンディングコレット５４を使用した場合は、チップ１の主面の周辺部全体がダイボンディングコレット５４の下面と接触することになる。これにより、次の工程でチップ１の裏面をＡｇペースト７に押し付けて荷重を印加したとき、チップ１の周辺部が反り上がらないので、チップ１の裏面全体をＡｇペースト７で濡らすことができる。その結果、チップ１とＡｇペースト７の密着性が確保されるので、チップ１とダイパッド部３Ｄとの接続信頼性が向上する。また、パワーＭＯＳＦＥＴのＯＮ抵抗の増加が抑制される。

　次に、図３３に示すように、ダイボンディングコレット５４を垂直に下降させ、チップ１の裏面をダイパッド部３Ｄ上のＡｇペースト７に軽く押し付ける。このとき、Ａｇペースト７に印加される荷重（実装荷重）は、例えば６０～１５０ｇ／チップ程度である。前述したように、Ａｇペースト７中には低弾性樹脂からなる球状のスペーサビーズ１２が含まれているので、チップ１をＡｇペースト７に押し付けると、Ａｇペースト７が横方向に濡れ拡がり、その膜厚がスペーサビーズ１２の直径とほぼ同程度まで薄くなると共に、Ａｇペースト７の一部がチップ１の外側にはみ出す。

　このとき、Ａｇペースト７は、ダイパッド部３Ｄ上にその厚さがチップ１の厚さよりも薄く、かつその外形寸法がチップ１の外形寸法よりも小さく塗布されているので、チップ１の外側にＡｇペースト７がわずかにはみ出す程度であり、ダイボンディングコレット５４に付着することはない。また、ダイボンディングコレット５４をチップ１から離した後に、Ａｇペースト７がチップ１の主面（上面）上に這い上がることもない。

　また、図７に示すように、チップ１の周囲に形成されたＡｇペースト７のフィレットの上端部はチップ１の主面（上面）と裏面（下面）との間に位置している。別の表現をすると、Ａｇペースト７のフィレットの上端部は、チップ１の主面（上面）とチップ１の裏面（下面）に形成された前述の金属膜との間に位置している。このことは、言い換えると、スタンピングノズル４２の掘り込み部５０の体積（すなわち、ダイパッド部３Ｄ上に塗布されるＡｇペースト７の体積）は、Ａｇペースト７のフィレットの上端部の位置が前述の位置にくるように設定することが重要であることを意味する。

　このようにすることにより、チップ１の裏面に形成されたドレイン電極６と、チップ１の主面に形成されたゲートパッド４またはソースパッド５とがＡｇペースト７を介して短絡する不具合を防止することができる。また、Ａｇペースト７中のＡｇフィラー１１がチップ１の主面を覆う表面保護膜１９を突き破ってゲート引出し電極１０と接触し、ドレイン電極６とゲート引出し電極１０とがＡｇペースト７を介して短絡するような不具合も防止できる。

　図３４は、ダイボンディングコレット５４を使ってチップ１の裏面をＡｇペースト７に押し付けた後、ダイボンディングコレット５４をチップ１から離した直後のリードフレームＬＦを示す平面図、図３５は、図３４の一部（符号Ｅで示す矩形の領域）を拡大して示す平面図である。

　図３５に示すように、ダイパッド部３Ｄ上に塗布されたＡｇペースト７にチップ１の裏面を押し付けたとき、チップ１のコーナー部におけるＡｇペースト７のはみ出し量（ａ）と、コーナー部から離れた領域におけるＡｇペースト７のはみ出し量（ｂ）との関係は、（ｂ／ａ）＜２となる。ここで、はみ出し量（ａ）は、チップ１のコーナー部から斜め４５°方向へのはみ出し量を意味し、はみ出し量（ｂ）は、チップ１の一辺からその辺に直交する方向へのはみ出し量を意味する。このことから、上記した方法でダイパッド部３Ｄ上にＡｇペースト７を塗布した場合、チップ１のコーナー部から離れた領域におけるはみ出し量（ｂ）は、最大でもチップ１のコーナー部におけるはみ出し量（ａ）の２倍未満となる。そのため、チップ１の厚さが１００μｍ以下となっても、チップ１の外側にはみ出したＡｇペースト７の一部がチップ１の上面（主面）に這い上がることはない。

　一方、図３６は、従来の多点ノズル法を使ってダイパッド部３Ｄ上にＡｇペースト７を塗布した後、チップ１の裏面をＡｇペースト７に押し付けたときのＡｇペースト７のはみだし量を示している。この場合、チップ１のコーナー部におけるＡｇペースト７のはみ出し量（ａ）と、チップ１のコーナー部から離れた領域におけるＡｇペースト７のはみ出し量（ｂ）との関係は、（ｂ／ａ）＞２となる。すなわち、チップ１のコーナー部から離れた領域におけるＡｇペースト７のはみ出し量（ｂ）は、チップ１のコーナー部におけるＡｇペースト７のはみ出し量（ａ）の２倍よりも大となる。そのため、チップ１の厚さが１００μｍ以下である場合には、チップ１の外側にはみ出したＡｇペースト７の一部がチップ１の上面（主面）に這い上がってしまう。

　次に、ベーク炉内で上記リードフレームＬＦを２００℃程度に加熱してＡｇペースト７を硬化させた後、図３７に示すように、チップ１のゲートパッド４とリードフレームＬＦのゲートポスト３ＧをＡｕワイヤ８で電気的に接続し、チップ１のソースパッド５とリードフレームＬＦのソースポスト３ＳをＡｌリボン９で電気的に接続する。Ａｕワイヤ８のボンディングには、熱と超音波振動を併用したボールボンディング法を使用し、Ａｌリボン９のボンディングには、超音波振動を利用したウェッジボンディング法を使用する。

　上記したＡｕワイヤ８とＡｌリボン９のボンディング順序は、任意である。ただし、Ａｌリボン９の幅および厚さは、Ａｕワイヤ８の径よりも大きいので、Ａｌリボン９のボンディング時にチップ１に加わる振動エネルギーは、Ａｕワイヤ８のボンディング時にチップ１に加わる振動エネルギーよりも大きい。従って、Ａｕワイヤ８のボンディング後にＡｌリボン９のボンディングを行うと、Ａｌリボン９のボンディング時の振動エネルギーによって、Ａｕワイヤ８とゲートパッド４の接続強度が低下し、場合によっては、Ａｕワイヤ８がゲートパッド４から剥がれてしまう恐れがある。また、Ａｌリボン９のボンディングに使用するウェッジツールがＡｕワイヤ８に接触すると、Ａｕワイヤ８が損傷したり、切断したりする恐れもある。従って、Ａｌリボン９のボンディングを先に行い、その後にＡｕワイヤ８のボンディングを行うことが望ましい。

　ソースパッド５とソースポスト３Ｓを接続する導電材は、上記Ａｌリボン９に限定されるものではなく、例えば図３８に示すように、複数本のＡｕワイヤ８を使用してソースパッド５とソースポスト３Ｓを接続してもよい。このとき、長いＡｕワイヤ８と短いＡｕワイヤ８を交互に並べて結線する（千鳥配列にする）ことにより、ソースパッド５とソースポスト３Ｓ間との間を複数本のＡｕワイヤ８で効率的に接続することができる。また、Ａｌリボン９に類似した導電材である金属製のクリップを使用することもできる。クリップとは、ここではＣｕ合金やＡｌなどからなる薄い金属板をあらかじめ所定のループ形状および所定の長さに成形したもので、その一端をソースパッド５上に、他端をソースポスト３Ｓ上に置き、クリップの一端とソースパッド５、およびクリップの他端とソースポスト３Ｓとを同時に接続するものである。接続の方式としては、半田接合、Ａｇペースト接合、超音波接合などがある。

　次に、図３９に示すように、チップ１をモールド樹脂２で封止する。その後、モールド樹脂２の外部に露出したリードフレームＬＦのフレーム１３を切断・除去することにより、図１～図５に示した本実施の形態の半導体装置（小型面実装パッケージ）が完成する。

　このように、上記した本実施の形態の製造方法によれば、リードフレームＬＦのダイパッド部３Ｄ上に厚さが１００μｍ以下の薄いチップ１を搭載する際に、Ａｇペースト７が薄いチップ１の上面に這い上がる不具合を改善することができる。これにより、ダイパッド部３Ｄ上に搭載するチップ１の薄型化を推進することができるので、パワーＭＯＳＦＥＴが形成されたチップ１を封止する小型面実装パッケージの薄型化、および高性能化（パワーＭＯＳＦＥＴの低ＯＮ抵抗化）を推進することができる。

　本実施の形態では、リードフレームＬＦのダイパッド部３Ｄとチップ１とを接続するダイボンド材としてＡｇペースト７を使用する場合について説明したが、上記したスタンピングノズル４２を使用するダイボンド材の塗布方法は、ダイボンド材として半田ペースト（ソルダーペースト）を使用する場合にも適用することができる。

　半田ペーストは、ロジンを主成分とするフラックスと半田の微粒子とを混練りした導電性ダイボンド材であり、半田成分としては、Ｓｎ（錫）－Ｐｂ（鉛）合金の他、Ｐｂを含まないＳｎ－Ａｇ－Ｃｕ合金、Ｓｎ－Ｚｎ（亜鉛）－Ｂｉ（ビスマス）合金、Ｓｎ－Ａｇ－Ｉｎ（インジウム）－Ｂｉ合金などがある。半田ペーストは、Ａｇペースト７に比べて導電性は低いが耐熱性が高いので、例えば車載用パワーＭＯＳＦＥＴが形成されたチップ１を封止する半導体パッケージのように、高温環境で使用される半導体装置に使用して好適なダイボンド材である。

　リードフレームＬＦのダイパッド部３Ｄ上に半田ペーストを塗布するには、まず、図４０に示すように、ダイパッド部３Ｄの上方にスタンピングノズル４２を位置決めする。図示は省略するが、スタンピングノズル４２は、前述したペースト塗布装置４０（図１５参照）のシリンジ４１の先端部に装着されており、シリンジ４１の内部には半田ペーストが充填されている。

　スタンピングノズル４２に設ける流路５１の数やレイアウトは、チップ１の外形寸法や、長辺の長さと短辺の長さの比などに応じて適宜最適化するが、ここでは図１６に示したスタンピングノズル４２を使用する。また、チップ１の平面形状が長方形である場合には、堀り込み部５０の平面形状も長方形であり、その長辺の長さと短辺の長さの比は、チップ１の長辺の長さと短辺の長さの比とほぼ同一である。さらに、掘り込み部５０の平面寸法および深さは、チップ１の平面寸法および厚さよりも小さい。例えばチップ１の厚さが５０μｍである場合には、掘り込み部５０の深さを３０～４０μｍとする。

　次に、図４１に示すように、流路５１を通じて掘り込み部５０内に半田ペースト１４を吐出する。このとき、掘り込み部５０内に吐出された半田ペースト１４の下端をスタンピングノズル４２の下面よりも下方に突出させる。このようにすると、次の工程でスタンピングノズル４２の下面をダイパッド部３Ｄの上面に突き当てたとき、掘り込み部５０内のエアーを逃がしながら、掘り込み部５０内に半田ペースト１４を隙間なく充填することができる。

　次に、図４２に示すように、スタンピングノズル４２の下面をダイパッド部３Ｄの上面に突き当てて掘り込み部５０内に半田ペースト１４を充填した後、図４３に示すように、スタンピングノズル４２を引き上げることにより、掘り込み部５０内の半田ペースト１４がダイパッド部３Ｄ上に転写される。この場合も、掘り込み部５０の内壁を鏡面仕上げしておくことにより、ダイパッド部３Ｄ上に転写される半田ペースト１４の塗布量のばらつきを低減することができる。

　次に、図４４に示すように、チップ１の主面をダイボンディングコレット５４で吸着・保持しながらダイパッド部３Ｄの上方に搬送し、チップ１の主面とダイパッド部３Ｄの上面とが平行になるように、チップ１の裏面をダイパッド部３Ｄ上の半田ペースト１４に軽く押し付けて半田ペースト１４に荷重を印加する。

　このとき、半田ペースト１４が横方向に濡れ拡がり、その一部がチップ１の周辺部から外側にはみ出す。しかし、ダイパッド部３Ｄ上に塗布された半田ペースト１４は、その厚さがチップ１の厚さよりも薄く、かつその外形寸法がチップ１の外形寸法よりも小さいので、チップ１の外側にはみ出した半田ペースト１４がダイボンディングコレット５４に付着することはない。また、ダイボンディングコレット５４をチップ１から離した後に、半田ペースト１４がチップ１の主面（上面）上に這い上がることもない。

　さらに、このとき、チップ１は半田ペースト１４内にわずかに埋まった格好になっている。すなわち、チップ１の周辺部から外側にはみ出した半田ペースト１４の上面は、チップ１の裏面よりもチップの厚さ方向（高さ方向）で高い位置になっている。別の表現をすると、チップ１の周辺部から外側にはみ出した半田ペースト１４の上面は、チップ１の主面（上面）と裏面（下面）との間に位置している。もしくは、チップ１の周辺部から外側にはみ出した半田ペースト１４の上面は、チップ１の主面（上面）とチップ１の裏面（下面）に形成された前述の金属膜との間に位置している。

　次に、ダイボンディングコレット５４をチップ１から離した後、リフロー炉内で半田ペースト１４をリフローさせた後、フラックス洗浄剤を使ってリードフレームＬＦの表面を洗浄することにより、チップ１の搭載が完了する（図４５）。

　このとき、図４５に示すように、半田ペースト１４が溶融して凝固した半田は、チップ１の裏面の金属膜と接合（金属結合）しており、凝固した半田のフィレットの上端部は、金属膜を超えてはいない。これは、チップ１がシリコンで構成されており、半田ペースト１４が溶融した半田は、シリコンに濡れない（金属結合を成さない）性質を有するからである。そのため、チップ搭載時にチップ１の主面に半田ペースト１４が這い上がらない範囲であれば、ダイパッド部３Ｄ上に塗布する半田ペースト１４の膜厚をＡｇペースト７よりも厚くし、リフロー後の半田膜厚を厚く形成することにより、チップ１とダイパッド部３Ｄとの接合信頼性をより向上させることができる。

　なお、その後の工程（Ａｕワイヤ８およびＡｌリボン９のボンディング、チップ１の樹脂封止など）は、前述した工程と同じなので、その説明は省略する。

　このように、本実施の形態の製造方法によれば、リードフレームＬＦのダイパッド部３Ｄ上に厚さが１００μｍ以下の薄いチップ１を搭載する際に、半田ペースト１４が薄いチップ１の上面に這い上がる不具合を改善することができる。これにより、ダイボンド材として半田ペースト１４を使用する場合であっても、ダイパッド部３Ｄ上に搭載するチップ１の薄型化を推進することができる。

　また、上記チップ１を封止する小型面実装パッケージは、上記ＦＬＰに限定されるものではなく、種々の面実装パッケージが採用可能であり、例えば図４６～図５０に示すようなＳＯＰ８などを採用することもできる。図４６はＳＯＰ８の平面図、図４７はＳＯＰ８の側面図、図４８はＳＯＰ８の内部構造を示す平面図、図４９は図４８のＦ－Ｆ線に沿った断面図、図５０は図４８のＧ－Ｇ線に沿った断面図である。図に示すように、ＳＯＰ８は、モールド樹脂２の２つの側面から突出させたリード３（♯１～♯８）をガルウィング状に成形した面実装パッケージである。

　この場合も、上記したスタンピングノズル４２を使用してダイパッド部３Ｄ上にＡｇペースト７（または半田ペースト１４）を塗布することにより、Ａｇペースト７（または半田ペースト１４）が薄いチップ１の上面に這い上がる不具合を改善することができるので、ダイパッド部３Ｄ上に搭載するチップ１の薄型化を推進することができる。

　また、本実施の形態では、パワーＭＯＳＦＥＴが形成されたチップ１をダイパッド部３Ｄ上に搭載する場合について説明したが、チップ１に形成される素子はＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴが形成されたチップ１は、その裏面にコレクタ電極が形成されるので、このチップ１をダイパッド部３Ｄ上に搭載する場合は、ダイボンド材としてＡｇペースト７または半田ペースト１４が使用される。従って、この場合も、上記したスタンピングノズル４２を使用してダイボンド材を塗布することにより、ダイボンド材がチップ１の上面に這い上がる不具合を改善することができる。

　（実施の形態２）
　前述したスタンピングノズル４２を使用してリードフレームのダイパッド部上にダイボンド材を塗布する方法は、ダイパッド部上に複数個のチップを搭載する小型面実装パッケージの製造に適用することもできる。

　図５１は、本実施の形態の半導体装置の内部構造を示す平面図であり、図５２は、この半導体装置の内部等価回路図である。本実施の形態の半導体装置は、２個のチップ１Ｈ、１Ｌをモールド樹脂２で封止した小型面実装型パッケージである。パッケージ形状は、前述したＦＬＰ、ＳＯＰ８など、種々の形状が採用可能である。

　上記２個のチップ１Ｈ、１Ｌのうち、外径寸法の小さいチップ１Ｈの主面には、ハイサイドＭＯＳＦＥＴが形成されており、外径寸法の大きいチップ１Ｌの主面には、ロウサイドＭＯＳＦＥＴが形成されている。２個のチップ１Ｈ、１Ｌの厚さは、いずれも１００μｍ以下である。ハイサイドＭＯＳＦＥＴのソースとロウサイドＭＯＳＦＥＴのドレインとは電気的に接続され、これによって、例えばＤＣ－ＤＣコンバータが構成されている。ハイサイドＭＯＳＦＥＴおよびロウサイドＭＯＳＦＥＴの具体的な構造は、前記実施の形態１のパワーＭＯＳＦＥＴとほぼ同一であるため、それらの図示は省略する。

　上記２個のチップ１Ｈ、１Ｌのうち、外径寸法の小さいチップ１Ｈは、３本のドレインリード３Ｄ１と一体に形成されたダイパッド部３Ｐ１の上に、その主面を上に向けた状態で搭載されている。このチップ１Ｈの主面には、１個のゲートパッド４ｈと、ゲートパッド４ｈよりも面積の大きい２個のソースパッド５ｈが形成されている。チップ１Ｈの裏面は、ハイサイドＭＯＳＦＥＴのドレインを構成しており、前記実施の形態１で用いたものと同一のＡｇペースト７を介してダイパッド部３Ｐ１の上面に接合されている。

　一方、外径寸法の大きいチップ１Ｌは、上記ダイパッド部３Ｐ１よりも面積の大きいダイパッド部３Ｐ２の上に、その主面を上に向けた状態で搭載されている。このチップ１Ｌの主面には、１個のゲートパッド４ｌと、ゲートパッド４ｌよりも面積の大きい２個のソースパッド５ｌが形成されている。チップ１Ｌの裏面は、ロウサイドＭＯＳＦＥＴのドレインを構成しており、前記実施の形態１で用いたものと同一のＡｇペースト７を介してダイパッド部３Ｐ２の上面に接合されている。

　モールド樹脂２の一辺には、上記３本のドレインリード３Ｄ１と共に１本のゲートリード３Ｇ１が配置されている。そして、チップ１Ｈのゲートパッド４ｈとゲートリード３Ｇ１とがＡｕワイヤ８を介して電気的に接続され、チップ１Ｈのソースパッド５ｈとダイパッド部３Ｐ２とがＡｌリボン９を介して電気的に接続されている。

　また、モールド樹脂２の他の一辺には、３本のソースリード３Ｓ２と１本のゲートリード３Ｇ２が配置されている。３本のソースリード３Ｓ２は、モールド樹脂２の内部で互いに連結されており、この連結された部分（ソースポスト３Ｓ）とチップ１Ｌのソースパッド５ｌとがＡｌリボン９を介して電気的に接続されている。また、ゲートリード３Ｇ２は、Ａｕワイヤ８を介してチップ１Ｌのゲートパッド４ｌに電気的に接続されている。

　上記のように構成された本実施の形態の半導体装置においても、前述したスタンピングノズル４２を使用して２個のダイパッド部３Ｐ１、３Ｐ２のそれぞれの上面にＡｇペースト７を塗布する。これにより、薄いチップ１Ｈ、１Ｌの上面にＡｇペースト７が這い上がる不具合を改善することができるので、チップ１Ｈ、１Ｌの薄型化を推進することができる。

　なお、２個のチップ１Ｈ、１Ｌは外径寸法が異なるので、ダイパッド部３Ｐ１上にＡｇペースト７を塗布するスタンピングノズル４２と、ダイパッド部３Ｐ２上にＡｇペースト７を塗布するスタンピングノズル４２は、堀り込み部５０の平面寸法が異なるものを使用する。また、Ａｇペースト７に代えて半田ペースト１４を使用することもできる。

　図５３は、上記２個のチップ１Ｈ、１Ｌと、ドライバＩＣ（またはコントロールＩＣ）が形成された第３のチップ１Ｄをモールド樹脂２で封止したシステム・イン・パッケージ(ＳＩＰ：System In Package)の内部構造を示す平面図である。

　ハイサイドＭＯＳＦＥＴが形成されたチップ１Ｈは、Ａｇペースト７を介してダイパッド部３Ｐ１の上面に接合され、ロウサイドＭＯＳＦＥＴが形成されたチップ１Ｌは、Ａｇペースト７を介してダイパッド部３Ｐ２の上面に接合されている。２個のチップ１Ｈ、１Ｌの厚さは、いずれも１００μｍ以下である。従って、これらのチップ１Ｈ、１Ｌをダイパッド部３Ｐ１、３Ｐ２上に搭載する場合も、前述したスタンピングノズル４２を使用したスタンピング方式によってダイパッド部３Ｐ１、３Ｐ２上にＡｇペースト７を塗布することにより、チップ１Ｈ、１Ｌの上面にＡｇペースト７が這い上がる不具合を改善することができる。

　一方、ドライバＩＣが形成されたチップ１Ｄは、絶縁ペースト１５を介してダイパッド部３Ｐ３の上面に接合されている。絶縁ペースト１５は、エポキシ樹脂などの熱硬化性樹脂中にシリカを分散させた絶縁性ダイボンド材である。

　チップ１Ｄの主面の周辺部には、ドライバＩＣを構成する素子に電気的に接続された複数個の電極パッド（ボンディングパッド）１６が形成されている。これらの電極パッド１６は、Ａｕワイヤ８を介してチップ１Ｈ、１Ｌのゲートパッド４ｈ、４ｌまたはリード３に電気的に接続されている。このように、ドライバＩＣが形成されたチップ１Ｄは、その裏面とダイパッド部３Ｐ３との間で電気的導通をとる必要がないので、絶縁性のダイボンド材である絶縁ペースト１５を介してダイパッド部３Ｐ３上に搭載されている。

　図５４は、上記ダイパッド部３Ｐ３とその上面に搭載されたチップ１Ｄの拡大断面図である。チップ１Ｄをダイパッド部３Ｐ３上に搭載するには、まず、ダイパッド部３Ｐ３上に絶縁ペースト１５を塗布し、次に、この絶縁ペースト１５に上方からチップ１Ｄを押し付けることによって、チップ１Ｄの裏面全体を絶縁ペースト１５で濡らした後、絶縁ペースト１５を熱硬化させる。

　この場合も、チップ１Ｄの厚さが１００μｍ以下になると、多点ノズルなどを使用してダイパッド部３Ｐ３上に絶縁ペースト１５を塗布した後、絶縁ペースト１５にチップ１Ｄを押し付けた際に、チップ１Ｄの外側にはみ出した絶縁ペースト１５の一部がチップ１Ｄの上面（主面）に這い上がる現象が発生する。このチップ１Ｄの主面の周辺部には、複数個の電極パッド１６が形成されているので、絶縁ペースト１５がチップ１Ｄの主面上に這い上がると、電極パッド１６の表面が絶縁ペースト１５で覆われることになる。その結果、電極パッド１６の表面にＡｕワイヤ８の一端をボンディングした際に、電極パッド１６とＡｕワイヤ８とが非接触になったり、両者の密着力が大幅に低下したりする。

　そこで、チップ１Ｄの厚さが１００μｍ以下である場合には、前述したスタンピングノズル４２を使用したスタンピング方式によってダイパッド部３Ｐ３上に絶縁ペースト１５を塗布することにより、チップ１Ｄの上面に絶縁ペースト１５が這い上がる不具合を改善することができる。

　また、図５４に示すように、チップ１Ｄの周囲に形成された絶縁ペースト１５のフィレットの上端部は、Ａｇペースト７のときと同様、チップ１Ｄの主面（上面）と裏面（下面）との間に位置している。このことは、言い換えると、スタンピングノズル４２の掘り込み部５０の体積（すなわち、ダイパッド部３Ｄ上に塗布される絶縁ペースト１５の体積）は、絶縁ペースト１５のフィレットの上端部の位置が前述の位置にくるように設定することが重要であることを意味する。

　なお、ここでは、ドライバＩＣが形成されたチップ１Ｄは、絶縁ペースト１５を介してダイパッド部３Ｐ３の上面に接合する例について説明したが、絶縁ペースト１５の代わりに、Ａｇペースト７を用いてもよい。ドライバＩＣが形成されたチップ１Ｄの裏面には電極が形成されていないので、導電性材料であるＡｇペースト７を用いても電気的な不具合が発生することはない。

　チップ１Ｈ、１Ｌのダイボンド材とチップ１Ｄのダイボンド材をＡｇペースト７に共通化することにより、ベーク炉とベーク条件が統一され、１回で熱硬化処理することができるようになる。このことは、チップ１Ｄのダイボンド材に絶縁ペースト１５を用いて２回に分けて熱硬化処理する場合に比べて、組立工数を簡略化することができる。

　（実施の形態３）
　前記実施の形態１、２では、リードフレームのチップ搭載部（ダイパッド部）にチップを搭載する半導体装置について説明したが、本発明は、配線基板のチップ搭載部にチップを搭載する半導体装置にも適用することができる。

　図５５は、マイコンのような多ピンの集積回路が形成されたチップ１Ｍを配線基板１７上に搭載したＢＧＡ型半導体装置を示している。

　チップ１Ｍを電子部品のマザーボードに接続するための中継基板（インターポーザ）となる配線基板１７の上面には、前述した絶縁ペースト１５を介してチップ１Ｃが搭載されている。チップ１Ｃの主面の周辺部には、複数個の電極パッド（ボンディングパッド）１６が形成されており、配線基板１７の上面の周辺部には、複数個のボンディングリード１８が形成されている。そして、チップ１Ｃの電極パッド１６と配線基板１７のボンディングリード１８は、Ａｕワイヤ８を介して電気的に接続されている。配線基板１７の下面には、配線基板１７内の配線やビアホールを介して上記ボンディングリード１８に電気的に接続された複数個の半田ボール１９が接続されている。ＢＧＡは、これらの半田ボール１９を介して前記マザーボードに電気的に接続される。

　チップ１Ｃの電極パッド１６と配線基板１７のボンディングリード１８をＡｕワイヤ８で接続する上記のようなＢＧＡの製造工程では、配線基板１７の上面のチップ搭載部に絶縁ペースト１５を塗布した後、この絶縁ペースト１５に上方からチップ１Ｃを押し付けて荷重を印加した際、絶縁ペースト１５の外側にはみ出した絶縁ペースト１５がチップ搭載部の外側に濡れ拡がってボンディングリード１８の表面に付着する結果、ボンディングリード１８にＡｕワイヤ８を接続することができなくなる場合がある。

　このような絶縁ペースト１５の濡れ拡がりを防ぐためには、例えば配線基板１７のチップ搭載部からボンディングリード１８までの間隔を広げたり、図５５（ａ）に示すように、チップ搭載部の周囲をダム３５で囲むなどの対策が必要となる。しかし、このような対策を施すと、配線基板１７の平面寸法が大きくなるので、ＢＧＡの小型化が阻害される。図５６に示すように、チップ搭載部の周囲をダム３５で囲んだ場合、例えばダム３５の幅を１５０μｍとすると、ダム３５の内側と外側にそれぞれダム３５の幅と同程度のスペースが必要となるので、合計で４５０μｍ程度のスペースが必要となる。

　そこで、前述したスタンピングノズル４２を使用したスタンピング方式で配線基板１７のチップ搭載部に絶縁ペースト１５を塗布することにより、絶縁ペースト１５の過度の濡れ拡がりを抑制することができる。これにより、多点ノズルを使用する従来方式で絶縁ペースト１５を塗布する方法に比べて、チップ搭載部からボンディングリード１８までの間隔を縮小することができ、図５５（ｂ）に示すように、ＢＧＡの平面寸法を小さくすることができる。

　なお、上記した効果は、配線基板１７上に搭載するチップ１Ｃの厚さには依存しない。すなわち、チップ１Ｃの厚さが１００μｍを超える場合でも同様の効果が得られる。また、チップ１Ｃの厚さが１００μｍ以下の場合には、チップ１Ｃの上面への絶縁ペースト１５の這い上がりも抑制できるので、多点ノズルを使用して絶縁ペースト１５を塗布する従来方法に比べて、ＢＧＡの薄型化を推進することができる。

　図５７は、上記配線基板１７上に搭載されたチップ１Ｃの上部に、メモリ回路などが形成された第２のチップ１Ｍを積層した積層型パッケージを示しており、（ａ）は平面図、（ｂ）は断面図である。

　このような積層型パッケージの製造工程では、多点ノズルを使用してチップ１Ｃの上面に絶縁ペースト１５を塗布した後、チップ１Ｃの上にチップ１Ｍを重ねたとき、濡れ広がった絶縁ペースト１５がチップ１Ｃのボンディングリード１８に付着する恐れがある。そこで、従来は、チップの上に他のチップを積層するためのダイボンド材として、ＤＡＦ(Die Attach Film)と呼ばれる接着テープが使われている。これは、ウエハをダイシングする際に、あらかじめウエハの裏面に貼り付けておく接着テープである。そして、このＤＡＦを貼り付けたウエハをダイシングすると、個片化されたチップの裏面にチップと同一外径寸法のＤＡＦが残る。そこで、裏面にＤＡＦが接着されたチップ１Ｍをチップ１Ｃの上に重ねることにより、上記したような絶縁ペースト１５の過度の濡れ拡がりによる問題を引き起こすことなく、チップ１Ｃの上にチップ１Ｍを接着することができる。

　しかし、ＤＡＦは、絶縁ペースト１５のような液状ダイボンド材に比べて材料コストが高いという問題がある。また、ウエハの裏面にＤＡＦを貼り付ける装置が必要となったり、すでに個片化されたチップの裏面にＤＡＦを貼り付けることは困難であるといった問題もある。

　そこで、チップ１Ｃの上にチップ１Ｍを積層する際、前述したスタンピングノズル４２を使用してチップ１Ｃの上面に絶縁ペースト１５を塗布することにより、絶縁ペースト１５の過度の濡れ拡がりが抑制されるので、ＤＡＦよりも安価な絶縁ペースト１５を使用して積層型パッケージを安価に製造することができる。

　なお、上記した効果は、チップ１Ｍの厚さが１００μｍ以下の場合に限定されず、厚さが１００μｍを超えるチップを使用する場合でも同様の効果が得られる。また、チップ１Ｍの厚さが１００μｍ以下の場合には、チップ１Ｍの上面への絶縁ペースト１５の這い上がりも抑制できるので、多点ノズルを使用して絶縁ペースト１５を塗布する従来方法に比べて、積層型パッケージの薄型化を推進することができる。

　なお、ここではチップ１Ｃの上にチップ１Ｍを積層した場合について説明したが、上記チップ１Ｍの上にさらに他のチップを積層する場合にも適用することができる。

　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

　なお、配線板は、上記で説明したリードフレームＬＦやＢＧＡに用いている配線基板１７のようなリジット基板に限定されない。フレキシブル基板やリジットフレキシブル基板も含む。

　また、ダイボンド材に関しても、Ａｇペースト７、半田ペースト１４、および絶縁ペースト１５に限定されるものではなく、それら以外についても類似の性質を有する液状ペースト材であれば、上記で説明した主な特徴は適用可能である。

　本発明は、ペースト状のダイボンド材を使って半導体チップを配線板上に搭載する半導体装置およびその製造に適用することができる。

Claims

（ａ）チップ搭載部および前記チップ搭載部に隣接して配置された複数のリード端子を有する配線板と、主面に複数の電極パッドおよび配線が形成された半導体チップとを準備する工程と、
（ｂ）前記配線板の前記チップ搭載部の上面上にダイボンド材を塗布する工程と、
（ｃ）前記チップ搭載部の上面と前記半導体チップの主面とが同一方向を向くように、前記チップ搭載部の上面上に前記ダイボンド材を介して前記半導体チップを搭載する工程と、
（ｄ）前記半導体チップの前記複数の電極パッドと前記配線板の前記複数のリード端子のそれぞれとを導電材により電気的に接続する工程と、
（ｅ）前記半導体チップと前記導電材とを封止する封止体を形成する工程と、
を有し、
　前記半導体チップの厚さは、前記チップ搭載部の厚さの１／２より薄く、
　前記（ｂ）工程は、掘り込み部を有するノズルの前記掘り込み部に前記ダイボンド材を充填し、前記掘り込み部に充填された前記ダイボンド材を前記配線板の前記チップ搭載部の上面上に、その塗布厚さが前記半導体チップの厚さよりも薄くなるように転写することを特徴とする半導体装置の製造方法。
　請求項１記載の半導体装置の製造方法において、
　前記ノズルの前記掘り込み部は、前記ノズルの下面よりも上方にある掘り込み面を有し、
　前記掘り込み面には、第１開口部が形成されており、
　前記（ｂ）工程は、前記第１開口部から前記ダイボンド材を吐出し、前記ノズルを前記チップ搭載部に押し付けることにより、前記掘り込み部に前記ダイボンド材を充填することを特徴とする半導体装置の製造方法。
　請求項２記載の半導体装置の製造方法において、
　前記第１開口部からの前記ダイボンド材の吐出は、前記ダイボンド材の下端が前記ノズルの下面よりも下方に位置するように行うことを特徴とする半導体装置の製造方法。
　請求項１記載の半導体装置の製造方法において、
　前記チップ搭載部上に転写された前記ダイボンド材の塗布形状は矩形状であり、
　前記チップ搭載部上に転写された前記ダイボンド材の外形寸法は、前記半導体チップの外形寸法よりも小さいことを特徴とする半導体装置の製造方法。
　請求項４記載の半導体装置の製造方法において、
　前記（ｃ）工程は、前記半導体チップの裏面全面が前記ダイボンド材で濡れるように行うことを特徴とする半導体装置の製造方法。
　請求項４記載の半導体装置の製造方法において、
　前記（ｃ）工程は、前記ダイボンド材が前記半導体チップの周囲からはみ出すように行うことを特徴とする半導体装置の製造方法。
　請求項１記載の半導体装置の製造方法において、
　前記ズルの前記掘り込み部の掘り込み厚は、前記半導体チップの厚さよりも薄いことを特徴とする半導体装置の製造方法。
　請求項１記載の半導体装置の製造方法において、
　前記ノズルの前記掘り込み部は、前記ノズルの下面よりも上方に位置する掘り込み面を有し、
　前記掘り込み面には、複数の開口部が形成されており、
　前記複数の開口部のうちの第１開口部は、その他の開口部に囲まれるように配置されていることを特徴とする半導体装置の製造方法。
　請求項８記載の半導体装置の製造方法において、
　前記掘り込み部の平面形状は矩形状であり、
　前記第１開口部を囲む第２、第３、第４、および第５開口部が、それぞれ前記掘り込み面のコーナー部近傍に配置されていることを特徴とする半導体装置の製造方法。
　請求項１記載の半導体装置の製造方法において、
　前記ノズルの前記掘り込み部は、前記ノズルの下面よりも上方に位置する掘り込み面を有し、
　前記ノズルの下面と前記掘り込み面との間には、前記掘り込み面を囲む複数の側壁が形成され、
　前記掘り込み面と、前記複数の側壁のそれぞれのうち前記掘り込み面に近い側の面とには、鏡面仕上げが施されていることを特徴とする半導体装置の製造方法。
　請求項１記載の半導体装置の製造方法において、
　前記ノズルの前記掘り込み部は、前記ノズルの下面よりも上方に位置する掘り込み面を有し、
　前記ノズルの下面と前記掘り込み面との間には、前記掘り込み面を囲む複数の側壁が形成され、
　前記掘り込み面と前記複数の側壁とがそれぞれ交差する領域は、Ｒ形状となっていることを特徴とする半導体装置の製造方法。
　請求項１記載の半導体装置の製造方法において、
　前記（ｃ）工程は、前記半導体チップの外形寸法よりも大きい外形寸法を有するボンディングコレットを用いて行うことを特徴とする半導体装置の製造方法。
　請求項１記載の半導体装置の製造方法において、
　前記配線板は、リードフレームであることを特徴とする半導体装置の製造方法。
　請求項１３記載の半導体装置の製造方法において、
　前記半導体チップには、パワーＭＯＳＦＥＴが形成されていることを特徴とする半導体装置の製造方法。
　請求項１４記載の半導体装置の製造方法において、
　前記半導体チップの前記複数の電極パッドは、前記パワーＭＯＳＦＥＴのソースに電気的に接続されたソース電極パッド、および前記パワーＭＯＳＦＥＴのゲート電極に電気的に接続されたゲート電極パッドを含むことを特徴とする半導体装置の製造方法。
　請求項１４記載の半導体装置の製造方法において、
　前記半導体チップの裏面には、前記パワーＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が形成され、
　前記ダイボンド材は、Ａｇペーストまたは半田ペーストであることを特徴とする半導体装置の製造方法。
　請求項１５記載の半導体装置の製造方法において、
　前記（ｄ）工程は、前記ソース電極パッドと、前記複数のリード端子のうちのソースリード端子とをＡｌリボンによって電気的に接続することを特徴とする半導体装置の製造方法。
　請求項１記載の半導体装置の製造方法において、
　前記ダイボンド材は、スペーサビーズを含有するＡｇペーストであり、
　前記ノズルに形成された前記掘り込み部の掘り込み厚は、前記スペーサビーズの径よりも大きいことを特徴とする半導体装置の製造方法。
　請求項１８記載の半導体装置の製造方法において、
　前記（ｃ）工程は、前記スペーサビーズが前記半導体チップの裏面と前記チップ搭載部の上面との間に挟まれるように行うことを特徴とする半導体装置の製造方法。
（ａ）チップ搭載部および前記チップ搭載部に隣接して配置された複数のリード端子を有する配線板と、主面に複数の電極パッドおよび配線が形成された半導体チップとを準備する工程と、
（ｂ）前記配線板の前記チップ搭載部の上面上にダイボンド材を塗布する工程と、
（ｃ）前記チップ搭載部の上面と前記半導体チップの主面とが同一方向を向くように、前記チップ搭載部の上面上に前記ダイボンド材を介して前記半導体チップを搭載する工程と、
（ｄ）前記半導体チップの前記複数の電極パッドと前記配線板の前記複数のリード端子のそれぞれとを導電材により電気的に接続する工程と、
（ｅ）前記半導体チップと前記導電材とを封止する封止体を形成する工程と、
を有し、
　前記半導体チップの厚さは、１００μｍより薄く、
　前記（ｂ）工程は、掘り込み部を有するノズルの前記掘り込み部に前記ダイボンド材を充填し、前記掘り込み部に充填された前記ダイボンド材を前記配線板の前記チップ搭載部の上面上に、その塗布厚さが前記半導体チップの厚さよりも薄くなるように転写することを特徴とする半導体装置の製造方法。
（ａ）チップ搭載部および前記チップ搭載部に隣接して配置された複数のリード端子を有するリードフレームと、主面にソース電極パッド、ゲート電極パッドおよび配線が形成され、裏面にドレイン電極が形成されたパワーＭＯＳＦＥＴを有する半導体チップとを準備する工程と、
（ｂ）前記リードフレームの前記チップ搭載部の上面上にＡｇペーストを塗布する工程と、
（ｃ）前記チップ搭載部の上面と前記半導体チップの主面とが同一方向を向くように、前記チップ搭載部の上面上に前記Ａｇペーストを介して前記半導体チップを搭載し、前記半導体チップの前記ドレイン電極と前記リードフレームの前記チップ搭載部とを電気的に接続する工程と、
（ｄ）前記半導体チップの前記ソース電極パッドと前記リードフレームの前記複数のリード端子のうちのソースリード端子とを導電材により電気的に接続し、前記半導体チップの前記ゲート電極パッドと前記リードフレームの前記複数のリード端子のうちのゲートリード端子とを導電材により電気的に接続する工程と、
（ｅ）前記半導体チップと前記導電材とを封止する封止体を形成する工程と、
を有し、
　前記半導体チップの厚さは、前記チップ搭載部の厚さの１／２より薄く、
　前記（ｂ）工程は、掘り込み部を有するノズルの前記掘り込み部に前記Ａｇペーストを充填し、前記掘り込み部に充填された前記Ａｇペーストを前記リードフレームの前記チップ搭載部の上面上に、その塗布厚さが前記半導体チップの厚さよりも薄くなるように転写することを特徴とする半導体装置の製造方法。
　主面に複数の電極パッドおよび配線が形成された半導体チップと、
　前記半導体チップがダイボンド材を介して搭載された上面を有するチップ搭載部と、
　前記チップ搭載部に隣接して配置された複数のリード端子と、
　前記半導体チップの前記複数の電極パッドと前記複数のリード端子とをそれぞれ電気的に接続する導電材と、
　前記半導体チップおよび前記導電材を封止する封止体と、
を有し、
　前記半導体チップの厚さは、前記チップ搭載部の厚さの１／２より薄く、
　前記半導体チップの裏面は、その全面が前記ダイボンド材によって濡れていることを特徴とする半導体装置。
　請求項２２記載の半導体装置において、
　前記ダイボンド材は、前記半導体チップの周囲から外側にはみ出しており、
　前記半導体チップの第１角部から斜め４５°方向にはみ出した前記ダイボンド材の外周縁までの距離をａ、前記半導体チップの第１辺に直交する方向にはみ出した前記ダイボンド材の外周縁までの距離をｂとしたときに、ｂ／ａ＜２であることを特徴とする半導体装置。
　請求項２２記載の半導体装置において、
　前記ダイボンド材は、スペーサビーズを含有するＡｇペーストであり、
　前記半導体チップの裏面と前記チップ搭載部の上面との間に前記スペーサビーズが挟まれていることを特徴とする半導体装置。
　請求項２２記載の半導体装置において、
　前記半導体チップには、パワーＭＯＳＦＥＴが形成され、
　前記複数の電極パッドは、前記パワーＭＯＳＦＥＴのソースに電気的に接続されたソース電極パッドを含み、
　前記複数のリード端子は、ソースリード端子を含み、
　前記ソース電極パッドと前記ソースリード端子は、Ａｌリボンによって電気的に接続されていることを特徴とする半導体装置。
　主面に複数の電極パッドおよび配線が形成された半導体チップと、
　前記半導体チップがダイボンド材を介して搭載された上面を有するチップ搭載部と、
　前記チップ搭載部に隣接して配置された複数のリード端子と、
　前記半導体チップの前記複数の電極パッドと前記複数のリード端子とをそれぞれ電気的に接続する導電材と、
　前記半導体チップおよび前記導電材を封止する封止体と、
を有し、
　前記半導体チップの厚さは、１００μｍより薄く、
　前記半導体チップの裏面は、その全面が前記ダイボンド材によって濡れていることを特徴とする半導体装置。