WO2011046071A1 - 積層半導体集積回路装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 112
- 238000004891 communication Methods 0.000 claims abstract description 135
- 230000005540 biological transmission Effects 0.000 claims description 128
- 230000015654 memory Effects 0.000 claims description 61
- 238000012546 transfer Methods 0.000 description 34
- 238000010168 coupling process Methods 0.000 description 19
- 238000005859 coupling reaction Methods 0.000 description 19
- 238000000034 method Methods 0.000 description 17
- 230000008878 coupling Effects 0.000 description 14
- 230000001939 inductive effect Effects 0.000 description 14
- 230000000694 effects Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000001965 increasing effect Effects 0.000 description 7
- 230000000149 penetrating effect Effects 0.000 description 7
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 241000272470 Circus Species 0.000 description 1
- 240000004050 Pentaglottis sempervirens Species 0.000 description 1
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/645—Inductive arrangements
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H—ELECTRICITY
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06506—Wire or wire-like electrical connections between devices
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
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- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/10—Inductors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
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- H01L2924/01019—Potassium [K]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H04B5/26—
-
- H04B5/72—
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Abstract
積層半導体集積回路装置に関し、複数枚の半導体チップを飛び越したチップ間通信を効率的に行う。 同一外観形状の半導体チップを4枚以上積層した積層構造を有する積層半導体集積回路装置を構成する前記各半導体チップに長距離チップ間通信用の第1の送受信用コイルと、前記第1の送受信用コイルよりサイズの小さな近距離チップ間通信用の第2の送受信用コイルとを備える。
Description
本発明は積層半導体集積回路装置に関するものであり、例えば、フラッシュメモリ等の半導体チップを複数枚積層した積層半導体集積回路装置において、複数枚の半導体チップを飛び越したチップ間通信を低消費電力で効率的に行うための構成に関する。
近年、半導体記憶装置の大容量化の要請に応えるために、フラッシュメモリチップ等のメモリチップを複数枚積層することが行われている。この場合、チップ間の信号の送受信をボンディングワイヤを介して行うと、ボンディングワイヤの数が膨大になり、積層枚数が制限されるという問題がある。
そこで、本発明者は、ICチップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行う電子回路を提案している(例えば、特許文献1乃至特許文献7、及び、非特許文献1乃至非特許文献9参照)。
これらの技術を用いれば、複数のICチップ間でデータの授受を無線通信で行うことが可能になる。その結果、データ通信用のワイヤーが不要になるので、ワイヤボンディングの本数を削減できて、チップの積層枚数を増やすことができる。
例えば、非特許文献8或いは非特許文献9では、64枚のNANDフラッシュメモリチップと1枚のコントローラチップを積層し、誘導結合によるチップ間通信を行って、コントローラが任意のNANDフラッシュメモリチップにランダムアクセスできることが報告されている。このことにより、大容量のソリッド・ステート・ドライブ(SSD)を一つのパッケージ内に実現することが可能になる。
この場合の誘導結合による通信で用いるコイルは、ICチップのチップ上の配線で形成したコイルである。通信距離は通信回路の性能によっても多少異なるが、コイルの直径の1/3から1/1程度の距離の無線通信が可能になる。
例えば、非特許文献8或いは非特許文献9では、一辺が200μmのコイルを用いて、120μmの距離の通信を行っている。この例では、一枚のICチップの厚さが接着剤の厚さも含めて60μmであったので、ICチップを1つ飛び越して2つ先のICチップと通信することができた。したがって、上下近傍のチップに順次データ転送を繰り返すことで、64枚のチップの中の所望のチップの間でデータ通信を行うことができる。
D.Mizoguchi et al,"A1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling(IIS)", IEEE International Solid-State Circuits Conference (ISSCC’04),Dig.Tech.Papers,pp.142-143,517,Feb.2004
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Y.Sugimori,Y.Kohama,M.Saito,Y.Yoshida,N.Miura,H.Ishikuro,T.Sakurai,and T.Kuroda,"A 2Gb/s 15pJ/b/chip Inductive-Coupling Programmable Bus for NAND Flash Memory Stacking",IEEE International Solid-State Circuits Conference(ISSCC’09),Dig.Tech.Papers,pp.244-245,Feb.2009
M.Saito,Y.Sugimori,Y.Kohama,Y.Yoshida,N.Miura,H.Ishikuro,and T.Kuroda,"47% Power Reduction and 91% Area Reduction in Inductive-Coupling Programmable Bus for NAND Flash Memory Stacking",IEEE Custom Integrated Circuits Conference(CICC’09),Dig.Tech.Papers,pp.449-452,Sep.2009
しかし、上記の提案はデータ通信を誘導結合で行うことが可能であることを確認するための基礎実証実験であり、それを積層フラッシュメモリに適用して実際のメモリとして動作を可能にするためには、具体的なチップの積層方法およびコイルの配置方法や、磁界結合リピータ回路が必要になる。
そこで、本発明者は、具体的なチップの積層方法およびコイルの配置方法や、磁界結合リピータ回路を提案している(必要ならば、特願2007-305143或いは特願2008-146248参照)。
また、コイルの形成に伴うデッドスペースの発生を回避するために四角のコイルをICチップのチップ上の異なった積層準位の配線を交互に接続することにより形成する方法も提案している(必要ならば、特願2008-126934参照)。この提案によれば、ICの回路接続用配線の中に紛れるようにコイルを配置することができるので、コイルの設置コストが安くなる。
更に、複数枚のICチップをより低く積層する方法について、本発明者は以下の提案を行っている。例えば、特願2009-197669では、ICチップの積層を螺旋階段状に行っているので通信距離を短くできる。それによって、コイルの寸法を小さくできてコイルのレイアウト面積を低減でき、また、送信電力を低減することができる。
この提案を用いることで、NANDフラッシュメモリを128枚積層し、更にその上にコントローラチップを積層して、コントローラチップから任意のNANDフラッシュメモリにランダムアクセスすることが可能になる。その結果、大容量SSDを1つのパッケージの中に実現することができる。
図13は、上述の提案(特願2009-197669)を用いてNANDフラッシュメモリチップを積層し、更にその上にコントローラチップを積層した実装形態を示す概念的斜視図である。ここでは、図14に示すようにメモリアレイ領域51の上に配線を利用して送受信用コイル52を形成している。
しかし、コントローラチップ60がNANDフラッシュメモリチップ50にデータアクセスする際に、順次データ転送を繰り返すので、チップの積層枚数に比例して、データ転送に要する電力は増大する。
例えば、上述のように、一辺が200μmのコイルを用いて2つ先のチップと通信する場合、128枚のNANDフラッシュメモリチップを積層すると、最上部に積層したコントローラチップが任意のメモリチップをランダムアクセスするために必要なデータ転送回数は、平均で32回(=128÷2÷2)になり、64枚のメモリチップを積層したときに比べて倍増する。
その結果、試算では、データ転送に要する電力がメモリ動作も含めたSSDシステム全体に要する電力の過半数になり、データ転送に要する電力の低減が強く求められる。
このようなデータ転送に要する電力は、コイルの寸法を大きくして通信の距離を延ばし、データ転送の回数を減らすことで低減できると考えられる。寸法の大きなコイルは、本発明者による以下の提案を用いて、メモリアレイ上に配置できる。
例えば、コイルをメモリアレイ上に設置する場合、コイルを構成するコイル要素がビット線及びワード線と平行な「平行コイル」を用いると、バスラインとコイルの各辺が平行になって誘導結合係数が増大して、データ通信の信号がバスラインにノイズを発生させる可能性が増大するという問題がある。
そこで、本発明者は、メモリアレイのビット線及びワード線に対して平行ではなく斜め方向に配置した「斜めコイル」を用いることによって、メモリ動作と誘導結合通信動作の間の干渉を低減することを提案している(必要ならば、特願2008-117532参照)。
典型的には、四角いコイルをビット線やワード線に対して45°斜めに配置したコイルを用いる。すなわちチップ辺に対して45°斜めに配置したコイルである。この「斜めコイル」を用いるとメモリ動作と誘導結合通信動作の間の干渉が大幅に低減するので、メモリアレイ上には大きなコイルを設置できる。
即ち、一辺が1mmのコイルをメモリアレイ上に配置すれば、通信距離を500μm程度にすることができる。したがって、上述のようにチップと接着剤を合わせた厚さが60μmとすると、9枚のチップを積層したときの最上位と最下位のチップの間の距離は480μm(=60μm×8)となる。即ち、一辺が1mmのコイルを用いて、8つのチップを貫通して9番目のチップまでデータを一度に転送することができる。
このように、より多くのチップと一度に通信できれば、所望の通信先であるチップまでデータを転送するために要するデータ転送の回数がその分減少し、データ通信に要する時間や電力消費を低減できる利点がある。
例えば、128枚のNANDフラッシュメモリチップを積層する場合、最上部に積層したコントローラチップが任意のメモリチップをランダムアクセスのために必要なデータ転送回数は、平均的に8回(=128÷2÷8)になり、一辺が200μmのコイルを用いた先の例と比べて1/4に少なくなるので、その分データ転送に要する電力を低減できると考えられる。
しかし、ここで新たな問題が生じる。メモリアレイのビット線やワード線や電源線に渦電流が流れて磁界の変化を妨げるので、通信に必要な送信電力が増大する問題がある。メモリアレイに高密度に配置されたこれらの配線に渦電流が流れると、磁界の変化が妨げられ、送受信コイルの相互インダクタンスが小さくなり受信信号が小さくなる。
同じ受信信号を得るためには、その分大きな送信電力が必要になる。その結果、データの転送回数は減っても、一回の転送に必要な送信電力が増大する。データアクセスに要する総電力は、両者の掛け算で決まるので、総電力がどのように増減されるのかは、この渦電流の効果に依存する。しかし、この効果を電磁界解析シミュレーションで求めることは、大変に困難であり、またシミュレーションの精度は十分に高くはなかった。
また、積層枚数によっては、最適の転送分割枚数に設定できない場合には、最適に転送分割枚数で分割した残りの余剰チップについては、近距離であるにも拘わらず、大きなコイルを用いてデータ通信を行うことになり、消費電力の無駄が生ずることになる。また、隣接する半導体チップ間で通信が必要な場合にも同様な問題が生ずる。
また、大きなコイルだけを用いた場合には、最上段に積層されたメモリチップとコントローラの間のデータ接続ができない問題である。NANDフラッシュメモリの典型的なチップ寸法は13mm×9mmであり、メモリチップの大半はメモリアレイが占有している。1mmのコイルは例えば、図14のように配置することができる。
コントローラチップの典型的なチップ寸法は4mm×3mmであり、NANDフラッシュメモリの上にコントローラを積層すると、コントローラとNANDフラッシュメモリではチップ寸法及びコイル寸法が大きく異なる。したがって、図15に示すように、NANDフラッシュメモリの前記1mmの通信コイルと結合する位置にコントローラの通信コイルをコントローラチップのチップ上の配線で形成して配置することができないという問題も発生する。
この場合、コントローラのチップ外にコイルを形成しボンディングワイヤ等の接続技術でコントローラチップの送受信回路と接続することもできるが、コイル形成や接続のために余分なコストが発生する。また、コイルと送受信回路の接続経路に寄生容量が付き、その分通信路の帯域が狭くなりデータ転送速度が低くなるという問題がある。
或いは、コイルと送受信回路とを備えた通信チップを、NANDフラッシュメモリに設けた1mmの通信コイルと結合する位置に配置し、通信コイルとコントローラチップとをボンディングワイヤで接続することもできる。しかし、この場合には、通信チップの製造や、通信コイルとコントローラチップとの接続のために余分のコストが発生する。
また、コントローラとNANDフラッシュメモリの通信をスムーズに行うために、NANDフラッシュメモリに設けるコイルのサイズをコントローラに設けるコイルのサイズに合わせた場合には、上述のように通信回数が増大して消費電力の増大をもたらす。
したがって、本発明は、複数枚の半導体チップを飛び越したチップ間通信を効率的に行って消費電力を低減することを目的とする。
(1)上記課題を解決するために、本発明は、同一外観形状の半導体チップを4枚以上積層した積層構造を有する積層半導体集積回路装置であって、前記各半導体チップに長距離チップ間通信用の第1の送受信用コイルと、前記第1の送受信用コイルよりサイズの小さな近距離チップ間通信用の第2の送受信用コイルとを備える。
このように、同一外観形状の半導体チップに大小二種類の送受信用コイルを設け、通信距離により送受信用コイルを消費電力の無駄がないように使い分けることができ、それによって、消費電力を低減することができる。
(2)また、本発明は、上記(1)において、前記第1の送受信用コイル及び前記第2の送受信用コイルが多角形状のコイルであり、前記第1の送受信用コイル及び前記第2の送受信用コイルに内接する円の直径を、コイルのサイズに応じて設定したチップ間通信距離の1倍乃至3倍とする。
チップ間通信を確実に行うためには、第1の送受信用コイル及び第2の送受信用コイルが多角形状のコイルの場合、コイルに内接する円の直径を、コイルのサイズに応じて設定したチップ間通信距離の1倍以上とすれば良い。また、無駄な電力の消費を抑制するためには、コイルに内接する円の直径を、チップ間通信距離の3倍以下とする。
(3)また、本発明は、上記(2)において、前記第1の送受信用コイルに内接する円の直径を、前記半導体チップの積層ピッチの4倍乃至36倍とする。
消費電力は、磁界が貫通して飛び越してデータ通信を行う半導体チップの数と一つの送受信用コイルの送信電力との積で表されるので、飛び越してデータ通信を行う半導体チップ数が4乃至12の範囲において消費電力が極小値近傍になる。一方、コイルに内接する円の直径はチップ間通信距離の1倍乃至3倍、典型的には2倍としているので、半導体チップの積層ピッチからみると、4倍(4枚×1倍)乃至36倍(12枚×3倍)、典型的には16(8枚×2)倍となる。
(4)また、本発明は、上記(1)乃至(3)のいずれかにおいて、前記積層構造の最上層の前記半導体チップの上或いは最下層の前記半導体チップの下に、前記半導体チップよりサイズの小さく、且つ、チップ間通信用として前記第2の送受信用コイルのサイズと同じサイズの第3の送受信用コイルのみを有する異なった外観形状の半導体チップを積層する。
このように、同一外観形状の半導体チップからなる積層構造と異なった外観形状の半導体チップとを積層する場合、同一外観形状の半導体チップに近距離チップ間通信用の小さな第2の送受信用コイルを設けているので、異なった外観形状の半導体チップにも第2の送受信用コイルのサイズと同じサイズの第3の送受信用コイルを設けるだけで、積層構造と異なった外観形状の半導体チップとの間の磁界通信を行うことが可能になる。その結果、異なった外観形状の半導体チップの外に第1の送受信用コイルに対応する送受信用コイルを形成する必要がなくコストの低減が可能であるとともに、寄生容量に伴うデータ転送速度の低下を防止することができる。
(5)また、本発明は、上記(1)乃至(4)のいずれかにおいて、半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対辺を前記一方の対向辺の延在方向に沿った第1の方向に順次所定のピッチでずらして積層した所定枚数の第1の半導体チップ群と、前記第1の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対辺を前記他方の対向辺の延在方向に沿った第2の方向に順次所定のピッチでずらして積層した所定枚数の第2の半導体チップ群と、前記第2の半導体チップ群の最上層の半導体チップに対して前記一方の対向辺を一致させるとともに、前記他方の対辺を前記第1の方向と反対方向の第3の方向に順次所定のピッチでずらして積層した前記第1の半導体チップ群と同じ枚数の第3の半導体チップ群と、前記第3の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対辺を前記第2の方向と反対方向の第4の方向に順次所定のピッチでずらして積層した前記第2の半導体チップ群と同じ枚数の第4の半導体チップ群とを少なくとも有するものとする。
このように、同一外観形状の半導体チップによる積層構造を形成する場合、半導体チップを所定ピッチずつ順次ずらして螺旋階段状に積層することによって、スペーサが不要になるため積層高さを低くすることができる。その結果、同じ枚数のチップを飛ばしてデータ通信を行う場合の通信距離が短くなるため、コイルを相対的に小さくすることができ、消費電力をより低減することができる。
(6)また、本発明は、上記(1)乃至(5)のいずれかにおいて、前記同一外観形状の半導体チップは、フラッシュメモリチップであり、前記異なった外観形状の半導体チップが、前記フラッシュメモリの動作を制御するコントローラチップである。
このような構成を採用することによって、データ転送に要する電力がメモリ動作も含めたSSDシステム全体に要する電力に対する比率が従来よりも低い、低消費電力のSSDを構成することができる。
開示の積層半導体集積回路装置によれば、複数枚の半導体チップを飛び越したチップ間通信を高効率で行うことができ、その結果、消費電力を少なくすることができる。
ここで、図1乃至図4を参照して、本発明の実施の形態を説明する。図1は、本発明の実施の形態の積層半導体集積回路装置の概念的断面図であり、サイズの大きな遠距離チップ間通信用の送受信用コイル20とサイズの小さな短距離チップ間通信用の送受信用コイル30を夫々設けたメモリチップ10をM枚積層した状態を示している。
なお、メモリチップ10をスライドさせて階段状に積層する場合には、送受信用コイル30は、スライドさせるピッチに合わせたピッチで複数個設ける。図2は、メモリチップを図13に示すように150μmのピッチで2チップずつずらして螺旋階段状に積層した場合の送受信用コイル30の配置の説明図である。ここでは、90μmのサイズの送受信用コイル30を150μmのピッチで4個配置している。
ここで、メモリチップ10の積層順を説明する。
メモリチップ102:メモリチップ101よりx方向に150μmシフトして積層。
メモリチップ103:メモリチップ102よりx方向に150μmシフトして積層。
メモリチップ104:メモリチップ103よりy方向に150μmシフトして積層。
メモリチップ105:メモリチップ104よりy方向に150μmシフトして積層。
メモリチップ106:メモリチップ105より-x方向に150μmシフトして積層。
メモリチップ107:メモリチップ106より-x方向に150μmシフトして積層。
メモリチップ108:メモリチップ107より-y方向に150μmシフトして積層。
メモリチップ109:メモリチップ108より-y方向に150μmシフトして積層。
なお、メモリチップ109はメモリチップ101の真上に重なる。
メモリチップ102:メモリチップ101よりx方向に150μmシフトして積層。
メモリチップ103:メモリチップ102よりx方向に150μmシフトして積層。
メモリチップ104:メモリチップ103よりy方向に150μmシフトして積層。
メモリチップ105:メモリチップ104よりy方向に150μmシフトして積層。
メモリチップ106:メモリチップ105より-x方向に150μmシフトして積層。
メモリチップ107:メモリチップ106より-x方向に150μmシフトして積層。
メモリチップ108:メモリチップ107より-y方向に150μmシフトして積層。
メモリチップ109:メモリチップ108より-y方向に150μmシフトして積層。
なお、メモリチップ109はメモリチップ101の真上に重なる。
次に、チップ間通信における互いに誘導結合する送受信用コイル30ij(但し、iはチップ番号に対応し、jはコイル配置位置に対応する)の対応関係を説明するがここでは名称を簡略化して記載する。
チップ101とチップ102:コイル3012とコイル3021
チップ102とチップ103:コイル3022とコイル3031
チップ103とチップ104:コイル3033とコイル3042
チップ104とチップ105:コイル3043とコイル3052
チップ105とチップ106:コイル3054とコイル3063
チップ106とチップ107:コイル3064とコイル3073
チップ107とチップ108:コイル3071とコイル3084
チップ108とチップ109:コイル3081とコイル3094
このようにして、一つのメモリチップ10に4個の送受信用コイル30を配置することによって、メモリチップ10をスライドさせて積層した場合にも、近距離チップ間通信が可能になる。
チップ101とチップ102:コイル3012とコイル3021
チップ102とチップ103:コイル3022とコイル3031
チップ103とチップ104:コイル3033とコイル3042
チップ104とチップ105:コイル3043とコイル3052
チップ105とチップ106:コイル3054とコイル3063
チップ106とチップ107:コイル3064とコイル3073
チップ107とチップ108:コイル3071とコイル3084
チップ108とチップ109:コイル3081とコイル3094
このようにして、一つのメモリチップ10に4個の送受信用コイル30を配置することによって、メモリチップ10をスライドさせて積層した場合にも、近距離チップ間通信が可能になる。
図3(a)は、送受信用部の概念的回路構成図であり、遠距離チップ間通信用の送受信用コイル20は送信コイル21と受信コイル22を同心状に配置し、送信コイル21には、制御回路13から送信器23を介して送信データを送信する。また、受信コイル22で受信した受信データは受信器24を介して制御回路13に送られる。
また、近距離チップ間通信用の送受信用コイル30は送信コイル31と受信コイル32を同心状に配置し、送信コイル31には、制御回路13から送信器33を介して送信データを送信する。また、受信コイル32で受信した受信データは受信器34を介して制御回路13に送られる。これらの遠距離チップ間通信用の送受信用コイル20と近距離チップ間通信用の送受信用コイル30の切り換えは制御回路13に入力される制御信号X,Yにより行う。
図3(b)は、制御回路の回路構成図であり、互いに高低反対の入力がゲート電極に印加される2対のMOSFET対で構成される。送信データTx0が入力された場合、例えば、ゲート電極に制御信号Xが入力されたMOSFETがオンになればXバーが入力されたMOSFETはオフとなり、送信コイル21により送信データTx1が離れたメモリチップに送信される。
また、転送データRx1を受信コイル22で受信する場合には、ゲート電極に制御信号Yを入力して受信コイル22に接続されたMOSFETをオンにして受信データRx1を受信し、制御回路13を介して受信データRx0として転送する。なお、近距離チップ間通信用の送受信用コイルを用いる場合には、制御信号を反転させれば良い。
この場合の送信コイル21及び送信コイル31は、多角形のコイル、典型的には四角のコイルであり、メモリアレイ領域に、コイルのいずれの辺もビット線やワード線に対して斜めになるように配置する(必要ならば、上記の特願2008-117532参照)。また、送信コイル21及び送信コイル31の一辺の長さは設定したチップ間通信距離の1倍乃至3倍とする。
図4は、受信信号強度のコイルサイズ依存性の説明図であり、受信信号強度VRXは、通信距離xとコイルの半径r(rTXは送信コイルの半径、rRXは受信コイルの半径)及びコイルの巻数n(nTXは送信コイルの巻数、nRXは受信コイルの巻数)を用いて図中の理論近似式から求めることができる。なお、式中におけるμ0は真空の透磁率、jは虚数単位、ITXは送信コイルに流す電流、ωは周波数を表す。
図に示すように、通信距離xがコイルの直径d(=2r)に等しいと、受信信号強度VRXは、通信距離が無限小の場合の0.08となる。通信距離xがコイルの直径dの1/2の倍には、0.2となり、通信距離xがコイルの直径dの1/3の場合には0.4になる。
実際の回路では、熱雑音や他の集積回路からの雑音が相乗するため、実際にテストチップを製作して多くの実験を行った結果、以下のことが判明した。
1)非同期通信方式の場合:最大通信距離はコイルの直径の1/3程度
2)同期通信方式の場合:最大通信距離はコイルの直径の1/2程度
3)受信器に増幅器を備えた同期通信方式の場合:最大通信距離はコイルの直径の1倍程度
1)非同期通信方式の場合:最大通信距離はコイルの直径の1/3程度
2)同期通信方式の場合:最大通信距離はコイルの直径の1/2程度
3)受信器に増幅器を備えた同期通信方式の場合:最大通信距離はコイルの直径の1倍程度
非同期通信方式の場合、受信タイミングが与えられないので常に受信可能な状態にしておかなければならない。したがって、受信信号がない時に雑音で誤動作しないように受信感度を下げざるを得ない。例えば、受信器に入力ヒステリシス特性を持たせて、ある程度以下の入力信号では受信器が信号を検出しないようにする。その結果、比較的高い受信信号強度が必要になる。
それに比べて、同期通信方式の場合には、受信タイミングが与えられるので、受信信号がない時に雑音で誤動作する心配はなく、受信感度を下げる必要もない。したがって、受信信号は雑音よりも十分に大きければ良いので、より小さな受信信号強度でも受信が可能になる。
さらに、受信器の初段に増幅器を備えることで、より小さな受信信号強度でも増幅して受信することが可能になる。このように、それぞれの通信方式によって、最大通信距離は異なるが、コイルの一辺の長さ或いはコイルに内接する円の直径は設定した通信距離の1倍~3倍にすれば良い。
このように、遠距離チップ間通信用の送信コイル21のサイズは、磁界結合を貫通させたい半導体チップの枚数Nによって決まるものであり、全体の消費電力が極小値をとる枚数近傍の値に設定する。後述のように、Nは4枚乃至12枚の範囲が好適であり、積層の仕方によるが、8枚の時に極小になる。
したがって、半導体チップと接着剤との厚さの合計をT(μm)とすると、送信コイル21の一辺の長さはNT×(1~3)(μm)となり、N=4~12であるので、最小の場合は、4×T×(1~3)=4T~12Tとなる。一方、最大の場合には、12×T×(1~3)=12T~36Tとなり、したがって、4T~36Tの範囲で設定する。なお、総通信電力を最低にするのは、N=8の場合であり、8T×(1~3)=8T~24Tの範囲に設定する。
因に、8枚のチップを貫通して9番目のチップまでデータを一度に転送したい場合、チップと接着剤の厚さの合計が前記のように60μmの場合は、通信距離が480μm(=60μm×8)になるので、送信コイル21の一辺の長さは、0.48mm~1.44mmとする。
一方、近距離チップ間通信用の送信コイル31も、磁界結合を貫通させたい半導体チップの枚数によって決まるが、ここでは、典型的には次の半導体チップとの通信を行うものとするので、Tμmの1倍~3倍、即ち、1T~3Tに設定する。上述のようにT=60μmであれば、60μmの1倍~3倍、即ち、60μm~180μmとする。送信コイル31の配置位置は、メモリアレイ上であっても良いし、周辺回路の上など他の場所であっても構わない。また、「平行コイル」であっても或いは「斜めコイル」であっても良い。
図1に示すように、半導体チップの積層枚数がM枚であり、仮に8枚のチップを貫通させて磁界結合させる場合、M=8n+kとすると、8n枚までのデータ通信は遠距離チップ間通信用の送受信用コイル20を用いて(n-1)回のデータ転送を行う。残りのk枚に近距離チップ間通信用の送受信用コイル30を用いて(k-1)回のデータ転送を行う。或いは、8枚1セットの組の中の半導体チップ間で通信を行う場合にも近距離チップ間通信用の送受信用コイル30を用いる。
このように、積層枚数や通信状況に応じて、遠距離通信と近距離通信とを切り替えて行うことによって、全てを大型で消費電力の大きな遠距離チップ間通信用の送受信用コイル20を用いて行うよりも消費電力を低減することができる。
図5は、コントローラチップを積層した場合の構成説明図であり、図5(a)は概念的断面図であり、図5(b)は概念的鳥瞰図である。図5(a)に示すように、コントローラチップ40には、近距離チップ間通信用の送受信用コイル30と同じサイズの送受信用コイル41を設け、近距離チップ間通信用の送受信用コイル30と投影的に重なるように積層する。
半導体チップには既に低消費電力化のための近距離通信用の送受信コイル30を設けているので、半導体チップ、典型的にはフラッシュメモリチップ等のメモリチップ10に比べてサイズの小さなコントローラチップ40を積層する場合も、小さなサイズの送受信用コイル41を設けるだけで、積層半導体装置との間の通信が可能になる。
したがって、コントローラチップ40の外に遠距離通信用の送受信用コイル20に対応する外設送受信用コイルを形成する必要がなくコストの低減が可能であるとともに、外設送受信用コイルとの接続配線に起因する寄生容量に伴うデータ転送速度の低下を防止することができる。
なお、半導体チップの種類は任意であるが、このような積層構造に適したものとしては、NANDメモリ等の半導体メモリチップが典型的なものである。また、半導体チップの主面の形状は図では長方形にしているが、正方形でも同様である。
以上を前提として、次に、図6乃至図10を参照して、本発明の実施例1の積層半導体集積回路装置を説明する。図6は本発明の実施例1の積層半導体集積回路装置の構成説明図であり、図6(a)は概略的斜視図で、図6(b)は正面図であり、図6(c)は側面図である。また、図7(a)は送受信用コイルの位置を示す概念的断面図であり、図7(b)は概念的透視図である。
まず、図6に示すように、43nmデバイス加工技術で製造された16Gbの商用NANDフラッシュメモリチップを25μmの厚さに薄くして5μmの厚さの接着剤により螺旋階段状に積層する。ここでは、便宜的に下から左回りに2回転螺旋状に積層させて全体で8枚の半導体チップを積層した状態までを示しているが、実際には、例えば、128枚積層する。また、各メモリチップをスライドさせるピッチを、例えば、90μmとする。最後に、コントローラチップを積層する。
また、図7(a)及び図7(b)に示すように、メモリチップ10の表面に配線を利用して、メモリアレイ領域上に一辺が1.1mmの斜めコイルを3個、遠距離チップ間通信用の送受信用コイル20として設ける。また、周辺回路部に一辺が90μmの平行コイルを3個、近距離チップ間通信用の送受信用コイル30として設けた。また、コントローラチップ40にも、一辺が90μmの平行コイルを3個、送受信用コイル41として設け、メモリチップ10の送受信用コイル30と重なるように積層する。なお、具体的な回路構成は上述の図2に示した通りである。
また、ここでは、図示を簡単にするために、螺旋階段状積層に伴うチップのずれは省略しているが、送受信用コイル30は実際には、メモリチップをスライドさせるピッチ(=150μm)と同じピッチで4×2個設ける。なお、送受信用コイル30により2段離れたチップと通信する場合には、5×5個設ける。
図8は、送信電力の磁界貫通半導体チップ数依存性の説明図であり、ここでは、複数のメモリチップを積層した積層構造の上下を誘導結合通信用の一辺が1.1mmのコイルと送受信器を備えた送受信チップで挟み、フラッシュメモリチップのメモリアレイ領域を磁界が貫通するようにしてデータ通信を行い、データ通信のビット誤り率が10-14 以下になるための必要最小限の送信電力を実験で求めた。また、積層構造における積層枚数としては、0枚(間にメモリチップが存在しない)、2枚、4枚、8枚、10枚の各条件に対してそれぞれ10個の積層サンプルを製作して測定した結果を示している。
縦軸右側が必要最小限な送信電力の実測値を間が0枚のときに必要な送信電力の値で正規化して示している。この結果より貫通するメモリチップの枚数が増えると、その分渦電流効果で相互インダクタンスが小さくなり、その効果をキャンセルするために送信電力を増大しなければならないことが定量的に分かる。例えば、磁界が貫通するメモリチップが8枚(N=8)の場合、磁界が貫通するメモリチップが0枚(N=0)の場合に比べて、送信器の電力を2.5倍~4.5倍大きくしなければならないことが分かる。
しかし、データ転送回数が、N=0の場合に比べて、1/8になるので、総送信電力は2.5/8倍~4.5/8倍、つまり0.3倍~0.55倍、平均値でおよそ0.4倍に小さくなる。これ以上に磁界が貫通するメモリチップ数を増やしても、データの転送回数が減る効果以上に送信器の送信電力を大きくしなければならない逆効果が強く現れ、結果的には総送信電力はかえって増大する。
一方、これよりも磁界が貫通するメモリチップ数を減らしても、送信器の送信電力を小さくできる効果よりも、データの転送回数が少なくならない効果の方が強く現れて、結果的には総送信電力はやはり増大する。即ち、およそ8枚のメモリチップを磁界が貫通する場合が、総送信電力が最小となる。実際には、磁界が貫通するメモリチップの数が4枚から12枚の間では、貫通するメモリチップの数が8枚の場合と匹敵する低電力化の効果が表れる。従って、第1のコイルは、4枚から12枚のメモリチップを貫通できるようにその寸法を決めることが望ましい。
図9は、チップ間通信状況の概念的説明図であり、ここでは、例えば、コントローラチップ40が下から100番目に積層されたメモリチップ10にデータアクセスする場合を考える。コントローラチップ40は、近距離チップ間通信用の送受信用コイル30との誘導結合を用いて、最上階(下から128番目)に積層されたメモリチップ10とデータ通信する。
次いで、制御回路により送受信用コイルを切り替えて、128番のメモリチップ10は、遠距離チップ間通信用の送受信用コイル20の誘導結合を用いて、下から120番目に積層されたメモリチップ10とデータの転送をする。同様にして、データ転送は、120番目と111番目の間、111番目と102番目の間でデータ転送が行われる。
102番目のメモリチップ10が100番目のメモリチップ10と通信する場合、遠距離チップ間通信用の送受信用コイル20の誘導結合を用いることも可能である。しかし、渦電流効果に打ち勝つために仮に102番目のメモリチップ10が通常よりも4倍大きな送信電力を必要とする場合を考えると、近距離チップ間通信用の送受信用コイル30の誘導結合を用いた方が総消費電力がかえって小さくなる。
そこで、再び、制御回路により送受信用コイルを切り替えて、近距離チップ間通信用の送受信用コイル30の誘導結合を用いて、102番目のメモリチップ10から101番目のメモリチップ10へ、101番目のメモリチップ10から100番目のメモリチップ10へと転送を繰り返す。
図10は、チップ間通信状況の具体的手順の説明図であり、ここでは、8つのメモリチップを貫通したチップ間のデータのやり取りとして説明するが、近距離チップ間通信の場合も全く同様である。上述のように3個配置した送受信用コイルをそれぞれ送信モード、受信モード、未使用モードに制御する。これらの制御は図11に示した2本のボンディングワイヤを用いて電源電位に接続するか或いは接地電位に接続するかで制御する。
図10に示すように、9段目のメモリチップ(チップ8)の受信コイルで送信データは制御回路により隣接する送受信用コイルの送信コイルに入力させ、17段目のメモリチップ(チップ16)の対応する位置に設けた送受信用コイルの受信コイルで受信し、同じように隣接する送受信用コイルに転送する。
次いで、25段目のメモリチップ(チップ24)で受信したデータは一つ飛ばした送受信用コイルの送信コイルに入力させ、33段目のメモリチップ(チップ32)の対応する位置に設けた送受信用コイルの受信コイルで受信する。このように、各送受信コイルの動作モードを予め設定しておくことで、送信モードの送受信用コイルに対応する位置の上下の送受信用コイルは常に未使用モードになる。したがって、送信データが混信することがないので、転送のために待機時間を要することなく正確にデータを転送することができる。
このように、本発明の実施例1においては、予め2種類のサイズの異なる送受信用のコイルを設け、必要とする通信距離に応じて使用するコイルを切り替えて使用しているので、総消費電力をより少なくすることができる。
また、コントローラチップに搭載可能なサイズの送受信用コイルを近距離チップ間通信用に設けているので、コントローラチップとメモリチップ間の通信のために、遠距離チップ間通信用の大きなコイルを外付けする必要がなくなる。その結果、コイル形成や接続のために余分のコストの発生や、寄生容量に起因するデータ転送速度が低下の発生を回避することができる。
次に、図11を参照して、本発明の実施例2の積層半導体集積回路装置を説明する。図11は、本発明の実施例2の積層半導体集積回路装置の概念的断面図であり、基本的構成は上記の実施例1と同様であるが、3個で1セットの遠距離チップ間通信用の送受信用コイル20を2セット設けたものである。
図に示すように、片側の1セットを下方向の通信、即ち、メモリへのデータ書き込みに用い、他方の1セットを上方向の通信、即ち、メモリからのデータ読み出しに用いることによって、データの読み出しと書き込みを同時に行うことも可能になる。
次に、図12を参照して、本発明の実施例3の積層半導体集積回路装置を説明する。図12(a)は、本発明の実施例3の積層半導体集積回路装置の概念的断面図であり、また、図12(b)は本発明の実施例3の積層半導体集積回路装置の通信状況の説明図である。
図12(a)に示すように、この実施例3においては、遠距離チップ間通信用の送受信コイル20及び近距離チップ間通信用の送受信用コイル30を2個にするとともに、金属膜或いは網状配線により磁界の貫通を減衰させる磁界減衰膜14,15を設けたものである。この場合、近距離チップ間通信用の送受信用コイル30には、上下に隣接するメモリチップ10の2個の送受信用コイル30と半導体基板との間に交互に片側の送受信用コイル側に磁界減衰膜15を設ける。
また、遠距離チップ間通信用の送受信用コイル20については、磁界を貫通させるチップの数がNである場合、(N-1)枚については、磁界減衰膜を設けずに(N-1)枚のメモリチップを挟む上下のメモリチップ10の2個の送受信用コイル20と半導体基板との間に交互に片側の送受信用コイル側に磁界減衰膜14を設ける。
図12(b)は、近距離チップ間通信用の送受信コイルの通信状況の説明図である。送信データを受信した送受信用コイル30は制御回路により隣接する送受信用コイル30でデータを転送して、この送受信用コイル30の送信コイルにより次のメモリチップ10にデータを送信する。この手順を繰り返すことによって、最下層のメモリチップ10へのデータ通信が可能になる。
この時、磁界減衰膜を交互に設けているので、送信データは同じ投影位置に配置された上方及び下方のメモリチップ10への混信を防止することができるので、待機時間を要することなくデータ転送が可能になる。なお、この場合も、遠距離チップ間通信用の送受信用コイル20については、2個1セットの送受信用コイル20を2セット設けて上方向通信専用と下方向通信専用にしても良い。
なお、以上の説明では、メモリチップとコントローラチップの積層を例に説明したが、この例に限るものではない。ある仕様の半導体チップを積層し、その上に別の仕様の半導体チップを積層する場合でも本発明を用い同様の効果を得ることができる。
Claims (6)
- 同一外観形状の半導体チップを4枚以上積層した積層構造を有する積層半導体集積回路装置であって、
前記各半導体チップに長距離チップ間通信用の第1の送受信用コイルと、
前記第1の送受信用コイルよりサイズの小さな近距離チップ間通信用の第2の送受信用コイルと
を備えた積層半導体集積回路装置。 - 前記第1の送受信用コイル及び前記第2の送受信用コイルが多角形状のコイルであり、前記第1の送受信用コイル及び前記第2の送受信用コイルに内接する円の直径が、コイルのサイズに応じて設定したチップ間通信距離の1倍乃至3倍である請求項1に記載の積層半導体集積回路装置。
- 前記第1の送受信用コイルに内接する円の直径が、前記半導体チップの積層ピッチの4倍乃至36倍である請求項2に記載の積層半導体集積回路装置。
- 前記積層構造の最上層の前記半導体チップの上或いは最下層の前記半導体チップの下に、前記半導体チップよりサイズの小さく、且つ、チップ間通信用として前記第2の送受信用コイルのサイズと同じサイズの第3の送受信用コイルのみを有する異なった外観形状の半導体チップとを積層した請求項1に記載の積層半導体集積回路装置。
- 前記積層構造が、最下層の前記半導体チップに対して、前記半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対辺を前記一方の対向辺の延在方向に沿った第1の方向に順次所定のピッチでずらして積層した所定枚数の第1の半導体チップ群と、
前記第1の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対辺を前記他方の対向辺の延在方向に沿った第2の方向に順次所定のピッチでずらして積層した所定枚数の第2の半導体チップ群と、
前記第2の半導体チップ群の最上層の半導体チップに対して前記一方の対向辺を一致させるとともに、前記他方の対辺を前記第1の方向と反対方向の第3の方向に順次所定のピッチでずらして積層した前記第1の半導体チップ群と同じ枚数の第3の半導体チップ群と、
前記第3の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対辺を前記第2の方向と反対方向の第4の方向に順次所定のピッチでずらして積層した前記第2の半導体チップ群と同じ枚数の第4の半導体チップ群とを少なくとも有する請求項1に記載の積層半導体集積回路装置。 - 前記同一外観形状の半導体チップは、フラッシュメモリチップであり、前記異なった外観形状の半導体チップが、前記フラッシュメモリの動作を制御するコントローラチップである請求項1に記載の積層半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/501,879 US8744349B2 (en) | 2009-10-15 | 2010-10-08 | Multi-stack semiconductor integrated circuit device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009-237872 | 2009-10-15 | ||
JP2009237872A JP5635759B2 (ja) | 2009-10-15 | 2009-10-15 | 積層半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2011046071A1 true WO2011046071A1 (ja) | 2011-04-21 |
Family
ID=43876121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2010/067727 WO2011046071A1 (ja) | 2009-10-15 | 2010-10-08 | 積層半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8744349B2 (ja) |
JP (1) | JP5635759B2 (ja) |
WO (1) | WO2011046071A1 (ja) |
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Legal Events
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121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 10823339 Country of ref document: EP Kind code of ref document: A1 |
|
NENP | Non-entry into the national phase |
Ref country code: DE |
|
WWE | Wipo information: entry into national phase |
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|
122 | Ep: pct application non-entry in european phase |
Ref document number: 10823339 Country of ref document: EP Kind code of ref document: A1 |