WO2011004534A1 - 半導体欠陥分類方法，半導体欠陥分類装置，半導体欠陥分類プログラム - Google Patents

半導体欠陥分類方法，半導体欠陥分類装置，半導体欠陥分類プログラム Download PDF

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堺恒弘
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根本和典
一瀬勝彦
高木裕治
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    • G01N21/956—Inspecting patterns on the surface of objects
    • G01N21/95607—Inspecting patterns on the surface of objects using a comparative method

Definitions

  • the present invention relates to a semiconductor defect classification method, a semiconductor defect classification device, a semiconductor defect classification device program, a semiconductor defect inspection method, and a semiconductor defect inspection system that classify defects including systematic defects in a wafer or chip in the process of manufacturing a semiconductor device. About.
  • the main cause of yield reduction in semiconductor pre-process wafer manufacturing is foreign matter randomly generated on the semiconductor wafer, and the yield can be maintained by reducing this foreign matter.
  • the minimum pattern line width of semiconductor devices has been miniaturized from 45 nm to 32 nm, and the ratio of defects depending on the design layout has increased.
  • This layout-dependent defect is called a systematic defect. For example, there is a resistance abnormality due to a variation in pattern shape due to a base step, or a contact hole conduction failure due to insufficient etching of a gate oxide film in a specific region.
  • inspection is performed by a defect inspection apparatus such as a dark field method, a bright field method, or an electron beam method during the manufacturing process. Based on the defect position information detected by these inspection devices, a clear image of the defect is acquired by the review device, and ADC (Automatic Classification Classification) that automatically classifies the defect based on this image is performed and classified. Defect countermeasures are taken according to the defect category and frequency.
  • a defect inspection apparatus such as a dark field method, a bright field method, or an electron beam method during the manufacturing process.
  • ADC Automatic Classification Classification
  • the conventional ADC classification is limited to the category classification based on the shape and brightness of the defect observed by the review apparatus, and the cause of the occurrence of the systematic defect due to the layout cannot be investigated. Therefore, recently, a technique for classifying defects using design layout data has become necessary.
  • Patent Document 1 in order to investigate the cause of a defect, a method is disclosed in which a defect image and layout data are overlapped, and systematic defect determination is performed based on the defect position and defect density information of the area.
  • defect classification definition is performed in advance for each area of the design layout pattern, and the defect coordinates are located in which pattern of the design layout based on the defect data acquired from the inspection apparatus, specifically, the defect coordinates.
  • a method for determining whether to perform systematic defect classification is disclosed.
  • the defect coordinates output by the defect inspection apparatus have an error of several micrometers to tens of micrometers, and when the pattern width is finer than 0.1 micrometers as in recent semiconductor devices, It becomes an incorrect judgment.
  • the defect coordinates are highly accurate, since the defect is not a point but has a two-dimensional or three-dimensional dimension, whether the defect is completely inside the pattern or straddles the pattern boundary. It is difficult to identify the exact overlapping state, such as whether it is protruding or completely outside the pattern.
  • the difference in pattern overlap is important for investigating the cause of defects, foreign matter generated at random positions is likely to cross the boundary of the pattern, and systematic defects due to layout are specific patterns. It is possible that it is highly likely to be inside.
  • An object of the present invention is to superimpose a defect image on a target pattern of design layout data and collate to determine an overlapping state (within a pattern / one or a plurality of patterns / out of a pattern) to determine the cause. It is to provide an effective defect classification method for investigation.
  • the present invention performs a pattern matching between the defect image of the defect inspection apparatus or the review apparatus in the defect target layer and the design layout data of the semiconductor device in the defect classification apparatus,
  • the defect is classified by superimposing the defect on a design layout pattern of at least one layer of the target layer, an upper layer of the target layer, or a lower layer of the target layer, and determining an overlap state of the defect.
  • the present invention generates a defect shape image from the difference between the defect image of the defect inspection apparatus or the review apparatus and a reference image not including a defect, and superimposes the defect shape image on the design layout pattern,
  • the defect classification is performed by determining the overlapping state of the defects.
  • the present invention is characterized in that a defect shape image is generated from pattern recognition of the defect image, the defect shape image is superimposed on the design layout pattern, an overlapping state of the defect is determined, and a defect is classified. To do.
  • the present invention acquires defect coordinates from the defect inspection apparatus or the review apparatus, acquires a defect size from any one of the defect inspection apparatus, the review apparatus, and the design layout pattern, and the design layout pattern
  • the defect classification is performed by determining the overlapping state of the defects based on the positional relationship of the defect coordinates and the defect size.
  • the present invention is characterized in that a contour line is extracted from the defect shape image, the contour line is superimposed on the design layout pattern, an overlapping state of the defect is determined, and a defect is classified.
  • the defect classification is performed by determining whether the defect overlap state is within the pattern, straddling the pattern, or outside the pattern.
  • the defect overlap state is within the pattern, straddling the pattern, based on the ratio of the total area of the defect shape image and the area within the pattern of the defect shape image, or
  • the defect classification is performed by determining whether the pattern is outside the pattern.
  • the overlapping state of the defect is within the pattern, straddles the pattern, or is outside the pattern based on a ratio between the length of the outline and the length protruding from the pattern. Judgment is made based on whether or not and defect classification is performed.
  • the present invention is characterized in that the design layout pattern is widened or contracted, the overlapping state of the defects is determined, and the defect classification is performed.
  • the present invention it is possible to classify defects efficiently and effectively by accurately determining the overlapping state (inside pattern / one or a plurality of patterns / outside pattern) of the design layout pattern and the defect. Furthermore, it becomes possible to identify a systematic defect that has become a problem in recent fine devices. Eventually, the classification of systematic defects makes it possible to quickly increase the yield in semiconductor device development, prototyping, and mass production.
  • the figure which shows the whole structure of this invention The figure which shows an example of an image information file.
  • the semiconductor manufacturing process is usually in a clean room 8 kept in a clean environment.
  • a defect inspection apparatus 1 for inspecting defects of product wafers is installed.
  • the defect inspection apparatus 1 is a dark-field defect inspection apparatus, a bright-field defect inspection apparatus, an electron beam defect inspection apparatus, or the like, and detects a defect generated on the surface of a device to be inspected, and at the same time a review image (defect image) of the detected defect. 10) may also be provided.
  • a review device 2 for observing defects based on coordinate information of defects detected by the defect inspection device 1 is installed.
  • an SEM type defect review apparatus is mainly used.
  • the defect information server 3 which preserve
  • the defect classification device 4 and other devices are connected via the communication network 6.
  • a design database 5 is also connected to the communication network 6, and a design layout 7 of a semiconductor device to be subjected to defect inspection is stored in the design database 5.
  • the design layout 7 is preferably an industry standard format such as GDS-II or OASIS, but is not limited thereto.
  • OPC optical proximity effect correction
  • data that predicts the actual pattern by simulation is desirable, this is not restrictive.
  • Defect data 9 (including information such as defect coordinates and categories detected by the defect inspection apparatus 1) obtained by the defect inspection apparatus 1 or the review apparatus 2, and a defect image 10 that has been reviewed (defect inspection apparatus 1 or review apparatus)
  • a series of data including the image of each defect acquired in step 2) and the image information file 11 (including information such as the image acquisition condition of the defect image 10) is referred to as defect information 12, and these are defect information.
  • defect information 12 stored in the defect information server 3 is sent to the defect classification device 4. Further, the design layout 7 of the target device is sent from the design database 5 to the defect classification device 4.
  • the defect classification device 4 includes a workstation or a personal computer, and has a function of classifying systematic defects from defects detected by the defect inspection device 1 and the review device 2. Specifically, the network interface 20 for exchanging data with other devices, the main storage device 21 for storing the design layout 7 and defect information 12, and the design layout 7 acquired from the design data server 5 can be read into the system. A layout conversion operation unit 22 that performs graphic conversion, a sampling unit 23 that selects a systematic defect based on the category information of the defect information 12, and a matching processing unit 24 that performs matching between the defect image 10 and the design layout 7.
  • a defect shape image extraction unit 25 that generates a defect shape image from a difference between a defect image and a reference image that does not include a defect, or pattern recognition of the defect image, a superimposition processing unit 26 between the defect image 10 and the design layout 7, Defects for which defects are classified by judging the overlapping state of defects and layout patterns 27, a layout characteristic calculation unit 28 for calculating layout characteristics such as pattern density of the design layout 7, a display of layout data, an input device such as a keyboard and mouse for an operator to input instructions, and a user interface 29 are displayed. It has a display.
  • the functional units such as the sampling unit 23, the matching processing unit 24, the defect shape image extraction unit 25, the superimposition processing unit 26, the defect classification unit 27, and the layout characteristic calculation unit 28 described above may be implemented by hardware or software. Can also be realized. In the case of hardware mounting, it is realized by integrating the arithmetic units that realize the respective functional units on one substrate. In the case of software implementation, it is realized by causing a high-speed general-purpose processor to execute a program or code corresponding to the processing in each of the above functional units. The program is stored in the main storage device 21 or various memories not shown.
  • the processing function of the defect classification apparatus 4 can also be realized by using FPGA (Field Programmable Gate Array).
  • FPGA Field Programmable Gate Array
  • configuration data a program for configuring a circuit for realizing processing necessary for each of the above functional units in the logic circuit chip.
  • a non-volatile memory is required.
  • the program referred to here is a program that describes a circuit (corresponding to each of the functional units described above) realized on the FPGA, and is different from the program for software implementation.
  • the hardware implementation, software implementation, or FPGA implementation described above can be realized by mixing a plurality of methods. For example, there is a method in which some functions are implemented by hardware and the remaining functions are implemented by FPGA.
  • functional units such as the layout conversion calculation unit 22, the matching processing unit 24, and the layout characteristic calculation unit 28 that require high-speed processing are configured by FPGAs, and parameters with different defect classification criteria set for each user are referred to.
  • the defect classification device 4 having an excellent cost-to-performance ratio can be realized.
  • FIG. 1 Note that the data exchange shown in FIG. 1 is based on the network, but can also be made via a hard disk drive or a memory stick.
  • FIG. 2 shows an example of the image information file 11.
  • This information is constituted by the magnification information of each defect acquired by the defect inspection apparatus 1 and the review apparatus 2, the resolution of the image, information on the defect detection position in the image, and the like.
  • the magnification of the defect image 10 is determined at the time of image acquisition. Therefore, the magnification at which the defect image 10 is acquired by using the magnification information of each defect included in the image information file 11. It is possible to adjust the magnification of the design layout 7 to the above.
  • FIG. 3 is a diagram showing a defect classification procedure.
  • the input 30 of the design layout 7 and the input 31 of the defect information 12 are performed, and preprocessing such as graphic conversion and format conversion is performed.
  • the layer definition 32 of the design layout 7 to be superimposed on the defect image 10 is performed.
  • the design layout 7 may be used for a plurality of layer numbers and a plurality of data types. Keep it.
  • the design layout 7 may have a different coordinate system such that the center of the die is the origin and the defect information 12 is the origin at the lower left corner of the die.
  • the design layout 7 and the defect information 12 may have the same pattern position at the same location. Register the origin with.
  • sampling 34 based on the ADC classification category by the review device is performed as necessary. For example, it is also effective to filter random defects such as foreign matter and scratches and extract only categories that may be systematic defects such as short defects and open defects.
  • the design layout 7 used for the matching 35 may be data for the entire chip, or data cut out in accordance with a fixed size or the size of the defect image 10 around the defect detection position, that is, a layout of a limited region. Good. For example, it may be data of a region that is 1.5 times or twice that of the defect image in view of the coordinate shift.
  • a design layout 7 of an area in which the size of the defect image 10 is expanded by an amount that can cover the value in advance may be extracted by examining a value that may cause a coordinate shift. It is also possible to match by moving the design layout 7 on the defect image 10 as an area equal to or smaller than the defect image. Some combinations other than those exemplified here are conceivable. Note that the sampling 34 and matching 35 can be performed in reverse order.
  • an arbitrary layer means an inspection target layer and other layers located in the upper layer and the lower layer, and a plurality of layers can be selected.
  • the layer to be inspected is a PolySi layer
  • a layer such as an N-type or P-type active region or field region below that layer, or a region (for example, a high breakdown voltage region) different from the breakdown voltage of a normal MOS Can be used to classify defects in detail or based on pattern information such as cells, peripheral circuits, and dummy patterns.
  • the layout characteristics such as the pattern density near the defect, area ratio, minimum space dimension, and minimum line width are calculated 38.
  • calculating the layout characteristics and grasping the statistical tendency are very effective for analyzing systematic defects.
  • the statistical characteristics of each defect type are highlighted. For example, when the pattern density in the vicinity of the defect in the classified defect type tends to be high with respect to the pattern density distribution of the entire chip, it becomes clear that this defect type is likely to occur in the dense region of the pattern.
  • the calculation of the layout characteristics of the entire chip is also very effective.
  • the base layout is a normal MOS withstand voltage P type diffusion layer, a normal MOS withstand voltage N type diffusion layer, a high withstand voltage MOS P type diffusion layer, and a high withstand voltage MOS N type diffusion layer.
  • the contact failure rate where the underlying layout is located in the P-type diffusion layer of the high breakdown voltage MOS is larger than the proportion of contacts located in the P type diffusion layer of the high breakdown voltage MOS in the entire chip, the P type of the high breakdown voltage MOS It becomes clear that the contact failure of the diffusion layer is large, that is, there is a systematic failure factor. Thus, it is very important to obtain the existence probability of each contact by analyzing the layout of the entire chip.
  • sampling 34 matching 35
  • superimposed display 36 automatic classification 37
  • layout characteristic calculation 38 can be changed in order according to the purpose of use, and are not limited to those shown in FIG.
  • FIG. 4 shows a user screen 40 in the defect classification device 4.
  • Three screens are displayed simultaneously in the center of the screen.
  • a defect image 10 acquired at the time of review is displayed on the right side, a design layout 7 at the same position where this defect is detected on the left side, and a superimposed image 42 with these two images displayed in the center.
  • the matching status between the layout data and the review image can be confirmed at a glance.
  • a plurality of collation layers can be displayed at the same time, and the influence between the layers can be confirmed while comparing the target layer and the image.
  • the layout images can be moved manually, superimposed and readjusted.
  • the defect image 7 is set as the basic position, and the design layout 10 is clicked on the movement button (up / down / left / right button) 43 and superimposed while shifting the position.
  • the wafer map 44 displays a wafer map based on the defect coordinates detected by the defect inspection apparatus 1. Further, in the die map 45, it is possible to confirm in which part of the die a defect exists, and the location where the defect has occurred and circuit blocks such as a control circuit unit, an arithmetic circuit unit, and a RAM unit in the semiconductor device, The positional relationship of can also be confirmed.
  • the defect displayed in the three-screen display at the center of the screen can be highlighted on the wafer map 44 or the die map 45. Further, when a defect to be viewed on the wafer map 44 or the die map 45 is clicked, the designated defect can be displayed on the three screens at the center of the screen.
  • the graph display 46 the result of the ADC classification category and the result of classification by the defect classification device 4 can be graphed.
  • FIG. 5A is a diagram illustrating a method of acquiring the defect shape image 52, and using this, a method of acquiring only the defect shape image 52 from the difference between the defect preprocessed image 50 and the reference image 51 that does not include a defect. Show about.
  • the defect preprocessed image 50 may be the same as the defect image 10 described above, or may be a low-magnification image as compared with the defect image 10. However, when pattern matching between the defect preprocessed image 50 and the reference image 51 is performed, the magnifications of the defect preprocessed image 50 and the reference image 51 are set to be the same as possible, or one of the images is digitally zoomed to obtain a magnification. Keep them together. After matching is performed, the difference between the two images is taken, and a pixel in which a gradation difference exceeding a specified threshold value occurs is defined as a defective area, or a pixel group in which the pixel group exceeds a certain number of pixels. A defect shape image 52 is generated as a defect area. At this time, the defect shape image 52 may be a binarized image, or may be converted into an image having a small number of gradations.
  • FIG. 5B is a diagram illustrating a second method illustrating a method for acquiring the defect shape image 52.
  • the defect preprocessed image 510 is an image captured at a lower magnification than the defect image (defect review image) 10.
  • the reference image 511 has the same magnification as the defect preprocessed image 510 to the extent that pattern matching can be performed. After matching is performed, the difference between the two images is taken, and a pixel in which a gradation difference exceeding a specified threshold value occurs is defined as a defective area, or a pixel group in which the pixel group exceeds a certain number of pixels.
  • a defect shape image 512 is generated as a defect area.
  • the defect image 10 is an image obtained by enlarging and imaging the portion indicated by the region 513 of the defect preprocessed image 510. Accordingly, a defect shape image 515 generated by enlarging the defect shape 10 in the region 514 corresponding to the region 513 to be equivalent to the defect image 10 by image processing is used as the defect shape image 52 to be superimposed on the design layout 7. be able to.
  • FIG. 5C is a diagram showing a third method showing a method for acquiring the defect shape image 52.
  • the defect preprocessed image 520 is an image captured at a lower magnification than the defect image (defect review image) 10.
  • the defect shape image 521 can be obtained by utilizing the repeatability of the pattern.
  • the defect image 10 is an image obtained by enlarging and imaging the portion indicated by the region 522 of the defect preprocessed image 520. Therefore, in the region 523 on the defect shape image 521 corresponding to the region 522, the defect shape image 524 enlarged by the image processing equivalent to the defect image 10 can be used as the defect shape image 52 superimposed on the design layout 7. .
  • the defect image 520 is divided into local areas, and the image already stored for each area is stored.
  • a defect shape image can be generated by a method of performing matching with a local region, obtaining a difference between the matched local regions, and extracting a defect region.
  • defect shape image 521 from the defect image 520 by using an algorithm for automatically detecting an abnormal part from an arbitrary image.
  • FIG. 6 is a diagram showing a procedure for superimposing the defect shape image 52 on the design layout 7.
  • the defect shape image 52 is superimposed on the design layout 7 based on the above-described matching positional relationship between the defect image 10 and the design layout 7 and the positional relationship between the defect image 10 and the defect preprocessed image 50.
  • the magnifications of the design layout 7 and the defect shape image 52 are matched. Thereby, the defect shape superimposed image 53 can be generated.
  • the defect shape can be assumed to be circular, and the defect shape can be virtually drawn and superimposed on the design layout 7.
  • This defect size can be acquired from the defect inspection apparatus 1 or the review apparatus 2 described above.
  • the contact or via part may appear as an abnormal contrast.
  • the defect coordinates and the hole diameter are known, an image can be generated and superimposed based on the defect coordinates and the hole diameter.
  • the defect size may be obtained from any one of the defect inspection apparatus 1, the review apparatus 2, and the design layout 7 described above.
  • the defect shape image 52 can be generated from the pattern recognition of the defect image 10.
  • the number of layers of the pattern is set in advance, and based on this, the pattern existing in the defect image 10 is identified for each layer, and the pattern expansion, contraction, or isolation from the irregularity or discontinuity of the image This is a general technique for extracting a sigma and considering this as a defect. It is also effective to generate the defect shape image 52 from this extraction.
  • the reviewed defect occurrence area is a repeated pattern area.
  • a method is used in which the repeatability of the pattern is analyzed from normal image regions other than the region affected by the defect, the normal image of the region affected by the defect is estimated, and the reference image 51 is virtually generated. It is also effective.
  • the defect image 10 is divided into local regions, and local images of the image already stored for each region are stored.
  • a defect is detected from the defect image 10 by applying a method of extracting a defect area by performing a matching with an area and obtaining a difference between the matched local areas or an algorithm for automatically detecting an abnormal part from an arbitrary image. It is also possible to generate the shape image 52.
  • FIG. 7 is a diagram showing a method for defining and classifying the overlapping state of the layout pattern 60 and the defect 61, which is generated by superimposing the design layout 7 and the defect shape image 52.
  • FIG. 7 the inside of the pattern, the pattern crossing, and the outside of the pattern are determined according to the three states.
  • the pattern straddling in FIG. 7B means a category in which the defect 61 exists so as to protrude from the layout pattern 60.
  • the above determination can be realized, for example, by converting the layout pattern 60 into pixel information and collating each defective pixel 62 of the defect 61 with each pixel of the layout pattern 60.
  • the defect outline 63 corresponding to the outermost periphery of the defect 61 is extracted, and the defect outline 63 and the layout pattern 40 are collated.
  • the defect classified in the pattern as shown in FIG. 7A is classified in more detail depending on whether it touches the edge boundary of the pattern, the pixel of the edge boundary of the layout pattern 60 is identified.
  • the defect classified outside the pattern as shown in FIG. 7C is classified in more detail depending on whether it touches the edge boundary of the pattern, the pixel at the edge boundary of the layout pattern 60 is identified.
  • the overlap state is determined by the design layout 7 of the same layer as the process in which the defect 61 is reviewed.
  • the overlap state with the layout pattern of other layers can be classified as a reference. is there. It is also effective to extract systematic defects by combining the classification results in a plurality of layers.
  • a category of defect classification it is also effective to distinguish an overlapping state with a plurality of layout patterns such as a bridge defect from an overlapping state with one layout pattern.
  • the above classification is based on the premise that the defect shape image 52 can be accurately generated from the defect image 10 and the defect shape image 52 can be accurately superimposed on the design layout 7.
  • the defect 61 may be generated larger or smaller than the actual defect, or there may be a positional shift when the defect shape image 52 and the design layout 7 are superimposed. The following describes how to deal with these problems.
  • FIG. 8 is a diagram showing a method for improving the classification accuracy.
  • FIG. 8A shows the layout pattern 60 and a defect 61 ′ having a shape error, and the actual shape of the defect 61 is indicated by a dotted line.
  • the defect 61 ′ having a shape error protrudes from the layout pattern 60, the defect 61 ′ is erroneously classified across the patterns, but in reality, it should be classified within the pattern.
  • FIG. 8B shows a method of widening the layout pattern 60 to absorb this shape error.
  • the layout pattern 60 is widened by ⁇ . According to this method, it is possible to classify the defect 61 'having a shape error into the pattern.
  • This layout pattern widening method can also be applied to discriminating systematic defects that occur at a location away from the layout pattern by a certain distance. In this case, similarly, the systematic defect can be detected by expanding the layout pattern by a certain distance and counting the classification results that are straddled or inside.
  • FIG. 8C shows a method of improving the classification accuracy by calculating the area ratio of the defect 61 ′ having a shape error.
  • An area where a defect 61 ′ having a shape error overlaps with the layout pattern 60 is A, and an area where the defect 61 ′ protrudes is B.
  • the ratio of the overlapped area A to the total defect area (A + B) is equal to or greater than the specified threshold value, it is possible to improve the classification accuracy by determining that it is within the pattern.
  • defect outline 63 (described in FIG. 7)
  • the length of the outline extending from the layout pattern 60 is equal to or less than a specified threshold value
  • defects can be efficiently and effectively classified by determining with high accuracy the overlapping state (inside pattern / between patterns / outside pattern) between the design layout pattern and the defect. Furthermore, it becomes possible to identify a systematic defect that has become a problem in recent fine devices. Eventually, the classification of systematic defects makes it possible to quickly increase the yield in semiconductor device development, prototyping, and mass production.

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Abstract

　設計レイアウトのパターンと欠陥との重なり状態を高精度に判定することにより、効率的かつ効果的に欠陥を分類し、システマティック欠陥を簡便に特定する。　半導体デバイスの欠陥検査またはレビューによる欠陥画像と、設計レイアウトデータを自動でパターンマッチングし、対象レイヤ，対象レイヤの上層、または、対象レイヤの下層の少なくともいずれか一層の設計レイアウトパターンに欠陥を重畳し、欠陥がパターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、欠陥の重なり状態を判定して、欠陥を自動で分類する。

Description

半導体欠陥分類方法，半導体欠陥分類装置，半導体欠陥分類プログラム
　本発明は、半導体デバイス製造過程のウェハまたはチップにおいて、システマティック欠陥を含む欠陥を分類する半導体欠陥分類方法，半導体欠陥分類装置，半導体欠陥分類装置のプログラム，半導体欠陥検査方法、および、半導体欠陥検査システムに関する。
　従来、半導体前工程ウェハ製造における歩留まり低下の主原因は、半導体ウェハ上にランダムに発生する異物であり、この異物を低減することで歩留まりを維持できていた。しかし、近年、半導体デバイスのパターン最小線幅は４５nmから３２nmへと微細化が進んできており、設計レイアウトに依存した欠陥の比率が高まってきている。
　このレイアウト依存性のある欠陥は、システマティック欠陥と呼ばれている。例えば、下地段差起因のパターン形状変動による抵抗異常や、特定領域のゲート酸化膜のエッチング不足によるコンタクトホール導通不良などである。
　半導体ウェハの欠陥を低減するため、その製造途中において、暗視野方式，明視野方式，電子ビーム方式などの欠陥検査装置で検査が行われている。これらの検査装置で検出した欠陥位置情報を基に、レビュー装置で欠陥の鮮明な画像を取得し、この画像に基づいて欠陥を自動で分類するＡＤＣ（Automatic Defect Classification）が行われ、分類された欠陥カテゴリおよび頻度に応じて、欠陥対策が行われている。
　しかし、従来のＡＤＣの分類では、レビュー装置で観察した欠陥の形状や輝度などによるカテゴリ分類にとどまっており、レイアウト起因のシステマティック欠陥の発生原因を究明することはできなかった。そこで、最近では、設計レイアウトデータを用いて欠陥を分類する技術が必要となってきた。
　欠陥を設計レイアウトデータと照合する手法はすでに報告されている。下記、特許文献１では欠陥の原因を究明するため、欠陥画像とレイアウトデータとを重ね合わせ、欠陥位置や、その領域の欠陥密度情報などによりシステマティック欠陥判定を行う方法が開示されている。
特開２００９－１０２８６号公報
　特許文献１では、設計レイアウトパターンの領域ごとに、欠陥分類定義を予め行い、検査装置から取得した欠陥データ、具体的には、欠陥座標に基づいて、設計レイアウトのどのパターンにその欠陥座標が位置するかを判定して、システマティック欠陥分類を行う方法が開示されている。
　しかし、欠陥検査装置が出力する欠陥座標は、数マイクロメートルないし、十数マイクロメートルの誤差を有しており、近年の半導体デバイスのようにパターン幅が０.１マイクロメートルより微細な場合では、誤った判定となってしまう。
　また、仮に欠陥座標が高精度化したとしても、欠陥は点ではなく、２次元もしくは３次元の寸法を有しているため、欠陥がパターンの内側に完全に収まっているのか、パターン境界を跨っている、あるいは、はみ出しているのか、パターンの外側に完全に収まっているのかといった、正確な重なり状態を識別することは困難である。このパターンの重なり状態の違いが、欠陥の原因究明に重要となる簡単な例としては、ランダムな位置に発生する異物はパターンの境界を跨る可能性が高く、レイアウト起因のシステマティック欠陥は特定のパターンの内側に収まる可能性が高いということが考えられる。
　本発明の目的は、設計レイアウトデータの対象パターンに欠陥画像を重畳し、照合することで、欠陥との重なり状態（パターン内／一つあるいは複数のパターン跨り／パターン外）を判定して、原因究明に効果的な欠陥分類方法を提供することにある。
　上記目的を達成するために、本発明は、欠陥分類装置において、前記欠陥の対象レイヤにおける前記欠陥検査装置または前記レビュー装置の欠陥画像と、前記半導体デバイスの設計レイアウトデータとのパターンマッチングを行い、前記対象レイヤ、前記対象レイヤの上層、または、前記対象レイヤの下層の少なくともいずれか一層のレイヤの設計レイアウトパターンに前記欠陥を重畳し、前記欠陥の重なり状態を判定して、欠陥分類することを特徴とする。
　また、本発明は、前記欠陥検査装置または前記レビュー装置の前記欠陥画像と、欠陥を含まない参照画像との差分から欠陥形状画像を生成し、前記設計レイアウトパターンに前記欠陥形状画像を重畳し、前記欠陥の重なり状態を判定して、欠陥分類することを特徴とする。
　また、本発明は、前記欠陥画像のパターン認識から欠陥形状画像を生成し、前記設計レイアウトパターンに前記欠陥形状画像を重畳し、前記欠陥の重なり状態を判定して、欠陥分類することを特徴とする。
　また、本発明は、前記欠陥検査装置または前記レビュー装置から欠陥座標を取得し、前記欠陥検査装置、前記レビュー装置、前記設計レイアウトパターンのいずれか一つから欠陥サイズを取得し、前記設計レイアウトパターンにおける前記欠陥座標の位置関係と前記欠陥サイズに基づいて、前記欠陥の重なり状態を判定して、欠陥分類することを特徴とする。
　また、本発明は、前記欠陥形状画像から輪郭線を抽出し、前記設計レイアウトパターンに前記輪郭線を重畳し、前記欠陥の重なり状態を判定して、欠陥分類することを特徴とする。
　また、前記欠陥の重なり状態を、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって判定して、欠陥分類することを特徴とする。
　また、本発明は、前記欠陥の重なり状態を、前記欠陥形状画像の総面積と前記欠陥形状画像のパターン内の面積との比率に基づいて、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって判定して、欠陥分類することを特徴とする。
　また、本発明は、前記欠陥の重なり状態を、前記輪郭線の長さとパターンからはみ出した長さとの比率に基づいて、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって判定して、欠陥分類することを特徴とする。
　また、本発明は、前記設計レイアウトパターンを拡幅、もしくは、縮退させて、前記欠陥の重なり状態を判定して、欠陥分類することを特徴とする。
　本発明によれば、設計レイアウトのパターンと欠陥との重なり状態（パターン内／一つあるいは複数のパターン跨り／パターン外）を高精度に判定することにより、効率的かつ効果的に欠陥を分類し、さらには、近年の微細デバイスで問題となっているシステマティック欠陥を特定することが可能となる。ひいては、このシステマティック欠陥の分類により、半導体デバイスの開発，試作、および量産時の歩留まりを速やかに立ち上げることが可能となる。
本発明の全体構成を示す図。 画像情報ファイルの一例を示す図。 欠陥分類手順を示す図。 欠陥分類装置におけるユーザ画面を示す図。 欠陥形状画像の取得方法を示す図。 欠陥形状画像の取得方法を示す図。 欠陥形状画像の取得方法を示す図。 設計レイアウトへの欠陥形状画像の重畳手順を示す図。 レイアウトパターンと欠陥の重なり状態の分類定義方法を示す図。 分類精度を向上する方法を示す図。
　以下、本発明の実施形態について、図面を参照しながら説明する。
　本発明の全体構成について、図１を用いて説明する。半導体製造工程は通常、清浄な環境で保たれたクリーンルーム８内にある。クリーンルーム８内には、製品ウェハの欠陥の検査を行う欠陥検査装置１を設置する。欠陥検査装置１は、暗視野欠陥検査装置，明視野欠陥検査装置，電子ビーム欠陥検査装置などであり、被検査デバイスの表面に発生した欠陥を検出すると同時に、検出した欠陥のレビュー画像（欠陥画像１０）を取得する機能も備えている場合がある。クリーンルーム８内には、欠陥検査装置１が検出した欠陥の座標情報を基に欠陥の観察を行うレビュー装置２を設置する。レビュー装置２は、主にＳＥＭ式欠陥レビュー装置が用いられる。また、これらの欠陥検査装置１とレビュー装置２のデータを保存する欠陥情報サーバ３を設置する。
　本実施形態では、欠陥分類装置４とその他の装置は通信ネットワーク６を介して接続する。通信ネットワーク６には、設計データベース５も接続し、設計データベース５には、欠陥検査の対象となる半導体デバイスの設計レイアウト７を保管する。設計レイアウト７は、ＧＤＳ－ＩＩやＯＡＳＩＳといった業界標準のフォーマットが望ましいが、この限りではない。また、設計レイアウト７は、理想的なできばえ形状を模擬したものが適しているため、光近接効果補正（ＯＰＣ：Optical Proximity Correction）パターンが付与されていないデータ、もしくは、可能であれば、実際のパターンできばえをシミュレーションによって予想したデータが望ましいが、この限りではない。
　次に、図１における各装置のデータ送信の流れについて説明する。欠陥検査装置１、もしくは、レビュー装置２で得られた、欠陥データ９（欠陥検査装置１で検出した欠陥座標やカテゴリなどの情報を含む），レビューした欠陥画像１０（欠陥検査装置１またはレビュー装置２で取得された各欠陥の画像を含む）と、画像情報ファイル１１（欠陥画像１０の画像取得条件などの情報を含む）などを含む一連のデータを、欠陥情報１２と称し、これらを欠陥情報サーバ３に送る。
　欠陥分類を行う準備として、欠陥情報サーバ３に保管されている欠陥情報１２を欠陥分類装置４に送る。さらに、対象となるデバイスの設計レイアウト７を設計データベース５から欠陥分類装置４に送る。
　次に、図１における欠陥分類装置４のシステム構成を説明する。
　欠陥分類装置４は、ワークステーションやパーソナルコンピュータなどによって構成され、欠陥検査装置１およびレビュー装置２によって検出した欠陥からシステマティック欠陥を分類する機能を備える。具体的には、他の装置とのデータ授受を行うネットワークインターフェース２０、設計レイアウト７や欠陥情報１２などを記憶する主記憶装置２１、設計データサーバ５から取得した設計レイアウト７をシステム内に読み込めるように図形変換を行うレイアウト変換演算部２２、欠陥情報１２のカテゴリ情報を基に対象とするシステマティック欠陥かどうかを選別するサンプリング部２３、欠陥画像１０と設計レイアウト７とのマッチングを行うマッチング処理部２４、欠陥画像と欠陥を含まない参照画像との差分から、あるいは、欠陥画像のパターン認識から欠陥形状画像を生成する欠陥形状画像抽出部２５、欠陥画像１０と設計レイアウト７との重畳処理部２６、欠陥とレイアウトパターンの重なり状態を判定して欠陥を分類する欠陥分類部２７、設計レイアウト７のパターン密度などのレイアウト特性を算出するレイアウト特性演算部２８、レイアウトデータなどの表示やオペレータが指示内容を入力するキーボード，マウスなどの入力デバイス、ユーザインターフェース２９が表示されるディスプレイなどを有している。
　上に説明したサンプリング部２３，マッチング処理部２４，欠陥形状画像抽出部２５，重畳処理部２６，欠陥分類部２７，レイアウト特性演算部２８などの各機能部は、ハードウェア実装によってもソフトウェア実装によっても実現できる。ハードウェア実装の場合は、上記の各機能部を実現する演算器を一つの基板上に集積することで実現される。ソフトウェア実装の場合は、高速な汎用プロセッサに上記の各機能部での処理に対応するプログラムあるいはコードを実行させることにより実現される。プログラムは主記憶装置２１あるいは図示されない各種メモリに格納される。
　ハードウェア実装とソフトウェア実装の中間的な実現形態として、ＦＰＧＡ（Field Programmable Gate Array）を用いて、欠陥分類装置４の処理機能を実現することもできる。ＦＰＧＡによる実装の場合は、ＦＰＧＡ本体を構成する論理回路チップの他、上記の各機能部で必要な処理を実現するための回路を論理回路チップ内に構成するためのプログラム（コンフィギュレーションデータと呼ばれることもある）を格納する不揮発メモリが必要となる。なお、ここでいうプログラムとは、ＦＰＧＡ上に実現する（上記の各機能部に対応する）回路を記述するプログラムのことであって、ソフトウェア実装の際のプログラムとは異なる。
　上で説明したハードウェア実装，ソフトウェア実装あるいはＦＰＧＡによる実装は、複数の方式を混在させて実現することも可能である。例えば、一部の機能をハードウェア実装し、残りの機能をＦＰＧＡで実装するといった方式である。特に、高速処理が要求されるレイアウト変換演算部２２，マッチング処理部２４，レイアウト特性演算部２８などの機能部についてはＦＰＧＡで構成し、ユーザごとに異なる欠陥分類基準が設定されたパラメータを参照するといった柔軟な処理が要求される欠陥分類部２７などの機能部についてはソフトウェア実装すると、コスト対性能比に優れた欠陥分類装置４を実現することができる。
　なお、図１に示したデータの授受については、ネットワーク経由をベースとしているが、ハードディスクドライブやメモリスティック経由でも可能である。
　図２は画像情報ファイル１１の一例を示す。この情報は欠陥検査装置１およびレビュー装置２で取得した各欠陥の倍率情報，画像の解像度，画像中の欠陥検出位置の情報などで構成する。設計レイアウト７と欠陥画像１０の重畳を行う際、欠陥画像１０の倍率は画像取得時に決まるため、画像情報ファイル１１に含まれる各欠陥の倍率情報を使用することで、欠陥画像１０を取得した倍率に設計レイアウト７の倍率を合わせ込むことが可能となる。
　図３は、欠陥分類手順を示した図である。
　まず、設計レイアウト７の入力３０と欠陥情報１２の入力３１を行い、図形変換およびフォーマット変換などの前処理を行う。
　次に、欠陥画像１０と重畳する設計レイアウト７のレイヤ定義３２を行う。一つの製造工程のレイヤ（以下、レイヤは、層とも言う）でも、設計レイアウト７では複数のレイヤ番号と複数のデータタイプに用いられている場合があるため、これらを一つのレイヤに合成３２しておく。
　次に、欠陥情報１２と設計レイアウト７の原点合わせ３３を行う。設計レイアウト７はダイの中央を原点とし、欠陥情報１２はダイの左下隅を原点というように、座標系が異なっている場合があり、設計レイアウト７を欠陥情報１２とを同じ場所の同じパターン位置で原点登録する。
　次に、レビュー装置によるＡＤＣ分類カテゴリに基づくサンプリング３４を必要に応じて行う。例えば、異物やスクラッチなどのランダム欠陥などをフィルタリングして、ショート欠陥，オープン欠陥など、システマティック欠陥の可能性のあるカテゴリのみを抽出することも有効である。
　次に、欠陥ごとに欠陥画像１０と設計レイアウト７のマッチング３５を行う。前記の原点合わせ３３の処理により座標系が一致するので、欠陥検出位置を基に設計レイアウト７の同じ位置に移動させる。欠陥の位置が設計データ上でずれている場合も多く、ここでは取得した画像の視野よりも広い範囲で探索を行い、パターンマッチングを行う。マッチング３５に用いる設計レイアウト７は、チップ全体のデータでもよいし、欠陥検出位置を中心として、一定のサイズ、あるいは、欠陥画像１０のサイズに準じて切り出したデータすなわち、限られた領域のレイアウトでもよい。例えば、座標のずれを見込んで、欠陥画像の１.５倍や２倍などとした領域のデータでもよい。また、座標ずれの発生しうる値を予め調査し、その値をカバーできる分だけ欠陥画像１０のサイズを拡張した領域の設計レイアウト７を切り出してもよい。また、欠陥画像と同等あるいは、それよりも小さい領域として、欠陥画像１０の上で設計レイアウト７を移動させてマッチングすることも可能である。ここに例示した以外にもいくつかの組合せが考えられる。なお、サンプリング３４とマッチング３５は、順序を逆に実施することも可能である。
　次に、任意の欠陥の欠陥画像１０と設計レイアウト７の任意のレイヤの重畳表示３６を行う。ここで、任意のレイヤとは、検査対象レイヤ、その上層や下層に位置する他のレイヤを意味し、複数のレイヤを選択することが可能である。設計レイアウト７のすべての層、あるいは、欠陥要因となりそうなレイヤを選択し、重畳表示することで、欠陥とレイヤとの間の影響を目視で確認することができる。
　次に、欠陥画像１０と設計レイアウト７を用いて欠陥とレイアウトパターンの重なり状態に基づく自動分類３７を行う。例えば、検査対象レイヤがPolyＳｉレイヤであった場合、その下層にあるＮ型またはＰ型のアクティブ領域やフィールド領域、あるいは、通常のＭＯＳの耐圧とは異なる領域（例えば、高耐圧領域）などのレイヤを用いて、欠陥を詳細に分類したり、セル，周辺回路，ダミーパターンなどのパターン情報に基づいて分類したりすることができる。
　最後に、欠陥近傍のパターン密度，面積率，最小スペース寸法，最小線幅などのレイアウト特性の算出３８を行う。本実施例で最終的に分類される欠陥種ごとに、これらのレイアウト特性を算出して統計的な傾向を把握することは、システマティック欠陥の解析に非常に有効である。また、この統計的な傾向を、チップ全体のパターン密度，面積率，最小スペース寸法，最小線幅と比較することで、欠陥種ごとの統計的な特徴がより浮き彫りになる。例えば、チップ全体のパターン密度分布に対して、分類された欠陥種における欠陥近傍のパターン密度が高い傾向にあるような場合、この欠陥種がパターンの密集領域に発生しやすいことが明らかになる。このように、チップ全体のレイアウト特性の算出も非常に有効である。また、コンタクト不良のように、下地レイアウトが、通常のＭＯＳ耐圧のＰ型拡散層，通常のＭＯＳ耐圧のＮ型拡散層，高耐圧ＭＯＳのＰ型拡散層，高耐圧ＭＯＳのＮ型拡散層で分類することにより、システマティック欠陥を顕在化させる場合、チップ全体における各々のコンタクトの存在確率と比較することも有効である。例えば、下地レイアウトが高耐圧ＭＯＳのＰ型拡散層に位置するコンタクト不良率が、チップ全体において高耐圧ＭＯＳのＰ型拡散層に位置するコンタクトの割合に対して大きい場合、高耐圧ＭＯＳのＰ型拡散層のコンタクト不良が大きい、すなわち、システマティックな不良要因が存在することが明らかになる。このように、チップ全体のレイアウト解析により、各々のコンタクトの存在確率を求めておくことは非常に重要である。
　以上の算出結果により、システマティック欠陥かどうかの判定を行うこともできる。
　なお、上記のサンプリング３４，マッチング３５，重畳表示３６，自動分類３７、およびレイアウト特性の算出３８は、使用目的に応じて、順序を変えることも可能であり、図１に示す限りではない。
　図４は欠陥分類装置４におけるユーザ画面４０を示す。画面左側は、前述した図３の欠陥画像１０と重畳する設計レイアウト７のレイヤ定義３２を実施する画面４１である。ここでは、対象としたレイヤ番号およびデータタイプの定義の確認や変更が可能である。タブの切り替えなどにより、欠陥のリストを表示させることも可能であり、前述した欠陥サンプリングをこのウインドウで実施することも可能である。
　画面中央には３画面を同時に表示させている。ここでは右側にレビュー時に取得した欠陥画像１０と左側にはこの欠陥を検出した同位置の設計レイアウト７、中央にはこれらの２つの画像を重畳画像４２を表示している。このように３画面表示することで、一目でレイアウトデータとレビュー画像のマッチング状況を確認することができる。ここでは、欠陥画像１０と設計レイアウト７のどちらかの領域をベースとして、はみ出したパターンは表示させないようにすることも有効である。この３画面表示により、複数の照合レイヤを同時に表示でき、対象とするレイヤと画像とを照らし合わせながらレイヤ間の影響を確認することができる。
　もし自動マッチング時に失敗したときには、手動でレイアウト画像を移動させて重ね合わせ、再調整することもできる。この場合、欠陥画像７を基本位置とし、設計レイアウト１０を、移動用ボタン（上下左右ボタン）４３をクリックし、位置をずらしながら重畳する。
　ウェハマップ４４には欠陥検査装置１が検出した欠陥座標を基にウェハマップを表示する。また、ダイマップ４５では、ダイ内のどの部分に欠陥が存在するのかを確認することができ、欠陥が発生した場所と半導体デバイス内の制御回路部，演算回路部，ＲＡＭ部などの回路ブロックとの位置関係も確認できる。画面中央の３画面表示で表示している欠陥は、ウェハマップ４４やダイマップ４５でハイライト表示させることも可能である。さらに、ウェハマップ４４、もしくは、ダイマップ４５で見たい欠陥をクリックすると、指定した欠陥を画面中央の３画面に表示させることもできる。グラフ表示４６では、ＡＤＣ分類カテゴリの結果や、欠陥分類装置４で分類した結果についてグラフ化できる。
　次に、欠陥とレイアウトパターンとの重なり状態に基づく自動欠陥分類の事前準備の手順を示す。
　図５（Ａ）は、欠陥形状画像５２の取得方法を示す図であり、これを用いて、欠陥前処理画像５０と欠陥を含まない参照画像５１の差分から欠陥形状画像５２のみを取得する方法について示す。
　この欠陥前処理画像５０は、前述した欠陥画像１０と同じでもよいし、欠陥画像１０と比較して低倍率の画像でもよい。ただし、欠陥前処理画像５０と参照画像５１とのパターンマッチングを実施する際には、欠陥前処理画像５０と参照画像５１の倍率はできるだけ同じにしておくか、どちらかの画像をデジタルズームさせて倍率を合わせておく。マッチング実施後、両者の画像の差分をとり、指定したしきい値を超える階調差が生じている画素を欠陥領域として、あるいは、さらに、その画素群が一定の画素数を超えた画素群を欠陥領域として、欠陥形状画像５２を生成する。このとき、欠陥形状画像５２を２値化画像としてもよいし、少ない階調の画像に変換しておいてもよい。
　図５（Ｂ）は、欠陥形状画像５２の取得方法を示す第２の方法を示す図である。欠陥前処理画像５１０は欠陥画像（欠陥のレビュー画像）１０に比べて低い倍率で撮像された画像である。参照画像５１１は、欠陥前処理画像５１０とパターンマッチングを実施できる程度に倍率が同じものである。マッチング実施後、両者の画像の差分をとり、指定したしきい値を超える階調差が生じている画素を欠陥領域として、あるいは、さらに、その画素群が一定の画素数を超えた画素群を欠陥領域として、欠陥形状画像５１２を生成する。欠陥画像１０は欠陥前処理画像５１０の領域５１３で示した部分を拡大して撮像した画像である。従って、領域５１３に相当する欠陥形状画像５１２上の領域５１４で、画像処理にて欠陥画像１０と同等に拡大して生成した欠陥形状画像５１５を、設計レイアウト７へ重畳する欠陥形状画像５２とすることができる。
　図５（Ｃ）は、欠陥形状画像５２の取得方法を示す第３の方法を示す図である。欠陥前処理画像５２０は欠陥画像（欠陥のレビュー画像）１０に比べて低い倍率で撮像された画像である。
　レビュー対象物が、システムＬＳＩに組み込まれたＳＲＡＭ領域，ＤＲＡＭ領域，フラッシュメモリ領域、あるいは、半導体製品としてのＳＲＡＭ，ＤＲＡＭ，フラッシュメモリなどにおいて、レビューした欠陥の発生領域が繰返しパターン領域であった場合、パターンの繰返し性を利用して欠陥形状画像５２１を得ることができる。欠陥画像１０は欠陥前処理画像５２０の領域５２２で示した部分を拡大して撮像した画像である。従って、領域５２２に相当する欠陥形状画像５２１上の領域５２３で、画像処理にて欠陥画像１０と同等に拡大した欠陥形状画像５２４を、設計レイアウト７へ重畳する欠陥形状画像５２とすることができる。
　欠陥の発生領域が完全な繰返しパターン領域でない場合、欠陥前処理画像５２０から欠陥形状画像５２１を生成する方法として、欠陥画像５２０を局所領域ごとに分割し、領域ごとに既に記憶してある画像の局所領域とマッチングを行い、マッチングが取れた局所領域間の差分を求めて欠陥領域を抽出するなどの方法により、欠陥形状画像を生成することができる。
　また、任意の画像から異常部分を自動的に検出するためのアルゴリズムを用いることにより欠陥画像５２０から欠陥形状画像５２１を生成することも可能である。
　図６は、設計レイアウト７への欠陥形状画像５２の重畳手順を示す図である。前述した欠陥画像１０と設計レイアウト７とのマッチング位置関係と、欠陥画像１０と欠陥前処理画像５０との位置関係に基づいて、設計レイアウト７の上に欠陥形状画像５２を重畳する。このとき、設計レイアウト７と欠陥形状画像５２の倍率は合わせておく。これにより、欠陥形状重畳画像５３が生成できる。
　図示はしないが、精度を要求せず、簡便に重畳する場合について述べる。この場合、欠陥座標と欠陥サイズが判れば、例えば欠陥形状を円形と仮定し、仮想的に欠陥形状を描画して設計レイアウト７に重畳することも可能である。この欠陥サイズは、前記した欠陥検査装置１、もしくは、前記したレビュー装置２から取得することが可能である。また、コンタクトやビア工程の穴あけ後や埋め込み後では、導通不良となった場合、コンタクトやビアの部分が異常なコントラストとなって現れることがある。このような工程では、欠陥座標と穴径が判れば、これに基づいて画像を生成し、重畳することも可能である。この場合、欠陥サイズは、前記した欠陥検査装置１、前記したレビュー装置２、前記した設計レイアウト７のいずれか一つから取得すればよい。
　また、図示はしないが、欠陥画像１０のパターン認識から、欠陥形状画像５２を生成することも可能である。予めパターンの層数を設定しておき、これに基づいて、欠陥画像１０に存在するパターンを層ごとに識別させ、画像の不規則性あるいは不連続性からパターンの膨張箇所，収縮箇所，孤立箇所を抽出し、これを欠陥とみなす一般的な手法である。この抽出から欠陥形状画像５２を生成することも有効である。
　また、図示はしないが、システムＬＳＩに組み込まれたＳＲＡＭ領域，ＤＲＡＭ領域，フラッシュメモリ領域、あるいは、半導体製品としてのＳＲＡＭ，ＤＲＡＭ，フラッシュメモリなどにおいて、レビューした欠陥の発生領域が繰返しパターン領域であった場合、欠陥が影響する領域以外の正常な画像領域から、パターンの繰返し性を分析して、欠陥が影響する領域の正常画像を推定して、参照画像５１を仮想的に生成する手法を用いることも有効である。
　また、半導体のパターンが周期性を持っていない領域における欠陥画像１０から欠陥形状画像５２を生成する方法として、欠陥画像１０を局所領域ごとに分割し、領域ごとに既に記憶してある画像の局所領域とマッチングを行い、マッチングが取れた局所領域間の差分を求めて欠陥領域を抽出する方法あるいは任意の画像から異常部分を自動的に検出するためのアルゴリズムを適用することにより欠陥画像１０から欠陥形状画像５２を生成することも可能である。
　以上で、設計レイアウト７のパターンと欠陥との重なり状態分類の事前準備が完了する。
　次に、設計レイアウトと欠陥の重なり状態の分類方法について説明する。
　図７は、レイアウトパターン６０と欠陥６１の重なり状態の分類定義方法を示す図であり、設計レイアウト７と欠陥形状画像５２を重畳することにより生成したものである。以下、３つの状態によりパターン内，パターン跨り，パターン外を決定する。
　図７（ａ）のパターン内は、レイアウトパターン６０の内側に、はみ出さないで欠陥６１が存在するカテゴリを意味する。
　図７（ｂ）のパターン跨りは、レイアウトパターン６０をはみ出して、跨るように欠陥６１が存在するカテゴリを意味する。
　図７（ｃ）のパターン外は、レイアウトパターン６０に重ならないで欠陥６１が存在するカテゴリを意味する。
　以上の判定は、例えば、レイアウトパターン６０を画素情報に変換し、欠陥６１の一つ一つの欠陥画素６２をレイアウトパターン６０の一つ一つの画素と照合することで実現できる。また、他にも、欠陥６１の最外周にあたる欠陥輪郭線６３を抽出し、この欠陥輪郭線６３とレイアウトパターン４０とを照合することでも実現できる。
　また、図７（ａ）に示すようなパターン内に分類された欠陥を、パターンのエッジ境界に接しているかどうかで、さらに詳細に分類する場合は、レイアウトパターン６０のエッジ境界の画素を識別しておき、その部分に欠陥６１の欠陥画素６２、もしくは、欠陥６１の最外周にあたる欠陥輪郭線６３が重なっているかどうかで分類することも可能である。
　同様に、図７（ｃ）に示すようなパターン外に分類された欠陥を、パターンのエッジ境界に接しているかどうかで、さらに詳細に分類する場合は、レイアウトパターン６０のエッジ境界の画素を識別しておき、その部分に欠陥６１の欠陥画素６２、もしくは、欠陥６１の最外周にあたる欠陥輪郭線６３が接しているかどうかで分類することも可能である。
　また、図７の例では、欠陥６１をレビューした工程と同じレイヤの設計レイアウト７で重なり状態を判定しているが、その他のレイヤのレイアウトパターンとの重なり状態を基準として分類することも可能である。さらに、複数の層における分類結果の組合せによってシステマティック欠陥を抽出することも有効である。
　さらに、欠陥分類のカテゴリとして、ブリッジ欠陥のように複数のレイアウトパターンとの重なり状態を、一つのレイアウトパターンとの重なり状態と弁別することも有効である。
　以上の分類は、欠陥画像１０から欠陥形状画像５２を精度よく生成し、設計レイアウト７に欠陥形状画像５２を精度よく重畳可能であることを前提としている。しかし、実際には、欠陥６１が実際の欠陥より大きめ、あるいは、小さめに生成される場合や、欠陥形状画像５２と設計レイアウト７の重畳の際に位置ずれが生じる場合がある。以下に、これらの問題の対処方法について述べる。
　図８は、分類精度を向上する方法を示す図である。
　図８（ａ）は、レイアウトパターン６０と形状誤差を有する欠陥６１′を示し、実際の欠陥６１の形状を点線で示す。この場合、形状誤差を有する欠陥６１′がレイアウトパターン６０をはみ出していることから、パターン跨りに誤って分類されてしまうが、実際には、パターン内に分類されるべきである。
　図８（ｂ）は、レイアウトパターン６０を拡幅して、この形状誤差を吸収する方法を示しており、レイアウトパターン６０をΔ分だけ幅を拡げた図である。この方法によると、形状誤差を有する欠陥６１′もパターン内に分類することが可能となる。このレイアウトパターン拡幅方式は、レイアウトパターンから一定距離だけ離れた箇所に発生するシステマティック欠陥を弁別する場合にも適用可能である。この場合、同様に、レイアウトパターンを一定距離だけ拡幅し、そのときに跨りとなったり、内側となったりした分類結果を集計することで、このシステマティック欠陥を検出可能である。
　図８（ｃ）は、形状誤差を有する欠陥６１′の面積比率の算出によって分類精度を向上する方法を示す。形状誤差を有する欠陥６１′がレイアウトパターン６０と重なり合った面積をＡとし、はみ出した面積をＢとする。欠陥の総面積（Ａ＋Ｂ）に対する重なりあった面積Ａの割合が指定したしきい値以上となった場合、パターン内と判定することで、分類精度を向上させることが可能となる。
　さらに、図示はしないが、欠陥輪郭線６３（図７に記載）を用いる場合は、レイアウトパターン６０からはみ出した部分の輪郭線の長さが、指定したしきい値以下となった場合に、パターン内と判定したり、輪郭線のすべての長さに対するはみ出した部分の輪郭線の長さの比率をしきい値判断しても良い。
　なお、以上の例では、パターン内がパターン跨りに誤って判定される場合について述べたが、パターン外がパターン跨りに誤って判定される場合についても類似した考え方で対処可能である。この場合、図示はしないが、レイアウトパターン６０を縮退させるか、総面積（Ａ＋Ｂ）に対する重なり合った面積をＡの割合が指定した別のしきい値以下となった場合、パターン外と判定することが可能となる。また、これらの精度向上手法を組み合わせて用いることも可能である。
　以上述べたように、本発明によれば、設計レイアウトのパターンと欠陥との重なり状態（パターン内／パターン跨り／パターン外）を高精度に判定することにより、効率的かつ効果的に欠陥を分類し、さらには、近年の微細デバイスで問題となっているシステマティック欠陥を特定することが可能となる。ひいては、このシステマティック欠陥の分類により、半導体デバイスの開発，試作、および量産時の歩留まりを速やかに立ち上げることが可能となる。
１　欠陥検査装置
２　レビュー装置
３　欠陥情報サーバ
４　欠陥分類装置
５　設計データベース
６　通信ネットワーク
７　設計レイアウト
８　クリーンルーム
９　欠陥データ
１０　欠陥画像
１１　画像情報ファイル
１２　欠陥情報
２０　ネットワークインターフェィス
２１　主記憶装置
２２　レイアウト変換演算部
２３　サンプリング部
２４　マッチング処理部
２５　欠陥形状画像抽出部
２６　重畳処理部
２７　欠陥分類部
２８　レイアウト特性演算部
２９　ユーザインターフェース

Claims (30)

  1. 　半導体デバイスの欠陥を検出する欠陥検査装置と観察を行うレビュー装置によって前記欠陥を分類する欠陥分類装置の欠陥分類方法であって、
    　前記欠陥分類装置において、
    　前記欠陥の検査レイヤにおける前記欠陥検査装置または前記レビュー装置の欠陥画像と、
    　前記半導体デバイスの設計レイアウトデータとのパターンマッチングを行い、
    　前記検査レイヤ、前記検査レイヤの上層、または、前記検査レイヤの下層の少なくともいずれか一層の設計レイアウトパターンに前記欠陥を重畳し、
    　前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類することを特徴とする半導体欠陥分類方法。
  2. 　請求項１に記載の半導体欠陥分類方法であって、
    　前記欠陥画像と、前記欠陥を含まない参照画像との差分から欠陥形状画像を生成し、
    　前記設計レイアウトパターンに前記欠陥形状画像を重畳し、
    　前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類することを特徴とする半導体欠陥分類方法。
  3. 　請求項１に記載の半導体欠陥分類方法であって、
    　前記欠陥画像のパターン認識により欠陥形状画像を生成し、
    　前記設計レイアウトパターンに前記欠陥形状画像を重畳し、
    　前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類することを特徴とする半導体欠陥分類方法。
  4. 　請求項１に記載の半導体欠陥分類方法であって、
    　前記欠陥検査装置または前記レビュー装置から欠陥座標を取得し、
    　前記欠陥検査装置、前記レビュー装置、前記設計レイアウトパターンのいずれか一つから欠陥サイズを取得し、
    　前記設計レイアウトパターンにおける前記欠陥座標の位置関係と前記欠陥サイズに基づいて、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類することを特徴とする半導体欠陥分類方法。
  5. 　請求項１および３に記載の半導体欠陥分類方法であって、
    　前記欠陥形状画像から輪郭線を抽出し、
    　前記設計レイアウトパターンに前記輪郭線を重畳し、
    　前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類することを特徴とする半導体欠陥分類方法。
  6. 　請求項１から５に記載の半導体欠陥分類方法であって、
    　前記欠陥の重なり状態を、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類することを特徴とする半導体欠陥分類方法。
  7. 　請求項１から４に記載の半導体欠陥分類方法であって、
    　前記欠陥の重なり状態を、前記欠陥形状画像の総面積と前記欠陥形状画像のパターン内の面積との比率に基づいて、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類することを特徴とする半導体欠陥分類方法。
  8. 　請求項５に記載の半導体欠陥分類方法であって、
    　前記欠陥の重なり状態を、前記輪郭線の長さとパターンからはみ出した長さとの比率に基づいて、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類することを特徴とする半導体欠陥分類方法。
  9. 　請求項１から８に記載の半導体欠陥分類方法であって、
    　前記設計レイアウトパターンを拡幅、もしくは、縮退させて、
    　前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類することを特徴とする半導体欠陥分類方法。
  10. 　請求項１から９に記載の半導体欠陥分類方法であって、
    　前記欠陥の分類欠陥結果、あるいは、前記欠陥の近傍におけるパターン密度，面積率，最小スペース寸法，最小線幅のいずれか一つについて、チップ全体の傾向と比較することにより、統計的にシステマティック欠陥を抽出することを特徴とする半導体欠陥分類方法。
  11. 　半導体デバイスの欠陥を検出する欠陥検査装置と観察を行うレビュー装置によって前記欠陥を分類する欠陥分類装置であって、
    　前記欠陥分類装置が、
    　設計レイアウトの入力を受ける手段と、
    　前記欠陥検査装置もしくはレビュー装置から出力される欠陥情報の入力を受ける手段と、
    　前記欠陥情報に含まれる欠陥画像と重畳する前記設計レイアウトパターンのレイヤ指定を受ける手段と、
    　前記欠陥情報と前記設計レイアウトパターンの原点合わせ設定を受ける手段と、
    　前記欠陥画像と前記設計レイアウトパターンのパターンマッチングを行う手段と、
    　前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態に基づいて自動分類を行う手段と、を有することを特徴とする半導体欠陥分類装置。
  12. 　請求項１１に記載の半導体欠陥分類装置であって、
    　前記欠陥分類装置が、
    　前記欠陥画像と、欠陥を含まない参照画像との差分から欠陥形状画像を生成する手段と、
    　前記設計レイアウトパターンに前記欠陥形状画像を重畳して、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類する手段と、
    を有することを特徴とする半導体欠陥分類装置。
  13. 　請求項１１に記載の半導体欠陥分類装置であって、
    　前記欠陥分類装置が、
    　前記欠陥画像のパターン認識から欠陥形状画像を生成する手段と、
    　前記設計レイアウトパターンに前記欠陥形状画像を重畳して、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類する手段と、を有することを特徴とする半導体欠陥分類装置。
  14. 　請求項１１に記載の半導体欠陥分類装置であって、
    　前記欠陥分類装置が、
    　前記欠陥検査装置または前記レビュー装置から欠陥座標を取得する手段と、
    　前記欠陥検査装置、前記レビュー装置、前記設計レイアウトパターンのいずれか一つから欠陥サイズを取得する手段と、
    　前記設計レイアウトパターンにおける前記欠陥座標の位置関係と前記欠陥サイズに基づいて、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類する手段と、を有することを特徴とする半導体欠陥分類装置。
  15. 　請求項１１および１３に記載の半導体欠陥分類装置であって、
    　前記欠陥分類装置が、
    　前記欠陥形状画像から輪郭線を抽出する手段と、
    　前記設計レイアウトパターンに前記輪郭線を重畳して、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類する手段と、を有することを特徴とする半導体欠陥分類装置。
  16. 　請求項１１から１５に記載の半導体欠陥分類装置であって、
    　前記欠陥分類装置が、
    　前記欠陥の重なり状態を、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類する手段と、を実行させる手段を有することを特徴とする半導体欠陥分類装置。
  17. 　請求項１１から１４に記載の半導体欠陥分類装置であって、
    　前記欠陥分類装置が、
    　前記欠陥の重なり状態を、前記欠陥形状画像の総面積と前記欠陥形状画像のパターン内の面積との比率に基づいて、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類する手段と、を有することを特徴とする半導体欠陥分類装置。
  18. 　請求項１５に記載の半導体欠陥分類装置であって、
    　前記欠陥分類装置が、
    　前記欠陥の重なり状態を、前記輪郭線の長さとパターンからはみ出した長さとの比率に基づいて、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類する手段と、を有することを特徴とする半導体欠陥分類装置。
  19. 　請求項１１から１８に記載の半導体欠陥分類装置であって、
    　前記欠陥分類装置が、
    　前記設計レイアウトパターンを拡幅、もしくは、縮退させて、
    　前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、欠陥分類する手段と、を有することを特徴とする半導体欠陥分類装置。
  20. 　請求項１１から１９に記載の半導体欠陥分類装置であって、
    　前記欠陥分類装置が、
    　前記欠陥の分類欠陥結果、あるいは、前記欠陥の近傍におけるパターン密度，面積率，最小スペース寸法，最小線幅のいずれか一つについて、チップ全体の傾向と比較する手段と、を有することを特徴とする半導体欠陥分類装置。
  21. 　半導体デバイスの欠陥を検出する欠陥検査装置と観察を行うレビュー装置によって前記欠陥を分類する欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　設計レイアウトの入力を受けるステップと、
    　前記欠陥検査装置もしくはレビュー装置から出力される欠陥情報の入力を受けるステップと、
    　前記欠陥情報に含まれる欠陥画像と重畳する前記設計レイアウトパターンのレイヤ指定を受けるステップと、
    　前記欠陥情報と前記設計レイアウトパターンの原点合わせ設定を受けるステップと、
    　前記欠陥画像と前記設計レイアウトパターンのパターンマッチングを行うステップと、
    　前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態に基づいて自動分類を行うステップと、を実行させることを特徴とする半導体欠陥分類プログラム。
  22. 　請求項２１に記載の半導体欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　前記欠陥画像と、欠陥を含まない参照画像との差分から欠陥形状画像を生成するステップと、
    　前記設計レイアウトパターンに前記欠陥形状画像を重畳して、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類するステップと、を実行させることを特徴とする半導体欠陥分類プログラム。
  23. 　請求項２１に記載の半導体欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　前記欠陥画像のパターン認識から欠陥形状画像を生成するステップと、
    　前記設計レイアウトパターンに前記欠陥形状画像を重畳して、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類するステップと、を実行させることを特徴とする半導体欠陥分類プログラム。
  24. 　請求項２１に記載の半導体欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　前記欠陥検査装置または前記レビュー装置から欠陥座標を取得するステップと、
    　前記欠陥検査装置、前記レビュー装置、前記設計レイアウトパターンのいずれか一つから欠陥サイズを取得するステップと、
    　前記設計レイアウトパターンにおける前記欠陥座標の位置関係と前記欠陥サイズに基づいて、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類するステップと、を実行させることを特徴とする半導体欠陥分類プログラム。
  25. 　請求項２１および２３に記載の半導体欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　前記欠陥形状画像から輪郭線を抽出するステップと、
    　前記設計レイアウトパターンに前記輪郭線を重畳して、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類するステップと、
    を実行させることを特徴とする半導体欠陥分類プログラム。
  26. 　請求項２１から２５に記載の半導体欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　前記欠陥の重なり状態を、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類するステップと、を実行させるステップを実行させることを特徴とする半導体欠陥分類プログラム。
  27. 　請求項２１から２４に記載の半導体欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　前記欠陥の重なり状態を、前記欠陥形状画像の総面積と前記欠陥形状画像のパターン内の面積との比率に基づいて、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類するステップと、を実行させることを特徴とする半導体欠陥分類プログラム。
  28. 　請求項２５に記載の半導体欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　前記欠陥の重なり状態を、前記輪郭線の長さとパターンからはみ出した長さとの比率に基づいて、パターン内にあるか、パターンに跨っているか、または、パターンの外にあるかによって、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、自動分類するステップと、を実行させることを特徴とする半導体欠陥分類プログラム。
  29. 　請求項２１から２８に記載の半導体欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　前記設計レイアウトパターンを拡幅、もしくは、縮退させることにより、前記欠陥と前記任意のレイヤのレイアウトパターンの重なり状態を判定して、欠陥分類するステップと、
    を実行させることを特徴とする半導体欠陥分類プログラム。
  30. 　請求項２１から２９に記載の半導体欠陥分類プログラムであって、
    　前記欠陥分類プログラムが、
    　前記欠陥の分類欠陥結果、あるいは、前記欠陥の近傍におけるパターン密度，面積率，最小スペース寸法，最小線幅のいずれか一つについて、チップ全体の傾向と比較するステップと、を実行させることを特徴とする半導体欠陥分類プログラム。
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