WO2010098076A1 - 蓄積型絶縁ゲート型電界効果型トランジスタ - Google Patents

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沖野泰之
小野瀬秀勝
横山夏樹
大野俊之
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Hitachi Ltd
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    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates

Definitions

  • the present invention relates to a storage type insulated gate field effect transistor (hereinafter simply referred to as storage type MOSFET).
  • Silicon carbide is a material that can reduce the loss of the FET because the breakdown electric field is about 10 times larger than that of Si, so that the drift layer that maintains the breakdown voltage can be made thin and high in concentration.
  • MOSFET which is one of power semiconductor elements using SiC
  • FIG. 1 This figure schematically shows the structure of the cross-sectional view shown in Patent Document 1 so that the cross-sectional view can be easily understood.
  • reference numeral 1 denotes an n + substrate serving as a drain region
  • 2 denotes an n ⁇ drift layer
  • 3 denotes a p base region
  • 4 denotes a p + contact region
  • 5 denotes an n + source region
  • 6 denotes an n ⁇ storage channel region
  • 7 is a gate insulating film
  • 8 is a gate electrode
  • 9 is an interlayer insulating film for electrically insulating the source / gate
  • 10 is a source electrode
  • 11 is a drain electrode.
  • the storage channel region 6 is depleted by the built-in potential with the p base region 3. As a result, no current flows in the storage channel region 6 and the transistor can be normally off.
  • the electric field strength in the interface vertical direction at the interface between the channel region and the gate insulating film is weaker than that of the MOSFET using the inversion layer. .
  • the force that attracts carriers to the interface is weak and is not easily affected by interface scattering. For this reason, channel mobility can be increased.
  • the on-resistance of the MOSFET is determined by the contact resistance between the source electrode and the source region, the source resistance, the channel resistance, the accumulation resistance, the JFET resistance, the drift resistance, the substrate resistance, and the contact resistance between the substrate and the drain electrode.
  • the proportion of channel resistance in the on-resistance is large, and may occupy more than half. Therefore, reducing the channel resistance leads to a reduction in on-resistance. Since the channel resistance is determined by the channel mobility and the carrier concentration, the on-resistance can be reduced by increasing the channel mobility.
  • the p base region 3 is formed by ion-implanting atoms such as Al into the n ⁇ drift layer 2.
  • SiC has a small diffusion coefficient of impurities, and a thermal diffusion method cannot be applied. For this reason, ion implantation with high energy is required, the crystal is damaged, and the crystallinity is deteriorated.
  • the storage channel region 6 is epitaxially grown on the p base region 3 whose crystallinity has deteriorated, the vicinity of the interface with the p base region 3 becomes an incomplete crystal including many crystal defects, and grows to a complete crystal. In order to achieve this, it is necessary to increase the film thickness.
  • the impurity concentration of the storage channel region 6 is preferably increased in order to increase the carrier concentration.
  • FIG. 11 shows the thickness of the depletion layer spreading to n-SiC when the donor impurity concentration of n-SiC is changed in a pn junction where the acceptor impurity concentration of p-SiC is 1 ⁇ 10 17 cm ⁇ 3. Is shown.
  • FIG. 12 is a graph showing an example of the relationship between the MOSFET breakdown voltage and the impurity concentration of the storage channel region made of SiC.
  • the concentration of the drift layer is 1 ⁇ 10 16 cm ⁇ 3 and the film thickness is 10 ⁇ m.
  • the on-resistance can be reduced by using the storage MOSFET as compared with the inversion MOSFET. However, it is desired to further reduce the on-resistance of the device while maintaining the normally-off characteristic.
  • the present invention has been made in view of the above points, and aims to further reduce the on-resistance while maintaining normally-off characteristics.
  • the present invention has the following basic structure. That is, the basic configuration of the first form is a drain region made of SiC of the first conductivity type, A drift layer made of SiC in contact with the drain region and having a first conductivity type and a lower impurity concentration than the drain region; A base region made of SiC of the second conductivity type provided in the drift layer; A source region made of SiC of a first conductivity type formed in the base region and having a higher impurity concentration than the drift layer; An accumulation channel region made of SiC of the first conductivity type epitaxially grown on the base region, the source region and the drift layer; A gate insulating film provided on the storage channel region; A gate electrode provided on the gate insulating film; A drain electrode connected to the drain region; A source electrode connected to at least the source region, The storage channel region is in contact with the gate insulating film in a region other than the first region, and a first region formed on the surface of each layer of the base region, the source region, and the drift layer
  • the impurity concentration of the second region is higher than the impurity concentration of the first region
  • the second region of the storage channel is depleted by a depletion layer extending from the base region and a depletion layer extending from the gate insulating film in a state where no voltage is applied to the gate electrode.
  • the storage channel region may be provided in a plurality of configurations.
  • a second mode according to the present invention is a mode in which the storage channel region is formed on a semiconductor substrate on which a semiconductor layer is epitaxially grown.
  • a drift layer, a base region, a source region, and the like are formed in advance on the semiconductor substrate.
  • the semiconductor substrate surface on which the drift layer, the base region, the source region, and the like are formed is basically a flat plate, and it is relatively easy to form the storage channel region and the like formed on the semiconductor substrate surface. is there.
  • the third form is a form in which the accumulation type channel region forms a groove on the surface of the semiconductor substrate, and is also formed on the surface of the groove. Since the groove surface is also used to form the storage channel region, it is useful for high integration.
  • the fourth form is a form in which the storage channel region is formed on the surface portion in the semiconductor substrate. Since the surface of the storage channel region is at the same position (level) as the surface of the semiconductor substrate for crystal growth, it is easy to form a gate insulating film formed on this surface.
  • the fifth form is a modification of the third form.
  • the storage channel region is formed in the semiconductor substrate, and the source region is formed so as to cover the surface in the thickness direction of the film constituting the storage channel region along the side wall of the groove.
  • An accumulation type channel region along the source region and the trench side wall is formed in the semiconductor substrate for crystal growth.
  • a gate insulating film can be formed along the semiconductor substrate surface.
  • the sixth mode includes a semiconductor region having the same conductivity type as these layers, including a part of the storage channel region and the drift layer, and a higher impurity concentration.
  • This semiconductor region having a high impurity concentration serves as a so-called accumulation region, and exhibits a low on-resistance as compared to the case without this region.
  • the storage channel second region has a depletion layer extending from the base region in a state where no voltage is applied to the gate electrode, Needless to say, the depletion layer extending from the gate insulating film is important. It should be noted that this depletion is sufficient to be set in accordance with the usual technical idea regarding the extension of the depletion layer in the field of semiconductor devices so far.
  • FIG. 1 is a cross-sectional view schematically showing a storage MOSFET according to a first embodiment of the present invention.
  • FIG. 2A is a cross-sectional view of the device showing the storage MOSFET according to the first embodiment of the present invention in the order of the manufacturing process.
  • FIG. 2B is a cross-sectional view of the device illustrating the storage MOSFET according to the first embodiment of the present invention in the order of the manufacturing process.
  • FIG. 2C is a cross-sectional view of the device illustrating the storage MOSFET according to the first embodiment of the present invention in the order of the manufacturing process.
  • FIG. 2D is a cross-sectional view of the device illustrating the storage MOSFET according to the first embodiment of the present invention in the order of the manufacturing process.
  • FIG. 2A is a cross-sectional view of the device showing the storage MOSFET according to the first embodiment of the present invention in the order of the manufacturing process.
  • FIG. 2B is a cross-sectional view of the device illustrating the
  • FIG. 2E is a cross-sectional view of the device illustrating the storage MOSFET according to the first embodiment of the present invention in the order of the manufacturing process.
  • FIG. 2F is a cross-sectional view of the device illustrating the storage MOSFET according to the first embodiment of the present invention in the order of the manufacturing process.
  • FIG. 3 is a sectional view schematically showing a storage MOSFET according to the second embodiment of the present invention.
  • FIG. 4A is a cross-sectional view of an apparatus showing storage MOSFETs according to Embodiment 2 of the present invention in the order of manufacturing steps.
  • FIG. 4B is a sectional view of the device showing the storage MOSFET according to the second embodiment of the present invention in the order of the manufacturing process.
  • FIG. 4C is a cross-sectional view of the device illustrating the storage MOSFET according to the second embodiment of the present invention in the order of the manufacturing process.
  • FIG. 4D is a cross-sectional view of the device illustrating the storage MOSFET according to the second embodiment of the present invention in the order of the manufacturing process.
  • FIG. 4E is a cross-sectional view of the device illustrating the storage MOSFET according to the second embodiment of the present invention in the order of the manufacturing process.
  • FIG. 4F is a cross-sectional view of the device illustrating the storage MOSFET according to the second embodiment of the present invention in the order of the manufacturing process.
  • FIG. 5 is a cross-sectional view schematically showing a storage MOSFET according to a third embodiment of the present invention.
  • FIG. 6A is a cross-sectional view of an apparatus showing storage MOSFETs according to Embodiment 3 of the present invention in the order of manufacturing steps.
  • FIG. 6B is a sectional view of the device showing the storage MOSFET according to the third embodiment of the present invention in the order of the manufacturing process.
  • FIG. 6C is a cross-sectional view of the device illustrating the storage MOSFET according to the third embodiment of the present invention in the order of the manufacturing process.
  • FIG. 6D is a cross-sectional view of the device illustrating the storage MOSFET according to the third embodiment of the present invention in the order of the manufacturing process.
  • FIG. 7 is a cross-sectional view schematically showing a storage MOSFET according to Embodiment 4 of the present invention.
  • FIG. 8A is a cross-sectional view of an apparatus showing storage type MOSFETs according to Embodiment 4 of the present invention in the order of manufacturing steps.
  • FIG. 8B is a cross-sectional view of an apparatus showing storage MOSFETs according to Embodiment 4 of the present invention in the order of manufacturing steps.
  • FIG. 8C is a cross-sectional view of an apparatus showing storage MOSFETs according to Embodiment 4 of the present invention in the order of manufacturing steps.
  • FIG. 8D is a cross-sectional view of the device illustrating the storage MOSFET according to the fourth embodiment of the present invention in the order of the manufacturing process.
  • FIG. 9 is a sectional view schematically showing a storage MOSFET according to the fifth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view showing a method for manufacturing a storage MOSFET according to Embodiment 5 of the present invention.
  • FIG. 11 is a diagram showing the relationship between the donor impurity concentration and the depletion layer thickness in the SiC pn junction.
  • FIG. 12 is a graph showing the relationship between the impurity concentration of the channel region and the breakdown voltage in the conventional storage MOSFET.
  • FIG. 13 is a diagram showing a reference example of the film configuration of the storage channel region of the present invention and the film configuration of the conventional storage channel region.
  • FIG. 14 shows the electric field strength at the interface between the gate insulating film and the storage channel region when an electric field of 3 MV / cm is applied to the gate insulating film with respect to the film configurations of A, B, C, and D in FIG.
  • FIG. 15 is a cross-sectional view schematically showing a conventional storage MOSFET.
  • channel resistance there are two aspects to consider in order to reduce device resistance, that is, channel resistance, carrier concentration and carrier mobility.
  • carrier mobility there are a side surface of the electric field strength at the interface and a side surface of the crystallinity of the channel region. Therefore, when the electronic effect which is the object of the present invention is taken into consideration, (1) the carrier concentration is increased by increasing the impurity concentration in the region where carriers travel, and (2) the interface between the channel region and the gate insulating film.
  • the carrier concentration is increased by increasing the impurity concentration in the region where carriers travel
  • the interface between the channel region and the gate insulating film Consider three measures to increase the carrier mobility by weakening the electric field strength in the direction perpendicular to the interface, and (3) increasing the channel mobility by increasing the film thickness of the channel region. It is effective.
  • the storage MOSFET according to the present invention has a storage channel channel second in which the impurity concentration of the storage channel region is low in the storage channel first region on the base region side and carriers on the gate insulating film side travel. High density was set in the area.
  • the channel resistance can be reduced by any one of the three methods for reducing the channel resistance or by the appearance of a plurality of effects therein. . The details will be described below.
  • FIG. 13 shows an example of the film configuration in the storage channel region formed so that the threshold voltages of the storage MOSFETs are approximately the same. It is a comparative example for directly comparing the effects of the present invention.
  • Examples A and B and Examples C and D respectively illustrate an example of a basic storage channel region and a mode in which a second region is added thereto.
  • the film can take many configurations other than those shown here.
  • FIG. 13 is the distance from the interface between the gate oxide film and the channel region, and indicates the thickness of the channel region.
  • the region near the interface of Examples B and D is the second region.
  • the channel region is SiC, and typical examples of the dopant are nitrogen or phosphorus.
  • the figure shows the impurity concentration in each region. In the lower part of FIG. 13, examples of the thicknesses of the first and second regions in each example are shown.
  • the impurity concentration on the interface side of the channel region is increased.
  • Example A is a conventional example in which a channel region is formed at a single concentration
  • Example B is an example of the present invention.
  • the impurity concentration in the region where carriers travel that is, in the vicinity of the interface between the channel region and the gate insulating film, is higher in B than in A, and the carrier concentration in B is higher. That is, in Examples A and B in which the storage channel region is formed so that the threshold voltages are approximately the same, as in the example according to the present invention, the impurity concentration on the gate insulating film side of the storage channel region is increased. , The on-resistance can be further reduced.
  • the present invention is useful even when the storage channel region is thick.
  • a comparison of these examples is shown in film configuration examples C and D in FIG. In this case as well, both are examples in which the threshold voltages are approximately the same.
  • the film thickness is made thicker than the film configuration examples A and B at a single concentration.
  • a film that can further reduce the channel resistance can be realized as in the film configuration example D, for example.
  • FIG. 14 shows an example of the electric field intensity distribution in the direction perpendicular to the interface at the interface between the channel region and the gate insulating film when an electric field of 3 MV / cm is applied to the gate insulating film with respect to Examples A to D in FIG. Shown in The horizontal axis represents the distance from the interface between the storage channel region and the gate insulating film, and the vertical axis represents the electric field strength at this interface. Compared to Example A, Example B has a weaker electric field strength at the interface. Also in the comparison between Examples C and D, the electric field strength at the interface is weak.
  • the film thickness of the entire channel region is thick, the effect appears less than the comparison between Examples A and B.
  • the electric field strength at the interface between the storage channel region and the gate insulating film can be reduced when the same threshold voltage is used.
  • the film of Example B compared to Example A can provide a device having a lower channel resistance, that is, an on-resistance.
  • (1) the carrier concentration is increased by increasing the impurity concentration in the region where the carrier travels, and (2) the interface vertical direction at the interface between the channel region and the gate insulating film. It is possible to satisfy the conditions of increasing the channel mobility by reducing the electric field strength of the film and (3) increasing the channel mobility by increasing the film thickness of the channel region. Is shown.
  • the film thickness of the storage channel second region is 10 nm or more. Since the epitaxial growth rate of SiC is usually several ⁇ m / hour, the channel region can be formed with good controllability when the film thickness is 10 nm or more.
  • the premise is that the storage MOSFET realizes a normally-off state.
  • the depletion layer thickness spreading to the storage channel second region is not thicker than the film thickness of the storage channel second region, Cannot be normally off. From the relationship between the impurity concentration and the depletion layer thickness shown in FIG. 11, when the impurity concentration of the storage channel second region is 1 ⁇ 10 18 cm ⁇ 3 or less, the depletion layer thickness spreading to the storage channel second region Can be 10 nm or more, and there is an effect that normally-off can be maintained.
  • the storage channel layer configuration is preferably set within the following range for practical use. That is, the thickness of the storage channel layer is usually set in the range of 110 nm to 710 nm. For the purposes of the present invention, the film thickness is preferably in the range of 200 nm to 500 nm, practically.
  • the storage channel is formed by being divided into the first region and the second region. Each of these areas is formed with the following settings.
  • the first region of the storage channel (that is, the region farther from the interface between the semiconductor layer and the gate insulating film) has a film thickness of typically 100 nm to 700 nm and an impurity concentration of typically 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10. It is set in the range of 16 cm ⁇ 3 .
  • the thickness is preferably 100 nm to 500 nm, and the impurity concentration is preferably in the range of 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3 in terms of practical use.
  • the second region of the storage channel typically has a film thickness of 10 nm to 100 nm, and the impurity concentration is typically 1 ⁇ 10 16 cm ⁇ 3 to 2 It is set in the range of ⁇ 10 17 cm ⁇ 3 .
  • the impurity concentration is preferably in the range of 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 from a practical standpoint.
  • the difference in impurity concentration between the first and second regions is usually a difference of about 50% or more, preferably a difference of about one digit or more.
  • the channel length is in the range of about 0.5 ⁇ m to 2 ⁇ m. Nitrogen, phosphorus, or the like can be used as the impurity.
  • the depletion layer thickness spreading to the storage channel second region must be larger than the film thickness of the storage channel second region. That is, it is important that the second region of the storage channel is depleted by a depletion layer extending from the base region and a depletion layer extending from the gate insulating film in a state where no voltage is applied to the gate electrode. is there.
  • the first and second regions of the storage channel are set in consideration of the breakdown voltage of the device, the on-resistance, the extension of the depletion layer to be the storage type, and the like.
  • a drain region which is the main part of the present invention, has been described in detail, other parts related to the MOSFET may be configured according to the conventional storage MOSFET technology.
  • a drain region, a drift layer, a base layer, a base electrode, a source layer, a source electrode, a gate insulating film, and a gate electrode formed on a SiC substrate are set corresponding to the characteristics required for the MOSFET.
  • FIG. 1 is a cross-sectional view of the main part showing a first embodiment of a storage MOSFET of the present invention.
  • the main configuration of this example is as follows.
  • An n ⁇ type drift layer 2 (hereinafter abbreviated as “n ⁇ drift layer 2”) is laminated on an n + type ⁇ SiC substrate 1 (hereinafter abbreviated as “SiC substrate 1”).
  • a p-type base region 3 (hereinafter abbreviated as p-base region 3) is formed in a predetermined region in the surface layer portion of the n ⁇ drift layer 2, and an n + -type source region 5 (hereinafter referred to as “p-type base region 3”) is formed in the p-base region 3.
  • p + source region 5 a p + -type contact region 4 (hereinafter abbreviated as “p + contact region 4”) is formed in contact with the n + source region 5.
  • p + contact region 4 is formed in contact with the n + source
  • the surface portion including the p base region 3, the n + source region 5 and the n ⁇ drift layer 2 has an n ⁇ -type storage channel first region (hereinafter, abbreviated as n ⁇ storage type channel first region). 6) and an n-type storage channel second region (hereinafter abbreviated as an n-storage channel second region) 12 are formed.
  • a gate electrode 8 is disposed on the n storage channel second region 12 via a gate insulating film 7, and the gate electrode 8 is covered with an interlayer insulating film 9.
  • a source electrode 10 is formed so as to contact the p + contact region 4 and the n + source region 5, and a drain electrode 11 is formed on the lower surface of the n + -SiC substrate 1.
  • the most important feature of the structure of the present embodiment is that the impurity concentration of the n - storage channel second region 12 is higher than the impurity concentration of the n - storage channel first region 6.
  • a typical configuration of the storage channel region in this example is that the n - storage channel first region 6 has an impurity concentration of 3 ⁇ 10 15 cm ⁇ 3 , a film thickness of 200 nm, and an n-type storage channel first region.
  • the two regions 12 have an impurity concentration of 5 ⁇ 10 16 cm ⁇ 3 and a film thickness of 50 nm.
  • the planar configuration is a structure in which the p base regions 3 are repeatedly arranged as stripes or squares.
  • the operation of the storage MOSFET of this embodiment will be described.
  • a positive voltage is applied to the gate electrode 8 in a state where a voltage is applied between the drain electrode 11 and the source electrode 10
  • an electron accumulation layer is formed on the surface layer of the n accumulation channel second region 12.
  • a current flows through the source electrode 10 through the region 6 and the source region 5.
  • the n ⁇ type first region 6 of the storage channel has a lower resistance than the n type second region of the storage channel because the impurity concentration is lower.
  • the ratio of the channel resistance to the surface layer of the n-type second region 12 of the storage channel is large. For this reason, the on-resistance of the entire device can be reduced by adjusting the channel resistance of the n-type second region 12 of the storage channel.
  • the second region of the storage channel is set to be depleted by a depletion layer extending from the base region and a depletion layer extending from the gate insulating film in a state where no voltage is applied to the gate electrode. Therefore, when the voltage applied to the gate electrode 8 is removed, the second region 12 of the storage channel is completely depleted by the depletion layer extending from the base region 3, and the drain electrode 11 and the source electrode 10 are electrically connected. Isolated and exhibits a switching function.
  • the storage channel region is formed by two channel regions of the first region 6 and the second region 12, so that (1) the channel region is compared with the case where the channel region is formed at a single concentration.
  • the channel resistance can be reduced by three effects: (2) the electric field strength at the interface between the channel region and the gate insulating film is weak, and (3) the channel region is thick. Indicates on-resistance.
  • FIG. 2A to 2F are schematic cross-sectional views for explaining a process for forming the storage MOSFET according to the first embodiment.
  • a substrate on which an n ⁇ drift layer 2 is laminated on an SiC substrate 1 is prepared.
  • an ion implantation mask material 20 is patterned into the n ⁇ drift layer 2 formed on the SiC substrate 1, and Al21 is ion-implanted to form the p-type base region 3 (step a: FIG. 2A).
  • the ion implantation conditions at this time are a dose of 3 ⁇ 10 13 cm ⁇ 2 .
  • the p-type base region 3 is formed with a doping concentration of about 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 and a thickness of about 0.5 to 3.0 ⁇ m.
  • the ion implantation mask material 22 is patterned on the surfaces of the n ⁇ drift layer 2 and the p-type base region 3, and Al 23 is ionized to form the p + contact region 4. Inject (step b: FIG. 2B).
  • n + source region 5 In order to form the n + source region 5 by patterning the ion implantation mask material 24 on the surfaces of the n ⁇ layer 2, the p-type base region 3 and the p + contact region 4 after removing the ion implantation mask material 22. Nitrogen 25 is ion-implanted (step c: FIG. 2C).
  • the n ⁇ -type first region of the storage channel is formed on the surface layer portions of the n ⁇ drift layer 2, the p base region 3, the p + contact region 4 and the n + source region 5 by LPCVD (Low Pressure Chemical Vapor Deposition). 6 and the n-type second region 12 of the storage channel are epitaxially grown.
  • the growth temperature is 1600 ° C.
  • hydrogen is used as the carrier gas
  • monosilane and propane are used as the source gas
  • nitrogen is used as the dopant gas.
  • the growth pressure is 12 kPa
  • the hydrogen flow rate is 40 slm
  • the monosilane flow rate is 6.67 sccm
  • the propane flow rate is 3.33 sccm.
  • the nitrogen flow rate after the start of growth was set to 0.07 sccm, and after 200 seconds had elapsed, the nitrogen flow rate was set to 2 sccm and grown for another 50 seconds, so that an impurity concentration of 3 ⁇ 10 15 cm ⁇ 3 and a film thickness of 200 nm was obtained.
  • the n ⁇ -type first region 6 and the storage channel n-type second region 12 having an impurity concentration of 5 ⁇ 10 16 cm ⁇ 3 and a film thickness of 50 nm can be formed continuously (step d: FIG. 2D). ).
  • the structure of the storage channel region is as shown by the film structure B in FIG.
  • the gate insulating film 7 is formed by thermal oxidation at about 1200 ° C., and the gate electrode 8 is formed from polycrystalline silicon. Thereafter, an insulating interlayer 9 is formed on the surface of the gate electrode 8 (step e: FIG. 2E).
  • the etching mask material 26 is patterned on the interlayer insulating film 9, and the interlayer insulating film 9, the gate insulating film 7, the storage channel n-type second region 12 and the storage channel n - type first region 6 are dry-etched.
  • the drain electrode 11 is formed on the surface of the n + substrate 1 after removing the mask material 26.
  • the source electrode 10 is formed in a predetermined contact window from which the p + contact region 4 and the n + source region 5 are exposed, whereby the storage type MOSFET shown in FIG. 1 is completed.
  • the film thickness range of the first region in the above-mentioned storage channel 100 nm to 700 nm, and the impurity concentration range of 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 16 cm ⁇ 3 .
  • the main example is the film configuration example of the storage channel shown in Table 1.
  • FIG. 3 is a cross-sectional view of the main part showing a second embodiment of the storage MOSFET of the present invention.
  • This example is an example of a trench type storage MOSFET.
  • the first embodiment is a planar MOSFET, the trench type is effective for increasing the degree of integration and reducing the on-resistance.
  • the main configuration of this example is as follows.
  • An n ⁇ drift layer 2 is stacked on the n + SiC substrate 1.
  • a p base region 3 is formed in a predetermined region in the surface layer portion of the n ⁇ drift layer 2, and a p + contact region 4 and an n + source region 5 are formed in the p base region 3.
  • the p ⁇ base region 3 and the n + source region 5 are in contact with the side wall, and the n ⁇ drift layer 2 has a depth such that the lower end reaches a region other than the p base region 3 and the n + source region 5.
  • a groove 13 is formed.
  • an n ⁇ storage channel first region 6 and an n storage channel second region 12 are formed on the surface portion of the trench 13 so as to be connected to the n + source region 5.
  • the second region of the storage channel is set to be depleted by a depletion layer extending from the base region and a depletion layer extending from the gate insulating film in a state where no voltage is applied to the gate electrode. Needless to say.
  • a gate electrode 8 is disposed on the surface portion of the n-type second region 12 of the storage channel via the gate insulating film 7.
  • the gate electrode 8 is covered with an interlayer insulating film 9.
  • a source electrode 10 is formed so as to be in contact with the p + contact region 4 and the n + source region 5, and a drain electrode 11 is formed on the lower surface of the n + -SiC substrate 1.
  • the same part as FIG. 1 was shown with the same code
  • the channel region is formed along the groove 13 perpendicular to the SiC substrate surface. Therefore, the unit cell can be made smaller as compared with the first embodiment in which the channel region is formed in parallel to the substrate surface. For this reason, as compared with the example of the first embodiment, the degree of integration of the semiconductor device is increased, and the low unit resistance is exhibited due to the small unit cell.
  • the storage channel second region 12 is completely depleted by the depletion layer extending from the base region 3, and the drain electrode 11 and the source electrode 10 are electrically insulated, and switching is performed. Indicates function.
  • FIG. 4A to 4F are schematic cross-sectional views for explaining a process for forming the storage MOSFET according to the second embodiment.
  • a substrate in which an n ⁇ drift layer 2 is laminated on an n + type SiC substrate 1 (hereinafter abbreviated as SiC substrate 1) is prepared.
  • SiC substrate 1 n + type SiC substrate 1
  • Al27 is ion-implanted (step a: FIG. 4A).
  • the ion implantation conditions at this time are a dose of 3 ⁇ 10 13 cm ⁇ 2 .
  • the p base region 3 is formed with a doping concentration of about 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 and a thickness of about 0.5 to 3.0 ⁇ m.
  • the ion implantation mask material 28 is patterned in the p base region 3 and Al 29 is ion implanted to form the p + contact region 4 (step b: FIG. 4B).
  • the ion implantation mask material 30 is patterned in the p + contact region 4, and nitrogen 31 is ion implanted to form the n + source region 5 (step c: FIG. 4C).
  • step d After removing the ion implantation mask material 30, heat treatment is performed at 1700 ° C. in order to activate the implanted Al and nitrogen. After the heat treatment, the etching mask material 32 is patterned on the p + contact region 4 and the n + source region 5, and the trench 13 is formed by dry etching (step d: FIG. 4D).
  • the specification of the trench is set in consideration of the degree of device integration. Usually, a width of several ⁇ m is frequently used as the width of the trench.
  • the depth of the trench is of course set in consideration of the thickness of the semiconductor layer to be laminated, etc., but most are about 1 ⁇ m to 2 ⁇ m.
  • n ⁇ storage channel first region 6 and n storage channel second region 12 are formed on the surface layers of n ⁇ layer 2, p base region 3, p + contact region 4 and n + source region 5 by LPCVD. Epitaxially grow.
  • the growth temperature is 1600 ° C.
  • hydrogen is used as the carrier gas
  • monosilane and propane are used as the source gas
  • nitrogen is used as the dopant gas.
  • the growth pressure is 12 kPa
  • the hydrogen flow rate is 40 slm
  • the monosilane flow rate is 6.67 sccm
  • the propane flow rate is 3.33 sccm.
  • the nitrogen flow rate after the start of growth was set to 0.07 sccm, and after 200 seconds, the nitrogen flow rate was set to 2 sccm, and the growth was further performed for 50 seconds, so that the concentration shown in the film configuration B of FIG. 13 was 3 ⁇ 10 15 cm ⁇ 3 ,
  • the n - storage channel first region 6 having a film thickness of 200 nm and the n - storage channel second region 12 having a concentration of 5 ⁇ 10 16 cm ⁇ 3 and a film thickness of 50 nm can be continuously formed (step e). : FIG. 4E).
  • the gate insulating film 7 is formed by thermal oxidation at about 1200 ° C., and the gate electrode 8 is formed from polycrystalline silicon. Thereafter, an insulating interlayer 9 is formed on the surface of the gate electrode 8 (step f: FIG. 4F). Subsequent steps are the same as step f of the first embodiment, and a contact window in which the p + contact region 4 and the n + source region 5 are exposed is opened. Thereafter, the drain electrode 11 is formed on the surface of the n + substrate 1. Then, by forming the source electrode 10 in a predetermined contact window where the p + contact region 4 and the n + source region 5 are exposed, the storage type MOSFET of Example 2 shown in FIG. 3 is completed.
  • the film thickness range of the first region in the above-mentioned storage channel 100 nm to 700 nm, and the impurity concentration range, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 16 cm ⁇ 3 .
  • the breakdown voltage of the device and the on-state of the second region in the storage channel are within a range of 10 nm to 100 nm and an impurity concentration range of 1 ⁇ 10 16 cm ⁇ 3 to 2 ⁇ 10 17 cm ⁇ 3. It is set in consideration of resistance, elongation of a depletion layer to be a storage type, and the same characteristics as described above can be obtained. By applying the storage channel film configuration example shown in Table 1, the same characteristics can be obtained.
  • FIG. 5 is a cross-sectional view of the main part showing a third embodiment of the storage MOSFET of the present invention.
  • the manufacturing process in the first and second embodiments is simplified.
  • the same parts as those in the previous examples are indicated by the same reference numerals.
  • Example 1 and Example 2 after the heat treatment at 1700 ° C. for activating the impurity, the n ⁇ storage channel first region 6 and the n storage channel second region 12 were epitaxially grown. Therefore, the p + contact region 4 and the n + source region 5 must be formed first. Therefore, when the contact window is opened on the p + contact region 4 and the n + source region 5, it is necessary to dry-etch the n - storage channel first region 6 and the n storage channel second region 12. However, in this process, the end point of dry etching cannot be determined, so that there is a problem that it takes time to set conditions.
  • the step of opening a contact window on the p + contact region 4 and the n + source region 5 is a step of dry etching the insulating film on SiC.
  • This process has an advantage that the process can be simplified because the end point can be easily determined because of the dry etching of the insulating layer.
  • FIG. 6A to 6D are schematic cross-sectional views for explaining a process for forming the storage MOSFET of the third embodiment.
  • the p base region 3 is formed in the n ⁇ drift layer 2 formed on the SiC semiconductor substrate.
  • the n ⁇ storage channel first region 6 and the n storage channel second region 12 are epitaxially grown on the surface portions of the n ⁇ layer 2 and the p base region 3 by LPCVD.
  • the growth temperature is 1600 ° C.
  • hydrogen is used as the carrier gas
  • monosilane and propane are used as the source gas
  • nitrogen is used as the dopant gas.
  • the growth pressure is 12 kPa
  • the hydrogen flow rate is 40 slm
  • the monosilane flow rate is 6.67 sccm
  • the propane flow rate is 3.33 sccm.
  • the nitrogen flow rate after the start of growth was set to 0.07 sccm, and after 200 seconds, the nitrogen flow rate was set to 2 sccm, and the growth was further performed for 50 seconds, so that the concentration shown in the film configuration B of FIG. 13 was 3 ⁇ 10 15 cm ⁇ 3
  • the n - storage type channel first region 6 having a film thickness of 200 nm and the n - storage type channel second region 12 having a concentration of 5 ⁇ 10 16 cm ⁇ 3 and a film thickness of 50 nm can be continuously formed (step a). : FIG. 6A).
  • the ion implantation mask material 33 is patterned in the n-storage channel second region 12, and Al 34 is ion-implanted to form the p + contact region 4 (step b: FIG. 6B).
  • Step c FIG. 6C.
  • a gate insulating film 7, a gate electrode 8, and an interlayer insulating film 9 are formed in the same manner as in FIG.
  • an etching mask material 37 is patterned on the interlayer insulating film 9. Using this pattern, the interlayer insulating film 9 and the gate insulating film 7 are processed by dry etching to form a contact window in which the p + contact region 4 and the n + source region 5 are exposed.
  • the contact window can be opened only by the dry etching of the insulating film, the end point of the dry etching can be determined, and the process is easy (process d: FIG. 6D).
  • the subsequent steps are not shown in the figure, but are ordinary steps. That is, the drain electrode 11 is formed on the surface of the n + substrate 1, and the source electrode 10 is formed in a predetermined contact window from which the p + contact region 4 and the n + source region 5 are exposed, as shown in FIG.
  • the storage MOSFET of Example 3 is completed.
  • the film thickness range of the first region in the above-mentioned storage channel 100 nm to 700 nm, and the impurity concentration range, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 16 cm ⁇ 3 .
  • the breakdown voltage of the device and the on-state of the second region in the storage channel are within a range of 10 nm to 100 nm and an impurity concentration range of 1 ⁇ 10 16 cm ⁇ 3 to 2 ⁇ 10 17 cm ⁇ 3. It is set in consideration of resistance, elongation of a depletion layer to be a storage type, and the same characteristics as described above can be obtained.
  • the storage channel film configuration example shown in Table 1 the same characteristics can be obtained.
  • FIG. 7 is a cross-sectional view of the main part showing a fourth embodiment of the storage type MOSFET of the present invention. This simplifies the process for the trench type storage MOSFET.
  • the step of forming the p + contact region 4 and the n + source region 5 after epitaxially growing the n ⁇ storage channel first region 6 and the n storage channel second region 12 in the same manner as in the third embodiment is a trench type storage type. Applies to MOSFET. Similar to the third embodiment, the process of opening the contact window on the p + contact region 4 and the n + source region 5 is a process of dry etching the insulating film on the SiC, so that the end point can be determined. There is an effect that the process can be simplified as compared with the second embodiment which cannot. Further, since the present embodiment is a trench type, the degree of integration of unit cells is increased and the on-resistance of the device can be reduced as compared with the planar type of the third embodiment.
  • the other configuration and manufacturing method are the same as those in the previous examples.
  • the specification of the trench is the same as that in the above-described example, and is set in consideration of the degree of device integration. Usually, a width of several ⁇ m is frequently used as the width of the trench.
  • the depth of the trench is of course set in consideration of the thickness of the semiconductor layer to be laminated, etc., but most are about 1 ⁇ m to 2 ⁇ m.
  • FIG. 8A to 8D are schematic processes for forming the storage MOSFET of the fourth embodiment.
  • an etching mask material 38 is patterned on the p base region 3, and the trench 13 is formed by dry etching (step a: FIG. 8A). ).
  • the n ⁇ storage type channel first region 6 and the n storage type channel second region 12 are epitaxially grown on the surface portions of the n ⁇ layer 2 and the p base region 3 by LPCVD.
  • the growth temperature is 1600 ° C.
  • hydrogen is used as the carrier gas
  • monosilane and propane are used as the source gas
  • nitrogen is used as the dopant gas.
  • the growth pressure is 12 kPa
  • the hydrogen flow rate is 40 slm
  • the monosilane flow rate is 6.67 sccm
  • the propane flow rate is 3.33 sccm.
  • the nitrogen flow rate after the start of growth was set to 0.07 sccm, and after 200 seconds, the nitrogen flow rate was set to 2 sccm, and the growth was further performed for 50 seconds, so that the concentration shown in the film configuration B of FIG. 13 was 3 ⁇ 10 15 cm ⁇ 3 ,
  • the n - storage channel first region 6 having a film thickness of 200 nm and the n - storage channel second region 12 having a concentration of 5 ⁇ 10 16 cm ⁇ 3 and a film thickness of 50 nm can be continuously formed (step b). : FIG. 8B).
  • the ion implantation mask material 39 is patterned in the n-storage channel second region 12, and Al 40 is ion-implanted to form the p + contact region 4 (step c: FIG. 8C).
  • the ion implantation mask material 41 is patterned in the p + contact region 4 and the n storage channel second region 12, and nitrogen 42 is ion implanted to form the n + source region 5 (process) d: FIG. 8D).
  • heat treatment is performed at 1700 ° C. in order to activate the implanted Al and nitrogen.
  • a gate insulating film 7, a gate electrode 8, and an interlayer insulating film 9 are formed in the same manner as in FIG. Then, the interlayer insulating film 9 and the gate insulating film 7 are processed by dry etching to form a contact window in which the p + contact region 4 and the n + source region 5 are exposed. Since the contact window can be opened only by dry etching of the insulating film, the process is easy. Thereafter, the drain electrode 11 is formed on the surface of the n + substrate 1, and the source electrode 10 is formed in a predetermined contact window where the p + contact region 4 and the n + source region 5 are exposed, as shown in FIG. The storage MOSFET of Example 4 is completed.
  • the film thickness range of the first region in the above-mentioned storage channel 100 nm to 700 nm, and the impurity concentration range, 5 ⁇ 10 14 cm ⁇ 3 to 5 ⁇ 10 16 cm ⁇ 3 .
  • the breakdown voltage of the device and the on-state of the second region in the storage channel are within a range of 10 nm to 100 nm and an impurity concentration range of 1 ⁇ 10 16 cm ⁇ 3 to 2 ⁇ 10 17 cm ⁇ 3.
  • the characteristics equivalent to the above can be obtained in a setting that takes into account the resistance and the elongation of the depletion layer that should be the storage type. The same characteristics can be obtained by applying the storage channel film configuration example shown in Table 1 above.
  • FIG. 9 is a cross-sectional view of the main part showing a fifth embodiment of the storage type MOSFET of the present invention.
  • This example is a configuration example in which the on-resistance of the device can be further reduced as compared with the previous examples.
  • this example is a form in which the accumulation resistance and thus the on-resistance are further reduced by making the impurity concentration of the accumulation region higher than that of the drift layer or the storage channel region. That is, in the first and third embodiments, the accumulation resistance increases because the accumulation channel has the n ⁇ -type first region 6 in the accumulation region. However, in this embodiment, for example, nitrogen is ion-implanted into the accumulation region to increase the impurity concentration, thereby suppressing an increase in the accumulation resistance and further reducing the on-resistance.
  • FIG. 10 is a cross-sectional view showing a schematic process for forming the storage MOSFET of the fifth embodiment. 6A and 6B shown in the third embodiment, the p base region 3, the storage channel n - type first region 6, the storage channel n-type second region 12 and the p + contact region 4 are formed. Form. At the same time when the n + source region 5 is formed, the n + type accumulation region 45 is formed. Therefore, the ion implantation mask material 43 is patterned in the p + contact region 4 and the storage channel n-type second region 12, and nitrogen 44 is ion-implanted (step a: FIG. 10).
  • the n + source region 5 and the n + type accumulation region 45 are formed at the same time, this can be realized with the same number of steps as in the third embodiment.
  • the n + -type accumulation region typically uses a depth of about 300 nm to 500 nm, but is set in consideration of the breakdown voltage of the device.
  • the number of processes for forming the accumulation region 45 does not increase, and an on-resistance lower than that of the third embodiment can be realized with the same number of processes as the third embodiment.
  • the breakdown voltage and on-resistance of the device are basically determined in the range of the first region in the storage channel and the range of the impurity concentration, and further in the range of the second region in the film thickness and impurity concentration.
  • the setting is made in consideration of the elongation of the depletion layer to be the storage type, and the same characteristics as described above can be obtained.
  • a drain region made of SiC of the first conductivity type A drift layer made of SiC in contact with the drain region and having a first conductivity type and a lower impurity concentration than the drain region; A base region made of SiC of the second conductivity type provided in the drift layer; A source region made of SiC of a first conductivity type formed in the base region and having a higher impurity concentration than the drift layer; An accumulation channel region made of SiC of the first conductivity type epitaxially grown on the base region, the source region and the drift layer; A gate insulating film provided on the storage channel region; A gate electrode provided on the gate insulating film; A drain electrode connected to the drain region; A source electrode connected to at least the source region, The storage channel region is in contact with the gate insulating film in a region other than the first region, and a first region formed on the surface of each layer of the base region, the source region, and the drift layer or a part of the surface.
  • the impurity concentration of the second region is higher than the impurity concentration of the first region
  • the second region of the storage channel is depleted by a depletion layer extending from the base region and a depletion layer extending from the gate insulating film in a state where no voltage is applied to the gate electrode.
  • a drain region made of SiC of the first conductivity type (2) a drain region made of SiC of the first conductivity type; A drift layer made of SiC in contact with the drain region and having a first conductivity type and a lower impurity concentration than the drain region; A base region made of SiC of the second conductivity type provided in the drift layer; A storage channel region epitaxially grown on the base region and the drift layer and made of first conductivity type SiC; A source region made of SiC having a first conductivity type and a higher impurity concentration than the drift layer formed in the base region in contact with a side surface of the storage channel region; A gate insulating film provided on the storage channel region; A gate electrode provided on the gate insulating film; A drain electrode connected to the drain region; A source electrode connected to at least the source region,
  • the storage channel region has a first region formed on the base region and the drift layer, and a second region in contact with the gate insulating film in a region other than the first region, The impurity concentration of the second region is
  • a drain region made of SiC of the first conductivity type A drift layer made of SiC in contact with the drain region and having a first conductivity type and a lower impurity concentration than the drain region; A base region made of SiC of the second conductivity type provided in the drift layer; A source region made of SiC having a first conductivity type and a higher impurity concentration than the drift layer provided on the base region; A groove provided in the drift layer so as to be in contact with the side walls of the base region and the source region and have a lower end reaching a semiconductor region other than the base region and the source region; A storage channel region epitaxially grown at least on the surface of the groove and made of first conductivity type SiC; A gate insulating film provided in contact with the storage channel region; A gate electrode provided in contact with the gate insulating film; A drain electrode connected to the drain region; A source electrode connected to at least the source region,
  • the storage channel region includes a first region formed on the surface of the groove, and a second region that is a region other than the first
  • the groove is provided in the drift layer so as to be in contact with the side wall of the base region and have a lower end reaching a region other than the base region.
  • a storage channel region epitaxially grown on the surface of the groove and made of first conductivity type SiC;
  • the source region is configured as a SiC region having a higher impurity concentration than the drift layer formed on the side surface of the storage channel region and the upper surface of the base region,
  • the storage type insulated gate field effect transistor, wherein the gate insulating film is formed on the surface of the storage type channel region and the side surface of the source region.
  • a storage type insulated gate field effect transistor according to (2) A part or all of the first region and the second region of the storage channel other than the base region have a higher impurity concentration than the second region of the first channel and the storage channel.
  • n + type SiC substrate 1: n + type SiC substrate, 2: n ⁇ type drift layer, 3: p type base region, 4: p + type contact region, 5: n + type source region, 6: n ⁇ type first of accumulation type channel Region 7: Gate insulating film 8: Gate electrode 10: Source electrode 11: Drain electrode 12: Storage channel n-type second region 45: n + -type accumulation region

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　ノーマリオフ特性を保持しながら、オン抵抗を、これまでの例より下げることができる蓄積型ＭＯＳＦＥＴを提供するために、本発明の蓄積型ＭＯＳＦＥＴはｎ＋型ＳｉＣをドレイン領域とし、ｎ＋型ドレイン領域に接するｎ－型ＳｉＣドリフト層と、ｎ－型ドリフト層内のｐ型ＳｉＣのベース領域と、ｐ型ベース領域内のｎ＋型ＳｉＣのソース領域と、ｐ型ベース領域、ｎ＋型ソース領域及びｎ－型ドリフト層の表層部に形成されるｎ－型ＳｉＣの蓄積型チャネル領域とを備える。ゲート絶縁膜は蓄積型チャネル領域上に設けられ、この蓄積型チャネル領域は、ｐ型ベース領域から一定の厚さで形成された第１領域と、第１領域以外の領域である第２領域とを備え、第２領域の不純物濃度は、第１領域の不純物濃度よりも高い。

Description

蓄積型絶縁ゲート型電界効果型トランジスタ
　本発明は、蓄積型絶縁ゲート型電界効果型トランジスタ（以下、単に、蓄積型ＭＯＳＦＥＴと略称する）に関するものである。
　シリコンカーバイド（ＳｉＣ）は、絶縁破壊電界がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト層を薄く、且つ高濃度にすることができるため、ＦＥＴの損失を低減できる材料である。ＳｉＣを用いたパワー半導体素子の一つであるＭＯＳＦＥＴの例として、特開平１０－３０８５１０号公報の構造がある（特許文献１）。その主要部を図１５に示す。この図は、前記特許文献１に示される断面図を理解を容易になす為に、その構造を模式的に示したものである。図において、符号１はドレイン領域となるｎ＋基板、２はｎ－ドリフト層、３はｐベース領域、４はｐ＋コンタクト領域、５はｎ＋ソース領域、６はｎ－蓄積型チャネル領域、７はゲート絶縁膜、８はゲート電極、９はソース／ゲート間を電気的に絶縁するための層間絶縁膜、１０はソース電極、１１はドレイン電極である。
　このＭＯＳＦＥＴの動作としては、ドレイン電極１１とソース電極１０との間に電圧が印加された状態で、ゲート電極８に正の電圧が印加されると、蓄積型チャネル領域６の表層に電子の蓄積層が形成される。その結果、ドレイン電極１１からドレイン領域１、ドリフト層２、蓄積型チャネル領域６、ソース領域５を経て、ソース電極１０に電流が流れる。
　また、ゲート電極８の電位を零にすると、蓄積型チャネル領域６はｐベース領域３とのビルトインポテンシャルによって空乏化される。その結果、蓄積型チャネル領域６には電流が流れなくなり、ノーマリオフとすることができる。
特開平１０－３０８５１０号公報
「Journal of ELECTRONIC MATERIALS」 ２００８年、第３７巻、第５号、ｐ．６４６－６５４
　前記特開平１０－３０８５１０号公報の例を代表例として示した蓄積型ＭＯＳＦＥＴにおいては、反転層を用いるＭＯＳＦＥＴに比べて、チャネル領域とゲート絶縁膜との界面における界面垂直方向の電界強度が弱くなる。その結果、キャリアが界面に引きつけられる力が弱く、界面散乱の影響を受けにくい。この為、チャネル移動度を大きくできる。ＭＯＳＦＥＴのオン抵抗は、ソース電極とソース領域とのコンタクト抵抗、ソース抵抗、チャネル抵抗、アキュームレーション抵抗、ＪＦＥＴ抵抗、ドリフト抵抗、基板抵抗、基板とドレイン電極とのコンタクト抵抗によって決定される。ＳｉＣを用いたＭＯＳＦＥＴでは、オン抵抗のうちチャネル抵抗の占める割合が大きく、半分以上を占める場合もある。よって、チャネル抵抗を低減することがオン抵抗低減につながる。チャネル抵抗は、チャネル移動度とキャリア濃度で決まるので、チャネル移動度を大きくすることでオン抵抗の低減を図る事が出来る。
　一般に、ｐベース領域３は、ｎ－ドリフト層２へＡｌなどの原子をイオン注入することで形成されるが、ＳｉＣでは不純物の拡散係数が小さく、熱拡散の手法を適用できない。このため、高エネルギーでのイオン注入が必要となり、結晶にダメージが入って結晶性が劣化してしまう。蓄積型チャネル領域６は結晶性が劣化したｐベース領域３上にエピタキシャル成長されるため、ｐベース領域３との界面近傍は結晶欠陥を多数含む不完全な結晶となってしまい、完全な結晶まで成長させるには膜厚を厚くする必要がある。
　結晶欠陥を多数含む不完全な結晶中での移動度は完全な結晶中での移動度に比べて低下してしまうため、蓄積型チャネルを用いてもチャネル移動度はバルク移動度に比べて小さくなってしまう。チャネル移動度を大きくするには、キャリアが走行する部分、すなわちゲート絶縁膜とチャネル領域との界面近傍の結晶性を回復させる必要がある。イオン注入をして結晶性が劣化した領域上にチャネル領域をエピタキシャル成長させると、チャネル領域の膜厚の増加とともにチャネル移動度が増加し、膜厚５００ｎｍでチャネル移動度の増加が飽和する。こうした背景は、例えば「Journal of ELECTRONIC MATERIALS」 ２００８年、第３７巻、第５号、ｐ．６４６－６５４に見られる（非特許文献１）。
　又、チャネル抵抗を低減するには、チャネル内のキャリア濃度を高くすることも有効である。キャリア濃度は蓄積型チャネル領域６の不純物濃度で決定されるため、キャリア濃度を高くするには、蓄積型チャネル領域６の不純物濃度を高くするのがよい。
　しかしながら、蓄積型チャネル領域６の膜厚を厚く、且つ不純物濃度を高くしていくと、ゲート電極８の電位が零であるときに蓄積型チャネル領域６を完全空乏化できなくなるため、ノーマリオンとなってしまう。フェールセーフの観点からはノーマリオフが望ましく、ノーマリオフを満たす蓄積型チャネル領域の膜厚と不純物濃度にはトレードオフの関係がある。図１１の例は、ｐ－ＳｉＣのアクセプタ不純物濃度が１×１０１７ｃｍ－３のｐｎ接合において、ｎ－ＳｉＣのドナー不純物濃度を変化させていったときのｎ－ＳｉＣに拡がる空乏層厚さを示している。蓄積型チャネル領域６を完全空乏化させるためには、蓄積型チャネル領域６の膜厚を少なくとも蓄積型チャネル領域６に拡がる空乏層厚さよりも薄くする必要がある。図１２は、ＳｉＣからなる蓄積型チャネル領域の不純物濃度に対するＭＯＳＦＥＴ耐圧の関係例を示すグラフである。ドリフト層の濃度は１×１０１６ｃｍ－３、膜厚は１０μｍである。蓄積型チャネル領域の膜厚を厚くすると、耐圧を保持できる不純物濃度が低下しており、チャネル領域の厚膜化と高不純物濃度化の両立ができない。
　上述したように、蓄積型ＭＯＳＦＥＴを用いることで、反転型ＭＯＳＦＥＴに比べてオン抵抗の低減を図る事が出来る。しかしながら、ノーマリオフ特性を保持しながら、更なるデバイスのオン抵抗の低減が望まれている。
　本発明は、上記点に鑑みて成されたものであり、ノーマリオフ特性を保持しながら、更なる低オン抵抗化を図ることを目的とする。
　上記課題を解決するため、本発明は、次の基本構造を有する。即ち、第１の形態である基本構成は、第１導電型のＳｉＣからなるドレイン領域と、  
前記ドレイン領域に接し、第１導電型且つ前記ドレイン領域より低不純物濃度のＳｉＣからなるドリフト層と、  
前記ドリフト層内に設けられた第２導電型のＳｉＣからなるベース領域と、  
前記ベース領域内に形成された第１導電型且つ前記ドリフト層より高不純物濃度のＳｉＣからなるソース領域と、  
前記ベース領域、前記ソース領域及び前記ドリフト層の上にエピタキシャル成長された第１導電型のＳｉＣからなる蓄積型チャネル領域と、  
前記蓄積型チャネル領域の上に設けられたゲート絶縁膜と、  
前記ゲート絶縁膜の上に設けられたゲート電極と、  
前記ドレイン領域に接続されるドレイン電極と、  
少なくとも前記ソース領域に接続されるソース電極と、を備え、  
前記蓄積型チャネル領域は、前記ベース領域、前記ソース領域及び前記ドリフト層の各層の表面或いは表面の一部に形成された第１領域と、前記第１領域以外の領域で前記ゲート絶縁膜と接する第２領域と、を有し、且つ  
前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、  
前記蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化していることを特徴とする。
　ここで、前記蓄積型チャネル領域の設け方は、複数の構成が考えられる。
　本発明に係る第２の形態は、蓄積型チャネル領域が、半導体層をエピタキシャル成長させる半導体基板上に形成される形態である。この場合、前記半導体基板に予め、ドリフト層、ベース領域及びソース領域などが形成されている。この第２の形態は、ドリフト層、ベース領域及びソース領域などが形成された半導体基板面は、基本的に平板であり、この上部に形成される蓄積型チャネル領域などの形成が比較的容易である。
　第３の形態は、蓄積型チャネル領域が、前記半導体基板にその表面より溝を形成し、この溝の表面にも形成される形態である。蓄積型チャネル領域の形成に、溝部表面をも用いるので、高集積化に有用である。
　第４の形態は、蓄積型チャネル領域が、前記半導体基板内の表面部に形成される形態である。蓄積型チャネル領域の表面が、結晶成長用の半導体基板の表面と同じ位置（レベル）にあるので、この上部に形成するゲート絶縁膜の形成などが容易となる。
　第５の形態は、前記第３の形態の変形例とも言える。蓄積型チャネル領域が、前記半導体基板内に形成し、且つ溝に側壁の沿う蓄積型チャネル領域を構成する膜の厚さ方向の面を覆ってソース領域が形成される形態である。このソース領域及び溝側壁に沿った蓄積型チャネル領域が、前記結晶成長用の半導体基板内に形成される。半導体基板面に沿ってゲート絶縁膜を形成出来る。
　第６の形態は、前記蓄積型チャネル領域及びドリフト層の一部を含めてこれらの層と同一導電型でこれらより高濃度の不純物濃度の半導体領域を有する形態である。この高濃度の不純物濃度の半導体領域は、いわゆるアキュームレーション領域となり、この領域が無い場合と比較して、低いオン抵抗を示す。
　尚、本発明の蓄積型ＭＯＳＦＥＴにおいては、ノーマリオフ特性を保持する為、前記蓄積型チャネル第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化していることが肝要であることは言うまでも無い。尚、この空乏化に関しては、これまでの半導体装置の分野における、空乏層の伸び方に関する、通例の技術思想に従って設定して十分である。
　以下の、実施の形態の説明の欄において、これらの諸形態は具体的に説明される。
　本発明によれば、ノーマリオフ特性を保持しながら、更なるデバイスのオン抵抗の低抵抗化を図った蓄積型ＭＯＳＦＥＴを提供することが出来る。
図１は、本発明の実施例１に係わる蓄積型ＭＯＳＦＥＴの概略を示した断面図である。 図２Ａは、本発明の実施例１に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図２Ｂは、本発明の実施例１に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図２Ｃは、本発明の実施例１に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図２Ｄは、本発明の実施例１に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図２Ｅは、本発明の実施例１に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図２Ｆは、本発明の実施例１に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図３は、本発明の実施例２に係わる蓄積型ＭＯＳＦＥＴの概略を示した断面図である。 図４Ａは、本発明の実施例２に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図４Ｂは、本発明の実施例２に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図４Ｃは、本発明の実施例２に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図４Ｄは、本発明の実施例２に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図４Ｅは、本発明の実施例２に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図４Ｆは、本発明の実施例２に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図５は、本発明の実施例３に係わる蓄積型ＭＯＳＦＥＴの概略を示した断面図である。 図６Ａは、本発明の実施例３に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図６Ｂは、本発明の実施例３に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図６Ｃは、本発明の実施例３に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図６Ｄは、本発明の実施例３に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図７は、本発明の実施例４に係わる蓄積型ＭＯＳＦＥＴの概略を示した断面図である。 図８Ａは、本発明の実施例４に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図８Ｂは、本発明の実施例４に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図８Ｃは、本発明の実施例４に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図８Ｄは、本発明の実施例４に係わる蓄積型ＭＯＳＦＥＴを製造工程順に示した装置の断面図である。 図９は、本発明の実施例５に係わる蓄積型ＭＯＳＦＥＴの概略を示した断面図である。 図１０は、本発明の実施例５に係わる蓄積型ＭＯＳＦＥＴの製造方法を示した断面図である。 図１１は、ＳｉＣのｐｎ接合におけるドナー不純物濃度と空乏層厚さの関係を示した図である。 図１２は、従来の蓄積型ＭＯＳＦＥＴにおけるチャネル領域の不純物濃度と耐圧の関係を示した図である。 図１３は、本発明の蓄積型チャネル領域の膜構成と従来の蓄積型チャネル領域の膜構成の参考例を示した図である。 図１４は、ゲート絶縁膜に３ＭＶ/ｃｍの電界が印加されているときの、ゲート絶縁膜と蓄積型チャネル領域の界面での電界強度を図１３のＡ，Ｂ，Ｃ，Ｄの膜構成について示した図である。 図１５は、従来蓄積型ＭＯＳＦＥＴの概略を示した断面図である。
　本発明の諸形態を具体例に即して説明するに先立って、本発明に至らしめた裏づけ事実及び諸考察などについて説明する。
　デバイス抵抗、即ち、チャネル抵抗を低減するために考慮すべき点として、キャリア濃度とキャリア移動度の二つの側面がある。更に、キャリア移動度に関しては、界面の電界強度の側面と、チャネル領域の結晶性の側面がある。従って、本発明の目的たる電子的な効果を考慮した場合、（１）キャリアが走行する領域の不純物濃度を高くすることでキャリア濃度を高めること、（２）チャネル領域とゲート絶縁膜との界面における界面垂直方向の電界強度を弱くしてキャリア移動度を上げること、及び（３）チャネル領域の膜厚を厚くすることで結晶性を回復してチャネル移動度を上げることの３方策を考慮することが有効である。
　前述した通り、本発明の蓄積型ＭＯＳＦＥＴは、蓄積型チャネル領域の不純物濃度をベース領域側の蓄積型チャネル第１領域で低濃度に、且つゲート絶縁膜側のキャリアが走行する蓄積型チャネル第２領域で高濃度に設定した。この形態により、単一の濃度でチャネル領域を形成する場合に比べて、前記チャネル抵抗低減の３方法のいずれか、あるいはその内の複数の効果が現れることにより、チャネル抵抗を低減することができる。以下に、その詳細を説明する。
　（ａ）第１に、キャリアの濃度の観点である。  
図１３に、蓄積型ＭＯＳＦＥＴのしきい値電圧が同程度になるように形成した蓄積型チャネル領域における、膜構成の例を示す。本発明の効果を直接比較する為の比較例である。例ＡとＢ、例ＣとＤは、各々基本となる蓄積型チャネル領域の例とこれに第２領域を付加した形態を例示している。勿論、膜の構成は、ここに示した以外の多くの構成を取ることが出来る。例えば、例Ａの厚さを保ったまま、その一部領域に本発明の係る第２領域を形成することも、可能である。勿論、特性比較の為には、前述のごとく、しきい値電圧が同程度になるように形成することが条件である。図１３での縦軸は、ゲート酸化膜とチャネル領域との界面からの距離であり、チャネル領域の厚さを示す。例Ｂ及びＤの界面の近い領域が、第２領域である。チャネル領域はＳｉＣであり、ドーパントの代表例は窒素またはリンである。図には、各領域での不純物濃度が示される。又、図１３の下段には、各例の第１及び第２の領域の厚さの例が示される。
　まず、チャネル抵抗を低くして、オン抵抗を低くする為、本発明ではチャネル領域の、前記界面側の不純物濃度を高くする。
　膜構成ＡとＢの例を比較する。例Ａは、単一の濃度でチャネル領域を形成する従来例であり、例Ｂは本発明の例である。まず、キャリアが走行する領域、すなわち、チャネル領域と、ゲート絶縁膜との界面近傍の不純物濃度はＡに比べてＢの方が高く、且つキャリア濃度もＢの方が高くなる。即ち、しきい値電圧が同程度になるように蓄積型チャネル領域を形成した例ＡとＢでは、本発明に係る例ごとく、蓄積型チャネル領域のゲート絶縁膜側の不純物濃度を高くする場合に、よりオン抵抗を低くすることが出来る。
　蓄積型チャネル領域の膜厚が厚い場合でも、本発明は有用である。こうした例を、図１３の膜構成例Ｃ及びＤに、その比較を示す。この場合も、両者は、しきい値電圧が同程度になるように構成した例である。例Ｃの場合、単一の濃度で膜構成例Ａ、Ｂよりも膜厚を厚く形成している。しかし、本発明の方法を用いると、例えば、膜構成例Ｄのように、更にチャネル抵抗を低減できる膜が実現できる。
　（ｂ）次に、前記界面での電界強度の観点である。  
図１３の例Ａから例Ｄに対して、ゲート絶縁膜に３ＭＶ／ｃｍの電界を印加した場合の、チャネル領域とゲート絶縁膜との界面における、界面垂直方向の電界強度分布の例を図１４に示す。横軸は蓄積型チャネル領域とゲート絶縁膜との界面からの距離、縦軸はこの界面での電界強度である。例Ａに比べて、例Ｂは、前記界面での電界強度が弱い。例ＣとＤの例の比較においても、前記界面での電界強度が弱くなっている。但し、チャネル領域全体の膜厚を厚いので、その効果の現れ方は、例ＡとＢの比較よりも小さい。しかし、いずれしても、本発明によれば、同じしきい値電圧とした場合、蓄積型チャネル領域とゲート絶縁膜との界面における電界強度を小さくすることが出来る。
　（ｃ）最後に、膜厚の観点でも、同じしきい値電圧を比較した場合、前述の通り、例Ａに比べて、本発明に係るチャネル領域の膜厚を厚くすることが出来る。
　以上の３つ観点からみて、例Ａに比べて例Ｂの膜は、より低いチャネル抵抗、即ち、オン抵抗のデバイスを提供することが出来る。本例は、本発明によれば、前述の（１）キャリアが走行する領域の不純物濃度を高くすることでキャリア濃度を高めること、（２）チャネル領域とゲート絶縁膜との界面における界面垂直方向の電界強度を弱くしてチャネル移動度を上げること、及び（３）チャネル領域の膜厚を厚くすることで結晶性を回復してチャネル移動度を上げることの諸条件を満足させることが出来ることを示している。
　本発明の蓄積型ＭＯＳＦＥＴでは、蓄積型チャネル第２領域の膜厚を１０ｎｍ以上を用いる。ＳｉＣのエピタキシャル成長速度は通常数μｍ／時であるため、膜厚を１０ｎｍ以上とすると制御性よくチャネル領域を形成することができる。
　一方、本発明の目的からして、前提は、蓄積型ＭＯＳＦＥＴが、ノーマリオフの状態を実現していることである。蓄積型チャネル第２領域の不純物濃度を高くするほどオン抵抗低減の効果があるが、蓄積型チャネル第２領域に拡がる空乏層厚さが蓄積型チャネル第２領域の膜厚よりも厚くなければ、ノーマリオフとすることができない。図１１で示した不純物濃度と空乏層厚さの関係から、蓄積型チャネル第２領域の不純物濃度を１×１０１８ｃｍ－３以下とした場合、蓄積型チャネル第２領域に拡がる空乏層厚さを１０ｎｍ以上とすることができ、ノーマリオフを保持できるという効果がある。
　上記のごとき実験的な事実より、蓄積型チャネル層の構成は、実用上次のような範囲で設定されるのが好ましい。即ち、蓄積型チャネル層の厚さは、通例１１０ｎｍ～７１０ｎｍの範囲で設定される。本発明の目的の為、膜厚は２００ｎｍ～５００ｎｍの範囲が、実用上わけても好ましい。
　そして、本発明においては、前述したように、蓄積型チャネルは第１領域と第２領域に分けて形成される。これらの各領域は、次のような設定で形成される。
　蓄積型チャネルの第１領域（即ち、半導体層とゲート絶縁膜との界面より遠い領域）は、膜厚は通例、１００ｎｍ～７００ｎｍ、不純物濃度は、通例５×１０１４ｃｍ－３～５×１０１６ｃｍ－３の範囲で設定される。本発明の目的の為、膜厚は１００ｎｍ～５００ｎｍ、不純物濃度は１×１０１５ｃｍ－３～１×１０１６ｃｍ－３の範囲が、実用上わけても好ましい。
　蓄積型チャネルの第２領域（即ち、半導体層とゲート絶縁膜との界面に近い或いは接する領域）は、膜厚は通例、１０ｎｍ～１００ｎｍ、不純物濃度は、通例１×１０１６ｃｍ－３～２×１０１７ｃｍ－３の範囲で設定される。本発明の目的の為、不純物濃度は１×１０１６ｃｍ－３～１×１０１７ｃｍ－３の範囲が、実用上わけても好ましい。
　第１と第２領域での不純物濃度の差は、通例、５割程度以上の差異、好ましくは一桁以上程度の差異を用いている。又、チャネル長は０．５μｍ～２μｍ程度の範囲が用いられる。上記の不純物としては、窒素、リンなどを用いることが出来る。
　尚、蓄積型チャネル第２領域に拡がる空乏層厚さが蓄積型チャネル第２領域の膜厚よりも厚くなければならないことは前述した通りである。即ち、蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化していることが肝要である。
　こうして、蓄積型チャネルの第１及び第２の領域は、デバイスの耐圧、オン抵抗、蓄積型となすべき空乏層の伸びなどを考慮して設定される。
　尚、本発明の主要部である蓄積型チャネル領域に関して詳細に説明したが、ＭＯＳＦＥＴに係わる他の部分は、これまでの蓄積型ＭＯＳＦＥＴの技術に従って構成して十分である。例えば、ＳｉＣ基板に形成されたドレイン領域、ドリフト層、ベース層、ベース電極、ソース層、ソース電極、そしてゲート絶縁膜、ゲート電極などである。当然、これらは、ＭＯＳＦＥＴに要請される特性に対応して設定される。
　図１は、本発明の蓄積型ＭＯＳＦＥＴの第１の実施例を示す主要部の断面図である。本例の主要構成は次の通りである。ｎ＋型－ＳｉＣ基板１（以下、ＳｉＣ基板１と略称する）上に、ｎ－型ドリフト層２（以下、ｎ－ドリフト層２と略称する）が積層される。このｎ－ドリフト層２の表層部における所定領域に、ｐ型ベース領域３（以下、ｐベース領域３と略称する）が形成され、ｐベース領域３内にはｎ＋型ソース領域５（以下、ｎ＋ソース領域５と略称する）が形成される。尚、実際の構成では、ｎ＋ソース領域５に接してｐ＋型コンタクト領域４（以下、ｐ＋コンタクト領域４と略称する）が形成されている。以下の実施例においても同様である。
　そして、ｐベース領域３、ｎ＋ソース領域５及びｎ－ドリフト層２を含む表面部には、ｎ－型である蓄積型チャネルの第１領域（以下、ｎ－蓄積型チャネル第１領域と略称する）６とｎ型である蓄積型チャネルの第２領域（以下、ｎ蓄積型チャネル第２領域と略称する）１２が形成される。ｎ蓄積型チャネル第２領域１２上にはゲート絶縁膜７を介してゲート電極８が配置され、ゲート電極８は層間絶縁膜９にて覆われている。そしてｐ＋コンタクト領域４及びｎ＋ソース領域５に接するようにソース電極１０が形成されるとともに、ｎ＋－ＳｉＣ基板１下面には、ドレイン電極１１が形成される。
　本実施例の構造の最も重要な特徴は、ｎ蓄積型チャネル第２領域１２の不純物濃度がｎー蓄積型チャネル第１領域６の不純物濃度よりも高いことである。本例での蓄積型チャネル領域の代表的な構成は、ｎー蓄積型チャネル第１領域６が、不純物濃度が３×１０１５ｃｍ－３、膜厚が２００ｎｍ、又、ｎ型蓄積型チャネル第２領域１２が、不純物濃度が５×１０１６ｃｍ－３、膜厚が５０ｎｍである。平面構成はｐベース領域３をストライプ、または正方形として繰り返し配置した構造である。
　本実施例の蓄積型ＭＯＳＦＥＴの動作について説明する。ドレイン電極１１とソース電極１０との間に電圧が印加された状態で、ゲート電極８に正の電圧が印加されると、ｎ蓄積型チャネル第２領域１２の表層に電子の蓄積層が形成される。その結果、ドレイン電極１１からドレイン領域１、ドリフト層２、蓄積型チャネルのｎ－型の第１領域６、蓄積型チャネルのｎ型の第２領域１２、蓄積型チャネルのｎ－型の第１領域６、ソース領域５を経て、ソース電極１０に電流が流れる。
　蓄積型チャネルのｎ－型第１領域６は、不純物濃度が、蓄積型チャネルのｎ型第２領域より低いので、抵抗が大きくなる。しかし、デバイスのオン抵抗のうち、蓄積型チャネルのｎ型第２領域１２表層の、チャネル抵抗が占める割合が大きい。この為、蓄積型チャネルのｎ型第２領域１２のチャネル抵抗を下げる調整を行なうことで、デバイス全体のオン抵抗の低減が可能となる。
　蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化される設定になされている。この為、ゲート電極８に印加された電圧を取り去ると、蓄積型チャネルの第２領域１２がベース領域３から拡がる空乏層によって完全空乏化し、ドレイン電極１１とソース電極１０との間は電気的に絶縁され、スイッチング機能を示す。
　本実施例では、蓄積型チャネル領域を第１領域６及び第２領域１２の二つのチャンル領域で形成することにより、単一の濃度でチャネル領域を形成する場合に比べて、（１）チャネル領域のキャリア濃度が高いこと、（２）チャネル領域とゲート絶縁膜との界面における電界強度が弱いこと、及び（３）チャネル領域の膜厚が厚いことの３つの効果によってチャネル抵抗を低減でき、低オン抵抗を示す。
　図２Ａより図２Ｆは、実施例１に係る蓄積型ＭＯＳＦＥＴを形成するためのプロセスを説明する為の概略断面図である。ＳｉＣ基板１上に、ｎ－ドリフト層２が積層された基体を準備する。そして、前記ＳｉＣ基板１上の形成されたｎ－ドリフト層２に、イオン注入用マスク材２０をパターニングし、ｐ型ベース領域３を形成するためにＡｌ２１をイオン注入する（工程ａ：図２Ａ）。このときのイオン注入条件は、ドーズ量を３×１０１３ｃｍ－２としている。これにより、ｐ型ベース領域３は、ドーピング濃度が１×１０１７ｃｍ－３～１×１０１８ｃｍ－３程度、厚さが０．５～３．０μｍ程度で形成される。
　前記イオン注入用マスク材２０を除去後、ｎ－ドリフト層２及びｐ型ベース領域３の表面上にイオン注入用マスク材２２をパターニングし、ｐ＋コンタクト領域４を形成するために、Ａｌ２３をイオン注入する（工程ｂ：図２Ｂ）。
　イオン注入用マスク材２２を除去後、ｎ－層２、ｐ型ベース領域３及びｐ＋コンタクト領域４の表面上にイオン注入用マスク材２４をパターニングし、ｎ＋ソース領域５を形成するために窒素２５をイオン注入する（工程ｃ：図２Ｃ）。
　イオン注入用マスク材２４を除去後、注入されたＡｌ及び窒素を活性化するために１７００℃で熱処理する。熱処理後、ＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって、ｎ－ドリフト層２、ｐベース領域３、ｐ＋コンタクト領域４及びｎ＋ソース領域５の表層部に、蓄積型チャネルのｎ－型第１領域６及び蓄積型チャネルのｎ型第２領域１２をエピタキシャル成長させる。成長温度を１６００℃とし、キャリアガスには、水素、原料ガスにはモノシラン及びプロパン、ドーパントガスとして窒素を用いる。成長圧力は１２ｋＰａ、水素流量は４０ｓｌｍ、モノシラン流量は６．６７ｓｃｃｍ、プロパン流量は３．３３ｓｃｃｍとする。成長開始後の窒素流量を０．０７ｓｃｃｍとし、２００秒経過後ただちに窒素流量を２ｓｃｃｍとしてさらに５０秒成長させることで、不純物濃度が３×１０１５ｃｍ－３、膜厚が２００ｎｍの蓄積型チャネルのｎ－型第１領域６と、不純物濃度が５×１０１６ｃｍ－３、膜厚が５０ｎｍの蓄積型チャネルのｎ型第２領域１２を連続的に形成することができる（工程ｄ：図２Ｄ）。この蓄積型チャネル領域の構成は、図１３の膜構成Ｂで示したものである。
　次に、１２００℃程度での熱酸化によりゲート絶縁膜７を形成し、多結晶シリコンによりゲート電極８を形成する。この後、ゲート電極８表面に絶縁分離用の層間絶縁膜９を形成する（工程ｅ：図２Ｅ）。
　そして、層間絶縁膜９にエッチングマスク材２６をパターニングし、層間絶縁膜９、ゲート絶縁膜７、蓄積型チャネルのｎ型第２領域１２及び蓄積型チャネルのｎー型第１領域６をドライエッチにより加工し、ｐ＋コンタクト領域４及びｎ＋ソース領域５が表出するコンタクト窓を形成する（工程ｆ：図２Ｆ）。最後に図示していないが、マスク材２６を除去後、ｎ＋基板１の表面にドレイン電極１１を形成する。この後、ｐ＋コンタクト領域４及びｎ＋ソース領域５が表出する所定のコンタクト窓にソース電極１０を形成することにより、図１に示した蓄積型ＭＯＳＦＥＴが完成する。
　又、本実施例の構造において、前述した蓄積型チャネルにおける第１領域の膜厚の範囲、１００ｎｍ～７００ｎｍ、及び不純物濃度の範囲、５×１０１４ｃｍ－３～５×１０１６ｃｍ－３の範囲、更に、蓄積型チャネルにおける第２領域の膜厚の範囲、１０ｎｍ～１００ｎｍ、及び不純物濃度の範囲、１×１０１６ｃｍ－３～２×１０１７ｃｍ－３の範囲において、デバイスの耐圧、オン抵抗、蓄積型となすべき空乏層の伸びなどを考慮した設定され、上記と同等の特性を得ることが出来る。
　その主な例を示せば、表１の蓄積型チャネルの膜構成例である。
Figure JPOXMLDOC01-appb-T000001
　図３は、本発明の蓄積型ＭＯＳＦＥＴの第２の実施例を示す主要部の断面図である。本例は、トレンチ型の蓄積型ＭＯＳＦＥＴの例である。実施例１はプレーナ型のＭＯＳＦＥＴであったが、集積度を上げてオン抵抗を低減するには、トレンチ型が有効である。
　本例の主要構成は次の通りである。ｎ＋ＳｉＣ基板１上に、ｎ－ドリフト層２が積層される。このｎ－ドリフト層２の表層部における所定領域にｐベース領域３が形成され、ｐベース領域３内にはｐ＋コンタクト領域４とｎ＋ソース領域５が形成される。
　そして、ｐベース領域３及びｎ＋ソース領域５が側壁に接するように、しかも、ｎ－ドリフト層２には、下端がｐベース領域３及びｎ＋ソース領域５以外の領域に達するような深さに、溝部１３が形成されている。又、溝部１３の表面部には、ｎ－蓄積型チャネル第１領域６とｎ蓄積型チャネル第２領域１２が、ｎ＋ソース領域５と接続されて形成される。又、蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化される設定になされていることは言うまでもない。蓄積型チャネルのｎ型第２領域１２の表面部には、ゲート絶縁膜７を介してゲート電極８が配置される。そして、ゲート電極８は、層間絶縁膜９にて覆われている。そしてｐ＋コンタクト領域４及びｎ＋ソース領域５に接するように、ソース電極１０が形成されるとともに、ｎ＋－ＳｉＣ基板１下面には、ドレイン電極１１が形成される。尚、図１と同一部位は同一符号で示した。
　本実施例の蓄積型ＭＯＳＦＥＴの動作について説明する。ドレイン電極１１とソース電極１０との間に電圧が印加された状態で、ゲート電極８に正の電圧が印加されると、ｎ蓄積型チャネル第２領域１２の表層に、電子の蓄積層が形成される。その結果、ドレイン電極１１からドレイン領域１、ドリフト層２、蓄積型チャネル第１領域６、蓄積型チャネル第２領域１２、再び蓄積型チャネル第１領域６、そして、ソース領域５を経て、ソース電極１０に電流が流れる。
　本実施例では、チャネル領域が、前記ＳｉＣ基板面に対して垂直な溝部１３に沿って形成されている。そのため、チャネル領域が基板面に対して、平行に形成されている実施例１と比べて、単位セルを小さくできる。このために、実施例１の例と比べて、半導体装置の集積度が上がり、単位セルを小さいことに起因して、低いオン抵抗を示す。
　ゲート電極８に印加された電圧を取り去ると、蓄積型チャネル第２領域１２がベース領域３から拡がる空乏層によって完全空乏化し、ドレイン電極１１とソース電極１０との間は電気的に絶縁され、スイッチング機能を示す。
　図４Ａより図４Ｆは実施例２の蓄積型ＭＯＳＦＥＴを形成するためのプロセスを説明するための概略断面図である。ｎ＋型ＳｉＣ基板１（以下、ＳｉＣ基板１と略称する）上に、ｎ－ドリフト層２が積層された基体を準備する。ｎ－層２にｐベース領域３を形成するために、Ａｌ２７をイオン注入する（工程ａ：図４Ａ）。このときのイオン注入条件は、ドーズ量を３×１０１３ｃｍ－２としている。これにより、ｐベース領域３は、ドーピング濃度が１×１０１７ｃｍ－３～１×１０１８ｃｍ－３程度、厚さが０．５～３．０μｍ程度で形成される。ｐベース領域３にイオン注入用マスク材２８をパターニングし、ｐ＋コンタクト領域４を形成するためにＡｌ２９をイオン注入する（工程ｂ：図４Ｂ）。
　イオン注入用マスク材２８を除去後、ｐ＋コンタクト領域４にイオン注入用マスク材３０をパターニングし、ｎ＋ソース領域５を形成するために窒素３１をイオン注入する（工程ｃ：図４Ｃ）。
　イオン注入用マスク材３０を除去後、注入されたＡｌ及び窒素を活性化するために１７００℃で熱処理する。熱処理後、ｐ＋コンタクト領域４及びｎ＋ソース領域５上にエッチングマスク材３２をパターニングし、ドライエッチによりトレンチ１３を形成する（工程ｄ：図４Ｄ）。尚、このトレンチの仕様は、特に、デバイスの集積度などを考慮して設定される。通例、トレンチの幅は数μｍの幅が多用される。トレンチの深さも勿論、積層される半導体層の厚みなどを考慮して設定されるが、多くは１μｍから２μｍ程度である。
　トレンチ形成後、ＬＰＣＶＤによりｎ－層２、ｐベース領域３、ｐ＋コンタクト領域４及びｎ＋ソース領域５の表層部にｎ－蓄積型チャネル第１領域６及びｎ蓄積型チャネル第２領域１２をエピタキシャル成長させる。成長温度を１６００℃とし、キャリアガスには水素、原料ガスにはモノシラン及びプロパン、ドーパントガスとして窒素を用いる。成長圧力は１２ｋＰａ、水素流量は４０ｓｌｍ、モノシラン流量は６．６７ｓｃｃｍ、プロパン流量は３．３３ｓｃｃｍとする。成長開始後の窒素流量を０．０７ｓｃｃｍとし、２００秒経過後ただちに窒素流量を２ｓｃｃｍとしてさらに５０秒成長させることで、図１３の膜構成Ｂで示した、濃度が３×１０１５ｃｍ－３、膜厚が２００ｎｍのｎー蓄積型チャネル第１領域６と濃度が５×１０１６ｃｍ－３、膜厚が５０ｎｍのｎ蓄積型チャネル第２領域１２を連続的に形成することができる（工程ｅ：図４Ｅ）。
　次に、１２００℃程度での熱酸化によりゲート絶縁膜７を形成し、多結晶シリコンによりゲート電極８を形成する。この後、ゲート電極８表面に絶縁分離用の層間絶縁膜９を形成する（工程ｆ：図４Ｆ）。その後の工程は実施例１の工程ｆと同様であり、ｐ＋コンタクト領域４及びｎ＋ソース領域５が表出するコンタクト窓を開口する。その後、ｎ＋基板１の表面にドレイン電極１１を形成する。そして、ｐ＋コンタクト領域４及びｎ＋ソース領域５が表出する所定のコンタクト窓に、ソース電極１０を形成することにより、図３に示した実施例２の蓄積型ＭＯＳＦＥＴが完成する。
　本実施例の構造においても、前述した蓄積型チャネルにおける第１領域の膜厚の範囲、１００ｎｍ～７００ｎｍ、及び不純物濃度の範囲、５×１０１４ｃｍ－３～５×１０１６ｃｍ－３の範囲、更に、蓄積型チャネルにおける第２領域の膜厚の範囲、１０ｎｍ～１００ｎｍ、及び不純物濃度の範囲、１×１０１６ｃｍ－３～２×１０１７ｃｍ－３の範囲において、デバイスの耐圧、オン抵抗、蓄積型となすべき空乏層の伸びなどを考慮した設定され、上記と同等の特性を得ることが出来る。前述の表１の蓄積型チャネルの膜構成例の適用によって、同等の特性を得ることが出来た。
　図５は、本発明の蓄積型ＭＯＳＦＥＴの第３の実施例を示す主要部の断面図である。本例は実施例１及び実施例２における製造工程の簡略化を図る構成である。図５において、これまでの例と同じ部位は同じ符号をもって示した。
　即ち、実施例１及び実施例２では、不純物を活性化するための１７００℃での熱処理後に、ｎ－蓄積型チャネル第１領域６とｎ蓄積型チャネル第２領域１２をエピタキシャル成長させていた。そのため、ｐ＋コンタクト領域４及びｎ＋ソース領域５を先に形成していなければならない。従って、ｐ＋コンタクト領域４及びｎ＋ソース領域５上にコンタクト窓を開口するときに、ｎー蓄積型チャネル第１領域６及びｎ蓄積型チャネル第２領域１２をドライエッチする必要がある。しかし、この工程ではドライエッチの終点判定ができないため、条件出しに時間がかかるという難点があった。
　本実施例では、ｎー蓄積型チャネル第１領域６とｎ蓄積型チャネル第２領域１２をエピタキシャル成長させた後に、ｐ＋コンタクト領域４及びｎ＋ソース領域５を形成する。この為、ｐ＋コンタクト領域４及びｎ＋ソース領域５上にコンタクト窓を開口する工程が、ＳｉＣ上の絶縁膜をドライエッチする工程である。この工程では、絶縁物層のドライエッチの為、終点判定が容易にできるために、工程が簡素化できるという利点がある。
　尚、その他の構成、製造方法は、これまでの実施例と同様である。
　図６Ａより図６Ｄは実施例３の蓄積型ＭＯＳＦＥＴを形成するためのプロセスを説明するための概略断面図である。実施例１で示した図２Ａと同様にして、ＳｉＣ半導体基板上に形成されたｎ－ドリフト層２内に、ｐベース領域３を形成する。この後、ＬＰＣＶＤにより、ｎ－層２及びｐベース領域３の表面部に、ｎ－蓄積型チャネル第１領域６及びｎ蓄積型チャネル第２領域１２をエピタキシャル成長させる。成長温度を１６００℃とし、キャリアガスには水素、原料ガスにはモノシラン及びプロパン、ドーパントガスとして窒素を用いる。成長圧力は１２ｋＰａ、水素流量は４０ｓｌｍ、モノシラン流量は６．６７ｓｃｃｍ、プロパン流量は３．３３ｓｃｃｍとする。成長開始後の窒素流量を０．０７ｓｃｃｍとし、２００秒経過後ただちに窒素流量を２ｓｃｃｍとしてさらに５０秒成長させることで、図１３の膜構成Ｂで示した、濃度が３×１０１５ｃｍ－３、膜厚が２００ｎｍのｎー蓄積型チャネル第１領域６と濃度が５×１０１６ｃｍ－３、膜厚が５０ｎｍのｎ蓄積型チャネル第２領域１２を連続的に形成することができる（工程ａ：図６Ａ）。
　次に、ｎ蓄積型チャネル第２領域１２にイオン注入用マスク材３３をパターニングし、ｐ＋コンタクト領域４を形成するために、Ａｌ３４をイオン注入する（工程ｂ：図６Ｂ）。
　イオン注入用マスク材３３を除去後、ｐ＋コンタクト領域４及びｎ蓄積型チャネル第２領域１２にイオン注入用マスク材３５をパターニングし、ｎ＋ソース領域５を形成するために窒素３６をイオン注入する（工程ｃ：図６Ｃ）。
　イオン注入用マスク材３５を除去後、注入されたＡｌ及び窒素を活性化するために１７００℃で熱処理する。熱処理後、実施例１で示した図２Ｅと同様にゲート絶縁膜７、ゲート電極８及び層間絶縁膜９を形成する。そして、層間絶縁膜９にエッチングマスク材３７をパターニングする。このパターンを用いて、層間絶縁膜９及びゲート絶縁膜７をドライエッチにより加工し、ｐ＋コンタクト領域４及びｎ＋ソース領域５が表出するコンタクト窓を形成する。絶縁膜のドライエッチのみでコンタクト窓が開口できるためドライエッチの終点判定が可能で、工程が容易である（工程ｄ：図６Ｄ）。その後の工程は図示していないが、通例の工程である。即ち、ｎ＋基板１の表面にドレイン電極１１を形成し、ｐ＋コンタクト領域４及びｎ＋ソース領域５が表出する所定のコンタクト窓にソース電極１０を形成することにより、図５に示した実施例３の蓄積型ＭＯＳＦＥＴが完成する。
　本実施例の構造においても、前述した蓄積型チャネルにおける第１領域の膜厚の範囲、１００ｎｍ～７００ｎｍ、及び不純物濃度の範囲、５×１０１４ｃｍ－３～５×１０１６ｃｍ－３の範囲、更に、蓄積型チャネルにおける第２領域の膜厚の範囲、１０ｎｍ～１００ｎｍ、及び不純物濃度の範囲、１×１０１６ｃｍ－３～２×１０１７ｃｍ－３の範囲において、デバイスの耐圧、オン抵抗、蓄積型となすべき空乏層の伸びなどを考慮した設定され、上記と同等の特性を得ることが出来る。又、前述の表１の蓄積型チャネルの膜構成例の適用によっても、同等の特性を得ることが出来た。
　図７は、本発明の蓄積型ＭＯＳＦＥＴの第４の実施例を示す主要部の断面図である。トレンチ型蓄積型ＭＯＳＦＥＴに対して工程の簡略化を図るものである。
　実施例３と同様にｎ－蓄積型チャネル第１領域６とｎ蓄積型チャネル第２領域１２をエピタキシャル成長させた後にｐ＋コンタクト領域４及びｎ＋ソース領域５を形成する工程をトレンチ型の蓄積型ＭＯＳＦＥＴに適用する。実施例３と同様に、ｐ＋コンタクト領域４及びｎ＋ソース領域５上にコンタクト窓を開口する工程が、ＳｉＣ上の絶縁膜をドライエッチする工程であるために終点判定ができ、終点判定ができない実施例２に比べて工程が簡素化できるという効果がある。又、本実施例はトレンチ型としたため、プレーナ型の実施例３に比べて、単位セルの集積度が上がり、デバイスのオン抵抗を低減できる。
　尚、その他の構成、製造方法は、これまでの実施例と同様である。又、トレンチの仕様も前述の例と同様であり、デバイスの集積度などを考慮して設定される。通例、トレンチの幅は数μｍの幅が多用される。トレンチの深さも勿論、積層される半導体層の厚みなどを考慮して設定されるが、多くは１μｍから２μｍ程度である。
　図８Ａより図８Ｄは、実施例４の蓄積型ＭＯＳＦＥＴを形成するための概略プロセスである。実施例２で示した図４Ａと同様にしてｐベース領域３を形成した後、ｐベース領域３上にエッチング用マスク材３８をパターニングし、ドライエッチによりトレンチ１３を形成する（工程ａ：図８Ａ）。
　トレンチ１３の形成後、ＬＰＣＶＤによりｎ－層２及びｐベース領域３の表面部にｎ－蓄積型チャネル第１領域６及びｎ蓄積型チャネル第２領域１２をエピタキシャル成長させる。成長温度を１６００℃とし、キャリアガスには水素、原料ガスにはモノシラン及びプロパン、ドーパントガスとして窒素を用いる。成長圧力は１２ｋＰａ、水素流量は４０ｓｌｍ、モノシラン流量は６．６７ｓｃｃｍ、プロパン流量は３．３３ｓｃｃｍとする。成長開始後の窒素流量を０．０７ｓｃｃｍとし、２００秒経過後ただちに窒素流量を２ｓｃｃｍとしてさらに５０秒成長させることで、図１３の膜構成Ｂで示した、濃度が３×１０１５ｃｍ－３、膜厚が２００ｎｍのｎー蓄積型チャネル第１領域６と濃度が５×１０１６ｃｍ－３、膜厚が５０ｎｍのｎ蓄積型チャネル第２領域１２を連続的に形成することができる（工程ｂ：図８Ｂ）。
　次に、ｎ蓄積型チャネル第２領域１２にイオン注入用マスク材３９をパターニングし、ｐ＋コンタクト領域４を形成するためにＡｌ４０をイオン注入する（工程ｃ：図８Ｃ）。マスク材３９を除去後、ｐ＋コンタクト領域４及びｎ蓄積型チャネル第２領域１２にイオン注入用マスク材４１をパターニングし、ｎ＋ソース領域５を形成するために窒素４２をイオン注入する（工程ｄ：図８Ｄ）。その後の工程は図示していないが、マスク材４１を除去後、注入されたＡｌ及び窒素を活性化するために１７００℃で熱処理する。熱処理後、実施例２で示した図４Ｆと同様にゲート絶縁膜７、ゲート電極８及び層間絶縁膜９を形成する。そして、層間絶縁膜９及びゲート絶縁膜７をドライエッチにより加工し、ｐ＋コンタクト領域４及びｎ＋ソース領域５が表出するコンタクト窓を形成する。絶縁膜のドライエッチのみでコンタクト窓が開口できるため、工程が容易である。その後、ｎ＋基板１の表面にドレイン電極１１を形成し、ｐ＋コンタクト領域４及びｎ＋ソース領域５が表出する所定のコンタクト窓にソース電極１０を形成することにより、図７に示した実施例４の蓄積型ＭＯＳＦＥＴが完成する。
　本実施例の構造においても、前述した蓄積型チャネルにおける第１領域の膜厚の範囲、１００ｎｍ～７００ｎｍ、及び不純物濃度の範囲、５×１０１４ｃｍ－３～５×１０１６ｃｍ－３の範囲、更に、蓄積型チャネルにおける第２領域の膜厚の範囲、１０ｎｍ～１００ｎｍ、及び不純物濃度の範囲、１×１０１６ｃｍ－３～２×１０１７ｃｍ－３の範囲において、デバイスの耐圧、オン抵抗、蓄積型となすべき空乏層の伸びなどを考慮した設定において、上記と同等の特性を得ることが出来る。前述の表１の蓄積型チャネルの膜構成例の適用によっても、同等の特性を得ることが出来る。
　図９は、本発明蓄積型ＭＯＳＦＥＴの第５の実施例を示す主要部の断面図である。本例は、デバイスのオン抵抗を、これまでの例より更に減少させ得る構成例である。
　即ち、本例は、アキュームレーション領域の不純物濃度を、ドリフト層や蓄積型チャネル領域などより高くすることで、アキュームレーション抵抗、ひいてはオン抵抗を更に減少させる形態である。即ち、実施例１及び実施例３では、アキュームレーション領域に蓄積型チャネルのｎ－型第１領域６があるため、アキュームレーション抵抗が増大してしまう。しかし、本実施例ではアキュームレーション領域に、例えば、窒素をイオン注入して不純物濃度を上げることでアキュームレーション抵抗の増大を抑えることができ、更なるオン抵抗の低減が可能である。
　尚、その他の構成、製造方法は、これまでの実施例と同様である。
　図１０は実施例５の蓄積型ＭＯＳＦＥＴを形成するための概略プロセスを示す断面図である。実施例３で示した図６Ａ及び図６Ｂと同じ工程で、ｐベース領域３、蓄積型チャネルのｎー型第１領域６、蓄積型チャネルのｎ型第２領域１２及びｐ＋コンタクト領域４を形成する。ｎ＋ソース領域５を形成すると同時に、ｎ＋型アキュームレーション領域４５を形成する。このため、ｐ＋コンタクト領域４及び蓄積型チャネのｎ型第２領域１２にイオン注入用マスク材４３をパターニングし、窒素４４をイオン注入する（工程ａ：図１０）。このように、本例では、ｎ＋ソース領域５とｎ＋型アキュームレーション領域４５を同時に形成するため、実施例３と同じ工程数で実現できる。尚、ｎ＋型アキュームレーション領域は、通例、３００ｎｍから５００ｎｍ程度の深さを用いるが、デバイスの耐圧を考慮して設定される。
　本実施例の蓄積型ＭＯＳＦＥＴの動作について説明する。ドレイン電極１１とソース電極１０との間に電圧が印加された状態で、ゲート電極８に正の電圧が印加されると、ｎ蓄積型チャネル第２領域１２の表層に電子の蓄積層が形成される。その結果、ドレイン電極１１からドレイン領域１、ドリフト層２、アキュームレーション領域４５、蓄積型チャネル第２領域１２、ソース領域５を経て、ソース電極１０に電流が流れる。本実施例ではアキュームレーション領域４５の不純物濃度が高濃度であるため、実施例３と比べてアキュームレーション抵抗が低く、実施例３と比べて低いオン抵抗を示す。さらに、本例の工程を用いれば、アキュームレーション領域４５を形成するための工程数の増加はなく、実施例３と同じ工程数で実施例３よりも低いオン抵抗を実現できる。また、ゲート電極８に印加された電圧を取り去ると、蓄積型チャネル第２領域１２がベース領域３から拡がる空乏層によって完全空乏化し、ドレイン電極１１とソース電極１０との間は電気的に絶縁され、スイッチング機能を示す。
　本実施例の構造においても、基本的に前述した蓄積型チャネルにおける第１領域の膜厚及び不純物濃度の範囲、更に、第２領域の膜厚及び不純物濃度の範囲において、デバイスの耐圧、オン抵抗、蓄積型となすべき空乏層の伸びなどを考慮した設定がされ、上記と同等の特性を得ることが出来る。
　以上、本願発明を詳細に説明したが、以下に主な発明の形態を列挙する。
　（１）第１導電型のＳｉＣからなるドレイン領域と、  
前記ドレイン領域に接し、第１導電型且つ前記ドレイン領域より低不純物濃度のＳｉＣからなるドリフト層と、  
前記ドリフト層内に設けられた第２導電型のＳｉＣからなるベース領域と、  
前記ベース領域内に形成された第１導電型且つ前記ドリフト層より高不純物濃度のＳｉＣからなるソース領域と、  
前記ベース領域、前記ソース領域及び前記ドリフト層の上にエピタキシャル成長された第１導電型のＳｉＣからなる蓄積型チャネル領域と、  
前記蓄積型チャネル領域の上に設けられたゲート絶縁膜と、  
前記ゲート絶縁膜の上に設けられたゲート電極と、  
前記ドレイン領域に接続されるドレイン電極と、  
少なくとも前記ソース領域に接続されるソース電極と、を備え、  
前記蓄積型チャネル領域は、前記ベース領域、前記ソース領域及び前記ドリフト層の各層の表面或いは表面の一部に形成された第１領域と、前記第１領域以外の領域で前記ゲート絶縁膜と接する第２領域と、を有し、  
前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、  
前記蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化していることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
　（２）第１導電型のＳｉＣからなるドレイン領域と、  
前記ドレイン領域に接し、第１導電型且つ前記ドレイン領域より低不純物濃度のＳｉＣからなるドリフト層と、  
前記ドリフト層内に設けられた第２導電型のＳｉＣからなるベース領域と、  
前記ベース領域及び前記ドリフト層の上にエピタキシャル成長され、第１導電型のＳｉＣからなる蓄積型チャネル領域と、  
前記蓄積型チャネル領域の側面に接し、且つ前記ベース領域内に形成された第１導電型且つ前記ドリフト層より高不純物濃度のＳｉＣからなるソース領域と、  
前記蓄積型チャネル領域の上に設けられたゲート絶縁膜と、  
前記ゲート絶縁膜の上に設けられたゲート電極と、  
前記ドレイン領域に接続されるドレイン電極と、  
少なくとも前記ソース領域に接続されるソース電極と、を備え、  
前記蓄積型チャネル領域は、前記ベース領域及び前記ドリフト層上に形成された第１領域と、前記第１領域以外の領域で前記ゲート絶縁膜と接する第２領域と、を有し、  
前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、  
前記蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化していることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
　（３）第１導電型のＳｉＣからなるドレイン領域と、  
前記ドレイン領域に接し、第１導電型且つ前記ドレイン領域より低不純物濃度のＳｉＣからなるドリフト層と、  
前記ドリフト層内に設けられた第２導電型のＳｉＣからなるベース領域と、  
前記ベース領域上に設けられた第１導電型且つ前記ドリフト層より高不純物濃度のＳｉＣからなるソース領域と、  
前記ベース領域及び前記ソース領域の側壁に接し、且つ下端が前記ベース領域及び前記ソース領域以外の半導体領域に達するように、前記ドリフト層内に設けられた溝部と、  
少なくとも前記溝部の表面部にエピタキシャル成長され、第１導電型のＳｉＣからなる蓄積型チャネル領域と、  
前記蓄積型チャネル領域に接するように設けられたゲート絶縁膜と、  
前記ゲート絶縁膜に接するように設けられたゲート電極と、  
前記ドレイン領域に接続されるドレイン電極と、  
少なくとも前記ソース領域に接続されるソース電極と、を備え、  
前記蓄積型チャネル領域は、前記溝部の表面上に形成された第１領域と、前記第１領域以外の領域である第２領域と、を有し、  
前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、  
前記蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化していることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
　（４）前項（３）に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
前記溝部は、前記ベース領域の側壁に接し、且つ下端が前記ベース領域以外の領域に達するように、前記ドリフト層内に設けられ、  
前記溝部の表面にエピタキシャル成長され、第１導電型のＳｉＣからなる蓄積型チャネル領域と、  
前記ソース領域が、前記蓄積型チャネル領域の側面及び前記ベース領域の上面に形成された、第１導電型且つ前記ドリフト層より高不純物濃度のＳｉＣ領域として構成され、  
前記ゲート絶縁膜が、前記蓄積型チャネル領域の表面上及び前記ソース領域の側面を覆って形成されていることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
　（５）前項（２）に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
　前記蓄積型チャネルの第１領域及び第２領域内の、前記ベース領域上以外の一部または全部の領域が、第１導電型且つ前記蓄積型チャネルの第２領域よりも高い不純物濃度であることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
　（６）前項（５）に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
　前記蓄積型チャネルの第１領域及び第２領域内の、前記ベース領域上以外の一部または全部の領域の不純物濃度が、前記ソース領域と同じ不純物濃度であることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
　（７）前項（１）より（６）に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
　前記蓄積型チャネル第２領域の膜厚が１０ｎｍ以上１００ｎｍ以下、不純物濃度が１×１０１６以上２×１０１７ｃｍ－３以下であることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
１：ｎ＋型ＳｉＣ基板、２：ｎ－型ドリフト層、３：ｐ型ベース領域、４：ｐ＋型コンタクト領域、５：ｎ＋型ソース領域、６：蓄積型チャネルのｎ－型第１領域、７：ゲート絶縁膜、８：ゲート電極、１０：ソース電極、１１：ドレイン電極、１２：蓄積型チャネルのｎ型第２領域、４５：ｎ＋型アキュームレーション領域。

Claims (10)

  1. 　第１導電型のＳｉＣからなるドレイン領域と、  
    　前記ドレイン領域に接し、第１導電型且つ前記ドレイン領域より低不純物濃度のＳｉＣからなるドリフト層と、  
    　前記ドリフト層内に設けられた第２導電型のＳｉＣからなるベース領域と、  
    　前記ベース領域内に形成された第１導電型且つ前記ドリフト層より高不純物濃度のＳｉＣからなるソース領域と、  
    　前記ベース領域、前記ソース領域及び前記ドリフト層の上にエピタキシャル成長された第１導電型のＳｉＣからなる蓄積型チャネル領域と、  
    　前記蓄積型チャネル領域の上に設けられたゲート絶縁膜と、  
    　前記ゲート絶縁膜の上に設けられたゲート電極と、  
    　前記ドレイン領域に接続されるドレイン電極と、  
    　少なくとも前記ソース領域に接続されるソース電極と、を備え、  
    　前記蓄積型チャネル領域は、前記ベース領域、前記ソース領域及び前記ドリフト層の各層の表面或いは表面の一部に形成された第１領域と、前記第１領域以外の領域で前記ゲート絶縁膜と接する第２領域と、を有し、  
    　前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、  
    　前記蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化していることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
  2. 　第１導電型のＳｉＣからなるドレイン領域と、  
    　前記ドレイン領域に接し、第１導電型且つ前記ドレイン領域より低不純物濃度のＳｉＣからなるドリフト層と、  
    　前記ドリフト層内に設けられた第２導電型のＳｉＣからなるベース領域と、  
    　前記ベース領域及び前記ドリフト層の上にエピタキシャル成長され、第１導電型のＳｉＣからなる蓄積型チャネル領域と、  
    　前記蓄積型チャネル領域の側面に接し、且つ前記ベース領域内に形成された第１導電型且つ前記ドリフト層より高不純物濃度のＳｉＣからなるソース領域と、  
    　前記蓄積型チャネル領域の上に設けられたゲート絶縁膜と、  
    　前記ゲート絶縁膜の上に設けられたゲート電極と、  
    　前記ドレイン領域に接続されるドレイン電極と、  
    　少なくとも前記ソース領域に接続されるソース電極と、を備え、  
    　前記蓄積型チャネル領域は、前記ベース領域及び前記ドリフト層上に形成された第１領域と、前記第１領域以外の領域で前記ゲート絶縁膜と接する第２領域と、を有し、  
    　前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、  
    　前記蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化していることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
  3. 　第１導電型のＳｉＣからなるドレイン領域と、  
    　前記ドレイン領域に接し、第１導電型且つ前記ドレイン領域より低不純物濃度のＳｉＣからなるドリフト層と、  
    　前記ドリフト層内に設けられた第２導電型のＳｉＣからなるベース領域と、  
    　前記ベース領域上に設けられた第１導電型且つ前記ドリフト層より高不純物濃度のＳｉＣからなるソース領域と、  
    　前記ベース領域及び前記ソース領域の側壁に接し、且つ下端が前記ベース領域及び前記ソース領域以外の半導体領域に達するように、前記ドリフト層内に設けられた溝部と、  
    　少なくとも前記溝部の表面部にエピタキシャル成長され、第１導電型のＳｉＣからなる蓄積型チャネル領域と、  
    　前記蓄積型チャネル領域に接するように設けられたゲート絶縁膜と、  
    　前記ゲート絶縁膜に接するように設けられたゲート電極と、  
    　前記ドレイン領域に接続されるドレイン電極と、  
    　少なくとも前記ソース領域に接続されるソース電極と、を備え、  
    　前記蓄積型チャネル領域は、前記溝部の表面上に形成された第１領域と、前記第１領域以外の領域である第２領域と、を有し、  
    　前記第２領域の不純物濃度は、前記第１領域の不純物濃度よりも高く、  
    　前記蓄積型チャネルの第２領域は、前記ゲート電極に電圧を印加していない状態において、前記ベース領域から伸びる空乏層と、前記ゲート絶縁膜から伸びる空乏層によって空乏化していることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
  4. 　請求項３に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
    　前記溝部は、前記ベース領域の側壁に接し、且つ下端が前記ベース領域以外の領域に達するように、前記ドリフト層内に設けられ、  
    　前記溝部の表面にエピタキシャル成長され、第１導電型のＳｉＣからなる蓄積型チャネル領域と、  
    　前記ソース領域が、前記蓄積型チャネル領域の側面及び前記ベース領域の上面に形成された、第１導電型且つ前記ドリフト層より高不純物濃度のＳｉＣ領域として構成され、  
    　前記ゲート絶縁膜が、前記蓄積型チャネル領域の表面上及び前記ソース領域の側面を覆って形成されていることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
  5. 　請求項２に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
    　前記蓄積型チャネルの第１領域及び第２領域内の、前記ベース領域上以外の一部または全部の領域が、第１導電型且つ前記蓄積型チャネルの第２領域よりも高い不純物濃度であることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
  6. 　請求項５に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
    　前記蓄積型チャネルの第１領域及び第２領域内の、前記ベース領域上以外の一部または全部の領域の不純物濃度が、前記ソース領域と同じ不純物濃度であることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
  7. 　請求項１に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
    　前記蓄積型チャネル第２領域の膜厚が１０ｎｍ以上１００ｎｍ以下、不純物濃度が１×１０１６以上２×１０１７ｃｍ－３以下であることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
  8. 　請求項２に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
    　前記蓄積型チャネル第２領域の膜厚が１０ｎｍ以上１００ｎｍ以下、不純物濃度が１×１０１６以上２×１０１７ｃｍ－３以下であることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
  9. 　請求項３に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
    　前記蓄積型チャネル第２領域の膜厚が１０ｎｍ以上１００ｎｍ以下、不純物濃度が１×１０１６以上２×１０１７ｃｍ－３以下であることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
  10. 　請求項４に記載の蓄積型絶縁ゲート型電界効果型トランジスタにおいて、  
    　前記蓄積型チャネル第２領域の膜厚が１０ｎｍ以上１００ｎｍ以下、不純物濃度が１×１０１６以上２×１０１７ｃｍ－３以下であることを特徴とする蓄積型絶縁ゲート型電界効果型トランジスタ。
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