WO2010016233A1 - プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 - Google Patents

プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 Download PDF

Info

Publication number
WO2010016233A1
WO2010016233A1 PCT/JP2009/003702 JP2009003702W WO2010016233A1 WO 2010016233 A1 WO2010016233 A1 WO 2010016233A1 JP 2009003702 W JP2009003702 W JP 2009003702W WO 2010016233 A1 WO2010016233 A1 WO 2010016233A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
ramp voltage
sustain
scan electrode
scan
Prior art date
Application number
PCT/JP2009/003702
Other languages
English (en)
French (fr)
Inventor
富岡直之
野口直樹
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to KR1020117005142A priority Critical patent/KR101185635B1/ko
Priority to JP2010503312A priority patent/JP5251971B2/ja
Priority to EP09804720A priority patent/EP2302613A4/en
Priority to CN2009801302114A priority patent/CN102113042A/zh
Priority to US13/055,534 priority patent/US8350784B2/en
Publication of WO2010016233A1 publication Critical patent/WO2010016233A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/292—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for reset discharge, priming discharge or erase discharge occurring in a phase other than addressing
    • G09G3/2927—Details of initialising
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes

Definitions

  • the present invention relates to a plasma display device and a plasma display panel driving method used for a wall-mounted television or a large monitor.
  • a typical AC surface discharge type panel as a plasma display panel (hereinafter abbreviated as “panel”) has a large number of discharge cells formed between a front plate and a back plate arranged to face each other.
  • a front plate a plurality of pairs of display electrodes composed of a pair of scan electrodes and sustain electrodes are formed on the front glass substrate in parallel with each other.
  • a dielectric layer and a protective layer are formed so as to cover the display electrode pairs.
  • a plurality of parallel data electrodes are formed on a back glass substrate, a dielectric layer is formed so as to cover the data electrodes, and a plurality of barrier ribs are formed thereon in parallel with the data electrodes. .
  • the fluorescent substance layer is formed in the surface of a dielectric material layer, and the side surface of a partition. Then, the front plate and the back plate are arranged to face each other and sealed so that the display electrode pair and the data electrode are three-dimensionally crossed.
  • a discharge gas containing 5% xenon in a partial pressure ratio is sealed.
  • a discharge cell is formed at a portion where the display electrode pair and the data electrode face each other.
  • ultraviolet rays are generated by gas discharge in each discharge cell. The ultraviolet light excites and emits red (R), green (G), and blue (B) phosphors to display a color image on the panel.
  • the subfield method is generally used as a method for driving the panel.
  • one field is divided into a plurality of subfields, and gradation display is performed by causing each discharge cell to emit light or not emit light in each subfield.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • an initialization waveform is applied to each scan electrode, and an initialization discharge is generated in each discharge cell.
  • wall charges necessary for the subsequent address operation are formed on each electrode.
  • priming particles excited particles for generating address discharge
  • stably generating address discharge are generated in each discharge cell.
  • a scan pulse is applied to the scan electrode and an address pulse is selectively applied to the data electrode based on the image signal to be displayed.
  • an address discharge is selectively generated in the discharge cells to be displayed, and wall charges are formed (hereinafter, this operation is also referred to as “address”).
  • the sustain period the number of sustain pulses corresponding to the luminance to be displayed is alternately applied to the display electrode pair composed of the scan electrode and the sustain electrode. Thereby, a sustain discharge is generated in the discharge cell in which the address discharge has occurred, and the phosphor layer of the discharge cell is caused to emit light. Thereby, an image is displayed.
  • the following driving method is disclosed as one of the subfield methods.
  • initialization discharge is performed using a slowly changing voltage waveform.
  • initializing discharge is selectively performed on the discharge cells that have undergone sustain discharge. Thereby, light emission not related to gradation display is reduced as much as possible, and the contrast ratio is improved.
  • an all-cell initializing operation for generating an initializing discharge in all the discharge cells is performed.
  • a selective initializing operation is performed in which the initializing discharge is generated only in the discharge cells that have undergone the sustaining discharge in the immediately preceding sustaining period.
  • an initialization waveform having a portion where the voltage rises with a gentle slope and a portion where the voltage falls with a gentle slope is applied to the discharge cell during the setup period.
  • a weak discharge is generated between the sustain electrodes and the scan electrodes of all the discharge cells.
  • the black visibility in a panel can be improved (for example, refer patent document 2).
  • a plasma display device of the present invention is a panel having a plurality of scan electrodes driven by a subfield method in which a plurality of subfields having an initialization period, an address period, and a sustain period are provided in one field and displayed in gray scale,
  • a scan electrode drive that generates a first descending ramp voltage that falls during the initialization period, generates a sustain pulse during the sustain period, and generates an ascending ramp voltage that increases at the end of the sustain period and applies it to the scan electrode
  • the scan electrode driving circuit generates a second downward ramp voltage having a portion that descends at a gentler slope than the first downward ramp voltage after the generation of the sustain pulse in the sustain period, An upward ramp voltage is generated after the downward ramp voltage is generated and applied to the scan electrode.
  • FIG. 1 is an exploded perspective view showing the structure of the panel according to Embodiment 1 of the present invention.
  • FIG. 2 is an electrode array diagram of the panel.
  • FIG. 3 is a drive voltage waveform diagram applied to each electrode of the panel.
  • FIG. 4 is a circuit block diagram of the plasma display device in accordance with the first exemplary embodiment of the present invention.
  • FIG. 5 is a circuit diagram showing a configuration example of a scan electrode driving circuit of the plasma display device.
  • FIG. 6 is a timing chart for explaining an example of the operation of the scan electrode driving circuit in the all-cell initializing period in the first embodiment of the present invention.
  • FIG. 7 is a characteristic diagram showing the relationship between the write pulse voltage Vd and the scan pulse voltage (amplitude) in the first embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of the panel according to Embodiment 1 of the present invention.
  • FIG. 2 is an electrode array diagram of the panel.
  • FIG. 3 is a drive voltage waveform diagram
  • FIG. 8 is a waveform diagram showing another waveform example of the downward erasing ramp voltage applied to the scan electrode in the first embodiment of the present invention.
  • FIG. 9 is a waveform diagram showing another example of a drive voltage waveform applied to each electrode of the panel in the first exemplary embodiment of the present invention.
  • FIG. 10 is a waveform diagram of drive voltage applied to each electrode of the panel according to the second embodiment of the present invention.
  • FIG. 11 is a circuit diagram showing a configuration example of a scan electrode driving circuit according to Embodiment 2 of the present invention.
  • FIG. 12 is a schematic diagram showing a connection state between the scan IC and the scan electrode of the scan electrode driving circuit according to the second embodiment of the present invention.
  • FIG. 13 is a diagram showing a correspondence relationship between the control signal OC1, the control signal OC2 and the operation state of the scan IC according to the second embodiment of the present invention.
  • FIG. 14 is a timing chart for explaining an example of the operation of the scan electrode driving circuit in the all-cell initializing period in the second embodiment of the present invention.
  • FIG. 15 is a waveform diagram showing another waveform example of the downward erasing ramp voltage applied to the scan electrode in the second embodiment of the present invention.
  • FIG. 16 is a waveform diagram showing another example of a drive voltage waveform applied to each electrode of the panel in accordance with the second exemplary embodiment of the present invention.
  • FIG. 1 is an exploded perspective view showing the structure of panel 10 according to Embodiment 1 of the present invention.
  • a plurality of display electrode pairs 24 each including a scanning electrode 22 and a sustain electrode 23 are formed on a glass front plate 21.
  • a dielectric layer 25 is formed so as to cover the scan electrode 22 and the sustain electrode 23, and a protective layer 26 is formed on the dielectric layer 25.
  • the protective layer 26 has been used as a panel material in order to lower the discharge start voltage in the discharge cell, and has a large secondary electron emission coefficient and durability when neon (Ne) and xenon (Xe) gas is sealed. It is formed from a material mainly composed of MgO having excellent properties.
  • a plurality of data electrodes 32 are formed on the back plate 31.
  • a dielectric layer 33 is formed so as to cover the data electrode 32. Further, a cross-shaped partition wall 34 is formed thereon.
  • a phosphor layer 35 that emits light of each color of red (R), green (G), and blue (B) is provided on the side surface of the partition wall 34 and on the dielectric layer 33.
  • the front plate 21 and the back plate 31 are arranged to face each other so that the display electrode pair 24 and the data electrode 32 intersect with each other with a minute discharge space interposed therebetween. And the outer peripheral part is sealed with sealing materials, such as glass frit.
  • a mixed gas of neon and xenon is sealed as a discharge gas in the discharge space inside.
  • a discharge gas having a xenon partial pressure of about 10% is used in order to improve luminous efficiency.
  • the discharge space is partitioned into a plurality of sections by partition walls 34, and discharge cells are formed at the intersections between the display electrode pairs 24 and the data electrodes 32. These discharge cells discharge and emit light to display an image.
  • the structure of the panel 10 is not limited to the above-described structure, and may be, for example, provided with a stripe-shaped partition wall.
  • the mixing ratio of the discharge gas is not limited to the above-described numerical values, and may be other mixing ratios.
  • FIG. 2 is an electrode array diagram of panel 10 in accordance with the first exemplary embodiment of the present invention.
  • panel 10 is driven by the subfield method.
  • this subfield method one field is divided into a plurality of subfields on the time axis, and a luminance weight is set for each subfield. Then, gradation display is performed by controlling light emission / non-light emission of each discharge cell for each subfield.
  • one field is composed of eight subfields (first SF, second SF,..., Eighth SF), and each subfield is, for example, (1, 2, 4, 8, 16). , 32, 64, and 128).
  • the number of sustain pulses is generated by multiplying the luminance weight by a preset luminance magnification.
  • the brightness of the image is adjusted by controlling the number of times of light emission in the sustain period.
  • an all-cell initializing operation for generating an initializing discharge in all the discharge cells is performed (hereinafter, the subfield for performing the all-cell initializing operation is referred to (Referred to as “all-cell initializing subfield”)
  • the subfield for performing the all-cell initializing operation is referred to (Referred to as “all-cell initializing subfield”)
  • selective initializing that generates initializing discharge selectively for the discharge cells that have undergone sustain discharge in the immediately preceding subfield An operation is performed (hereinafter, a subfield for performing a selective initialization operation is referred to as a “selective initialization subfield”).
  • the all-cell initialization operation is performed in the initialization period of the first SF, and the selective initialization operation is performed in the initialization period of the second SF to the eighth SF.
  • the light emission not related to the image display is only the light emission due to the discharge of the all-cell initializing operation in the first SF. Therefore, the black luminance, which is the luminance of the black display region where no sustain discharge is generated, is only weak light emission in the all-cell initializing operation, and an image display with high contrast is possible.
  • the sustain period of each subfield the number of sustain pulses obtained by multiplying the luminance weight of each subfield by a predetermined luminance magnification is applied to each display electrode pair 24.
  • the number of subfields and the luminance weight of each subfield are not limited to the above values shown in the present embodiment.
  • the structure which switches a subfield structure based on an image signal etc. may be sufficient.
  • FIG. 3 is a waveform diagram of driving voltage applied to each electrode of panel 10 in the first exemplary embodiment of the present invention.
  • scan electrode SC1 that scans first in the address period
  • scan electrode SCn that scans last in the address period
  • sustain electrode SU1 to sustain electrode SUn for example, scan electrode SC1080
  • data electrode D1 data electrode
  • FIG. 6 shows driving waveforms of the data electrode Dm.
  • FIG. 3 shows driving voltage waveforms of two subfields. That is, FIG. 3 shows a first subfield (first SF) that is an all-cell initializing subfield and a second subfield (second SF) that is a selective initializing subfield.
  • the drive voltage waveform in the other subfields is substantially the same as the drive voltage waveform of the second SF except that the number of sustain pulses generated in the sustain period is different.
  • scan electrode SCi, sustain electrode SUi, and data electrode Dk in the following represent electrodes selected from each electrode based on subfield data (data indicating light emission / non-light emission for each subfield).
  • the first SF which is an all-cell initialization subfield, will be described.
  • 0 (V) is applied to each of the data electrode D1 to the data electrode Dm and the sustain electrode SU1 to the sustain electrode SUn. Then, after applying 0 (V) to scan electrode SC1 through scan electrode SCn, voltage Vsc is applied, and further, voltage Vi1 obtained by superimposing the accumulated voltage on voltage Vsc is applied. Further, a ramp voltage (hereinafter referred to as “up-ramp voltage”) L1 that gently rises from the voltage Vi1 toward the voltage Vi2 (for example, with a slope of about 1.3 V / ⁇ sec) is applied. At this time, voltage Vi1 is a voltage lower than the discharge start voltage, and voltage Vi2 is a voltage exceeding the discharge start voltage with respect to sustain electrode SU1 through sustain electrode SUn.
  • up-ramp voltage a ramp voltage
  • Vd a positive write pulse voltage
  • voltage Ve2 is first applied to sustain electrode SU1 through sustain electrode SUn, and (voltage Va + voltage Vsc) is applied to scan electrode SC1 through scan electrode SCn.
  • a positive write pulse voltage Vd is applied to.
  • the voltage difference at the intersection between the data electrode Dk and the scan electrode SC1 is the difference between the wall voltage on the data electrode Dk and the wall voltage on the scan electrode SC1 due to the difference in externally applied voltage (Vd ⁇ Va). It becomes the sum and exceeds the discharge start voltage. As a result, a discharge is generated between data electrode Dk and scan electrode SC1. Further, since voltage Ve2 is applied to sustain electrode SU1 through sustain electrode SUn, the voltage difference between sustain electrode SU1 and scan electrode SC1 is the difference between the externally applied voltages (Ve2-Va) and sustain electrode SU1. The difference between the upper wall voltage and the wall voltage on the scan electrode SC1 is added.
  • the voltage Ve2 is set to a voltage value that is slightly lower than the discharge start voltage, so that the discharge between the sustain electrode SU1 and the scan electrode SC1 does not lead to discharge but is likely to occur. Can do.
  • a discharge generated between data electrode Dk and scan electrode SC1 can be triggered to generate a discharge between sustain electrode SU1 and scan electrode SC1 in a region intersecting with data electrode Dk.
  • address discharge occurs in the discharge cells to be lit.
  • a positive wall voltage is accumulated on scan electrode SC1
  • a negative wall voltage is accumulated on sustain electrode SU1
  • a negative wall voltage is also accumulated on data electrode Dk.
  • the address operation is performed in which the address discharge is caused in the discharge cells to be lit in the first row and the wall voltage is accumulated on each electrode.
  • the voltage at the intersection of data electrode D1 to data electrode Dm and scan electrode SC1 to which address pulse voltage Vd has not been applied does not exceed the discharge start voltage, so address discharge does not occur.
  • the above address operation is sequentially performed until the discharge cell in the nth row, and the address period ends.
  • sustain pulses of the number obtained by multiplying the luminance weight by a predetermined luminance magnification are alternately applied to the display electrode pair 24 to generate a sustain discharge in the discharge cell that generated the address discharge, and the discharge cell emits light.
  • the voltage applied to the discharge cell is a voltage obtained by adding the difference between the wall voltage on scan electrode SCi and the wall voltage on sustain electrode SUi to sustain pulse voltage Vs.
  • the voltage difference between scan electrode SCi and sustain electrode SUi exceeds the discharge start voltage.
  • a sustain discharge occurs between the scan electrode SCi and the sustain electrode SUi, and the phosphor layer 35 emits light due to the ultraviolet rays generated at this time. Then, a negative wall voltage is accumulated on scan electrode SCi, and a positive wall voltage is accumulated on sustain electrode SUi. Further, a positive wall voltage is accumulated on the data electrode Dk. In the discharge cells in which no address discharge has occurred during the address period, no sustain discharge occurs, and the wall voltage at the end of the initialization period is maintained.
  • sustain pulses of the number obtained by multiplying the luminance weight by the luminance magnification are alternately applied to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn, thereby giving a potential difference between the electrodes of display electrode pair 24. .
  • the sustain discharge is continuously performed in the discharge cells that have caused the address discharge in the address period.
  • scan electrode SU1 through sustain electrode SUn and data electrode D1 through data electrode Dm are applied with 0 (V) while being applied with scan electrode SC1 to scan electrode SCn are ground potentials that are less than or equal to the discharge start voltage with respect to data electrode D1 to data electrode Dm, that is, a voltage that gradually falls from 0 (V) toward negative voltage Vi4 that exceeds the discharge start voltage.
  • 2 downward ramp voltage hereinafter referred to as “downward erasure ramp voltage”) L5 is applied.
  • the gradient of the down-erasing ramp voltage L5 is a gentler gradient (eg, about ⁇ 1 V / ⁇ sec) than the down-ramp voltage L2 generated in the initialization period and the down-ramp voltage L4 described later. To do.
  • charged particles (priming particles) generated by the weak erasing discharge are accumulated on the scan electrode 22 and the data electrode 32 so as to alleviate the voltage difference between the scan electrode 22 and the data electrode 32.
  • unnecessary negative wall charges accumulated in the discharge cells are erased. That is, the discharge generated by the downward erasing ramp voltage L5 works as an erasing discharge for erasing unnecessary negative wall charges.
  • the reason why unnecessary negative wall charges may accumulate on the scan electrode 22 in the non-lighting discharge cell is considered as follows. After the initializing discharge, the non-lighting discharge cells in which the address discharge and the sustain discharge have not occurred do not generate a discharge until the address discharge occurs thereafter. However, the sustain pulse is applied to the display electrode pair 24 even in a non-lighting discharge cell in which no sustain discharge occurs. Therefore, in a non-lighting discharge cell, when a sustain discharge occurs in an adjacent discharge cell, a part of charged particles (priming particles) generated by the sustain discharge is caused by a sustain pulse voltage applied to the display electrode pair 24. It moves into a non-lighted discharge cell. In particular, it is attracted onto the scan electrode 22 by the sustain pulse voltage applied to the scan electrode 22. The moving priming particles accumulate as unnecessary negative wall charges on the scanning electrodes 22 of the non-lighting discharge cells. In this way, it is considered that unnecessary negative wall charges accumulate on the scan electrodes 22 of the non-lighting discharge cells.
  • the movement of the priming particles and the accumulation of unnecessary negative wall charges caused by the movement of the priming particles are likely to occur in a discharge cell that has been miniaturized as the panel becomes higher in definition.
  • the amount of unnecessary negative wall charges accumulated in the discharge cell is such that the sustain discharge occurs in one discharge cell of two adjacent discharge cells and the period in which no sustain discharge occurs in the other discharge cell becomes longer. Become more. That is, unnecessary negative wall charge accumulation is more likely to occur in subfields with a large luminance weight and a large number of sustain pulses.
  • abnormal discharge may occur during application of a down-ramp voltage L4, which will be described later, to scan electrode SC1 through scan electrode SCn during the initialization period. It was confirmed.
  • This abnormal discharge changes the wall voltage to a state different from that when a normal initializing discharge occurs, and also generates unnecessary priming particles. Therefore, an erroneous address discharge may occur in a subfield where address discharge should not be generated, and image display quality may be degraded.
  • the down erase lamp voltage L5 A weak discharge is generated between the scan electrode 22 and the data electrode 32, and unnecessary negative wall charges accumulated in the discharge cell can be erased.
  • unnecessary wall charges that become seeds of erroneous discharge can be removed, so that it is possible to prevent erroneous discharge from occurring in a subfield where address discharge should not be generated, and to prevent deterioration in image display quality.
  • the discharge cell in which unnecessary negative wall charges are not accumulated on the scan electrode 22 The normal wall charge state is almost maintained. Therefore, if the voltage Vi4 is set optimally, the potential difference between the scan electrode 22 and the data electrode 32 exceeds the discharge start voltage even when the down erase ramp voltage L5 is applied to the scan electrode SC1 to the scan electrode SCn. Absent. That is, the erasing discharge described above does not occur.
  • the address discharge is generated by generating the downward erasing ramp voltage L5 that decreases from 0 (V) toward the negative voltage Vi4 and applying it to scan electrode SC1 through scan electrode SCn.
  • the erasing discharge by the downward erasing ramp voltage L5 can be generated only in the non-lighting discharge cell in which no sustain discharge has occurred and in the discharge cell in which unnecessary negative wall charges are accumulated on the scan electrode 22.
  • the down-ramp voltage L2 and the down-ramp voltage L4 which will be described later, can reduce the occurrence of the abnormal discharge described above by making the gradient gentle, but if the gradient is made too gentle, the original effect of adjusting the wall voltage is obtained. It was confirmed that it was weakened. Therefore, in the present embodiment, it is assumed that the down-ramp voltage L2 and the down-ramp voltage L4 described later are generated with a gradient of, for example, ⁇ 2.5 V / ⁇ sec.
  • the downward erasing ramp voltage L5 is generated with a gradient of less than ⁇ 2.5 V / ⁇ sec.
  • the effect described above gradually saturates as the slope of the descending erase ramp voltage L5 becomes gentler.
  • the slope of the down erase ramp voltage L5 is made gentler, the time spent for generating the down erase ramp voltage L5 increases. Therefore, practically, the gradient of the descending erase ramp voltage L5 is desirably ⁇ 0.5 V / ⁇ sec or more.
  • the gradient of the downward erasing ramp voltage L5 is within the range of ⁇ 0.5 V / ⁇ sec or more and less than ⁇ 2.5 V / ⁇ sec, based on the downward ramp voltage L2 and the downward ramp voltage L4 described later. Is set to a gentle slope.
  • the gradient of the downward erasing ramp voltage L5 is set to ⁇ 1 V / ⁇ sec.
  • the rising erasing ramp voltage L3 rising from 0 (V) toward the voltage Vers exceeding the discharge start voltage is generated with a steeper slope (eg, about 10 V / ⁇ sec) than the rising ramp voltage L1, Applied to scan electrode SC1 through scan electrode SCn. Then, a weak discharge is generated between sustain electrode SUi and scan electrode SCi of the discharge cell in which the sustain discharge has occurred. This weak discharge is continuously generated while the voltage applied to scan electrode SC1 through scan electrode SCn increases. When the increasing voltage reaches the predetermined voltage Vers, the voltage applied to scan electrode SC1 through scan electrode SCn is decreased to 0 (V) as the base potential.
  • the charged particles generated by the weak discharge are accumulated as wall charges on the sustain electrode SUi and the scan electrode SCi so as to reduce the voltage difference between the sustain electrode SUi and the scan electrode SCi.
  • the wall voltage between scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn is the difference between the voltage applied to scan electrode SCi and the discharge start voltage, eg, (voltage Vers ⁇ discharge start voltage). ). That is, the discharge generated by the ascending erasing ramp voltage L3 works as an erasing discharge.
  • scan electrode SC1 to scan electrode SCn are returned to 0 (V), and the sustain operation in the sustain period ends.
  • a drive voltage waveform in which the first half of the initialization period in the first SF is omitted is applied to each electrode. That is, voltage Ve1 is applied to sustain electrode SU1 through sustain electrode SUn, and 0 (V) is applied to data electrode D1 through data electrode Dm.
  • Scan electrode SC1 to scan electrode SCn have the same gradient (eg, for example, as ramp-down voltage L2) from a voltage less than the discharge start voltage (eg, 0 (V)) to a negative voltage Vi4 that exceeds the discharge start voltage.
  • a down-ramp voltage L4 which is a first down-gradient voltage that falls at about ⁇ 2.5 V / ⁇ sec), is applied.
  • the ramp-down voltage L2 and the ramp-down voltage L4 have the same slope and minimum voltage. Therefore, the down ramp voltage L2 is also included in the first down ramp voltage.
  • the initializing operation in the second SF is a selective initializing operation in which initializing discharge is performed on the discharge cells that have undergone the sustain operation in the sustain period of the immediately preceding subfield.
  • the drive waveforms similar to those in the first SF address period are applied to scan electrode SC1 through scan electrode SCn, sustain electrode SU1 through sustain electrode SUn, and data electrode D1 through data electrode Dm.
  • a predetermined number of sustain pulses are alternately applied to scan electrode SC1 through scan electrode SCn and sustain electrode SU1 through sustain electrode SUn.
  • a sustain discharge is generated in the discharge cells that have generated the address discharge in the address period.
  • the erasing ramp voltage L5 is applied to scan electrode SC1 through scan electrode SCn, and a non-lighted discharge cell in which no sustain discharge has occurred,
  • an erasing discharge is generated in the discharge cell in which unnecessary negative wall charges are accumulated on the scan electrode 22.
  • ascending erasing ramp voltage L3 is applied to scan electrode SC1 through scan electrode SCn to generate an erasing discharge in the discharge cells that have generated the sustaining discharge.
  • the number of sustain pulses generated in the sustain period is different from that of scan electrode SC1 through scan electrode SCn, sustain electrode SU1 through sustain electrode SUn, and data electrode D1 through data electrode Dm.
  • a drive waveform similar to 2SF is applied.
  • FIG. 4 is a circuit block diagram of plasma display device 1 according to the first exemplary embodiment of the present invention.
  • the plasma display apparatus 1 includes a panel 10, an image signal processing circuit 41, a data electrode driving circuit 42, a scan electrode driving circuit 43, a sustain electrode driving circuit 44, a control signal generation circuit 45, and a power source that supplies necessary power to each circuit block.
  • a circuit (not shown) is provided.
  • the image signal processing circuit 41 emits the input image signal sig for each subfield according to the number of discharge cells of the panel 10 in order to cause the discharge cells to emit light with brightness according to the gradation value of the image signal sig. -Convert to subfield data indicating non-light emission.
  • the control signal generation circuit 45 generates various control signals for controlling the operation of each circuit block based on the horizontal synchronization signal H and the vertical synchronization signal V, and each circuit block (image signal processing circuit 41, data electrode drive circuit 42). To the scan electrode drive circuit 43 and the sustain electrode drive circuit 44).
  • the data electrode driving circuit 42 converts the subfield data for each subfield into signals corresponding to the data electrodes D1 to Dm. Then, the data electrodes D1 to Dm are driven based on the control signal supplied from the control signal generating circuit 45.
  • Scan electrode drive circuit 43 includes an initialization waveform generation circuit, a sustain pulse generation circuit, and a scan pulse generation circuit.
  • the initialization waveform generation circuit generates an initialization waveform to be applied to scan electrode SC1 through scan electrode SCn in the initialization period.
  • the sustain pulse generating circuit generates a sustain pulse to be applied to scan electrode SC1 through scan electrode SCn in the sustain period.
  • the scan pulse generation circuit includes a plurality of scan electrode driving ICs (hereinafter abbreviated as “scan ICs”), and generates scan pulses to be applied to scan electrode SC1 through scan electrode SCn in the address period.
  • Scan electrode drive circuit 43 drives each of scan electrode SC1 through scan electrode SCn based on the control signal supplied from control signal generation circuit 45.
  • Sustain electrode drive circuit 44 includes a sustain pulse generation circuit and a circuit (not shown) for generating voltage Ve1 and voltage Ve2. Then, sustain electrode SU1 through sustain electrode SUn are driven based on the control signal supplied from control signal generating circuit 45.
  • FIG. 5 is a circuit diagram showing a configuration example of scan electrode drive circuit 43 of plasma display device 1 in accordance with the first exemplary embodiment of the present invention.
  • Scan electrode driving circuit 43 includes sustain pulse generating circuit 50 that generates a sustain pulse, initialization waveform generating circuit 51 that generates an initialization waveform, and scan pulse generating circuit 52 that generates a scan pulse.
  • Each output terminal of scan pulse generating circuit 52 is connected to each of scan electrode SC1 through scan electrode SCn of panel 10.
  • the voltage input to scan pulse generating circuit 52 is referred to as “reference potential A”.
  • the operation for turning on the switching element is expressed as “ON”, and the operation for blocking is described as “OFF”.
  • a signal for turning on the switching element is denoted as “Hi”
  • a signal for turning off is denoted as “Lo”.
  • FIG. 5 when a circuit using the negative voltage Va (for example, the Miller integrating circuit 54) is operated, the circuit, the sustain pulse generating circuit 50, and a circuit using the voltage Vr (for example, A separation circuit using a switching element Q4 for electrically separating the Miller integration circuit 53) and a circuit using the voltage Vers (for example, the Miller integration circuit 55) is shown. Further, when a circuit using the voltage Vr (for example, the Miller integrating circuit 53) is operated, the circuit and a circuit using the voltage Vers having a voltage lower than the voltage Vr (for example, the Miller integrating circuit 55) 2 shows a separation circuit using a switching element Q6 for electrically separating the two.
  • Vr for example, A separation circuit using a switching element Q4 for electrically separating the Miller integration circuit 53
  • V Vers for example, the Miller integration circuit 55
  • Sustain pulse generation circuit 50 includes a generally used power recovery circuit (not shown) and a clamp circuit (not shown). Based on the control signal output from the control signal generation circuit 45, the switching elements provided in the sustain pulse generation circuit 50 are switched to generate the sustain pulse. In FIG. 5, details of the signal path of the control signal are omitted.
  • Scan pulse generation circuit 52 includes switching elements QH1 to QHn and switching elements QL1 to QLn for applying a scan pulse voltage to each of n scan electrodes SC1 to SCn.
  • Switching elements QH1 to QHn and switching elements QL1 to QLn are integrated into a plurality of ICs for each of a plurality of outputs. This IC is a scanning IC.
  • the scan pulse generation circuit 52 includes a switching element Q5 for connecting the reference potential A to the negative voltage Va in the address period, a power supply VSC that generates the voltage Vsc and superimposes the voltage Vsc on the reference potential A, and the reference potential A diode D31 and a capacitor C31 for applying a voltage Vc generated by superimposing the voltage Vsc on A to the input terminal INb are provided.
  • the voltage Vc is input to the input terminals INb of the switching elements QH1 to QHn
  • the reference potential A is input to the input terminals INa of the switching elements QL1 to QLn.
  • the switching element Q5 in the address period, is turned on to make the reference potential A equal to the negative voltage Va.
  • a negative voltage Va is input to the input terminal INa, and a voltage Vc that is the negative voltage Va + the voltage Vsc is input to the input terminal INb.
  • the switching element QHi is turned off, the switching element QLi is turned on, and the negative scan pulse is applied to the scan electrode SCi via the switching element QLi.
  • a voltage Va is applied.
  • the switching element QLh is turned off, the switching element QHh is turned on, and the scan electrode SCh is passed through the switching element QHh. Then, the voltage Va + voltage Vsc is applied to the scan electrode SCh.
  • Scan pulse generation circuit 52 is controlled by control signal generation circuit 45 to output the voltage waveform of initialization waveform generation circuit 51 in the initialization period and to output the voltage waveform of sustain pulse generation circuit 50 in the sustain period. Shall be.
  • the initialization waveform generating circuit 51 includes a Miller integrating circuit 53, a Miller integrating circuit 54, a Miller integrating circuit 55, and a constant current generating circuit 61.
  • Miller integrating circuit 53 and Miller integrating circuit 55 are ramp voltage generating circuits that generate rising ramp voltages.
  • the Miller integrating circuit 54 is a ramp voltage generating circuit that generates a falling ramp voltage.
  • the input terminal of Miller integrating circuit 53 is shown as input terminal IN1
  • the input terminal of Miller integrating circuit 55 is shown as input terminal IN3
  • the input terminal of constant current generating circuit 61 is shown as input terminal IN2.
  • Miller integrating circuit 53 has switching element Q1, capacitor C1, resistor R1, and Zener diode D10 connected in series to capacitor C1. Then, during the initialization operation, the reference potential A of the scan electrode drive circuit 43 is raised to the voltage Vi2 with a ramp-like gentle gradient (for example, 1.3 V / ⁇ sec) to generate the up-ramp voltage L1.
  • the Zener diode D10 applies the voltage Vi1 by superimposing a Zener voltage (for example, 45 (V)), which is an accumulated voltage, on the voltage Vsc during the all-cell initializing operation (here, the initializing period of the first SF). Has the function to generate. That is, the Zener diode D10 has a function of setting the start voltage of the up-ramp voltage L1 (the voltage at which the ramp voltage starts to rise) to the voltage Vi1.
  • Miller integrating circuit 55 has switching element Q3, capacitor C3, and resistor R3. Then, at the end of the sustain period, that is, after the generation of the downward erasing ramp voltage L5, the reference potential A is increased to the voltage Vers with a steeper slope (eg, 10 V / ⁇ sec) than the upward ramp voltage L1, thereby increasing the upward erasing ramp voltage L3. Is generated.
  • Miller integrating circuit 54 has switching element Q2, capacitor C2, and resistor R2.
  • the reference potential A is lowered to the voltage Vi4 with a ramp-like gentle gradient (for example, ⁇ 2.5 V / ⁇ sec) to generate the down-ramp voltage L2 and the down-ramp voltage L4.
  • the reference potential A is lowered to the voltage Vi4 with a gentler slope (eg, a slope of ⁇ 1 V / ⁇ sec) than the downramp voltage L2 and the downramp voltage L4, and the down erase lamp A voltage L5 is generated.
  • the constant current generation circuit 61 includes a transistor Q9, a resistor R9, a Zener diode D9, and a resistor R12.
  • the collector of the transistor Q9 is connected to the input terminal IN2.
  • the resistor R9 is inserted between the input terminal IN2 and the base of the transistor Q9.
  • the Zener diode D9 has a cathode connected to the resistor R9 and an anode connected to the resistor R2.
  • the resistor R12 is connected in series between the emitter of the transistor Q9 and the resistor R2.
  • the constant current generation circuit 61 generates a constant current by applying a predetermined voltage (for example, 5 (V)) to the input terminal IN2.
  • This constant current is input to Miller integrating circuit 54.
  • Miller integrating circuit 54 lowers the potential of reference potential A in a ramp shape during the period in which this constant current is input.
  • the initialization waveform generation circuit 51 in the present embodiment is configured to include the switching element Q21.
  • the switching element Q21 has a gate as an input terminal IN4.
  • the switching element Q21 is turned on when the control signal applied to the input terminal IN4 is “Hi” (for example, 5 (V)), and turned off when the control signal is “Lo” (for example, 0 (V)).
  • the constant current generation circuit 61 includes a resistor R13.
  • the resistor R13 has a function of changing the current value of the constant current output from the constant current generating circuit 61 by the switching operation of the switching element Q21. Specifically, one terminal of the resistor R13 is connected to the connection point between the resistor R12 and the transistor Q9, and the other terminal is connected to the drain of the switching element Q21.
  • the source of the switching element Q21 is connected to the connection point between the resistor R12 and the resistor R2.
  • the resistor R12 and the resistor R13 are electrically connected in parallel. Therefore, the current value of the constant current output from the constant current generating circuit 61 can be increased and the gradient of the ramp voltage output from the Miller integrating circuit 54 can be increased compared to when the switching element Q21 is off.
  • Miller integrating circuit 54 in the present embodiment generates two ramp voltages having different gradients, that is, down-ramp voltage L2 and down-ramp voltage L4 during the initialization operation, and a down-flow generated after the sustain pulse is generated in the sustain period.
  • An erasing ramp voltage L5 can be generated.
  • FIG. 6 is a timing chart for explaining an example of the operation of scan electrode drive circuit 43 in the all-cell initialization period in the first embodiment of the present invention.
  • the drive waveform during the all-cell initialization operation is described as an example, but the operation for generating the down-ramp voltage L4 in the selective initialization operation is the operation for generating the down-ramp voltage L2 described in FIG. It shall be the same.
  • the last driving waveform of the sustain period is divided into three periods indicated by periods T1 to T3, and the driving waveforms for performing the all-cell initialization operation are indicated by four periods indicated by periods T11 to T14. Each period will be described below.
  • the voltage Vi3 is equal to the voltage Vs
  • the voltage Vi2 is equal to the voltage Vsc + the voltage Vr
  • the voltage Vi4 is equal to the negative voltage Va.
  • a signal for turning on the switching element is represented as “Hi”
  • a signal for turning off the switching element is represented as “Lo”.
  • the clamp circuit of the sustain pulse generating circuit 50 is operated to set the reference potential A to 0 (V). Then, switching elements QH1 to QHn are turned off, switching elements QL1 to QLn are turned on, and reference potential A (0 (V) at this time) is applied to scan electrode SC1 to scan electrode SCn (not shown). )
  • This voltage drop can be continued while the input terminal IN2 is set to “Hi” or until the reference potential A reaches the voltage Va.
  • the output voltage of the scan electrode driving circuit 43 reaches the negative voltage Vi4 (equal to the voltage Va in this embodiment), for example, 0 (V) is applied to the input terminal IN2.
  • the input terminal IN2 is set to “Lo”.
  • the downward erasing ramp voltage L5 that drops to the voltage Vi4 is generated after all the sustain pulses are generated in the sustain period, and applied to scan electrode SC1 through scan electrode SCn.
  • Period T2 In the period T2, the input terminal IN3 of the Miller integrating circuit 55 that generates the rising elimination ramp voltage L3 is set to “Hi”. Specifically, a predetermined constant current is input to the input terminal IN3. As a result, a constant current flows toward the capacitor C3, the source voltage of the switching element Q3 increases in a ramp shape, and the output voltage of the scan electrode drive circuit 43 starts to increase in a ramp shape. At this time, a constant current input to the input terminal IN3 is generated so that the gradient of the ramp voltage becomes a desired value (for example, 10 V / ⁇ sec).
  • a desired value for example, 10 V / ⁇ sec
  • the rising erasing ramp voltage L3 rising from 0 (V) to the voltage Vers (equal to the voltage Vs in the present embodiment) is generated and applied to the scan electrodes SC1 to SCn.
  • This voltage increase can be continued while the input terminal IN3 is set to “Hi” or until the reference potential A reaches the voltage Vers.
  • Period T3 In the period T3, the clamp circuit of the sustain pulse generation circuit 50 is operated to set the reference potential A to 0 (V) to prepare for the subsequent all-cell initialization operation.
  • the input terminal IN1 of the Miller integrating circuit 53 that generates the up-ramp voltage L1 is set to “Hi”. Specifically, a predetermined constant current is input to the input terminal IN1.
  • the source voltage of the switching element Q1 immediately after the start of the operation of the Miller integrating circuit 53 is a voltage Vz obtained by adding the Zener voltage Vz of the Zener diode D10 to the reference potential A (0 (V)). Therefore, the output voltage of the scan electrode drive circuit 43 increases steeply from the voltage Vsc to the voltage Vi1 obtained by superimposing the Zener voltage Vz of the Zener diode D10 on the voltage Vsc.
  • the up-ramp voltage L1 that gradually increases from the voltage Vi1 to the voltage Vi2 exceeding the discharge start voltage (equal to the voltage Vs in the present embodiment) is thus generated.
  • Period T14 In the period T14, the input terminal IN4 is set to “Hi”, the switching element Q21 is turned on, and the resistor R12 and the resistor R13 are electrically connected in parallel. At the same time, the input terminal IN2 is set to “Hi”, and the operation of the constant current generating circuit 61 is started. Thereby, the current value of the constant current output from the constant current generating circuit 61 becomes larger than the period T1. Then, a constant current flows from the constant current generating circuit 61 toward the capacitor C2, and the drain voltage of the switching element Q2 falls in a ramp shape toward the negative voltage Vi4 (equal to the voltage Va in the present embodiment).
  • the output voltage of the scan electrode drive circuit 43 begins to drop in a ramp shape toward the negative voltage Vi4 with a steeper slope than the down erase ramp voltage L5.
  • the resistance value of the combined resistance of the resistor R12 and the resistor R13 is set in advance so that the gradient of the ramp voltage becomes a desired value (for example, ⁇ 2.5 V / ⁇ sec).
  • this voltage drop can be continued while the input terminal IN2 is set to “Hi” or until the reference potential A reaches the voltage Va.
  • the input terminal IN2 is set to “Lo”. In this way, down-ramp voltage L2 (or down-ramp voltage L4) is generated and applied to scan electrode SC1 through scan electrode SCn.
  • the scan electrode driving circuit 43 has the downward erasing ramp voltage L5 that is the second downward ramp voltage, the upward erasing ramp voltage L3, the upward ramp voltage L1, and the downward ramp that is the first downward ramp voltage.
  • the ramp voltage L2 and the down ramp voltage L4 are generated.
  • the down-ramp voltage L2, the down-ramp voltage L4, and the down-erasing ramp voltage L5 may be configured to decrease to the voltage Va as shown in FIG. 6, but for example, the decreasing voltage is a predetermined voltage Va. It is good also as a structure which stops a fall, when reaching the voltage which superimposed the positive voltage Vset2. Further, the down-ramp voltage L2, the down-ramp voltage L4, and the down-erasing ramp voltage L5 may be configured to increase immediately after reaching a preset voltage. For example, a decreasing voltage is set in advance. After reaching a low voltage, the voltage may be maintained for a certain period thereafter.
  • the down erase ramp voltage L5 having a gentler slope than the down ramp voltage L2 and the down ramp voltage L4.
  • scan electrode SC1 scan electrode SCn.
  • an erasing discharge is generated in a non-lighting discharge cell in which no sustain discharge has occurred and in which a discharge wall in which unnecessary negative wall charges are accumulated on the scan electrode 22 is generated.
  • unnecessary negative wall charges accumulated in the non-lighting discharge cells in which no sustain discharge has occurred are removed, and an abnormal address discharge is prevented from occurring during the subsequent sub-field addressing, Degradation of image display quality can be prevented.
  • FIG. 7 is a characteristic diagram showing the relationship between the write pulse voltage Vd and the scan pulse voltage (amplitude) in the first embodiment of the present invention.
  • the horizontal axis represents the address pulse voltage Vd
  • the vertical axis represents the scan pulse voltage (amplitude) necessary for generating a stable address discharge.
  • the solid line indicates the measurement result obtained when the panel drive is performed by the method described in the present embodiment, and the broken line scans 0 (V) instead of the down erase ramp voltage L5. The measurement results obtained when applied to electrode SC1 to scan electrode SCn are shown. As shown in FIG.
  • the down erase lamp voltage L5 may be generated only in a subfield with a large luminance weight that is likely to cause unnecessary accumulation of negative wall charges in a non-lighted discharge cell.
  • one field is composed of eight subfields (first SF, second SF,..., Eighth SF), and each subfield has luminance weights of 1, 2, 4, 8, 16, 32, 64, and 128, respectively.
  • the down-erasing ramp voltage L5 may be generated only in the sixth to eighth SFs having a relatively large luminance weight. As described above, the same effect as described above can be obtained even in the configuration in which the downward erasure ramp voltage L5 is generated only in the subfield having a relatively large luminance weight.
  • FIG. 8 is a waveform diagram showing another waveform example of the downward erasing ramp voltage L5 applied to the scan electrode 22 in the first embodiment of the present invention. For example, as shown in FIG.
  • the voltage is lowered at a steep slope (eg, ⁇ 8 V / ⁇ sec) than the down-ramp voltage L2 and the down-ramp voltage L4, and then once the down-ramp voltage L2 and Decreasing at a slope equivalent to the down-ramp voltage L4 (for example, ⁇ 2.5 V / ⁇ sec), and finally decreasing at a gentler slope (for example, ⁇ 1 V / ⁇ sec) than the down-ramp voltage L2 and the down-ramp voltage L4.
  • a configuration in which a down erasing ramp voltage is generated may be employed. Even with such a configuration, it was confirmed that the same effect as described above was obtained. In addition, with this configuration, there is also an effect that the period for generating the downward erasing ramp voltage can be shortened.
  • FIG. 9 is a waveform diagram showing another example of a drive voltage waveform applied to each electrode of the panel in the first exemplary embodiment of the present invention.
  • a predetermined voltage for example, voltage Ve1
  • V1 voltage
  • a voltage equal to may be applied.
  • the timing chart shown in FIG. 6 is merely an example. The present invention is not limited to these timing charts.
  • the waveform shape of the descending erase ramp voltage is not limited to the waveform shape of the descending erase ramp voltage L5.
  • an example will be described in which the descending erase ramp voltage is generated with a waveform shape different from that of the descending erase ramp voltage L5.
  • FIG. 10 is a waveform diagram of drive voltage applied to each electrode of panel 10 in the second exemplary embodiment of the present invention.
  • the downward erasing ramp voltage shown in the present embodiment is referred to as “downward erasing ramp voltage L6”.
  • the down erase ramp voltage L6 is used in place of the down erase ramp voltage L5 in the drive voltage waveforms applied to scan electrode SC1 through scan electrode SCn, but other waveform shapes are implemented.
  • the drive voltage waveform is the same as that shown in FIG. Therefore, in the present embodiment, points different from the drive voltage waveform shown in FIG. 3 will be described, and description of the same drive voltage waveform as shown in FIG. 3 will be omitted.
  • scan electrode SC1 through scan electrode SCn are caused to exceed the discharge start voltage from 0 (V), which is lower than the discharge start voltage with respect to data electrode D1 through data electrode Dm.
  • a downward erasing ramp voltage L6, which is a third downward ramp voltage that gradually decreases toward the negative voltage Vi5 is applied.
  • the voltage Vi5 is set to a voltage lower than the voltage Vi4 that is the lowest voltage of the downramp voltage L2 and the downramp voltage L4 generated in the initialization period (for example, the voltage Vi4 is set to ⁇ 166 ( V), and the voltage Vi5 is set to ⁇ 168 (V)).
  • the down-ramp voltage L2 and the down-ramp voltage L4 are such that if the minimum voltage (voltage Vi4) is set too low, the wall charge is excessively adjusted and subsequent address discharge is less likely to occur. Further, it was confirmed that if the minimum voltage (voltage Vi4) is increased, the wall discharge is not sufficiently adjusted and the subsequent address discharge is strongly generated, and the address operation cannot be performed properly.
  • the minimum voltage of the down-ramp voltage L2 is desirably set to an optimum voltage in consideration of these matters. In the present embodiment, the minimum voltage of the down-ramp voltage L2 is set to a voltage (for example, ⁇ 166 (V)) at which the writing operation is stably performed.
  • the minimum voltage (voltage Vi5) is made higher than the voltage Vi4
  • the above-described abnormal discharge may occur when the down-ramp voltage L6 or the down-ramp voltage L4 is applied. It was confirmed that there was. This is considered to occur when the down-ramp voltage L2 or the down-ramp voltage L4 falls to a voltage lower than the lowest voltage (voltage Vi5) of the down-erasing ramp voltage L6.
  • the minimum voltage (voltage Vi5) of the downward erasing ramp voltage L6 is made too low, erasure of wall charges due to erasing discharge becomes excessive and subsequent addressing discharge becomes difficult to occur.
  • the minimum voltage (voltage Vi5) of the descending erase ramp voltage L6 is set in consideration of the following.
  • An abnormal discharge can be prevented from occurring when the down-ramp voltage L2 and the down-ramp voltage L4 are applied.
  • the lowest voltage (voltage Vi5) of the descending erase ramp voltage L6 is set within a range where these effects can be obtained. Specifically, the lowest voltage (voltage Vi5) of the descending erase ramp voltage L6 is set to a range lower than the voltage Vi4 and equal to or higher than the voltage Vi4-2 (V). Thereby, it was confirmed that the effect mentioned above can be acquired.
  • FIG. 10 shows an example (for example, about ⁇ 2.5 V / ⁇ sec) in which the slope of the down-erasing ramp voltage L6 is equal to the slope of the down-ramp voltage L2 and the down-ramp voltage L4.
  • the slope of the descending erasing ramp voltage L6 is not limited to this value.
  • the present embodiment merely shows a configuration in which the lowest voltage (voltage Vi5) of the descending erase ramp voltage L6 is set in the above-described range in order to obtain the above-described effect. Therefore, for example, the gradient of the down-ramp ramp voltage L6 may be set to a gentler slope than the down-ramp voltage L2 and the down-ramp voltage L4, similarly to the down-ramp ramp voltage L5. With this configuration, it is possible to obtain both the effects shown in the first embodiment and the effects shown in the second embodiment.
  • FIG. 11 is a circuit diagram showing a configuration example of scan electrode drive circuit 143 according to Embodiment 2 of the present invention.
  • Scan electrode drive circuit 143 includes sustain pulse generation circuit 50, initialization waveform generation circuit 151, and scan pulse generation circuit 152.
  • Each output terminal of scan pulse generating circuit 152 is connected to each of scan electrode SC1 through scan electrode SCn of panel 10. Note that the same components as those of the initialization waveform generating circuit 51 shown in the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the initialization waveform generation circuit 151 includes a Miller integration circuit 53, a Miller integration circuit 54, and a Miller integration circuit 55, similarly to the initialization waveform generation circuit 51 shown in the first embodiment.
  • Miller integrating circuit 54 includes switching element Q2, capacitor C2, and resistor R2, and during initialization operation, reference potential A is gradually ramped up to voltage Vi4 (for example, a gradient of ⁇ 2.5 V / ⁇ sec). ) To generate a down-ramp voltage L2 and a down-ramp voltage L4. Further, after the sustain pulse is generated in the sustain period, the reference potential A is set to the same ramp as the down ramp voltage L2 and the down ramp voltage L4 (for example, at a slope of ⁇ 2.5 V / ⁇ sec), and the down ramp voltage L2 and the down ramp. The voltage L4 is lowered to a voltage Vi5 that is lower than the lowest voltage Vi4 to generate a descending erase ramp voltage L6.
  • Scan pulse generation circuit 152 includes a plurality of scan ICs 56 (in this embodiment, scan IC 56 (1) to scan IC 56 (12)) that output a scan pulse to each of scan electrode SC1 to scan electrode SCn.
  • the comparator CP1 that compares the magnitudes of the input signals input to the two input terminals, and the voltage (Va + Vset2) at one input terminal of the comparator CP1 )
  • a switching element SW2 for applying a voltage (Va + Vset2ers) to one input terminal of the comparator CP1.
  • the other input terminal of the comparator CP1 is connected to the reference potential A.
  • a reference potential A is connected to the low voltage side (input terminal INa) of the scan IC 56.
  • the scan IC 56 has two input terminals, an input terminal INa which is a low voltage side input terminal and an input terminal INb which is a high voltage side input terminal. Based on the control signal input to the scan IC 56, one of the signals input to the two input terminals is output. A control signal OC1 output from the control signal generation circuit 45 and a control signal OC2 output from the comparator CP1 are input to each of the scan ICs 56 as control signals. Further, the scan start signal SID (1) output from the control signal generation circuit 45 immediately after the start of the address period is input to the scan IC 56 (1) that performs the scan first in the address period.
  • all the scan ICs 56 (in this embodiment, the scan IC 56 (1) to the scan IC 56 (12)) have a clock signal CLK (shown in FIG. 11) which is a synchronization signal for synchronizing the signal processing operation. ) Is entered.
  • FIG. 12 is a schematic diagram showing a state of connection between scan IC 56 of scan electrode drive circuit 143 and scan electrode SC1 through scan electrode SCn in the second embodiment of the present invention.
  • circuits other than the scan IC 56 are omitted.
  • scan pulse generation circuit 152 has switching elements QH1 to QHn and switching elements QL1 to QL1 for applying a scan pulse voltage to each of n scan electrodes SC1 to SCn.
  • An element QLn is provided.
  • Switching elements QH1 to QHn and switching elements QL1 to QLn are integrated into a plurality of ICs for each of a plurality of outputs. This IC is the scanning IC 56.
  • switching elements for 90 outputs are integrated as one monolithic IC to form a scanning IC 56.
  • Electrode SC1 to scan electrode SCn can be driven. In this way, by making a large number of switching elements QH1 to QHn and switching elements QL1 to QLn into an IC, the number of components can be reduced and the mounting area can be reduced.
  • the numerical values shown in this embodiment are merely examples, and the present invention is not limited to these numerical values.
  • FIG. 13 is a diagram illustrating a correspondence relationship between the control signals OC1 and OC2 and the operation state of the scan IC 56 in the second embodiment of the present invention.
  • the scan IC 56 is in an “All-Hi” state.
  • the switching elements QH1 to QHn are turned on, the switching elements QL1 to QLn are turned off, and all the output terminals of the scan IC 56 are input terminals on the high voltage side. It is in a state of being electrically connected to INb.
  • the scan IC 56 is in an “All-Lo” state.
  • the switching elements QH1 to QHn are turned off, the switching elements QL1 to QLn are turned on, and all the output terminals of the scan IC 56 are input terminals on the low voltage side. It will be in the state electrically connected with INa.
  • sustain pulse generating circuit 50 when sustain pulse generating circuit 50 is operated, scan IC 56 is set to the “All-Lo” state.
  • sustain pulse output from sustain pulse generating circuit 50 can be applied to scan electrode SC1 through scan electrode SCn via switching element QL1 through switching element QLn.
  • control signal OC1 and the control signal OC2 are “Lo”, the output terminal of the scan IC 56 is in a high impedance state (hereinafter referred to as “HiZ”).
  • the scan IC 56 is in the “DATA” state.
  • the scan IC 56 in the “DATA” state performs a predetermined series of operations based on the scan start signal input to the scan IC 56.
  • the scan start signal SID is input to the scan IC 56 (in this embodiment, when the scan start signal SID is set to “Lo” for a predetermined period), first, the first output terminal of the scan IC 56 Only the low voltage side input terminal INa is electrically connected, and all the remaining output terminals are electrically connected to the high voltage side input terminal INb. After the state continues for a predetermined time (for example, 1 ⁇ sec), only the second output terminal of the scan IC 56 is electrically connected to the input terminal INa on the low voltage side, and all the remaining output terminals are high. It is electrically connected to the voltage side input terminal INb. In this way, each output terminal of the scan IC 56 is electrically connected to the low-voltage side input terminal INa in order for a predetermined time.
  • a predetermined time for example, 1 ⁇ sec
  • the switching element Q5 is turned on to make the reference potential A equal to the negative voltage Va, the negative voltage Va is applied to the input terminal INa, and the voltage Vc, which is the voltage Va + voltage Vsc, is applied to the input terminal INb.
  • the negative scan pulse voltage Va is applied to the scan electrode SCi to which the scan pulse is applied via the switching element QLi.
  • the voltage Va + voltage Vsc is applied to the scan electrode SCh to which the scan pulse is not applied (h is a value obtained by excluding i from 1 to n) via the switching element QHh.
  • scan pulses can be sequentially generated and applied to the scan electrodes SC1 to SCn.
  • the control signal generation circuit 45 generates the scan start signal SID (1) used for the scan IC 56 (for example, the scan IC 56 (1)) that scans at the beginning of the writing period.
  • the remaining scan start signals for example, each scan start signal from the scan start signal SID (2) used for the scan IC 56 (2) to the scan start signal SID (12) used for the scan IC 56 (12) It is generated by each.
  • the scan start signal SID (1) is output using a shift register or the like.
  • a scan start signal SID (2) is generated with a predetermined delay, and supplied to the next-stage scan IC 56 (2).
  • the scan IC 56 (2) supplies a scan start signal SID (3) created by delaying the scan start signal SID (2) for a predetermined time to the next scan IC 56 (3).
  • each scan IC 56 creates a new scan start signal by delaying the input scan start signal by a predetermined time, and supplies it to the next-stage scan IC 56.
  • FIG. 14 is a timing chart for explaining an example of the operation of scan electrode driving circuit 143 in the all-cell initializing period in the second embodiment of the present invention.
  • the drive waveform during the all-cell initialization operation is described as an example.
  • the operation for generating the down-ramp voltage L4 in the selective initialization operation is the operation for generating the down-ramp voltage L2 described in FIG. It shall be the same.
  • the last drive waveform in the sustain period is divided into three periods indicated by periods T1 to T3, and the drive waveforms for performing the all-cell initialization operation are indicated by four periods indicated by periods T11 to T14. Each period will be described below.
  • the voltage Vi3 is equal to the voltage Vs
  • the voltage Vi2 is equal to the voltage Vsc + the voltage Vr
  • the voltage Vi4 is equal to the voltage (Va + Vset2)
  • the voltage Vi5 is equal to the voltage (Va + Vset2ers). To do.
  • the clamp circuit of the sustain pulse generating circuit 50 is operated to set the reference potential A to 0 (V). Then, switching elements QH1 to QHn are turned off, switching elements QL1 to QLn are turned on, and reference potential A (0 (V) at this time) is applied to scan electrode SC1 to scan electrode SCn (not shown). ) The control signal OC1 is set to “Hi” (not shown).
  • Period T1 In the period T1, the input terminal IN2 of the Miller integrating circuit 54 that generates the falling ramp voltage is set to “Hi”. Specifically, a predetermined constant current is input to the input terminal IN2. Then, a constant current flows from the resistor R2 toward the capacitor C2, and the drain voltage of the switching element Q2 falls in a ramp shape toward the negative voltage Vi5 (equal to the voltage (Va + Vset2ers) in the present embodiment), The output voltage of the scan electrode driving circuit 143 also starts to drop in a ramp shape. At this time, a constant current input to the input terminal IN2 is generated so that the gradient of the ramp voltage becomes a desired value (for example, ⁇ 2.5 V / ⁇ sec).
  • a desired value for example, ⁇ 2.5 V / ⁇ sec
  • the downward erasure ramp voltage L6 is generated with the lowest potential being the voltage (Va + Vset2ers). Therefore, in the period T1, the switching element SW2 is turned on, the switching element SW1 is turned off, and a voltage (Va + Vset2ers) is applied to one terminal of the comparator CP1.
  • the comparator CP1 compares the reference potential A, that is, the downward ramp voltage output from the initialization waveform generation circuit 151, with the voltage (Va + Vset2ers) obtained by superimposing the voltage Vset2ers on the voltage Va.
  • the output signal from the comparator CP1 which is the control signal OC2
  • the control signal OC1 is “Hi”
  • the control signal OC2 is “Lo”
  • the scan IC 56 is “All-Lo” until the time t1, and after the time t1, the control signal OC1.
  • the control signals OC2 are both “Hi”, and the scan IC 56 is in the “All-Hi” state.
  • the voltage output from the scan IC 56 is the voltage input to the input terminal INb from the downward ramp voltage output from the initialization waveform generation circuit 151 at time t1 (the voltage obtained by superimposing the voltage Vsc on the reference potential A). ), And the voltage drop until then is switched to voltage rise.
  • the downward erasing ramp voltage L6 that decreases to the voltage (Va + Vset2ers) is generated after all the sustain pulses are generated in the sustain period, and is applied to scan electrode SC1 through scan electrode SCn. .
  • the voltage difference between the scan electrode 22 and the data electrode 32 exceeds the discharge start voltage while the descending erase ramp voltage L6 is decreasing, thereby generating a weak discharge between the scan electrode 22 and the data electrode 32. This weak discharge can be continued for a period during which the descending erasing ramp voltage L6 falls.
  • this weak discharge is a non-lighting discharge cell in which no address discharge and no sustain discharge are generated, as in the case of the first embodiment, and unnecessary negative wall charges are generated on the scan electrode 22. It occurs only in the accumulated discharge cells. The weak discharge does not occur in the lighting discharge cell in which the address discharge is generated or in the discharge cell in which the unnecessary negative wall charge accumulated on the scan electrode 22 is only a minute amount even when the lighting discharge is not performed.
  • Period T2 to T13 Each operation in the subsequent period T2, period T3, period T11, period T12, and period T13 is the same as the period T2, period T3, period T11, period T12, and period T13 described in FIG.
  • the input terminal IN2 of the Miller integrating circuit 54 that generates the falling ramp voltage is set to “Hi”. Specifically, a predetermined constant current is input to the input terminal IN2. Then, a constant current flows from the resistor R2 toward the capacitor C2, and the drain voltage of the switching element Q2 falls in a ramp shape toward the negative voltage Vi4 (in this embodiment, equal to the voltage (equal to Va + Vset2), and scans.
  • the output voltage of the electrode drive circuit 143 also starts to fall in a ramp shape, and at this time, a constant current input to the input terminal IN2 is applied so that the gradient of the ramp voltage becomes a desired value (for example, ⁇ 2.5 V / ⁇ sec). generate.
  • the down-ramp voltage L2 is generated with the potential Vi4 as the voltage (Va + Vset2). Therefore, in the period T14, the switching element SW1 is turned on, the switching element SW2 is turned off, and the voltage (Va + Vset2) is applied to one terminal of the comparator CP1.
  • the comparator CP1 compares the reference potential A, that is, the downward ramp voltage output from the initialization waveform generation circuit 151, with the voltage (Va + Vset2) obtained by superimposing the voltage Vset2 on the voltage Va.
  • control signal OC2 that is an output signal from the comparator CP1 is switched from “Lo” to “Hi” at time t2 when the downward ramp voltage at the reference potential A becomes equal to or lower than the voltage (Va + Vset2). That is, in the period T14, the control signal OC1 is “Hi”, the control signal OC2 is “Lo”, and the scan IC 56 is “All-Lo” until the time t2, and after the time t2, the control signal OC1.
  • the control signals OC2 are both “Hi”, and the scan IC 56 is in the “All-Hi” state.
  • the voltage output from the scan IC 56 is the voltage input to the input terminal INb from the downward ramp voltage output from the initialization waveform generation circuit 151 at time t2 (the voltage obtained by superimposing the voltage Vsc on the reference potential A). ), And the voltage drop until then is switched to voltage rise.
  • the down-ramp voltage L2 (or down-ramp voltage L4) that drops to the voltage (Va + Vset2) is generated and applied to scan electrode SC1 through scan electrode SCn.
  • the scan electrode drive circuit 143 uses the lowest erasing ramp voltage L6, which is the third downward ramp voltage, and the lower ramp voltage L2 and the lower ramp voltage L4, which are the first downward ramp voltages, as the lowest voltage. Are generated at different voltages.
  • the down-ramp voltage L2, the down-ramp voltage L4, and the down-erasing ramp voltage L6 may be configured to increase immediately after reaching a preset voltage.
  • the voltage to be reached reaches a preset voltage, the voltage may be maintained for a certain period thereafter.
  • a falling erase ramp voltage L6 of voltage (voltage Vi5) is applied to scan electrode SC1 through scan electrode SCn. Then, an erasing discharge is generated in a non-lighting discharge cell in which no sustain discharge has occurred and in which a discharge wall in which unnecessary negative wall charges are accumulated on the scan electrode 22 is generated. In this way, unnecessary negative wall charges accumulated in the non-lighting discharge cells in which no sustain discharge has occurred are removed, and an abnormal address discharge is prevented from occurring during the subsequent sub-field addressing, Degradation of image display quality can be prevented.
  • the lowest voltage (voltage Vi5) of the down-erasing ramp voltage L6 is lower than the lowest voltage (voltage Vi4) of the down-ramp voltage L2 and the down-ramp voltage L4, and the voltage Vi4-2 (V).
  • the effect of reducing the scan pulse voltage (amplitude) necessary for generating a stable address discharge in the address period can also be obtained.
  • the configuration in which the down erase ramp voltage L6 is applied to scan electrode SC1 through scan electrode SCn in all subfields has been described, but the present invention is not necessarily limited to this configuration.
  • the configuration may be such that the down erase lamp voltage L6 is generated only in a subfield with a large luminance weight that is likely to cause unnecessary accumulation of negative wall charges in a non-lighted discharge cell.
  • one field is composed of eight subfields (first SF, second SF,..., Eighth SF), and each subfield has luminance weights of 1, 2, 4, 8, 16, 32, 64, and 128, respectively.
  • FIG. 15 is a waveform diagram showing another waveform example of the downward erasing ramp voltage L6 applied to the scan electrode 22 in the second embodiment of the present invention. For example, as shown in FIG.
  • the voltage is lowered at a steep slope (eg, ⁇ 8 V / ⁇ sec) than the down-ramp voltage L2 and the down-ramp voltage L4, and then once the down-ramp voltage L2 and Decreasing at a slope equivalent to the down-ramp voltage L4 (for example, ⁇ 2.5 V / ⁇ sec), and finally decreasing at a gentler slope (for example, ⁇ 1 V / ⁇ sec) than the down-ramp voltage L2 and the down-ramp voltage L4.
  • a configuration in which a down erasing ramp voltage is generated may be employed. Even with such a configuration, it was confirmed that the same effect as described above was obtained. In addition, with this configuration, there is also an effect that the period for generating the downward erasing ramp voltage can be shortened.
  • FIG. 16 is a waveform diagram showing another example of a drive voltage waveform applied to each electrode of the panel in accordance with the second exemplary embodiment of the present invention.
  • a predetermined voltage for example, voltage Ve1
  • V1 voltage
  • a voltage equal to may be applied.
  • the timing chart shown in FIG. 14 is merely an example. The present invention is not limited to these timing charts.
  • the configuration in which the downward erasing ramp voltage L5 (or the downward erasing ramp voltage L6) and the upward erasing ramp voltage L3 are applied to scan electrode SC1 through scan electrode SCn has been described.
  • the electrodes to which the pulse is applied are scan electrode SC1 to scan electrode SCn
  • a configuration in which down erase lamp voltage L5 (or down erase lamp voltage L6) and up erase lamp voltage L3 are applied to sustain electrode SU1 through sustain electrode SUn can also be.
  • the electrodes to which the last sustain pulse is applied are the sustain electrodes SU1 to SUn, and the downward erase ramp voltage L5 (or the downward erase ramp voltage L6) and the upward erase ramp voltage L3 are applied to the scan electrodes. It is desirable to apply to SC1 to scan electrode SCn.
  • the embodiment of the present invention can also be applied to a panel driving method by so-called two-phase driving.
  • scan electrode SC1 to scan electrode SCn are divided into a first scan electrode group and a second scan electrode group, and an address period is applied to each scan electrode belonging to the first scan electrode group.
  • the same effects as described above can be obtained by applying the embodiment of the present invention.
  • the electrode structure in which the scan electrode and the scan electrode are adjacent to each other and the sustain electrode and the sustain electrode are adjacent to each other, that is, the arrangement of the electrodes provided on the front plate 21 is “. It is also effective in a panel having an electrode structure of “electrode, scan electrode, sustain electrode, sustain electrode, scan electrode, scan electrode, scan electrode,.
  • each ramp voltage is set based on the characteristics of a 50-inch panel having 1080 display electrode pairs, and is merely an example of the embodiment.
  • the present invention is not limited to these numerical values, and is desirably set optimally according to the characteristics of the panel, the specifications of the plasma display device, and the like. Each of these numerical values is allowed to vary within a range where the above-described effect can be obtained.
  • the present invention makes it possible to perform a stable write operation by appropriately adjusting wall charges even in a high-definition panel. Therefore, it is possible to suppress the occurrence of abnormal discharge in the address period and improve the image display quality, which is useful as a plasma display device and a panel driving method.
  • Plasma display device 10 Panel (Plasma display panel) DESCRIPTION OF SYMBOLS 21 Front plate 22 Scan electrode 23 Sustain electrode 24 Display electrode pair 25, 33 Dielectric layer 26 Protection layer 31 Back plate 32 Data electrode 34 Partition 35 Phosphor layer 41 Image signal processing circuit 42 Data electrode drive circuit 43, 143 Scan electrode drive Circuit 44 Sustain electrode drive circuit 45 Control signal generation circuit 50 Sustain pulse generation circuit 51, 151 Initialization waveform generation circuit 52, 152 Scan pulse generation circuit 53, 54, 55 Miller integration circuit 56 Scan IC 61 constant current generating circuit Q1, Q2, Q3, Q4, Q5, Q6, Q21, QH1 to QHn, QL1 to QLn, SW1, SW2 switching element C1, C2, C3, C31 capacitor D31 diode D9, D10 Zener diode CP1 comparator R1, R2, R3, R9, R12, R13 Resistor Q9 Transistor L1 Up-ramp voltage L2, L4 Down-ramp voltage L3 Up-erase lamp voltage L5, L

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

　高精細化されたプラズマディスプレイパネルにおいて、壁電荷の調整を適正に行って安定した書込み動作を行い、書込み期間における異常放電の発生を抑えて画像表示品質を向上させる。そのために、複数の走査電極を有するプラズマディスプレイパネルと、初期化期間には下降する第１の下り傾斜電圧である下りランプ電圧（Ｌ２）または下りランプ電圧（Ｌ４）を発生し、維持期間には維持パルスを発生し、維持期間の最後には上昇する上り傾斜電圧である上り消去ランプ電圧（Ｌ３）を発生して走査電極に印加する走査電極駆動回路とを備え、走査電極駆動回路は、維持期間において維持パルスの発生後に、下りランプ電圧（Ｌ２）および下りランプ電圧（Ｌ４）よりも緩やかな勾配で下降する部分を有する第２の下り傾斜電圧である下り消去ランプ電圧（Ｌ５）を発生し、下り消去ランプ電圧（Ｌ５）の発生後に上り消去ランプ電圧（Ｌ３）を発生して走査電極に印加する。

Description

プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
　本発明は、壁掛けテレビや大型モニターに用いられるプラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法に関する。
　プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。前面板は、１対の走査電極と維持電極とからなる表示電極対が前面ガラス基板上に互いに平行に複数対形成されている。そして、それら表示電極対を覆うように誘電体層および保護層が形成されている。背面板は、背面ガラス基板上に複数の平行なデータ電極が形成され、それらデータ電極を覆うように誘電体層が形成され、さらにその上にデータ電極と平行に複数の隔壁が形成されている。そして、誘電体層の表面と隔壁の側面とに蛍光体層が形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封されている。密封された内部の放電空間には、例えば分圧比で５％のキセノンを含む放電ガスが封入されている。表示電極対とデータ電極とが対向する部分に放電セルが形成される。このような構成のパネルにおいて、各放電セル内でガス放電により紫外線を発生させる。この紫外線で赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色の蛍光体を励起発光させて、パネルにカラー画像を表示する。
　パネルを駆動する方法としては一般にサブフィールド法が用いられている。サブフィールド法では、１フィールドを複数のサブフィールドに分割し、それぞれのサブフィールドで各放電セルを発光または非発光させることにより階調表示を行う。
　各サブフィールドは、初期化期間、書込み期間および維持期間を有する。
　初期化期間では、各走査電極に初期化波形を印加し、各放電セルで初期化放電を発生させる。それにより、各放電セルにおいて、続く書込み動作のために必要な壁電荷を各電極上に形成する。また、書込み放電を安定に発生させるためのプライミング粒子（書込み放電を発生させるための励起粒子）を各放電セルに発生させる。
　書込み期間では、走査電極に走査パルスを印加するとともに、データ電極には表示すべき画像信号にもとづき選択的に書込みパルスを印加する。それにより、表示を行うべき放電セルに選択的に書込み放電を発生させ、壁電荷を形成する（以下、この動作を「書込み」とも記す）。
　維持期間では、表示させるべき輝度に応じた数の維持パルスを走査電極と維持電極とからなる表示電極対に交互に印加する。それにより、書込み放電を起こした放電セルで維持放電を発生させ、その放電セルの蛍光体層を発光させる。これにより画像表示を行う。
　また、サブフィールド法の１つとして次の駆動方法が開示されている。この駆動方法では、緩やかに変化する電圧波形を用いて初期化放電を行う。さらに、維持放電を行った放電セルに対して選択的に初期化放電を行う。これにより、階調表示に関係しない発光を極力減らし、コントラスト比を向上させる。
　具体的には、複数のサブフィールドのうち、１つのサブフィールドの初期化期間においては、全ての放電セルに初期化放電を発生させる全セル初期化動作を行う。また、他のサブフィールドの初期化期間においては、直前の維持期間で維持放電を行った放電セルにのみ初期化放電を発生させる選択初期化動作を行う。このように駆動することにより、画像の表示に関係のない発光によって変化する黒表示領域の輝度（以下、「黒輝度」と略記する）は、全セル初期化動作における微弱発光だけとなり、コントラストの高い画像表示が可能となる（例えば、特許文献１参照）。
　また、次の駆動方法も開示されている。この駆動方法では、初期化期間に、緩やかな傾斜で電圧が上昇する部分と緩やかな傾斜で電圧が下降する部分とを有する初期化波形を放電セルに印加する。そして、その直前には、全放電セルの維持電極と走査電極との間に微弱放電を発生させる。これにより、パネルにおける黒の視認性を向上させることができる（例えば、特許文献２参照）。
　近年、パネルの高精細化にともない放電セルのさらなる微細化が進んでいる。この微細化された放電セルでは、初期化放電によって放電セル内に形成された壁電荷が、隣接する放電セルに発生する書込み放電や維持放電の影響を受けて変化しやすいことが確認されている。また、維持期間に発生させる維持パルスの数が多いサブフィールドでは、維持放電を発生させない放電セルの壁電荷が、その放電セルに隣接する維持放電を発生させる放電セルの影響を受けて変化しやすいことも確認されている。そして、放電セルに不要な壁電荷が過剰に蓄積すると、例えば、書込み放電を発生させるべきでない放電セルで誤った書込み放電（以下、「誤放電」とも記す）が発生することがある。このような誤放電は、画像表示品質を劣化させてしまう。
特開２０００－２４２２２４号公報 特開２００４－３７８８３号公報
　本発明のプラズマディスプレイ装置は、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で駆動し、複数の走査電極を有するパネルと、初期化期間には下降する第１の下り傾斜電圧を発生し、維持期間には維持パルスを発生し、維持期間の最後には上昇する上り傾斜電圧を発生して走査電極に印加する走査電極駆動回路とを備え、走査電極駆動回路は、維持期間において維持パルスの発生後に、第１の下り傾斜電圧よりも緩やかな勾配で下降する部分を有する第２の下り傾斜電圧を発生し、第２の下り傾斜電圧の発生後に上り傾斜電圧を発生して走査電極に印加することを特徴とする。
　これにより、高精細化されたパネルにおいても、壁電荷の調整を適正に行って安定した書込み動作を行い、書込み期間における異常放電の発生を抑えて画像表示品質を向上させることが可能となる。
図１は、本発明の実施の形態１におけるパネルの構造を示す分解斜視図である。 図２は、同パネルの電極配列図である。 図３は、同パネルの各電極に印加する駆動電圧波形図である。 図４は、本発明の実施の形態１におけるプラズマディスプレイ装置の回路ブロック図である。 図５は、同プラズマディスプレイ装置の走査電極駆動回路の一構成例を示す回路図である。 図６は、本発明の実施の形態１における全セル初期化期間の走査電極駆動回路の動作の一例を説明するためのタイミングチャートである。 図７は、本発明の実施の形態１における書込みパルス電圧Ｖｄと走査パルス電圧（振幅）との関係を示す特性図である。 図８は、本発明の実施の形態１における走査電極に印加する下り消去ランプ電圧の他の波形例を示す波形図である。 図９は、本発明の実施の形態１におけるパネルの各電極に印加する駆動電圧波形の他の一例を示す波形図である。 図１０は、本発明の実施の形態２におけるパネルの各電極に印加する駆動電圧波形図である。 図１１は、本発明の実施の形態２における走査電極駆動回路の一構成例を示す回路図である。 図１２は、本発明の実施の形態２における走査電極駆動回路の走査ＩＣと走査電極との接続の様子を示す概略図である。 図１３は、本発明の実施の形態２における制御信号ＯＣ１、制御信号ＯＣ２と走査ＩＣの動作状態との対応関係を示す図である。 図１４は、本発明の実施の形態２における全セル初期化期間の走査電極駆動回路の動作の一例を説明するためのタイミングチャートである。 図１５は、本発明の実施の形態２における走査電極に印加する下り消去ランプ電圧の他の波形例を示す波形図である。 図１６は、本発明の実施の形態２におけるパネルの各電極に印加する駆動電圧波形の他の一例を示す波形図である。
　以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
　（実施の形態１）
　図１は、本発明の実施の形態１におけるパネル１０の構造を示す分解斜視図である。ガラス製の前面板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして走査電極２２と維持電極２３とを覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。
　また、保護層２６は、放電セルにおける放電開始電圧を下げるために、パネルの材料として使用実績があり、ネオン（Ｎｅ）およびキセノン（Ｘｅ）ガスを封入した場合に２次電子放出係数が大きく耐久性に優れたＭｇＯを主成分とする材料から形成されている。
　背面板３１上にはデータ電極３２が複数形成されている。そして、データ電極３２を覆うように誘電体層３３が形成されている。そして、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色（Ｒ）、緑色（Ｇ）および青色（Ｂ）の各色に発光する蛍光体層３５が設けられている。
　これら前面板２１と背面板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置されている。そして、その外周部をガラスフリット等の封着材によって封着されている。そして、その内部の放電空間には、ネオンとキセノンの混合ガスが放電ガスとして封入されている。なお、本実施の形態では、発光効率を向上させるためにキセノン分圧を約１０％とした放電ガスを用いている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
　なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。また、放電ガスの混合比率も上述した数値に限られるわけではなく、その他の混合比率であってもよい。
　図２は、本発明の実施の形態１におけるパネル１０の電極配列図である。パネル１０には、行方向に延長されたｎ本の走査電極ＳＣ１～走査電極ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１～維持電極ＳＵｎ（図１の維持電極２３）が配列されている。そして、列方向に延長されたｍ本のデータ電極Ｄ１～データ電極Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１～ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１～ｍ）とが交差した部分に放電セルが形成されている。したがって、放電セルは放電空間内にｍ×ｎ個形成されている。そして、ｍ×ｎ個の放電セルが形成された領域がパネル１０の表示領域となる。
　次に、パネル１０を駆動するための駆動電圧波形とその動作の概要について図３を用いて説明する。なお、本実施の形態におけるプラズマディスプレイ装置は、サブフィールド法によってパネル１０を駆動するものとする。このサブフィールド法では、１フィールドを時間軸上で複数のサブフィールドに分割し、各サブフィールドに輝度重みをそれぞれ設定する。そして、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。
　このサブフィールド法では、例えば、１フィールドを８のサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第８ＳＦ）で構成し、各サブフィールドはそれぞれ、例えば（１、２、４、８、１６、３２、６４、１２８）の輝度重みを有する構成とすることができる。そして、各サブフィールドでは、この輝度重みに、あらかじめ設定された輝度倍率を乗じた数の維持パルスを発生させる。これにより、維持期間における発光の回数を制御して画像の明るさを調整する。また、複数のサブフィールドのうち、１つのサブフィールドの初期化期間においては全ての放電セルに初期化放電を発生させる全セル初期化動作を行い（以下、全セル初期化動作を行うサブフィールドを「全セル初期化サブフィールド」と呼称する）、他のサブフィールドの初期化期間においては直前のサブフィールドで維持放電を行った放電セルに対して選択的に初期化放電を発生させる選択初期化動作を行う（以下、選択初期化動作を行うサブフィールドを「選択初期化サブフィールド」と呼称する）。こうすることで、階調表示に関係しない発光を極力減らしコントラスト比を向上させることが可能である。
　そして、本実施の形態では、第１ＳＦの初期化期間では全セル初期化動作を行い、第２ＳＦ～第８ＳＦの初期化期間では選択初期化動作を行うものとする。これにより、画像の表示に関係のない発光は第１ＳＦにおける全セル初期化動作の放電にともなう発光のみとなる。したがって、維持放電を発生させない黒表示領域の輝度である黒輝度は全セル初期化動作における微弱発光だけとなって、コントラストの高い画像表示が可能となる。また、各サブフィールドの維持期間においては、それぞれのサブフィールドの輝度重みに所定の輝度倍率を乗じた数の維持パルスを表示電極対２４のそれぞれに印加する。
　しかし、本発明は、サブフィールド数や各サブフィールドの輝度重みが、本実施の形態に示す上記の値に限定されるものではない。また、画像信号等にもとづいてサブフィールド構成を切換える構成であってもよい。
　なお、本実施の形態では、維持期間において、維持パルスの発生後に、下降する傾斜電圧を発生して走査電極に印加し、その後、上昇する傾斜電圧を発生して走査電極に印加する。これにより、続くサブフィールドの初期化期間における初期化動作および書込み期間における書込み動作を安定させている。以下、まず駆動電圧波形の概要について説明する。続いて、駆動回路の構成について説明する。
　図３は、本発明の実施の形態１におけるパネル１０の各電極に印加する駆動電圧波形図である。
　なお、図３には、書込み期間において最初に走査を行う走査電極ＳＣ１、書込み期間において最後に走査を行う走査電極ＳＣｎ（例えば、走査電極ＳＣ１０８０）、維持電極ＳＵ１～維持電極ＳＵｎ、およびデータ電極Ｄ１～データ電極Ｄｍの駆動波形を示す。
　また、図３には、２つのサブフィールドの駆動電圧波形を示す。すなわち全セル初期化サブフィールドである第１サブフィールド（第１ＳＦ）と、選択初期化サブフィールドである第２サブフィールド（第２ＳＦ）とを図３に示す。なお、他のサブフィールドにおける駆動電圧波形は、維持期間における維持パルスの発生数が異なる以外は第２ＳＦの駆動電圧波形とほぼ同様である。また、以下における走査電極ＳＣｉ、維持電極ＳＵｉ、データ電極Ｄｋは、各電極の中からサブフィールドデータ（サブフィールド毎の発光・非発光を示すデータ）にもとづき選択された電極を表す。
　まず、全セル初期化サブフィールドである第１ＳＦについて説明する。
　第１ＳＦの初期化期間前半部では、データ電極Ｄ１～データ電極Ｄｍ、維持電極ＳＵ１～維持電極ＳＵｎにそれぞれ０（Ｖ）を印加する。そして、走査電極ＳＣ１～走査電極ＳＣｎには、０（Ｖ）を印加した後、電圧Ｖｓｃを印加し、さらに、電圧Ｖｓｃに積み上げ電圧を重畳した電圧Ｖｉ１を印加する。さらに電圧Ｖｉ１から、電圧Ｖｉ２に向かって緩やかに（例えば、約１．３Ｖ／μｓｅｃの勾配で）上昇する傾斜電圧（以下、「上りランプ電圧」と呼称する）Ｌ１を印加する。このとき、電圧Ｖｉ１は、放電開始電圧未満の電圧とし、電圧Ｖｉ２は維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧を超える電圧とする。
　この上りランプ電圧Ｌ１が上昇する間に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が持続して起こる。そして、走査電極ＳＣ１～走査電極ＳＣｎ上部に負の壁電圧が蓄積されるとともに、データ電極Ｄ１～データ電極Ｄｍ上部および維持電極ＳＵ１～維持電極ＳＵｎ上部には正の壁電圧が蓄積される。この電極上部の壁電圧とは、電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
　初期化期間後半部では、維持電極ＳＵ１～維持電極ＳＵｎには正の電圧Ｖｅ１を印加し、データ電極Ｄ１～データ電極Ｄｍには０（Ｖ）を印加する。そして、走査電極ＳＣ１～走査電極ＳＣｎには、電圧Ｖｉ３から負の電圧Ｖｉ４に向かって緩やかに（例えば、約－２．５Ｖ／μｓｅｃの勾配で）下降する下り傾斜電圧（以下、「下りランプ電圧」と呼称する）Ｌ２を印加する。このとき、電圧Ｖｉ３は維持電極ＳＵ１～維持電極ＳＵｎに対して放電開始電圧未満の電圧とし、電圧Ｖｉ４は放電開始電圧を超える電圧とする。
　この間に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとの間、および走査電極ＳＣ１～走査電極ＳＣｎとデータ電極Ｄ１～データ電極Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１～走査電極ＳＣｎ上部の負の壁電圧および維持電極ＳＵ１～維持電極ＳＵｎ上部の正の壁電圧が弱められる。そして、データ電極Ｄ１～データ電極Ｄｍ上部の正の壁電圧は書込み動作に適した値に調整される。
　以上により、全ての放電セルに対して初期化放電を行う全セル初期化動作が終了する。
　続く書込み期間では、走査電極ＳＣ１～走査電極ＳＣｎに対しては順次走査パルス電圧を印加し、データ電極Ｄ１～データ電極Ｄｍに対しては発光させるべき放電セルに対応するデータ電極Ｄｋ（ｋ＝１～ｍ）に正の書込みパルス電圧Ｖｄを印加する。こうして、各放電セルに選択的に書込み放電を発生させる。
　この書込み期間では、まず維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ２を印加し、走査電極ＳＣ１～走査電極ＳＣｎに（電圧Ｖａ＋電圧Ｖｓｃ）を印加する。
　そして、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～データ電極Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１～ｍ）に正の書込みパルス電圧Ｖｄを印加する。
　このときデータ電極Ｄｋ上と走査電極ＳＣ１上との交差部の電圧差は、外部印加電圧の差（Ｖｄ－Ｖａ）にデータ電極Ｄｋ上の壁電圧と走査電極ＳＣ１上の壁電圧との差が加算されたものとなり放電開始電圧を超える。これにより、データ電極Ｄｋと走査電極ＳＣ１との間に放電が発生する。また、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ２を印加しているため、維持電極ＳＵ１上と走査電極ＳＣ１上との電圧差は、外部印加電圧の差である（Ｖｅ２－Ｖａ）に維持電極ＳＵ１上の壁電圧と走査電極ＳＣ１上の壁電圧との差が加算されたものとなる。このとき、電圧Ｖｅ２を、放電開始電圧をやや下回る程度の電圧値に設定することで、維持電極ＳＵ１と走査電極ＳＣ１との間を、放電には至らないが放電が発生しやすい状態にすることができる。これにより、データ電極Ｄｋと走査電極ＳＣ１との間に発生する放電を引き金にして、データ電極Ｄｋと交差する領域にある維持電極ＳＵ１と走査電極ＳＣ１との間に放電を発生させることができる。こうして、発光させるべき放電セルに書込み放電が起こる。そして、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄｋ上にも負の壁電圧が蓄積される。
　このようにして、１行目に発光させるべき放電セルで書込み放電を起こして各電極上に壁電圧を蓄積する書込み動作を行う。一方、書込みパルス電圧Ｖｄを印加しなかったデータ電極Ｄ１～データ電極Ｄｍと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作をｎ行目の放電セルに至るまで順次行い、書込み期間が終了する。
　続く維持期間では、輝度重みに所定の輝度倍率を乗じた数の維持パルスを表示電極対２４に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させ、その放電セルを発光させる。
　この維持期間では、まず走査電極ＳＣ１～走査電極ＳＣｎに正の維持パルス電圧Ｖｓを印加するとともに維持電極ＳＵ１～維持電極ＳＵｎにベース電位となる接地電位、すなわち０（Ｖ）を印加する。これにより、放電セルに印加される電圧は、維持パルス電圧Ｖｓに、走査電極ＳＣｉ上の壁電圧と維持電極ＳＵｉ上の壁電圧との差が加算された電圧となる。そして、書込み放電を起こした放電セルでは、走査電極ＳＣｉ上と維持電極ＳＵｉ上との電圧差が放電開始電圧を超える。
　こうして、書込み放電を起こした放電セルで、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、このとき発生した紫外線により蛍光体層３５が発光する。そして走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらにデータ電極Ｄｋ上にも正の壁電圧が蓄積される。書込み期間において書込み放電が起きなかった放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧が保たれる。
　続いて、走査電極ＳＣ１～走査電極ＳＣｎにはベース電位となる０（Ｖ）を印加し、維持電極ＳＵ１～維持電極ＳＵｎには維持パルス電圧Ｖｓを印加する。すると、維持放電を起こした放電セルでは、維持電極ＳＵｉ上と走査電極ＳＣｉ上との電圧差が放電開始電圧を超える。これにより再び維持電極ＳＵｉと走査電極ＳＣｉとの間に維持放電が起こる。そして、維持電極ＳＵｉ上に負の壁電圧が蓄積され、走査電極ＳＣｉ上に正の壁電圧が蓄積される。以降同様に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとに輝度重みに輝度倍率を乗じた数の維持パルスを交互に印加し、表示電極対２４の電極間に電位差を与える。こうすることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
　そして、維持期間における最終の維持パルスを維持電極ＳＵ１～維持電極ＳＵｎに印加した後に、維持電極ＳＵ１～維持電極ＳＵｎおよびデータ電極Ｄ１～データ電極Ｄｍには０（Ｖ）を印加したまま、走査電極ＳＣ１～走査電極ＳＣｎには、データ電極Ｄ１～データ電極Ｄｍに対して放電開始電圧以下となる接地電位、すなわち０（Ｖ）から放電開始電圧を超える負の電圧Ｖｉ４に向かって緩やかに下降する第２の下り傾斜電圧（以下、「下り消去ランプ電圧」と呼称する）Ｌ５を印加する。このとき、本実施の形態では、下り消去ランプ電圧Ｌ５の勾配を、初期化期間に発生させる下りランプ電圧Ｌ２および後述する下りランプ電圧Ｌ４よりも緩やかな勾配（例えば、約－１Ｖ／μｓｅｃ）とする。
　この下り消去ランプ電圧Ｌ５を走査電極ＳＣ１～走査電極ＳＣｎに印加する間に、書込み放電が発生せず維持放電が発生しなかった非点灯の放電セルで、かつ走査電極２２上に不要な負の壁電荷が蓄積した放電セルにおいて、走査電極２２とデータ電極３２との間で微弱な消去放電が起こる。そして、この微弱な放電は、走査電極ＳＣ１～走査電極ＳＣｎへの印加電圧が下降する期間、持続して発生する。そして、下降する電圧があらかじめ定めた電圧Ｖｉ４に到達したら、走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧を０（Ｖ）まで上昇させる。
　このとき、この微弱な消去放電で発生した荷電粒子（プライミング粒子）は、走査電極２２とデータ電極３２との間の電圧差を緩和するように、走査電極２２上およびデータ電極３２上に蓄積されていく。これにより、放電セル内に蓄積された不要な負の壁電荷が消去される。すなわち、下り消去ランプ電圧Ｌ５により発生する放電は、不要な負の壁電荷を消去する消去放電として働く。
　非点灯の放電セルにおいて、走査電極２２上に不要な負の壁電荷が蓄積することがあるのは、次のような理由によると考えられる。初期化放電後、書込み放電および維持放電が発生しなかった非点灯の放電セルは、その後、書込み放電が発生するまで放電が発生しない。しかし、維持放電が発生しない非点灯の放電セルであっても、表示電極対２４に維持パルスは印加される。そのため、非点灯の放電セルでは、隣接する放電セルに維持放電が発生すると、その維持放電によって生じた荷電粒子（プライミング粒子）の一部が、表示電極対２４に印加される維持パルス電圧によって、非点灯の放電セル内に移動していく。特に、走査電極２２に印加される維持パルス電圧によって、走査電極２２上に引き付けられていく。そして、移動してきたプライミング粒子は非点灯の放電セルの走査電極２２上に不要な負の壁電荷として蓄積していく。このようにして、非点灯の放電セルの走査電極２２上に不要な負の壁電荷が蓄積すると考えられる。
　また、このプライミング粒子の移動、およびこれにより生じる不要な負の壁電荷の蓄積は、パネルの高精細化にともない微細化が進んだ放電セルで発生しやすい。そして、放電セル内に不要な負の壁電荷が蓄積する量は、隣接する２つの放電セルの一方の放電セルでは維持放電が発生し、他方の放電セルでは維持放電が発生しない期間が長くなるほど多くなる。すなわち、不要な負の壁電荷の蓄積は、輝度重みが大きく維持パルスの発生数が大きいサブフィールドで、より発生しやすい。
　そして、そのような不要な負の壁電荷が過剰に蓄積すると、初期化期間に後述する下りランプ電圧Ｌ４を走査電極ＳＣ１～走査電極ＳＣｎに印加する間に、異常な放電を発生させる場合があることが確認された。この異常な放電は、壁電圧を、正常な初期化放電が発生したときとは異なる状態にしてしまい、さらに、不要なプライミング粒子も発生させる。そのため、書込み放電を発生させるべきでないサブフィールドで誤った書込み放電が発生し、画像表示品質を劣化させてしまうおそれがある。
　しかし、本実施の形態では、書込み放電および維持放電が発生しなかった非点灯の放電セルで、かつ走査電極２２上に不要な負の壁電荷が蓄積した放電セルにおいて、下り消去ランプ電圧Ｌ５により走査電極２２とデータ電極３２との間に微弱な放電を発生させ、放電セル内に蓄積された不要な負の壁電荷を消去することができる。これにより、誤放電の種となる不要な壁電荷を除去できるので、書込み放電を発生させるべきでないサブフィールドで誤放電が発生することを防止し、画像表示品質の劣化を防止することができる。
　なお、上述したように、維持パルスを維持電極２３に印加することで発生する維持放電では、維持電極ＳＵｉ上に負の壁電荷が蓄積し、走査電極ＳＣｉ上に正の壁電荷が蓄積する。したがって、維持期間における最終の維持パルスを維持電極ＳＵ１～維持電極ＳＵｎに印加する本実施の形態に示す構成では、書込み放電が発生した放電セルにおいて、最終の維持パルスを発生した後に、維持電極ＳＵｉ上に負の壁電荷が蓄積し、走査電極ＳＣｉ上に正の壁電荷が蓄積する。そのため、本実施の形態において書込み放電が発生し維持放電が発生した放電セルでは、０（Ｖ）から負の電圧Ｖｉ４に向かって下降する下り消去ランプ電圧Ｌ５を走査電極ＳＣ１～走査電極ＳＣｎに印加しても、上述した消去放電は発生しない。
　また、書込み放電および維持放電が発生しなかった非点灯の放電セルであっても、走査電極２２上に不要な負の壁電荷が蓄積していない放電セルでは、それ以前の初期化放電終了時点の正常な壁電荷の状態がほぼ維持されている。そのため、電圧Ｖｉ４を最適に設定してれば、下り消去ランプ電圧Ｌ５を走査電極ＳＣ１～走査電極ＳＣｎに印加しても、走査電極２２とデータ電極３２との間の電位差は放電開始電圧を超えない。すなわち、上述した消去放電は発生しない。あるいは、走査電極２２上に不要な負の壁電荷が蓄積したとしても、それが微小な量に過ぎず、誤放電を発生させるおそれが低い放電セルでは、同様に、下り消去ランプ電圧Ｌ５による消去放電は発生しない。
　すなわち、本実施の形態においては、０（Ｖ）から負の電圧Ｖｉ４に向かって下降する下り消去ランプ電圧Ｌ５を発生させて走査電極ＳＣ１～走査電極ＳＣｎに印加する構成とすることで、書込み放電および維持放電が発生しなかった非点灯の放電セルで、かつ走査電極２２上に不要な負の壁電荷が蓄積した放電セルにおいてのみ、下り消去ランプ電圧Ｌ５による消去放電を発生させることができる。
　なお、下りランプ電圧Ｌ２および後述する下りランプ電圧Ｌ４は、勾配を緩やかにすることで上述した異常な放電の発生を低減できるが、勾配を緩やかにしすぎると壁電圧を調整するという本来の効果が弱められることが確認された。そこで、本実施の形態では、下りランプ電圧Ｌ２および後述する下りランプ電圧Ｌ４を、例えば－２．５Ｖ／μｓｅｃの勾配で発生させるものとする。
　そして、下り消去ランプ電圧Ｌ５は、勾配を緩やかにするほど、誤放電の種となる不要な壁電荷を除去し、上述した異常な放電の発生を低減する効果が高められることが確認された。そこで、本実施の形態では、下り消去ランプ電圧Ｌ５を－２．５Ｖ／μｓｅｃ未満の勾配で発生させるものとする。しかし、下り消去ランプ電圧Ｌ５の勾配を緩やかにするほど上述した効果は徐々に飽和していくことも確認された。また、下り消去ランプ電圧Ｌ５の勾配を緩やかにするほど下り消去ランプ電圧Ｌ５の発生に費やす時間が増大していく。そのため、実用的には、下り消去ランプ電圧Ｌ５の勾配は－０．５Ｖ／μｓｅｃ以上であることが望ましい。
　これらのことから、本実施の形態では、下り消去ランプ電圧Ｌ５の勾配を、－０．５Ｖ／μｓｅｃ以上－２．５Ｖ／μｓｅｃ未満の範囲で、下りランプ電圧Ｌ２および後述する下りランプ電圧Ｌ４よりも緩やかな勾配に設定するものとする。例えば、本実施の形態では、下り消去ランプ電圧Ｌ５の勾配を、－１Ｖ／μｓｅｃに設定するものとする。
　そして、維持期間の最後には、すなわち、走査電極ＳＣ１～走査電極ＳＣｎへの下り消去ランプ電圧Ｌ５の印加終了後には、走査電極ＳＣ１～走査電極ＳＣｎに、０（Ｖ）から電圧Ｖｅｒｓに向かって緩やかに上昇する上り傾斜電圧（以下、「上り消去ランプ電圧」と呼称する）Ｌ３を印加する。このとき、電圧Ｖｅｒｓは放電開始電圧を超える電圧とする。これにより、維持放電を発生させた放電セルにおいて、微弱な放電を持続して発生させ、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉおよび維持電極ＳＵｉ上の壁電圧の一部または全部を消去する。
　具体的には、０（Ｖ）から放電開始電圧を超える電圧Ｖｅｒｓに向かって上昇する上り消去ランプ電圧Ｌ３を、上りランプ電圧Ｌ１よりも急峻な勾配（例えば、約１０Ｖ／μｓｅｃ）で発生させ、走査電極ＳＣ１～走査電極ＳＣｎに印加する。すると、維持放電を起こした放電セルの維持電極ＳＵｉと走査電極ＳＣｉとの間で微弱な放電が発生する。そして、この微弱な放電は、走査電極ＳＣ１～走査電極ＳＣｎへの印加電圧が上昇する期間、持続して発生する。そして、上昇する電圧があらかじめ定めた電圧Ｖｅｒｓに到達したら、走査電極ＳＣ１～走査電極ＳＣｎに印加する電圧をベース電位となる０（Ｖ）まで下降させる。
　このとき、この微弱な放電で発生した荷電粒子は、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧差を緩和するように、維持電極ＳＵｉ上および走査電極ＳＣｉ上に壁電荷となって蓄積されていく。これにより、走査電極ＳＣ１～走査電極ＳＣｎ上と維持電極ＳＵ１～維持電極ＳＵｎ上との間の壁電圧は、走査電極ＳＣｉに印加した電圧と放電開始電圧の差、例えば（電圧Ｖｅｒｓ－放電開始電圧）の程度まで弱められる。すなわち、上り消去ランプ電圧Ｌ３により発生する放電は、消去放電として働く。
　その後、走査電極ＳＣ１～走査電極ＳＣｎを０（Ｖ）に戻し、維持期間における維持動作が終了する。
　第２ＳＦの初期化期間では、第１ＳＦにおける初期化期間の前半部を省略した駆動電圧波形を各電極に印加する。すなわち、維持電極ＳＵ１～維持電極ＳＵｎに電圧Ｖｅ１を印加し、データ電極Ｄ１～データ電極Ｄｍに０（Ｖ）を印加する。そして、走査電極ＳＣ１～走査電極ＳＣｎには、放電開始電圧未満の電圧（例えば、０（Ｖ））から放電開始電圧を超える負の電圧Ｖｉ４に向かって、下りランプ電圧Ｌ２と同じ勾配（例えば、約－２．５Ｖ／μｓｅｃ）で下降する第１の下り傾斜電圧である下りランプ電圧Ｌ４を印加する。なお、本実施の形態においては、下りランプ電圧Ｌ２と下りランプ電圧Ｌ４とは、勾配および最低電圧が互いに等しい。そこで、下りランプ電圧Ｌ２も第１の下り傾斜電圧に含めるものとする。
　これにより直前のサブフィールド（図３では、第１ＳＦ）の維持期間で維持放電を起こした放電セルでは微弱な初期化放電が発生する。そして、走査電極ＳＣｉ上部および維持電極ＳＵｉ上部の壁電圧が弱められ、データ電極Ｄｋ（ｋ＝１～ｍ）上部の壁電圧も書込み動作に適した値に調整される。一方、前のサブフィールドで維持放電が起こらなかった放電セルでは初期化放電は発生しない。
　このように、第２ＳＦにおける初期化動作は、直前のサブフィールドの維持期間に維持動作を行った放電セルに対して初期化放電を行う選択初期化動作となる。
　なお、本実施の形態においては、上述したように、下り消去ランプ電圧Ｌ５により発生させる消去放電によって、非点灯の放電セルにおいて、誤放電の種となる不要な負の壁電荷を除去することができる。したがって、下りランプ電圧Ｌ４を走査電極ＳＣ１～走査電極ＳＣｎに印加するときに、上述した異常な放電が発生するのを防止し、書込み放電を発生させるべきでないサブフィールドで誤った書込み放電が発生するのを低減することができる。
　第２ＳＦの書込み期間では、走査電極ＳＣ１～走査電極ＳＣｎ、維持電極ＳＵ１～維持電極ＳＵｎおよびデータ電極Ｄ１～データ電極Ｄｍに対して、第１ＳＦの書込み期間と同様の駆動波形を印加する。
　第２ＳＦの維持期間では、第１ＳＦの維持期間と同様に、走査電極ＳＣ１～走査電極ＳＣｎと維持電極ＳＵ１～維持電極ＳＵｎとにあらかじめ定められた数の維持パルスを交互に印加する。これにより、書込み期間において書込み放電を発生させた放電セルで維持放電を発生させる。そして、維持パルスの印加後には、第１ＳＦの維持期間と同様に、走査電極ＳＣ１～走査電極ＳＣｎに下り消去ランプ電圧Ｌ５を印加して、維持放電が発生しなかった非点灯の放電セルで、かつ走査電極２２上に不要な負の壁電荷が蓄積した放電セルに消去放電を発生させる。その後、走査電極ＳＣ１～走査電極ＳＣｎに上り消去ランプ電圧Ｌ３を印加して、維持放電を発生させた放電セルに消去放電を発生させる。
　また、第３ＳＦ以降のサブフィールドでは、走査電極ＳＣ１～走査電極ＳＣｎ、維持電極ＳＵ１～維持電極ＳＵｎおよびデータ電極Ｄ１～データ電極Ｄｍに対して、維持期間における維持パルスの発生数が異なる以外は第２ＳＦと同様の駆動波形を印加する。
　以上が、パネル１０の各電極に印加する駆動電圧波形の概要である。
　次に、本実施の形態におけるプラズマディスプレイ装置の構成について説明する。図４は、本発明の実施の形態１におけるプラズマディスプレイ装置１の回路ブロック図である。プラズマディスプレイ装置１は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、制御信号発生回路４５および各回路ブロックに必要な電力を供給する電源回路（図示せず）を備えている。
　画像信号処理回路４１は、放電セルを画像信号ｓｉｇの階調値に応じた明るさで発光させるために、パネル１０の放電セル数に応じて、入力された画像信号ｓｉｇをサブフィールド毎の発光・非発光を示すサブフィールドデータに変換する。
　制御信号発生回路４５は、水平同期信号Ｈおよび垂直同期信号Ｖにもとづき各回路ブロックの動作を制御する各種の制御信号を発生し、それぞれの回路ブロック（画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３および維持電極駆動回路４４）へ供給する。
　データ電極駆動回路４２は、サブフィールド毎のサブフィールドデータを各データ電極Ｄ１～データ電極Ｄｍに対応する信号に変換する。そして、制御信号発生回路４５から供給される制御信号にもとづいて各データ電極Ｄ１～データ電極Ｄｍを駆動する。
　走査電極駆動回路４３は、初期化波形発生回路と、維持パルス発生回路と、走査パルス発生回路とを有する。初期化波形発生回路は、初期化期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する初期化波形を発生する。維持パルス発生回路は、維持期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する維持パルスを発生する。走査パルス発生回路は、複数の走査電極駆動ＩＣ（以下、「走査ＩＣ」と略記する）を備え、書込み期間において走査電極ＳＣ１～走査電極ＳＣｎに印加する走査パルスを発生する。そして、走査電極駆動回路４３は、制御信号発生回路４５から供給される制御信号にもとづいて各走査電極ＳＣ１～走査電極ＳＣｎをそれぞれ駆動する。
　維持電極駆動回路４４は、維持パルス発生回路および電圧Ｖｅ１、電圧Ｖｅ２を発生するための回路（図示せず）を備えている。そして、制御信号発生回路４５から供給される制御信号にもとづいて維持電極ＳＵ１～維持電極ＳＵｎを駆動する。
　次に、走査電極駆動回路４３の詳細とその動作について説明する。
　図５は、本発明の実施の形態１におけるプラズマディスプレイ装置１の走査電極駆動回路４３の一構成例を示す回路図である。走査電極駆動回路４３は、維持パルスを発生する維持パルス発生回路５０と、初期化波形を発生する初期化波形発生回路５１と、走査パルスを発生する走査パルス発生回路５２とを備える。そして、走査パルス発生回路５２の各出力端子は、パネル１０の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに接続されている。なお、本実施の形態では、走査パルス発生回路５２に入力される電圧を「基準電位Ａ」と記す。また、以下の説明においては、スイッチング素子を導通させる動作を「オン」と表記し、遮断させる動作を「オフ」と表記する。また、スイッチング素子をオンさせる信号を「Ｈｉ」と表記し、オフさせる信号を「Ｌｏ」と表記する。
　また、図５には、負の電圧Ｖａを用いた回路（例えば、ミラー積分回路５４）を動作させているときに、その回路と、維持パルス発生回路５０、電圧Ｖｒを用いた回路（例えば、ミラー積分回路５３）、および電圧Ｖｅｒｓを用いた回路（例えば、ミラー積分回路５５）とを電気的に分離するためのスイッチング素子Ｑ４を用いた分離回路を示している。また、電圧Ｖｒを用いた回路（例えば、ミラー積分回路５３）を動作させているときに、その回路と、電圧Ｖｒよりも低い電圧の電圧Ｖｅｒｓを用いた回路（例えば、ミラー積分回路５５）とを電気的に分離するためのスイッチング素子Ｑ６を用いた分離回路を示している。
　維持パルス発生回路５０は、一般に用いられている電力回収回路（図示せず）とクランプ回路（図示せず）とを備える。そして、制御信号発生回路４５から出力される制御信号にもとづき、維持パルス発生回路５０の内部に備えた各スイッチング素子を切換えて維持パルスを発生させる。なお、図５では、制御信号の信号経路の詳細は省略する。
　走査パルス発生回路５２は、ｎ本の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに走査パルス電圧を印加するためのスイッチング素子ＱＨ１～スイッチング素子ＱＨｎおよびスイッチング素子ＱＬ１～スイッチング素子ＱＬｎを備えている。スイッチング素子ＱＨ１～スイッチング素子ＱＨｎ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎは複数の出力毎にまとめられＩＣ化されている。このＩＣが走査ＩＣである。
　また、走査パルス発生回路５２は、書込み期間において基準電位Ａを負の電圧Ｖａに接続するためのスイッチング素子Ｑ５と、電圧Ｖｓｃを発生し基準電位Ａに電圧Ｖｓｃを重畳する電源ＶＳＣと、基準電位Ａに電圧Ｖｓｃを重畳して発生させた電圧Ｖｃを入力端子ＩＮｂに印加するためのダイオードＤ３１およびコンデンサＣ３１とを備えている。そして、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎの入力端子ＩＮｂには電圧Ｖｃを入力し、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎの入力端子ＩＮａには基準電位Ａを入力する。
　このように構成された走査パルス発生回路５２では、書込み期間においては、スイッチング素子Ｑ５をオンにして基準電位Ａを負の電圧Ｖａに等しくする。そして、入力端子ＩＮａには負の電圧Ｖａを入力し、入力端子ＩＮｂには負の電圧Ｖａ＋電圧Ｖｓｃとなる電圧Ｖｃを入力する。そして、サブフィールドデータにもとづき、走査パルスを印加する走査電極ＳＣｉに対しては、スイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにして、スイッチング素子ＱＬｉを経由して走査電極ＳＣｉに負の走査パルス電圧Ｖａを印加する。一方、走査パルスを印加しない走査電極ＳＣｈ（ｈは、１～ｎのうちｉを除いたもの）に対しては、スイッチング素子ＱＬｈをオフ、スイッチング素子ＱＨｈをオンにして、スイッチング素子ＱＨｈを経由して走査電極ＳＣｈに電圧Ｖａ＋電圧Ｖｓｃを印加する。
　なお、走査パルス発生回路５２は、初期化期間では初期化波形発生回路５１の電圧波形を出力し、維持期間では維持パルス発生回路５０の電圧波形を出力するように、制御信号発生回路４５によって制御されるものとする。
　初期化波形発生回路５１は、ミラー積分回路５３と、ミラー積分回路５４と、ミラー積分回路５５と、定電流発生回路６１とを有する。なお、ミラー積分回路５３およびミラー積分回路５５は、上昇する傾斜電圧を発生する傾斜電圧発生回路である。また、ミラー積分回路５４は、下降する傾斜電圧を発生する傾斜電圧発生回路である。また、図５には、ミラー積分回路５３の入力端子を入力端子ＩＮ１とし、ミラー積分回路５５の入力端子を入力端子ＩＮ３とし、定電流発生回路６１の入力端子を入力端子ＩＮ２として示している。
　ミラー積分回路５３は、スイッチング素子Ｑ１とコンデンサＣ１と抵抗Ｒ１とコンデンサＣ１に直列に接続されたツェナーダイオードＤ１０とを有する。そして、初期化動作時に、走査電極駆動回路４３の基準電位Ａをランプ状の緩やかな勾配（例えば、１．３Ｖ／μｓｅｃ）で電圧Ｖｉ２まで上昇させて上りランプ電圧Ｌ１を発生させる。なお、ツェナーダイオードＤ１０は、全セル初期化動作時（ここでは、第１ＳＦの初期化期間）に、電圧Ｖｓｃに積み上げ電圧であるツェナー電圧（例えば、４５（Ｖ））を重畳して電圧Ｖｉ１を発生させる働きを有する。すなわち、ツェナーダイオードＤ１０は、上りランプ電圧Ｌ１の開始電圧（傾斜電圧の上昇が開始される電圧）を電圧Ｖｉ１にする働きを有する。
　ミラー積分回路５５は、スイッチング素子Ｑ３とコンデンサＣ３と抵抗Ｒ３とを有する。そして、維持期間の最後、すなわち、下り消去ランプ電圧Ｌ５の発生後に、基準電位Ａを上りランプ電圧Ｌ１よりも急峻な勾配（例えば、１０Ｖ／μｓｅｃ）で電圧Ｖｅｒｓまで上昇させて上り消去ランプ電圧Ｌ３を発生させる。
　ミラー積分回路５４は、スイッチング素子Ｑ２とコンデンサＣ２と抵抗Ｒ２とを有する。そして、初期化動作時においては、基準電位Ａをランプ状の緩やかな勾配（例えば、－２．５Ｖ／μｓｅｃ）で電圧Ｖｉ４まで下降させて下りランプ電圧Ｌ２および下りランプ電圧Ｌ４を発生させる。また、維持期間における維持パルスの発生後には、基準電位Ａを下りランプ電圧Ｌ２および下りランプ電圧Ｌ４よりも緩やかな勾配（例えば、－１Ｖ／μｓｅｃの勾配）で電圧Ｖｉ４まで下降させて下り消去ランプ電圧Ｌ５を発生させる。
　定電流発生回路６１は、トランジスタＱ９と、抵抗Ｒ９と、ツェナーダイオードＤ９と、抵抗Ｒ１２とを有する。トランジスタＱ９は、入力端子ＩＮ２にコレクタが接続されている。抵抗Ｒ９は、入力端子ＩＮ２とトランジスタＱ９のベースとの間に挿入されている。ツェナーダイオードＤ９は、抵抗Ｒ９にカソードが接続され、抵抗Ｒ２にアノードが接続されている。抵抗Ｒ１２は、トランジスタＱ９のエミッタと抵抗Ｒ２との間に直列に接続されている。そして、定電流発生回路６１は、入力端子ＩＮ２に所定の電圧（例えば、５（Ｖ））を印加することで、定電流を発生する。この定電流はミラー積分回路５４に入力される。ミラー積分回路５４は、この定電流が入力される期間、基準電位Ａの電位をランプ状に下降させる。
　ここで、本実施の形態における初期化波形発生回路５１は、スイッチング素子Ｑ２１を備えた構成とする。スイッチング素子Ｑ２１は、ゲートを入力端子ＩＮ４とする。スイッチング素子Ｑ２１は、入力端子ＩＮ４に印加する制御信号が「Ｈｉ」（例えば、５（Ｖ））のときにオンになり、「Ｌｏ」（例えば、０（Ｖ））のときにオフになる。そして、定電流発生回路６１は、抵抗Ｒ１３を備えている。抵抗Ｒ１３は、スイッチング素子Ｑ２１のスイッチング操作により、定電流発生回路６１が出力する定電流の電流値を変更する働きを有する。具体的には、抵抗Ｒ１３の一方の端子を抵抗Ｒ１２とトランジスタＱ９との接続点に接続し、他方の端子をスイッチング素子Ｑ２１のドレインに接続する。そして、スイッチング素子Ｑ２１のソースを抵抗Ｒ１２と抵抗Ｒ２との接続点に接続する。これにより、スイッチング素子Ｑ２１をオンにすると、抵抗Ｒ１２と抵抗Ｒ１３とが電気的に並列に接続される。したがって、スイッチング素子Ｑ２１がオフのときよりも定電流発生回路６１から出力される定電流の電流値を大きくし、ミラー積分回路５４から出力される傾斜電圧の勾配を大きくすることができる。
　これにより、本実施の形態におけるミラー積分回路５４は、勾配が異なる２つの傾斜電圧、すなわち初期化動作時の下りランプ電圧Ｌ２および下りランプ電圧Ｌ４と、維持期間において維持パルスの発生後に発生させる下り消去ランプ電圧Ｌ５とを発生させることができる。
　次に、第１の下り傾斜電圧である下りランプ電圧Ｌ２を発生させる動作と、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４よりも緩やかな勾配で下降する第２の下り傾斜電圧である下り消去ランプ電圧Ｌ５を発生させる動作とを図６を用いて説明する。
　図６は、本発明の実施の形態１における全セル初期化期間の走査電極駆動回路４３の動作の一例を説明するためのタイミングチャートである。なお、この図面では全セル初期化動作時の駆動波形を例にして説明するが、選択初期化動作において下りランプ電圧Ｌ４を発生させる動作は、図６に説明する下りランプ電圧Ｌ２を発生させる動作と同様であるものとする。
　また、図６では、維持期間の最後の駆動波形を期間Ｔ１～期間Ｔ３で示した３つの期間に分割し、全セル初期化動作を行う駆動波形を期間Ｔ１１～期間Ｔ１４で示した４つの期間に分割して、それぞれの期間について説明する。また、電圧Ｖｉ３は電圧Ｖｓに等しいものとし、電圧Ｖｉ２は電圧Ｖｓｃ＋電圧Ｖｒに等しいものとし、電圧Ｖｉ４は負の電圧Ｖａに等しいものとして説明する。また、図面にはスイッチング素子をオンさせる信号を「Ｈｉ」、オフさせる信号を「Ｌｏ」と表記する。
　以下、維持期間の維持パルス発生後に下り消去ランプ電圧Ｌ５を発生させ、その後、上り消去ランプ電圧Ｌ３を発生させる際の動作について説明する。
　まず、期間Ｔ１に入る前に維持パルス発生回路５０のクランプ回路を動作させて基準電位Ａを０（Ｖ）にする。そして、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎをオフ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをオンにして、基準電位Ａ（このとき、０（Ｖ））を走査電極ＳＣ１～走査電極ＳＣｎに印加する（図示せず）。
　（期間Ｔ１）
　期間Ｔ１では、入力端子ＩＮ４を「Ｌｏ」にしてスイッチング素子Ｑ２１をオフにし、抵抗Ｒ１３を電気的に開放された状態にする。あわせて、入力端子ＩＮ２を「Ｈｉ」にして、定電流発生回路６１の動作を開始させる。これにより、コンデンサＣ２に向かって一定の電流が流れ、スイッチング素子Ｑ２のドレイン電圧が負の電圧Ｖｉ４（本実施の形態では、電圧Ｖａに等しい）に向かってランプ状に下降し、走査電極駆動回路４３の出力電圧も負の電圧Ｖｉ４に向かってランプ状に下降し始める。このとき、傾斜電圧の勾配が所望の値（例えば、－１Ｖ／μｓｅｃ）になるように、抵抗Ｒ１２の抵抗値をあらかじめ設定しておく。
　この電圧下降は、入力端子ＩＮ２を「Ｈｉ」にしている期間、もしくは、基準電位Ａが電圧Ｖａに到達するまで、継続させることができる。そして、本実施の形態では、走査電極駆動回路４３の出力電圧が負の電圧Ｖｉ４（本実施の形態では、電圧Ｖａに等しい）に到達したら、入力端子ＩＮ２に、例えば０（Ｖ）を印加して、入力端子ＩＮ２を「Ｌｏ」にする。このようにして、本実施の形態では、電圧Ｖｉ４まで下降する下り消去ランプ電圧Ｌ５を、維持期間における全ての維持パルスを発生させた後に発生させ、走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　この下り消去ランプ電圧Ｌ５が下降する間に、維持放電が発生しなかった非点灯の放電セルで、かつ走査電極２２上に不要な負の壁電荷が蓄積した放電セルにおいて、走査電極２２とデータ電極３２との間の電圧差は放電開始電圧を超える。これにより、その走査電極２２とデータ電極３２との間に微弱な放電が発生する。そして、この微弱な放電は、下り消去ランプ電圧Ｌ５が下降する期間、継続する。
　（期間Ｔ２）
　期間Ｔ２では、上り消去ランプ電圧Ｌ３を発生するミラー積分回路５５の入力端子ＩＮ３を「Ｈｉ」にする。具体的には入力端子ＩＮ３に、所定の定電流を入力する。これにより、コンデンサＣ３に向かって一定の電流が流れ、スイッチング素子Ｑ３のソース電圧がランプ状に上昇し、走査電極駆動回路４３の出力電圧は、ランプ状に上昇し始める。このとき、傾斜電圧の勾配が所望の値（例えば、１０Ｖ／μｓｅｃ）になるように、入力端子ＩＮ３に入力する定電流を発生させる。こうして、０（Ｖ）から電圧Ｖｅｒｓ（本実施の形態では、電圧Ｖｓに等しい）に向かって上昇する上り消去ランプ電圧Ｌ３を発生させ、走査電極ＳＣ１～走査電極ＳＣｎに印加する。なお、この電圧上昇は、入力端子ＩＮ３を「Ｈｉ」にしている期間、もしくは、基準電位Ａが電圧Ｖｅｒｓに到達するまで、継続させることができる。
　この上り消去ランプ電圧Ｌ３が上昇する間に、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧差は放電開始電圧を超える。これにより、走査電極ＳＣｉと維持電極ＳＵｉとの間に微弱な放電が発生する。そして、この微弱な放電は、上り消去ランプ電圧Ｌ３が上昇する期間、継続する。
　なお、図面には示していないが、このときデータ電極Ｄ１～データ電極Ｄｍは０（Ｖ）に保持されているので、データ電極Ｄｋ上には正の壁電圧が形成される。
　（期間Ｔ３）
　期間Ｔ３では、維持パルス発生回路５０のクランプ回路を動作させて基準電位Ａを０（Ｖ）にし、続く全セル初期化動作に備える。
　次に、全セル初期化期間に初期化波形電圧を発生させる際の動作について説明する。
　（期間Ｔ１１）
　期間Ｔ１１では、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎをオンにし、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをオフにする。これにより、基準電位Ａ（このとき、０（Ｖ））に電圧Ｖｓｃを重畳した電圧Ｖｃ（すなわち、電圧Ｖｃ＝電圧Ｖｓｃ）を、走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　（期間Ｔ１２）
　次に、上りランプ電圧Ｌ１を発生するミラー積分回路５３の入力端子ＩＮ１を「Ｈｉ」にする。具体的には入力端子ＩＮ１に、所定の定電流を入力する。ミラー積分回路５３の動作開始直後のスイッチング素子Ｑ１のソース電圧は、基準電位Ａ（０（Ｖ））に、ツェナーダイオードＤ１０のツェナー電圧Ｖｚを加算した電圧Ｖｚになっている。したがって、走査電極駆動回路４３の出力電圧は、電圧Ｖｓｃから電圧ＶｓｃにツェナーダイオードＤ１０のツェナー電圧Ｖｚを重畳した電圧Ｖｉ１まで急峻に増加する。
　その後、コンデンサＣ１に向かって一定の電流が流れ、スイッチング素子Ｑ１のソース電圧は電圧Ｖｉ１からランプ状に上昇し、走査電極駆動回路４３の出力電圧は、ランプ状に上昇し始める。このとき、傾斜電圧の勾配が所望の値（例えば、１．３Ｖ／μｓｅｃ）になるように、入力端子ＩＮ１に入力する定電流を発生させる。こうして、電圧Ｖｉ１から電圧Ｖｉ２（本実施の形態では、電圧Ｖｓｃ＋電圧Ｖｒに等しい）に向かって上昇する上りランプ電圧Ｌ１を発生させ、走査電極ＳＣ１～走査電極ＳＣｎに印加する。なお、この電圧上昇は、入力端子ＩＮ１を「Ｈｉ」にしている期間、もしくは、基準電位Ａが電圧Ｖｒに到達するまで、継続させることができる。
　期間Ｔ１２では、このようにして、電圧Ｖｉ１から放電開始電圧を超える電圧Ｖｉ２（本実施の形態では、電圧Ｖｓに等しい）に向かって緩やかに上昇する上りランプ電圧Ｌ１を発生させる。
　（期間Ｔ１３）
　期間Ｔ１３では入力端子ＩＮ１を「Ｌｏ」にし、ミラー積分回路５３の動作を停止する。また、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎをオフ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをオンにして、基準電位Ａを走査電極ＳＣ１～走査電極ＳＣｎに印加する。あわせて、維持パルス発生回路５０のクランプ回路を動作させて基準電位Ａを電圧Ｖｓにする。これにより、走査電極ＳＣ１～走査電極ＳＣｎの電圧は電圧Ｖｉ３（本実施の形態では、電圧Ｖｓに等しい）まで低下する。
　（期間Ｔ１４）
　期間Ｔ１４では、入力端子ＩＮ４を「Ｈｉ」にしてスイッチング素子Ｑ２１をオンにし、抵抗Ｒ１２と抵抗Ｒ１３とが電気的に並列に接続された状態にする。あわせて、入力端子ＩＮ２を「Ｈｉ」にして、定電流発生回路６１の動作を開始させる。これにより、定電流発生回路６１から出力される定電流の電流値は期間Ｔ１よりも大きくなる。そして、定電流発生回路６１からコンデンサＣ２に向かって一定の電流が流れ、スイッチング素子Ｑ２のドレイン電圧が負の電圧Ｖｉ４（本実施の形態では、電圧Ｖａに等しい）に向かってランプ状に下降し、走査電極駆動回路４３の出力電圧は、下り消去ランプ電圧Ｌ５よりも急峻な勾配で負の電圧Ｖｉ４に向かってランプ状に下降し始める。このとき、傾斜電圧の勾配が所望の値（例えば、－２．５Ｖ／μｓｅｃ）になるように、抵抗Ｒ１２と抵抗Ｒ１３の合成抵抗の抵抗値をあらかじめ設定しておく。
　なお、この電圧下降は、入力端子ＩＮ２を「Ｈｉ」にしている期間、もしくは、基準電位Ａが電圧Ｖａに到達するまで、継続させることができる。そして、本実施の形態では、走査電極駆動回路４３の出力電圧が負の電圧Ｖｉ４（本実施の形態では、電圧Ｖａに等しい）に到達したら入力端子ＩＮ２を「Ｌｏ」にする。このようにして下りランプ電圧Ｌ２（または、下りランプ電圧Ｌ４）を発生し、走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　以上のようにして、走査電極駆動回路４３は、第２の下り傾斜電圧である下り消去ランプ電圧Ｌ５と、上り消去ランプ電圧Ｌ３と、上りランプ電圧Ｌ１と、第１の下り傾斜電圧である下りランプ電圧Ｌ２および下りランプ電圧Ｌ４とを発生させる。
　なお、下りランプ電圧Ｌ２、下りランプ電圧Ｌ４および下り消去ランプ電圧Ｌ５は、図６に示すように電圧Ｖａまで下降させる構成であってもよいが、例えば、下降する電圧が、電圧Ｖａに所定の正の電圧Ｖｓｅｔ２を重畳した電圧に到達した時点で、下降を停止させる構成としてもよい。また、下りランプ電圧Ｌ２、下りランプ電圧Ｌ４および下り消去ランプ電圧Ｌ５は、あらかじめ設定された電圧に到達した後、直ちに上昇させる構成であってもよいが、例えば、下降する電圧が、あらかじめ設定された低電圧に到達したら、その後、その電圧を一定期間維持する構成であってもよい。
　以上説明したように、本実施の形態では、維持期間において、維持パルスを表示電極対に印加し終わった後に、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４よりも勾配を緩やかにした下り消去ランプ電圧Ｌ５を走査電極ＳＣ１～走査電極ＳＣｎに印加する。そして、維持放電が発生しなかった非点灯の放電セルで、かつ走査電極２２上に不要な負の壁電荷が蓄積した放電セルに消去放電を発生させる。こうすることで、維持放電が発生しなかった非点灯の放電セルに蓄積された不要な負の壁電荷を除去し、続くサブフィールドの書込み時に異常な書込み放電が発生するのを防止して、画像表示品質の劣化を防止することができる。
　なお、本実施の形態によれば、書込み期間において、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を低減できる効果を得られることも確認された。図７は、本発明の実施の形態１における書込みパルス電圧Ｖｄと走査パルス電圧（振幅）との関係を示す特性図である。図７において、横軸は書込みパルス電圧Ｖｄを表し、縦軸は安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を表す。また、図７において、実線は、本実施の形態に示した方法でパネル駆動を行ったときに得られた測定結果を示し、破線は、下り消去ランプ電圧Ｌ５の代わりに０（Ｖ）を走査電極ＳＣ１～走査電極ＳＣｎに印加したときに得られた測定結果を示す。そして、図７に示すように、例えば、書込みパルス電圧Ｖｄを１７０（Ｖ）にしたときには、本実施の形態に示した方法でパネル駆動を行うことで、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を、約１９（Ｖ）も低減できることが確認された。すなわち、本実施の形態によれば、高精細化されたパネルにおいても、書込み放電を発生させるために必要な電圧を高くすることなく、安定に書込み放電を発生させることが可能となる。
　なお、本実施の形態では、全てのサブフィールドで下り消去ランプ電圧Ｌ５を走査電極ＳＣ１～走査電極ＳＣｎに印加する構成を説明したが、本発明は必ずしもこの構成に限定されるものではない。例えば、非点灯の放電セルに不要な負の壁電荷の蓄積が発生しやすい輝度重みの大きいサブフィールドにおいてのみ、下り消去ランプ電圧Ｌ５を発生させる構成であってもよい。例えば、１フィールドを８つのサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第８ＳＦ）で構成し、各サブフィールドがそれぞれ１、２、４、８、１６、３２、６４、１２８の輝度重みを有する構成であれば、比較的輝度重みの大きい第６ＳＦから第８ＳＦにおいてのみ下り消去ランプ電圧Ｌ５を発生させる構成としてもよい。このように、比較的輝度重みの大きいサブフィールドにおいてのみ下り消去ランプ電圧Ｌ５を発生させる構成であっても、上述と同様の効果を得ることができる。
　なお、本実施の形態では、下り消去ランプ電圧Ｌ５を全て同じ勾配で発生させる構成を説明した。しかし、例えば、下り消去ランプ電圧Ｌ５を複数の期間に分け、各期間で勾配を変えて下り消去ランプ電圧Ｌ５を発生させる構成としてもよい。図８は、本発明の実施の形態１における走査電極２２に印加する下り消去ランプ電圧Ｌ５の他の波形例を示す波形図である。例えば、図８に示すように、消去放電が発生するまでは下りランプ電圧Ｌ２および下りランプ電圧Ｌ４よりも急峻な勾配（例えば、－８Ｖ／μｓｅｃ）で下降させ、その後、一旦下りランプ電圧Ｌ２および下りランプ電圧Ｌ４と同等の勾配（例えば、－２．５Ｖ／μｓｅｃ）で下降させ、最後に、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４よりも緩やかな勾配（例えば、－１Ｖ／μｓｅｃ）で下降させて、下り消去ランプ電圧を発生させる構成としてもよい。このような構成であっても、上述と同様の効果が得られることが確認された。また、この構成では、下り消去ランプ電圧を発生させる期間を短縮できるという効果も得られる。
　なお、本実施の形態では、走査電極ＳＣ１～走査電極ＳＣｎに下り消去ランプ電圧Ｌ５を印加する期間、維持電極ＳＵ１～維持電極ＳＵｎには０（Ｖ）を印加する構成を説明したが、本発明は何らこの構成に限定されるものではない。図９は、本発明の実施の形態１におけるパネルの各電極に印加する駆動電圧波形の他の一例を示す波形図である。本実施の形態においては、例えば、図９に示すように、走査電極ＳＣ１～走査電極ＳＣｎに下り消去ランプ電圧Ｌ５を印加する期間、維持電極ＳＵ１～維持電極ＳＵｎに所定の電圧（例えば、電圧Ｖｅ１に等しい電圧）を印加する構成であってもよい。
　なお、本実施の形態において図６に示したタイミングチャートは一実施例を示したものに過ぎない。本発明は、何らこれらのタイミングチャートに限定されるものではない。
　（実施の形態２）
　実施の形態１では、下り消去ランプ電圧Ｌ５を、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４よりも緩やかな勾配の波形形状にして発生させる例を説明した。しかし、本発明は、下り消去ランプ電圧の波形形状が、何ら下り消去ランプ電圧Ｌ５の波形形状に限定されるものではない。本実施の形態では、下り消去ランプ電圧を下り消去ランプ電圧Ｌ５とは異なる波形形状で発生させる例を説明する。
　図１０は、本発明の実施の形態２におけるパネル１０の各電極に印加する駆動電圧波形図である。なお、本実施の形態では、本実施の形態に示す下り消去ランプ電圧を「下り消去ランプ電圧Ｌ６」と呼称する。また、本実施の形態においては、走査電極ＳＣ１～走査電極ＳＣｎに印加する駆動電圧波形に、下り消去ランプ電圧Ｌ５に代えて下り消去ランプ電圧Ｌ６を用いているが、それ以外の波形形状は実施の形態１において図３に示した駆動電圧波形と同じである。したがって、本実施の形態では、図３に示した駆動電圧波形と異なる点について説明し、図３に示した駆動電圧波形と同様のものについては説明を省略する。
　本実施の形態では、維持期間における維持パルスの発生後に、走査電極ＳＣ１～走査電極ＳＣｎに、データ電極Ｄ１～データ電極Ｄｍに対して放電開始電圧以下となる０（Ｖ）から放電開始電圧を超える負の電圧Ｖｉ５に向かって緩やかに下降する第３の下り傾斜電圧である下り消去ランプ電圧Ｌ６を印加する。このとき、本実施の形態では、電圧Ｖｉ５を、初期化期間に発生させる下りランプ電圧Ｌ２および下りランプ電圧Ｌ４の最低電圧である電圧Ｖｉ４よりも低い電圧にして（例えば、電圧Ｖｉ４を－１６６（Ｖ）とし、電圧Ｖｉ５を－１６８（Ｖ）とする）下り消去ランプ電圧Ｌ６を発生させるものとする。
　下りランプ電圧Ｌ２および下りランプ電圧Ｌ４は、最低電圧（電圧Ｖｉ４）を低くしすぎると壁電荷が過剰に調整されて続く書込み放電が発生しにくくなることが確認された。また、最低電圧（電圧Ｖｉ４）を高くしてしまうと壁電荷の調整が不足して続く書込み放電が強く発生し、書込み動作が適正に行われなくなることが確認された。下りランプ電圧Ｌ２の最低電圧は、これらのことを考慮して、最適な電圧に設定するのが望ましい。本実施の形態では、下りランプ電圧Ｌ２の最低電圧を、書込み動作が安定に行われる電圧（例えば、－１６６（Ｖ））に設定する。
　一方、下り消去ランプ電圧Ｌ６は、最低電圧（電圧Ｖｉ５）を電圧Ｖｉ４よりも高くしてしまうと、続く下りランプ電圧Ｌ２または下りランプ電圧Ｌ４の印加時に、上述した異常な放電が発生するおそれがあることが確認された。これは、下りランプ電圧Ｌ２または下りランプ電圧Ｌ４が下り消去ランプ電圧Ｌ６の最低電圧（電圧Ｖｉ５）よりも低い電圧まで下降することで発生すると考えられる。逆に下り消去ランプ電圧Ｌ６の最低電圧（電圧Ｖｉ５）を低くしすぎると、消去放電による壁電荷の消去が過剰になって、続く書込み放電が発生しにくくなることが確認された。
　そこで本実施の形態では、次のことを考慮して下り消去ランプ電圧Ｌ６の最低電圧（電圧Ｖｉ５）を設定するものとする。
　・誤放電の種となる不要な壁電荷を除去する効果を十分に得ることができる。
　・下りランプ電圧Ｌ２および下りランプ電圧Ｌ４の印加時に、異常な放電が発生するのを防止することができる。
　・続く書込み放電が発生しにくくならない。
　本実施の形態では、下り消去ランプ電圧Ｌ６の最低電圧（電圧Ｖｉ５）を、これらの効果が得られる範囲に設定するものとする。具体的には、下り消去ランプ電圧Ｌ６の最低電圧（電圧Ｖｉ５）を、電圧Ｖｉ４よりも低く、かつ電圧Ｖｉ４－２（Ｖ）以上の範囲に設定するものとする。これにより、上述した効果を得られることが確認された。
　なお、図１０には、下り消去ランプ電圧Ｌ６の勾配を、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４の勾配と等しくする例（例えば、約－２．５Ｖ／μｓｅｃ）を示したが、本実施の形態は、下り消去ランプ電圧Ｌ６の勾配が、何らこの数値に限定されるものではない。本実施の形態は、上述した効果を得るために、下り消去ランプ電圧Ｌ６の最低電圧（電圧Ｖｉ５）を上述の範囲に設定する構成を示したに過ぎない。したがって、例えば、下り消去ランプ電圧Ｌ６の勾配を、下り消去ランプ電圧Ｌ５と同様に、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４よりも緩やかな勾配に設定する構成としてもよい。この構成では、実施の形態１に示した効果と上述した実施の形態２に示す効果との双方の効果を得ることも可能である。
　図１１は、本発明の実施の形態２における走査電極駆動回路１４３の一構成例を示す回路図である。走査電極駆動回路１４３は、維持パルス発生回路５０と、初期化波形発生回路１５１と、走査パルス発生回路１５２とを備える。走査パルス発生回路１５２の各出力端子は、パネル１０の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに接続されている。なお、実施の形態１に示した初期化波形発生回路５１と同様の構成要素については同じ符号を付与し、説明を省略する。
　初期化波形発生回路１５１は、実施の形態１に示した初期化波形発生回路５１と同様に、ミラー積分回路５３と、ミラー積分回路５４と、ミラー積分回路５５とを有する。
　ミラー積分回路５４は、スイッチング素子Ｑ２とコンデンサＣ２と抵抗Ｒ２とを有し、初期化動作時においては、基準電位Ａを電圧Ｖｉ４までランプ状に緩やかに（例えば、－２．５Ｖ／μｓｅｃの勾配で）下降させて下りランプ電圧Ｌ２および下りランプ電圧Ｌ４を発生させる。また、維持期間における維持パルスの発生後には、基準電位Ａを下りランプ電圧Ｌ２および下りランプ電圧Ｌ４と同じ勾配（例えば、－２．５Ｖ／μｓｅｃの勾配で）で、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４の最低電圧Ｖｉ４よりも低い電圧Ｖｉ５まで下降させて下り消去ランプ電圧Ｌ６を発生させる。
　走査パルス発生回路１５２は、走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに走査パルスを出力する複数の走査ＩＣ５６（本実施の形態では、走査ＩＣ５６（１）～走査ＩＣ５６（１２））を含む、実施の形態１の図５に示した走査パルス発生回路５２の構成に加え、２つの入力端子に入力される入力信号の大小を比較する比較器ＣＰ１と、比較器ＣＰ１の一方の入力端子に電圧（Ｖａ＋Ｖｓｅｔ２）を印加するためのスイッチング素子ＳＷ１と、比較器ＣＰ１の一方の入力端子に電圧（Ｖａ＋Ｖｓｅｔ２ｅｒｓ）を印加するためのスイッチング素子ＳＷ２とを備えている。なお、比較器ＣＰ１の他方の入力端子は基準電位Ａに接続されている。また、走査ＩＣ５６の低電圧側（入力端子ＩＮａ）には基準電位Ａが接続されている。
　走査ＩＣ５６は、低電圧側の入力端子である入力端子ＩＮａと、高電圧側の入力端子である入力端子ＩＮｂとの２つの入力端子を有する。そして、走査ＩＣ５６に入力される制御信号にもとづき、２つの入力端子に入力される信号のいずれかを出力する。走査ＩＣ５６のそれぞれには、制御信号として、制御信号発生回路４５から出力される制御信号ＯＣ１、比較器ＣＰ１から出力される制御信号ＯＣ２が入力される。また、書込み期間において最初に走査を行う走査ＩＣ５６（１）には、書込み期間の開始直後に制御信号発生回路４５から出力される走査開始信号ＳＩＤ（１）が入力される。また、全ての走査ＩＣ５６（本実施の形態では、走査ＩＣ５６（１）～走査ＩＣ５６（１２））には、信号処理動作の同期をとるための同期信号であるクロック信号ＣＬＫ（図１１には示さず）が入力される。
　図１２は、本発明の実施の形態２における走査電極駆動回路１４３の走査ＩＣ５６と走査電極ＳＣ１～走査電極ＳＣｎとの接続の様子を示す概略図である。なお、図１２では、走査ＩＣ５６以外の回路は省略している。
　走査パルス発生回路１５２は、走査パルス発生回路５２と同様に、ｎ本の走査電極ＳＣ１～走査電極ＳＣｎのそれぞれに走査パルス電圧を印加するためのスイッチング素子ＱＨ１～スイッチング素子ＱＨｎおよびスイッチング素子ＱＬ１～スイッチング素子ＱＬｎを備えている。スイッチング素子ＱＨ１～スイッチング素子ＱＨｎ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎは複数の出力毎にまとめられＩＣ化されている。このＩＣが走査ＩＣ５６である。
　例えば、本実施の形態では、９０本の出力分のスイッチング素子を１つのモノリシックＩＣとして集積化して走査ＩＣ５６とする。このとき、パネル１０が１０８０本の走査電極２２を備えていれば、１２個の走査ＩＣ５６（１）～走査ＩＣ５６（１２）を用いて走査パルス発生回路１５２を構成し、ｎ＝１０８０本の走査電極ＳＣ１～走査電極ＳＣｎを駆動することができる。このように多数のスイッチング素子ＱＨ１～スイッチング素子ＱＨｎ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをＩＣ化することにより部品点数を削減し、実装面積を低減することができる。ただし、本実施の形態で示した数値は単なる一例であり、本発明は何らこれらの数値に限定されるものではない。
　図１３は、本発明の実施の形態２における制御信号ＯＣ１、制御信号ＯＣ２と走査ＩＣ５６の動作状態との対応関係を示す図である。
　図１３に示すように、制御信号ＯＣ１、制御信号ＯＣ２が共にハイレベル（「Ｈｉ」と記す）のとき、走査ＩＣ５６は「Ａｌｌ‐Ｈｉ」の状態となる。「Ａｌｌ‐Ｈｉ」の状態の走査ＩＣ５６は、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎがオンとなり、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎがオフとなって、走査ＩＣ５６の出力端子の全てが高電圧側の入力端子ＩＮｂと電気的に接続された状態となる。
　また、制御信号ＯＣ１が「Ｈｉ」、制御信号ＯＣ２がローレベル（「Ｌｏ」と記す）のとき、走査ＩＣ５６は「Ａｌｌ‐Ｌｏ」の状態となる。「Ａｌｌ‐Ｌｏ」の状態の走査ＩＣ５６は、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎがオフとなり、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎがオンとなって、走査ＩＣ５６の出力端子の全てが低電圧側の入力端子ＩＮａと電気的に接続された状態となる。例えば、維持パルス発生回路５０を動作させているときは、走査ＩＣ５６を「Ａｌｌ‐Ｌｏ」の状態にする。こうすることで、維持パルス発生回路５０から出力される維持パルスを、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎを経由して走査電極ＳＣ１～走査電極ＳＣｎに印加することができる。
　また、制御信号ＯＣ１、制御信号ＯＣ２が共に「Ｌｏ」のとき、走査ＩＣ５６は、出力端子がハイインピーダンス状態（以下、「ＨｉＺ」と記す）となる。
　また、制御信号ＯＣ１が「Ｌｏ」、制御信号ＯＣ２が「Ｈｉ」のとき、走査ＩＣ５６は、「ＤＡＴＡ」状態となる。「ＤＡＴＡ」状態の走査ＩＣ５６は、走査ＩＣ５６に入力される走査開始信号にもとづき、あらかじめ定められた一連の動作を行う。
　具体的には、走査ＩＣ５６に走査開始信号ＳＩＤが入力されると（本実施の形態では、走査開始信号ＳＩＤを所定の期間「Ｌｏ」にすると）、まず最初に、走査ＩＣ５６の最初の出力端子だけが低電圧側の入力端子ＩＮａと電気的に接続され、残りの全ての出力端子は高電圧側の入力端子ＩＮｂと電気的に接続される。その状態が所定時間（例えば、１μｓｅｃ）継続された後、次に、走査ＩＣ５６の２番目の出力端子だけが低電圧側の入力端子ＩＮａと電気的に接続され、残りの全ての出力端子は高電圧側の入力端子ＩＮｂと電気的に接続される。このようにして、走査ＩＣ５６の各出力端子が、順番に、所定時間ずつ、低電圧側の入力端子ＩＮａと電気的に接続されていく。
　書込み期間では、スイッチング素子Ｑ５をオンにして基準電位Ａを負の電圧Ｖａに等しくし、入力端子ＩＮａには負の電圧Ｖａを、入力端子ＩＮｂには電圧Ｖａ＋電圧Ｖｓｃとなった電圧Ｖｃを印加する。したがって、走査パルスを印加する走査電極ＳＣｉには、スイッチング素子ＱＬｉを経由して負の走査パルス電圧Ｖａが印加される。走査パルスを印加しない走査電極ＳＣｈ（ｈは、１～ｎのうちｉを除いたもの）には、スイッチング素子ＱＨｈを経由して電圧Ｖａ＋電圧Ｖｓｃが印加される。
　このように、書込み期間に走査ＩＣ５６を「ＤＡＴＡ」状態にすることで、走査パルスを順次発生し、走査電極ＳＣ１～走査電極ＳＣｎに印加することができる。
　なお、本実施の形態では、書込み期間の最初に走査を行う走査ＩＣ５６（例えば、走査ＩＣ５６（１））に用いる走査開始信号ＳＩＤ（１）を制御信号発生回路４５で発生させている。そして、残りの走査開始信号、例えば、走査ＩＣ５６（２）に用いる走査開始信号ＳＩＤ（２）から走査ＩＣ５６（１２）に用いる走査開始信号ＳＩＤ（１２）までの各走査開始信号は、走査ＩＣ５６のそれぞれで発生させている。
　具体的には、走査ＩＣ５６（１）は、走査ＩＣ５６（１）に接続された全ての走査電極２２に走査パルスを印加し終えた後、シフトレジスター等を使って走査開始信号ＳＩＤ（１）を所定時間遅延させて走査開始信号ＳＩＤ（２）を作成し、次段の走査ＩＣ５６（２）に供給する。走査ＩＣ５６（２）は、同様に、走査開始信号ＳＩＤ（２）を所定時間遅延させて作成した走査開始信号ＳＩＤ（３）を次段の走査ＩＣ５６（３）に供給する。以下、同様に、各走査ＩＣ５６は、入力された走査開始信号を所定時間遅延させて新たな走査開始信号を作成し、次段の走査ＩＣ５６に供給する。
　次に、電圧Ｖｉ４まで下降する第１の下り傾斜電圧である下りランプ電圧Ｌ２を発生させる動作と、電圧Ｖｉ５まで下降する第３の下り傾斜電圧である下り消去ランプ電圧Ｌ６を発生させる動作とを図１４を用いて説明する。
　図１４は、本発明の実施の形態２における全セル初期化期間の走査電極駆動回路１４３の動作の一例を説明するためのタイミングチャートである。なお、この図面では全セル初期化動作時の駆動波形を例にして説明するが、選択初期化動作において下りランプ電圧Ｌ４を発生させる動作は、図１４に説明する下りランプ電圧Ｌ２を発生させる動作と同様であるものとする。
　また、図１４では、維持期間の最後の駆動波形を期間Ｔ１～期間Ｔ３で示した３つの期間に分割し、全セル初期化動作を行う駆動波形を期間Ｔ１１～期間Ｔ１４で示した４つの期間に分割して、それぞれの期間について説明する。また、以下、電圧Ｖｉ３は電圧Ｖｓに等しいものとし、電圧Ｖｉ２は電圧Ｖｓｃ＋電圧Ｖｒに等しいものとし、電圧Ｖｉ４は電圧（Ｖａ＋Ｖｓｅｔ２）に等しいものとし、電圧Ｖｉ５は電圧（Ｖａ＋Ｖｓｅｔ２ｅｒｓ）に等しいものとして説明する。
　以下、維持期間の維持パルス発生後に下り消去ランプ電圧Ｌ６を発生させ、その後、下りランプ電圧Ｌ２を発生させる際の動作について説明する。
　まず、期間Ｔ１に入る前に維持パルス発生回路５０のクランプ回路を動作させて基準電位Ａを０（Ｖ）にする。そして、スイッチング素子ＱＨ１～スイッチング素子ＱＨｎをオフ、スイッチング素子ＱＬ１～スイッチング素子ＱＬｎをオンにして、基準電位Ａ（このとき、０（Ｖ））を走査電極ＳＣ１～走査電極ＳＣｎに印加する（図示せず）。また、制御信号ＯＣ１は「Ｈｉ」にしておく（図示せず）。
　（期間Ｔ１）
　期間Ｔ１では、下りの傾斜電圧を発生するミラー積分回路５４の入力端子ＩＮ２を「Ｈｉ」にする。具体的には入力端子ＩＮ２に、所定の定電流を入力する。すると、抵抗Ｒ２からコンデンサＣ２に向かって一定の電流が流れ、スイッチング素子Ｑ２のドレイン電圧が負の電圧Ｖｉ５（本実施の形態では、電圧（Ｖａ＋Ｖｓｅｔ２ｅｒｓ）に等しい）に向かってランプ状に下降し、走査電極駆動回路１４３の出力電圧もランプ状に下降し始める。このとき、傾斜電圧の勾配が所望の値（例えば、－２．５Ｖ／μｓｅｃ）になるように、入力端子ＩＮ２に入力する定電流を発生させる。
　なお、本実施の形態では、下り消去ランプ電圧Ｌ６を、最低電位を電圧（Ｖａ＋Ｖｓｅｔ２ｅｒｓ）にして発生させている。そのために、期間Ｔ１では、スイッチング素子ＳＷ２をオンにし、スイッチング素子ＳＷ１をオフにして、比較器ＣＰ１の一方の端子に電圧（Ｖａ＋Ｖｓｅｔ２ｅｒｓ）を印加する。こうして、比較器ＣＰ１で、基準電位Ａ、すなわち初期化波形発生回路１５１から出力される下りの傾斜電圧と、電圧Ｖａに電圧Ｖｓｅｔ２ｅｒｓを重畳した電圧（Ｖａ＋Ｖｓｅｔ２ｅｒｓ）との比較を行う。
　これにより、制御信号ＯＣ２である比較器ＣＰ１からの出力信号は、基準電位Ａにおける下りの傾斜電圧が電圧（Ｖａ＋Ｖｓｅｔ２ｅｒｓ）以下となる時刻ｔ１で「Ｌｏ」から「Ｈｉ」に切換わる。すなわち、期間Ｔ１では、時刻ｔ１までは制御信号ＯＣ１は「Ｈｉ」、制御信号ＯＣ２は「Ｌｏ」であって、走査ＩＣ５６は「Ａｌｌ‐Ｌｏ」の状態であり、時刻ｔ１以降は、制御信号ＯＣ１、制御信号ＯＣ２は共に「Ｈｉ」となって、走査ＩＣ５６は「Ａｌｌ‐Ｈｉ」の状態となる。したがって、走査ＩＣ５６から出力される電圧は、時刻ｔ１で、初期化波形発生回路１５１から出力される下りの傾斜電圧から入力端子ＩＮｂに入力される電圧（基準電位Ａに電圧Ｖｓｃが重畳された電圧）に切換わり、それまでの電圧下降が電圧上昇に切換わる。
　このようにして、本実施の形態では、電圧（Ｖａ＋Ｖｓｅｔ２ｅｒｓ）まで下降する下り消去ランプ電圧Ｌ６を、維持期間における全ての維持パルスを発生させた後に発生させ、走査電極ＳＣ１～走査電極ＳＣｎに印加する。この下り消去ランプ電圧Ｌ６が下降する間に走査電極２２とデータ電極３２との間の電圧差は放電開始電圧を超え、これにより、走査電極２２とデータ電極３２との間に微弱な放電を発生させ、この微弱な放電を下り消去ランプ電圧Ｌ６が下降する期間、継続させることができる。
　なお、この微弱な放電は、実施の形態１で説明したのと同様に、書込み放電および維持放電が発生しなかった非点灯の放電セルで、かつ走査電極２２上に不要な負の壁電荷が蓄積した放電セルにのみ発生する。書込み放電が発生した点灯放電セルや、非点灯であっても走査電極２２上に蓄積した不要な負の壁電荷が微小な量に過ぎない放電セルでは、この微弱な放電は発生しない。
　そして、下り消去ランプ電圧Ｌ６が電圧（Ｖａ＋Ｖｓｅｔ２ｅｒｓ）まで下降した後、入力端子ＩＮ２に、例えば０（Ｖ）を印加して、入力端子ＩＮ２を「Ｌｏ」にし、ミラー積分回路５４の動作を停止する。
　（期間Ｔ２～期間Ｔ１３）
　続く期間Ｔ２、期間Ｔ３、期間Ｔ１１、期間Ｔ１２、期間Ｔ１３における各動作は、図６で説明した期間Ｔ２、期間Ｔ３、期間Ｔ１１、期間Ｔ１２、期間Ｔ１３と同様であるので、説明を省略する。
　（期間Ｔ１４）
　期間Ｔ１４では、下りの傾斜電圧を発生するミラー積分回路５４の入力端子ＩＮ２を「Ｈｉ」にする。具体的には入力端子ＩＮ２に、所定の定電流を入力する。すると、抵抗Ｒ２からコンデンサＣ２に向かって一定の電流が流れ、スイッチング素子Ｑ２のドレイン電圧が負の電圧Ｖｉ４（本実施の形態では、電圧（Ｖａ＋Ｖｓｅｔ２に等しい）に向かってランプ状に下降し、走査電極駆動回路１４３の出力電圧もランプ状に下降し始める。このとき、傾斜電圧の勾配が所望の値（例えば、－２．５Ｖ／μｓｅｃ）になるように、入力端子ＩＮ２に入力する定電流を発生させる。
　なお、本実施の形態では、下りランプ電圧Ｌ２を、電位Ｖｉ４を電圧（Ｖａ＋Ｖｓｅｔ２）にして発生させている。そのために、期間Ｔ１４では、スイッチング素子ＳＷ１をオンにし、スイッチング素子ＳＷ２をオフにして、比較器ＣＰ１の一方の端子に電圧（Ｖａ＋Ｖｓｅｔ２）を印加する。こうして、比較器ＣＰ１で、基準電位Ａ、すなわち初期化波形発生回路１５１から出力される下りの傾斜電圧と、電圧Ｖａに電圧Ｖｓｅｔ２を重畳した電圧（Ｖａ＋Ｖｓｅｔ２）との比較を行う。
　これにより、比較器ＣＰ１からの出力信号である制御信号ＯＣ２は、基準電位Ａにおける下りの傾斜電圧が電圧（Ｖａ＋Ｖｓｅｔ２）以下となる時刻ｔ２で「Ｌｏ」から「Ｈｉ」に切換わる。すなわち、期間Ｔ１４では、時刻ｔ２までは制御信号ＯＣ１は「Ｈｉ」、制御信号ＯＣ２は「Ｌｏ」であって、走査ＩＣ５６は「Ａｌｌ‐Ｌｏ」の状態であり、時刻ｔ２以降は、制御信号ＯＣ１、制御信号ＯＣ２は共に「Ｈｉ」となって、走査ＩＣ５６は「Ａｌｌ‐Ｈｉ」の状態となる。したがって、走査ＩＣ５６から出力される電圧は、時刻ｔ２で、初期化波形発生回路１５１から出力される下りの傾斜電圧から入力端子ＩＮｂに入力される電圧（基準電位Ａに電圧Ｖｓｃが重畳された電圧）に切換わり、それまでの電圧下降が電圧上昇に切換わる。
　このようにして、本実施の形態では、電圧（Ｖａ＋Ｖｓｅｔ２）まで下降する下りランプ電圧Ｌ２（または、下りランプ電圧Ｌ４）を発生し、走査電極ＳＣ１～走査電極ＳＣｎに印加する。
　以上のようにして、走査電極駆動回路１４３は、第３の下り傾斜電圧である下り消去ランプ電圧Ｌ６と、第１の下り傾斜電圧である下りランプ電圧Ｌ２および下りランプ電圧Ｌ４とを、最低電圧を互いに異なる電圧にして発生している。
　なお、下りランプ電圧Ｌ２、下りランプ電圧Ｌ４および下り消去ランプ電圧Ｌ６は、図１４に示すように、あらかじめ設定された電圧に到達した後、直ちに上昇させる構成であってもよいが、例えば、下降する電圧が、あらかじめ設定された電圧に到達したら、その後、その電圧を一定期間維持する構成であってもよい。
　以上説明したように、本実施の形態では、維持期間において、維持パルスを表示電極対２４に印加し終わった後に、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４の最低電圧（電圧Ｖｉ４）よりも低い最低電圧（電圧Ｖｉ５）の下り消去ランプ電圧Ｌ６を走査電極ＳＣ１～走査電極ＳＣｎに印加する。そして、維持放電が発生しなかった非点灯の放電セルで、かつ走査電極２２上に不要な負の壁電荷が蓄積した放電セルに消去放電を発生させる。こうすることで、維持放電が発生しなかった非点灯の放電セルに蓄積された不要な負の壁電荷を除去し、続くサブフィールドの書込み時に異常な書込み放電が発生するのを防止して、画像表示品質の劣化を防止することができる。
　さらに、本実施の形態では、下り消去ランプ電圧Ｌ６の最低電圧（電圧Ｖｉ５）を、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４の最低電圧（電圧Ｖｉ４）よりも低く、かつ電圧Ｖｉ４－２（Ｖ）以上の範囲に設定することで、誤放電の種となる不要な壁電荷を除去する効果を十分に得ることができる、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４の印加時に異常な放電が発生するのを防止することができる、続く書込み放電が発生しにくくならない、といった効果を得ることができる。
　なお、本実施の形態によれば、書込み期間において、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）を低減できる効果も得られることが確認された。書込みパルス電圧Ｖｄを、例えば１７０（Ｖ）にして、本実施の形態に示したパネル駆動を行ったときの測定結果と、下り消去ランプ電圧Ｌ６の代わりに０（Ｖ）を走査電極ＳＣ１～走査電極ＳＣｎに印加したときに得られた測定結果と比較した。その結果、本実施の形態に示したパネル駆動を行ったときには、安定した書込み放電を発生させるために必要な走査パルス電圧（振幅）が、約１９（Ｖ）も低減できることが確認された。すなわち、本実施の形態によれば、高精細化されたパネルにおいても、書込み放電を発生させるために必要な電圧を高くすることなく安定に書込み放電を発生させることが可能となる。
　なお、本実施の形態では、全てのサブフィールドで下り消去ランプ電圧Ｌ６を走査電極ＳＣ１～走査電極ＳＣｎに印加する構成を説明したが、本発明は必ずしもこの構成に限定されるものではない。例えば、非点灯の放電セルに不要な負の壁電荷の蓄積が発生しやすい輝度重みの大きいサブフィールドにおいてのみ、下り消去ランプ電圧Ｌ６を発生させる構成であってもよい。例えば、１フィールドを８つのサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第８ＳＦ）で構成し、各サブフィールドがそれぞれ１、２、４、８、１６、３２、６４、１２８の輝度重みを有する構成であれば、比較的輝度重みの大きい第６ＳＦから第８ＳＦにおいてのみ下り消去ランプ電圧Ｌ６を発生させる構成としてもよい。このように、比較的輝度重みの大きいサブフィールドにおいてのみ下り消去ランプ電圧Ｌ６を発生させる構成であっても上述と同様の効果を得ることができる。
　なお、本実施の形態では、下り消去ランプ電圧Ｌ６を全て同じ勾配で発生させる構成を説明した。しかし、例えば、下り消去ランプ電圧Ｌ６を複数の期間に分け、各期間で勾配を変えて下り消去ランプ電圧Ｌ６を発生させる構成としてもよい。図１５は、本発明の実施の形態２における走査電極２２に印加する下り消去ランプ電圧Ｌ６の他の波形例を示す波形図である。例えば、図１５に示すように、消去放電が発生するまでは下りランプ電圧Ｌ２および下りランプ電圧Ｌ４よりも急峻な勾配（例えば、－８Ｖ／μｓｅｃ）で下降させ、その後、一旦下りランプ電圧Ｌ２および下りランプ電圧Ｌ４と同等の勾配（例えば、－２．５Ｖ／μｓｅｃ）で下降させ、最後に、下りランプ電圧Ｌ２および下りランプ電圧Ｌ４よりも緩やかな勾配（例えば、－１Ｖ／μｓｅｃ）で下降させて、下り消去ランプ電圧を発生させる構成としてもよい。このような構成であっても、上述と同様の効果が得られることが確認された。また、この構成では、下り消去ランプ電圧を発生させる期間を短縮できるという効果も得られる。
　なお、本実施の形態では、走査電極ＳＣ１～走査電極ＳＣｎに下り消去ランプ電圧Ｌ６を印加する期間、維持電極ＳＵ１～維持電極ＳＵｎには０（Ｖ）を印加する構成を説明したが、本発明は何らこの構成に限定されるものではない。図１６は、本発明の実施の形態２におけるパネルの各電極に印加する駆動電圧波形の他の一例を示す波形図である。本実施の形態においては、例えば、図１６に示すように、走査電極ＳＣ１～走査電極ＳＣｎに下り消去ランプ電圧Ｌ６を印加する期間、維持電極ＳＵ１～維持電極ＳＵｎに所定の電圧（例えば、電圧Ｖｅ１に等しい電圧）を印加する構成であってもよい。
　なお、本実施の形態において図１４に示したタイミングチャートは一実施例を示したものに過ぎない。本発明は、何らこれらのタイミングチャートに限定されるものではない。
　なお、本発明の実施の形態では、下り消去ランプ電圧Ｌ５（または、下り消去ランプ電圧Ｌ６）および上り消去ランプ電圧Ｌ３を走査電極ＳＣ１～走査電極ＳＣｎに印加する構成を説明したが、最後の維持パルスを印加する電極が走査電極ＳＣ１～走査電極ＳＣｎの場合には、下り消去ランプ電圧Ｌ５（または、下り消去ランプ電圧Ｌ６）および上り消去ランプ電圧Ｌ３を維持電極ＳＵ１～維持電極ＳＵｎに印加する構成とすることもできる。しかし、本実施の形態においては、最後の維持パルスを印加する電極を維持電極ＳＵ１～維持電極ＳＵｎにし、下り消去ランプ電圧Ｌ５（または、下り消去ランプ電圧Ｌ６）および上り消去ランプ電圧Ｌ３を走査電極ＳＣ１～走査電極ＳＣｎに印加する構成にする方が望ましい。
　また、本発明における実施の形態は、いわゆる２相駆動によるパネルの駆動方法にも適用させることができる。２相駆動では、走査電極ＳＣ１～走査電極ＳＣｎを第１の走査電極群と第２の走査電極群とに分割し、書込み期間を、第１の走査電極群に属する走査電極のそれぞれに走査パルスを印加する第１の書込み期間と、第２の走査電極群に属する走査電極のそれぞれに走査パルスを印加する第２の書込み期間とに分ける。この２相駆動においても、本発明における実施の形態を適用することで、上述と同様の効果を得ることができる。
　なお、本発明における実施の形態は、走査電極と走査電極とが隣り合い、維持電極と維持電極とが隣り合う電極構造、すなわち前面板２１に設けられる電極の配列が、「・・・、走査電極、走査電極、維持電極、維持電極、走査電極、走査電極、・・・」となる電極構造のパネルにおいても有効である。
　なお、本実施の形態において示した具体的な各数値、例えば、上りランプ電圧Ｌ１、下りランプ電圧Ｌ２、下りランプ電圧Ｌ４、上り消去ランプ電圧Ｌ３、下り消去ランプ電圧Ｌ５、下り消去ランプ電圧Ｌ６の各傾斜電圧の勾配等は表示電極対数１０８０の５０インチのパネルの特性にもとづき設定したものであって、単に実施の形態の一例を示したものに過ぎない。本発明はこれらの数値に何ら限定されるものではなく、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて最適に設定することが望ましい。また、これらの各数値は、上述した効果を得られる範囲でのばらつきを許容するものとする。
　本発明は、高精細化されたパネルにおいても、壁電荷の調整を適正に行って安定した書込み動作を行うことが可能となる。したがって、書込み期間における異常放電の発生を抑えて画像表示品質を向上させることができるので、プラズマディスプレイ装置およびパネルの駆動方法として有用である。
　１　　プラズマディスプレイ装置
　１０　　パネル（プラズマディスプレイパネル）
　２１　　前面板
　２２　　走査電極
　２３　　維持電極
　２４　　表示電極対
　２５，３３　　誘電体層
　２６　　保護層
　３１　　背面板
　３２　　データ電極
　３４　　隔壁
　３５　　蛍光体層
　４１　　画像信号処理回路
　４２　　データ電極駆動回路
　４３，１４３　　走査電極駆動回路
　４４　　維持電極駆動回路
　４５　　制御信号発生回路
　５０　　維持パルス発生回路
　５１，１５１　　初期化波形発生回路
　５２，１５２　　走査パルス発生回路
　５３，５４，５５　　ミラー積分回路
　５６　　走査ＩＣ
　６１　　定電流発生回路
　Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ２１，ＱＨ１～ＱＨｎ，ＱＬ１～ＱＬｎ，ＳＷ１，ＳＷ２　　スイッチング素子
　Ｃ１，Ｃ２，Ｃ３，Ｃ３１　　コンデンサ
　Ｄ３１　　ダイオード
　Ｄ９，Ｄ１０　　ツェナーダイオード
　ＣＰ１　　比較器
　Ｒ１，Ｒ２，Ｒ３，Ｒ９，Ｒ１２，Ｒ１３　　抵抗
　Ｑ９　　トランジスタ
　Ｌ１　　上りランプ電圧
　Ｌ２，Ｌ４　　下りランプ電圧
　Ｌ３　　上り消去ランプ電圧
　Ｌ５，Ｌ６　　下り消去ランプ電圧

Claims (7)

  1. 初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で駆動し、複数の走査電極を有するプラズマディスプレイパネルと、
    前記初期化期間には下降する第１の下り傾斜電圧を発生し、前記維持期間には維持パルスを発生し、前記維持期間の最後には上昇する上り傾斜電圧を発生して前記走査電極に印加する走査電極駆動回路とを備え、
    前記走査電極駆動回路は、前記維持期間において前記維持パルスの発生後に、前記第１の下り傾斜電圧よりも緩やかな勾配で下降する部分を有する第２の下り傾斜電圧を発生し、前記第２の下り傾斜電圧の発生後に前記上り傾斜電圧を発生して前記走査電極に印加することを特徴とするプラズマディスプレイ装置。
  2. 前記走査電極駆動回路は、前記第２の下り傾斜電圧を、前記第１の下り傾斜電圧よりも緩やかな勾配で下降する部分と前記緩やかな勾配よりも急峻な勾配で下降する部分とを含めて発生して前記走査電極に印加することを特徴とする請求項１に記載のプラズマディスプレイ装置。
  3. 前記走査電極駆動回路は、前記第２の下り傾斜電圧を、－０．５Ｖ／μｓｅｃ以上－２．５Ｖ／μｓｅｃ未満の勾配で発生して前記走査電極に印加することを特徴とする請求項１に記載のプラズマディスプレイ装置。
  4. 複数の走査電極を有するプラズマディスプレイパネルを、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法により駆動するとともに、
    前記初期化期間には下降する第１の下り傾斜電圧を発生し、前記維持期間には維持パルスを発生し、前記維持期間の最後には上昇する上り傾斜電圧を発生して前記走査電極に印加し、
    前記維持期間において前記維持パルスの発生後に、前記第１の下り傾斜電圧よりも緩やかな勾配で下降する部分を有する第２の下り傾斜電圧を発生して前記走査電極に印加し、前記第２の下り傾斜電圧の発生後に前記上り傾斜電圧を発生して前記走査電極に印加することを特徴とするプラズマディスプレイパネルの駆動方法。
  5. 初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法で駆動し、複数の走査電極を有するプラズマディスプレイパネルと、
    前記初期化期間には下降する第１の下り傾斜電圧を発生し、前記維持期間には維持パルスを発生し、前記維持期間の最後には上昇する上り傾斜電圧を発生して前記走査電極に印加する走査電極駆動回路とを備え、
    前記走査電極駆動回路は、前記維持期間において前記維持パルスの発生後に、前記第１の下り傾斜電圧の最低電圧よりも低い電圧まで下降する第３の下り傾斜電圧を発生し、前記第３の下り傾斜電圧の発生後に前記上り傾斜電圧を発生して前記走査電極に印加することを特徴とするプラズマディスプレイ装置。
  6. 前記走査電極駆動回路は、前記第３の下り傾斜電圧の最低電圧を、前記第１の下り傾斜電圧の最低電圧よりも低く、かつ前記第１の下り傾斜電圧の最低電圧－２（Ｖ）以上にして前記第３の下り傾斜電圧を発生して、前記走査電極に印加することを特徴とする請求項５に記載のプラズマディスプレイ装置。
  7. 複数の走査電極を有するプラズマディスプレイパネルを、初期化期間と書込み期間と維持期間とを有するサブフィールドを１フィールド内に複数設けて階調表示するサブフィールド法により駆動するとともに、
    前記初期化期間には下降する第１の下り傾斜電圧を発生し、前記維持期間には維持パルスを発生し、前記維持期間の最後には上昇する上り傾斜電圧を発生して前記走査電極に印加し、
    前記維持期間において前記維持パルスの発生後に、前記第１の下り傾斜電圧の最低電圧よりも低い電圧まで下降する第３の下り傾斜電圧を発生して前記走査電極に印加し、前記第３の下り傾斜電圧の発生後に前記上り傾斜電圧を発生して前記走査電極に印加することを特徴とするプラズマディスプレイパネルの駆動方法。
PCT/JP2009/003702 2008-08-07 2009-08-04 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法 WO2010016233A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020117005142A KR101185635B1 (ko) 2008-08-07 2009-08-04 플라즈마 디스플레이 장치 및 플라즈마 디스플레이 패널의 구동 방법
JP2010503312A JP5251971B2 (ja) 2008-08-07 2009-08-04 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
EP09804720A EP2302613A4 (en) 2008-08-07 2009-08-04 PLASMA DISPLAY DEVICE, AND METHOD FOR CONTROLLING PLASMA DISPLAY PANEL
CN2009801302114A CN102113042A (zh) 2008-08-07 2009-08-04 等离子显示装置和等离子显示面板的驱动方法
US13/055,534 US8350784B2 (en) 2008-08-07 2009-08-04 Plasma display device, and method for driving plasma display panel

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2008-203974 2008-08-07
JP2008203974 2008-08-07
JP2008203975 2008-08-07
JP2008-203975 2008-08-07

Publications (1)

Publication Number Publication Date
WO2010016233A1 true WO2010016233A1 (ja) 2010-02-11

Family

ID=41663462

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/003702 WO2010016233A1 (ja) 2008-08-07 2009-08-04 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法

Country Status (6)

Country Link
US (1) US8350784B2 (ja)
EP (1) EP2302613A4 (ja)
JP (1) JP5251971B2 (ja)
KR (1) KR101185635B1 (ja)
CN (1) CN102113042A (ja)
WO (1) WO2010016233A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012102031A1 (ja) * 2011-01-28 2012-08-02 パナソニック株式会社 プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000242224A (ja) 1999-02-22 2000-09-08 Matsushita Electric Ind Co Ltd Ａｃ型プラズマディスプレイパネルの駆動方法
JP2001052618A (ja) * 1999-08-03 2001-02-23 Matsushita Electric Ind Co Ltd Ａｃ型プラズマディスプレイパネルおよびその駆動方法
JP2001210238A (ja) * 2000-01-26 2001-08-03 Matsushita Electric Ind Co Ltd Ａｃ型プラズマディスプレイパネルおよびその駆動方法
JP2002072957A (ja) * 2000-08-24 2002-03-12 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
JP2002149111A (ja) * 2000-11-07 2002-05-24 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイパネルおよびその駆動方法
JP2003263127A (ja) * 2002-03-11 2003-09-19 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置
JP2004037883A (ja) 2002-07-04 2004-02-05 Matsushita Electric Ind Co Ltd プラズマディスプレイの駆動方法
JP2004062207A (ja) * 2002-07-26 2004-02-26 Samsung Sdi Co Ltd プラズマディスプレイパネルの駆動装置及び駆動方法
JP2006146231A (ja) * 2004-11-19 2006-06-08 Lg Electronics Inc プラズマディスプレイ装置及びその駆動方法
JP2006349721A (ja) * 2005-06-13 2006-12-28 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル駆動装置及びプラズマディスプレイ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4399638B2 (ja) * 2003-10-02 2010-01-20 株式会社日立プラズマパテントライセンシング プラズマディスプレイパネルの駆動方法
CN100477062C (zh) * 2003-11-27 2009-04-08 松下电器产业株式会社 等离子体显示器面板的点亮检查方法
US20050225513A1 (en) * 2004-04-02 2005-10-13 Lg Electronics Inc. Plasma display device and method of driving the same
US7639214B2 (en) 2004-11-19 2009-12-29 Lg Electronics Inc. Plasma display apparatus and driving method thereof
US7646361B2 (en) * 2004-11-19 2010-01-12 Lg Electronics Inc. Plasma display apparatus and driving method thereof
US7642992B2 (en) * 2005-07-05 2010-01-05 Lg Electronics Inc. Plasma display apparatus and driving method thereof
KR101108475B1 (ko) * 2005-11-14 2012-01-31 엘지전자 주식회사 플라즈마 디스플레이 장치
CN101322175B (zh) * 2006-02-14 2011-08-17 松下电器产业株式会社 等离子体显示面板的驱动方法和等离子体显示装置
KR100793033B1 (ko) * 2006-02-16 2008-01-10 엘지전자 주식회사 플라즈마 디스플레이 장치
US8068069B2 (en) * 2006-02-28 2011-11-29 Panasonic Corporation Method of driving plasma display panel and plasma display apparatus
KR100820640B1 (ko) 2006-05-04 2008-04-10 엘지전자 주식회사 플라즈마 디스플레이 장치
JP4828602B2 (ja) 2006-05-30 2011-11-30 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置及びプラズマディスプレイパネルの駆動方法
JP4530048B2 (ja) * 2006-08-10 2010-08-25 パナソニック株式会社 プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
KR100844819B1 (ko) * 2006-08-16 2008-07-09 엘지전자 주식회사 플라즈마 디스플레이 장치
KR20080024656A (ko) 2006-09-14 2008-03-19 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
KR100816191B1 (ko) * 2006-11-22 2008-03-21 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
CN101432790B (zh) * 2007-01-12 2010-11-10 松下电器产业株式会社 等离子体显示装置和等离子体显示面板的驱动方法
CN101971238B (zh) * 2008-04-01 2013-05-08 松下电器产业株式会社 等离子显示装置和等离子显示面板的驱动方法
WO2010131466A1 (ja) * 2009-05-14 2010-11-18 パナソニック株式会社 プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000242224A (ja) 1999-02-22 2000-09-08 Matsushita Electric Ind Co Ltd Ａｃ型プラズマディスプレイパネルの駆動方法
JP2001052618A (ja) * 1999-08-03 2001-02-23 Matsushita Electric Ind Co Ltd Ａｃ型プラズマディスプレイパネルおよびその駆動方法
JP2001210238A (ja) * 2000-01-26 2001-08-03 Matsushita Electric Ind Co Ltd Ａｃ型プラズマディスプレイパネルおよびその駆動方法
JP2002072957A (ja) * 2000-08-24 2002-03-12 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
JP2002149111A (ja) * 2000-11-07 2002-05-24 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイパネルおよびその駆動方法
JP2003263127A (ja) * 2002-03-11 2003-09-19 Matsushita Electric Ind Co Ltd プラズマディスプレイ装置
JP2004037883A (ja) 2002-07-04 2004-02-05 Matsushita Electric Ind Co Ltd プラズマディスプレイの駆動方法
JP2004062207A (ja) * 2002-07-26 2004-02-26 Samsung Sdi Co Ltd プラズマディスプレイパネルの駆動装置及び駆動方法
JP2006146231A (ja) * 2004-11-19 2006-06-08 Lg Electronics Inc プラズマディスプレイ装置及びその駆動方法
JP2006349721A (ja) * 2005-06-13 2006-12-28 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル駆動装置及びプラズマディスプレイ

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2302613A4

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012102031A1 (ja) * 2011-01-28 2012-08-02 パナソニック株式会社 プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
CN103250201A (zh) * 2011-01-28 2013-08-14 松下电器产业株式会社 等离子显示面板的驱动方法及等离子显示装置

Also Published As

Publication number Publication date
EP2302613A1 (en) 2011-03-30
US20110128308A1 (en) 2011-06-02
JPWO2010016233A1 (ja) 2012-01-19
KR20110033308A (ko) 2011-03-30
JP5251971B2 (ja) 2013-07-31
US8350784B2 (en) 2013-01-08
EP2302613A4 (en) 2011-10-19
KR101185635B1 (ko) 2012-09-24
CN102113042A (zh) 2011-06-29

Similar Documents

Publication Publication Date Title
JP4655090B2 (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JPWO2008018527A1 (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
WO2010116696A1 (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
WO2010029665A1 (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP5146458B2 (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP5310876B2 (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JP5251971B2 (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP2009250995A (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP2010019961A (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP5093105B2 (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP5092501B2 (ja) プラズマディスプレイ装置
WO2010131466A1 (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
KR100692036B1 (ko) 플라즈마 표시장치
JP2009192779A (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP2009186717A (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP5263450B2 (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JP2009236990A (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
WO2012035761A1 (ja) プラズマディスプレイ装置の駆動方法およびプラズマディスプレイ装置
JP2010266652A (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
WO2012017633A1 (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP2009236989A (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP2010107806A (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP2011085649A (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JP2011022259A (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
WO2012102033A1 (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980130211.4

Country of ref document: CN

ENP Entry into the national phase

Ref document number: 2010503312

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09804720

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2009804720

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 13055534

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20117005142

Country of ref document: KR

Kind code of ref document: A