WO2009118849A1 - プローブウエハ、プローブ装置、および、試験システム - Google Patents

プローブウエハ、プローブ装置、および、試験システム Download PDF

Info

Publication number
WO2009118849A1
WO2009118849A1 PCT/JP2008/055789 JP2008055789W WO2009118849A1 WO 2009118849 A1 WO2009118849 A1 WO 2009118849A1 JP 2008055789 W JP2008055789 W JP 2008055789W WO 2009118849 A1 WO2009118849 A1 WO 2009118849A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
probe
semiconductor
substrate
semiconductor chip
Prior art date
Application number
PCT/JP2008/055789
Other languages
English (en)
French (fr)
Inventor
芳雄 甲元
芳春 梅村
Original Assignee
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト filed Critical 株式会社アドバンテスト
Priority to EP08738956A priority Critical patent/EP2259296A1/en
Priority to KR1020107013847A priority patent/KR101204109B1/ko
Priority to JP2010505090A priority patent/JP5282082B2/ja
Priority to CN2008801282224A priority patent/CN101978485B/zh
Priority to PCT/JP2008/055789 priority patent/WO2009118849A1/ja
Priority to TW098108616A priority patent/TW200947579A/zh
Publication of WO2009118849A1 publication Critical patent/WO2009118849A1/ja
Priority to US12/857,483 priority patent/US8427187B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2889—Interfaces, e.g. between probe and tester

Definitions

  • the present invention relates to a probe wafer, a probe apparatus, and a test system.
  • the present invention particularly relates to a probe wafer that is electrically connected to a semiconductor wafer on which a plurality of semiconductor chips are formed.
  • a probe card is formed using a printed circuit board or the like (for example, see Patent Document 2).
  • a plurality of probe pins By forming a plurality of probe pins on the printed circuit board, a plurality of semiconductor chips can be electrically connected together.
  • the coefficient of thermal expansion differs between the semiconductor wafer and the printed circuit board. Therefore, if the temperature fluctuates due to the heat generation of the semiconductor chip during the test, the heating test, or the cooling test, the electrical connection between the semiconductor chip and the probe card It is also possible that the connection will be lost. Such a problem becomes more prominent when testing a semiconductor chip formed on a large-area semiconductor wafer.
  • the semiconductor chip testing apparatus is very large, including a control main frame, a test head for storing a plurality of test modules, and a probe card in contact with the semiconductor chip. For this reason, downsizing of the test apparatus is desired.
  • an object of the present invention is to provide a probe wafer, a probe apparatus, and a test system that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a probe wafer electrically connected to a semiconductor wafer on which a plurality of semiconductor chips are formed, the wafer substrate, formed on the wafer substrate, Provided is a probe wafer provided with a plurality of wafer side connection terminals provided at least one for each semiconductor chip and electrically connected to input / output terminals of the corresponding semiconductor chip.
  • a probe apparatus that is electrically connected to a semiconductor wafer on which a plurality of semiconductor chips are formed, the first probe wafer being electrically connected to the semiconductor wafer, and the first A second probe wafer electrically connected to the first probe wafer, the first probe wafer being formed on the first wafer substrate and the first wafer substrate, at least for each semiconductor chip A plurality of wafer side connection terminals provided one by one and electrically connected to input / output terminals of the corresponding semiconductor chip; and a plurality of first intermediate connection terminals electrically connected to the plurality of wafer side connection terminals; The waveform of the signal to be provided to the corresponding semiconductor chip based on the signal provided from the second probe wafer, provided at least one for each semiconductor chip.
  • a plurality of first circuit portions that are molded and output, and the second probe wafer is provided to face a surface of the first wafer substrate on which the plurality of first intermediate connection terminals are formed.
  • the second intermediate connection terminal and at least one for each semiconductor chip are generated, and a logic pattern included in a signal to be given to the corresponding semiconductor chip is generated, and a signal corresponding to the logic pattern is output to the corresponding second
  • a probe device having a plurality of second circuit parts to be supplied to one circuit part.
  • a test system for testing a plurality of semiconductor chips formed on one semiconductor wafer, the wafer substrate and at least one for each semiconductor chip formed on the wafer substrate.
  • a plurality of wafer-side connection terminals that are provided one by one and electrically connected to input / output terminals of the corresponding semiconductor chip, and are formed on the wafer substrate, provided at least one for each semiconductor chip, and the corresponding semiconductor
  • a control device that generates a test signal used for testing a chip and supplies the test signal to a corresponding semiconductor chip, thereby generating a plurality of circuit units for testing each semiconductor chip and a control signal for controlling the plurality of circuit units
  • a test system comprising:
  • a test system for testing a plurality of semiconductor chips formed on one semiconductor wafer, the first probe wafer being electrically connected to the semiconductor wafer, the first probe wafer, A second probe wafer electrically connected to the probe wafer; and a control device that generates a control signal.
  • the first probe wafer is formed on the first wafer substrate and the first wafer substrate, A plurality of wafer side connection terminals that are provided at least one for each semiconductor chip and are electrically connected to input / output terminals of the corresponding semiconductor chip, and a plurality of wafer side connection terminals that are electrically connected to the plurality of wafer side connection terminals
  • the first intermediate connection terminals and at least one each of the semiconductor chips are provided, and a corresponding semiconductor is formed on the basis of a signal given from the second probe wafer.
  • a plurality of first circuit portions that respectively shape and output a waveform of a signal to be applied to the chip, and the second probe wafer is a first wafer substrate on which the first intermediate connection terminals are formed.
  • a second wafer substrate provided to face the surface, a second wafer substrate formed on the second wafer substrate, provided in one-to-one correspondence with the plurality of first intermediate connection terminals, and corresponding first intermediate connection terminals;
  • a plurality of second intermediate connection terminals to be electrically connected and at least one for each semiconductor chip are generated, and a logic pattern included in a signal to be given to the corresponding semiconductor chip is generated, and the logic pattern is And a plurality of second circuit units for supplying the corresponding signals to the corresponding first circuit units.
  • FIG. 2 is an example of a side view of a probe wafer 100.
  • FIG. 2 is a cross-sectional view showing a configuration example of a probe apparatus 200 having a probe wafer 100.
  • 3 is a diagram illustrating a configuration example of a circuit unit 110.
  • FIG. 3 is a block diagram illustrating a functional configuration example of a test circuit 120.
  • FIG. FIG. 6 is a diagram illustrating another configuration example of the test circuit 120.
  • FIG. 6 is a diagram showing another configuration example of a test system 400.
  • FIG. 6 is a diagram showing another configuration example of a test system 400.
  • 2 is a cross-sectional view showing a configuration example of a probe apparatus 200 having two probe wafers 100.
  • DESCRIPTION OF SYMBOLS 10 ... Control apparatus, 100 ... Probe wafer, 102 ... Wafer connection surface, 104 ... Device connection surface, 106 ... Switch, 111 ... Wafer substrate, 112 ... Wafer side connection Terminals 113 ... first intermediate connection terminals 114 ... device side connection terminals 115 ... second intermediate connection terminals 116 ... through holes 117 ... wiring 118 ... Switching unit, 119 ... Pad, 120 ... Test circuit, 122 ... Pattern generator, 124 ... Pattern memory, 126 ... Expected value memory, 128 ... Fail memory, 130 ... Waveform shaping unit, 132 ... driver, 134 ... comparator, 136 ... timing generation unit, 138 ...
  • logic comparison unit 140 ... characteristic measurement unit, 142 ... power supply unit, 200 ⁇ Probe device 210 ... wafer tray 212 ... holding member 220 ... wafer side membrane 222 ... bump 230 ... wafer side PCR 240 ... device side PCR 250 ... Device side membrane, 252 ... Bump, 260 ... Device substrate, 270 ... Intermediate PCR, 280 ... Intermediate membrane, 282 ... Bump, 300 ... Semiconductor wafer, 310 ... Semiconductor chip 400 ... Test system
  • FIG. 1 is a diagram illustrating a configuration example of a test system 400 according to an embodiment.
  • the test system 400 is a system for testing a plurality of semiconductor chips 310 formed on a semiconductor wafer 300 to be tested, and includes a probe wafer 100 and a control device 10.
  • FIG. 1 shows an example of a perspective view of the semiconductor wafer 300 and the probe wafer 100.
  • the semiconductor wafer 300 may be a disk-shaped semiconductor substrate, for example. More specifically, the semiconductor wafer 300 may be silicon, a compound semiconductor, or another semiconductor substrate.
  • the semiconductor chip 310 may be formed on the semiconductor wafer 300 using a semiconductor process such as exposure.
  • the probe wafer 100 is electrically connected to the semiconductor wafer 300. More specifically, the probe wafer 100 is electrically connected to each of the plurality of semiconductor chips 310 formed on the semiconductor wafer 300.
  • the probe wafer 100 includes a wafer substrate 111 and a plurality of wafer side connection terminals 112.
  • the wafer substrate 111 is formed of the same semiconductor material as the substrate of the semiconductor wafer 300.
  • the wafer substrate 111 may be a silicon substrate.
  • the wafer substrate 111 may be formed of a semiconductor material having substantially the same coefficient of thermal expansion as the substrate of the semiconductor wafer 300.
  • the wafer substrate 111 has a wafer connection surface formed in substantially the same shape as the surface on which the semiconductor chip 310 of the semiconductor wafer 300 is formed.
  • the wafer connection surface may be formed in a circular shape having substantially the same diameter as the surface of the semiconductor wafer.
  • the wafer substrate 111 is disposed so that the wafer connection surface faces the semiconductor wafer 300.
  • the wafer substrate 111 may be a disk-shaped semiconductor substrate having a diameter larger than that of the semiconductor wafer 300.
  • the plurality of wafer side connection terminals 112 are formed on the wafer connection surface of the wafer substrate 111. Further, at least one wafer side connection terminal 112 is provided for each semiconductor chip 310. For example, one wafer side connection terminal 112 may be provided for each input / output terminal of each semiconductor chip 310. That is, when each semiconductor chip 310 has a plurality of input / output terminals, a plurality of wafer side connection terminals 112 may be provided for each semiconductor chip 310. Each wafer side connection terminal 112 is electrically connected to an input / output terminal of the corresponding semiconductor chip 310.
  • electrically connected may refer to a state in which an electric signal can be transmitted between two members.
  • the wafer side connection terminal 112 and the input / output terminal of the semiconductor chip 310 may be electrically connected by direct contact or indirectly contact through another conductor.
  • the wafer side connection terminal 112 and the input / output terminals of the semiconductor chip 310 may be electrically connected in a non-contact state, such as capacitive coupling (electrostatic coupling) or inductive coupling (magnetic coupling).
  • a part of the transmission line between the wafer side connection terminal 112 and the input / output terminal of the semiconductor chip 310 may be an optical transmission line.
  • the probe wafer 100 passes signals to and from the respective semiconductor chips 310 via the wafer side connection terminals 112.
  • the probe wafer 100 of this example used in the test system 400 supplies a test signal to each semiconductor chip 310. Further, the probe wafer 100 receives a response signal that each semiconductor chip 310 outputs in response to the test signal.
  • the probe wafer 100 When a test signal is supplied from the control device 10 to the probe wafer 100, the probe wafer 100 is electrically connected to the control device 10 via a device-side connection terminal formed on the device connection surface on the back surface of the wafer connection surface.
  • the probe wafer 100 may transmit the response signal received from each semiconductor chip 310 to the control device 10.
  • the apparatus-side connection terminal may be connected to the wafer-side connection terminal 112 via a through hole (via hole) provided in the wafer substrate 111 or the like.
  • the probe wafer 100 has a plurality of circuit units 110 provided at least one for each semiconductor chip 310.
  • Each circuit unit 110 is formed on the wafer substrate 111 and passes signals to and from the corresponding semiconductor chip 310 via the wafer side connection terminal 112.
  • each circuit unit 110 may generate a test signal for testing the corresponding semiconductor chip 310 and supply the test signal to the semiconductor chip 310 via the wafer side connection terminal 112.
  • Each circuit unit 110 may receive a response signal output from the corresponding semiconductor chip 310 via the wafer side connection terminal 112.
  • Each circuit unit 110 may determine pass / fail of each semiconductor chip 310 by comparing the logic pattern of each response signal with a predetermined expected value pattern.
  • the wafer substrate 111 is formed of the same semiconductor material as the substrate of the semiconductor wafer 300, the probe wafer 100, the semiconductor wafer 300, and the like can be obtained even when the ambient temperature fluctuates.
  • the electrical connection between the two can be maintained well. For this reason, for example, even when the test is performed by heating the semiconductor wafer 300, the semiconductor wafer 300 can be accurately tested.
  • the high-density circuit unit 110 can be easily formed on the wafer substrate 111.
  • the high-density circuit unit 110 can be easily formed on the wafer substrate 111 by a semiconductor process using exposure or the like. Therefore, a large number of circuit units 110 corresponding to a large number of semiconductor chips 310 can be easily formed on the wafer substrate 111.
  • the control device 10 has a function of notifying the circuit unit 110 of timing such as start of a test, a function of reading a test result in the circuit unit 110, and a function of supplying driving power to the circuit unit 110 and the semiconductor chip 310. If you have.
  • the example in which the probe wafer 100 is used in the test system 400 has been described.
  • the use of the probe wafer 100 is not limited to the test system 400.
  • the probe wafer 100 is mounted on the electric device or the like and is electrically connected to the semiconductor wafer 300. Also good.
  • FIG. 2 is an example of a side view of the probe wafer 100.
  • the probe wafer 100 has the wafer connection surface 102 facing the semiconductor wafer 300 and the device connection surface 104 on the back surface of the wafer connection surface 102.
  • the plurality of wafer side connection terminals 112 are formed on the wafer connection surface 102, and the plurality of device side connection terminals 114 are formed on the device connection surface 104.
  • the plurality of apparatus side connection terminals 114 and the plurality of wafer side connection terminals 112 may be formed in a one-to-one correspondence.
  • the terminals of the probe wafer 100 may be formed on the wafer substrate 111 by plating, evaporating, or the like with a conductive material.
  • the probe wafer 100 may have through holes 116 that electrically connect the corresponding apparatus side connection terminals 114 and wafer side connection terminals 112. Each through hole 116 is formed through the wafer substrate 111.
  • the interval between the respective device side connection terminals 114 and the interval between the respective wafer side connection terminals 112 may be different.
  • the wafer side connection terminals 112 are arranged at the same intervals as the input terminals so as to be electrically connected to the input terminals of the semiconductor chip 310. For this reason, the wafer side connection terminals 112 are provided at minute intervals for each semiconductor chip 310 as shown in FIG.
  • the device-side connection terminals 114 may be provided at intervals wider than the intervals between the plurality of wafer-side connection terminals 112 corresponding to one semiconductor chip 310.
  • the device-side connection terminals 114 may be arranged at equal intervals in the surface of the device connection surface 104 so that the distribution of the device-side connection terminals 114 is substantially uniform.
  • the wafer substrate 111 may be formed with wirings 117 that electrically connect the terminals and the through holes 116.
  • circuit unit 110 may be formed on the apparatus connection surface 104 of the wafer substrate 111 or may be formed on the wafer connection surface 102.
  • the circuit unit 110 may be formed in an intermediate layer of the wafer substrate 111.
  • the circuit unit 110 is electrically connected to the corresponding wafer side connection terminal 112 and apparatus side connection terminal 114.
  • FIG. 3 is a cross-sectional view showing a configuration example of the probe apparatus 200 having the probe wafer 100.
  • each component of the probe device 200 will be described with reference to a diagram in which the components are separated from each other. However, each component of the probe device 200 is arranged in contact with another component adjacent in the vertical direction of FIG.
  • the probe device 200 holds the semiconductor wafer 300 and electrically connects the probe wafer 100 and the semiconductor wafer 300.
  • the probe apparatus 200 includes a wafer tray 210, a wafer side membrane 220, a wafer side PCR 230, a probe wafer 100, an apparatus side PCR 240, an apparatus side membrane 250, and an apparatus substrate 260.
  • Wafer tray 210 holds semiconductor wafer 300.
  • the wafer tray 210 is disposed to face the surface of the semiconductor wafer 300 where the terminals 312 are not formed.
  • the wafer tray 210 may include a holding member 212 that holds the semiconductor wafer 300.
  • the holding member 212 may be a locking member that locks the semiconductor wafer 300 to the wafer tray 210.
  • the holding member 212 may attract the semiconductor wafer 300 to the wafer tray 210.
  • a through hole is formed in the wafer tray 210, and the holding member 212 may suck the semiconductor wafer 300 to the wafer tray 210 through the through hole.
  • the wafer-side membrane 220 is disposed between the semiconductor wafer 300 and the wafer-side PCR 230, and electrically connects the semiconductor wafer 300 and the wafer-side PCR 230.
  • the wafer-side membrane 220 is provided with a plurality of conductive bumps 222 penetrating the front and back of a sheet formed of an insulating material.
  • the bump 222 is electrically connected to each terminal of each semiconductor chip 310 in the semiconductor wafer 300.
  • the bumps 222 may be provided in the same arrangement as the wafer side connection terminals 112 of the probe wafer 100.
  • the wafer-side PCR 230 is disposed between the wafer-side membrane 220 and the probe wafer 100, and electrically connects the bumps 222 of the wafer-side membrane 220 and the wafer-side connection terminals 112 of the probe wafer 100.
  • Wafer-side PCR 230 may be a sheet formed of an anisotropic conductive film that is pressed by bumps 222 and wafer-side connection terminals 112 to electrically connect bumps 222 and wafer-side connection terminals 112.
  • the apparatus-side PCR 240 is disposed between the probe wafer 100 and the apparatus-side membrane 250, and electrically connects the apparatus-side connection terminals 114 of the probe wafer 100 and the bumps 252 of the apparatus-side membrane 250.
  • the device-side PCR 240 may be a sheet formed of an anisotropic conductive film that is pressed by the device-side connection terminals 114 and the bumps 252 to electrically connect the device-side connection terminals 114 and the bumps 252.
  • the device-side membrane 250 is disposed between the device-side PCR 240 and the device substrate 260, and electrically connects the device-side PCR 240 and the device substrate 260.
  • the device-side membrane 250 is provided with a plurality of conductor bumps 252 that penetrate the front and back surfaces of a sheet formed of an insulating material.
  • the bump 252 is electrically connected to each terminal on the device substrate 260.
  • the bumps 252 may be provided in the same arrangement as the device side connection terminals 114 of the probe wafer 100.
  • the configuration of the device substrate 260 from the wafer tray 210 to the device-side membrane 250 is fixed.
  • the configuration from the wafer tray 210 to the apparatus substrate 260 may be fixed by screwing, vacuum suction, or the like.
  • the device substrate 260 electrically connects the control device 10 and each bump 252 of the device-side membrane 250.
  • the device substrate 260 may be a printed circuit board.
  • Each membrane is effective when the area of the terminal (pad) that is electrically connected through the membrane is small, or when the terminal is an aluminum film or the like and an oxide film is formed on the surface. It becomes. For this reason, when the area of the terminal electrically connected through the membrane is sufficiently large, the membrane may be omitted. For example, since the terminal of the device substrate 260 can be easily formed into a large area and gold-plated, the probe device 200 does not have to include the device-side membrane 250.
  • the probe wafer 100 and the semiconductor wafer 300 can be electrically connected. Further, the probe wafer 100 and the control device 10 can be electrically connected.
  • the wafer side membrane 220 is preferably formed of a material having a thermal expansion coefficient comparable to that of the substrate of the semiconductor wafer 300.
  • the device-side membrane 250 is preferably formed of a material having a thermal expansion coefficient comparable to that of the wafer substrate 111.
  • FIG. 4 is a diagram illustrating a configuration example of the circuit unit 110.
  • the circuit unit 110 is formed on the device connection surface 104 will be described.
  • the plurality of circuit units 110 formed on the wafer substrate 111 may have the same configuration.
  • Each circuit unit 110 includes a plurality of test circuits 120 and a plurality of switching units 118.
  • the circuit unit 110 is provided with a plurality of pads 119.
  • the plurality of pads 119 are electrically connected to the wafer side connection terminals 112 formed on the wafer connection surface 102 through the through holes 116.
  • Each test circuit 120 is connected to the control device 10 via the device-side connection terminal 114.
  • Each test circuit 120 may be supplied with a control signal, power supply power, and the like from the control device 10. Further, during normal operation, the first test circuit 120-1 operates, and the other test circuits 120 operate when the first test circuit 120-1 fails.
  • the plurality of test circuits 120 may be the same circuit.
  • Each switching unit 118 selects an operating test circuit 120 from a plurality of test circuits 120. Further, during normal operation, the first switching unit 118-1 operates, and the other switching units 118 operate when the first switching unit 118-1 fails. Each of the plurality of switching units 118 may be the same circuit.
  • the switching unit 118 connects the selected test circuit 120 to the wafer side connection terminal 112 via the pad 119, and causes the corresponding semiconductor chip 310 to be tested.
  • the test circuits 120 having semiconductor elements can be formed with high density. Therefore, a plurality of test circuits 120 including a spare circuit can be easily provided in a region corresponding to the semiconductor chip 310.
  • the circuit unit 110 may include a single test circuit 120 and may not include the switching unit 118.
  • FIG. 5 is a block diagram illustrating a functional configuration example of the test circuit 120.
  • the test circuit 120 includes a pattern generation unit 122, a waveform shaping unit 130, a driver 132, a comparator 134, a timing generation unit 136, a logic comparison unit 138, a characteristic measurement unit 140, and a power supply unit 142. Note that the test circuit 120 may have the configuration shown in FIG. 5 for each input / output pin of the semiconductor chip 310 to be connected.
  • the pattern generator 122 generates a logic pattern of the test signal.
  • the pattern generation unit 122 of this example includes a pattern memory 124, an expected value memory 126, and a fail memory 128.
  • the pattern generator 122 may output a logical pattern stored in advance in the pattern memory 124.
  • the pattern memory 124 may store a logical pattern given from the control device 10 before starting the test.
  • the pattern generator 122 may generate the logical pattern based on an algorithm given in advance.
  • the waveform shaping unit 130 shapes the waveform of the test signal based on the logical pattern given from the pattern generation unit 122.
  • the waveform shaping unit 130 may shape the waveform of the test signal by outputting a voltage corresponding to each logic value of the logic pattern for each predetermined bit period.
  • the driver 132 outputs a test signal corresponding to the waveform given from the waveform shaping unit 130.
  • the driver 132 may output a test signal in accordance with the timing signal given from the timing generator 136.
  • the driver 132 may output a test signal having the same cycle as the timing signal.
  • the test signal output from the driver 132 is supplied to the corresponding semiconductor chip 310 via the switching unit 118 and the like.
  • the comparator 134 measures the response signal output from the semiconductor chip 310.
  • the comparator 134 may measure the logical pattern of the response signal by sequentially detecting the logical value of the response signal in accordance with the strobe signal supplied from the timing generator 136.
  • the logic comparison unit 138 functions as a determination unit that determines the quality of the corresponding semiconductor chip 310 based on the logic pattern of the response signal measured by the comparator 134. For example, the logic comparison unit 138 may determine the quality of the semiconductor chip 310 based on whether or not the expected value pattern given from the pattern generation unit 122 matches the logic pattern detected by the comparator 134.
  • the pattern generation unit 122 may supply the expected value pattern stored in advance in the expected value memory 126 to the logic comparison unit 138.
  • the expected value memory 126 may store a logic pattern given from the control device 10 before the test is started.
  • the pattern generation unit 122 may generate the expected value pattern based on an algorithm given in advance.
  • the fail memory 128 stores the comparison result in the logical comparison unit 138.
  • the fail memory 128 may store the pass / fail judgment result in the logic comparison unit 138 for each address of the semiconductor chip 310.
  • the control device 10 may read the pass / fail judgment result stored in the fail memory 128.
  • the apparatus side connection terminal 114 may output the pass / fail determination result stored in the fail memory 128 to the control apparatus 10 outside the probe wafer 100.
  • the characteristic measurement unit 140 measures the voltage or current waveform output by the driver 132.
  • the characteristic measurement unit 140 may function as a determination unit that determines whether the semiconductor chip 310 is good or not based on whether a waveform of a current or voltage supplied from the driver 132 to the semiconductor chip 310 satisfies a predetermined specification. .
  • the power supply unit 142 supplies power for driving the semiconductor chip 310.
  • the power supply unit 142 may supply power to the semiconductor chip 310 according to the power supplied from the control device 10 during the test. Further, the power supply unit 142 may supply driving power to each component of the test circuit 120.
  • test circuit 120 Since the test circuit 120 has such a configuration, the test system 400 in which the scale of the control device 10 is reduced can be realized.
  • a general-purpose personal computer or the like can be used as the control device 10.
  • FIG. 6 is a diagram showing another example of the configuration of the test circuit 120.
  • the test circuit 120 of this example has a part of the configuration of the test circuit 120 described in FIG.
  • the test circuit 120 may include a driver 132, a comparator 134, and a characteristic measurement unit 140.
  • the driver 132, the comparator 134, and the characteristic measurement unit 140 may be the same as the driver 132, the comparator 134, and the characteristic measurement unit 140 described with reference to FIG.
  • control device 10 may include the pattern generation unit 122, the waveform shaping unit 130, the timing generation unit 136, the logic comparison unit 138, and the power supply unit 142 described in FIG.
  • the test circuit 120 outputs a test signal in accordance with a control signal given from the control device 10. Further, the test circuit 120 transmits the measurement result in the comparator 134 to the control device 10. Such a configuration of the test circuit 120 can also reduce the scale of the control device 10.
  • FIG. 7 is a diagram illustrating another configuration example of the test system 400.
  • the probe wafer 100 of this example has one circuit unit 110 for each predetermined number of semiconductor chips 310.
  • the circuit unit 110 in this example tests one of the selected semiconductor chips 310 among the corresponding semiconductor chips 310.
  • FIG. 8 is a diagram illustrating a configuration example of the circuit unit 110 described with reference to FIG.
  • the circuit unit 110 of this example includes a test circuit 120 and a switch 106.
  • the test circuit 120 may be the same as any of the test circuits 120 described in connection with FIGS.
  • the switch 106 switches which semiconductor chip 310 the test circuit 120 is connected to. Specifically, the switch 106 connects the test circuit 120 to the wafer side connection terminal 112 corresponding to the semiconductor chip 310 to be tested.
  • the switch 106 may sequentially connect the test circuit 120 to the wafer side connection terminal 112 corresponding to each semiconductor chip 310 in order to sequentially test each semiconductor chip 310.
  • the test circuit 120 may sequentially test each semiconductor chip 310. With such a configuration, even when the same number of test circuits 120 as the semiconductor chips 310 cannot be formed on the wafer substrate 111, each semiconductor chip 310 can be tested.
  • FIG. 9 is a diagram illustrating another configuration example of the test system 400.
  • the test system 400 of this example includes a probe wafer 100-1 on the wafer under test side, a probe wafer 100-2 on the control device side, and the control device 10.
  • the probe wafer 100-1 on the wafer under test side is provided between the semiconductor wafer 300 and the probe wafer 100-2 on the control apparatus side.
  • the probe wafer 100-2 on the control device side is provided between the probe wafer 100-1 on the wafer under test side and the control device 10.
  • the probe wafer 100-1 on the wafer under test side functions as the first probe wafer.
  • the probe wafer 100-2 on the control device side functions as a second probe wafer.
  • Each of the probe wafer 100-1 and the probe wafer 100-2 may have a surface formed in a circular shape having substantially the same diameter as the surface on which the semiconductor chip 310 of the semiconductor wafer 300 is formed.
  • Each of the probe wafer 100-1 on the test wafer side and the probe wafer 100-2 on the control apparatus side may have the same function and configuration as the probe wafer 100 described with reference to FIGS.
  • the first circuit section 110-1 of the probe wafer 100-1 on the wafer under test side and the second circuit section 110-2 of the probe wafer 100-2 on the control apparatus side have different circuits. Good.
  • the first circuit unit 110-1 may have a part of the configuration of the test circuit 120 shown in FIG.
  • the second circuit unit 110-2 may have a configuration other than the portion of the first circuit unit 110-1 in the configuration of the test circuit 120 illustrated in FIG. That is, each semiconductor chip 310 may be tested by the cooperation of the corresponding first circuit unit 110-1 and second circuit unit 110-2.
  • At least one second circuit unit 110-2 may be provided for each first circuit unit 110-1.
  • at least one first circuit unit 110-1 may be provided for each second circuit unit 110-2.
  • the second circuit unit 110-2 generates a logic pattern included in a signal to be given to the corresponding semiconductor chip, and supplies the generated signal to the corresponding first circuit unit 110-1. You can do it.
  • the second circuit unit 110-2 may include the pattern generation unit 122 described with reference to FIG.
  • the first circuit unit 110-1 may shape the waveform of the signal to be supplied to the corresponding semiconductor chip 310 based on the signal supplied from the corresponding second circuit unit 110-2.
  • the first circuit unit 110-1 may include the waveform shaping unit 130 described with reference to FIG.
  • the second circuit unit 110-2 includes a circuit part that is commonly used for each type of the semiconductor chip 310 or for each test of the semiconductor chip 310 among the circuits for testing the semiconductor chip 310. It's okay.
  • the first circuit unit 110-1 may include a circuit portion to be replaced for each type of the semiconductor chip 310 or for each test for the semiconductor chip 310 among the circuits for testing the semiconductor chip 310. With such a configuration, the probe wafer 100-2 on the control device side can be shared for a plurality of types of semiconductor chips 310, and the test cost can be reduced.
  • the second circuit unit 110-2 may include all the components of the test circuit 120 shown in FIG. 5, for example.
  • the probe wafer 100-1 on the wafer under test need not have the first circuit unit 110-1.
  • the probe wafer 100-1 on the wafer under test side may function as a pitch conversion substrate for electrically connecting the probe wafer 100-2 on the control apparatus side having different terminal intervals to the semiconductor wafer 300.
  • the probe wafer 100-1 on the wafer under test side is the same as the second intermediate connection terminal 115 in the probe wafer 100-2 on the control device side on the surface facing the probe wafer 100-2 on the control device side.
  • the probe wafer 100-1 on the wafer under test side may have a wafer side connection terminal 112 formed on the surface facing the semiconductor wafer 300 in the same arrangement as the terminal 312 in the semiconductor wafer 300.
  • the corresponding first intermediate connection terminal and wafer side connection terminal 112 are electrically connected through a through hole 116 formed through the first wafer substrate 111-1.
  • the first circuit unit 110-1 may be a wiring circuit that determines which semiconductor chip 310 is connected to each second circuit unit 110-2.
  • the test system 400 may switch which semiconductor chip 310 the second circuit unit 110-2 is connected to by replacing the probe wafer 100-1 on the wafer under test side.
  • the first circuit unit 110-1 may be a switching circuit that switches which semiconductor chip 310 the second circuit unit 110-2 is connected to.
  • the control device 10 may switch the connection relationship between the second circuit unit 110-2 and the semiconductor chip 310 by controlling each first circuit unit 110-1.
  • the first circuit unit 110-1 may be a wiring circuit that determines which terminal of the corresponding semiconductor chip 310 is connected to each terminal of the corresponding second circuit unit 110-2. Further, the first circuit unit 110-1 may be a switching circuit that switches which terminal of the corresponding semiconductor chip 310 is connected to each terminal of the corresponding second circuit unit 110-2.
  • the test system 400 includes at least one of the two probe wafers 100 so as to be replaceable. Therefore, the test system 400 can test various semiconductor wafers 300 at a low cost.
  • FIG. 10 is a cross-sectional view showing a configuration example of a probe apparatus 200 having two probe wafers 100.
  • the components of the probe device 200 will be described with reference to the separated drawings. However, the components of the probe device 200 are arranged in contact with other components adjacent in the vertical direction of FIG. The
  • the probe apparatus 200 includes a wafer tray 210, a wafer side membrane 220, a wafer side PCR 230, a probe wafer 100, an apparatus side PCR 240, an apparatus side membrane 250, an intermediate PCR 270, an intermediate membrane 280, and an apparatus substrate 260.
  • Wafer tray 210 holds semiconductor wafer 300.
  • the wafer tray 210, the wafer side membrane 220, and the wafer side PCR 230 may have the same functions and structures as the wafer tray 210, the wafer side membrane 220, and the wafer side PCR 230 described in relation to FIG.
  • the wafer-side PCR 230 is arranged between the wafer-side membrane 220 and the probe wafer 100-1 on the semiconductor wafer side, and the bump 222 on the wafer-side membrane 220 and the wafer side of the probe wafer 100-1 on the semiconductor wafer side.
  • the connection terminal 112 is electrically connected.
  • the probe wafer 100-1 on the semiconductor wafer side has a plurality of first intermediate connection terminals 113 on the surface facing the intermediate PCR 270.
  • Each of the first intermediate connection terminals 113 may be electrically connected to the corresponding wafer-side connection terminal 112 through the through hole 116, similarly to the apparatus-side connection terminal 114 described with reference to FIG. .
  • the plurality of first intermediate connection terminals 113 are provided in the same arrangement as a second intermediate connection terminal 115 described later. Further, the first intermediate connection terminal 113 may be provided in a different arrangement from the wafer side connection terminal 112.
  • the intermediate PCR 270 is arranged between the probe wafer 100-1 on the semiconductor wafer side and the intermediate membrane 280, and electrically connects the first intermediate connection terminal 113 and the bump 282 of the intermediate membrane 280 on the probe wafer 100-1. Connect to.
  • the intermediate PCR 270 is a sheet made of an anisotropic conductive film that is pressed by the first intermediate connection terminal 113 and the bump 282 to electrically connect the first intermediate connection terminal 113 and the bump 282. Good.
  • the intermediate membrane 280 is disposed between the intermediate PCR 270 and the probe wafer 100-2 on the control device side, and electrically connects the intermediate PCR 270 and the probe wafer 100-2.
  • the intermediate membrane 280 is provided with a plurality of conductive bumps 282 penetrating the front and back of the sheet formed of an insulating material.
  • the bump 282 is electrically connected to the second intermediate connection terminal 115 in the probe wafer 100-2.
  • the bumps 282 may be provided in the same arrangement as the second intermediate connection terminals 115 of the probe wafer 100-2.
  • the probe wafer 100-2 on the control device side is provided on the surface corresponding to the intermediate membrane 280 on the second wafer substrate 111-2 in a one-to-one correspondence with the plurality of first intermediate connection terminals 113.
  • a plurality of second intermediate connection terminals 115 are provided. Each second intermediate connection terminal 115 may be electrically connected to the corresponding apparatus side connection terminal 114 through a through hole formed through the second wafer substrate 111-2.
  • the second intermediate connection terminal 115 may be provided in the same arrangement as the device side connection terminal 114.
  • the device-side PCR 240, the device-side membrane 250, and the device substrate 260 may have the same functions and structures as the device-side PCR 240, the device-side membrane 250, and the device substrate 260 described with reference to FIG.
  • the apparatus-side PCR 240 is disposed between the probe wafer 100-2 on the control apparatus side and the apparatus-side membrane 250, and electrically connects the probe wafer 100-2 and the apparatus-side membrane 250. With such a configuration, the semiconductor wafer 300 can be tested using the two probe wafers 100.
  • any membrane may be omitted in the probe apparatus 200 of this example.
  • the probe device 200 may not have the device-side membrane 250.
  • the probe device 200 since the terminals of the probe wafer 100 can be formed with a large area by gold plating or the like, the probe device 200 does not need to have the intermediate membrane 280.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

　一つの半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、ウエハ基板と、ウエハ基板に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、ウエハ基板に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの試験に用いる試験信号を生成して、対応する半導体チップにそれぞれ供給することで、それぞれの半導体チップを試験する複数の回路部と、複数の回路部を制御する制御信号を生成する制御装置とを備える試験システム等を提供する。

Description

プローブウエハ、プローブ装置、および、試験システム
　本発明は、プローブウエハ、プローブ装置、および、試験システムに関する。本発明は、特に、複数の半導体チップが形成される半導体ウエハと電気的に接続するプローブウエハに関する。
　半導体チップの試験において、複数の半導体チップが形成された半導体ウエハの状態で、各半導体チップの良否を試験する装置が知られている（例えば、特許文献１参照）。当該装置は、複数の半導体チップと一括して電気的に接続可能なプローブカードを備えることが考えられる。
特開２００２－２２２８３９号公報 国際公開第２００３／０６２８３７号パンフレット
　一般にプローブカードは、プリント基板等を用いて形成される（例えば、特許文献２参照）。当該プリント基板に複数のプローブピンを形成することで、複数の半導体チップと一括して電気的に接続することができる。
　しかし、半導体ウエハとプリント基板とは熱膨張率が異なるので、試験時における半導体チップの発熱、加熱試験時、または、冷却試験等により温度が変動すると、半導体チップとプローブカードとの間の電気的な接続がはずれることも考えられる。係る課題は、大面積の半導体ウエハに形成される半導体チップの試験時に、より顕著となる。
　また、半導体チップの試験として、例えばＢＯＳＴ回路を用いる方法がある。このとき、プローブカードにＢＯＳＴ回路を搭載することも考えられるが、半導体ウエハの状態で試験を行う場合、搭載すべきＢＯＳＴ回路が多数となり、ＢＯＳＴ回路をプローブカードのプリント基板に実装することが困難である。
　また、半導体チップの試験として、半導体チップ内に設けたＢＩＳＴ回路を用いる方法も考えられる。しかし、当該方法は、半導体チップ内に、実動作に用いない回路を形成するので、半導体チップの実動作回路を形成する領域が小さくなってしまう。
　また、半導体チップの試験装置は、制御用のメインフレーム、複数のテストモジュール等を格納するテストヘッド、および、半導体チップと接触するプローブカード等を備えており、非常に大規模となる。このため、試験装置の小規模化が望まれている。
　そこで本発明は、上記の課題を解決することのできるプローブウエハ、プローブ装置、および、試験システムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブウエハであって、ウエハ基板と、ウエハ基板に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子とを備えるプローブウエハを提供する。
　本発明の第２の形態においては、複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブ装置であって、半導体ウエハと電気的に接続される第１のプローブウエハと、第１のプローブウエハと電気的に接続される第２のプローブウエハとを備え、第１のプローブウエハは、第１のウエハ基板と、第１のウエハ基板に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、複数のウエハ側接続端子と電気的に接続される複数の第１の中間接続端子と、それぞれの半導体チップに対して少なくとも一つずつ設けられ、第２のプローブウエハから与えられる信号に基づいて、対応する半導体チップに与えるべき信号の波形をそれぞれ成形して出力する複数の第１の回路部とを有し、第２のプローブウエハは、第１のウエハ基板の複数の第１の中間接続端子が形成される面と対向して設けられる第２のウエハ基板と、第２のウエハ基板に形成され、複数の第１の中間接続端子と一対一に対応して設けられ、対応する第１の中間接続端子と電気的に接続される複数の第２の中間接続端子と、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップに与えるべき信号が有する論理パターンを生成し、論理パターンに応じた信号を、対応する第１の回路部に供給する複数の第２の回路部とを有するプローブ装置を提供する。
　本発明の第３の形態においては、一つの半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、ウエハ基板と、ウエハ基板に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、ウエハ基板に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの試験に用いる試験信号を生成して、対応する半導体チップにそれぞれ供給することで、それぞれの半導体チップを試験する複数の回路部と、複数の回路部を制御する制御信号を生成する制御装置とを備える試験システムを提供する。
　本発明の第４の形態においては、一つの半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、半導体ウエハと電気的に接続される第１のプローブウエハと、第１のプローブウエハと電気的に接続される第２のプローブウエハと、制御信号を生成する制御装置とを備え、第１のプローブウエハは、第１のウエハ基板と、第１のウエハ基板に形成され、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、複数のウエハ側接続端子と電気的に接続される複数の第１の中間接続端子と、それぞれの半導体チップに対して少なくとも一つずつ設けられ、第２のプローブウエハから与えられる信号に基づいて、対応する半導体チップに与えるべき信号の波形をそれぞれ成形して出力する複数の第１の回路部とを有し、第２のプローブウエハは、第１の中間接続端子が形成される第１のウエハ基板における面と対向して設けられる第２のウエハ基板と、第２のウエハ基板に形成され、複数の第１の中間接続端子と一対一に対応して設けられ、対応する第１の中間接続端子と電気的に接続される複数の第２の中間接続端子と、それぞれの半導体チップに対して少なくとも一つずつ設けられ、対応する半導体チップに与えるべき信号が有する論理パターンを生成し、論理パターンに応じた信号を、対応する第１の回路部に供給する複数の第２の回路部とを有する試験システムを提供する。
　なお、上記の発明の概要は、発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
一つの実施形態に係る試験システム４００の構成例を示す図である。 プローブウエハ１００の側面図の一例である。 プローブウエハ１００を有するプローブ装置２００の構成例を示す断面図である。 回路部１１０の構成例を示す図である。 試験回路１２０の機能構成例を示すブロック図である。 試験回路１２０の他の構成例を示す図である。 試験システム４００の他の構成例を示す図である。 図７に関連して説明した回路部１１０の構成例を示す図である。 試験システム４００の他の構成例を示す図である。 ２つのプローブウエハ１００を有するプローブ装置２００の構成例を示す断面図である。
符号の説明
１０・・・制御装置、１００・・・プローブウエハ、１０２・・・ウエハ接続面、１０４・・・装置接続面、１０６・・・スイッチ、１１１・・・ウエハ基板、１１２・・・ウエハ側接続端子、１１３・・・第１の中間接続端子、１１４・・・装置側接続端子、１１５・・・第２の中間接続端子、１１６・・・スルーホール、１１７・・・配線、１１８・・・切替部、１１９・・・パッド、１２０・・・試験回路、１２２・・・パターン発生部、１２４・・・パターンメモリ、１２６・・・期待値メモリ、１２８・・・フェイルメモリ、１３０・・・波形成形部、１３２・・・ドライバ、１３４・・・コンパレータ、１３６・・・タイミング発生部、１３８・・・論理比較部、１４０・・・特性測定部、１４２・・・電源供給部、２００・・・プローブ装置、２１０・・・ウエハトレイ、２１２・・・保持部材、２２０・・・ウエハ側メンブレン、２２２・・・バンプ、２３０・・・ウエハ側ＰＣＲ、２４０・・・装置側ＰＣＲ、２５０・・・装置側メンブレン、２５２・・・バンプ、２６０・・・装置基板、２７０・・・中間ＰＣＲ、２８０・・・中間メンブレン、２８２・・・バンプ、３００・・・半導体ウエハ、３１０・・・半導体チップ、４００・・・試験システム
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、一つの実施形態に係る試験システム４００の構成例を示す図である。試験システム４００は、試験対象の半導体ウエハ３００に形成された複数の半導体チップ３１０を試験するシステムであって、プローブウエハ１００および制御装置１０を備える。なお図１では、半導体ウエハ３００およびプローブウエハ１００の斜視図の一例を示す。
　半導体ウエハ３００は、例えば円盤状の半導体基板であってよい。より具体的には、半導体ウエハ３００はシリコン、化合物半導体、その他の半導体基板であってよい。また、半導体チップ３１０は、半導体ウエハ３００において露光等の半導体プロセスを用いて形成されてよい。
　プローブウエハ１００は、半導体ウエハ３００と電気的に接続する。より具体的には、プローブウエハ１００は、半導体ウエハ３００に形成された複数の半導体チップ３１０のそれぞれと電気的に接続する。プローブウエハ１００は、ウエハ基板１１１および複数のウエハ側接続端子１１２を備える。
　ウエハ基板１１１は、半導体ウエハ３００の基板と同一の半導体材料で形成される。例えばウエハ基板１１１は、シリコン基板であってよい。また、ウエハ基板１１１は、半導体ウエハ３００の基板と略同一の熱膨張率を有する半導体材料で形成されてもよい。
　また、ウエハ基板１１１は、半導体ウエハ３００の半導体チップ３１０が形成される面と、略同一の形状に形成されたウエハ接続面を有する。ウエハ接続面は、半導体ウエハの面と略同一の直径の円形状に形成されてよい。ウエハ基板１１１は、ウエハ接続面が半導体ウエハ３００と対向するように配置される。また、ウエハ基板１１１は、半導体ウエハ３００より大きい直径の円盤状の半導体基板であってもよい。
　複数のウエハ側接続端子１１２は、ウエハ基板１１１のウエハ接続面に形成される。また、ウエハ側接続端子１１２は、それぞれの半導体チップ３１０に対して少なくとも一つずつ設けられる。例えばウエハ側接続端子１１２は、それぞれの半導体チップ３１０のそれぞれの入出力端子に対して、一つずつ設けられてよい。つまり、それぞれの半導体チップ３１０が複数の入出力端子を有する場合、ウエハ側接続端子１１２は、それぞれの半導体チップ３１０に対して複数個ずつ設けられてよい。それぞれのウエハ側接続端子１１２は、対応する半導体チップ３１０の入出力端子と電気的に接続される。
　なお、電気的に接続するとは、２つの部材間で電気信号を伝送可能となる状態を指してよい。例えば、ウエハ側接続端子１１２および半導体チップ３１０の入出力端子は、直接に接触、または、他の導体を介して間接的に接触することで、電気的に接続されてよい。また、ウエハ側接続端子１１２および半導体チップ３１０の入出力端子は、容量結合（静電結合）または誘導結合（磁気結合）等のように、非接触の状態で電気的に接続されてもよい。また、ウエハ側接続端子１１２および半導体チップ３１０の入出力端子の間の伝送線路の一部が、光学的な伝送線路であってもよい。
　また、プローブウエハ１００は、ウエハ側接続端子１１２を介して、それぞれの半導体チップ３１０と信号を受け渡す。試験システム４００に用いられる本例のプローブウエハ１００は、それぞれの半導体チップ３１０に試験信号を供給する。また、プローブウエハ１００は、それぞれの半導体チップ３１０が試験信号に応じて出力する応答信号を受け取る。
　制御装置１０からプローブウエハ１００に試験信号を供給する場合、プローブウエハ１００は、ウエハ接続面の裏面の装置接続面に形成される装置側接続端子を介して、制御装置１０と電気的に接続される。この場合、プローブウエハ１００は、それぞれの半導体チップ３１０から受け取った応答信号を、制御装置１０に送信してよい。装置側接続端子は、ウエハ基板１１１に設けられるスルーホール（ビアホール）等を介して、ウエハ側接続端子１１２と接続されてよい。
　また、プローブウエハ１００において試験信号を生成する場合、プローブウエハ１００は、それぞれの半導体チップ３１０に対して少なくとも一つずつ設けられた複数の回路部１１０を有する。それぞれの回路部１１０は、ウエハ基板１１１に形成され、ウエハ側接続端子１１２を介して、対応する半導体チップ３１０と信号を受け渡す。
　上述したように、それぞれの回路部１１０は、対応する半導体チップ３１０を試験する試験信号を生成して、ウエハ側接続端子１１２を介して半導体チップ３１０に供給してよい。また、それぞれの回路部１１０は、対応する半導体チップ３１０が出力する応答信号を、ウエハ側接続端子１１２を介して受け取ってよい。それぞれの回路部１１０は、それぞれの応答信号の論理パターンと、予め定められた期待値パターンとを比較することで、それぞれの半導体チップ３１０の良否を判定してよい。
　本例のプローブウエハ１００は、ウエハ基板１１１が、半導体ウエハ３００の基板と同一の半導体材料で形成されるので、周囲温度が変動したような場合であっても、プローブウエハ１００と半導体ウエハ３００との間の電気的な接続を良好に維持することができる。このため、例えば半導体ウエハ３００を加熱して試験を行うような場合であっても、半導体ウエハ３００を精度よく試験することができる。
　また、ウエハ基板１１１が半導体材料で形成されるので、ウエハ基板１１１に高密度の回路部１１０を容易に形成することができる。例えば、露光等を用いた半導体プロセスにより、ウエハ基板１１１に高密度の回路部１１０を容易に形成することができる。このため、多数の半導体チップ３１０に対応する多数の回路部１１０を、ウエハ基板１１１に容易に形成することができる。
　また、ウエハ基板１１１に回路部１１０を設ける場合、制御装置１０の規模を低減することができる。例えば制御装置１０は、回路部１１０に対して試験の開始等のタイミングを通知する機能、回路部１１０における試験結果を読み出す機能、回路部１１０および半導体チップ３１０の駆動電力を供給する機能の各機能を有すればよい。
　なお本例では、プローブウエハ１００を、試験システム４００に用いる例を説明したが、プローブウエハ１００の用途は、試験システム４００に限定されない。例えば、半導体ウエハ３００に形成された状態で複数の半導体チップ３１０が電気機器等に使用される場合、プローブウエハ１００は、当該電気機器等に実装されて、半導体ウエハ３００と電気的に接続されてもよい。
　図２は、プローブウエハ１００の側面図の一例である。上述したように、プローブウエハ１００は、半導体ウエハ３００と対向するウエハ接続面１０２、および、ウエハ接続面１０２の裏面の装置接続面１０４を有する。また、複数のウエハ側接続端子１１２は、ウエハ接続面１０２に形成され、複数の装置側接続端子１１４は、装置接続面１０４に形成される。複数の装置側接続端子１１４および複数のウエハ側接続端子１１２は、一対一に対応して形成されてよい。プローブウエハ１００の端子は、導電材料をメッキ、蒸着等することでウエハ基板１１１に形成されてよい。
　プローブウエハ１００は、対応する装置側接続端子１１４およびウエハ側接続端子１１２を電気的に接続するそれぞれのスルーホール１１６を有してよい。それぞれのスルーホール１１６は、ウエハ基板１１１を貫通して形成される。
　また、それぞれの装置側接続端子１１４の間隔と、それぞれのウエハ側接続端子１１２の間隔とは、異なっていてよい。ウエハ側接続端子１１２は、半導体チップ３１０の各入力端子と電気的に接続するべく、各入力端子と同一の間隔で配置される。このため、ウエハ側接続端子１１２は、例えば図１に示すように、半導体チップ３１０毎に微小な間隔で設けられる。
　これに対し、それぞれの装置側接続端子１１４は、一つの半導体チップ３１０に対応する複数のウエハ側接続端子１１２の間隔より広い間隔で設けられてよい。例えば装置側接続端子１１４は、装置接続面１０４の面内において、装置側接続端子１１４の分布が略均等となるように等間隔に配置されてよい。また、ウエハ基板１１１には、各端子と各スルーホール１１６とを電気的に接続する配線１１７が形成されてよい。
　また、図２では回路部１１０を図示していないが、回路部１１０は、ウエハ基板１１１の装置接続面１０４に形成されてよく、ウエハ接続面１０２に形成されてもよい。また、回路部１１０は、ウエハ基板１１１の中間層に形成されてもよい。回路部１１０は、対応するウエハ側接続端子１１２および装置側接続端子１１４と電気的に接続される。
　図３は、プローブウエハ１００を有するプローブ装置２００の構成例を示す断面図である。本例では、プローブ装置２００の各構成要素を離間させた図を用いて説明するが、プローブ装置２００の各構成要素は、図３の上下方向において隣り合う他の構成要素と接触して配置される。プローブ装置２００は、半導体ウエハ３００を保持して、プローブウエハ１００および半導体ウエハ３００を電気的に接続させる。
　プローブ装置２００は、ウエハトレイ２１０、ウエハ側メンブレン２２０、ウエハ側ＰＣＲ２３０、プローブウエハ１００、装置側ＰＣＲ２４０、装置側メンブレン２５０、および、装置基板２６０を有する。ウエハトレイ２１０は半導体ウエハ３００を保持する。例えばウエハトレイ２１０は、半導体ウエハ３００の端子３１２が形成されていない面と対向して配置される。また、ウエハトレイ２１０は、半導体ウエハ３００を保持する保持部材２１２を有してよい。
　保持部材２１２は、半導体ウエハ３００をウエハトレイ２１０に係止する係止部材であってよい。また保持部材２１２は、半導体ウエハ３００をウエハトレイ２１０に吸着してもよい。この場合、ウエハトレイ２１０には貫通孔が形成されており、保持部材２１２は、当該貫通孔を介して半導体ウエハ３００をウエハトレイ２１０に吸着してよい。
　ウエハ側メンブレン２２０は、半導体ウエハ３００およびウエハ側ＰＣＲ２３０の間に配置され、半導体ウエハ３００およびウエハ側ＰＣＲ２３０を電気的に接続する。ウエハ側メンブレン２２０は、絶縁材料で形成されたシートの表裏を貫通する、複数の導電体のバンプ２２２が設けられる。バンプ２２２は、半導体ウエハ３００における各半導体チップ３１０の各端子と電気的に接続する。バンプ２２２は、プローブウエハ１００のウエハ側接続端子１１２と同一の配置で設けられてよい。
　ウエハ側ＰＣＲ２３０は、ウエハ側メンブレン２２０およびプローブウエハ１００の間に配置され、ウエハ側メンブレン２２０のバンプ２２２と、プローブウエハ１００のウエハ側接続端子１１２とを電気的に接続する。ウエハ側ＰＣＲ２３０は、バンプ２２２およびウエハ側接続端子１１２により押圧されることでバンプ２２２およびウエハ側接続端子１１２を電気的に接続する、異方性導電膜で形成されたシートであってよい。
　装置側ＰＣＲ２４０は、プローブウエハ１００および装置側メンブレン２５０の間に配置され、プローブウエハ１００の装置側接続端子１１４と、装置側メンブレン２５０のバンプ２５２とを電気的に接続する。装置側ＰＣＲ２４０は、装置側接続端子１１４およびバンプ２５２により押圧されることで装置側接続端子１１４およびバンプ２５２を電気的に接続する、異方性導電膜で形成されたシートであってよい。
　装置側メンブレン２５０は、装置側ＰＣＲ２４０および装置基板２６０の間に配置され、装置側ＰＣＲ２４０および装置基板２６０を電気的に接続する。装置側メンブレン２５０は、絶縁材料で形成されたシートの表裏を貫通する複数の導電体のバンプ２５２が設けられる。バンプ２５２は、装置基板２６０における各端子と電気的に接続する。バンプ２５２は、プローブウエハ１００の装置側接続端子１１４と同一の配置で設けられてよい。
　装置基板２６０は、ウエハトレイ２１０から装置側メンブレン２５０までの構成が固定される。例えば、ネジ止め、真空吸着等により、ウエハトレイ２１０から装置基板２６０までの構成を固定してよい。また、装置基板２６０は、制御装置１０と、装置側メンブレン２５０の各バンプ２５２とを電気的に接続する。装置基板２６０は、プリント基板であってよい。
　なお、それぞれのメンブレンは、メンブレンを介して電気的に接続される端子（パッド）の面積が小さいか、または、端子がアルミ膜等であり、表面に酸化膜が形成されるような場合に有効となる。このため、メンブレンを介して電気的に接続される端子の面積が十分に大きいような場合、メンブレンを省略してもよい。例えば、装置基板２６０の端子は、大面積且つ金メッキ等にすることが容易であるので、プローブ装置２００は、装置側メンブレン２５０を有さずともよい。
　このような構成により、プローブウエハ１００および半導体ウエハ３００を電気的に接続することができる。また、プローブウエハ１００および制御装置１０を電気的に接続することができる。なお、ウエハ側メンブレン２２０は、半導体ウエハ３００の基板と同程度の熱膨張率を有する材料で形成されることが好ましい。また、装置側メンブレン２５０は、ウエハ基板１１１と同程度の熱膨張率を有する材料で形成されることが好ましい。
　図４は、回路部１１０の構成例を示す図である。本例では、装置接続面１０４に回路部１１０が形成される例を説明する。なお、ウエハ基板１１１に形成される複数の回路部１１０は、各々が同一の構成を有してよい。
　それぞれの回路部１１０は、複数の試験回路１２０および複数の切替部１１８を有する。また、回路部１１０には、複数のパッド１１９が設けられる。複数のパッド１１９は、ウエハ接続面１０２に形成されるウエハ側接続端子１１２と、スルーホール１１６を介して電気的に接続される。
　それぞれの試験回路１２０は、装置側接続端子１１４を介して制御装置１０に接続される。それぞれの試験回路１２０は、制御装置１０からの制御信号、電源電力等が与えられてよい。また、通常時は第１の試験回路１２０－１が動作して、他の試験回路１２０は、第１の試験回路１２０－１が故障した場合に動作する。複数の試験回路１２０は、各々が同一の回路であってよい。
　それぞれの切替部１１８は、複数の試験回路１２０から、動作している試験回路１２０を選択する。また、通常時は第１の切替部１１８－１が動作して、他の切替部１１８は、第１の切替部１１８－１が故障した場合に動作する。複数の切替部１１８は、各々が同一の回路であってよい。切替部１１８は、選択した試験回路１２０を、パッド１１９を介してウエハ側接続端子１１２に接続して、対応する半導体チップ３１０を試験させる。
　上述したように回路部１１０は半導体のウエハ基板１１１に形成されるので、半導体素子を有する試験回路１２０を高密度に形成することができる。このため、半導体チップ３１０に対応する領域内に、予備回路を含む複数の試験回路１２０等を容易に設けることができる。なお、回路部１１０は、一つの試験回路１２０を有しており、切替部１１８を有さない構成であってもよい。
　図５は、試験回路１２０の機能構成例を示すブロック図である。試験回路１２０は、パターン発生部１２２、波形成形部１３０、ドライバ１３２、コンパレータ１３４、タイミング発生部１３６、論理比較部１３８、特性測定部１４０、および、電源供給部１４２を有する。なお、試験回路１２０は、接続される半導体チップ３１０の入出力ピンのピン毎に、図５に示した構成を有してよい。
　パターン発生部１２２は、試験信号の論理パターンを生成する。本例のパターン発生部１２２は、パターンメモリ１２４、期待値メモリ１２６、および、フェイルメモリ１２８を有する。パターン発生部１２２は、パターンメモリ１２４に予め格納された論理パターンを出力してよい。パターンメモリ１２４は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部１２２は、予め与えられるアルゴリズムに基づいて当該論理パターンを生成してもよい。
　波形成形部１３０は、パターン発生部１２２から与えられる論理パターンに基づいて、試験信号の波形を成形する。例えば波形成形部１３０は、論理パターンの各論理値に応じた電圧を、所定のビット期間ずつ出力することで、試験信号の波形を成形してよい。
　ドライバ１３２は、波形成形部１３０から与えられる波形に応じた試験信号を出力する。ドライバ１３２は、タイミング発生部１３６から与えられるタイミング信号に応じて、試験信号を出力してよい。例えばドライバ１３２は、タイミング信号と同一周期の試験信号を出力してよい。ドライバ１３２が出力する試験信号は、切替部１１８等を介して、対応する半導体チップ３１０に供給される。
　コンパレータ１３４は、半導体チップ３１０が出力する応答信号を測定する。例えばコンパレータ１３４は、タイミング発生部１３６から与えられるストローブ信号に応じて応答信号の論理値を順次検出することで、応答信号の論理パターンを測定してよい。
　論理比較部１３８は、コンパレータ１３４が測定した応答信号の論理パターンに基づいて、対応する半導体チップ３１０の良否を判定する判定部として機能する。例えば論理比較部１３８は、パターン発生部１２２から与えられる期待値パターンと、コンパレータ１３４が検出した論理パターンとが一致するか否かにより、半導体チップ３１０の良否を判定してよい。パターン発生部１２２は、期待値メモリ１２６に予め格納された期待値パターンを、論理比較部１３８に供給してよい。期待値メモリ１２６は、試験開始前に制御装置１０から与えられる論理パターンを格納してよい。また、パターン発生部１２２は、予め与えられるアルゴリズムに基づいて当該期待値パターンを生成してもよい。
　フェイルメモリ１２８は、論理比較部１３８における比較結果を格納する。例えば、半導体チップ３１０のメモリ領域を試験する場合、フェイルメモリ１２８は、半導体チップ３１０のアドレス毎に、論理比較部１３８における良否判定結果を格納してよい。制御装置１０は、フェイルメモリ１２８が格納した良否判定結果を読み出してよい。例えば、装置側接続端子１１４は、フェイルメモリ１２８が格納した良否判定結果を、プローブウエハ１００の外部の制御装置１０に出力してよい。
　また、特性測定部１４０は、ドライバ１３２が出力する電圧または電流の波形を測定する。例えば特性測定部１４０は、ドライバ１３２から半導体チップ３１０に供給する電流または電圧の波形が、所定の仕様を満たすか否かに基づいて、半導体チップ３１０の良否を判定する判定部として機能してよい。
　電源供給部１４２は、半導体チップ３１０を駆動する電源電力を供給する。例えば電源供給部１４２は、試験中に制御装置１０から与えられる電力に応じた電源電力を、半導体チップ３１０に供給してよい。また、電源供給部１４２は、試験回路１２０の各構成要素に駆動電力を供給してもよい。
　試験回路１２０がこのような構成を有することで、制御装置１０の規模を低減した試験システム４００を実現することができる。例えば制御装置１０として、汎用のパーソナルコンピュータ等を用いることができる。
　図６は、試験回路１２０の他の構成例を示す図である。本例の試験回路１２０は、図５において説明した試験回路１２０の構成のうちの一部を有する。例えば試験回路１２０は、ドライバ１３２、コンパレータ１３４、および、特性測定部１４０を有してよい。ドライバ１３２、コンパレータ１３４、および、特性測定部１４０は、図５において説明したドライバ１３２、コンパレータ１３４、および、特性測定部１４０と同一であってよい。
　この場合、制御装置１０は、図５において説明したパターン発生部１２２、波形成形部１３０、タイミング発生部１３６、論理比較部１３８、および、電源供給部１４２を有してよい。試験回路１２０は、制御装置１０から与えられる制御信号に応じて試験信号を出力する。また、試験回路１２０は、コンパレータ１３４における測定結果を、制御装置１０に伝送する。このような試験回路１２０の構成によっても、制御装置１０の規模を低減することができる。
　図７は、試験システム４００の他の構成例を示す図である。本例のプローブウエハ１００は、所定の個数の半導体チップ３１０ごとに、一つの回路部１１０を有する。本例における回路部１１０は、対応する複数の半導体チップ３１０のうち、選択したいずれかの半導体チップ３１０を試験する。
　図８は、図７に関連して説明した回路部１１０の構成例を示す図である。本例の回路部１１０は、試験回路１２０およびスイッチ１０６を有する。試験回路１２０は、図４から図６に関連して説明したいずれかの試験回路１２０と同一であってよい。
　スイッチ１０６は、試験回路１２０を、いずれの半導体チップ３１０に接続するかを切り替える。具体的には、スイッチ１０６は、試験回路１２０を、試験すべき半導体チップ３１０に対応するウエハ側接続端子１１２に接続する。スイッチ１０６は、それぞれの半導体チップ３１０を順次試験すべく、試験回路１２０を、それぞれの半導体チップ３１０に対応するウエハ側接続端子１１２に順次接続してよい。試験回路１２０は、それぞれの半導体チップ３１０を順次試験してよい。このような構成により、半導体チップ３１０と同数の試験回路１２０を、ウエハ基板１１１に形成できない場合であっても、それぞれの半導体チップ３１０を試験することができる。
　図９は、試験システム４００の他の構成例を示す図である。本例の試験システム４００は、被試験ウエハ側のプローブウエハ１００－１、制御装置側のプローブウエハ１００－２、および、制御装置１０を備える。被試験ウエハ側のプローブウエハ１００－１は、半導体ウエハ３００と、制御装置側のプローブウエハ１００－２との間に設けられる。また、制御装置側のプローブウエハ１００－２は、被試験ウエハ側のプローブウエハ１００－１と、制御装置１０との間に設けられる。
　本例では、被試験ウエハ側のプローブウエハ１００－１が第１のプローブウエハとして機能する。また、制御装置側のプローブウエハ１００－２が第２のプローブウエハとして機能する。また、プローブウエハ１００－１およびプローブウエハ１００－２のそれぞれは、半導体ウエハ３００の半導体チップ３１０が形成される面と略同一の直径の円形状に形成された面を有してよい。
　被試験ウエハ側のプローブウエハ１００－１および制御装置側のプローブウエハ１００－２のそれぞれは、図１から図８に関連して説明したプローブウエハ１００と同一の機能および構成を有してよい。ただし、被試験ウエハ側のプローブウエハ１００－１の第１の回路部１１０－１と、制御装置側のプローブウエハ１００－２における第２の回路部１１０－２とは、異なる回路を有してよい。
　例えば第１の回路部１１０－１は、図５に示した試験回路１２０の構成の一部を有してよい。また、第２の回路部１１０－２は、図５に示した試験回路１２０の構成のうち、第１の回路部１１０－１が有する部分以外の構成を有してよい。つまり、対応する第１の回路部１１０－１および第２の回路部１１０－２が協働することで、それぞれの半導体チップ３１０を試験してよい。第２の回路部１１０－２は、それぞれの第１の回路部１１０－１に対して少なくとも一つずつ設けられてよい。また、第１の回路部１１０－１が、それぞれの第２の回路部１１０－２に対して少なくとも一つずつ設けられてもよい。
　より具体的には、第２の回路部１１０－２は、対応する前記半導体チップに与えるべき信号が有する論理パターンを生成し、生成した信号を、対応する第１の回路部１１０－１に供給してよい。この場合、第２の回路部１１０－２は、図５に関連して説明したパターン発生部１２２を有してよい。
　また、第１の回路部１１０－１は、対応する第２の回路部１１０－２から与えられる信号に基づいて、対応する半導体チップ３１０に与えるべき信号の波形をそれぞれ成形してよい。この場合、第１の回路部１１０－１は、図５に関連して説明した波形成形部１３０を有してよい。
　また、第２の回路部１１０－２は、半導体チップ３１０を試験する回路のうち、半導体チップ３１０の品種毎、または、半導体チップ３１０に対する試験毎等において共通して使用される回路部分を有してよい。第１の回路部１１０－１は、半導体チップ３１０を試験する回路のうち、半導体チップ３１０の品種毎、または、半導体チップ３１０に対する試験毎に取り替えられるべき回路部分を有してよい。このような構成により、半導体チップ３１０の複数の品種等に対して、制御装置側のプローブウエハ１００－２を共用することができ、試験コストを低減することができる。
　また、第２の回路部１１０－２は、例えば図５に示した試験回路１２０の全ての構成要素を有してよい。この場合、被試験ウエハ側のプローブウエハ１００－１は、第１の回路部１１０－１を有さなくともよい。例えば被試験ウエハ側のプローブウエハ１００－１は、端子間隔が異なる制御装置側のプローブウエハ１００－２と、半導体ウエハ３００とを電気的に接続するピッチ変換基板として機能してよい。
　この場合、被試験ウエハ側のプローブウエハ１００－１は、制御装置側のプローブウエハ１００－２と対向する面に、制御装置側のプローブウエハ１００－２における第２の中間接続端子１１５と同一の配置で形成された第１の中間接続端子を有してよい。また、被試験ウエハ側のプローブウエハ１００－１は、半導体ウエハ３００と対向する面に、半導体ウエハ３００における端子３１２と同一の配置で形成されたウエハ側接続端子１１２を有してよい。対応する第１の中間接続端子およびウエハ側接続端子１１２は、第１のウエハ基板１１１－１を貫通して形成されるスルーホール１１６により電気的に接続される。
　このような構成により、端子３１２の配置が異なる複数の品種の半導体ウエハ３００を順次試験する場合であっても、被試験ウエハ側のプローブウエハ１００－１を交換すれば、制御装置側のプローブウエハ１００－２を共通に使用することができる。このため、試験コストを低減することができる。
　また、第１の回路部１１０－１は、それぞれの第２の回路部１１０－２を、いずれの半導体チップ３１０に接続するかを定める配線回路であってよい。つまり、試験システム４００は、被試験ウエハ側のプローブウエハ１００－１を交換することで、それぞれの第２の回路部１１０－２を、いずれの半導体チップ３１０に接続するかを切り替えてよい。
　また、第１の回路部１１０－１は、それぞれの第２の回路部１１０－２を、いずれの半導体チップ３１０に接続するかを切り替える切替回路であってもよい。この場合、制御装置１０は、それぞれの第１の回路部１１０－１を制御することで、第２の回路部１１０－２および半導体チップ３１０の接続関係を切り替えてよい。
　また、第１の回路部１１０－１は、対応する第２の回路部１１０－２の各端子を、対応する半導体チップ３１０のいずれの端子に接続するかを定める配線回路であってよい。また、第１の回路部１１０－１は、対応する第２の回路部１１０－２の各端子を、対応する半導体チップ３１０のいずれの端子に接続するかを切り替える切替回路であってもよい。
　以上のように、試験システム４００は、２つのプローブウエハ１００の少なくとも一方を交換可能に備える。このため、試験システム４００は、多様な半導体ウエハ３００を低コストで試験することができる。
　図１０は、２つのプローブウエハ１００を有するプローブ装置２００の構成例を示す断面図である。本例では、プローブ装置２００の各構成要素を離間させた図を用いて説明するが、プローブ装置２００の各構成要素は、図１０の上下方向において隣り合う他の構成要素と接触して配置される。
　プローブ装置２００は、ウエハトレイ２１０、ウエハ側メンブレン２２０、ウエハ側ＰＣＲ２３０、プローブウエハ１００、装置側ＰＣＲ２４０、装置側メンブレン２５０、中間ＰＣＲ２７０、中間メンブレン２８０、および、装置基板２６０を有する。ウエハトレイ２１０は半導体ウエハ３００を保持する。
　ウエハトレイ２１０、ウエハ側メンブレン２２０、および、ウエハ側ＰＣＲ２３０は、図３に関連して説明したウエハトレイ２１０、ウエハ側メンブレン２２０、および、ウエハ側ＰＣＲ２３０と同一の機能および構造を有してよい。なお、ウエハ側ＰＣＲ２３０は、ウエハ側メンブレン２２０と、半導体ウエハ側のプローブウエハ１００－１との間に配置され、ウエハ側メンブレン２２０のバンプ２２２と、半導体ウエハ側のプローブウエハ１００－１におけるウエハ側接続端子１１２とを電気的に接続する。
　また、半導体ウエハ側のプローブウエハ１００－１は、中間ＰＣＲ２７０と対向する面に、複数の第１の中間接続端子１１３を有する。それぞれの第１の中間接続端子１１３は、図２に関連して説明した装置側接続端子１１４と同様に、スルーホール１１６を介して、対応するウエハ側接続端子１１２と電気的に接続されてよい。また、複数の第１の中間接続端子１１３は、後述する第２の中間接続端子１１５と同一の配置で設けられる。また、第１の中間接続端子１１３は、ウエハ側接続端子１１２とは異なる配置で設けられてよい。
　中間ＰＣＲ２７０は、半導体ウエハ側のプローブウエハ１００－１と、中間メンブレン２８０との間に配置され、プローブウエハ１００－１における第１の中間接続端子１１３と、中間メンブレン２８０のバンプ２８２とを電気的に接続する。中間ＰＣＲ２７０は、第１の中間接続端子１１３およびバンプ２８２により押圧されることで第１の中間接続端子１１３およびバンプ２８２を電気的に接続する、異方性導電膜で形成されたシートであってよい。
　中間メンブレン２８０は、中間ＰＣＲ２７０と、制御装置側のプローブウエハ１００－２との間に配置され、中間ＰＣＲ２７０とプローブウエハ１００－２とを電気的に接続する。中間メンブレン２８０は、絶縁材料で形成されたシートの表裏を貫通する複数の導電体のバンプ２８２が設けられる。バンプ２８２は、プローブウエハ１００－２における第２の中間接続端子１１５と電気的に接続する。バンプ２８２は、プローブウエハ１００－２の第２の中間接続端子１１５と同一の配置で設けられてよい。
　また、制御装置側のプローブウエハ１００－２は、第２のウエハ基板１１１－２において中間メンブレン２８０と対応する面に、複数の第１の中間接続端子１１３と一対一に対応して設けられた複数の第２の中間接続端子１１５を有する。それぞれの第２の中間接続端子１１５は、第２のウエハ基板１１１－２を貫通して形成されるスルーホールを介して、対応する装置側接続端子１１４と電気的に接続されてよい。第２の中間接続端子１１５は、装置側接続端子１１４と同一の配置で設けられてよい。
　装置側ＰＣＲ２４０、装置側メンブレン２５０、および、装置基板２６０は、図３に関連して説明した装置側ＰＣＲ２４０、装置側メンブレン２５０、および、装置基板２６０と同一の機能および構造を有してよい。なお、装置側ＰＣＲ２４０は、制御装置側のプローブウエハ１００－２と、装置側メンブレン２５０との間に配置され、プローブウエハ１００－２と、装置側メンブレン２５０とを電気的に接続する。このような構成により、２つのプローブウエハ１００を用いて半導体ウエハ３００を試験することができる。
　なお、図３に関連して説明したように、本例のプローブ装置２００においても、いずれかのメンブレンを省略してよい。例えば、図３に関連して説明した例と同様に、プローブ装置２００は、装置側メンブレン２５０を有さずともよい。また、プローブウエハ１００の端子も、大面積且つ金メッキ等で形成することが比較的に容易であるので、プローブ装置２００は、中間メンブレン２８０を有さずともよい。
　以上、発明を実施の形態を用いて説明したが、発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (18)

  1. 　複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブウエハであって、
    　ウエハ基板と、
    　前記ウエハ基板に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と
    　を備えるプローブウエハ。
  2. 　前記ウエハ基板に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、前記ウエハ側接続端子を介して、対応する前記半導体チップとの間で信号を受け渡す複数の回路部を更に備える
    　請求項１に記載のプローブウエハ。
  3. 　それぞれの前記回路部は、同一の構成を有する
    　請求項２に記載のプローブウエハ。
  4. 　それぞれの前記回路部は、対応する前記半導体チップに供給する信号を生成する
    　請求項２に記載のプローブウエハ。
  5. 　それぞれの前記回路部は、前記半導体チップの試験に用いる試験信号を生成して、対応する前記半導体チップにそれぞれ供給する
    　請求項４に記載のプローブウエハ。
  6. 　それぞれの前記回路部は、対応する前記半導体チップが前記試験信号に応じて出力する応答信号に基づいて、対応する前記半導体チップの良否を判定する
    　請求項５に記載のプローブウエハ。
  7. 　それぞれの前記回路部は、
    　前記試験信号の論理パターンを生成するパターン発生部と、
    　前記論理パターンに基づいて前記試験信号の波形を成形して出力する波形成形部と、
    　前記応答信号を測定するコンパレータと、
    　前記コンパレータにおける測定結果に基づいて、前記半導体チップの良否を判定する判定部と
    　を有する請求項６に記載のプローブウエハ。
  8. 　前記ウエハ基板は、
    　前記ウエハ側接続端子が形成されるウエハ接続面と、
    　前記ウエハ接続面の裏面に形成される装置接続面とを有し、
    　前記プローブウエハは、前記ウエハ基板の前記装置接続面に形成され、前記回路部における良否判定結果を外部の装置に出力する装置側接続端子を更に備える
    　請求項７に記載のプローブウエハ。
  9. 　前記ウエハ基板は、前記半導体ウエハの基板と同一の半導体材料で形成される
    　請求項８に記載のプローブウエハ。
  10. 　前記ウエハ基板の前記ウエハ接続面は、前記半導体ウエハの前記半導体チップが形成される面と略同一の形状に形成される
    　請求項８に記載のプローブウエハ。
  11. 　前記ウエハ基板の前記ウエハ接続面および前記装置接続面は、異方性導電膜を介して前記半導体ウエハおよび前記外部の装置と接触する
    　請求項８に記載のプローブウエハ。
  12. 　前記ウエハ基板に形成され、所定の個数の前記半導体チップごとに一つずつ設けられ、対応する前記半導体チップに供給する信号を生成する複数の回路部と、
    　それぞれの前記回路部を、いずれの前記半導体チップに接続するかを切り替えるスイッチと
    　を更に備える請求項１に記載のプローブウエハ。
  13. 　複数の半導体チップが形成された半導体ウエハと電気的に接続するプローブ装置であって、
    　前記半導体ウエハと電気的に接続される第１のプローブウエハと、
    　前記第１のプローブウエハと電気的に接続される第２のプローブウエハと
    　を備え、
    　前記第１のプローブウエハは、
    　第１のウエハ基板と、
    　前記第１のウエハ基板に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、
    　前記複数のウエハ側接続端子と電気的に接続される複数の第１の中間接続端子と、
    　それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、前記第２のプローブウエハから与えられる信号に応じた信号を出力する複数の第１の回路部と
    　を有し、
    　前記第２のプローブウエハは、
    　前記第１のウエハ基板の前記複数の第１の中間接続端子が形成される面と対向して設けられる第２のウエハ基板と、
    　前記第２のウエハ基板に形成され、前記複数の第１の中間接続端子と一対一に対応して設けられ、対応する前記第１の中間接続端子と電気的に接続される複数の第２の中間接続端子と、
    　それぞれの前記第１の回路部に対して少なくとも一つずつ設けられ、対応する前記第１の回路部に与えるべき信号を生成する複数の第２の回路部と
    　を有するプローブ装置。
  14. 　前記第１の回路部および前記第２の回路部は、対応する前記半導体チップの試験に用いる信号を生成する
    　請求項１３に記載のプローブ装置。
  15. 　前記第１のウエハ基板および前記第２のウエハ基板は、前記半導体ウエハの基板と同一の半導体材料で形成される
    　請求項１４に記載のプローブ装置。
  16. 　前記第１のウエハ基板および前記第２のウエハ基板のそれぞれは、前記半導体ウエハの前記半導体チップが形成される面と略同一の形状に形成された面を有する
    　請求項１４に記載のプローブ装置。
  17. 　一つの半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、
    　ウエハ基板と、
    　前記ウエハ基板に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、
    　前記ウエハ基板に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップの試験に用いる試験信号を生成して、対応する前記半導体チップにそれぞれ供給することで、それぞれの前記半導体チップを試験する複数の回路部と、
    　前記複数の回路部を制御する制御信号を生成する制御装置と
    　を備える試験システム。
  18. 　一つの半導体ウエハに形成された複数の半導体チップを試験する試験システムであって、
    　前記半導体ウエハと電気的に接続される第１のプローブウエハと、
    　前記第１のプローブウエハと電気的に接続される第２のプローブウエハと、
    　制御信号を生成する制御装置と
    　を備え、
    　前記第１のプローブウエハは、
    　第１のウエハ基板と、
    　前記第１のウエハ基板に形成され、それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、対応する前記半導体チップの入出力端子と電気的に接続する複数のウエハ側接続端子と、
    　前記複数のウエハ側接続端子と電気的に接続される複数の第１の中間接続端子と、
    　それぞれの前記半導体チップに対して少なくとも一つずつ設けられ、前記第２のプローブウエハから与えられる信号に基づいて、対応する前記半導体チップに応じた信号を出力する複数の第１の回路部と
    　を有し、
    　前記第２のプローブウエハは、
    　前記第１の中間接続端子が形成される前記第１のウエハ基板における面と対向して設けられる第２のウエハ基板と、
    　前記第２のウエハ基板に形成され、前記複数の第１の中間接続端子と一対一に対応して設けられ、対応する前記第１の中間接続端子と電気的に接続される複数の第２の中間接続端子と、
    　それぞれの前記第１の回路部に対して少なくとも一つずつ設けられ、対応する前記第１の回路部に与えるべき信号を生成する複数の第２の回路部と
    　を有する試験システム。
PCT/JP2008/055789 2008-03-26 2008-03-26 プローブウエハ、プローブ装置、および、試験システム WO2009118849A1 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
EP08738956A EP2259296A1 (en) 2008-03-26 2008-03-26 Probe wafer, probe device, and testing system
KR1020107013847A KR101204109B1 (ko) 2008-03-26 2008-03-26 프로브 웨이퍼, 프로브 장치 및 시험 시스템
JP2010505090A JP5282082B2 (ja) 2008-03-26 2008-03-26 プローブ装置および試験システム
CN2008801282224A CN101978485B (zh) 2008-03-26 2008-03-26 探针晶片、探针装置以及测试系统
PCT/JP2008/055789 WO2009118849A1 (ja) 2008-03-26 2008-03-26 プローブウエハ、プローブ装置、および、試験システム
TW098108616A TW200947579A (en) 2008-03-26 2009-03-17 Probe wafer, probe device and test system
US12/857,483 US8427187B2 (en) 2008-03-26 2010-08-16 Probe wafer, probe device, and testing system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/055789 WO2009118849A1 (ja) 2008-03-26 2008-03-26 プローブウエハ、プローブ装置、および、試験システム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/857,483 Continuation US8427187B2 (en) 2008-03-26 2010-08-16 Probe wafer, probe device, and testing system

Publications (1)

Publication Number Publication Date
WO2009118849A1 true WO2009118849A1 (ja) 2009-10-01

Family

ID=41113090

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/055789 WO2009118849A1 (ja) 2008-03-26 2008-03-26 プローブウエハ、プローブ装置、および、試験システム

Country Status (7)

Country Link
US (1) US8427187B2 (ja)
EP (1) EP2259296A1 (ja)
JP (1) JP5282082B2 (ja)
KR (1) KR101204109B1 (ja)
CN (1) CN101978485B (ja)
TW (1) TW200947579A (ja)
WO (1) WO2009118849A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011112411A (ja) * 2009-11-25 2011-06-09 Elpida Memory Inc 半導体装置
JP2011196934A (ja) * 2010-03-23 2011-10-06 Hitachi Ltd 試験方法およびそれに用いられるインターポーザ
TWI484190B (zh) * 2010-08-04 2015-05-11 Univ Nat Cheng Kung 探針晶圓
US9360502B2 (en) 2011-12-31 2016-06-07 Intel Corporation Increasing current carrying capability through direct liquid cooling of test contacts
US20130229199A1 (en) * 2012-03-05 2013-09-05 Star Technologies, Inc. Testing apparatus for performing avalanche test
JP2014021786A (ja) 2012-07-19 2014-02-03 International Business Maschines Corporation コンピュータ・システム
JP5690321B2 (ja) * 2012-11-29 2015-03-25 株式会社アドバンテスト プローブ装置および試験装置
CN104181453A (zh) * 2013-05-24 2014-12-03 标准科技股份有限公司 芯片测试机
TWI571642B (zh) * 2015-09-10 2017-02-21 新特系統股份有限公司 使用單一探針測試晶片的多個連接墊的測試裝置及方法
CN112114238A (zh) * 2019-06-19 2020-12-22 矽电半导体设备(深圳)股份有限公司 一种晶圆片测试系统
CN113030701A (zh) * 2021-03-09 2021-06-25 上海华虹宏力半导体制造有限公司 一种射频器件的功率承载力的测量方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148533A (ja) * 1994-11-15 1996-06-07 Nec Corp 半導体ウェハの試験装置及び試験方法
JPH08162508A (ja) * 1994-12-01 1996-06-21 Nec Corp シリコン・テスタの測定装置
JP2002222839A (ja) 2001-01-29 2002-08-09 Advantest Corp プローブカード

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11160356A (ja) * 1997-11-25 1999-06-18 Matsushita Electric Ind Co Ltd ウェハ一括型測定検査用プローブカードおよびセラミック多層配線基板ならびにそれらの製造方法
US6337577B1 (en) * 1998-05-11 2002-01-08 Micron Technology, Inc. Interconnect and system for testing bumped semiconductor components with on-board multiplex circuitry for expanding tester resources
JP2001007165A (ja) * 1999-06-21 2001-01-12 Mitsubishi Electric Corp プローブカード装置
US6400173B1 (en) * 1999-11-19 2002-06-04 Hitachi, Ltd. Test system and manufacturing of semiconductor device
TW498476B (en) * 2001-08-30 2002-08-11 Macronix Int Co Ltd Synchronization test method and circuit for the segment of memory
WO2003062837A1 (fr) 2002-01-25 2003-07-31 Advantest Corporation Carte sonde
KR100648260B1 (ko) * 2004-08-09 2006-11-23 삼성전자주식회사 자기 차폐 기능을 갖는 반도체 웨이퍼 및 그것의 테스트방법
JP4477450B2 (ja) * 2004-08-12 2010-06-09 株式会社アドバンテスト タイミング発生器、試験装置、及びスキュー調整方法
JP2006138825A (ja) * 2004-11-15 2006-06-01 Jsr Corp シート状プローブおよびその製造方法ならびにその応用
JP4247719B2 (ja) 2005-05-20 2009-04-02 セイコーエプソン株式会社 半導体装置の検査プローブ及び半導体装置の検査プローブの製造方法
KR100712561B1 (ko) * 2006-08-23 2007-05-02 삼성전자주식회사 웨이퍼 형태의 프로브 카드 및 그 제조방법과 웨이퍼형태의 프로브 카드를 구비한 반도체 검사장치
US7649366B2 (en) * 2006-09-01 2010-01-19 Formfactor, Inc. Method and apparatus for switching tester resources

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08148533A (ja) * 1994-11-15 1996-06-07 Nec Corp 半導体ウェハの試験装置及び試験方法
JPH08162508A (ja) * 1994-12-01 1996-06-21 Nec Corp シリコン・テスタの測定装置
JP2002222839A (ja) 2001-01-29 2002-08-09 Advantest Corp プローブカード

Also Published As

Publication number Publication date
EP2259296A1 (en) 2010-12-08
CN101978485B (zh) 2012-07-04
KR20100077060A (ko) 2010-07-06
CN101978485A (zh) 2011-02-16
KR101204109B1 (ko) 2012-11-23
JPWO2009118849A1 (ja) 2011-07-21
TW200947579A (en) 2009-11-16
US20110121848A1 (en) 2011-05-26
US8427187B2 (en) 2013-04-23
JP5282082B2 (ja) 2013-09-04

Similar Documents

Publication Publication Date Title
JP5282082B2 (ja) プローブ装置および試験システム
JP5306326B2 (ja) プローブウエハ、プローブ装置、および、試験システム
JP5269897B2 (ja) 試験システムおよび試験用基板ユニット
JP5588347B2 (ja) プローブ装置および試験装置
KR101148917B1 (ko) 제조 방법 및 시험용 웨이퍼 유닛
TWI389234B (zh) 測試用晶圓單元以及測試系統
WO2010044143A1 (ja) 試験装置および製造方法
JP5461394B2 (ja) 試験用ウエハユニットおよび試験システム
JP2737774B2 (ja) ウェハテスタ
JP5314684B2 (ja) 試験用ウエハ、および、試験システム

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200880128222.4

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08738956

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2010505090

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20107013847

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 2008738956

Country of ref document: EP

NENP Non-entry into the national phase

Ref country code: DE