WO2009104535A1 - 誘導負荷の駆動回路 - Google Patents

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高下　彰志
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株式会社島精機製作所
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    • H02M3/1555—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only for the generation of a regulated current to a load whose impedance is substantially inductive

Definitions

  • This invention relates to a drive circuit for an inductive load such as a solenoid, a motor, and a coil, and particularly to detection of a ground fault around the inductive load.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-81105 discloses a knitted fabric lowering apparatus using a knitting machine such as a flat knitting machine. In the flat knitting machine, the knitted fabric is pulled down to the lower side of the needle bed. In order to cope with the racking of the needle bed, the movement of the knitted fabric on the needle bed, etc., Japanese Patent Laid-Open No. 11-81105 discloses a pulling device that can release the pulling independently for each position in the knitted fabric. A solenoid is used to turn on / off the pulling. For example, several tens of solenoids are controlled in parallel, and the pulling is performed or released according to the position in the knitted fabric. *
  • Japanese Patent Publication No. 62-6663 discloses a driving circuit for an inductive load.
  • An H-shaped bridge is constituted by four switches, and a coil is arranged on the horizontal side of the H-shape of the bridge. Then, two switches on the diagonal of the bridge are simultaneously turned on to apply current to the coil. If it does in this way, a current can be added to a coil bidirectionally in the case where current flows from the upper left to the lower right of the bridge and the case where current flows from the upper right to the lower left.
  • This circuit is suitable for applying a current both when the solenoid is set and when resetting, and is also suitable when a bidirectional current is applied to the coil by driving a brushless motor.
  • FIG. 5 of Japanese Patent Application Laid-Open No. 2005-210871 shows a typical detection circuit.
  • a detection resistor is disposed between a DC power source and a bridge incorporating a coil, and when an overcurrent flows due to a ground fault, it is detected that a voltage to the detection resistor increases.
  • An example of such a circuit is shown in FIG.
  • a coil 12 is arranged between the midpoint of the first FET 14 and the second FET 16 and the midpoint of the third FET 15 and the fourth FET 17.
  • S1 to S4 are gate signals to the FETs 14 to 17.
  • R8 to R18 are resistors, of which R10 is a detection resistor, and R8 and R9 are resistors for creating a reference potential for the comparator 22.
  • Vcc is a power source for the coil 12 such as 12V or 30V
  • Vcc2 is a power source such as 5V.
  • Reference numerals 40 and 41 denote buffers, and 42 denotes a differential amplifier.
  • the first and second FETs 14 and 15 are destroyed due to overcurrent, so the voltage of the detection resistor R10 is monitored.
  • An object of the present invention is to detect a ground short and to prevent a driving transistor from being destroyed by a simple and low-cost circuit.
  • an inductive load is disposed between the midpoint of the first and second transistors connected in series and the midpoint of the third and fourth transistors connected in series.
  • a protective resistor is disposed between the source or emitter of the first and third transistors and a DC power source, and a detection resistor is disposed between the low potential side of the second and fourth transistors and the ground;
  • Driving means for driving the first and third transistors by inputting a driving signal having a constant potential to their gates or bases;
  • Detection means is provided for turning off the drive signal from the drive means when the voltage to the detection resistor continues for a predetermined time or more and is equal to or less than a ground short detection threshold when the inductive load is energized.
  • the gate and base drive signals of the first and third transistors need not have the same potential.
  • the source and emitter positions of the second and fourth transistors may be on the detection resistance side or the inductive load side.
  • the inductive load is switching-controlled by turning on / off the first to fourth transistors, respectively, A comparator for comparing the voltage to the detection resistor with the threshold; a means for detecting that the signal of the comparator has not changed for the predetermined time or more and turning off the drive signal; Consists of.
  • the fourth transistor is turned on / off while the first transistor is on, and the second transistor is turned on / off while the third transistor is on.
  • the duty ratio at which the first and third transistors are turned on is set larger than the duty ratio at which the second and fourth transistors are turned on, respectively.
  • the on-duty ratio of the first transistor need not be equal to the on-duty ratio of the third transistor.
  • the current to the detection resistor decreases.
  • the current response to the control signal is delayed, so the current to the detection resistor may be small even under normal conditions. Therefore, when a ground short is detected when the voltage to the detection resistor continues for a predetermined time or longer and is equal to or less than the threshold for ground short detection, the ground short can be accurately detected even with an inductive load. However, this causes a delay in the detection of ground short. Therefore, a protective resistor is provided, and the source and emitter potentials of the first and third transistors are lowered by the ground short overcurrent, thereby limiting the currents of the first and third transistors and extending the time until breakdown. To do. As described above, the first and third transistors are prevented from being destroyed while accurately detecting a ground short while avoiding a decrease in detection accuracy in the resistance bridge and an increase in cost due to the differential amplifier circuit.
  • the detection means can be easily Can be configured.
  • the first transistor is turned on / off while the first transistor is turned on, and the second transistor is turned on / off while the third transistor is turned on.
  • the duty ratio at which the third transistor and the third transistor are turned on is larger than the duty ratio at which the second and fourth transistors are turned on, respectively, the first and third transistors on the high potential side are the second and third transistors on the low potential side. Since the speed can be lower than that of the fourth transistor, the component cost can be reduced.
  • Block diagram of driving circuit of embodiment In the waveform diagram of the example, 1) shows the waveform of the set signal Set, 2) shows the waveform of the reset signal Reset, 3) shows the waveform of the gate signal Su of the setting FET on the high potential side, and 4)
  • the waveform of the gate signal Ru of the high potential side reset FET is shown
  • 5) shows the waveform of the gate signal Sd of the low potential side reset FET
  • 6) shows the waveform of the gate signal Rd of the low potential side reset FET.
  • 7) shows the signal of the ground fault detection comparator.
  • FIG. 4 is a waveform diagram of a current flowing through a detection resistor in the embodiment, in which 1) shows a gate signal to a low potential side FET, 2) shows a current flowing through the detection resistor, and 3) shows a signal of a comparator.
  • FIG. 1 to 3 show the drive circuit 2 for the inductive load.
  • 4 is a gate array, which may be a microprocessor
  • 6 is an individual circuit, provided for each coil 12, and 8 and 9 are drive ICs for driving the individual circuit 6, for example, several tens of individual circuits 6 are driven in parallel.
  • the individual circuit 6 outputs a ground fault detection signal from the comparator 22 and inputs it to the flip-flop array 10 provided in the gate array 4. When the ground fault is detected, the individual circuit 6 stops the drive circuit 2.
  • 12 is a coil, which is a solenoid coil here, but may be a single coil or a brushless motor coil.
  • 14 to 17 are switching FETs, of which FETs 14 and 15 are high breakdown voltage FETs matched to the power supply Vcc, FETs 16 and 17 are low breakdown voltage FETs, and switching times of FETs 16 and 17 are higher than those of FETs 14 and 15. Also short.
  • the FETs 14 and 16 are arranged in series between the protection resistor R1 on the power supply Vcc side and the detection resistor R2 on the ground side, and the FETs 15 and 17 are arranged in series between the protection resistor R1 and the detection resistor R2.
  • the coil 12 is arranged between the intermediate point of the FETs 14 and 16 and the intermediate point of the FETs 15 and 17.
  • S represents the sources of the FETs 14 and 15
  • D represents the drain
  • G represents the gate.
  • FET 20 drives FET 14 and FET 21 drives FET 15.
  • the FETs 16 and 17 are directly driven by the driving IC 9.
  • R4 to R7 are resistors for determining the potential of the gate signal G to the FETs 14 and 15.
  • R3 is a resistor on the input side of the comparator 22
  • C1 is a capacitor
  • R8 and R9 are resistors for generating a reference potential of the comparator 22.
  • the power supply Vcc is, for example, 30V or 12V, and the power supply Vcc2 is 5V or 3V. However, the power supply Vcc2 may not be provided and only the power supply Vcc may be provided.
  • the protective resistor R1 and the detection resistor R2 are, for example, about 0.1 to 10 ⁇ .
  • the drive circuit 2 is incorporated in an actuator of a knitted fabric lowering device in a flat knitting machine, and a nail or a locking member for lowering the knitted fabric is operated by a solenoid incorporating a coil 12, for example.
  • the coil 12 is energized not only when the solenoid state is switched, but also when the solenoid state is switched, both when the solenoid is switched to the exit position (Set) and when it is switched to the submerged position (Reset). To do.
  • about several tens of individual circuits 6 are arranged in parallel and controlled by the gate array 4 and the drive ICs 8 and 9.
  • the drive circuit 2 can be used for a carrier entrainment control solenoid in a flat knitting machine, a cam drive solenoid in a carriage, etc., in addition to a knitting fabric lowering apparatus in a flat knitting machine. In addition, it can be used for driving a coil of a brushless motor.
  • FIG. 2 shows a driving waveform in the individual circuit 6.
  • 2) shows the waveform of the set signal for energizing the coil 12 from the FET 14 side to the FET 17 side to set the solenoid to the output position.
  • 2) energizes the FET 15 from the FET 15 side to reset the solenoid.
  • the waveform of the reset signal for The set signal and the reset signal are virtual signals inside the drive ICs 8 and 9.
  • 2) shows the waveform of the signal Su applied to the gate of the FET 14, and 4) shows the waveform of the signal Ru applied to the gate of the FET 15.
  • the widths of the signals Su and Ru are made shorter than the widths of the signal Set and the signal Reset, but these widths may be made equal.
  • FIG. 2 shows the waveform of the signal Sd applied to the gate of the FET 17, and 6) shows the waveform of the signal Rd applied to the gate of the FET 16.
  • FIG. The signals 3) to 6) are actually active low signals, but here they are shown as active high.
  • the signals Su and Sd are both high, the set current flows through the coil 12, the signals Ru and Rd are both high, and the reset signal flows. Since the coil 12 is chopped and rises slowly until the current stabilizes due to the inductive load, the signals Sd and Rd both initially increase the duty ratio and then decrease the duty ratio so that the signals Su and Ru For example, the duty ratio is set to 0 in the low period.
  • the output waveform of the comparator 22 corresponding to these is shown in 7) of FIG. This waveform is a waveform when there is no ground fault.
  • T1 is a time longer than the time from when the state of the coil 12 is switched until the current flowing through the detection resistor R2 becomes equal to or greater than the threshold. This time is longer than one cycle when the FETs 16 and 17 are switching-controlled. If the comparator 22 never outputs low during the time T1, that is, if the state of the comparator 22 does not change during the time T1, it is assumed that the individual circuit 6 has an abnormality.
  • the FET 14 and FET 17 are turned on with the waveform of FIG.
  • the FET 15 and the FET 16 are operated.
  • the solenoid is assembled, if the wiring is shorted to cause a ground fault, or if a ground fault occurs for some reason after the assembly, an overcurrent flows through the FET 14 or FET 15.
  • the points where a ground fault occurs are indicated by P1 and P2 in FIG. For example, when a ground fault occurs at the point P1, an overcurrent flows through the FET 14 and is destroyed. When a ground fault occurs at point P2, an overcurrent flows through the FET 15 and is destroyed.
  • a protective resistor R1 is provided.
  • the source potential of the FETs 14 and 15 decreases due to the protective resistance R1, and the difference from the gate potential decreases. For this reason, the currents flowing through the FETs 14 and 15 are limited, and the time until breakdown can be made longer than the period T1.
  • the current flowing through the detection resistor R2 becomes almost zero.
  • the voltage of the detection resistor R2 changes in synchronization with the on / off of the FETs 16 and 17, but this change is small. This is detected by the comparator 22.
  • the detection threshold values are determined by the resistors R8 and R9, the threshold values may be generated by a Zener diode or the like instead of the resistors.
  • the flip-flop array 10 of the gate array 4 detects that the comparator 22 has never changed to low. For example, a flip-flop circuit is provided for each individual circuit 6 in the flip-flop array 10, and the flip-flop circuit is set by a low signal from the comparator 22.
  • the flip-flop circuit If the output of the flip-flop circuit is checked every period T1, and then the flip-flop circuit is reset, the presence or absence of a ground fault can be detected.
  • a ground fault for example, the flat knitting machine is stopped, an abnormality is displayed, and driving of all the individual circuits 6 is stopped to prevent the FETs 14 to 17 from being destroyed.
  • the resistance bridge of FIG. 4 is not used for detecting a ground fault, there is no error due to resistance variation.
  • (2) There is no need to use a differential amplifier for ground fault detection.
  • (3) For these reasons, it is possible to detect a ground fault with a small scale with high accuracy and to reduce the cost of detecting a ground fault.
  • (4) The ground fault is detected because the comparator 22 has never operated to the low side for a time T1 that is shorter than the destruction time of the FETs 14 and 15 and is about the response time of the coil current to the switching of the solenoid. To do. For this reason, the ground fault can be accurately detected even if the FETs 14 to 17 are used for switching control of the coil 12.
  • the maximum time T1 is required to detect a ground fault, the destruction time of the FETs 14 and 15 is made longer than the period T1 by limiting the overcurrent at the time of the ground fault by the protective resistance R1.
  • the application to the lowering device of the flat knitting machine is shown, but the use of the drive circuit 2 is arbitrary.
  • FET switches 14 to 17 are used as switches, but bipolar transistors or the like may be used as switches.
  • the base of the PNP bipolar transistor is arranged at the gate position of the FETs 14 and 15 in the embodiment, the emitter is arranged at the source position, and the collector is arranged at the drain position.
  • the reason why the FETs 14 and 15 are driven with wide pulses and the FETs 16 and 17 are driven with narrow pulses in the embodiment is to reduce the influence of parasitic capacitance and the like in the high breakdown voltage FETs 14 and 15. .
  • the FETs 14 and 15 are high-speed FETs, for example, a narrow pulse may be applied to the FETs 14 and 15 and a wide pulse may be applied to the FETs 16 and 17.
  • the coil 12 is switching-controlled, but the present invention is not limited to this.

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Abstract

　直列に接続した第１及び第２のトランジスタの中間点と、直列に接続した第３及び第４のトランジスタの中間点との間に、誘導負荷を配置する。第１及び第３のトランジスタのソースまたはエミッタと直流電源との間に保護抵抗を、第２及び第４のトランジスタの低電位側とグラウンドとの間に検出抵抗を配置し、第１及び第３のトランジスタを、ゲートもしくはベースに各々一定電位の駆動信号を入力することにより駆動する。誘導負荷への通電時に、検出抵抗への電圧が所定時間以上継続してグラウンドショート検出用の閾値以下である際に、駆動手段からの駆動信号をオフさせる。グラウンドショートによる、第１及び第３のトランジスタの破壊を、簡単な回路で防止する。

Description

誘導負荷の駆動回路
　この発明はソレノイドやモータ、コイルなどの誘導負荷の駆動回路に関し、特に誘導負荷の周囲での地絡の検出に関する。
　特許文献１：日本特開平１１－８１１０５は、横編機等の編機での編地の引き下げ装置を開示している。横編機では編成した編地をニードルベッドの下側に引き下げる。ニードルベッドのラッキングや、ニードルベッド上の編地の移動などに対応するため、特開平１１－８１１０５は、編地内の位置毎に独立して引き下げを解除できる引き下げ装置を開示している。引き下げのオン／オフにはソレノイドを用い、例えば数十個のソレノイドを並列に制御し、編地内の位置に応じて引き下げを行いあるいは解除する。　
　特許文献２：日本実公昭６２－６６６３は誘導負荷の駆動回路を開示している。４個のスイッチでＨ字状のブリッジを構成し、ブリッジのＨ字の横方向の辺にコイルを配置する。そしてブリッジの対角の２個のスイッチを同時にオンさせて、コイルに電流を加える。このようにすると、ブリッジの左上から右下へ電流を流す場合と、右上から左下へ電流を流す場合とで、双方向にコイルに電流を加えることができる。この回路は、ソレノイドをセットする場合にもリセットする場合にも電流を加える場合に適しており、またブラシレスモータの駆動でコイルに双方向の電流を流す場合にも適している。
　ソレノイドなどの誘導負荷を駆動する場合、地絡（グラウンドへのショート）を検出する必要があり、特許文献３：日本特開２００５－２１０８７１の図５は代表的な検出回路を示している。この回路では、直流電源とコイルを組み込んだブリッジとの間に検出抵抗を配置し、地絡によって過電流が流れると検出抵抗への電圧が増すことを検出する。このような回路例を図４に示す。１２はコイルで、第１のFET１４と第２のFET１６の中点と、第３のFET１５と第４のFET１７の中点との間に配置する。S1～S4はFET１４～１７へのゲート信号である。R8～R18は抵抗であり、この内R10が検出抵抗で、R8,R9はコンパレータ２２の基準電位を作るための抵抗である。Vccは12Vや30Vなどのコイル１２の電源で、Vcc2は5Vなどの電源である。４０，４１はバッファ、４２は差動アンプである。ここで地絡が生じると、過電流により第１や第２のFET１４，１５が破壊されるので、検出抵抗R10の電圧を監視する。
　図４の回路では、抵抗R11～R14のばらつきによって、検出精度が低下する。次にバッファ４０，４１と差動アンプ４２とからなら差動増幅回路が必要で、コイル１２を数十個並列に駆動するため、無視できないコストが生じる。そこで発明者は、誘導負荷の地絡を小規模な回路で検出することを検討し、この発明に到った。
日本特開平１１－８１１０５ 日本実公昭６２－６６６３ 日本特開２００５－２１０８７１
　この発明の課題は、簡単で低コストな回路により、グラウンドショートを検出すると共に、駆動用のトランジスタの破壊を防止することにある。　
　この発明の誘導負荷の駆動回路では、直列に接続した第１及び第２のトランジスタの中間点と、直列に接続した第３及び第４のトランジスタの中間点との間に、誘導負荷を配置し、
　前記第１及び第３のトランジスタのソースまたはエミッタと直流電源との間に保護抵抗を、前記第２及び第４のトランジスタの低電位側とグラウンドとの間に検出抵抗を配置すると共に、
　前記第１及び第３のトランジスタを、それらのゲートもしくはベースに各々一定電位の駆動信号を入力することにより駆動する駆動手段と、
　前記誘導負荷への通電時に、前記検出抵抗への電圧が所定時間以上継続してグラウンドショート検出用の閾値以下である際に、前記駆動手段からの駆動信号をオフさせるための検出手段を設ける。
　なお第１及び第３のトランジスタの、ゲートやベースの駆動信号は、同じ電位である必要はない。また第２や第４のトランジスタでのソースやエミッタの位置は、検出抵抗側でも誘導負荷側でも良い。
　好ましくは、前記第１～第４のトランジスタを各々オン／オフさせることにより、前記誘導負荷をスイッチング制御すると共に、
　前記検出手段が、前記検出抵抗への電圧を前記閾値と比較するコンパレータと、コンパレータの信号が前記所定時間以上の間変化しなかったことを検出し、前記駆動信号をオフさせるための手段、とから成る。
　また好ましくは、前記第１のトランジスタがオンしている期間に、前記第４のトランジスタがオン／オフし、前記第３のトランジスタがオンしている期間に、前記第２のトランジスタがオン／オフするように、前記第１及び第３のトランジスタがオンするデューテイ比を、各々、第２及び第４のトランジスタがオンするデューテイ比よりも大きくする。なお第１のトランジスタのオンのデューテイ比と、第３のトランジスタのオンのデューテイ比を等しくする必要はない。また同様に、第２のトランジスタのオンのデューテイ比と、第４のトランジスタのオンのデューテイ比を等しくする必要もない。
　グラウンドショートが生じると検出抵抗への電流は小さくなるが、誘導負荷では制御信号に対し電流の応答が遅れるため、正常な状態でも検出抵抗への電流が小さいことがある。そこで検出抵抗への電圧が所定時間以上継続してグラウンドショート検出用の閾値以下である際に、グラウンドショートを検出すると、誘導負荷でもグラウンドショートを正確に検出できる。しかしこのようにすると、グラウンドショートの検出に遅れが生じる。そこで保護抵抗を設け、グラウンドショートの過電流により、第１や第３のトランジスタのソースやエミッタの電位を低下させて、第１や第３のトランジスタの電流を制限し、破壊までの時間を長くする。以上のようにして抵抗ブリッジでの検出精度の低下や、差動増幅回路によるコスト増を避けながら、グラウンドショートを正確に検出しながら、第１や第３のトランジスタの破壊を防止する。
　また検出抵抗への電圧を閾値と比較するコンパレータと、コンパレータの信号が所定時間以上の間変化しなかったことを検出して駆動信号をオフさせるための手段とを用いると、簡単に検出手段を構成できる。
　さらに、第１のトランジスタがオンしている期間に、第４のトランジスタがオン／オフし、第３のトランジスタがオンしている期間に、第２のトランジスタがオン／オフするように、第１及び第３のトランジスタがオンするデューテイ比を、各々、第２及び第４のトランジスタがオンするデューテイ比よりも大きくすると、高電位側の第１及び第３のトランジスタは低電位側の第２及び第４のトランジスタよりも低速で良いため、部品コストを小さくできる。
実施例の駆動回路のブロック図 実施例の波形図で、1)はセット信号Setの波形を、2)はリセット信号Resetの波形を示し、3)は高電位側のセット用FETのゲート信号Suの波形を示し、4)は高電位側リセット用FETのゲート信号Ruの波形を示し、5)は低電位側のセット用FETのゲート信号Sdの波形を示し、6)は低電位側リセット用FETのゲート信号Rdの波形を示し、7)は地絡検出用コンパレータの信号示す。 実施例での検出抵抗を流れる電流の波形図で、1)は低電位側FETへのゲート信号を、2)は検出抵抗を流れる電流を、3)はコンパレータの信号を示す。 従来例の駆動回路のブロック図
符号の説明
２　駆動回路　　４　ゲートアレイ　　６　個別回路　　８，９　駆動IC
１０　フリップフロップアレイ　　１２　コイル　　１４～１７　FET
２０，２１　FET　　２２　コンパレータ　　４０，４１　バッファ　　
４２　差動アンプ
R1～R18　抵抗　　C1～C4　コンデンサ　　Vcc,Vcc2　電源
　以下にこの発明の最適実施例を示す。
　図１～図３に、誘導負荷の駆動回路２を示す。図１の４はゲートアレイで、マイクロプロセッサなどでも良く、６は個別回路で、コイル１２毎に設け、８，９は個別回路６を駆動するための駆動ICで、例えば数十個の個別回路６を並列に駆動する。また個別回路６はコンパレータ２２から地絡の検出信号を出力し、ゲートアレイ４に設けたフリップフロップアレイ１０に入力して、地絡を検出すると駆動回路２を停止させる。
　個別回路６において、１２はコイルで、ここではソレノイドのコイルとするが、コイル単体でも、ブラシレスモータのコイルなどでも良い。１４～１７はスイッチング用のFETで、このうちFET１４，１５は電源Vccに合わせた高耐圧のFET、FET１６，１７は低耐圧のFETで、スイッチング時間はFET１６，１７の方が、FET１４，１５よりも短い。FET１４，１６を直列に、電源Vcc側の保護抵抗R1とグラウンド側の検出抵抗R2との間に配置し、FET１５，１７を直列に保護抵抗R1と検出抵抗R2との間に配置する。そしてFET１４，１６の中間点とFET１５，１７の中間点との間にコイル１２を配置する。SはFET１４，１５のソースを、Dはドレインを、Gはゲートを表す。
　FET２０はFET１４を駆動し、FET２１はFET１５を駆動する。FET１６，１７は駆動IC９で直接駆動する。R4～R7は、FET１４，１５へのゲート信号Gの電位を定めるための抵抗である。R3はコンパレータ２２の入力側の抵抗、C1はコンデンサ、R8，R9はコンパレータ２２の基準電位を生成するための抵抗である。なお電源Vccは例えば30Vあるいは12Vなどとし、電源Vcc2は5Vあるいは3Vなどとするが、電源Vcc2を設けず、電源Vccのみとしても良い。また保護抵抗R1や検出抵抗R2は例えば0.1～10Ω程度の抵抗とする。
　駆動回路２は横編機での編地の引き下げ装置のアクチュエータに組み込み、例えばコイル１２を内蔵したソレノイドにより、編地を引き下げるための爪や係止部材などを動作させる。そしてコイル１２はソレノイドの状態を切り替える時のみでなく、ソレノイドの状態を切り替えた後も通電し、かつソレノイドを出位置（Set）に切り替えるときも没位置（Reset）に切り替えるるときも、共に通電する。引き下げ装置では、個別回路６を数十個程度並列に配置し、ゲートアレイ４と駆動IC８，９で制御する。なお駆動回路２は横編機での編地の引き下げ装置以外に、横編機でのキャリアの連行制御用のソレノイドや、キャリッジでのカムの駆動用のソレノイドなどに用いることができる。またこれ以外にブラシレスモータのコイル駆動などに用いることができる。
　図２に、個別回路６での駆動波形を示す。図２の1)は、コイル１２にFET１４側からFET１７側へ通電して、ソレノイドを出位置にセットするためのセット信号の波形を、2)はFET１５からFET１６側へ通電して、ソレノイドをリセットするためのリセット信号の波形を示す。セット信号やリセット信号は、駆動IC８，９の内部での仮想的な信号である。図２の3)はFET１４のゲートへ加える信号Suの波形を、4)はFET１５のゲートに加える信号Ruの波形を示す。実施例では信号Su，Ruの幅を信号Setや信号Resetの幅よりも短くしているが、これらの幅を等しくしても良い。図２の5)はFET１７のゲートに加える信号Sdの波形を、6)はFET１６のゲートに加える信号Rdの波形を示す。3)～6)の信号は、実際にはアクテイブロウの信号であるが、ここではアクテイブハイのように示す。
　信号Su，Sdが共にハイで、コイル１２にはセット用の電流が流れ、信号Ru，Rdが共にハイでリセット用の信号が流れる。またコイル１２はチョッピング制御され、誘導負荷のため電流が安定するまでの立ち上がりが遅いので、信号Sd，Rdはいずれも当初はデューテイ比を高くし、次いでデューテイ比を小さくし、信号Su，Ruがロウの期間ではデューテイ比を例えば０にする。そしてこれらに対応するコンパレータ２２の出力波形を図２の7)に示す。なおこの波形は地絡が無い際の波形である。
　図３の1)にFET１６，１７のゲート信号と検出抵抗R2を流れる電流、並びにコンパレータ２２の出力波形を示す。ゲート信号をオンさせるデューテイ比は当初は高く、その後小さくし、コイル１２はFET１４～１７の切り替えに対する応答が遅いので、図３の2)のように電流が流れ、地絡がなければ同じ電流が検出抵抗R2を流れる。そして図３の2)の１点鎖線で示すように、コンパレータ２２の閾値を定めると、コンパレータの出力は図３の3)のように変化する。ここでFET１６，１７が共にオフしている場合、コンパレータの出力はハイに保たれ、またFET１６もしくは１７がオンしていても、コイル１２の状態を切り替えてからの時間が短い間は、検出抵抗R2を流れる電流が小さい。
　そこでコイル１２の状態を切り替えてから、検出抵抗R2を流れる電流が閾値以上となるまでの時間よりも長い時間をT1とする。またこの時間はFET１６，１７をスイッチング制御する際の１周期よりも長い時間とする。そして時間T1の間コンパレータ２２が一度もロウを出力しない場合、即ち時間T1の間にコンパレータ２２の状態が変化しない場合、個別回路６に異常があるものとする。
　図１に戻り実施例の動作を説明する。ソレノイドをセットする場合、FET１４とFET１７を図２の波形でオンさせる。ソレノイドをリセットする場合はFET１５とFET１６とを動作させる。ここでソレノイドを組み付ける際に配線がショートして地絡が生じる、あるいは組み付け後に何らかの原因で地絡が生じると、FET１４もしくはFET１５に過電流が流れる。地絡が発生する点を図１のP1，P2で示す。例えば点P1で地絡が発生した場合、FET１４に過電流が流れ、破壊される。また点P2で地絡が発生した場合、FET１５に過電流が流れて破壊される。FET１４，１５が破壊されるまでの時間を、地絡の検出周期T1よりも長くするため、保護抵抗R1を設ける。地絡が生じると、保護抵抗R1のためにFET１４，１５のソース電位が低下し、ゲート電位との差が小さくなる。このためFET１４，１５を流れる電流が制限され、破壊までの時間を前記の周期T1よりも長くできる。
　地絡が生じると検出抵抗R2を流れる電流がほぼ０となる。正常時は検出抵抗R2の電圧はFET１６，１７のオン／オフと同期して変化するが、この変化が小さくなる。そしてこのことをコンパレータ２２で検出する。なお検出用の閾値を抵抗R8，R9で定めるが、抵抗に代えてツェナーダイオードなどで閾値を発生させても良い。次に前記の周期T1の間、コンパレータ２２が一度もロウに変化しなかったことを、ゲートアレイ４のフリップフロップアレイ１０で検出する。例えばフリップフロップアレイ１０に個別回路６毎にフリップフロップ回路を設け、コンパレータ２２からのロウ信号でフリップフロップ回路をセットする。そして周期T1毎に、フリップフロップ回路の出力をチェックし、次いでフリップフロップ回路をリセットすれば、地絡の有無を検出できる。地絡を検出すると例えば横編機を停止させ、異常を表示すると共に、全ての個別回路６の駆動を停止して、FET１４～１７の破壊を防止する。
　実施例では以下の効果が得られる。
(1)　地絡の検出に図４の抵抗ブリッジを用いないので、抵抗のばらつきによる誤差がない。
(2)　地絡の検出に差動増幅回路を用いる必要がない。
(3)　これらのため、小規模な回路で高精度に地絡を検出でき、地絡の検出コストを小さくできる。
(4)　FET１４，１５の破壊時間よりも短く、かつソレノイドの切り替えに対するコイル電流の応答時間程度の時間T1の間に、１回もコンパレータ２２がロウ側に動作しなかったことから地絡を検出する。このためFET１４～１７でコイル１２をスイッチング制御しても正確に地絡を検出できる。
(5)　地絡を検出するのに最大でT1の時間が必要なので、保護抵抗R1により地絡時の過電流を制限することにより、FET１４，１５の破壊時間を周期T1よりも長くする。
　実施例では横編機の引き下げ装置への応用を示したが、駆動回路２の用途自体は任意である。また実施例ではスイッチとしてFETスイッチ１４～１７を用いたが、バイポーラトランジスタなどをスイッチに用いてもよい。その場合、実施例での、FET１４，１５のゲートの位置にPNPバイポーラトランジスタのベースを、ソースの位置にエミッタを、ドレインの位置にコレクタを配置する。実施例でFET１４，１５を幅の広いパルスで駆動し、FET１６，１７を幅の狭いパルスで駆動しているのは、高耐圧のFET１４，１５での寄生容量などの影響を小さくするためである。そこでFET１４，１５を高速FETとする場合、例えばFET１４，１５に幅の狭いパルスを加え、FET１６，１７に幅の広いパルスを加えても良い。実施例ではコイル１２をスイッチング制御しているが、これに限るものではない。
　

Claims (3)

  1. 直列に接続した第１及び第２のトランジスタの中間点と、直列に接続した第３及び第４のトランジスタの中間点との間に、誘導負荷を配置し、
    　前記第１及び第３のトランジスタのソースまたはエミッタと直流電源との間に保護抵抗を、前記第２及び第４のトランジスタの低電位側とグラウンドとの間に検出抵抗を配置すると共に、
    　前記第１及び第３のトランジスタを、それらのゲートもしくはベースに各々一定電位の駆動信号を入力することにより駆動する駆動手段と、
    　前記誘導負荷への通電時に、前記検出抵抗への電圧が所定時間以上継続してグラウンドショート検出用の閾値以下である際に、前記駆動手段からの駆動信号をオフさせるための検出手段を設けた、誘導負荷の駆動回路。
  2. 前記第１～第４のトランジスタを各々オン／オフさせることにより、前記誘導負荷をスイッチング制御すると共に、
    　前記検出手段が、前記検出抵抗への電圧を前記閾値と比較するコンパレータと、コンパレータの信号が前記所定時間以上の間変化しなかったことを検出し、前記駆動信号をオフさせるための手段、とから成ることを特徴とする、請求項１の誘導負荷の駆動回路。
  3. 前記第１のトランジスタがオンしている期間に、前記第４のトランジスタがオン／オフし、前記第３のトランジスタがオンしている期間に、前記第２のトランジスタがオン／オフするように、前記第１及び第３のトランジスタがオンするデューテイ比を、各々、第２及び第４のトランジスタがオンするデューテイ比よりも大きくしたことを特徴とする、請求項１または２の誘導負荷の駆動回路。
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