JP5436230B2 - 誘導負荷の駆動回路 - Google Patents

Description

この発明はソレノイドやモータ、コイルなどの誘導負荷の駆動回路に関し、特に誘導負荷の周囲での地絡の検出に関する。

特許文献１：日本特開平１１−８１１０５は、横編機等の編機での編地の引き下げ装置を開示している。横編機では編成した編地をニードルベッドの下側に引き下げる。ニードルベッドのラッキングや、ニードルベッド上の編地の移動などに対応するため、特開平１１−８１１０５は、編地内の位置毎に独立して引き下げを解除できる引き下げ装置を開示している。引き下げのオン／オフにはソレノイドを用い、例えば数十個のソレノイドを並列に制御し、編地内の位置に応じて引き下げを行いあるいは解除する。

特許文献２：日本実公昭６２−６６６３は誘導負荷の駆動回路を開示している。４個のスイッチでＨ字状のブリッジを構成し、ブリッジのＨ字の横方向の辺にコイルを配置する。そしてブリッジの対角の２個のスイッチを同時にオンさせて、コイルに電流を加える。このようにすると、ブリッジの左上から右下へ電流を流す場合と、右上から左下へ電流を流す場合とで、双方向にコイルに電流を加えることができる。この回路は、ソレノイドをセットする場合にもリセットする場合にも電流を加える場合に適しており、またブラシレスモータの駆動でコイルに双方向の電流を流す場合にも適している。

ソレノイドなどの誘導負荷を駆動する場合、地絡（グラウンドへのショート）を検出する必要があり、特許文献３：日本特開２００５−２１０８７１の図５は代表的な検出回路を示している。この回路では、直流電源とコイルを組み込んだブリッジとの間に検出抵抗を配置し、地絡によって過電流が流れると検出抵抗への電圧が増すことを検出する。このような回路例を図４に示す。１２はコイルで、第１のFET１４と第２のFET１６の中点と、第３のFET１５と第４のFET１７の中点との間に配置する。S1〜S4はFET１４〜１７へのゲート信号である。R8〜R18は抵抗であり、この内R10が検出抵抗で、R8,R9はコンパレータ２２の基準電位を作るための抵抗である。Vccは12Vや30Vなどのコイル１２の電源で、Vcc2は5Vなどの電源である。４０，４１はバッファ、４２は差動アンプである。ここで地絡が生じると、過電流により第１や第２のFET１４，１５が破壊されるので、検出抵抗R10の電圧を監視する。

図４の回路では、抵抗R11〜R14のばらつきによって、検出精度が低下する。次にバッファ４０，４１と差動アンプ４２とからなら差動増幅回路が必要で、コイル１２を数十個並列に駆動するため、無視できないコストが生じる。そこで発明者は、誘導負荷の地絡を小規模な回路で検出することを検討し、この発明に到った。
日本特開平１１−８１１０５ 日本実公昭６２−６６６３ 日本特開２００５−２１０８７１

この発明の課題は、簡単で低コストな回路により、グラウンドショートを検出すると共に、駆動用のトランジスタの破壊を防止することにある。

この発明の誘導負荷の駆動回路では、直列に接続した第１及び第２のトランジスタの中間点と、直列に接続した第３及び第４のトランジスタの中間点との間に配置した誘導負荷と、
前記第１及び第３のトランジスタのソースまたはエミッタと直流電源との間に配置した保護抵抗と、
前記第２及び第４のトランジスタの低電位側とグラウンドとの間に配置した、前記誘導負荷とグラウンド側との間のグランドショートを検出するための検出抵抗と、
記第１及び第３のトランジスタを、それらのゲートもしくはベースに各々一定電位の駆動信号を入力することにより駆動する第１の駆動手段と、
前記第２及び第４のトランジスタを駆動する第２の駆動手段とを設けて、
前記第１のトランジスタがオンしている期間に、前記第４のトランジスタを複数回オン／オフさせ、前記第３のトランジスタがオンしている期間に、前記第２のトランジスタを複数回オン／オフさせるように、前記第１の駆動手段と前記第２の駆動手段とで前記第１〜第４のトランジスタを駆動し、
前記誘導負荷への通電時に、前記第２及び第４のトランジスタのオン／オフの周期よりも長い所定時間の間、前記検出抵抗への電圧が継続してグラウンドショート検出用の閾値以下である際に、駆動回路をオフさせるための検出手段を設ける。
なお第１及び第３のトランジスタの、ゲートやベースの駆動信号は、同じ電位である必要はない。また第２や第４のトランジスタでのソースやエミッタの位置は、検出抵抗側でも誘導負荷側でも良い。

好ましくは、前記所定時間の間に、前記第２及び第４のトランジスタが複数回オン／オフする。
また好ましくは、前記第２のトランジスタがオンするディーテイ比を、前記第１のトランジスタがオンする時間幅の初期では大きく後期では小さくし、
前記第４のトランジスタがオンするディーテイ比を、前記第３のトランジスタがオンする時間幅の初期では大きく後期では小さくする。
より好ましくは、前記第１及び第３のトランジスタが相対的に高耐圧で低速のトランジスタで、前記第２及び第４のトランジスタが相対的に低耐圧で高速のトランジスタである。
好ましくは、前記誘導負荷がソレノイドのコイルである。
特に好ましくは、前記ソレノイドが、横編機での編地の引き下げ装置の、編地の引き下げ部材を動作させるソレノイドである。

グラウンドショートが生じると検出抵抗への電流は小さくなるが、誘導負荷では制御信号に対し電流の応答が遅れるため、正常な状態でも検出抵抗への電流が小さいことがある。そこで検出抵抗への電圧が所定時間以上継続してグラウンドショート検出用の閾値以下である際に、グラウンドショートを検出すると、誘導負荷でもグラウンドショートを正確に検出できる。しかしこのようにすると、グラウンドショートの検出に遅れが生じる。そこで保護抵抗を設け、グラウンドショートの過電流により、第１や第３のトランジスタのソースやエミッタの電位を低下させて、第１や第３のトランジスタの電流を制限し、破壊までの時間を長くする。以上のようにして抵抗ブリッジでの検出精度の低下や、差動増幅回路によるコスト増を避けながら、グラウンドショートを正確に検出しながら、第１や第３のトランジスタの破壊を防止する。

また検出抵抗への電圧を閾値と比較するコンパレータと、コンパレータの信号が所定時間以上の間変化しなかったことを検出して駆動信号をオフさせるための手段とを用いると、簡単に検出手段を構成できる。
さらに、第１のトランジスタがオンしている期間に、第４のトランジスタがオン／オフし、第３のトランジスタがオンしている期間に、第２のトランジスタがオン／オフするように、第１及び第３のトランジスタがオンするデューテイ比を、各々、第２及び第４のトランジスタがオンするデューテイ比よりも大きくすると、高電位側の第１及び第３のトランジスタは低電位側の第２及び第４のトランジスタよりも低速で良いため、部品コストを小さくできる。

実施例の駆動回路のブロック図 実施例の波形図で、1)はセット信号Setの波形を、2)はリセット信号Resetの波形を示し、3)は高電位側のセット用FETのゲート信号Suの波形を示し、4)は高電位側リセット用FETのゲート信号Ruの波形を示し、5)は低電位側のセット用FETのゲート信号Sdの波形を示し、6)は低電位側リセット用FETのゲート信号Rdの波形を示し、7)は地絡検出用コンパレータの信号示す。 実施例での検出抵抗を流れる電流の波形図で、1)は低電位側FETへのゲート信号を、2)は検出抵抗を流れる電流を、3)はコンパレータの信号を示す。 従来例の駆動回路のブロック図

符号の説明

２ 駆動回路 ４ ゲートアレイ ６ 個別回路 ８，９ 駆動IC
１０ フリップフロップアレイ １２ コイル １４〜１７ FET
２０，２１ FET ２２ コンパレータ ４０，４１ バッファ
４２ 差動アンプ
R1〜R18 抵抗 C1〜C4 コンデンサ Vcc,Vcc2 電源

以下にこの発明の最適実施例を示す。

図１〜図３に、誘導負荷の駆動回路２を示す。図１の４はゲートアレイで、マイクロプロセッサなどでも良く、６は個別回路で、コイル１２毎に設け、８，９は個別回路６を駆動するための駆動ICで、例えば数十個の個別回路６を並列に駆動する。また個別回路６はコンパレータ２２から地絡の検出信号を出力し、ゲートアレイ４に設けたフリップフロップアレイ１０に入力して、地絡を検出すると駆動回路２を停止させる。

個別回路６において、１２はコイルで、ここではソレノイドのコイルとするが、コイル単体でも、ブラシレスモータのコイルなどでも良い。１４〜１７はスイッチング用のFETで、このうちFET１４，１５は電源Vccに合わせた高耐圧のFET、FET１６，１７は低耐圧のFETで、スイッチング時間はFET１６，１７の方が、FET１４，１５よりも短い。FET１４，１６を直列に、電源Vcc側の保護抵抗R1とグラウンド側の検出抵抗R2との間に配置し、FET１５，１７を直列に保護抵抗R1と検出抵抗R2との間に配置する。そしてFET１４，１６の中間点とFET１５，１７の中間点との間にコイル１２を配置する。SはFET１４，１５のソースを、Dはドレインを、Gはゲートを表す。

FET２０はFET１４を駆動し、FET２１はFET１５を駆動する。FET１６，１７は駆動IC９で直接駆動する。R4〜R7は、FET１４，１５へのゲート信号Gの電位を定めるための抵抗である。R3はコンパレータ２２の入力側の抵抗、C1はコンデンサ、R8，R9はコンパレータ２２の基準電位を生成するための抵抗である。なお電源Vccは例えば30Vあるいは12Vなどとし、電源Vcc2は5Vあるいは3Vなどとするが、電源Vcc2を設けず、電源Vccのみとしても良い。また保護抵抗R1や検出抵抗R2は例えば0.1〜10Ω程度の抵抗とする。

駆動回路２は横編機での編地の引き下げ装置のアクチュエータに組み込み、例えばコイル１２を内蔵したソレノイドにより、編地を引き下げるための爪や係止部材などを動作させる。そしてコイル１２はソレノイドの状態を切り替える時のみでなく、ソレノイドの状態を切り替えた後も通電し、かつソレノイドを出位置（Set）に切り替えるときも没位置（Reset）に切り替えるるときも、共に通電する。引き下げ装置では、個別回路６を数十個程度並列に配置し、ゲートアレイ４と駆動IC８，９で制御する。なお駆動回路２は横編機での編地の引き下げ装置以外に、横編機でのキャリアの連行制御用のソレノイドや、キャリッジでのカムの駆動用のソレノイドなどに用いることができる。またこれ以外にブラシレスモータのコイル駆動などに用いることができる。

図２に、個別回路６での駆動波形を示す。図２の1)は、コイル１２にFET１４側からFET１７側へ通電して、ソレノイドを出位置にセットするためのセット信号の波形を、2)はFET１５からFET１６側へ通電して、ソレノイドをリセットするためのリセット信号の波形を示す。セット信号やリセット信号は、駆動IC８，９の内部での仮想的な信号である。図２の3)はFET１４のゲートへ加える信号Suの波形を、4)はFET１５のゲートに加える信号Ruの波形を示す。実施例では信号Su，Ruの幅を信号Setや信号Resetの幅よりも短くしているが、これらの幅を等しくしても良い。図２の5)はFET１７のゲートに加える信号Sdの波形を、6)はFET１６のゲートに加える信号Rdの波形を示す。3)〜6)の信号は、実際にはアクテイブロウの信号であるが、ここではアクテイブハイのように示す。

信号Su，Sdが共にハイで、コイル１２にはセット用の電流が流れ、信号Ru，Rdが共にハイでリセット用の信号が流れる。またコイル１２はチョッピング制御され、誘導負荷のため電流が安定するまでの立ち上がりが遅いので、信号Sd，Rdはいずれも当初はデューテイ比を高くし、次いでデューテイ比を小さくし、信号Su，Ruがロウの期間ではデューテイ比を例えば０にする。そしてこれらに対応するコンパレータ２２の出力波形を図２の7)に示す。なおこの波形は地絡が無い際の波形である。

図３の1)にFET１６，１７のゲート信号と検出抵抗R2を流れる電流、並びにコンパレータ２２の出力波形を示す。ゲート信号をオンさせるデューテイ比は当初は高く、その後小さくし、コイル１２はFET１４〜１７の切り替えに対する応答が遅いので、図３の2)のように電流が流れ、地絡がなければ同じ電流が検出抵抗R2を流れる。そして図３の2)の１点鎖線で示すように、コンパレータ２２の閾値を定めると、コンパレータの出力は図３の3)のように変化する。ここでFET１６，１７が共にオフしている場合、コンパレータの出力はハイに保たれ、またFET１６もしくは１７がオンしていても、コイル１２の状態を切り替えてからの時間が短い間は、検出抵抗R2を流れる電流が小さい。

そこでコイル１２の状態を切り替えてから、検出抵抗R2を流れる電流が閾値以上となるまでの時間よりも長い時間をT1とする。またこの時間はFET１６，１７をスイッチング制御する際の１周期よりも長い時間とする。そして時間T1の間コンパレータ２２が一度もロウを出力しない場合、即ち時間T1の間にコンパレータ２２の状態が変化しない場合、個別回路６に異常があるものとする。

図１に戻り実施例の動作を説明する。ソレノイドをセットする場合、FET１４とFET１７を図２の波形でオンさせる。ソレノイドをリセットする場合はFET１５とFET１６とを動作させる。ここでソレノイドを組み付ける際に配線がショートして地絡が生じる、あるいは組み付け後に何らかの原因で地絡が生じると、FET１４もしくはFET１５に過電流が流れる。地絡が発生する点を図１のP1，P2で示す。例えば点P1で地絡が発生した場合、FET１４に過電流が流れ、破壊される。また点P2で地絡が発生した場合、FET１５に過電流が流れて破壊される。FET１４，１５が破壊されるまでの時間を、地絡の検出周期T1よりも長くするため、保護抵抗R1を設ける。地絡が生じると、保護抵抗R1のためにFET１４，１５のソース電位が低下し、ゲート電位との差が小さくなる。このためFET１４，１５を流れる電流が制限され、破壊までの時間を前記の周期T1よりも長くできる。

地絡が生じると検出抵抗R2を流れる電流がほぼ０となる。正常時は検出抵抗R2の電圧はFET１６，１７のオン／オフと同期して変化するが、この変化が小さくなる。そしてこのことをコンパレータ２２で検出する。なお検出用の閾値を抵抗R8，R9で定めるが、抵抗に代えてツェナーダイオードなどで閾値を発生させても良い。次に前記の周期T1の間、コンパレータ２２が一度もロウに変化しなかったことを、ゲートアレイ４のフリップフロップアレイ１０で検出する。例えばフリップフロップアレイ１０に個別回路６毎にフリップフロップ回路を設け、コンパレータ２２からのロウ信号でフリップフロップ回路をセットする。そして周期T1毎に、フリップフロップ回路の出力をチェックし、次いでフリップフロップ回路をリセットすれば、地絡の有無を検出できる。地絡を検出すると例えば横編機を停止させ、異常を表示すると共に、全ての個別回路６の駆動を停止して、FET１４〜１７の破壊を防止する。

実施例では以下の効果が得られる。
(1) 地絡の検出に図４の抵抗ブリッジを用いないので、抵抗のばらつきによる誤差がない。
(2) 地絡の検出に差動増幅回路を用いる必要がない。
(3) これらのため、小規模な回路で高精度に地絡を検出でき、地絡の検出コストを小さくできる。
(4) FET１４，１５の破壊時間よりも短く、かつソレノイドの切り替えに対するコイル電流の応答時間程度の時間T1の間に、１回もコンパレータ２２がロウ側に動作しなかったことから地絡を検出する。このためFET１４〜１７でコイル１２をスイッチング制御しても正確に地絡を検出できる。
(5) 地絡を検出するのに最大でT1の時間が必要なので、保護抵抗R1により地絡時の過電流を制限することにより、FET１４，１５の破壊時間を周期T1よりも長くする。

実施例では横編機の引き下げ装置への応用を示したが、駆動回路２の用途自体は任意である。また実施例ではスイッチとしてFETスイッチ１４〜１７を用いたが、バイポーラトランジスタなどをスイッチに用いてもよい。その場合、実施例での、FET１４，１５のゲートの位置にPNPバイポーラトランジスタのベースを、ソースの位置にエミッタを、ドレインの位置にコレクタを配置する。実施例でFET１４，１５を幅の広いパルスで駆動し、FET１６，１７を幅の狭いパルスで駆動しているのは、高耐圧のFET１４，１５での寄生容量などの影響を小さくするためである。そこでFET１４，１５を高速FETとする場合、例えばFET１４，１５に幅の狭いパルスを加え、FET１６，１７に幅の広いパルスを加えても良い。実施例ではコイル１２をスイッチング制御しているが、これに限るものではない。

Claims (6)

1. 直列に接続した第１及び第２のトランジスタの中間点と、直列に接続した第３及び第４のトランジスタの中間点との間に配置した誘導負荷と、
   前記第１及び第３のトランジスタのソースまたはエミッタと直流電源との間に配置した保護抵抗と、
   前記第２及び第４のトランジスタの低電位側とグラウンドとの間に配置した、前記誘導負荷とグラウンド側との間のグランドショートを検出するための検出抵抗と、
   前記第１及び第３のトランジスタを、それらのゲートもしくはベースに各々一定電位の駆動信号を入力することにより駆動する第１の駆動手段と、
   前記第２及び第４のトランジスタを駆動する第２の駆動手段とを設けて、
   前記第１のトランジスタがオンしている期間に、前記第４のトランジスタを複数回オン／オフさせ、前記第３のトランジスタがオンしている期間に、前記第２のトランジスタを複数回オン／オフさせるように、前記第１の駆動手段と前記第２の駆動手段とで前記第１〜第４のトランジスタを駆動し、
   前記誘導負荷への通電時に、前記第２及び第４のトランジスタのオン／オフの周期よりも長い所定時間の間、前記検出抵抗への電圧が継続してグラウンドショート検出用の閾値以下である際に、駆動回路をオフさせるための検出手段を設けた、誘導負荷の駆動回路。
2. 前記所定時間の間に、前記第２及び第４のトランジスタが複数回オン／オフすることを特徴とする、請求項１の誘導負荷の駆動回路。
3. 前記第２のトランジスタがオンするディーテイ比を、前記第１のトランジスタがオンする時間幅の初期では大きく後期では小さくし、
   前記第４のトランジスタがオンするディーテイ比を、前記第３のトランジスタがオンする時間幅の初期では大きく後期では小さくしたことを特徴とする、請求項１の誘導負荷の駆動回路。
4. 前記第１及び第３のトランジスタが相対的に高耐圧で低速のトランジスタで、前記第２及び第４のトランジスタが相対的に低耐圧で高速のトランジスタであることを特徴とする、請求項３の誘導負荷の駆動回路。
5. 前記誘導負荷がソレノイドのコイルであることを特徴とする、請求項１〜４のいずれかの誘導負荷の駆動回路。
6. 前記ソレノイドが、横編機での編地の引き下げ装置の、編地の引き下げ部材を動作させるソレノイドであることを特徴とする、請求項５の誘導負荷の駆動回路。

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