CN102067422B

CN102067422B - 电感负载的驱动电路

Info

Publication number: CN102067422B
Application number: CN200980105683.4A
Authority: CN
Inventors: 高下彰志
Original assignee: Shima Seiki Mfg Ltd
Current assignee: Shima Seiki Mfg Ltd
Priority date: 2008-02-19
Filing date: 2009-02-16
Publication date: 2014-03-26
Anticipated expiration: 2029-02-16
Also published as: EP2246968A1; EP2246968B1; JPWO2009104535A1; JP5436230B2; CN102067422A; WO2009104535A1; EP2246968A4

Abstract

在串联连接的第一及第二晶体管的中间点与串联连接的第三及第四晶体管的中间点之间配置电感负载。在第一及第三晶体管的源极或发射极与直流电源之间配置保护电阻，在第二及第四晶体管的低电位侧与大地之间配置检测电阻，向第一及第三晶体管的门极或基极分别输入一定电位的驱动信号，从而驱动第一及第三晶体管。向电感负载通电时，在施加于检测电阻的电压持续规定时间以上处于对地短路检测用的阈值以下时，使来自驱动单元的驱动信号断开。以简单的电路防止对地短路造成的第一及第三晶体管的破坏。

Description

电感负载的驱动电路

技术领域

本发明涉及螺线管或电动机、线圈等电感负载的驱动电路，特别是涉及在电感负载周围的接地的检测。

背景技术

专利文献1：日本特开平11－81105公开了横机等针织机上的针织物下拉装置。在横机上将编织后的针织物向针床的下侧下拉。为了应对针床的横移、针床上的针织物的移动等，日本特开平11－81105公开了能够在针织物内的每个位置独立解除下拉的下拉装置。在下拉的开／关中使用螺线管，例如并联控制数十个的螺线管，对应于针织物内的位置进行或解除下拉。

专利文献2：日本实公昭62－6663公开了电感负载的驱动电路。用4个开关构成H字状的电桥，在电桥的H字的横方向的边上配置线圈。而且使电桥的对角的2个开关同时导通，对线圈施加电流。于是，在从电桥的左上向右下流过电流的情况、和从右上向左下流过电流的情况下，能够在双方向对线圈施加电流。该电路适于在将螺线管置位的情况下和将螺线管复位的情况下都对其施加电流的情况，也适于通过无刷电动机的驱动在线圈上流过双方向的电流的情况。

在驱动螺线管等电感负载时，需要检测接地（向大地的短路），专利文献3：日本特开2005－210871的图5表示了代表性的检测电路。该电路中，在直流电源和组入了线圈的电桥之间配置检测电阻，通过接地流过过电流时，检测出施加于检测电阻的电压增加。这种电路例子如图4所示。12是线圈，配置在第一FET14和第二FET16的中点、及第三FET15和第四FET17的中点之间。S1～S4是向FET14～17的门信号。R8～R18是电阻，其中R10是检测电阻，R8、R9是用于形成比较器22的基准电位的电阻。Vcc是12V、30V等的线圈12的电源，Vcc2是5V等的电源。40、41是缓冲器，42是差动放大器。此处若产生接地，则由于过电流第一及第二FET14、15被破坏，因此监视检测电阻R10的电压。

图4的电路中，由于电阻R11～R14的偏差，检测精度下降。再者，需要缓冲器40、41和差动放大器42组成的差动放大电路，并联驱动数十个线圈12，因此产生不能忽视的成本。因此，本发明人研究了通过小规模的电路检测电感负载的接地的技术，创立了本发明。

专利文献1:日本特开平11－81105

专利文献2:日本实公昭62－6663

专利文献3:日本特开2005－210871

发明内容

本发明的课题是，通过简单且低成本的电路，检测出对地短路并且防止驱动用的晶体管的破坏。

在本发明的电感负载的驱动电路中，在串联连接的第一及第二晶体管的中间点与串联连接的第三及第四晶体管的中间点之间配置电感负载，

在所述第一及第三晶体管的源极或发射极与直流电源之间配置保护电阻，在所述第二及第四晶体管的低电位侧与大地之间配置检测电阻，并且，设有：

驱动单元，向所述第一及第三晶体管的门极或基极分别输入一定电位的驱动信号，从而驱动所述第一及第三晶体管；及

检测单元，向所述电感负载通电时，在施加于所述检测电阻的电压持续规定时间以上处于对地短路检测用的阈值以下时，使来自所述驱动单元的驱动信号断开。

此外，第一及第三晶体管的门极及基极的驱动信号不需要为相同电位。第二及第四晶体管上的源极及发射极的位置既可以在检测电阻侧也可以在电感负载侧。

优选的是，通过分别使所述第一～第四晶体管导通／截止，来对所述电感负载进行开关控制，并且，

所述检测单元包括将施加于所述检测电阻的电压与所述阈值进行比较的比较器、和检测出比较器的信号在所述规定时间以上的期间未发生变化而使所述驱动信号断开的单元。

优选的是，以在所述第一晶体管导通的期间使所述第四晶体管导通／截止、在所述第三晶体管导通的期间使所述第二晶体管导通／截止的方式，使所述第一及第三晶体管导通的占空比分别比第二及第四晶体管导通的占空比大。另外，不需要使第一晶体管导通的占空比与第三晶体管导通的占空比相等。此外同样地，也不需要使第二晶体管导通的占空比和第四晶体管导通的占空比相等。

发明效果

若发生对地短路则向检测电阻的电流减小，但电感负载中相对于控制信号电流的响应较慢，因此即使在正常状态下有时向检测电阻的电流较小。因此，若在施加于检测电阻的电压持续规定时间以上处于对地短路检测用的阈值以下时检测出对地短路，则对于电感负载也能够正确地检测出对地短路。但是这样处理时，对地短路的检测中产生延迟。因此设置保护电阻，通过对地短路的过电流，使第一、第三晶体管的源极、发射极的电位下降，限制第一及第三晶体管的电流，延长破坏前的时间。如以上处理，避免了电阻电桥中的检测精度的下降、差动放大电路引起的成本增加，并且正确地检测出对地短路，同时防止了第一及第三晶体管的破坏。

此外，若使用将施加于检测电阻的电压与阈值进行比较的比较器、和用于检测出比较器的信号在规定时间以上的期间未发生变化而使驱动信号断开的单元，则能够简单地构成检测单元。

进而，若以在第一晶体管导通的期间使第四晶体管导通／截止、在第三晶体管导通的期间使第二晶体管导通／截止的方式，使第一及第三晶体管导通的占空比分别比第二及第四晶体管导通的占空比大，则高电位侧的第一及第三晶体管可以比低电位侧的第二及第四晶体管响应慢，因此能够减小部件成本。

附图说明

图1是实施例的驱动电路的框图。

图2是实施例的波形图，1）表示置位信号Set的波形，2）表示复位信号Reset的波形，3）表示高电位侧的置位用FET的门信号Su的波形，4）表示高电位侧复位用FET的门信号Ru的波形，5）表示低电位侧的置位用FET的门信号Sd的波形，6）表示低电位侧复位用FET的门信号Rd的波形，7）表示对地短路检测用比较器的信号。

图3是流过实施例的检测电阻的电流的波形图，1）表示向低电位侧FET的门信号，2）表示流过检测电阻的电流，3）表示比较器的信号。

图4是现有例的驱动电路的框图。

标号说明

2 驱动电路 4 门阵列 6 单独电路 8，9 驱动IC

10 触发器阵列 12 线圈 14～17 FET

20，21 FET 22 比较器 40，41 缓冲器

42 差动放大器

R1～R18 电阻 C1～C4 电容器 Vcc，Vcc2 电源

具体实施方式

以下展示本发明的最佳实施例。

实施例

图1～图3表示电感负载的驱动电路2。图1的4是门阵列，也可以是微处理器等，6是单独电路，对每个线圈12设置，8、9是用于驱动单独电路6的驱动IC，例如并联地驱动数十个单独电路6。单独电路6从比较器22输出对地短路的检测信号，向设于门阵列4的触发器阵列10输入，检测出对地短路时使驱动电路2停止。

单独电路6中，12是线圈，此处设定为螺线管的线圈，但也可以是线圈单体、或无刷电动机的线圈等。14～17是开关用的FET，其中FET14、15是适合电源Vcc的高耐压的FET，FET16、17是低耐压的FET，开关时间是FET16、17比FET14、15短。将FET14、16串联地配置在电源Vcc侧的保护电阻R1和大地侧的检测电阻R2之间，将FET15、17串联地配置在保护电阻R1和检测电阻R2之间。而且在FET14、16的中间点和FET15、17的中间点之间配置线圈12。S表示FET14、15的源极，D表示漏极，G表示门极。

FET20驱动FET14，FET21驱动FET15。FET16、17由驱动IC9直接驱动。R4～R7是用于确定向FET14、15的门信号G的电位的电阻。R3是比较器22的输入侧的电阻，C1是电容器，R8、R9是用于生成比较器22的基准电位的电阻。另外，设定电源Vcc为例如30V或12V等，设定电源Vcc2为5V或3V等，但也可以不设置电源Vcc2而仅设定电源Vcc。保护电阻R1、检测电阻R2例如设定为0.1～10Ω程度的电阻。

驱动电路2组入横机上的针织物下拉装置的促动器中，例如通过内置有线圈12的螺线管，使用于下拉针织物的爪部或卡定部材等动作。而且，线圈12不仅在切换螺线管的状态时通电，在切换螺线管的状态后也通电，并且在将螺线管切换到出现位置（Set）时和切换到沉没位置（Reset）时均通电。下拉装置中，并联配置数十个程度的单独电路6，通过门阵列4和驱动IC8、9进行控制。此外，驱动电路2除了用于横机上的针织物下拉装置以外，还能够用于横机上的导纱器的连动控制用的螺线管、三角座滑架上的三角的驱动用的螺线管等。除此以外还能够用于无刷电动机的线圈驱动等。

图2表示单独电路6中的驱动波形。图2的1）表示用于在线圈12中从FET14侧向FET17侧通电而将螺线管置位于出现位置的置位信号的波形，2）表示用于从FET15向FET16侧通电而将螺线管复位的复位信号的波形。置位信号及复位信号是在驱动IC8、9的内部的假想的信号。图2的3）表示向FET14的门极施加的信号Su的波形，4）表示向FET15的门极施加的信号Ru的波形。实施例中设定信号Su、Ru的宽度比信号Set及信号Reset的宽度短，但也可以使这些宽度相等。图2的5）表示对FET17的门极施加的信号Sd的波形，6）表示对FET16的门极施加的信号Rd的波形。3）～6）的信号实际上是低电平有效的信号，但此处表示成高电平有效。

信号Su、Sd均为高，则线圈12中流过置位用的电流，信号Ru、Rd均为高，则流过复位用的信号。线圈12被断续开关控制，由于电感负载而在电流稳定前的上升较迟，因此信号Sd、Rd均在最初使占空比较高，然后使占空比减小，在信号Su、Ru为低的期间使占空比例如为0。而且与这些对应的比较器22的输出波形如图2的7）所示。该波形为没有接地时的波形。

图3的1）表示FET16、17的门信号和流过检测电阻R2的电流、以及比较器22的输出波形。使门信号导通的占空比最初较高，然后将其减小，线圈12对于FET14～17的切换的响应较迟，因此如图3的2）所示流过电流，若没有接地则相同电流流过检测电阻R2。而且如图3的2）的单点划线所示，确定比较器22的阈值后，比较器的输出如图3的3）所示发生变化。此处FET16、17均截止时，比较器的输出被保持于高，即使FET16或17为导通，在切换线圈12的状态后的时间较短的期间，流过检测电阻R2的电流也较小。

因此设比从切换线圈12的状态到流过检测电阻R2的电流达到阈值以上的时间长的时间为T1。此外设定该时间为比对FET16、17进行开关控制时的一个周期长的时间。而且在时间T1期间比较器22一次也没有输出低的情况下、即时间T1期间比较器22的状态不发生变化的情况下，认为在单独电路6中存在异常。

回到图1说明实施例的动作。将螺线管置位时，通过图2的波形使FET14和FET17导通。将螺线管复位时使FET15和FET16工作。此处若在组装螺线管时配线短路而产生接地、或在组装后因某种原因而产生接地，则向FET14或FET15流过过电流。发生接地的点如图1的P1、P2所示。例如在点P1发生接地时，向FET14流过过电流而发生破坏。而在点P2发生接地时，向FET15流过过电流而发生破坏。为了使FET14、15被破坏前的时间比接地的检测周期T1长，设置保护电阻R1。发生接地时，由于保护电阻R1，FET14、15的源极电位下降，与门极电位的差减小。因此流过FET14、15的电流被限制，能够使破坏前的时间比上述周期T1长。

发生接地时流过检测电阻R2的电流大致变为0。正常时检测电阻R2的电压与FET16、17的导通／截止同步变化，但该变化变小。然后通过比较器22检测该情况。虽然用电阻R8、R9确定检测用的阈值，但也可以代替电阻而通过齐纳二极管等产生阈值。接着在上述的周期T1期间，通过门阵列4的触发器阵列10检测比较器22一次也没有变化为低的情况。例如在触发器阵列10中对每个单独电路6设置触发器电路，通过来自比较器22的低信号将触发器电路置位。然后若在每个周期T1检查触发器电路的输出、接着将触发器电路复位，则能够检测出有无接地。检测出接地时，例如使横机停止，显示异常，并且停止全部的单独电路6的驱动，防止FET14～17的破坏。

实施例中可得到以下的效果。

（1）由于在接地的检测中不使用图4的电阻电桥，因此没有电阻的偏差引起的误差。

（2）不需要在接地的检测中使用差动放大电路。

（3）由于上述原因，能够通过小规模的电路高精度地检测出接地，能够减小接地的检测成本。

（4）根据在比FET14、15的破坏时间短且对于螺线管切换的线圈电流的响应时间程度的时间T1期间、比较器22一次也没有向低侧动作的情况检测出接地。因此，即使通过FET14～17对线圈12进行开关控制，也能够正确地检测出接地。

（5）为了检测出接地最大需要T1的时间，因此通过保护电阻R1限制了接地时的过电流，从而使FET14、15的破坏时间比周期T1长。

实施例中展示了向横机的下拉装置的应用，但驱动电路2的用途本身是任意的。实施例中作为开关使用了FET开关14～17，但也可以将双极晶体管等用于开关。该情况下，在实施例中的FET14、15的门极的位置配置PNP双极晶体管的基极，在源极的位置配置发射极，在漏极的位置配置集电极。实施例中以宽幅的脉冲驱动FET14、15，以窄幅的脉冲驱动FET16、17，是为了减小高耐压的FET14、15中的寄生电容等的影响。因此设定FET14、15为高速FET时，例如也可以对FET14、15施加窄幅的脉冲，对FET16、17施加宽幅的脉冲。实施例中对线圈12进行开关控制，但不限于此。

Claims

1.一种电感负载的驱动电路，包括：

电感负载，在串联连接的第一及第二晶体管的中间点、与串联连接的第三及第四晶体管的中间点之间配置；

保护电阻，在所述第一及第三晶体管的源极或发射极与直流电源之间配置；

检测电阻，在所述第二及第四晶体管的低电位侧与大地之间配置，用于检测所述电感负载和大地侧之间的对地短路；

第一驱动单元，向所述第一及第三晶体管的门极或基极分别输入一定电位的驱动信号，从而驱动所述第一及第三晶体管；及

第二驱动单元，驱动所述第二及第四晶体管，

以在所述第一晶体管导通的期间使所述第四晶体管多次导通／截止、在所述第三晶体管导通的期间使所述第二晶体管多次导通／截止的方式，通过所述第一驱动单元和所述第二驱动单元驱动所述第一～第四晶体管，

还包括检测单元，在向所述电感负载通电时，施加于所述检测电阻的电压在比所述第二及第四晶体管的导通/截止的周期长的规定时间的期间持续处于对地短路检测用的阈值以下时，使驱动电路断开，

2.如权利要求1所述的电感负载的驱动电路，其特征在于，在所述规定时间的期间，所述第二及第四晶体管多次导通/截止。

3.如权利要求1所述的电感负载的驱动电路，其特征在于，

使所述第二晶体管导通的占空比在所述第三晶体管导通的时间宽度的初期较大而在后期较小，

使所述第四晶体管导通的占空比在所述第一晶体管导通的时间宽度的初期较大而在后期较小。

4.如权利要求3所述的电感负载的驱动电路，其特征在于，所述第一及第三晶体管为相对高耐压且低响应的晶体管，所述第二及第四晶体管为相对低耐压而高响应的晶体管。

5.如权利要求1～4的任一项所述的电感负载的驱动电路，其特征在于，所述电感负载为螺线管的线圈。

6.如权利要求5所述的电感负载的驱动电路，其特征在于，所述螺线管为横机上的针织物下拉装置的使针织物下拉部件动作的螺线管。