WO2008047522A1 - dispositif semi-conducteur en carbure de silicium et son procédé de fabrication - Google Patents

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WO2008047522A1
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low
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Tsutomu Yatsuo
Shinsuke Harada
Mitsuo Okamoto
Kenji Fukuda
Makoto Kato
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National Institute Of Advanced Industrial Science And Technology
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Definitions

  • the present invention relates to a structure of a low on-resistance, high voltage vertical MOSFET made of silicon carbide and a manufacturing method.
  • SiC single crystals have excellent physical properties compared to silicon (Si) single crystals, such as a wider band gap !, higher dielectric breakdown strength, and higher electron saturation drift velocity. . Therefore, by using SiC as a starting material, it is possible to fabricate a power semiconductor device with high breakdown voltage and low resistance that exceeds the limit of Si. In addition, SiC has the feature that an insulating layer can be formed by thermal oxidation like Si. Because of these factors, it is considered that a vertical MOSFET with high breakdown voltage and low on-resistance can be realized using SiC single crystal as a raw material.
  • SiC vertical MOSFET manufactured by the double ion implantation method channel mobility 5; smaller extremely than about 500 cm 2 / Vs of 10 cm 2 / Vs and Si D-MOSFET.
  • the problem is that the on-resistance is much higher than the theoretical value.
  • FIG. 7 is a sectional view of the unit cell.
  • a low-concentration n-type drift layer 2 is deposited on a high-concentration n-type substrate 1, and the surface of the n-type drift layer 2 is displayed.
  • a high concentration p-type gate layer 31 is formed on the surface by ion implantation, and a low concentration p-type layer 32 is further deposited thereon.
  • the surface portion of the low-concentration p-type layer 32 is selectively n-type source layers 51 and 52 by ion implantation, the gate electrode 7 through the gate oxide film 6, and the source electrode 9 through the interlayer insulating film 8. Are formed, and channel regions 11 and 12 are formed in the low-concentration p-type deposition layer 32 immediately below the gate oxide film 6.
  • An electron conduction path 40 that penetrates through the low-concentration p-type deposition layer 32 and reaches the n-type drift layer 2 is selectively formed by ion implantation of n-type impurities from the surface (hereinafter referred to as the following). This electron conduction path 40 is called “turn-back layer 40”).
  • the channel regions 11 and 12 are ion-implanted and formed in the low concentration p-type deposition layer, so that the conduction electrons can be obtained with high force and mobility, and the on-resistance can be obtained.
  • a small vertical MOSFET can be fabricated. Further, in the voltage blocking state, the vertical channel portion 24 is completely pinched off at a low voltage by the depletion layer extending laterally from the high-concentration P-type gate layer 31 to the low-concentration n-type drift layer 2, so that the channel region 1 1 And it has the characteristics that it can prevent the leakage of electric field to the gate oxide film etc. near 12 and can increase the source drain withstand voltage.
  • this conventional structure has a problem that it is difficult to achieve both high breakdown voltage and low on-resistance as described later. This is a force based on the difference in the lengths of the distances a and b between the channel regions 11 and 12 formed on the left and right sides of the striking layer 40.
  • FIGS. 8 (a) to 8 (e) are diagrams showing a part of a manufacturing process of the SiC-MOSFET having the conventional structure shown in FIG. A cross-sectional view of each unit cell is shown.
  • a low-concentration n-type drift layer 2 doped with 5 ⁇ 10 15 cm— 3 nitrogen is deposited on a high-concentration n-type substrate 1 to a thickness of 15 m (a).
  • p-type impurity ion implantation 3a using the mask 130 is performed (b).
  • the mask 130 is a photolithographic coating of SiO film deposited on the surface by low pressure CVD.
  • N-type impurity ion implantation 4a using the mask 140 is performed to invert the implantation region from p-type to n-type (return) (d).
  • nitrogen ions are accelerated at room temperature with an energy of 40 keV to 250 keV and an injection amount of about 1x10 cm.
  • n-type impurity ion implantation 5a using the mask 150 is performed to form the n-type source layers 51 and 52 (e).
  • n-type impurity ion implantation 5a phosphorus ions are implanted at a substrate temperature of 500 ° C., an acceleration energy of 40 keV to 250 keV, and an implantation amount of 2xl0 2 ° cm- 3 . Thereafter, activation annealing is performed in an argon atmosphere at 1500 ° C. for 30 minutes to form the gate insulating film 6, the gate electrode 7, the source electrode 9, and the drain electrode 10 to complete the device.
  • the turn-back layer 40 and the n-type source layers 51 and 52 are formed by ion implantation using different implantation masks 140 and 150, respectively. Therefore, the distance between the positions where the n-type source layers 51 and 52 are formed with respect to the position where the hitting layer 40 is formed is not necessarily the same. In other words, depending on the alignment accuracy of photolithography when processing each mask pattern, no matter how careful alignment is performed, the alignment is usually within 0.5 m within the alignment accuracy of the alignment device itself. I can't do it.
  • the distances a and b of the channel regions 11 and 12 defined as the relative positions of the left and right ends of the turn-up layer 40 and the right and left ends of the n-type source layer 51 and 52 are A dimensional difference of twice the displacement will occur.
  • the length of channel regions 11 and 12 (values of distances a and b) is designed to be about 1 ⁇ 0 to 1 ⁇ 5 111, so this is assumed to be 1.
  • O ⁇ m, and the two masks are misaligned. Is 0.5 mm, which is the same as the alignment accuracy of the alignment device, the distance a is 1.5 mm, whereas the distance b is 0.5 mm, and 1 between the distances a and b. ⁇ A 0 ⁇ m difference will occur.
  • the length of the channel region varies not only within the unit cell but also between the unit cells in the device! /, And the conventional structure has a low on-resistance and a high MOSFET. There is a very serious problem in achieving both withstand voltage. This is explained below. That is, [ [0004] In this structure, in the voltage blocking state, the vertical channel portion 24 has a low voltage due to a depletion layer extending laterally from the high-concentration p-type gate layer 31 to the low-concentration n-type drift layer 2. Therefore, it is possible to prevent the leakage of the electric field to the gate oxide film in the vicinity of the channel regions 11 and 12 and to increase the source / drain withstand voltage.
  • the voltage of 30 to 50 V until the vertical channel portion 24 is completely pinched off is the n-type back layer 40, the p-type channel regions 11, 12, n + source layers 51, 52, the gate oxide film 6, And must be blocked by the lateral MOSFET part composed of gate 7. If the lateral MOSFET portion cannot block a voltage of 30 to 50 V, the source-drain withstand voltage of the vertical MOSFET having this structure is significantly impaired.
  • the voltage blocking characteristic of this part is determined by the punch-through voltage of the npn transistor part composed of the n-type counter layer, p-type channel region, n + source layer.
  • Channel region 11, 12 the impurity concentration and the length (i.e., interval a and interval b) freedom is small tool normally defined above p-type impurity concentration of 5xl0 15 ⁇ designed value; lxl0 16 cm_ 3
  • the interval is set to 1 ⁇ 0 ⁇ ;
  • Figure 9 shows the channel length L and drain 'source withstand voltage V of a conventional vertical MOSFET
  • the channel length is 1.5 H m-ett, and all three cases have a withstand voltage of 800 V, but the channel strength is 1.2 a m-ett 600 V to 700 V, and further the channel strength is 10 V to 400 V for O ⁇ m And the withstand voltage is remarkably lowered and the variation becomes large. As described above, the cause of this extreme breakdown voltage drop and variation is the mask alignment accuracy in an actual device. Channel length L varies from 0.5 111 or less to 1.5 m or more due to defects.
  • the force S can produce a device with a predetermined withstand voltage with a good yield.
  • the on-resistance increases as the channel length increases. Become.
  • the channel length must be set to a larger V and value! /, So there is a problem that the on-resistance further increases. In other words, with the conventional structure and manufacturing method, it is difficult to achieve both low on-resistance and high withstand voltage for vertical MOSFETs!
  • step (e) If the same concentration mask is used and the high concentration phosphorus ions in step (e) are further implanted, the concentration problem in the source layer can be solved, but the impurity concentration in the strike back layer becomes excessively high, and the vertical channel portion.
  • a strong electric field is applied to the gate oxide film 6 interposed between the gate electrode 7 and the strike back layer, and dielectric breakdown is likely to occur.
  • this electric field becomes stronger as the voltage increases, and the breakdown voltage between the source and drain is limited by the breakdown of the gate oxide film in this part. There is.
  • the conventional structure and manufacturing method have a very serious problem in achieving both low on-resistance and high withstand voltage of the MOSFET.
  • Patent Document 1 International Publication WO04 / 036655
  • the conventional structure in which the channel region is formed of a low-concentration p-type deposited film and its conduction type is changed from p-type to n-type by ion implantation to form an electron current path improves channel mobility. Therefore, the on-resistance can be reduced.
  • the strike back layer and the source layer are formed by ion implantation using different masks, so that the misalignment of the two masks causes not only within the unit cell but also between the cells in the device.
  • the length of the channel region varies to different values, and the withstand voltage of the vertical MOSFET is reduced. If the channel length is shortened in order to reduce the on-resistance, this problem becomes significant.
  • the conventional structure of the SiC vertical MOSFET and its manufacturing method in which the channel region is formed of a low-concentration p-type deposited film and its conductivity type is returned to the p-type force n-type by ion implantation, has an alignment accuracy. Because of this limitation, there was a serious problem that hindered both lower on-resistance and higher withstand voltage.
  • an object of the present invention is to realize a SiC vertical MOSF ET having a low on-resistance and a high breakdown voltage, and a SiC vertical type having a channel region formed by a low-concentration p-type deposited film. It is to provide a new structure of MOSFET.
  • Another object of the present invention is to provide a simplified manufacturing method of a low on-resistance and high breakdown voltage SiC vertical MOSFET having a channel region formed by a low concentration p-type deposited layer.
  • Another object of the present invention is to provide a structure and a manufacturing method capable of manufacturing a low on-resistance and high breakdown voltage SiC vertical MOSFET having a channel region formed by a low-concentration p-type deposition layer with a high yield.
  • the present invention forms a channel region with a low-concentration p-type deposited film, and returns its conduction type from p-type to n-type by ion implantation to provide an electron current path (back-up layer 40).
  • the second buckling layer (41, 42) is provided at a position approximately equidistant to the left and right with respect to the buckling layer (40), and the left and right source layers (51, 5) are provided. 2) is characterized in that each inner edge is formed so as to be located inside the second capping layer (41, 42).
  • the second recoil layer (41, 42) having the above structure is formed by ion implantation having the same doping distribution using the same mask as the recoil layer (40).
  • the source layer (51, 52) is a surface portion at the same position as the second hitting layer (41, 42). It is formed in this.
  • the source layers (51, 52) are formed by ion implantation using the same mask as the second hitting layers (41, 42).
  • the withstand voltage is reduced due to partial shortness of the channel length. Does not happen.
  • the variation in channel length is reduced, even if the length is set to 1. O ⁇ m or less, a partial drop in withstand voltage will not occur. Therefore, it has become possible to realize a SiC vertical MOSFET that satisfies both low on-resistance and high breakdown voltage.
  • FIG. 1 is a cross-sectional view of a unit cell of a SiC vertical MOSFET according to a first embodiment of the present invention.
  • FIG. 2] (a) to (e) are cross-sectional cell views of the manufacturing process of the SiC vertical MOSFET according to the first embodiment of the present invention.
  • FIG. 3] to (j) are cell cross-sectional views of the manufacturing process of the SiC vertical MOSFET according to the first embodiment of the present invention.
  • FIG. 4 is a sectional view of a unit cell of a SiC vertical MOSFET according to a second embodiment of the present invention.
  • FIG. 5 (a) to (f) are cross-sectional views of a part of the manufacturing process of the SiC vertical MOSFET according to the second embodiment of the present invention.
  • FIG. 6 is a sectional view of a unit cell of a SiC vertical MOSFET according to a third embodiment of the present invention.
  • FIG. 8 (a) to (e) are cell cross-sectional views of the manufacturing process of a conventional SiC vertical MOSFET.
  • FIG. 1 is a cross-sectional view of a unit cell of a SiC vertical MOSFET according to the first embodiment of the present invention.
  • an n-type drift layer 2 having a doping concentration of about 5xl0 15 cm- 3 and a thickness of 15 ⁇ m is deposited on an n-type SiC substrate 1 doped with nitrogen at a high concentration. From the surface to a depth of 0.5um Thus, a p-type layer 31 doped with aluminum is formed, and the p-type layer 31 is provided with a partial lacking portion 24 having a width of 10 ⁇ 2 ⁇ O ⁇ m.
  • a p-type layer 32 having a thickness of about 0.5 m is deposited on the surface of the p-type layer 31 and on the surface of the n-type drift layer 2 in the partially missing portion 24.
  • the p-type force and the first back-up layer 40 returned to the n-type by nitrogen doping penetrate the p-type layer 32.
  • second hitting layers 41 and 42 hit from the p-type to the n-type are formed at positions separated from both ends of the first hitting layer 40 by a distance a.
  • Channel regions 11 and 12 are formed in the surface layer of the p-type layer 32 sandwiched between the first hitting layer 40 and the second hitting layers 41 and 42, and the intervals between the channel regions are the same. It is. N-type source layers 51 and 52 doped with high-concentration phosphorus are formed so that at least one end is located in the second striking layer. Polycrystals are formed through the gate insulating film 6 on the surface of the first hitting layer 40, the channel regions 11 and 12, and the second hitting layers 41 and 42 and the n-type source layers 51 and 52.
  • a gate electrode 7 of silicon film is provided, and a source electrode 9 is formed on the gate electrode 7 with a low resistance connection to the surface of the n-type source layers 51 and 52 and the surface of the p-type layer 32 via an interlayer insulating film 8. Is done.
  • a drain electrode 10 is connected to the back surface of the high-concentration n-type substrate 1 with a low resistance.
  • this SiC vertical MOSFET is basically the same as that of a conventional vertical MOSFET. That is, in the ON state, when a gate voltage higher than the threshold voltage is applied to the gate electrode 7, n-type inversion channels are induced on the surfaces of the channel regions 11 and 12 of the p-type layer 32. As a result, the n-type source layers 51 and 52 and the n-type drift layer 2 force are applied by the electron conduction path passing through the second hitting layers 41 and 42, the channel regions 11 and 12, the first hitting layer 40, and the partial lacking portion 24. As a result, current flows from the drain electrode 10 to the source electrode 9.
  • the inversion channel is induced in the surface layer of the channel regions 11 and 12 formed in the deposited film having a high crystal quality and a relatively low impurity concentration, a high channel mobility of several tens of cm 2 / Vs is obtained, and the on-channel is turned on. A low resistance! / Vertical MOSFET can be obtained.
  • the applied voltage between the drain and source electrodes is blocked by the pn junction formed between the high-concentration p-type layer 31 and the n-type drift layer 2, but the p-type layer 31
  • the first strike is made until the missing part 24 is completely pinched off by the depletion layer extending from the pn junctions on both sides.
  • the voltage is blocked by the lateral MOSFET part consisting of the reverse layer 40, channel region 11 (12), second counter layer 41 (42), n-type source layer 51 (52), gate oxide film 6 and gate electrode 7. Stop.
  • the p-type layer 31 lacking part 24 has a width of 1 to 2 m, and the n-type drift layer 2 has a doping concentration of about 5xl0 15 cm— 3, so the pinch-off voltage is 30 to 50 V, and the lateral MOSFE T part If this can withstand this voltage, the withstand voltage between the drain and source can be over 1000V.
  • the left and right lateral MOSFET portions that is, the left lateral MOS FET portion composed of the first strike layer 40, the channel region 11, the second strike layer 41, and the n-type source layer 51, and the first
  • the two lateral MOSFE T portions of the right lateral MOSFET portion consisting of the back layer 40, the channel region 12, the second back layer 42 and the n-type source layer 52 are arranged in parallel with each other, Since the lengths of the channel regions 11 and 12 of the respective lateral MOSFET portions are set to the same value, the blocking characteristics of both are almost the same, and the blocking voltage of one is not extremely lower than the other. Both can hold a high blocking voltage exceeding the pinch-off voltage of 30-50V. As a result, the withstand voltage between the drain and source can be maintained at a high voltage of 1000 V or higher even when the channel length is set to be short as 1.001 or less.
  • FIGS. 2 (a) to 2 (e) and FIGS. 3 (f) to 3 (j) are diagrams showing a manufacturing process of the SiC vertical MOSFET according to the first embodiment of the present invention.
  • a cross-sectional view of each unit cell is shown.
  • p-type impurity ion implantation 3a using the mask 130 is performed (b).
  • the mask 130 is formed by patterning a lumped Si02 film deposited on the surface by a low pressure CVD method using photolithography.
  • the p-type impurity ion implantation 3a was performed using aluminum ions at a substrate temperature of 500 ° C, an acceleration energy of 40 keV to 250 keV, and an implantation amount of 2xl0 18 cm- 3 .
  • a low-concentration p-type layer 32 doped with 5xl0 15 cm- 3 aluminum is deposited to a thickness of 0.5 um (c).
  • the Si02 film mask 140 having a thickness of about lum deposited again on the surface of the low concentration p-type layer 32 by the low pressure CVD method is patterned by photolithography.
  • the mask 140 is separated from the first opening 141 and the both ends thereof by a distance a of about 1.0 m at a position projected in the thickness direction of the partial lacking portion 24 of the high-concentration p-type layer 31.
  • a second opening 142 having a width of about 1.5 is formed at the left and right positions.
  • the first hitting layer 40 and the second hitting layer 41, 42 force S which are hit back to n-type are formed.
  • n-type impurity ion implantation 5a using the mask 150 is performed to form the n-type source layers 51 and 52 (e).
  • Openings 15 1 and 152 are formed in the mask 150 by photolithography near the surfaces of the second reversal layers 41 and 42, respectively.
  • the openings 151 and 152 are each formed with a width of about 1.501 so that one end thereof is located on the surface of the second bounce layer 41 or 42.
  • n-type impurity ion implantation 5a phosphorus ions are implanted at a substrate temperature of 500 ° C, an acceleration energy of 40 keV to 250 keV, and an implantation amount of 2xl0 2 ° cm- 3 .
  • activation annealing is performed at 1500 ° C for 30 minutes in an argon atmosphere.
  • all of the implanted ions of the high-concentration p-type layer 31, the first strike layer 40, the second strike layer 41, 42, and the n-type source layers 51, 52 that have already been ion-implanted. Are activated to form regions of the respective conductivity types.
  • a gate insulating film 6 having a thickness of 40 nm is formed by thermal oxidation at 1200 ° C. for 140 minutes ( ⁇ ), and 0.3 ⁇ m of polycrystalline silicon deposited thereon by low pressure CVD is photolithography.
  • the gate electrode 7 is formed by patterning by (g). Furthermore, the CVD deposited film is removed except for the portion covered with the polycrystalline silicon film (h).
  • a 0.5 um interlayer insulating film 8 is deposited on the surface by reduced pressure C VD method, a window is opened in the interlayer insulating film 8 (i), and it is common to the surfaces of the n-type source layers 51 and 52 and the p-type layer 32
  • the device is completed by connecting the drain electrode 10 to the surface of the source electrode 9 and the n-type SiC substrate 1 with low resistance.
  • the first hitting layer 40 and the second hitting layers 41 and 42 are simultaneously formed by nitrogen ion implantation (4a) using the same mask 140. Therefore, the distance between the left and right channel regions, that is, the distance a between the channel region 11 and the channel region 12 is different depending on the mask alignment accuracy as in the conventional manufacturing method shown in FIG. They can be formed at the same interval a. As a result, as described in the previous section [0024], the withstand voltage of the left and right lateral MOSFETs can be kept high, and even when the distance a is set to 1 m or less, the drain to source Withstand voltage of 1000V or higher is possible.
  • FIG. 4 is a sectional view of a unit cell of the SiC vertical MOSFET according to the second embodiment of the present invention.
  • the basic structure of the cell is the same as that of Embodiment 1 in FIG.
  • the only difference from the first embodiment is the relative positional relationship between the second strike layers 41 and 42 and the n-type source layers 51 and 52. That is, in Embodiment 1, each of the n-type source layers 51 and 52 is formed so that at least one end thereof is positioned inside the second striking layer, but the other end of the n-type source layer is formed. The position is not specified.
  • the n-type source layers 51 and 52 are substantially in the same position as the second reversal layers 41 and 42, and all of them are located on the surface portion of the reversal layer. Is different.
  • the spacing a between the left and right channel regions 11 and 12 is the same as in the first embodiment, so that high voltage blocking characteristics can be maintained as described in [0024].
  • the distance between the first baffle layer 40 and the left and right n-type source layers 51 and 52 is substantially the same, the resistances of the left and right current paths near the channel region in the on state are substantially the same.
  • FIGS. 5A to 5F are diagrams showing a part of the manufacturing process of the SiC vertical MOSFET according to the second embodiment of the present invention. A cross-sectional view of each unit cell is shown. Of the numbers indicating the parts of the parts in the figure, the parts having the same numbers as those in FIG. 2 showing the manufacturing process of Embodiment 1 indicate the same parts.
  • the steps from the starting substrate (a) to the formation step (d) of the reversal layers 41 and 42 by nitrogen ion implantation (4a) are the same as those in the first embodiment described in FIG. The difference is in the step (e) of forming the n-type source layers 51 and 52.
  • the mask 150 is different from the implantation mask used for forming the recoil layers 40 and 41 and 42.
  • the same mask as the implantation mask 140 used to form the turn-back layers 40, 41, and 42 is used, and the opening 141 of the mask 140 is covered with the additional mask 160.
  • adjacent ion implantation (5a) is performed only on the 142th opening. According to the manufacturing method of FIG.
  • n-type source layer 51 is formed at the same location as the second recoil layers 41 and 42 without increasing the concentration of the n-type impurity in the surface portion of the first recoil layer 40. , 5 2 are formed. Therefore, the SiC vertical length of the second embodiment having excellent breakdown voltage characteristics and on-performance that does not cause dielectric breakdown of the gate oxide film due to the high concentration of the surface portion of the first back-up layer 40 as described in [0011].
  • Type MOSFET can be manufactured.
  • FIG. 6 is a cross-sectional view of a SiC vertical MOSFET according to a third embodiment of the present invention.
  • the parts having the same numbers as those in FIG. 4 of the above-described embodiment 2 indicate the same parts.
  • the distance between the channel regions 11 and 12 is the same, and the n-type source layers 51 and 52 are provided at the same positions as the second return layers 41 and 42, etc., as in the second embodiment.
  • the difference is that the n-type drift layer 2 and the low-concentration n-type deposition layer 33 are interposed between the high-concentration p-type layer 31 and the low-concentration p-type deposition layer 32.
  • the source electrode 9 spans the cell surface via the interlayer insulating film 8 between the source electrode 9 and the gate electrode 7.
  • the present invention is not limited to this structure, and the source electrode may have a low resistance contact with the surface exposed portion of each of the source layer 5, the p-type layer 32, and the p-type layer 31. That's fine.
  • a structure is shown in which the gate oxide film 6 and the gate electrode 7 cover all of the surface of the n-type base region 40 formed by reversing from p-type to n-type by ion implantation.
  • the present invention can be applied. The effect is not lost. Furthermore, a thin n-type impurity is ion-implanted into the surface of the p-type layer 32 that becomes the channel regions 11 and 12, and the channel is transmitted.
  • the present invention can also be applied to a MOSFET having a so-called buried channel structure that enhances conductivity. In the SiC vertical MOSFET shown in the above-described embodiment of the present invention, the orientation of the crystal plane of the SiC crystal substrate 1 is usually widely applied!
  • it has the property that the breakdown electric field strength near the voltage blocking junction is high and the electron mobility in the channel region is high, and it is the most excellent for obtaining a vertical MOSFET with high voltage and low on-resistance!

Description

明 細 書
炭化ケィ素半導体装置およびその製造方法
技術分野
[0001] 本発明は、炭化珪素を素材とする低オン抵抗、高電圧の縦型 MOSFETの構造、 および製造方法に関する。
背景技術
[0002] 炭化硅素（SiC)単結晶は、硅素 (Si)単結晶と比較して、バンドギャップが広!/、、絶縁 破壊強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。従つ て、 SiCを出発材料として用いることにより、 Siの限界を超えた高耐圧で低抵抗の電力 用半導体素子が作製できる。また SiCには Siと同様に熱酸化によって絶縁層を形成で きるという特徴がある。これらのこと力 、 SiC単結晶を素材料とした高耐圧で低オン抵 抗の縦型 MOSFETが実現できると考えられ、数多くの研究開発が行われている。
[0003] 素材料として SiCを用いた場合、 Siで一般に適用されている 2重拡散法による縦型 M OSFET (D— MOSFET)の作製ができない。それは不純物元素不純物ドーパント の拡散係数が SiC結晶内では極めて小さいため pおよび n型不純物ドーパントの横方 向拡散長の差によってチャネル領域を形成できないからである。そのため、 Siの D— MOSFETと類似の縦型 MOSFETは pおよび n型不純物のイオン注入によって作製 される（2重イオン注入法）。しかし、この方法では、イオン注入によって誘起された多 数の結晶欠陥がチャネル領域に残留し、チャネル内に誘起される伝導電子を散乱す るので電子移動度が低下する。 2重イオン注入法で作製された SiC縦型 MOSFETは チャネル移動度が 5〜； 10cm2/Vsと Siの D— MOSFETの約 500cm2/Vsに比して極め て小さくなる。その結果、オン抵抗が理論値よりも遥かに高い大きいという問題を抱え ている。
[0004] この問題を解決する手段として、チャネル領域をイオン注入ではなく堆積膜によつ て形成した構造が提案されている。その代表的な例が平成 15年 10月 03日に出願さ れた特許文献 1に開示されている。図 7はその単位セルの断面図である。この構造で は、高濃度 n型基板 1上に低濃度 n型ドリフト層 2が堆積され、該 n型ドリフト層 2の表 面にイオン注入によって高濃度 p型ゲート層 31が形成され、さらにその上に低濃度 p 型層 32が堆積されている。この低濃度 p型層 32の表面部分にはイオン注入によって 選択的に n型ソース層 51および 52が、ゲート酸化膜 6を介してゲート電極 7が、さらに 層間絶縁膜 8を介してソース電極 9がそれぞれ形成され、チャネル領域 11および 12 がゲート酸化膜 6直下の低濃度 p型堆積層 32内に形成される。そして，該低濃度 p型 堆積層 32を貫通して n型ドリフト層 2に達する電子通電路 40が表面からの n型不純物 のイオン注入によって選択的に形成されているのが特徴である（以下、この電子通電 路 40を"打ち返し層 40"と呼ぶ）。この構造では，チャネル領域 11および 12がイオン 注入されてレ、な!/、低濃度 p型堆積層内に形成されるので伝導電子の高!/、移動度を 得ること力 Sでき、オン抵抗の小さな縦型 MOSFETを作製することができる。また、電 圧阻止状態では高濃度 P型ゲート層 31から低濃度 n型ドリフト層 2に横方向に広がる 空乏層によって縦チャネル部分 24が低い電圧で完全にピンチオフされるので、チヤ ネル領域 1 1および 12付近のゲート酸化膜などへの電界の漏れを防ぎ、ソース'ドレ イン耐電圧を高くできるとレ、う特徴がある。
[0005] しかしながら、この従来構造では後に述べるように高耐圧化と低オン抵抗化の両立 を困難にするという問題がある。それは、打ち返し層 40の左右に形成されるチャネル 領域 11および 12の間隔 aおよび間隔 bの長さの相違にもとづくものである力 その理 由を詳しく説明するまえに、従来構造並びにその製造方法では間隔 aおよび間隔 の 間に相違が生ずることを以下に説明する。
[0006] 図 8の (a)ないし (e)は、図 7で示した従来構造の SiC— MOSFETの製作工程の 1部 を示す図である。それぞれ単位セルの断面図を示す。まず高濃度 n型基板 1上に 5x1 015cm— 3の窒素をドーピングした低濃度 n型ドリフト層 2を 15 mの厚さに堆積する (a)。 次いで高濃度 P型層 31を形成するために、マスク 130を使用した p型不純物イオン注 入 3aを行う (b)。マスク 130は、表面上に減圧 CVD法により堆積した SiO膜をフォトリ
2
ソグラフィによりパターン力ロェして形成する。マスクを除去した後、表面に 5xl015cm— 3の アルミニウムがドープされた低濃度 p型層 32を約 0. 5 111の厚さに堆積する((：)。その 後、 n型打ち返し層 40を形成するために、マスク 140を使用した n型不純物イオン注 入 4aを行い、注入領域を p型から n型に反転する（打ち返す ) (d)。 n型不純物イオン注 入 4aは、窒素イオンを室温にて加速エネルギー 40keV〜250keV、注入量 1x10 cm 程度で行われる。マスク 140を除去した後、 n型ソース層 51および 52を形成するため にマスク 150を使用した n型不純物イオン注入 5aを行う (e)。 n型不純物イオン注入 5a は燐イオンを基板温度 500°C、加速エネルギー 40keV〜250keV、注入量 2xl02°cm— 3 にて行われる。このあと、アルゴン雰囲気中にて 1500°Cで 30分間にわたる活性化ァ ニールを行い、ゲート絶縁膜 6、ゲート電極 7、ソース電極 9、ドレイン電極 10を形成し てデバイスを完成する。
[0007] このような製作工程において、打ち返し層 40と n型ソース層 51、 52は、それぞれ異 なる注入マスク 140と 150を用いてイオン注入法にて形成される。そのため、打ち返 し層 40が形成される位置に対する n型ソース層 51および 52が形成される位置の間 隔は必ずしも同じにはならない。すなわち、それぞれのマスクパターンを加工するとき のフォトリソグラフィの位置合わせ精度に依存し、どんなに注意深い位置合わせ作業 を行っても、通常 0. 5 m程度のァライメント装置自体の合わせ精度以内のずれで 位置合わせすることが出来ない。その結果、打ち返し層 40の左右の端部と、 n型ソー ス層 51の右側および 52の左側の端部との相対位置として規定されるチャネル領域 1 1および 12の間隔 aおよび間隔 bには位置ずれの 2倍の寸法差が生じることになる。 通常、チャネル領域 11 , 12の長さ (間隔 a、bの値)は 1 · 0ないし 1 · 5 111程度に設計 されるので、仮にこれを 1. O ^ mとし、二つのマスクの位置ずれをァライメント装置の 合わせ精度と同じ 0. 5〃mとした場合、間隔 aは 1. 5〃 mになるのに対して間隔 bは 0 . 5〃mになり、間隔 a, bの間に 1 · 0〃m差違が生じることになる。
以上では、一つの単位セル内における左右のチャネル領域の長さの相違について 説明したが、実際のデバイスにおいては、数 mm角サイズの半導体チップの中に数 万個を超える多数のセルが並列配置されているので、チップ内のセルの間でもチヤ ネル領域の長さに差違が生じることが考えられる。そのため、一つのデバイス内では チャネル領域の長さの不均一はさらに拡大する。
[0008] このように、単位セル内のみならずデバイス内の単位セルの間でチャネル領域の長 さが異なった値にばらつ!/、た従来構造には、 MOSFETの低オン抵抗化と高耐電圧 化を両立させる上で極めて深刻な問題がある。以下にそれを説明する。すなわち、 [ 0004]において述べた通り、この構造は、電圧阻止状態においては、高濃度 p型ゲ ート層 31から低濃度 n型ドリフト層 2に横方向に広がる空乏層によって縦チャネル部 分 24が低い電圧で完全にピンチオフされるので、チャネル領域 11および 12付近の ゲート酸化膜などへの電界の漏れを防ぎソース ·ドレイン耐電圧を高くできるという特 徴がある。このとき、縦チャネル部分 24が完全にピンチオフされるまでの 30〜50Vの 電圧は、 n型打ち返し層 40、 p型チャネル領域 11 , 12, n+ソース層 51 , 52,ゲート酸 化膜 6,およびゲート 7で構成される横型 MOSFET部分で阻止されなければならな い。該横型 MOSFET部分が 30〜50Vの電圧を阻止できなければ、本構造の縦型 MOSFETのソース'ドレイン耐電圧は著しく損なわれることになる。この部分の電圧 阻止特性は n型打ち返し層- p型チャネル領域- n+ソース層で構成される npnトランジ スタ部分のパンチスルー電圧によって決まる。つまり、 p型チャネル領域 11 , 12の不 純物濃度と長さ（間隔 a、 b)に強く依存しており、 30〜50V以上のパンチスルー電圧 を保持するためにはこれらを所定値以上の大きな値でなければならない。ところが、 縦型 MOSFETの低オン抵抗化のためには、チャネル移動度を大きくする必要から チャネル領域 11 , 12の p型不純物濃度を出来るだけ小さぐ同時にチャネル領域の 長さを出来るだけ短くしてチャネル抵抗を可能なかぎり小さくする。したがって、チヤ ネル領域 11 , 12の不純物濃度ならびに長さ（すなわち、間隔 aおよび間隔 b)の設計 値の自由度は小さぐ通常は前述の通り p型不純物濃度は 5xl015〜； lxl016cm_3、 間隔は 1 · 0〜； ί · 5 111程度に設定される。このように設計された MOSFET力、 [00 07]で述べたように製作プロセスの位置合わせ精度の制約から間隔 aまたは bのいず れかが設定値より縮小されると、縦型 MOSFETの耐電圧は著しく低下する。
図 9は従来構造の縦型 MOSFETのチャネル長 L とドレイン 'ソース間耐電圧 V
G BD
の関係の実験例を示す。 3つの試作ロット (譬、國、▲)についてのものである。ここで、 チャネル長 L は実測された値ではなぐマスク合わせ精度を ± 0 mと仮定したした
G
ときの設計間隔である。チャネル長が 1. 5 H m-ett, 3例とも 800Vの耐電圧であるが 、チヤネノレ長力 1. 2 a m-ett600V~700V,さらにチヤネノレ長力 . O ^ mでは、数 1 0V〜400Vと耐電圧は著しく低下し、ばらつきも大きくなる。この極端な耐電圧の低 下とばらつきの原因は、前述した通り、実際のデバイスにおいてマスク合わせ精度の 不良によってチャネル長 L が 0. 5 111以下〜 1. 5 m以上の範囲でばらつき、最も
G
小さ!/、L の箇所で低レ、耐電圧を呈したためと考えられる。
G
[0010] この実験例のように、チャネル長を 1. 5 m以上に設計すれば所定の耐電圧のデ バイスを歩留まり良く製作できる力 S、その代わり、チャネル長が大きい分だけオン抵抗 が大きくなる。また、いっそうの高い耐電圧のデバイスには、チャネル長はさらに大き V、値に設定しなければならな!/、ので、オン抵抗がさらに増大するとレ、う問題が伴う。 すなわち、従来の構造ならびに製作方法では、縦型 MOSFETの低オン抵抗化と高 耐電圧化を両立させることが難し!/、。
[0011] 製作プロセスの合わせ精度の制約から、上記のようなチャネル長の小さい部分が生 じ、耐電圧が低下する問題を解消するため、図 8に示す従来の製作方法において、 工程 (d)の窒素イオン注入により打ち返し層 40を形成するときの注入マスク 140にソ ース層 51および 52の形成位置とほぼ同じ位置に開口部を設けて、そこにも窒素ィォ ンを注入することで打ち返し層 40とソース層 51 , 52を同時に形成する方法が考えら れる。しかし、この場合、ソース層部分の窒素ドープ濃度が充分高くならないためソー ス層内の抵抗およびソースコンタクトの接触抵抗が増大すると言う問題がある。また、 同様のマスクを用いて、さらに工程 (e)の高濃度リンイオンを注入すれば、ソース層の 濃度の問題は解決できるが、打ち返し層部分の不純物濃度が過度に高くなり、縦チ ャネル部分が完全にピンチオフするまえゲート電極 7と打ち返し層の間に介在するゲ ート酸化膜 6に強い電界がかかり、絶縁破壊を引き起こしやすくなる。また、縦チヤネ ル部分がピンチオフした後も電圧の増加に伴ってこの電界が強くなり、この部分のゲ ート酸化膜の絶縁破壊によってソース'ドレイン間の耐電圧が低く制限されるという問 題がある。いずれにしても、従来の構造および製造方法では、 MOSFETの低オン 抵抗化と高耐電圧化を両立させる上で極めて深刻な問題がある。
特許文献 1：国際公開 WO04/036655
発明の開示
発明が解決しょうとする課題
[0012] チャネル領域を低濃度の p型堆積膜により形成し、その伝導型をイオン注入で p型 から n型に打ち返へして電子通電路を形成する従来構造は、チャネル移動度が向上 するためオン抵抗の低減が可能である。しかし、従来構造およびその製作方法では 、打ち返し層とソース層が別マスクを用いたイオン注入法で形成されるので、二つの マスクの位置合わせずれによって単位セル内のみならずデバイス内のセルの間でチ ャネル領域の長さが異なった値にばらつき、縦型 MOSFETの耐電圧が低下する問 題がある。オン抵抗を低減するためチャネル長を短縮した場合この問題カ^、つそう顕 著になる。すなわち、チャネル領域を低濃度の p型堆積膜により形成し、その伝導型 をイオン注入で p型力 n型に打ち返す方式の SiC縦型 MOSFETの従来構造とそ の製作方法には、位置合わせ精度の制約から、いっそうの低オン抵抗化と高耐電圧 化の両立を阻害するという深刻な問題があった。
[0013] これらの問題に鑑み本発明の目的は、低オン抵抗且つ高耐圧の SiC縦型 MOSF ETを実現することであり、低濃度 p型堆積膜により形成したチャネル領域を有する Si C縦型 MOSFETの新しい構造を提供することである。
[0014] 本発明の他の目的は、低濃度 p型堆積層により形成したチャネル領域を有する低 オン抵抗且つ高耐圧 SiC縦型 MOSFETの簡単化された製造方法を提供するもの である。
[0015] 本発明の他の目的は、低濃度 p型堆積層により形成したチャネル領域を有する低 オン抵抗且つ高耐圧 SiC縦型 MOSFETを歩留まりよく製作できる構造および製作 方法を提供することである。
課題を解決するための手段
[0016] 上記課題解決のため本発明は、チャネル領域を低濃度の p型堆積膜により形成し、 その伝導型をイオン注入で p型から n型に打ち返して電子通電路（打ち返し層 40)を 形成する方式の SiC縦型 MOSFETにおいて、該打ち返し層（40)に対して左右ほ ぼ等距離の位置に第 2の打ち返し層（41 , 42)を設け、且つ、左右のソース層（51 , 5 2)が、それぞれの内側のエッジが該第 2の打ち返し層（41 , 42)の内部に位置するよ うに形成されることを特徴とする。
[0017] 前記構造の第 2の打ち返し層（41 , 42)は、前記打ち返し層（40)と同じマスクを用 いた同じドーピング分布のイオン注入により形成されることを特徴とする。
[0018] 前記ソース層（51 , 52)は、前記第 2の打ち返し層（41 , 42)と同じ位置の表面部分 に形成されることを特徴とする。
[0019] 前記ソース層（51 , 52)は、前記第 2の打ち返し層（41 , 42)と同じマスクを用いたィ オン注入により形成されることを特徴とする。
発明の効果
[0020] 本発明では、単位セル内の左右のチャネル長ならびに半導体デバイス内のすべて のチャネル長がすべてほぼ均一な長さにできるのでチャネル長の部分的な短小に起 因した耐電圧の低下が起こらない。また、チャネル長のばらつきが少なくなるので、長 さの設定 を 1. O ^ m,もしくはそれ以下の長さに設定しても耐電圧の部分的な低 下が起こらなくなる。したがって、低オン抵抗化と高耐圧化を同時に満たす SiC縦型 MOSFETの実現が可能となった。
また、精密な合わせ精度を必要とせずにデバイス内のチャネル長をほぼ同じ長さに できるので、低オン抵抗、且つ高耐圧の SiC縦型 MOSFETを簡単なプロセスで、且 つ高い歩留まりで製作できるようになった。
図面の簡単な説明
[0021] [図 1]本発明第 1の実施形態の SiC縦型 MOSFETの単位セルの断面図
[図 2](a)〜(e)は本発明第 1の実施形態の SiC縦型 MOSFETの製造工程のセル断 面図
[図 3] 〜 (j)は本発明第 1の実施形態の SiC縦型 MOSFETの製造工程のセル断面 図
[図 4]本発明第 2の実施形態の SiC縦型 MOSFETの単位セルの断面図
[図 5](a)〜(f)は本発明第 2の実施形態の SiC縦型 MOSFETの製造工程の一部の断 面図
[図 6]本発明第 3の実施形態の SiC縦型 MOSFETの単位セルの断面図
[図 7]従来例を示す SiC縦型 MOSFETの単位セルの断面図
[図 8](a)〜(e)は従来例の SiC縦型 MOSFETの製造工程のセル断面図
[図 9]従来例の SiC縦型 MOSFETにおけるチャネルの設計長さと耐電圧の関係を 示す図
符号の説明 1. 高濃度 n型基板
2. 低濃度 n型ドリフト層
3. 高濃度 P型ゥエル層
3a. p型不純物イオン注入
4a. n型不純物イオン注入
5a. n型不純物イオン注入
6. ゲート絶縁膜
7. ゲート電極
8. 層間絶縁膜
9. ソース電極
10. ドレイン電極
11、 12. チャネル領域
24. P型層の部分欠如部
31 .高濃度 P型層
32.低濃度 P型堆積膜
33.低濃度 n型堆積膜
40、 41、 42. n型打ち返し層
51 , 52.高濃度 n型ソース層
00, 100、 200. 300.単位セル議
130、 140, 150, 160.イオン注入マスク
141 , 142. マスク 140の開口部
151 , 152.マスク 150の開 Π部
発明を実施するための最良の形態
以下の本発明について具体的実施形態を示しながら詳細に説明する。
[実施形態 1]
図 1は本発明第 1の実施形態の SiC縦型 MOSFETの単位セルの断面図である。 この構造では、高濃度に窒素がドープされた n型 SiC基板 1上に、ドーピング濃度が 約 5xl015cm— 3、厚さ 15umの n型ドリフト層 2が堆積される。その表面から深さ 0.5umに渡 つてアルミニウムがドーピングされた p型層 31が形成され、該 p型層 31には幅 1·0〜2· O ^ mの部分欠如部 24が設けられる。 p型層 31の表面ならびに部分欠如部 24の n型 ドリフト層 2の表面上に厚さ約 0.5 mの p型層 32が堆積される。 p型層 32の部分欠 如部 24の厚さ方向に投影された付近には窒素のドーピングによって p型力、ら n型へ 打ち返された第 1の打ち返し層 40が p型層 32を貫通して n型層 2に達する深さにまで 形成される。該第 1の打ち返し層 40の両端から距離 aだけ離れた位置に第 1の打ち返 し層 40と同じく p型から n型へ打ち返された第 2の打ち返し層 41 , 42が形成される。 該第 1の打ち返し層 40と第 2の打ち返し層 41および 42とによて挟まれた部分の p型 層 32の表面層にチャネル領域 11および 12が形成され、それぞれのチャネル領域の 間隔は同じである。該第 2の打ち返し層内に少なくとも一方の端が位置するように高 濃度のリンがドーピングされた n型ソース層 51および 52が形成されている。前記した 第 1の打ち返し層 40,チャネル領域 11 , 12,および第 2の打ち返し層 41 , 42と n型ソ ース層 51 , 52の表面上の部分にはゲート絶縁膜 6を介して多結晶シリコン膜のゲー ト電極 7設けられ、ゲート電極 7上には層間絶縁膜 8を介して n型ソース層 51および 5 2の表面と p型層 32表面に低抵抗接続されたソース電極 9が形成される。また、高濃 度 n型基板 1の裏面にはドレイン電極 10が低抵抗接続されている。
[0024] この SiC縦型 MOSFETの動作は基本的には従来の縦型 MOSFETと同様である 。即ち、オン状態では、ゲート電極 7にしきい値電圧以上のゲート電圧が印加されると 、 p型層 32のチャネル領域 11 , 12の表面に n型の反転チャネルが誘起される。これ によって n型ソース層 51 , 52と n型ドリフト層 2力 第 2の打ち返し層 41 , 42、チャネル 領域 11、 12、第 1の打ち返し層 40および部分欠如部 24を通る電子の通電路によつ て繋がり、ドレイン電極 10からソース電極 9へ電流が流れる。反転チャネルが結晶品 質の高い比較的低不純物濃度の堆積膜の中に形成されたチャネル領域 11 , 12の 表面層に誘起されるので数 10cm2/Vsという高いチャネル移動度が得られ、オン抵 抗の低!/、縦型 MOSFETが得られる。
[0025] オフ状態では、ドレイン 'ソース電極間の印加電圧は高濃度の p型層 31と n型ドリフ ト層 2との間に構成される pn接合によって阻止されるが、 p型層 31の部分欠如部 24 が両側の pn接合からのびる空乏層によって完全にピンチオフされるまでは第 1の打 ち返し層 40, チャネル領域 11 (12)、第 2の打ち返し層 41 (42) , n型ソース層 51 (52 )、ゲート酸化膜 6およびゲート電極 7からなる横方向の MOSFET部分で電圧を阻 止する。 p型層 31の部分欠如部 24の幅が 1〜2 mであり、 n型ドリフト層 2のドーピン グ濃度が約 5xl015cm— 3なのでピンチオフ電圧は 30〜50Vとなり、横方向の MOSFE T部分がこの電圧に耐えるならば、ドレイン 'ソース間の耐電圧は 1000V以上にでき る。この場合、左右の横方向の MOSFET部分、すなわち、第 1の打ち返し層 40,チ ャネル領域 11、第 2の打ち返し層 41および n型ソース層 51からなる左側の横方向 M OSFET部分と、第 1の打ち返し層 40, チャネル領域 12、第 2の打ち返し層 42およ び n型ソース層 52からなる右側の横方向 MOSFET部分の二つの横方向 MOSFE T部分が互いに並列に配置された構成になり、それぞれの横方向 MOSFET部分の チャネル領域 11と 12の長さが同じ値に設定されているので、両者の阻止特性はほ ぼ同じとなり、一方が他方より阻止電圧が極端に低くなることは無ぐいずれもピンチ オフ電圧 30〜50Vを超える高い阻止電圧を保持することができる。この結果、チヤネ ル長を 1. 0 01あるいはそれ以下に短く設定した場合でもドレイン 'ソース間の耐電 圧は 1000V以上の高電圧を保持できる。
図 2の (a)ないし (e)、および図 3の (f)ないし (j)は、本発明第 1の実施形態の SiC縦型 MOSFETの製造工程を示す図である。それぞれ単位セルの断面図を示す。まず 5x 1018cm— 3の窒素がドーピングされた厚さ約 300umの高濃度 n型基板 1上に 5xl015cm— 3の 窒素をドーピングした低濃度 n型ドリフト層 2を 15蘭の厚さに堆積する (a)。次いで高濃 度 P型層 31を形成するために、マスク 130を使用した p型不純物イオン注入 3aを行う（ b)。マスク 130は、表面上に減圧 CVD法により堆積した厚さ lumの Si02膜をフォトリソ グラフィによりパターン加工して形成する。 p型不純物イオン注入 3aはアルミニウムィ オンを基板温度 500°C、加速エネルギー 40keV〜250keV、注入量 2xl018cm— 3として実 施した。マスクを除去した後、表面に 5xl015cm— 3のアルミニウムがドープされた低濃度 p型層 32を 0.5umの厚さに堆積する (c)。その後、低濃度 p型層 32の表面に再び減圧 CVD法により堆積した厚さ約 lumの Si02膜マスク 140をフォトリソグラフィによりパタ ーン加工する。マスク 140は、高濃度 p型層 31の部分欠如部 24の厚さ方向に投影さ れた位置に第 1の開口部 141およびその両端から幅約 1. 0 mの距離 aだけ離れた 左右の位置に幅約 1. 5の第 2の開口部 142が形成される。マスク 140を使用して n型 不純物イオン注入 4aを行う (d)。 n型不純物イオン注入 4aは、窒素イオンを室温にて 加速エネルギー 40keV〜250keV、注入量 lxl016cm— 3とし、マスクの第 1の開口部 141 および第 2の開口部 142の位置に、 p型から n型に打ち返された第 1の打ち返し層 40 および第 2の打ち返し層 41 , 42力 S形成される。マスク 140を除去した後、 n型ソース層 51および 52を形成するためにマスク 150を使用した n型不純物イオン注入 5aを行う（ e)。マスク 150には、前記第 2の打ち返し層 41 , 42の表面付近にそれぞれ開口部 15 1 , 152がフォトリソグラフィにより形成される。該開口部 151 , 152は、その一方の端 が前記第 2の打ち返し層 41 , 42の表面上に位置するよう、それぞれ約 1. 5 01の幅 で形成される。 n型不純物イオン注入 5aは燐イオンを基板温度 500°C、加速エネルギ 一 40keV〜250keV、注入量 2xl02°cm— 3である。マスク 150を除去した後、アルゴン雰 囲気中にて 1500°Cで 30分間にわたる活性化ァニールを行う。これによつて既にィォ ン注入されていた高濃度 p型層 31 ,第 1の打ち返し層 40および第 2の打ち返し層 41 , 42、そして n型ソース層 51 , 52のすベての注入イオンが活性化されてそれぞれの 導電型の領域が形成される。次いで、 1200°C、 140分の熱酸化をして厚さ 40nmのゲ ート絶縁膜 6を形成し (ί)、その上に減圧 CVD法によって堆積した 0.3umの多結晶シリ コンをフォトリソグラフィによりパターン加工してゲート電極 7を形成する (g)。さらに、多 結晶シリコン膜が被覆された部分以外の CVD堆積膜を除去する (h)。その後、減圧 C VD法により表面上に 0.5umの層間絶縁膜 8を堆積し、その層間絶縁膜 8に窓を開け (i )、 n型ソース層 51 , 52と p型層 32の表面に共通のソース電極 9および n型 SiC基板 1 の表面にドレイン電極 10をそれぞれ低抵抗接続してデバイスを完成する。
上記した通り、本発明の実施形態 1の製造工程において、第 1の打ち返し層 40と第 2の打ち返し層 41および 42が同じマスク 140を用いた窒素イオン注入 (4a)によって同 時に形成される。それ故、左右のチャネル領域の間隔、すなわちチャネル領域 11と チャネル領域 12の間隔 aは、図 8で示した従来の製造方法のようにマスク合わせ精度 に左右されて相違すること無ぐ設計通りに同一の間隔 aに形成できる。その結果、先 の項 [0024]で述べた通り、左右の横方向 MOSFETの耐電圧を高く保持することが でき、間隔 aを 1 · 0 mあるいはそれ以下に短く設定した場合でもドレイン 'ソース間 の耐電圧は 1000V以上の高電圧が可能になる。
[0028] [実施形態 2]
図 4は本発明第 2の実施形態の SiC縦型 MOSFETの単位セルの断面図である。 図中の各部の部位を示す番号のうち前記した図 1と同じ番号の部位は同じ部分を指 す。セルの基本的な構造は図 1の実施形態 1と同じである。実施形態 1と相違するとこ ろは、第 2の打ち返し層 41 , 42と n型ソース層 51 , 52の相対的な位置関係だけであ る。すなわち、実施形態 1では、 n型ソース層 51 , 52は、それぞれ少なくとも一方の端 が前記第 2の打ち返し層の内部に位置するように形成されているが、 n型ソース層の 他方の端の位置については特に規定していない。これに対して、本実施形態 2では 、n型ソース層 51 , 52は第 2の打ち返し層 41 , 42とほぼ同じ位置にあって、すべてが 打ち返し層の表面部分に位置するよう具備される点が異なっている。
[0029] 実施形態 2では、実施形態 1と同様に左右のチャネル領域 11と 12の間隔 aは同じ であるので、高い電圧阻止特性を保持できることは [0024]で述べた通りである。この 実施形態では、そのうえ、第 1の打ち返し層 40と左右の n型ソース層 51、 52との間隔 もほぼ同じなので、オン状態時のチャネル領域付近の左右の通電路の抵抗がほぼ 同じになり、オン抵抗のいっそうの減少とオン電流の均一化による過負荷時の耐性が 向上することが可能である。
[0030] 図 5の (a)ないし (f)は、本発明の実施形態 2の SiC縦型 MOSFETの製造工程の一 部を示す図である。それぞれ単位セルの断面図を示す。図中の各部の部位を示す 番号のうち実施形態 1の製造工程を示した図 2と同じ番号の部位は同じ部分を指す。 出発基材 (a)から窒素イオン注入 (4a)による打ち返し層 41 , 42の形成工程 (d)までは 図 2で記した実施形態 1と同じである。相違するところは n型ソース層 51 , 52の形成 工程 (e)にある。すなわち、隣イオンの注入 (5a)によって n型ソース層 51 , 52を注入す るには、実施形態 1の製造方法では打ち返し層 40および 41 , 42の形成に用いた注 入マスクと異なるマスク 150を用いた力 本実施形態 2の製造方法では打ち返し層 4 0および 41 , 42の形成に用いた注入マスク 140と同じマスクを使用し、マスク 140の 開口部 141を追加のマスク 160で被覆することにより開口部 142部分のみに高濃度 隣のイオン注入 (5a)を行う。 図 5の製造方法によれば、第 1の打ち返し層 40の表面部分の n型不純物の濃度を 高くせずに、第 2の打ち返し層 41および 42と同じ場所に高濃度の n型ソース層 51 , 5 2が形成される。したがって、 [0011]にて述べたような第 1の打ち返し層 40の表面部 分の高濃度化によるゲート酸化膜の絶縁破壊を起こすさない耐圧特性ならびにオン 性能の優れた実施形態 2の SiC縦型 MOSFETの製作が可能である。
[0031] [実施形態 3]
図 6は本発明第 3の実施形態の SiC縦型 MOSFETの断面図である。図中の各部 の部位を示す番号のうち前記した実施形態 2の図 4と同じ番号の部位は同じ部分を 指す。チャネル領域 11と 12の間隔が同じで、且つ、 n型ソース層 51と 52が第 2の打 ち返し層 41、 42と同じ位置に設けられている点などは実施形態 2と同じである。相違 するところは、 n型ドリフト層 2および高濃度 p型層 31と低濃度 p型堆積層 32との間に 低濃度 n型堆積層 33が介在されている点である。低濃度 n型層の介在によってオフ 時のゲート酸化膜の絶縁破壊を防ぎ、さらなる高耐圧化が可能になる。介在する低 濃度 n型堆積層 33の作用効果などは特開 2006— 147789に詳細記述されている。 すなわち、該低濃度 n型堆積層 33を十分な厚さにすることにより、高濃度 p型層 31か ら広がる空乏層がその開口部においてピンチオフするまえに空乏層がゲート酸化膜 6に到達し、ゲート電極 7と前記第 1の打ち返し層 40の間に介在するゲート酸化膜に 強!/、電界が印加されるのを防止できる。
[0032] 本発明の実施形態 1ないし実施形態 3で示した SiC縦型 MOSFETの単位セルの 構造では、ソース電極 9はゲート電極 7との間に層間絶縁膜 8を介してセル表面をス パンした構造としたが、本発明はこれに限定されるものではなぐソース電極がそれぞ れのソース層 5、 p型層 32および p型層 31の表面露出部に低抵抗接触されたもので あればよい。また、すべての実施形態において、ゲート酸化膜 6とゲート電極 7がィォ ン注入によって p型から n型に打ち返して形成された n型ベース領域 40の表面のす ベてを被覆する構造を示したが、この部分のゲート酸化膜とゲート電極が一部または すべてが削除された構造や、ゲート酸化膜の厚さがチャネル領域 11、 12の表面部 分より厚くした構造であっても発明の作用効果は失われない。さらにまた、該チヤネ ノレ領域 11、 12となる p型層 32の表面に薄く n型不純物をイオン注入してチャネル伝 導を高めるいわゆる埋め込みチャネル構造の MOSFETにも本発明は適用できる。 上記した本発明の実施形態に示した SiC縦型 MOSFETでは、 SiC結晶基板 1の結 晶面の方位につ!/、て規定はして!/、な!/、が、通常広く適用されてレ、る {000丄}面（シリ コン面と呼ばれる）基板や { 1120 }面基板、あるいは { 000丄}面（カーボン面と呼ばれ る）基板、およびこれらの面にわずかのオフ角を付けた面に平行な表面を持つ基板 のいずれにも適用できるものである力 S、 {000丄}面（カーボン面）基板およびこの面に わずかのオフ角を付けた面に平行な表面基板を適用すると、電圧阻止接合付近の 破壊電界強度が高ぐかつチャネル領域内の電子移動度が高い性質があり、高電圧 、低オン抵抗の縦型 MOSFETを得るのにもっとも優れて!/、る。

Claims

請求の範囲
[1] 第 1伝導型の高濃度炭化ケィ素基板 (1)表面に形成された第 1伝導型の低濃度炭 化ケィ素の第 1の堆積膜 (2)と、
その上に形成された第 2伝導型の低濃度炭化ケィ素の第 2の堆積膜 (32)と、 第 1伝導型の低濃度炭化ケィ素が残された部分欠如部 (24)を有するように前記第 1 の堆積膜内に選択的に形成された第 2伝導型の高濃度ゲート領域 (31)と、
前記第 2の堆積膜内に形成される前記部分欠如部が投影される領域に該第 2の堆 積膜を貫通する第 1伝導型の第 1の低濃度打ち返し領域 (40)と該第 1の低濃度打ち 返し領域に隣接した第 2伝導型の低濃度ゲート領域 (11,12)と該第 2の堆積膜を貫通 する第 1伝導型の第 2の低濃度打ち返し領域 (41,42)と該第 2の低濃度打ち返し領域 に少なくともその一部が形成された第 1伝導型の高濃度ソース領域 (51,52)と、 前記第 2の堆積膜の表面上に形成されたゲート絶縁膜 (6)と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート 電極 (7)と、
前記第 1伝導型の高濃度炭化ケィ素基板の裏面に低抵抗接続されたドレイン電極 ( 10)と、
前記第 1伝導型の高濃度ソース領域および第 2伝導型の第 2の堆積膜の一部に低 抵抗接続されてレ、るソース電極 (9)と、
から構成されて!/、る炭化ケィ素半導体装置。
[2] 前記第 1の低濃度打ち返し領域 (40)の一方に隣接する前記第 2伝導型の低濃度ゲ ート領域 (11)と他方に隣接する前記第 2伝導型の低濃度ゲート領域 (12)の長さが同じ である請求項 1に記載の炭化ケィ素半導体装置。
[3] 前記第 2伝導型の低濃度ゲート領域 (11, 12)の長さが 2. Ο πι以下である請求項 1 又は請求項 2に記載の炭化ケィ素半導体装置。
[4] 前記第 1伝導型の高濃度ソース領域 (51,52)の少なくとも前記第 1の打ち返し領域 (4
0)側の端部が前記第 2の打ち返し領域 (41,42)の内部に形成される請求項 1又は請求 項 2に記載の炭化ケィ素半導体装置。
[5] 前記第 1伝導型の高濃度ソース領域 (51,52)が前記第 2の打ち返し領域 (41,42)の内 部に形成される請求項 1又は請求項 2に記載の炭化ケィ素半導体装置。
[6] 第 1伝導型の高濃度炭化ケィ素基板 (1)表面に形成された第 1伝導型の低濃度炭 化ケィ素の第 1の堆積膜 (2)と、
その上に形成された第 1伝導型の低濃度炭化ケィ素の第 3の堆積膜 (33)と、 その上に形成された第 2伝導型の低濃度炭化ケィ素の第 2の堆積膜 (32)と、 第 1伝導型の低濃度炭化ケィ素が残された部分欠如部 (24)を有するように前記第 1 の堆積膜内に選択的に形成された第 2伝導型の高濃度ゲート領域 (31)と、
前記第 2の堆積膜内に形成される前記部分欠如部が投影される領域に該第 3の堆 積膜を貫通する第 1伝導型の第 1の低濃度打ち返し領域 (40)と該第 1の低濃度打ち 返し領域に隣接した第 2伝導型の低濃度ゲート領域 (11,12)と該第 2の堆積膜を貫通 する第 1伝導型の第 2の低濃度打ち返し領域 (41,42)と該第 2の低濃度打ち返し領域 に少なくともその一部が形成された第 1伝導型の高濃度ソース領域 (51,52)と、 前記第 2の堆積膜の表面上に形成されたゲート絶縁膜 (6)と、
該ゲート絶縁膜を介して、少なくとも前記低濃度ゲート領域上に形成されたゲート 電極 (7)と、
前記第 1伝導型の高濃度炭化ケィ素基板の裏面に低抵抗接続されたドレイン電極 ( 10)と、
前記第 1伝導型の高濃度ソース領域および前記第 2伝導型の高濃度ゲート領域の 表面の一部に低抵抗接続されているソース電極 (9)と、
から構成されて!/、る炭化ケィ素半導体装置。
[7] 前記第 1の低濃度打ち返し領域 (40)の一方に隣接する前記第 2伝導型の低濃度ゲ ート領域 (11)と他方に隣接する前記第 2伝導型の低濃度ゲート領域 (12)の長さが同じ である請求項 6に記載の炭化ケィ素半導体装置。
[8] 前記第 1伝導型の高濃度ソース領域 (51,52)が前記第 2の打ち返し領域 (41,42)の内 部に形成される請求項 6又は請求項 7に記載の炭化ケィ素半導体装置。
[9] 第 1伝導型の高濃度炭化ケィ素基板 (1)表面に第 1伝導型の低濃度炭化ケィ素の 第 1の堆積膜 (2)を形成する工程 (a)と、
該第 1の堆積膜上に第 1伝導型の低濃度炭化ケィ素が残された部分欠如部 (24)を 有するように選択的に第 2伝導型の高濃度ゲート領域 (31)を形成する工程 (b)と、 該第 2伝導型の高濃度ゲート層上および前記部分欠如部において露出している前 記第 1の堆積膜上に第 2伝導型の第 2の堆積膜 (32)を形成する工程 (c)と、
該第 2伝導型の第 2の堆積膜の前記部分欠如部が投影される領域ならびに該領域 から左右に一定距離だけ離れた領域の表面から前記高濃度ゲート領域に達する深 さに第 1伝導型不純物イオンを選択的に注入し、第 2伝導型から第 1伝導型に反転さ れたそれぞれ第 1の打ち返し領域 (40)ならびに第 2の打ち返し領域 (41,42)を形成す る工程 (d)と、
前記第 2の堆積膜の前記第 2の打ち返し領域の表面から第 1伝導型不純物イオン を選択的に高濃度に注入して高濃度ソース領域 (51,52)を形成する工程 (e)と、 を有する炭化ケィ素半導体装置の製造方法。
第 1伝導型の高濃度炭化ケィ素基板 (1)表面に第 1伝導型の低濃度炭化ケィ素の 第 1の堆積膜 (2)を形成する工程と、
該第 1の堆積膜上に第 1伝導型の低濃度炭化ケィ素が残された部分欠如部 (24)を 有するように選択的に第 2伝導型の高濃度ゲート領域 (31)を形成する工程と、 該第 2伝導型の高濃度ゲート層上および前記部分欠如部において露出している前 記第 1の堆積膜上に第 1伝導型の低濃度炭化ケィ素の第 3の堆積膜 (33)を形成する 工程と、
該第 3の堆積膜上に第 2伝導型の低濃度炭化ケィ素の第 2の堆積膜を形成するェ 程と、
該第 2伝導型の第 2の堆積膜の前記部分欠如部が投影される領域ならびに該領域 から左右に一定距離だけ離れた領域の表面から前記高濃度ゲート領域に達する深 さに第 1伝導型不純物イオンを選択的に注入し、第 2伝導型から第 1伝導型に反転さ れたそれぞれ第 1の打ち返し領域 (40)ならびに第 2の打ち返し領域 (41,42)を形成す る工程と、
前記第 2の堆積膜の前記第 2の打ち返し領域の表面から第 1伝導型不純物イオン を選択的に高濃度に注入して高濃度ソース領域 (51,52)を形成する工程と、 を有する炭化ケィ素半導体装置の製造方法。 [11] 前記第 1の打ち返し領域 (40)と前記第 2の打ち返し領域 (41,42)を第 1伝導型不純物 の選択的なイオン注入により形成する工程にお!/、て、該第 1及び第 2の打ち返し領域 を同じ注入マスク (140)を用いて同時に注入する請求項 9又は請求項 10に記載の炭 化ケィ素半導体装置の製造方法。
[12] 前記高濃度ソース領域 (51,52)を第 1伝導型不純物の選択的な高濃度イオン注入 により形成する工程にお!/、て、前記第 2の打ち返し領域を形成する工程の注入マス ク (140)を用いて注入する請求項 11に記載の炭化ケィ素半導体装置の製造方法。
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