TWI414045B - Method of manufacturing flash memory element - Google Patents

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快閃記憶體元件的製造方法
本發明係關於一種記憶體的製造方法，更特別的是關於一種快閃記憶體(flash memory)元件的製造方法。
隨著半導體製程技術的進步，記憶體元件的製程技術也跨入奈米時代。微縮元件尺寸不僅可提高單位面積的積體電路密度，亦可同時提升元件本身的電流驅動能力，可謂一舉兩得，然而事實上並非如此。進入奈米時代所帶來的短通道效應(Short Channel Effects,SCE)及閘極漏電流，使得以縮減通道長度及微縮閘極氧化層厚度來提升元件的效能變得越來越困難。
以輕摻雜汲極(Lightly Doped Drain,LDD)而言，可提高元件的崩潰電壓(Breakdown Voltage)、改善臨界電壓的特性、降低熱載子效應(Hot Carrier Effect)。雖然輕摻雜汲極降低了汲極接面的高電場，有效的提升元件的可靠度，但是隨著元件尺寸的逐漸縮小，貫透(Punch Through)現象卻更加嚴重。因此，口袋型佈植(Pocket Implant)結構就被提出來改善此貫透現象的短通道效應。然而口袋型佈植雖改善元件的短通道效應，但因為通道高摻雜的緣故，因此會有汲極電流退化(IDSAT Degradation)的現象。
因此如何改良該源極、汲極與口袋型佈植區的摻雜程度與接面外觀(Junction Profile)，以改善以上缺點及取得 使該元件獲得最高效率的平衡點就變的相當重要。
本發明的主要目的在提供一種快閃記憶體元件的製造方法，使載子的產生較接近源極/汲極於半導體基底中的接面處，而可增進載子遷移率及增加汲極電流並可進而降低汲極讀取電壓改善短通道效應(Short Channel Effects,SCE)。
為達上述目的，本發明係提供一種快閃記憶體元件的製造方法，其包含：提供一半導體基底；於該半導體基底上方形成二閘極結構；進行一離子佈植製程，於該二閘極結構之二外側的該半導體基底中分別形成一第一源極區，再於該二閘極結構之間的該半導體基底中進行一離子佈植製程形成輕摻雜的一第一汲極區，其中該二第一源極區與該第一汲極區的摻雜濃度不相同；於該二閘極結構之間的該半導體基底中，利用一口袋型佈植(Pocket Implant)製程於該第一汲極區兩側形成二摻雜區；於該二閘極結構之間分別形成一L形間隙壁，該二L形間隙壁係位於該第一汲極區上方；於該L型間隙壁上沉積一氧化層；蝕刻該氧化層並形成一接觸孔；於該二閘極結構上與該第一汲極區表面各形成一自動對準金屬矽化物層(salicide)；進行一離子佈植以於該第一汲極區下方形成一第二汲極區，其中該第一與第二汲極區相較於該第一源極區具有一陡峭的接面外觀；於該第一汲極區上形成一位障插栓(barrier plug)。
藉此，本發明之記憶體元件的製造方法能降低汲極讀取電壓及利用口袋型佈植來改善短通道效應(Short Channel Effects,SCE)。
為充分瞭解本發明之目的、特徵及功效，茲藉由下述具體之實施例，並配合所附之圖式，對本發明做一詳細說明，說明於後。在這些不同的圖式與實施例中，相同的元件將使用相同的符號。
首先參照第一圖，係本發明快閃記憶體元件的部分剖面圖。圖中顯示於一半導體基底100上形成有二閘極結構102，該些閘極結構102分別包含：穿隧氧化層102a(tunnel oxide layer)、浮動閘102b(floating gate)、介電層102c、控制閘102d(control gate)及形成一通道103。該半導體基底100材料可為矽、SiGe、絕緣層上覆矽(silicon on insulator,SOI)、絕緣層上覆矽鍺(silicon germanium on insulator,SGOI)、絕緣層上覆鍺(germanium on insulator,GOI)；於本實施例中，該半導體基底100係為一矽基底。
接著請參照第二圖，於該半導體基底100上形成一光罩202，該二閘極結構102間的通道會被該光罩202所涵蓋。進行一源極離子佈植製程105，於該二閘極結構102之二外側的該半導體基底100中分別形成一第一源極區204。以P型為基底的快閃記憶體元件實施例中，該源極離子佈植製程105中使用的離子為砷，劑量約為1×1014~8× 1015(ion/cm2)，能量約為10~70(Kev)。
接著請同時參照第三圖，進行一離子佈植製程106，於該二閘極結構102之間的該半導體基底100中利用輕摻雜汲極(Lightly Doped Drain,LDD)佈植形成一第一汲極區302，該些第一源極區204與該第一汲極區302係呈不對稱狀。以P型為基底的快閃記憶體元件實施例中，該離子佈植製程中使用的離子為砷，劑量約為1×1014~1×1015(ion/cm2)，能量約為10~30(Kev)。
接著請參照第四圖，首先進行一口袋型離子佈植製程(Pocket Implant)402，於該第一汲極區302的一側形成一第一摻雜區406。再進行一口袋型離子佈植製程404，於該第一汲極區302的另一側形成一第二摻雜區408。該口袋型離子佈植製程402及口袋型離子佈植製程404僅入射方向不同，其餘離子佈植參數大致上皆相同，且與該半導體基底100之間的入射角度約為15°~60°。該些口袋型離子佈植能限制接下來汲極離子佈植製程中，離子的側向擴散。P型為基底的快閃記憶體元件實施例中，該口袋型離子佈植製程402，404中使用的離子為硼或二氟化硼(B或BF2)，劑量約為5×1012~5×1014(ion/cm2)，能量約為10~60(Kev)。
接著請參照第五圖，形成一第一氧化層壁501及一第二氮化矽層502，再利用一習知的沉積技術，如：來源氣體包含NH3及SiH4的化學氣相沉積法(CVD)、快速熱退火化學氣相沉積(rapid thermal chemical vapor deposition, RTCVD)、原子層沉積(atomic layer deposition,ALD)，沉積一氧化層504。該氧化層504的厚度可介於200 Å至1500 Å，在本實施例中為750 Å。
接著請同時參照第五圖及第六圖，利用乾式或濕式蝕刻進行一蝕刻製程將該氧化層504蝕刻成複數個氧化層間隔物(Oxide spacer)602a~d。再進行另一蝕刻製程，將該第二氮化矽層502蝕刻成二L形間隙壁(L-shape)604a、604b及蝕刻該第一氧化層壁501。最後經汲極離子佈植製程606於該第一汲極區302下形成一第二汲極區608，其中該第一汲極區302與該第二汲極區608的接面外觀(junction profile)是陡峭的，且與該些第一源極區204的平滑接面外觀不同。如此，由於汲極區不具有源極區的平滑接面外觀，使得載子的產生較接近接面處而可增進載子遷移率及增加汲極電流。
接著請參閱第七圖，於表面形成一由鈷(cobalt,Co)、鈦(titanium,Ti)、鎳(nickel,Ni)或鉬(molybdenum,Mo)所構成之金屬矽化物層，並且進行一快速熱退火處理製程，以形成一自動對準金屬矽化物層702a、702b與702c(salicide layer)，用以降低寄生電阻提昇元件驅動力。
接著請參閱第八圖，接續上述步驟，於該半導體基底100上沉積一接觸孔蝕刻停止層802(contact etch stop layer,CESL)，其可為SiN、氮氧化矽(oxynitride)、氧化矽(oxide)等，在本實施例中為SiN。該接觸孔蝕刻停止層802的沉積厚度為100至1500 Å。接著，一層間介電質層804 (inter-layer dielectric,ILD)，如：二氧化矽SiO2，沉積在該接觸孔蝕刻停止層802之上。
最後請參閱第九圖，利用習知的光阻光罩製程，將一接觸孔從該層間介電質層804非均向性地蝕刻到該接觸蝕刻停止層802。再沉積一位障插栓904(barrier plug)形成一如第九圖所示之快閃記憶體元件。
本發明在上文中已以較佳實施例揭露，然熟習本項技術者應理解的是，該實施例僅用於描繪本發明中記憶體單元的一部分結構，而不應解讀為限制本發明之範圍。應注意的是，舉凡與該實施例等效之變化與置換，均應設為涵蓋於本發明之範疇內。因此，本發明之保護範圍當以下文之申請專利範圍所界定者為準。
100‧‧‧半導體基底
102‧‧‧閘極結構
102a‧‧‧穿隧氧化層
102b‧‧‧浮動閘
102c‧‧‧介電層
102d‧‧‧控制閘
103‧‧‧通道
105‧‧‧源極離子佈植製程
106‧‧‧離子佈植製程
202‧‧‧光罩
204‧‧‧第一源極區
302‧‧‧第一汲極區
402‧‧‧口袋型離子佈植製程
404‧‧‧口袋型離子佈植製程
406‧‧‧第一摻雜區
408‧‧‧第二摻雜區
501‧‧‧第一氧化層壁
502‧‧‧第二氮化矽層
504‧‧‧氧化層
602a~d‧‧‧氧化層間隔物
604a‧‧‧L形間隙壁
604b‧‧‧L形間隙壁
606‧‧‧汲極離子佈植製程
608‧‧‧第二汲極區
702a~c‧‧‧自動對準金屬矽化物層
802‧‧‧接觸孔蝕刻停止層
902‧‧‧位障插栓
第一圖到第九圖係顯示在不同製程步驟時，本發明的快閃記憶體元件剖面圖。
100‧‧‧半導體基底
102‧‧‧閘極結構
501‧‧‧第一氧化層壁
204‧‧‧第一源極區
302‧‧‧第一汲極區
406‧‧‧第一摻雜區
408‧‧‧第二摻雜區
502‧‧‧第二氮化矽層
604a‧‧‧L形間隙壁
604b‧‧‧L形間隙壁
602a~d‧‧‧氧化層間隔物
606‧‧‧汲極離子佈植製程
608‧‧‧第二汲極區

Claims (2)

  1. 一種快閃記憶體元件的製造方法，其包含：提供一半導體基底；於該半導體基底上方形成二閘極結構；進行一離子佈植製程，於該二閘極結構之二外側的該半導體基底中分別形成一第一源極區，再於該二閘極結構之間的該半導體基底中進行一離子佈植製程形成輕摻雜的一第一汲極區，其中該二第一源極區與該第一汲極區的摻雜濃度不相同；於該二閘極結構之間的該半導體基底中，利用兩次口袋型佈植(Pocket Implant)製程，以相對於該半導體基底為15度至60度的入射角，於該第一汲極區的兩側，先後各形成一摻雜區；於該二閘極結構之間分別形成一L形間隙壁，該二L形間隙壁係位於該第一汲極區上方；進行一離子佈植以於該第一汲極區下方形成一第二汲極區，其中該第一與第二汲極區相較於該第一源極區具有一陡峭的接面外觀；及於該第一汲極區上方形成一位障插栓(barrier plug)。
  2. 如申請專利範圍第1項所述之製造方法，其中於該二閘極結構之間分別形成一L形間隙壁之步驟更包含：於該二L型間隙壁上沉積一氧化層；蝕刻該氧化層並形成一接觸孔； 於該二閘極結構上與該第一汲極區表面各形成一自動對準金屬矽化物層(salicide)。
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* Cited by examiner, † Cited by third party
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US20020102793A1 (en) * 2001-01-29 2002-08-01 Ching-Yuan Wu Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays
TW544871B (en) * 2002-09-12 2003-08-01 Powerchip Semiconductor Corp Flash memory with self-aligned split gate and methods for fabricating and for operating the same

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