WO2008041722A1 - Convertisseur continu-continu de type comparateur - Google Patents

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WO2008041722A1
WO2008041722A1 PCT/JP2007/069364 JP2007069364W WO2008041722A1 WO 2008041722 A1 WO2008041722 A1 WO 2008041722A1 JP 2007069364 W JP2007069364 W JP 2007069364W WO 2008041722 A1 WO2008041722 A1 WO 2008041722A1
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counter
voltage
comparator
pulse
control signal
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PCT/JP2007/069364
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English (en)
French (fr)
Inventor
Shogo Hachiya
Ko Takemura
Original Assignee
Thine Electronics, Inc.
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Priority to TW097111624A priority patent/TWI442687B/zh
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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Definitions

  • the present invention relates to a comparator type DC-DC converter.
  • Patent Document 1 describes a switching DC-DC converter using a PWM (pulse width modulation) system.
  • PWM pulse width modulation
  • the output voltage can be stabilized by keeping the switching frequency constant and adjusting the on-less width.
  • the comparator method the output voltage can be stabilized by adjusting the off-pulse width (that is, the switching frequency) by using a comparator to keep the on-pulse width constant.
  • DC-DC converters can be used as voltage sources such as PU (Processor Unit).
  • PU Processor Unit
  • the current consumption increases rapidly when transitioning from the standby state to the processing state.
  • the comparator DC-DC converter immediately outputs an on-pulse.
  • the PWM method which cannot output a pulse during the specified off-noise period.
  • the output voltage stabilizes quickly.
  • the comparator method has a better response characteristic for a sudden increase in load current than the PWM method.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-287439
  • the on-duty increases as the off-noise width decreases to compensate for the decrease in output voltage due to the increase in internal loss.
  • the switching frequency gradually changes due to the environmental temperature fluctuation.
  • Other variations in the input voltage, output voltage, and output current also cause the off-noise width to fluctuate and the switching frequency to fluctuate.
  • the ripple of the output voltage fluctuates due to fluctuations in the switching frequency, and there is a possibility that a subsequent circuit such as PU malfunctions.
  • EMI measures over a wide band may be required.
  • an object of the present invention is to provide a comparator type DC-DC converter capable of reducing fluctuations in switching frequency without impairing response characteristics to a sudden increase in load current! / RU
  • the comparator-type DC-DC converter of the present invention includes (1) a voltage conversion that has a switching element and generates an output voltage obtained by converting the input voltage by controlling the switching element according to a control signal. And (2) a control unit that generates a control signal for stabilizing the output voltage of the voltage conversion unit.
  • the control unit (a) compares the output voltage of the voltage conversion unit and the reference voltage, and determines a predetermined on-width of the on-pulse or off-width of the off-pulse in the control signal; (b) the control signal Counts at least one of on-pulse and off-pulse at, and counts the reference clock so that the ratio between the count value of the control signal and the count value of the reference clock is M: N (M and N are natural numbers) And a counter unit for adjusting a predetermined ON width.
  • the predetermined on-width of the on-pulse is adjusted by the counter unit, and the control signal
  • the ratio of the count value to the reference clock count value is M: N. That is, the frequency of the control signal is kept constant by the counter unit.
  • the above-described comparator unit detects that the output voltage of the voltage conversion unit is smaller than the reference voltage, and determines the detection point as the on-pulse start point, and the on-pulse start point. It is preferable that the counter unit has a second comparator that detects that a predetermined time has elapsed and determines the detection time as the end point of the onset. It is preferable to adjust the ON width.
  • control unit described above preferably includes a timer capacitor connected to a constant current source, and further includes a timer unit that starts charging the timer capacitor from the start time of the ONNUS.
  • the second comparator described above can detect that a predetermined time has elapsed from the start of the on-pulse by detecting that the voltage of the timer capacitor in the timer unit has become equal to or higher than the predetermined voltage.
  • the above-described counter unit preferably adjusts the predetermined time by adjusting the charging current of the timer capacitor in the timer unit.
  • the counter unit described above (1) counts at least one of an on pulse and an off noise in the control signal, and generates a pulse signal when the count value reaches a predetermined value.
  • 1 counter (2) a second counter that counts the reference clock and generates a pulse signal when the count value reaches a predetermined value, and (3) a panoramic signal from the first counter and the first counter
  • a NAND circuit that receives the NOR signal from the second counter, (4) a NOR circuit that receives the NOR signal from the first counter and the NOR signal from the second counter, and (5) the NAND circuit.
  • a charge pump circuit that supplies a charging current according to an output signal from the NOR circuit and draws a discharging current according to an output signal from the NOR circuit, and (6) a counter capacitor connected to the charge pump circuit. (7) For counter Responds to the voltage across the capacitor terminals. It is preferable to adjust the charging current of the timer capacitor.
  • the counter unit described above (1) counts at least one of an on pulse and an off noise in the control signal, and generates a pulse signal when the count value reaches a predetermined value.
  • 1 counter (2) a second counter that counts the reference clock and generates a pulse signal when the count value reaches a predetermined value, and (3) the output terminal of the first counter and the second counter It is preferable to have an up / down counter connected to the output terminal of the counter, and (4) adjust the charging current of the timer capacitor according to the output signal of the up / down counter.
  • FIG. 1 is a circuit diagram showing a comparator type DC-DC converter according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing the timer unit in FIG.
  • FIG. 3 is a circuit diagram showing a counter unit 60 in FIG.
  • FIG. 4 is a timing chart showing signal waveforms in the comparator type DC-DC converter shown in FIG.
  • FIG. 5 is a timing chart showing signal waveforms in the counter section shown in FIG.
  • FIG. 6 is a timing diagram showing signal waveforms when jitter occurs in the reference clock in FIG.
  • FIG. 7 is a circuit diagram showing a counter unit according to a second embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing a timer unit according to the second embodiment of the present invention.
  • FIG. 9 is a circuit diagram showing a timer unit according to a third embodiment of the present invention.
  • FIG. 10 is a timing chart showing signal waveforms when the frequency of the reference clock is lower than the frequency of the switching control signal in FIG.
  • Constant current generator circuit (constant current source) Timer capacitor Input voltage divider circuit
  • FIG. 1 is a circuit diagram showing a comparator type DC-DC converter according to a first embodiment of the present invention.
  • the comparator DC-DC converter 1 shown in FIG. 1 includes a voltage conversion unit 100 and a control unit 200.
  • the voltage converter 100 constitutes a synchronous rectifier circuit, and outputs an output voltage Vout obtained by converting the input voltage Vin applied to the input terminal 2 according to the switching control signal Ssw from the controller 200. Occurs at terminal 3.
  • the voltage conversion unit 100 includes two switching elements 11 and 12, a drive circuit 13, an inductor 14, and a capacitor 15.
  • Switching elements 11 and 12 are N-type MOSFETs.
  • the drain of the switching element 11 is connected to the input terminal 2, and the source is connected to the drain of the switching element 12.
  • the source of the switching element 12 is grounded to GND5.
  • the gates of the switching elements 11 and 12 are connected to the drive circuit 13 respectively.
  • the drive circuit 13 generates complementary drive signals in response to the switching control signal Ssw from the control unit 200 and supplies these drive signals to the gates of the switching elements 11 and 12, respectively.
  • the drive circuit 13 includes a booster circuit for a drive signal supplied to the switching element 11 and a synchronous rectification drive including a dead time generation circuit for avoiding the switching elements 11 and 12 from being turned on simultaneously. Circuit.
  • An inductor 14 is connected to the source of the switching element 11 and the drain of the switching element 12. The other end of the inductor 14 is connected to the output terminal 3.
  • a capacitor 15 for smoothing the output voltage is connected between the other end of the inductor 14 and between the output terminal 3 and the GND 5.
  • the control unit 200 generates a switching control signal for stabilizing the output voltage Vout of the voltage conversion unit 100.
  • the control unit 200 includes a first comparator 20, a timer unit 30, a second comparator 40, an SR-FF 50, and a counter unit 60.
  • the positive input terminal of the first comparator 20 is connected to the output terminal 3 of the voltage converter 100.
  • the reference voltage (reference potential) Vref is input to the negative input terminal.
  • the output terminal of the first comparator 20 is connected to the timer unit 30 and the set terminal of the SR-FF50.
  • the timer unit 30 includes a constant current generation circuit 31, a timer capacitor 32, and a transistor 33.
  • the constant current generating circuit 31 is connected between the input terminal 2 and the timer capacitor 32 and supplies a constant charging current to the timer capacitor 32.
  • the constant current generating circuit 31 can change the value of the charging current according to the frequency control signal Sf from the counter unit 60.
  • the timer capacitor 32 is connected between the constant current generation circuit 31 and the GND 5.
  • a transistor 33 is connected in parallel between the terminals of the timer capacitor 32. That is, the drain of the transistor 33 is connected to a node between the constant current generating circuit 31 and one end of the timer capacitor 32, and the source is connected to GND5.
  • the output voltage Von from the first comparator 20 is input to the gate of the transistor 33.
  • a node between the constant current generating circuit 31 and one end of the timer capacitor 32 is connected to the positive input terminal of the second comparator 40! /.
  • the output voltage Vout is input to the negative input terminal of the second comparator 40.
  • the output terminal of the second comparator 40 is connected to the reset terminal of SR — FF50.
  • SR—FF50 starts generating an on-pulse in the switching control signal Ssw in accordance with the output voltage Von of the first comparator 20 and finishes generating the no-node, and outputs the output voltage of the second comparator 40.
  • Voff the generation of the on-noise in the switching control signal Ssw is terminated and the generation of the off-noise is started.
  • the first comparator 20 detects that the output voltage Vout of the voltage converter 100 has become smaller than the reference voltage Vref, and generates a high-level pulse voltage Von, so that SR— FF50 is set, and this detection time is determined as the start time of onset in the switching control signal Ssw.
  • the constant current generation circuit 31 is connected to the input terminal 2 and receives the input voltage Vin.
  • the power supply source of the constant current generation circuit 31 has a predetermined potential difference from GND5. It is a power supply that can supply the output current required for the constant current generation circuit 31. Then, the input voltage at input terminal 2 is not limited to Vin! /.
  • the timer unit 30 resets the voltage across the terminals of the timer capacitor 32 with the high-level pulse voltage Von of the first comparator 20, and then charges the timer capacitor 32 with a constant current. It functions as a timer.
  • the second comparator 40 detects that the voltage across the terminals of the timer capacitor 32 of the timer unit 30 has become equal to or higher than the output voltage Vout, that is, that a predetermined time has elapsed since the start of the on-pulse. Detecting and resetting SR-FF50 by generating a high-level noise voltage Voff, this detection point is determined as the end point of off-no-res in switching control signal Ssw.
  • the first comparator 20, the second comparator 40, and the force switching control signal Ssw function as a comparator unit that determines a predetermined ON width of the ON pulse.
  • the counter unit 60 receives the switching control signal Ssw and the reference clock Cref.
  • the counter unit 60 counts the ON pulse in the switching control signal Ssw, counts the reference clock, and adjusts the predetermined ON width of the ON pulse so that the count value of the switching control signal Ssw is equal to the count value of the reference clock.
  • the frequency control signal Sf is generated.
  • FIG. 2 is a circuit diagram showing the timer unit 30 in FIG. 1
  • FIG. 3 is a circuit diagram showing the counter unit 60 in FIG.
  • the constant current generating circuit 31 in the timer unit 30 is shown in detail.
  • the constant current generating circuit 31 includes an input voltage dividing circuit 34, a voltage follower 35, a resistance element 36, a current mirror circuit 37, and a gm amplifier 38.
  • the input voltage dividing circuit 34 divides the input voltage Vin input from the input terminal 2.
  • the input voltage dividing circuit 34 is configured by resistance elements 34a and 34b connected in series between the input terminal 2 and GND5.
  • the divided voltage between the resistance elements 34a and 34b is input to the voltage follower 35.
  • the voltage follower 35 includes an error amplifier 35a and a transistor 35b.
  • a resistance element 36 is connected between the source of the transistor 35b and GND5.
  • a current mirror circuit 37 is connected between the drain of the transistor 35b and the input terminal 2.
  • the current mirror circuit 37 includes a transistor 37a for supplying a reference current determined by the voltage follower 35, and a transistor 37b for generating a mirror current of the reference current flowing in the transistor 37a.
  • the transistor 37b supplies this mirror current to the timer capacitor 32.
  • the frequency control signal Sf from the counter unit 60 is input to one input terminal of the gm amplifier 38, and the reference voltage Vref2 is input to the other input terminal.
  • the output terminal of the gm amplifier 38 is connected to a node between the transistor 37a of the current mirror circuit 37 and the voltage follower 35.
  • the gm amplifier 38 functions as a push-pull type current source. For example, when the frequency control signal Sf is equal to or higher than the reference voltage Vref2, current is drawn from the transistor 37a of the current mirror circuit 37, and the frequency control signal Sf Is less than the reference voltage Vref 2, current is supplied to the voltage follower 35. That is, the gm amplifier 38 increases the charging current of the timer capacitor 32 when Sf is equal to or higher than Vref2, and decreases the charging current of the timer capacitor 32 when Sf is smaller than Vref2.
  • the counter unit 60 includes two counters 61 and 62, a NOR circuit 63, a NAND circuit 64, two inverters 65 and 66, a charge pump circuit 67, and a counter capacitor 68. And have.
  • the switching control signal Ssw is input to the input terminal of the first counter 61, and the output voltage of the second counter 62 is input to the reset terminal.
  • the first counter 61 is a 4-bit counter.
  • the first counter 61 outputs an on-pulse of the switching control signal Ssw and outputs a high-level voltage when the count value reaches the maximum value “1111”.
  • the output voltage is reset at the time of counting.
  • the first counter 61 also resets the output voltage when the output voltage of the second counter 62 becomes high level.
  • the output terminal of the first counter 61 is connected to the NOR circuit 63 via the inverter 65. It is connected to one input terminal.
  • the reference clock Cref is input to the input terminal of the second counter 62, and the first terminal is input to the reset terminal.
  • the output voltage of 1 counter 61 is input.
  • the second counter 62 is a 4-bit counter.
  • the second counter 62 counts the period of the reference clock. When the count value reaches the maximum value “1111”, the second counter 62 outputs a high-level pulse voltage and outputs the output voltage at the next count of “1111”. Reset.
  • the second counter 62 also resets the output voltage when the output voltage of the first counter 61 becomes high level.
  • the output terminal of the second counter 62 is connected to one input terminal of the NAND circuit 64.
  • the output voltage from the second counter 62 is input to the other input terminal of the NOR circuit 63.
  • the output terminal of the NOR circuit 63 is connected to the charge pump circuit 67.
  • the output voltage of the first counter 61 is input to the other input terminal of the NAND circuit 64 via the inverter 66.
  • the output terminal of the NAND circuit 64 is connected to the charge pump circuit 67.
  • the charge pump circuit 67 includes a transistor 67a made of an n-type MOSFET, a transistor 67b also made of a p-type MOSFET, and two constant current sources 67c and 67d.
  • the source of the transistor 67a is connected to GND5 via the constant current source 67c, and the drain is connected to the drain of the transistor 67b.
  • the input voltage Vin is input to the source of the transistor 67b via the constant current source 67d.
  • the output voltage of the NOR circuit 63 and the output voltage of the NAND circuit 64 are input to the gates of the transistors 67a and 67b, respectively.
  • a counter capacitor 68 is connected between the drains of the transistors 67a and 67b and GND5.
  • the source of the transistor 67b has a predetermined potential difference from the force GND5 in which the input voltage Vin is input via the constant current source 67d, and the constant current source 67c,
  • the input voltage Vin of the input terminal 2 is not limited as long as the power supply can supply the output current required for 67d.
  • FIG. 4 is a timing chart showing signal waveforms in the comparator type DC-DC converter 1 shown in FIG. 1, and FIG. It is a timing chart which shows a signal waveform.
  • the control unit 200 when the input voltage Vin is input to the input terminal 2, the control unit 200 generates the switching control signal Ssw. In response to the switching control signal Ssw, the voltage conversion unit 100 generates a stabilized output voltage Vout at the output terminal 3. In the steady state, Vin, on-time, etc. are set so that the switching frequency matches the frequency of the reference clock Cref.
  • the complementary drive signal is inverted by the drive circuit 13 so that the switching element 11 is turned off and the switching element 12 is turned on.
  • the output voltage Vout decreases and the coil current IL decreases.
  • the output voltage Vout is stabilized by repeating the above operations.
  • the off width of the off pulse Poff becomes wide and the on-duty is reduced.
  • the predetermined ON width of the ON pulse Pon is adjusted by the counter unit 60. Specifically, since the switching frequency of the switching control signal Ssw is lower than the frequency of the reference clock Cref (FIGS. 5 (a) and (c)), the second counter 62 is ahead of the first counter 61. Ends counting and outputs a high level pulse voltage. Then, the NAND circuit 64 generates a single-level pulse voltage Vup (FIG.
  • the gm amplifier 38 draws a current proportional to the differential voltage between the frequency control signal Sf and the reference voltage Vref2, and the charging current of the timer capacitor 32 is increased.
  • the time for the inter-terminal voltage Vt of the timer capacitor 32 to reach the output voltage Vout is shortened, and the end point Tb of On-Ron Pon is advanced.
  • the ON width of the ON pulse Pon is narrowed, and the ON duty is determined by Vin and Vout, so the OFF width of the OFF pulse Poff is also narrowed and the switching frequency is increased.
  • the counter unit 60 controls the switching frequency so as to approach the frequency of the reference clock Cref, so that fluctuations in the switching frequency are reduced.
  • the off width of the off pulse Poff is narrowed, and the on-duty is increased.
  • the predetermined ON width of the ON pulse Pon is adjusted by the counter unit 60.
  • the first counter 61 finishes counting before the second counter 62, and generates a high level pulse voltage. Output. Then, the NOR circuit 63 generates a high level pulse voltage Vdown, and the transistor 67a in the charge pump circuit 67 is temporarily turned on. On the other hand, the output voltage Vup of the NAND circuit 64 remains at a high level, and the transistor 67b in the charge pump circuit 67 remains off. As a result, the counter capacitor 68 is temporarily discharged, and the counter capacitor 68 is connected between the terminals. The voltage, that is, the frequency control signal Sf is lowered.
  • the gm amplifier 38 outputs a current proportional to the differential voltage between the frequency control signal Sf and the reference voltage Vref2, and the charging current of the timer capacitor 32 is decreased.
  • the time for the inter-terminal voltage Vt of the timer capacitor 32 to reach the output voltage Vout is lengthened, and the end point Tb of the on-pulse Pon is delayed.
  • the on-width of the on-pulse Pon is widened, and the on-duty is determined by Vin and Vout, so that the off-width of the off-pulse Poff is widened and the switching frequency is reduced.
  • the counter unit 60 controls the switching frequency so as to approach the frequency of the reference clock Cref, so that fluctuations in the switching frequency are reduced.
  • the comparator-type DC-DC converter 1 of the first embodiment the fluctuation of the conversion loss due to the fluctuation of the environmental temperature or the like without impairing the response characteristic to the sudden increase in the load current.
  • fluctuations in switching frequency caused by fluctuations in input / output voltage and output current can be reduced.
  • EMI countermeasures over a wide band are not required, and EMI countermeasures can be easily and inexpensively performed.
  • the logical operation circuit of the counter unit 60 is configured by a NOR circuit, a NAND circuit, and an inverter, so that high-speed operation is possible. It is.
  • the counter unit 60 of the comparator-type DC-DC converter 1 of the first embodiment is configured to provide a NORS over a predetermined period of the reference clock Cref (for example, several hundreds to thousands of count periods of the reference clock). Count. In other words, the counter unit 60 detects the average frequency of the reference clock Cref. Therefore, even if the input reference clock Cref includes a large amount of jitter as shown in FIG. 6, according to the comparator-type DC-DC converter 1 of the first embodiment, the switching control signal Ssw is equal to the reference clock Cref. Switching frequency fluctuations can be reduced without being affected by jitter.
  • Comparator DC—DC converter 1A is a comparator D
  • the DC converter 1 includes a timer unit 30A and a counter unit 60A instead of the timer unit 30 and the counter unit 60, and is different from the first embodiment.
  • the other configuration of the comparator DC-DC converter 1A is the same as that of the comparator DC-DC converter 1.
  • FIG. 7 is a circuit diagram showing a counter unit 60A according to the second embodiment of the present invention.
  • the counter unit 60A shown in FIG. 7 is different from the first embodiment in that it is a digital circuit.
  • the counter unit 60A is different from the first embodiment in a configuration including an up / down counter 68A instead of the NOR circuit 63, the NAND circuit 64, the charge pump circuit 67, and the counter capacitor 68.
  • the other configuration of the counter unit 60A is the same as that of the counter unit 60.
  • the up / down counter 68A receives the pulse voltage from the first counter 61 and the pulse voltage from the second counter 61, and increases or decreases the count value.
  • the up / down counter 68A outputs a 4-bit digital frequency control signal Sf to the timer unit 30A.
  • FIG. 8 is a circuit diagram showing a timer unit 30A according to the second embodiment of the present invention.
  • the timer unit 30A shown in FIG. 8 is different from the first embodiment in that the timer unit 30A further includes a digital / analog conversion unit (hereinafter referred to as DAC) 39 in addition to the timer unit 30.
  • DAC digital / analog conversion unit
  • Other configurations of the timer unit 30A are the same as those of the timer unit 30.
  • the DAC 39 converts the 4-bit digital frequency control signal S f from the up / down counter 68A into an analog signal.
  • the output terminal of the DAC 39 is connected to one input terminal of the gm amplifier 38.
  • the comparator type DC-DC converter 1A of the second embodiment can provide the same advantages as those of the first embodiment.
  • FIG. 9 is a circuit diagram showing a timer unit 30B according to the third embodiment of the present invention.
  • a timer unit 30B shown in FIG. 9 is different from the second embodiment in that the timer unit 30A includes a variable resistor unit 36A instead of the resistor element 36, the gm amplifier 38, and the DAC 39.
  • the other parts of the timer part 30B are the same as those of the timer part 30A.
  • the variable resistance section 36A includes a resistance element and a switch element, and changes the resistance value by controlling the switch element in accordance with the 4-bit digital frequency control signal Sf from the up / down counter 68A.
  • the power S is used to control the current in the voltage follower and current mirror circuit.
  • the comparator-type DC-DC converter 1B of the third embodiment can obtain the same advantages as those of the first embodiment.
  • the comparator-type DC-DC converter 1B of the third embodiment even in the light load mode, by stopping the up / down counter 68A, the on width of the on pulse is extremely reduced. Shortening can be easily prevented.
  • the timer unit 30 may control the force S and the off-time width Poff that are used to control the on-time width Pon.
  • the drive circuit 13 when the switching control signal Ssw is at a high level, a complementary drive signal is generated in which the switching element 11 is turned off and the switching element 12 is turned on.
  • the method for changing the ON width of the ON pulse Pon in the switching control signal Sw is not limited to the present embodiment, and various modes are conceivable.
  • the charging current of the timer capacitor 32 may be changed by changing the number of the transistor 35b in the voltage follower 35, or by changing the number of the transistors 37a and 37b in the current mirror circuit 37.
  • the charging current of the timer capacitor 32 may be changed, or the charging current of the timer capacitor 32 may be changed by changing the division ratio in the input voltage dividing circuit 34! /.
  • the frequency of the reference clock Cref in the counter unit 60 is the same as the frequency of the switching control signal Ssw.
  • the ratio of the control signal Ssw to the frequency may be N: M (M and N are natural numbers)! /.
  • the counter unit 60 adjusts the predetermined ON width of the ON pulse in the switching control signal so that the ratio between the count value of the switching control signal Ssw and the count value of the reference clock Cref is M: N.
  • the frequency force S of the reference clock Cref is preferably lower than the frequency of the switching control signal Ssw. According to this, current consumption can be reduced.
  • the comparator section compares the output voltage of the voltage conversion section 100 with a reference voltage, and determines a predetermined on width of the on pulse or off width of the off pulse in the control signal.
  • the first counter 61 counts at least one of the force S counting only the on-pulse in the switching control signal Ssw and the on-pulse and off-pulse in the switching control signal Ssw. Good.
  • the output voltage Vout is input to the negative input terminal of the second comparator, but a reference voltage may be input to the negative input terminal of the second comparator.
  • a diode may be used in place of the force switching element 12 in which the voltage conversion unit 100 is a synchronous rectification circuit using two switching elements 11 and 12.
  • a force S, p-type MOSFET using an n-type MOSFET may be used as the switching element 11 in the voltage conversion unit 100.
  • various transistors such as FETs and bipolar transistors can be applied to the switching elements and transistors in this embodiment.

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Description

明 細 書
コンパレータ方式 DC— DCコンバータ
技術分野
[0001] 本発明は、コンパレータ方式 DC— DCコンバータに関するものである。
背景技術
[0002] 入力電圧から安定化した出力電圧を生成する DC— DCコンバータが知られている 。 DC— DCコンバータにおいて出力電圧を安定化する手法としては、様々な方式が 考案されている。例えば、特許文献 1には、 PWM (パルス幅変調）方式を用いたスィ ツチング DC— DCコンバータが記載されている。 PWM方式では、スイッチング周波 数を一定とし、オンノ^レス幅を調整することによって、出力電圧を安定化することがで きる。また、コンパレータ方式を用いたスイッチング DC— DCコンバータがある。コン パレータ方式では、コンパレータを用いてオンパルス幅を一定とし、オフパルス幅（す なわち、スイッチング周波数)を調整することによって、出力電圧を安定化することが できる。
[0003] これらの DC— DCコンバータは、 PU (Processor Unit)などの電圧源として用いら れること力 Sある。 PUでは、待機状態から処理状態へ移行するとき、消費電流が急激 に増加する。負荷電流の急激な増加により、出力電圧が急激に低下すると、コンパレ ータ方式 DC— DCコンバータでは、即座にオンパルスを出力するので、所定のオフ ノ ルス期間中はパルスを出力できない PWM方式と比較して、出力電圧が早く安定 化する。このように、コンパレータ方式は、 PWM方式と比較して、負荷電流の急激な 増加に対する応答特性がよ!/、と!/、う特徴を有する。
特許文献 1 :特開 2000— 287439号公報
発明の開示
発明が解決しょうとする課題
[0004] ところで、コンパレータ方式 DC— DCコンバータでは、スイッチングの周期 Tfは、ォ ンパルス幅： Pon、オフパルス幅： Poff、入力電圧： Vin、出力電圧： Voutとすると、 以下のようになる。 [0005] Tf = Pon + Pof f = Vout/Vin X Tf + ( ( Vin - Vout) /Vin) X Tf— (式（1) )
[0006] したがって、 Vinおよび Voutが定まる場合、 Ponは一定であるので、 Poffは一意に 定まることになる。換言すれば、コンパレータ方式 DC— DCコンバータでは、 Ponが 一定であるので、 Vinおよび Voutが定まれば、出力電圧を一定にするためのオンデ ユーティが疋まる。
[0007] ここで、例えば、環境温度が上昇すると、回路素子の内部抵抗が増加し、内部損失 が増加する。このとき、コンパレータ方式 DC— DCコンバータでは、内部損失の増加 による出力電圧の低下を補うために、オフノ ルス幅が短くなつてオンデューティが増 加する。このように、コンパレータ方式 DC— DCコンバータでは、環境温度の変動に 起因して、スイッチング周波数が徐々に変動してしまう。その他入力電圧、出力電圧 、及び出力電流の変動によってもオフノ^レス幅が変動しスイッチング周波数が変動し てしまう。スイッチング周波数の変動によって、出力電圧のリップルが変動してしまい 、 PUなどの後段回路が誤動作してしまう可能性がある。また、広帯域に渡る EMI対 策が必要となる可能性がある。
[0008] そこで、本発明は、負荷電流の急激な増加に対する応答特性を損なうことなぐスィ ツチング周波数の変動を低減することが可能なコンパレータ方式 DC— DCコンバー タを提供することを目的として!/、る。
課題を解決するための手段
[0009] 本発明のコンパレータ方式 DC— DCコンバータは、（1)スイッチング素子を有し、 該スイッチング素子を制御信号に応じて制御することによって入力電圧を電圧変換し た出力電圧を生成する電圧変換部と、（2)電圧変換部の出力電圧を安定化するた めの制御信号を生成する制御部とを備える。
[0010] 制御部は、（a)電圧変換部の出力電圧と基準電圧とを比較し、制御信号における オンパルスの所定のオン幅又はオフパルスのオフ幅を決定するコンパレータ部と、 (b )制御信号におけるオンパルス及びオフノ ルスのうち少なくとも何れか一方をカウント すると共に基準クロックをカウントし、制御信号のカウント値と基準クロックのカウント値 との比が M： N (M及び Nは自然数）となるように、所定のオン幅を調整するカウンタ部 とを有する。 [0011] このコンパレータ方式 DC— DCコンバータによれば、例えば、出力電流の増加によ り、オフパルスのオフ幅が短くなつた場合でも、オンパルスの所定のオン幅はカウンタ 部によって調整され、制御信号のカウント値と基準クロックのカウント値との比が M : N となる。すなわち、カウンタ部によって制御信号の周波数が一定に保持される。
[0012] したがって、このコンパレータ方式 DC— DCコンバータによれば、スイッチング周波 数の変動を低減することができる。
[0013] 上記したコンパレータ部は、電圧変換部の出力電圧が基準電圧より小さくなつたこ とを検出し、当該検出時点をオンパルスの開始時点として決定する第 1のコンパレー タと、オンパルスの開始時点から所定時間経過したことを検出し、当該検出時点をォ ンノ ルスの終了時点として決定する第 2のコンパレータとを有することが好ましぐ上 記したカウンタ部は、所定時間を調整することによって、所定のオン幅を調整すること が好ましい。
[0014] また、上記した制御部は、定電流源に接続されたタイマー用キャパシタを含み、ォ ンノルスの開始時点から該タイマー用キャパシタの充電を開始するタイマー部を更 に有すること力 S好ましい。この場合、上記した第 2のコンパレータは、タイマー部にお けるタイマー用キャパシタの電圧が所定電圧以上となったことを検出することによって 、オンパルスの開始時点から所定時間経過したことを検出することが好ましぐ上記し たカウンタ部は、タイマー部におけるタイマー用キャパシタの充電電流を調整すること によって、所定時間を調整することが好ましい。
[0015] また、上記したカウンタ部は、（1)制御信号におけるオンパルス及びオフノ ルスのう ち少なくとも何れか一方をカウントし、当該カウント値が所定値となったときにパルス信 号を生成する第 1のカウンタと、（2)基準クロックをカウントし、当該カウント値が所定 値となったときにパルス信号を生成する第 2のカウンタと、（3)第 1のカウンタからのパ ノレス信号と第 2のカウンタからのノ ルス信号とを受ける NAND回路と、（4)第 1のカウ ンタからのノ ルス信号と第 2のカウンタからのノ ルス信号とを受ける NOR回路と、 (5) NAND回路からの出力信号に応じて充電電流を供給し、 NOR回路からの出力信号 に応じて放電電流を引き込むチャージポンプ回路と、（6)チャージポンプ回路に接 続されたカウンタ用キャパシタとを有し、（7)カウンタ用キャパシタの端子間電圧に応 じてタイマー用キャパシタの充電電流を調整することが好ましい。
[0016] また、上記したカウンタ部は、（1)制御信号におけるオンパルス及びオフノ ルスのう ち少なくとも何れか一方をカウントし、当該カウント値が所定値となったときにパルス信 号を生成する第 1のカウンタと、（2)基準クロックをカウントし、当該カウント値が所定 値となったときにパルス信号を生成する第 2のカウンタと、（3)第 1のカウンタの出力 端子及び第 2のカウンタの出力端子に接続されたアップダウンカウンタとを有し、（4) アップダウンカウンタの出力信号に応じてタイマー用キャパシタの充電電流を調整す ることが好ましい。
発明の効果
[0017] 本発明によれば、スイッチング周波数の変動を低減することが可能なコンパレータ 方式 DC— DCコンバータを得ることができる。
図面の簡単な説明
[0018] [図 1]図 1は本発明の第 1の実施形態に係るコンパレータ方式 DC— DCコンバータを 示す回路図である。
[図 2]図 2は図 1におけるタイマー部を示す回路図である。
[図 3]図 3は図 1におけるカウンタ部 60を示す回路図である。
[図 4]図 4は図 1に示すコンパレータ方式 DC— DCコンバータにおける各信号波形を 示すタイミングチャートである。
[図 5]図 5は図 3に示すカウンタ部における各信号波形を示すタイミングチャートであ
[図 6]図 6は図 4において基準クロックにジッタが発生した場合の各信号波形を示すタ イミングテヤートである。
[図 7]図 7は本発明の第 2の実施形態に係るカウンタ部を示す回路図である。
[図 8]図 8は本発明の第 2の実施形態に係るタイマー部を示す回路図である。
[図 9]図 9は本発明の第 3の実施形態に係るタイマー部を示す回路図である。
[図 10]図 10は図 4において基準クロックの周波数がスイッチング制御信号の周波数 より低い場合の各信号波形を示すタイミングチャートである。
符号の説明 コンパレータ方式 DC— DCコンバータ, 12 スイッチング素子
駆動回路
インダクタ
キャパシタ
第 1のコンパレータ（コンパレータ部） タイマー部
定電流生成回路（定電流源） タイマー用キャパシタ 入力電圧分割回路
ボルテージホロワ
抵抗素子
A 可変抵抗部
カレントミラー回路
gmアンフ
第 2のコンパレータ（コンパレータき カウンタ部
第 1のカウンタ
第 2のカウンタ
NOR回路
NAND回路
, 66 インバータ
チャージポンプ回路
カウンタ用キャパシタ
A アップダウンカウンタ
0 電圧変換部
0 制御部 発明を実施するための最良の形態
[0020] 以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、 各図面にお!/、て同一又は相当の部分に対しては同一の符号を附すこととする。
[第 1の実施形態]
[0021] 図 1は、本発明の第 1の実施形態に係るコンパレータ方式 DC— DCコンバータを示 す回路図である。図 1に示すコンパレータ方式 DC— DCコンバータ 1は、電圧変換部 100と制御部 200とから構成される。
[0022] 電圧変換部 100は、同期整流回路を構成しており、制御部 200からのスイッチング 制御信号 Sswに応じて、入力端子 2に印加される入力電圧 Vinを電圧変換した出力 電圧 Voutを出力端子 3に発生する。電圧変換部 100は、 2つのスイッチング素子 11 , 12と、駆動回路 13と、インダクタ 14と、キャパシタ 15とを備えている。
[0023] スイッチング素子 11 , 12は N型 MOSFETである。スイッチング素子 11のドレインは 入力端子 2に接続されており、ソースはスイッチング素子 12のドレインに接続されて いる。スイッチング素子 12のソースは GND5に接地されている。スイッチング素子 11 , 12のゲートは、それぞれ駆動回路 13に接続されている。
[0024] 駆動回路 13は、制御部 200からのスイッチング制御信号 Sswに応じて相補の駆動 信号を生成し、これらの駆動信号をそれぞれスイッチング素子 11 , 12のゲートに供 給する。本実施形態では、駆動回路 13は、スイッチング素子 11に供給する駆動信号 のための昇圧回路や、スイッチング素子 11 , 12の同時オンを回避するためのデットタ ィム生成回路等を含む同期整流用駆動回路である。
[0025] スイッチング素子 11のソース及びスイッチング素子 12のドレインには、インダクタ 14 の一端が接続されている。インダクタ 14の他端は、出力端子 3に接続されている。ィ ンダクタ 14の他端及び出力端子 3と GND5との間には、出力電圧平滑化のためのキ ャパシタ 15が接続されている。
[0026] 制御部 200は、電圧変換部 100の出力電圧 Voutを安定化するためのスイッチング 制御信号を生成する。制御部 200は、第 1のコンパレータ 20と、タイマー部 30と、第 2 のコンパレータ 40と、 SR— FF50と、カウンタ部 60とを備えている。
[0027] 第 1のコンパレータ 20のプラス入力端子は電圧変換部 100の出力端子 3に接続さ れており、マイナス入力端子には基準電圧（基準電位) Vrefが入力される。第 1のコ ンパレータ 20の出力端子は、タイマー部 30及び SR— FF50のセット端子に接続され ている。
[0028] タイマー部 30は、定電流生成回路 31と、タイマー用キャパシタ 32と、トランジスタ 3 3とを有している。定電流生成回路 31は、入力端子 2とタイマー用キャパシタ 32との 間に接続されており、タイマー用キャパシタ 32に一定値の充電電流を供給する。定 電流生成回路 31は、この充電電流の値を、カウンタ部 60からの周波数制御信号 Sf に応じて変更することができる。
[0029] タイマー用キャパシタ 32は、定電流生成回路 31と GND5との間に接続されている 。タイマー用キャパシタ 32の端子間には、トランジスタ 33が並列に接続されている。 すなわち、トランジスタ 33のドレインは定電流生成回路 31とタイマー用キャパシタ 32 の一端との間のノードに接続されており、ソースは GND5に接続されている。トランジ スタ 33のゲートには、第 1のコンパレータ 20からの出力電圧 Vonが入力される。
[0030] 定電流生成回路 31とタイマー用キャパシタ 32の一端との間のノードは、第 2のコン パレータ 40のプラス入力端子に接続されて!/、る。第 2のコンパレータ 40のマイナス入 力端子には、出力電圧 Voutが入力される。第 2のコンパレータ 40の出力端子は SR — FF50のリセット端子に接続されている。
[0031] SR— FF50は、第 1のコンパレータ 20の出力電圧 Vonに応じてスイッチング制御信 号 Sswにおけるオンパルスの生成を開始すると共にオフノ^レスの生成を終了し、第 2 のコンパレータ 40の出力電圧 Voffに応じてスイッチング制御信号 Sswにおけるオン ノ ルスの生成を終了すると共にオフノ ルスの生成を開始する。
[0032] このように、第 1のコンパレータ 20は、電圧変換部 100の出力電圧 Voutが基準電 圧 Vrefより小さくなつたことを検出し、ハイレベルのパルス電圧 Vonを発生することに よって SR— FF50をセットし、この検出時点をスイッチング制御信号 Sswにおけるォ ンノ ルスの開始時点として決定する。
[0033] なお、本実施形態において、定電流生成回路 31は、入力端子 2に接続されて入力 電圧 Vinを受けるものとした力 定電流生成回路 31の電力供給源は、 GND5と所定 の電位差を有し、定電流生成回路 31に必要とされる出力電流を供給できる電源であ れば入力端子 2の入力電圧 Vinに限られな!/、。
[0034] また、タイマー部 30は、第 1のコンパレータ 20のハイレベルのパルス電圧 Vonによ つてタイマー用キャパシタ 32の端子間電圧をリセットし、その後、定電流にてタイマー 用キャパシタ 32を充電することによってタイマーとして機能する。
[0035] 更に、第 2のコンパレータ 40は、タイマー部 30のタイマー用キャパシタ 32の端子間 電圧が出力電圧 Vout以上となったことを検出し、すなわちオンパルスの開始時点か ら所定時間経過したことを検出し、ハイレベルのノ ルス電圧 Voffを発生することによ つて SR— FF50をリセットして、この検出時点をスイッチング制御信号 Sswにおける オフノ^レスの終了時点として決定する。
[0036] 換言すれば、第 1のコンパレータ 20と第 2のコンパレータ 40と力 スイッチング制御 信号 Sswにおけるオンパルスの所定のオン幅を決定するコンパレータ部として機能 する。
[0037] カウンタ部 60は、スイッチング制御信号 Sswを受けると共に基準クロック Crefを受け る。カウンタ部 60は、スイッチング制御信号 Sswにおけるオンパルスをカウントすると 共に基準クロックをカウントし、スイッチング制御信号 Sswのカウント値と基準クロック のカウント値とが等しくなるように、オンパルスの所定のオン幅を調整するための周波 数制御信号 Sfを生成する。
[0038] 次に、タイマー部 30及びカウンタ部 60について詳細に説明する。図 2は、図 1にお けるタイマー部 30を示す回路図であり、図 3は、図 1におけるカウンタ部 60を示す回 路図である。
[0039] まず、タイマー部 30について説明する。図 2では、タイマー部 30における定電流生 成回路 31が詳細に示されている。定電流生成回路 31は、入力電圧分割回路 34と、 ボルテージホロワ 35と、抵抗素子 36と、カレントミラー回路 37と、 gmアンプ 38とを有 している。
[0040] 入力電圧分割回路 34は、入力端子 2から入力される入力電圧 Vinを分圧する。本 実施形態では、入力電圧分割回路 34は、入力端子 2と GND5との間に直列に接続 された抵抗素子 34a, 34bによって構成されている。これらの抵抗素子 34a, 34bの 間の分圧は、ボルテージホロワ 35に入力される。 [0041] ボルテージホロワ 35は、誤差増幅器 35aとトランジスタ 35bとから構成されている。ト ランジスタ 35bのソースと GND5との間には、抵抗素子 36が接続されている。また、ト ランジスタ 35bのドレインと入力端子 2との間にはカレントミラー回路 37が接続されて いる。
[0042] カレントミラー回路 37は、ボルテージホロワ 35によって決定される基準電流を流すト ランジスタ 37aと、トランジスタ 37aに流れる基準電流のミラー電流を生成するトランジ スタ 37bとから構成されている。トランジスタ 37bは、このミラー電流をタイマー用キヤ パシタ 32に供給する。
[0043] gmアンプ 38の一方の入力端子にはカウンタ部 60からの周波数制御信号 Sfが入 力され、他方の入力端子には基準電圧 Vref2が入力される。 gmアンプ 38の出力端 子は、カレントミラー回路 37のトランジスタ 37aとボルテージホロワ 35との間のノードに 接続されている。
[0044] gmアンプ 38は、プッシュプル型の電流源として機能し、例えば、周波数制御信号 Sfが基準電圧 Vref2以上であるときにカレントミラー回路 37のトランジスタ 37aから電 流を引き込み、周波数制御信号 Sfが基準電圧 Vref 2より小さいときにはボルテージ ホロワ 35に電流を供給する。すなわち、 gmアンプ 38は、 Sfが Vref2以上であるとき にはタイマー用キャパシタ 32の充電電流を増加し、 Sfが Vref 2より小さいときにはタ イマ一用キャパシタ 32の充電電流を減少する。
[0045] 次に、カウンタ部 60について説明する。図 3に示すように、カウンタ部 60は、 2つの カウンタ 61 , 62と、 NOR回路 63と、 NAND回路 64と、 2つのインノ ータ 65, 66と、 チャージポンプ回路 67と、カウンタ用キャパシタ 68とを有している。
[0046] 第 1のカウンタ 61の入力端子にはスイッチング制御信号 Sswが入力され、リセット端 子には第 2のカウンタ 62の出力電圧が入力される。例えば、第 1のカウンタ 61は、 4ビ ットカウンタである。第 1のカウンタ 61は、スイッチング制御信号 Sswのオンパルスを力 ゥントし、カウント値が最大値「1111」となった場合に、ハイレベルのノ^レス電圧を出 力すると共に、「1111」の次のカウント時に出力電圧をリセットする。また、第 1のカウ ンタ 61は、第 2のカウンタ 62の出力電圧がハイレベルとなったときにも出力電圧をリ セットする。第 1のカウンタ 61の出力端子は、インバータ 65を介して NOR回路 63の 一方の入力端子に接続されている。
[0047] 第 2のカウンタ 62の入力端子には基準クロック Crefが入力され、リセット端子には第
1のカウンタ 61の出力電圧が入力される。例えば、第 2のカウンタ 62は、 4ビットカウン タである。第 2のカウンタ 62は、基準クロックの周期をカウントし、カウント値が最大値「 1111」となった場合に、ハイレベルのパルス電圧を出力すると共に、「1111」の次の カウント時に出力電圧をリセットする。また、第 2のカウンタ 62は、第 1のカウンタ 61の 出力電圧がハイレベルとなったときにも出力電圧をリセットする。第 2のカウンタ 62の 出力端子は、 NAND回路 64の一方の入力端子に接続されている。
[0048] NOR回路 63の他方の入力端子には、第 2のカウンタ 62からの出力電圧が入力さ れる。 NOR回路 63の出力端子は、チャージポンプ回路 67に接続されている。
[0049] NAND回路 64の他方の入力端子には、インバータ 66を介して、第 1のカウンタ 61 力もの出力電圧が入力される。 NAND回路 64の出力端子は、チャージポンプ回路 6 7に接続されている。
[0050] チャージポンプ回路 67は、 n型 MOSFETからなるトランジスタ 67a、 p型 MOSFET 力もなるトランジスタ 67b及び 2つの定電流源 67c, 67dから構成されている。トランジ スタ 67aのソースは、定電流源 67cを介して GND5に接続されており、ドレインは、ト ランジスタ 67bのドレインに接続されている。トランジスタ 67bのソースには、定電流源 67dを介して入力電圧 Vinが入力される。トランジスタ 67a, 67bのゲートは、それぞ れ、 NOR回路 63の出力電圧、 NAND回路 64の出力電圧が入力される。トランジス タ 67a, 67bのドレインと GND5との間には、カウンタ用キャパシタ 68が接続されてい
[0051] なお、本実施形態において、トランジスタ 67bのソースには、定電流源 67dを介して 入力電圧 Vinが入力されるものとした力 GND5と所定の電位差を有し、定電流源 6 7c, 67dに必要とされる出力電流を供給できる電源であれば入力端子 2の入力電圧 Vinに限られない。
[0052] 次に、図 1〜図 5を参照しながら、コンパレータ方式 DC— DCコンバータ 1の動作を 説明する。図 4は、図 1に示すコンパレータ方式 DC— DCコンバータ 1における各信 号波形を示すタイミングチャートであり、図 5は、図 3に示すカウンタ部 60における各 信号波形を示すタイミングチャートである。
[0053] まず、入力端子 2に入力電圧 Vinが入力されると、制御部 200によってスイッチング 制御信号 Sswが生成される。このスイッチング制御信号 Sswに応じて電圧変換部 10 0は、出力端子 3に安定化した出力電圧 Voutを発生する。なお、定常状態において 、スイッチング周波数が基準クロック Crefの周波数に一致するように、 Vin、オンタイ ム等が設定されている。
[0054] 出力電圧 Voutが低下し基準電圧 Vrefに達すると（図 4 (a) )、第 1のコンパレータ 2 0によってハイレベルのパルス電圧 Vonが生成され（図 4 (c) )、 SR—FF50によって スイッチング制御信号 Sswにはオンパルス Ponが開始時点 Taより発生すると共にォ フノ ルス Poffの発生が時点 Taで終了する（図 4 (e) )。すると、駆動回路 13によって 相補の駆動信号が生成され、スイッチング素子 11がオン状態となると共にスィッチン グ素子 12がオフ状態となる。その結果、コイル 14に流れるコイル電流 ILが増加し、出 力電圧 Voutが上昇する（図 4 (a) , (b) )。
[0055] 第 1のコンパレータ 20によってハイレベルのパルス電圧 Vonが生成されると、トラン ジスタ 33が一時的にオン状態となり、タイマー用キャパシタ 32の端子間電圧力 Sリセッ トされ、その後、定電流生成回路 31からの定電流によってタイマー用キャパシタ 32が 徐々に充電される。タイマー用キャパシタ 32の端子間電圧が出力電圧 Voutに達す ると、第 2のコンパレータ 40によってハイレベルのパルス電圧 Voffが生成され（図 4 ( d) )、 SR— FF50によってスイッチング制御信号 Sswにはオフパルス Poffが時点 Tb より発生すると共にオンパルス Ponの発生が終了時点 Tbで終了する（図 4 (e) )。する と、駆動回路 13によって相補の駆動信号が反転され、スイッチング素子 11がオフ状 態となると共にスイッチング素子 12がオン状態となる。その結果、出力電圧 Voutが 低下すると共にコイル電流 ILが減少する。以上の動作が繰り返されることによって、 出力電圧 Voutが安定化される。
[0056] ところで、例えば環境温度が低下すると、例えばスイッチング素子 11 , 12やインダ クタ 14などの内部抵抗値が低下し、内部損失が低下する。このとき、出力電圧 Vout の上昇を補うために、オフパルス Poffのオフ幅が広くなり、オンデューティを減少させ る。一方、オンパルス Ponの所定のオン幅はカウンタ部 60によって調整される。 [0057] 具体的には、スイッチング制御信号 Sswのスイッチング周波数が基準クロック Cref の周波数より低いので（図 5 (a) , (c) )、第 2のカウンタ 62が第 1のカウンタ 61より先に カウントを終了し、ハイレベルのパルス電圧を出力する。すると、 NAND回路 64が口 一レベルのパルス電圧 Vupを生成し（図 5 (b) )、チャージポンプ回路 67におけるトラ ンジスタ 67bが一時的にオン状態となる。一方、 NOR回路 63の出力電圧 Vdownは ローレベルのままであり（図 5 (d) )、チャージポンプ回路 67におけるトランジスタ 67a はオフ状態のままである。その結果、カウンタ用キャパシタ 68が一時的に充電され、 カウンタ用キャパシタ 68の端子間電圧、すなわち周波数制御信号 Sfが上昇する（図 5 (e) )。
[0058] すると、周波数制御信号 Sfと基準電圧 Vref2との差分電圧に比例した電流を gmァ ンプ 38が引込み、タイマー用キャパシタ 32の充電電流を増加する。これによつて、タ イマ一用キャパシタ 32の端子間電圧 Vtが出力電圧 Voutに達する時間が短くなり、 オンノ ルス Ponの終了時点 Tbが早まる。その結果、オンパルス Ponのオン幅が狭く なり、 Vinと Voutによりオンデューティが定まるため、オフパルス Poffのオフ幅も狭く なってスイッチング周波数は上昇する。このように、カウンタ部 60は、スイッチング周 波数を基準クロック Crefの周波数に近づけるように制御するため、スイッチング周波 数の変動が低減される。
[0059] 一方、例えば環境温度が上昇すると、例えばスイッチング素子 11 , 12やインダクタ
14などの内部抵抗値が増加し、内部損失が増加する。このとき、出力電圧 Voutの低 下を補うため、オフパルス Poffのオフ幅が狭くなり、オンデューティを増加させる。一 方、オンパルス Ponの所定のオン幅はカウンタ部 60によって調整される。
[0060] 具体的には、スイッチング制御信号 Sswのスイッチング周波数が基準クロック Cref の周波数より高いので、第 1のカウンタ 61が第 2のカウンタ 62より先にカウントを終了 し、ハイレベルのパルス電圧を出力する。すると、 NOR回路 63がハイレベルのパル ス電圧 Vdownを生成し、チャージポンプ回路 67におけるトランジスタ 67aが一時的 にオン状態となる。一方、 NAND回路 64の出力電圧 Vupはハイレベルのままであり 、チャージポンプ回路 67におけるトランジスタ 67bはオフ状態のままである。その結 果、カウンタ用キャパシタ 68が一時的に放電され、カウンタ用キャパシタ 68の端子間 電圧、すなわち周波数制御信号 Sfが低下する。
[0061] すると、周波数制御信号 Sfと基準電圧 Vref2との差分電圧に比例した電流を gmァ ンプ 38が出力し、タイマー用キャパシタ 32の充電電流を減少する。これによつて、タ イマ一用キャパシタ 32の端子間電圧 Vtが出力電圧 Voutに達する時間が長くなり、 オンパルス Ponの終了時点 Tbが遅れる。その結果、オンパルス Ponのオン幅が広く なり、 Vinと Voutによりオンデューティが定まるため、オフパルス Poffのオフ幅も広く なって、スイッチング周波数は減少する。このように、カウンタ部 60は、スイッチング周 波数を基準クロック Crefの周波数に近づけるように制御するため、スイッチング周波 数の変動が低減される。
[0062] このように、第 1の実施形態のコンパレータ方式 DC— DCコンバータ 1によれば、負 荷電流の急激な増加に対する応答特性を損なうことなぐ環境温度の変動等に起因 する変換ロスの変動、入出力電圧の変動、出力電流の変動によって生じるスィッチン グ周波数の変動を低減することができる。その結果、出力電圧のリップルの変動を低 減すること力 Sでき、 PUなどの後段回路の誤動作を防止することができる。また、広帯 域に渡る EMI対策が不要となり、 EMI対策を容易に、且つ安価に行うことができる。
[0063] また、第 1の実施形態のコンパレータ方式 DC— DCコンバータ 1によれば、カウンタ 部 60の論理演算回路を、 NOR回路、 NAND回路及びインバータで構成しているの で、高速動作が可能である。
[0064] また、第 1の実施形態のコンパレータ方式 DC— DCコンバータ 1のカウンタ部 60は 、基準クロック Crefの所定期間（例えば、基準クロックの周期の数百から数千カウント 期間）に渡るノ ルスをカウントする。換言すれば、カウンタ部 60は基準クロック Crefの 平均周波数を検知している。したがって、図 6に示すように入力基準クロック Crefに 大きなジッタが含まれる場合であっても、第 1の実施形態のコンパレータ方式 DC— D Cコンバータ 1によれば、スイッチング制御信号 Sswは基準クロック Crefのジッタの影 響を受けず、スイッチング周波数の変動を低減することができる。
[第 2の実施形態]
[0065] 次に、本発明の第 2の実施形態に係るコンパレータ方式 DC— DCコンバータ 1Aに ついて説明する。コンパレータ方式 DC— DCコンバータ 1Aは、コンパレータ方式 D C DCコンバータ 1においてタイマー部 30及びカウンタ部 60に代えてそれぞれタイ マー部 30A、カウンタ部 60Aを備える構成で、第 1の実施形態と異なる。コンパレー タ方式 DC— DCコンバータ 1Aのその他の構成はコンパレータ方式 DC— DCコンパ ータ 1と同一である。
[0066] 図 7は、本発明の第 2の実施形態に係るカウンタ部 60Aを示す回路図である。図 7 に示すカウンタ部 60Aは、ディジタル回路である点で第 1の実施形態と異なる。具体 的には、カウンタ部 60Aは、 NOR回路 63、 NAND回路 64、チャージポンプ回路 67 及びカウンタ用キャパシタ 68に代えてアップダウンカウンタ 68Aを備える構成で第 1 の実施形態と異なる。カウンタ部 60Aのその他の構成は、カウンタ部 60と同一である
〇
[0067] アップダウンカウンタ 68Aは、第 1のカウンタ 61からのパルス電圧と第 2のカウンタ 6 1からのパルス電圧とを受け、カウント値を増減する。アップダウンカウンタ 68Aは、 4 ビットのディジタル周波数制御信号 Sfをタイマー部 30Aへ出力する。
[0068] 図 8は、本発明の第 2の実施形態に係るタイマー部 30Aを示す回路図である。図 8 に示すタイマー部 30Aは、タイマー部 30に加えて更にディジタル/アナログ変換部（ 以下、 DACという。）39を備える構成で第 1の実施形態と異なる。タイマー部 30Aの その他の構成はタイマー部 30と同一である。
[0069] DAC39は、アップダウンカウンタ 68Aからの 4ビットのディジタル周波数制御信号 S fをアナログ信号に変換する。 DAC39の出力端子は、 gmアンプ 38の一方の入力端 子に接続されている。
[0070] 第 2の実施形態のコンパレータ方式 DC— DCコンバータ 1Aでも、第 1の実施形態 と同様の利点を得ることができる。
[第 3の実施形態]
[0071] 次に、本発明の第 3の実施形態に係るコンパレータ方式 DC— DCコンバータ 1Bに ついて説明する。コンパレータ方式 DC— DCコンバータ 1Bは、コンパレータ方式 DC — DCコンバータ 1Aにおいてタイマー部 30Aに代えてタイマー部 30Bを備える構成 で、第 2の実施形態と異なる。コンパレータ方式 DC— DCコンバータ 1Bのその他の 構成はコンパレータ方式 DC— DCコンバータ 1Aと同一である。 [0072] 図 9は、本発明の第 3の実施形態に係るタイマー部 30Bを示す回路図である。図 9 に示すタイマー部 30Bは、タイマー部 30Aにおいて抵抗素子 36、 gmアンプ 38及び DAC39に代えて可変抵抗部 36Aを備える構成で第 2の実施形態と異なる。タイマ 一部 30Bのその他の構成はタイマー部 30Aと同一である。
[0073] 可変抵抗部 36Aは、抵抗素子とスィッチ素子とによって構成されており、アップダウ ンカウンタ 68Aからの 4ビットのディジタル周波数制御信号 Sfに応じてスィッチ素子を 制御することによって抵抗値を変更し、ボルテージホロワ及びカレントミラー回路の電 流を制卸すること力 Sでさる。
[0074] 第 3の実施形態のコンパレータ方式 DC— DCコンバータ 1Bでも、第 1の実施形態 と同様の利点を得ることができる。
[0075] また、第 3の実施形態のコンパレータ方式 DC— DCコンバータ 1Bによれば、軽負 荷モード時であっても、アップダウンカウンタ 68Aを停止することによって、オンパル スのオン幅が極端に短くなることを容易に防止することができる。
[0076] なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である
〇
[0077] 本実施形態では、タイマー部 30は、オンタイム幅 Ponを制御するものとした力 S、オフ タイム幅 Poffを制御するものとしてもよい。この場合、駆動回路 13おいて、スィッチン グ制御信号 Sswがハイレベルのときに、スイッチング素子 11がオフ状態となると共に スイッチング素子 12がオン状態となる相補の駆動信号を生成する。
[0078] また、スイッチング制御信号 Swにおけるオンパルス Ponのオン幅を変更する方法 は、本実施形態に限られるものではなぐ様々な態様が考えられる。例えば、ボルテ ージホロワ 35におけるトランジスタ 35bのパラ数を変更することによってタイマー用キ ャパシタ 32の充電電流を変更してもよいし、カレントミラー回路 37におけるトランジス タ 37a, 37bのパラ数を変更することによってタイマー用キャパシタ 32の充電電流を 変更してもよいし、入力電圧分割回路 34における分割比を変更することによってタイ マー用キャパシタ 32の充電電流を変更してもよ!/、。
[0079] また、本実施形態では、カウンタ部 60における基準クロック Crefの周波数はスイツ チング制御信号 Sswの周波数と同様とした力 基準クロック Crefの周波数とスィッチ ング制御信号 Sswの周波数との比は N： M (M及び Nは自然数）であってもよ!/、。この とき、カウンタ部 60は、スイッチング制御信号 Sswのカウント値と基準クロック Crefの カウント値との比が M： Nとなるように、スイッチング制御信号におけるオンパルスの所 定のオン幅を調整する。特に、図 10に示すように、基準クロック Crefの周波数力 Sスィ ツチング制御信号 Sswの周波数より低いことが好ましい。これによれば、消費電流を 低減することが可能である。
[0080] なお、コンパレータ部は、電圧変換部 100の出力電圧と基準電圧とを比較し、制御 信号におけるオンパルスの所定のオン幅又はオフパルスのオフ幅を決定している。
[0081] また、本実施形態では、第 1のカウンタ 61は、スイッチング制御信号 Sswにおける オンパルスのみをカウントした力 S、スイッチング制御信号 Sswにおけるオンパルス及 びオフパルスのうち少なくとも何れか一方をカウントしてもよい。
[0082] また、本実施形態では、第 2のコンパレータのマイナス入力端子には出力電圧 Vou tが入力されたが、第 2のコンパレータのマイナス入力端子にはある基準電圧が入力 されてもよい。
[0083] また、本実施形態では、電圧変換部 100が 2つのスイッチング素子 11 , 12を用いた 同期整流回路であった力 スイッチング素子 12の代わりにダイオードが用いられても よい。
[0084] また、本実施形態では、電圧変換部 100におけるスイッチング素子 11として n型 M OSFETが用いられた力 S、 p型 MOSFETが用いられてもよい。更に、本実施形態に おけるスイッチング素子やトランジスタには、 FETやバイポーラトランジスタといった様 々なトランジスタが適用可能である。

Claims

請求の範囲
[1] スイッチング素子を有し、該スイッチング素子を制御信号に応じて制御することによ つて入力電圧を電圧変換した出力電圧を生成する電圧変換部と、
前記電圧変換部の前記出力電圧を安定化するための前記制御信号を生成する制 御部と、
を備え、
前記制御部は、
前記電圧変換部の前記出力電圧と基準電圧とを比較し、前記制御信号におけるォ ンパルスの所定のオン幅又はオフパルスのオフ幅を決定するコンパレータ部と、
M及び Nを自然数とした場合、前記制御信号における前記オンパルス及びオフパ ノレスのうち、少なくとも何れか一方をカウントすると共に、基準クロックをカウントし、前 記制御信号のカウント値と前記基準クロックのカウント値との比が M : Nとなるように、 前記所定のオン幅を調整するカウンタ部と、
を有する、
コンパレータ方式 DC— DCコンバータ。
[2] 前記コンパレータ部は、
前記電圧変換部の前記出力電圧が基準電圧より小さくなつたことを検出し、当該検 出時点を前記オンパルスの開始時点として決定する第 1のコンパレータと、
前記オンパルスの開始時点から所定時間経過したことを検出し、当該検出時点を 前記オンノ^レスの終了時点として決定する第 2のコンパレータと、
を有し、
前記カウンタ部は、前記所定時間を調整することによって、前記所定のオン幅を調 整する、
請求項 1に記載のコンパレータ方式 DC— DCコンバータ。
[3] 前記制御部は、定電流源に接続されたタイマー用キャパシタを含み、前記オンパ ノレスの開始時点から該タイマー用キャパシタの充電を開始するタイマー部を更に有し 前記第 2のコンパレータは、前記タイマー部における前記タイマー用キャパシタの 電圧が所定電圧以上となったことを検出することによって、前記オンパルスの開始時 点から所定時間経過したことを検出し、
前記カウンタ部は、前記タイマー部における前記タイマー用キャパシタの充電電流 を調整することによって、前記所定時間を調整する、
請求項 2に記載のコンパレータ方式 DC— DCコンバータ。
[4] 前記カウンタ部は、
前記制御信号における前記オンノ^レス及び前記オフノ^レスのうち少なくとも何れか 一方をカウントし、当該カウント値が所定値となったときにパルス信号を生成する第 1 のカウンタと、
前記基準クロックをカウントし、当該カウント値が所定値となったときにパルス信号を 生成する第 2のカウンタと、
前記第 1のカウンタからのパルス信号と前記第 2のカウンタからのパルス信号とを受 ける NAND回路と、
前記第 1のカウンタからのパルス信号と前記第 2のカウンタからのパルス信号とを受 ける NOR回路と、
前記 NAND回路からの出力信号に応じて充電電流を供給し、前記 NOR回路から の出力信号に応じて放電電流を引き込むチャージポンプ回路と、
前記チャージポンプ回路に接続されたカウンタ用キャパシタと、を有し、 前記カウンタ用キャパシタの端子間電圧に応じて前記タイマー用キャパシタの充電 電流を調整する、
請求項 3に記載のコンパレータ方式 DC— DCコンバータ。
[5] 前記カウンタ部は、
前記制御信号における前記オンノ^レス及び前記オフノ^レスのうち少なくとも何れか 一方をカウントし、当該カウント値が所定値となったときにパルス信号を生成する第 1 のカウンタと、
前記基準クロックをカウントし、当該カウント値が所定値となったときにパルス信号を 生成する第 2のカウンタと、
前記第 1のカウンタの出力端子及び前記第 2のカウンタの出力端子に接続されたァ ップダウンカウンタと、
を有し、
前記アップダウンカウンタの出力信号に応じて前記タイマー用キャパシタの充電 流を調整する、
請求項 3に記載のコンパレータ方式 DC— DCコンバータ。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4629648B2 (ja) * 2006-11-28 2011-02-09 ザインエレクトロニクス株式会社 コンパレータ方式ｄｃ−ｄｃコンバータ
JP5083117B2 (ja) * 2008-08-20 2012-11-28 富士通セミコンダクター株式会社 Ｄｃ−ｄｃコンバータ及びｄｃ−ｄｃコンバータの制御回路
JP5315078B2 (ja) * 2009-02-10 2013-10-16 ザインエレクトロニクス株式会社 同期整流方式を用いたコンパレータ方式ｄｃ−ｄｃコンバータ
JP2010226833A (ja) * 2009-03-23 2010-10-07 Mitsumi Electric Co Ltd コンパレータおよびｄｃ−ｄｃコンバータ
TWI395397B (zh) * 2009-06-19 2013-05-01 Univ Nat Taipei Technology Buck-boost converter, step-up and step-down converter and its control module
JP5486221B2 (ja) * 2009-06-23 2014-05-07 スパンション エルエルシー Ｄｃ−ｄｃコンバータの制御回路、ｄｃ−ｄｃコンバータ及び電子機器
JP5333098B2 (ja) * 2009-09-11 2013-11-06 株式会社リコー デッドタイム生成回路及びモータ制御装置
JP5427193B2 (ja) * 2009-10-09 2014-02-26 パナソニック株式会社 スイッチングレギュレータ
EP2337202B1 (en) * 2009-12-17 2013-06-05 STMicroelectronics Srl Switching voltage regulator and related feed-forward control method
CN101783585B (zh) * 2009-12-25 2012-07-25 美芯晟科技（北京）有限公司 Emi减小系统
JP2012010523A (ja) * 2010-06-25 2012-01-12 On Semiconductor Trading Ltd スイッチング制御回路、電源回路
CN102594140A (zh) * 2011-01-05 2012-07-18 上海华虹集成电路有限责任公司 斜坡补偿产生电路及方法
TWI477048B (zh) * 2011-07-27 2015-03-11 Upi Semiconductor Corp 直流對直流轉換器及其電壓轉換方法
US9178417B2 (en) * 2011-07-27 2015-11-03 Upi Semiconductor Corp. DC-DC converter and voltage conversion method thereof
KR101878175B1 (ko) * 2011-10-05 2018-08-08 엘지디스플레이 주식회사 Ｄｃ-ｄｃ 컨버터 및 그 제어방법과 이를 이용한 표시장치
KR101939238B1 (ko) * 2012-03-08 2019-01-16 삼성전자 주식회사 신호 생성 회로와 이의 동작 방법
US9762144B2 (en) * 2012-04-23 2017-09-12 Semiconductor Components Industries, Llc Switching control circuit with signal process to accommodate the synchronous rectifier of power converters
TWI481142B (zh) * 2012-06-19 2015-04-11 Richtek Technology Corp 減少電磁干擾濾波器之功率消耗的洩放電路及方法
EP2696488B1 (en) 2012-08-09 2017-10-11 Nxp B.V. Power supply circuit using DC/DC converter
KR20150077895A (ko) * 2013-12-30 2015-07-08 삼성전기주식회사 피에조 구동 장치 및 방법, 그를 이용한 피에조 시스템
US9559583B2 (en) * 2014-01-13 2017-01-31 Mediatek Inc. Power converter with a wave generator that filters a wave signal to generate an output voltage
TWI531145B (zh) * 2014-05-28 2016-04-21 新唐科技股份有限公司 脈寬調變控制單元、電壓調節器及其控制方法
JP2016025825A (ja) * 2014-07-24 2016-02-08 株式会社東芝 電源回路
KR102635923B1 (ko) * 2015-12-31 2024-02-13 엘지디스플레이 주식회사 백라이트 유닛의 led 구동 모듈 및 방법
US10432092B2 (en) * 2017-11-17 2019-10-01 Texas Instruments Incorporated Self-calibrated DC-DC converter
US11081960B2 (en) * 2017-12-08 2021-08-03 Texas Instruments Incorporated Timer for power converter controller
IT202000006871A1 (it) * 2020-04-01 2021-10-01 St Microelectronics Srl Circuito convertitore, dispositivo e procedimento corrispondenti
US11811314B2 (en) * 2020-12-30 2023-11-07 Texas Instruments Incorporated Multi-mode power converter with programmable control
CN112799460B (zh) * 2021-01-30 2022-03-29 珠海巨晟科技股份有限公司 具有失配校准功能的比较电路
JP2023033964A (ja) * 2021-08-30 2023-03-13 株式会社デンソー スイッチング電源装置
IT202200000017A1 (it) * 2022-01-03 2023-07-03 St Microelectronics Srl Dispositivo regolatore di tensione

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11136929A (ja) * 1997-10-31 1999-05-21 Nec Home Electron Ltd Ｄｃ／ｄｃコンバータ装置
JP2002153075A (ja) * 2000-11-13 2002-05-24 Fuji Xerox Co Ltd 電源装置および出力電圧制御方法
JP2005117730A (ja) * 2003-10-03 2005-04-28 Seiko Instruments Inc 昇圧スイッチングレギュレータ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5742151A (en) * 1996-06-20 1998-04-21 Micro Linear Corporation Input current shaping technique and low pin count for pfc-pwm boost converter
JP2000287439A (ja) 1999-01-26 2000-10-13 Toyota Autom Loom Works Ltd Ｄｃ／ｄｃコンバータおよびその制御回路
JP3763830B2 (ja) * 2003-10-23 2006-04-05 ローム株式会社 電源装置
CN100405719C (zh) * 2005-01-27 2008-07-23 精拓科技股份有限公司 电流负载侦测装置及组设此装置的电源供应系统
JP2007116823A (ja) * 2005-10-20 2007-05-10 Fujitsu Ltd Ｄｃ−ｄｃコンバータの制御回路および制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11136929A (ja) * 1997-10-31 1999-05-21 Nec Home Electron Ltd Ｄｃ／ｄｃコンバータ装置
JP2002153075A (ja) * 2000-11-13 2002-05-24 Fuji Xerox Co Ltd 電源装置および出力電圧制御方法
JP2005117730A (ja) * 2003-10-03 2005-04-28 Seiko Instruments Inc 昇圧スイッチングレギュレータ

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