KR20090058471A

KR20090058471A - 콤퍼레이터 방식 ｄｃ－ｄｃ 컨버터

Info

Publication number: KR20090058471A
Application number: KR1020087009758A
Authority: KR
Inventors: 쇼고 하치야; 코우 타케무라
Original assignee: 쟈인 에레쿠토로닉스 가부시키가이샤
Priority date: 2006-10-04
Filing date: 2007-10-03
Publication date: 2009-06-09
Also published as: JP2008092740A; TW200917632A; JP4638856B2; CN101356718B; TWI442687B; KR101294907B1; WO2008041722A1; CN101356718A; US8049480B2; US20090160414A1

Abstract

콤퍼레이터 방식 DC-DC 컨버터(1)는 전압 변환부(100)와, 제어부(200)를 구비한다. 제어부(200)는 전압 변환부(100)의 출력 전압과 기준 전압을 비교하고, 제어 신호 Ssw에 있어서의 온 펄스의 소정의 온폭 또는 오프 펄스의 오프폭을 결정하는 콤퍼레이터부(20, 40)와, M 및 N을 자연수라고 하는 경우, 제어 신호 Ssw에 있어서의 온 펄스 및 오프 펄스 중 적어도 어느 쪽인가 한쪽을 카운트함과 아울러 기준 클록을 카운트하고, 제어 신호 Ssw의 카운트값과 기준 클록의 카운트값의 비가 M : N으로 되도록 소정의 온폭을 조정하는 카운터부(60)를 가진다.

콤퍼레이터 방식, DC-DC 컨버터, PWM(펄스폭변조 : Pulse Width Modulation) 방식, EMI(Electro-Magnetic Interference)

Description

콤퍼레이터 방식 ＤＣ－ＤＣ 컨버터{COMPARATOR TYPE DC-DC CONVERTER}

본 발명은 콤퍼레이터(comparator) 방식 DC-DC 컨버터(converter)에 관한 것이다.

입력 전압으로부터 안정화한 출력 전압을 생성하는 DC-DC 컨버터가 알려져 있다. DC-DC 컨버터에 있어서의 출력 전압을 안정화하는 수법으로서는 여러가지 방식이 고안되어 있다. 예를 들면, 특허 문헌 1에는 PWM(펄스폭변조 : Pulse Width Modulation) 방식을 이용한 스위칭 DC-DC 컨버터가 기재되어 있다. PWM 방식에서는 스위칭 주파수를 일정하게 하고, 온 펄스폭(on pulse width)을 조정함으로써 출력 전압을 안정화할 수가 있다. 또, 콤퍼레이터 방식을 이용한 스위칭 DC-DC 컨버터가 있다. 콤퍼레이터 방식에서는 콤퍼레이터를 이용하여 온 펄스폭(on pulse width)을 일정하게 하고 오프 펄스폭(off pulse width)(즉, 스위칭 주파수)을 조정함으로써 출력 전압을 안정화할 수가 있다.

이런 DC-DC 컨버터는 PU(Processor　Unit) 등의 전압원으로서 이용되는 것이 있다. PU에서는 대기 상태로부터 처리 상태로 이행할 때 소비 전류가 급격하게 증가한다. 부하 전류의 급격한 증가에 의해 출력 전압이 급격하게 저하하면, 콤퍼레이터 방식 DC-DC 컨버터에서는 즉석에서 온 펄스를 출력하므로, 소정의 오프 펄스 기간 중은 펄스를 출력할 수 없는 PWM 방식과 비교하여 출력 전압이 빨리 안정화한다. 이와 같이, 콤퍼레이터 방식은 PWM 방식과 비교하여 부하 전류의 급격한 증가에 대한 응답 특성이 좋다고 하는 특징을 가진다.

<특허 문헌 1> 일본국 특허공개 2000-287439호 공보

<발명이 해결하고자 하는 과제>

그런데, 콤퍼레이터 방식 DC-DC 컨버터에서는 스위칭의 주기 Tf는, 온 펄스폭 : Pon, 오프 펄스폭 : Poff, 입력 전압 : Vin, 출력 전압 : Vout라고 하면, 이하와 같이 된다.

Tf=Pon＋Poff=Vout/Vin×Tf＋((Vin-Vout)/Vin)×Tf (1)

따라서, Vin 및 Vout이 정해지는 경우, Pon은 일정하므로 Poff는 일의로 정해지게 된다. 바꾸어 말하면, 콤퍼레이터 방식 DC-DC 컨버터에서는 Pon이 일정하므로, Vin 및 Vout이 정해지면 출력 전압을 일정하게 하기 위한 온 듀티(on duty)가 정해진다.

여기서, 예를 들면 환경 온도가 상승하면 회로 소자의 내부 저항이 증가하여 내부 손실이 증가한다. 이때 콤퍼레이터 방식 DC-DC 컨버터에서는 내부 손실의 증가에 의한 출력 전압의 저하를 보충하기 위해서, 오프 펄스폭이 짧아지게 되어 온 듀티가 증가한다. 이와 같이, 콤퍼레이터 방식 DC-DC 컨버터에서는 환경 온도의 변동에 기인하여 스위칭 주파수가 서서히 변동해 버린다. 그 외 입력 전압, 출력 전압, 및 출력 전류의 변동에 의해서도 오프 펄스폭이 변동하여 스위칭 주파수가 변동해 버린다. 스위칭 주파수의 변동에 의해, 출력 전압의 리플(ripple)이 변동해 버려 PU 등의 후단 회로가 오동작하여 버릴 가능성이 있다. 또, 광대역에 미치는 EMI(Electro-Magnetic Interference) 대책이 필요하게 될 가능성이 있다.

그래서, 본 발명은 부하 전류의 급격한 증가에 대한 응답 특성을 손상시키는 일 없이 스위칭 주파수의 변동을 저감할 수 있는 콤퍼레이터 방식 DC-DC 컨버터를 제공하는 것을 목적으로 하고 있다.

<과제를 해결하기 위한 수단>

본 발명의 콤퍼레이터 방식 DC-DC 컨버터는, (1) 스위칭 소자를 가지고, 이 스위칭 소자를 제어 신호에 따라 제어함으로써 입력 전압을 전압 변환한 출력 전압을 생성하는 전압 변환부와, (2) 전압 변환부의 출력 전압을 안정화하기 위한 제어 신호를 생성하는 제어부를 구비한다.

제어부는, (a) 전압 변환부의 출력 전압과 기준 전압을 비교하고, 제어 신호에 있어서의 온 펄스의 소정의 온폭(on width) 또는 오프 펄스의 오프폭(off width)을 결정하는 콤퍼레이터부와, (b) 제어 신호에 있어서의 온 펄스 및 오프 펄스 중 적어도 어느 쪽인가 한쪽을 카운트(count)함과 아울러 기준 클록(clock)을 카운트하고, 제어 신호의 카운트값과 기준 클록의 카운트값의 비가 M : N(M 및 N은 자연수)으로 되도록 소정의 온폭을 조정하는 카운터부를 가진다.

이 콤퍼레이터 방식 DC-DC 컨버터에 의하면 예를 들면, 출력 전류의 증가에 의해 오프 펄스의 오프폭(off width)이 짧아질 경우에도, 온 펄스의 소정의 온폭(on width)은 카운터부에 의해 조정되어 제어 신호의 카운트값과 기준 클록의 카운트값의 비가 M : N으로 된다. 즉, 카운터부에 의해 제어 신호의 주파수가 일정하게 유지된다.

따라서, 이 콤퍼레이터 방식 DC-DC 컨버터에 의하면 스위칭 주파수의 변동을 저감할 수가 있다.

상기한 콤퍼레이터부는, 전압 변환부의 출력 전압이 기준 전압보다 작아진 것을 검출하고, 이 검출 시점을 온 펄스의 개시 시점으로서 결정하는 제1 콤퍼레이터와, 온 펄스의 개시 시점으로부터 소정 시간 경과한 것을 검출하고, 이 검출 시점을 온 펄스의 종료 시점으로서 결정하는 제2 콤퍼레이터를 가지는 것이 바람직하고, 상기한 카운터부는, 소정 시간을 조정함으로써 소정의 온폭을 조정하는 것이 바람직하다.

또, 상기한 제어부는, 정전류원에 접속된 타이머용 캐패시터를 포함하고, 온 펄스의 개시 시점으로부터 이 타이머용 캐패시터의 충전을 개시하는 타이머부를 더 가지는 것이 바람직하다. 이 경우, 상기한 제2 콤퍼레이터는, 타이머부에 있어서의 타이머용 캐패시터의 전압이 소정 전압 이상으로 된 것을 검출함으로써 온 펄스의 개시 시점으로부터 소정 시간 경과한 것을 검출하는 것이 바람직하고, 상기한 카운터부는, 타이머부에 있어서의 타이머용 캐패시터의 충전 전류를 조정함으로써 소정 시간을 조정하는 것이 바람직하다.

또, 상기한 카운터부는, (1) 제어 신호에 있어서의 온 펄스 및 오프 펄스 중 적어도 어느 쪽인가 한쪽을 카운트하고, 이 카운트값이 소정값으로 되었을 때에 펄스 신호를 생성하는 제1 카운터와, (2) 기준 클록을 카운트하고, 이 카운트값이 소정값으로 되었을 때에 펄스 신호를 생성하는 제2 카운터와, (3) 제1 카운터로부터의 펄스 신호와 제2 카운터로부터의 펄스 신호를 받는 NAND 회로와, (4) 제1 카운터로부터의 펄스 신호와 제2 카운터로부터의 펄스 신호를 받는 NOR 회로와, (5) NAND 회로로부터의 출력 신호에 따라 충전 전류를 공급하고, NOR 회로로부터의 출력 신호에 따라 방전 전류를 인입하는 전하 펌프 회로와, (6) 전하 펌프 회로(charge pump circuit)에 접속된 카운터용 캐패시터(capacitor)를 가지고, (7) 카운터용 캐패시터의 단자간 전압에 따라 타이머용 캐패시터의 충전 전류를 조정하는 것이 바람직하다.

또, 상기한 카운터부는, (1) 제어 신호에 있어서의 온 펄스 및 오프 펄스 중 적어도 어느 쪽인가 한쪽을 카운트하고, 이 카운트값이 소정값으로 되었을 때에 펄스 신호를 생성하는 제1 카운터와, (2) 기준 클록을 카운트하고, 이 카운트값이 소정값으로 되었을 때에 펄스 신호를 생성하는 제2 카운터와, (3) 제1 카운터의 출력 단자 및 제2 카운터의 출력 단자에 접속된 업다운(up-down) 카운터를 가지고, (4) 업다운 카운터의 출력 신호에 따라 타이머용 캐패시터의 충전 전류를 조정하는 것이 바람직하다.

<발명의 효과>

본 발명에 의하면 스위칭 주파수의 변동을 저감할 수 있는 콤퍼레이터 방식 DC-DC 컨버터를 얻을 수가 있다.

도 1은 본 발명의 제1의 실시 형태와 관련되는 콤퍼레이터 방식 DC-DC 컨버 터를 나타내는 회로도이다.

도 2는 도 1에 있어서의 타이머부를 나타내는 회로도이다.

도 3은 도 1에 있어서의 카운터부(60)를 나타내는 회로도이다.

도 4는 도 1에 나타낸 콤퍼레이터 방식 DC-DC 컨버터에 있어서의 각 신호 파형을 나타내는 타이밍 차트(timing chart)이다.

도 5는 도 3에 나타낸 카운터부에 있어서의 각 신호 파형을 나타내는 타이밍 차트이다.

도 6은 도 4에 있어서의 기준 클록에 지터(jitter)가 발생할 경우의 각 신호 파형을 나타내는 타이밍 차트이다.

도 7은 본 발명의 제2의 실시 형태와 관련되는 카운터부를 나타내는 회로도이다.

도 8은 본 발명의 제2의 실시 형태와 관련되는 타이머부를 나타내는 회로도이다.

도 9는 본 발명의 제3의 실시 형태와 관련되는 타이머부를 나타내는 회로도이다.

도 10은 도 4에 있어서의 기준 클록의 주파수가 스위칭 제어 신호의 주파수보다 낮은 경우의 각 신호 파형을 나타내는 타이밍 차트이다.

<도면의 주요 부분에 대한 부호의 설명>

1　 콤퍼레이터 방식 DC-DC 컨버터

11, 12　스위칭 소자

13　 구동 회로 14　 인덕터

15　 캐패시터

20　 제1 콤퍼레이터(콤퍼레이터부)

30　 타이머부

31　 정전류 생성 회로(정전류원)

32　 타이머용 캐패시터

33　 트랜지스터

34　 입력 전압 분할 회로

35　 전압 팔로워

36　 저항 소자 36A　 가변 저항부

37　 전류 미러 회로

38　 Gm 증폭기(tansconductance amplifier)

40　 제2 콤퍼레이터(콤퍼레이터부)

60　 카운터부

61　 제1 카운터(counter) 62 제2 카운터

63　 NOR 회로

64 NAND 회로

65, 66　 인버터(inverter)

67　 전하 펌프 회로(charge pump circuit)

68　 카운터용 캐패시터

68A　 업다운 카운터(up-down counter)

100　 전압 변환부

200　 제어부

이하, 도면을 참조하여 본 발명의 매우 적합한 실시 형태에 대해서 상세하게 설명한다. 또, 각 도면에 있어서 동일 또는 상당한 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.

［제1의 실시 형태］

도 1은 본 발명의 제1의 실시 형태와 관련되는 콤퍼레이터 방식 DC-DC 컨버터를 나타내는 회로도이다. 도 1에 나타낸 콤퍼레이터 방식 DC-DC 컨버터(1)는 전압 변환부(100)와 제어부(200)로 구성된다.

전압 변환부(100)는 동기 정류 회로를 구성하고 있고, 제어부(200)로부터의 스위칭 제어 신호 Ssw에 따라 입력 단자(2)에 인가되는 입력 전압 Vin을 전압 변환한 출력 전압 Vout을 출력 단자(3)에 발생한다. 전압 변환부(100)는 2개의 스위칭 소자(11, 12)와, 구동 회로(13)와, 인덕터(14)와, 캐패시터(15)를 구비하고 있다.

스위칭 소자(11, 12)는 n형 MOSFET이다. 스위칭 소자(11)의 드레인(drain)은 입력 단자(2)에 접속되어 있고, 소스(source)는 스위칭 소자(12)의 드레인에 접속되어 있다. 스위칭 소자(12)의 소스는 GND(ground)(5)에 접지되어 있다. 스위칭 소자(11, 12)의 게이트(gate)는 각각 구동 회로(13)에 접속되어 있다.

구동 회로(13)는 제어부(200)로부터의 스위칭 제어 신호 Ssw에 따라 상보(相補)의 구동 신호를 생성하고, 이런 구동 신호를 각각 스위칭 소자(11, 12)의 게이트에 공급한다. 본 실시 형태에서는 구동 회로(13)는 스위칭 소자(11)로 공급하는 구동 신호를 위한 승압 회로나, 스위칭 소자(11, 12)의 동시 온(on)을 회피하기 위한 데드 타임 생성 회로(dead time generating circuit) 등을 포함하는 동기 정류용 구동 회로이다.

스위칭 소자(11)의 소스 및 스위칭 소자(12)의 드레인(drain)에는 인덕터(14)의 일단이 접속되어 있다. 인덕터(14)의 타단은 출력 단자(3)에 접속되어 있다. 인덕터(14)의 타단 및 출력 단자(3)와 GND(5)의 사이에는 출력 전압 평활화(smoothing)를 위한 캐패시터(15)가 접속되어 있다.

제어부(200)는 전압 변환부(100)의 출력 전압 Vout을 안정화하기 위한 스위칭 제어 신호를 생성한다. 제어부(200)는 제1 콤퍼레이터(20)와, 타이머부(30)와, 제2 콤퍼레이터(40)와, SR-FF(50)와 카운터부(60)를 구비하고 있다.

제1 콤퍼레이터(20)의 플러스(plus) 입력 단자는 전압 변환부(100)의 출력 단자(3)에 접속되어 있고, 마이너스(minus) 입력 단자에는 기준 전압(기준 전위) Vref가 입력된다. 제1 콤퍼레이터(20)의 출력 단자는 타이머부(30) 및 SR-FF(50)의 세트 단자(set terminal)에 접속되어 있다.

타이머부(30)는 정전류 생성 회로(31)와, 타이머용 캐패시터(32)와, 트랜지스터(transistor)(33)를 가지고 있다. 정전류 생성 회로(31)는 입력 단자(2)와 타이머용 캐패시터(32)의 사이에 접속되어 있고, 타이머용 캐패시터(32)에 일정값의 충전 전류를 공급한다. 정전류 생성 회로(31)는 이 충전 전류의 값을 카운터부(60) 로부터의 주파수 제어 신호 Sf에 따라 변경할 수가 있다.

타이머용 캐패시터(32)는 정전류 생성 회로(31)와 GND(5)의 사이에 접속되어 있다. 타이머용 캐패시터(32)의 단자 사이에는 트랜지스터(33)가 병렬로 접속되어 있다. 즉, 트랜지스터(33)의 드레인은 정전류 생성 회로(31)와 타이머용 캐패시터(32)의 일단의 사이의 노드에 접속되어 있고, 소스는 GND(5)에 접속되어 있다. 트랜지스터(33)의 게이트에는 제1 콤퍼레이터(20)로부터의 출력 전압 Von이 입력된다.

정전류 생성 회로(31)와 타이머용 캐패시터(32)의 일단의 사이의 노드는 제2 콤퍼레이터(40)의 플러스 입력 단자에 접속되어 있다. 제2 콤퍼레이터(40)의 마이너스(minus) 입력 단자에는 출력 전압 Vout이 입력된다. 제2 콤퍼레이터(40)의 출력 단자는 SR-FF(50)의 리셋 단자(reset terminal)에 접속되어 있다.

SR-FF(50)는 제1 콤퍼레이터(20)의 출력 전압 Von에 따라 스위칭 제어 신호 Ssw에 있어서의 온 펄스의 생성을 개시함과 아울러 오프 펄스의 생성을 종료하고, 제2 콤퍼레이터(40)의 출력 전압 Voff에 따라 스위칭 제어 신호 Ssw에 있어서의 온 펄스의 생성을 종료함과 아울러 오프 펄스의 생성을 개시한다.

이와 같이, 제1 콤퍼레이터(20)는 전압 변환부(100)의 출력 전압 Vout이 기준 전압 Vref보다 작아진 것을 검출하고, 하이 레벨의 펄스 전압 Von을 발생함으로써 SR-FF(50)를 세트(set)하고, 이 검출 시점을 스위칭 제어 신호 Ssw에 있어서의 온 펄스의 개시 시점으로서 결정한다.

또, 본 실시 형태에 있어서의 정전류 생성 회로(31)는 입력 단자(2)에 접속 되어 입력 전압 Vin을 받는 것으로 하였지만, 정전류 생성 회로(31)의 전력 공급원은 GND(5)와 소정의 전위차를 가지고, 정전류 생성 회로(31)에 필요로 하는 출력 전류를 공급할 수 있는 전원이면 입력 단자(2)의 입력 전압 Vin에 한정되지 않는다.

또, 타이머부(30)는 제1 콤퍼레이터(20)의 하이 레벨(high level)의 펄스 전압 Von에 의해 타이머용 캐패시터(32)의 단자간 전압을 리셋(reset)하고, 그 후, 정전류에서 타이머용 캐패시터(32)를 충전함으로써 타이머로서 기능한다.

또한, 제2 콤퍼레이터(40)는 타이머부(30)의 타이머용 캐패시터(32)의 단자간 전압이 출력 전압 Vout 이상으로 된 것을 검출하고, 즉 온 펄스의 개시 시점으로부터 소정 시간 경과한 것을 검출하고, 하이 레벨의 펄스 전압 Voff를 발생함으로써 SR-FF(50)를 리셋(reset)하고, 이 검출 시점을 스위칭 제어 신호 Ssw에 있어서의 오프 펄스의 종료 시점으로서 결정한다.

바꾸어 말하면, 제1 콤퍼레이터(20)와 제2 콤퍼레이터(40)가 스위칭 제어 신호 Ssw에 있어서의 온 펄스의 소정의 온폭을 결정하는 콤퍼레이터부로서 기능한다.

카운터부(60)는 스위칭 제어 신호 Ssw를 받음과 아울러 기준 클록 Cref를 받는다. 카운터부(60)는 스위칭 제어 신호 Ssw에 있어서의 온 펄스를 카운트함과 아울러 기준 클록을 카운트하고, 스위칭 제어 신호 Ssw의 카운트값과 기준 클록의 카운트값이 동일하게 되도록 온 펄스의 소정의 온폭을 조정하기 위한 주파수 제어 신호 Sf를 생성한다.

다음에, 타이머부(30) 및 카운터부(60)에 대해서 상세하게 설명한다. 도 2는 도 1에 있어서의 타이머부(30)를 나타내는 회로도이고, 도 3은 도 1에 있어서의 카운터부(60)를 나타내는 회로도이다.

우선, 타이머부(30)에 대해서 설명한다. 도 2에서는 타이머부(30)에 있어서의 정전류 생성 회로(31)가 상세하게 나타나 있다. 정전류 생성 회로(31)는 입력 전압 분할 회로(34)와 전압 팔로워(voltage follower)(35)와, 저항 소자(36)와, 전류 미러 회로(current mirror circuit)(37)와, Gm 증폭기(38)를 가지고 있다.

입력 전압 분할 회로(34)는 입력 단자(2)로부터 입력되는 입력 전압 Vin을 분압한다. 본 실시 형태에서는 입력 전압 분할 회로(34)는 입력 단자(2)와 GND(5)의 사이에 직렬로 접속된 저항 소자(34a, 34b)에 의해 구성되어 있다. 이런 저항 소자(34a, 34b)의 사이의 분압은 전압 팔로워(voltage follower)(35)에 입력된다.

전압 팔로워(35)는 오차 증폭기(35a)와 트랜지스터(35b)로 구성되어 있다. 트랜지스터(35b)의 소스와 GND(5)의 사이에는 저항 소자(36)가 접속되어 있다. 또, 트랜지스터(35b)의 드레인과 입력 단자(2)의 사이에는 전류 미러 회로(37)가 접속되어 있다.

전류 미러 회로(37)는 전압 팔로워(35)에 의해 결정되는 기준 전류를 흘리는 트랜지스터(37a)와, 트랜지스터(37a)에 흐르는 기준 전류의 미러 전류를 생성하는 트랜지스터(37b)로 구성되어 있다. 트랜지스터(37b)는 이 미러 전류(mirror current)를 타이머용 캐패시터(32)로 공급한다.

Gm 증폭기(38)의 한쪽의 입력 단자에는 카운터부(60)로부터의 주파수 제어 신호 Sf가 입력되고, 다른 한쪽의 입력 단자에는 기준 전압 Vref2가 입력된다. Gm 증폭기(38)의 출력 단자는 전류 미러 회로(37)의 트랜지스터(37a)와 전압 팔로워(35)의 사이의 노드에 접속되어 있다.

Gm 증폭기(38)는 푸시풀형(push pull type)의 전류원으로서 기능하고, 예를 들면, 주파수 제어 신호 Sf가 기준 전압 Vref2 이상일 때 전류 미러 회로(37)의 트랜지스터(37a)로부터 전류를 인입하고, 주파수 제어 신호 Sf가 기준 전압 Vref2보다 작을 때에는 전압 팔로워(35)로 전류를 공급한다. 즉, Gm 증폭기(38)는, Sf가 Vref2 이상일 때는 타이머용 캐패시터(32)의 충전 전류를 증가시키고, Sf가 Vref2보다 작을 때에는 타이머용 캐패시터(32)의 충전 전류를 감소시킨다.

다음에, 카운터부(60)에 대해서 설명한다. 도 3에 나타내듯이 카운터부(60)는 2개의 카운터(61, 62)와, NOR 회로(63)와, NAND 회로(64)와, 2개의 인버터(65, 66)와, 전하 펌프 회로(67)와, 카운터용 캐패시터(68)를 가지고 있다.

제1 카운터(61)의 입력 단자에는 스위칭 제어 신호 Ssw가 입력되고, 리셋 단자에는 제2 카운터(62)의 출력 전압이 입력된다. 예를 들면, 제1 카운터(61)는 4비트 카운터이다. 제1 카운터(61)는 스위칭 제어 신호 Ssw의 온 펄스를 카운트하고, 카운트값이 최대치 「1111」로 된 경우에, 하이 레벨의 펄스 전압을 출력함과 아울러, 「1111」의 다음의 카운트 때에 출력 전압을 리셋(reset)한다. 또, 제1 카운터(61)는 제2 카운터(62)의 출력 전압이 하이 레벨로 되었을 때에도 출력 전압을 리셋한다. 제1 카운터(61)의 출력 단자는 인버터(65)를 통해 NOR 회로(63)의 한쪽의 입력 단자에 접속되어 있다.

제2 카운터(62)의 입력 단자에는 기준 클록 Cref가 입력되고, 리셋 단자에는 제1 카운터(61)의 출력 전압이 입력된다. 예를 들면, 제2 카운터(62)는 4비트 카운터이다. 제2 카운터(62)는 기준 클록의 주기를 카운트하고, 카운트값이 최대치 「1111」로 된 경우에, 하이 레벨의 펄스 전압을 출력함과 아울러, 「1111」의 다음의 카운트시에 출력 전압을 리셋한다. 또, 제2 카운터(62)는 제1 카운터(61)의 출력 전압이 하이 레벨로 되었을 때에도 출력 전압을 리셋한다. 제2 카운터(62)의 출력 단자는 NAND 회로(64)의 한쪽의 입력 단자에 접속되어 있다.

NOR 회로(63)의 다른 한쪽의 입력 단자에는 제2 카운터(62)로부터의 출력 전압이 입력된다. NOR 회로(63)의 출력 단자는 전하 펌프 회로(67)에 접속되어 있다.

NAND 회로(64)의 다른 한쪽의 입력 단자에는 인버터(66)를 통해 제1 카운터(61)로부터의 출력 전압이 입력된다. NAND 회로(64)의 출력 단자는 전하 펌프 회로(67)에 접속되어 있다.

전하 펌프 회로(67)는 n형 MOSFET로 구성되는 트랜지스터(67a), p형 MOSFET로 구성되는 트랜지스터(67b) 및 2개의 정전류원(67c, 67d)으로 구성되어 있다. 트랜지스터(67a)의 소스는 정전류원(67c)을 통해 GND(5)에 접속되어 있고, 드레인은 트랜지스터(67b)의 드레인에 접속되어 있다. 트랜지스터(67b)의 소스에는 정전류원(67d)을 통해 입력 전압 Vin이 입력된다. 트랜지스터(67a, 67b)의 게이트는 각각 NOR 회로(63)의 출력 전압, NAND 회로(64)의 출력 전압이 입력된다. 트랜지스터(67a, 67b)의 드레인과 GND(5)의 사이에는 카운터용 캐패시터(68)가 접속되어 있다.

또, 본 실시 형태에 있어서의 트랜지스터(67b)의 소스에는 정전류원(67d)을 통해 입력 전압 Vin이 입력되는 것으로 하였지만, GND(5)와 소정의 전위차를 가지고, 정전류원(67c, 67d)에 필요로 하는 출력 전류를 공급할 수 있는 전원이면 입력 단자(2)의 입력 전압 Vin에 한정되지 않는다.

다음에, 도 1∼도 5를 참조하면서 콤퍼레이터 방식 DC-DC 컨버터(1)의 동작을 설명한다. 도 4는 도 1에 나타낸 콤퍼레이터 방식 DC-DC 컨버터(1)에 있어서의 각 신호 파형을 나타내는 타이밍 차트이고, 도 5는 도 3에 나타낸 카운터부(60)에 있어서의 각 신호 파형을 나타내는 타이밍 차트이다.

우선, 입력 단자(2)에 입력 전압 Vin이 입력되면, 제어부(200)에 의해 스위칭 제어 신호 Ssw가 생성된다. 이 스위칭 제어 신호 Ssw에 따라 전압 변환부(100)는 출력 단자(3)로 안정화한 출력 전압 Vout을 발생한다. 또, 정상 상태에 있어서의 스위칭 주파수가 기준 클록 Cref의 주파수에 일치하도록 Vin, 온타임(on time) 등이 설정되어 있다.

출력 전압 Vout이 저하하여 기준 전압 Vref에 도달하면(도 4(a)), 제1 콤퍼레이터(20)에 의해 하이 레벨의 펄스 전압 Von이 생성되고(도 4(c)), SR-FF(50)에 의해 스위칭 제어 신호 Ssw에는 온 펄스 Pon이 개시 시점 Ta부터 발생함과 아울러 오프 펄스 Poff의 발생이 시점 Ta에서 종료한다(도 4(e)). 그러면, 구동 회로(13)에 의해 상보의 구동 신호가 생성되어 스위칭 소자(11)가 온 상태로 됨과 아울러 스위칭 소자(12)가 오프 상태로 된다. 그 결과, 코일(coil)(14)에 흐르는 코일 전류 IL이 증가하고, 출력 전압 Vout이 상승한다(도 4(a), (b)).

제1 콤퍼레이터(20)에 의해 하이 레벨의 펄스 전압 Von이 생성되면, 트랜지 스터(33)가 일시적으로 온 상태로 되고, 타이머용 캐패시터(32)의 단자간 전압이 리셋되고, 그 후 정전류 생성 회로(31)로부터의 정전류에 의해 타이머용 캐패시터(32)가 서서히 충전된다. 타이머용 캐패시터(32)의 단자간 전압이 출력 전압 Vout에 도달하면, 제2 콤퍼레이터(40)에 의해 하이 레벨의 펄스 전압 Voff가 생성되고(도 4(d)), SR-FF(50)에 의해 스위칭 제어 신호 Ssw에는 오프 펄스 Poff가 시점 Tb부터 발생함과 아울러 온 펄스 Pon의 발생이 종료 시점 Tb에서 종료한다(도 4(e)). 그러면, 구동 회로(13)에 의해 상보(相補)의 구동 신호가 반전되고, 스위칭 소자(11)가 오프 상태로 됨과 아울러 스위칭 소자(12)가 온 상태로 된다. 그 결과, 출력 전압 Vout이 저하함과 아울러 코일 전류(coil current) IL이 감소한다. 이상의 동작이 반복됨으로써 출력 전압 Vout이 안정화 된다.

그런데, 예를 들면 환경 온도가 저하하면, 예를 들면 스위칭 소자(11, 12)나 인덕터(14) 등의 내부 저항값이 저하하여 내부 손실이 저하한다. 이때 출력 전압 Vout의 상승을 보충하기 위해서, 오프 펄스 Poff의 오프폭이 넓어지게 되어 온 듀티를 감소시킨다. 한편, 온 펄스 Pon의 소정의 온폭은 카운터부(60)에 의해 조정된다.

구체적으로는, 스위칭 제어 신호 Ssw의 스위칭 주파수가 기준 클록 Cref의 주파수보다 낮기 때문에(도 5(a), (c)), 제2 카운터(62)가 제1 카운터(61)보다 먼저 카운트를 종료하고, 하이 레벨의 펄스 전압을 출력한다. 그러면, NAND 회로(64)가 로 레벨(low level)의 펄스 전압 Vup을 생성하고(도 5(b)), 전하 펌프 회로(67)에 있어서의 트랜지스터(67b)가 일시적으로 온 상태로 된다. 한편, NOR 회로(63)의 출력 전압 Vdown은 로 레벨인 그대로이고(도 5(d)), 전하 펌프 회로(67)에 있어서의 트랜지스터(67a)는 오프 상태인 그대로이다. 그 결과, 카운터용 캐패시터(68)가 일시적으로 충전되어 카운터용 캐패시터(68)의 단자간 전압, 즉 주파수 제어 신호 Sf가 상승한다(도 5(e)).

그러면, 주파수 제어 신호 Sf와 기준 전압 Vref2의 차분 전압에 비례한 전류를 Gm 증폭기(38)가 인입하여 타이머용 캐패시터(32)의 충전 전류를 증가시킨다. 이에 의해 타이머용 캐패시터(32)의 단자간 전압 Vt가 출력 전압 Vout에 도달하는 시간이 짧아져 온 펄스 Pon의 종료 시점 Tb가 빨라진다. 그 결과, 온 펄스 Pon의 온폭이 좁아지고, Vin과 Vout에 의해 온 듀티(on duty)가 정해지기 때문에, 오프 펄스 Poff의 오프폭도 좁아져 스위칭 주파수는 상승한다. 이와 같이, 카운터부(60)는, 스위칭 주파수를 기준 클록 Cref의 주파수에 접근하도록 제어하기 때문에 스위칭 주파수의 변동이 저감된다.

한편, 예를 들면 환경 온도가 상승하면, 예를 들면 스위칭 소자(11, 12)나 인덕터(14) 등의 내부 저항값이 증가하여 내부 손실이 증가한다. 이때 출력 전압 Vout의 저하를 보충하기 위해서, 오프 펄스 Poff의 오프폭이 좁아지게 되어 온 듀티를 증가시킨다. 한편, 온 펄스 Pon의 소정의 온폭은 카운터부(60)에 의해 조정된다.

구체적으로는, 스위칭 제어 신호 Ssw의 스위칭 주파수가 기준 클록 Cref의 주파수보다 높기 때문에, 제1 카운터(61)가 제2 카운터(62)보다 먼저 카운트를 종료하고, 하이 레벨의 펄스 전압을 출력한다. 그러면, NOR 회로(63)가 하이 레벨의 펄스 전압 Vdown을 생성하고, 전하 펌프 회로(67)에 있어서의 트랜지스터(67a)가 일시적으로 온 상태로 된다. 한편, NAND 회로(64)의 출력 전압 Vup는 하이 레벨인 그대로이고, 전하 펌프 회로(67)에 있어서의 트랜지스터(67b)는 오프 상태인 그대로이다. 그 결과, 카운터용 캐패시터(68)가 일시적으로 방전되어 카운터용 캐패시터(68)의 단자간 전압, 즉 주파수 제어 신호 Sf가 저하한다.

그러면, 주파수 제어 신호 Sf와 기준 전압 Vref2의 차분 전압에 비례한 전류를 Gm 증폭기(38)가 출력하여 타이머용 캐패시터(32)의 충전 전류를 감소시킨다. 이에 의해 타이머용 캐패시터(32)의 단자간 전압 Vt가 출력 전압 Vout에 도달하는 시간이 길어지게 되고, 온 펄스 Pon의 종료 시점 Tb가 늦어진다. 그 결과, 온 펄스 Pon의 온폭이 넓어지게 되고, Vin과 Vout에 의해 온 듀티가 정해지기 때문에, 오프 펄스 Poff의 오프폭도 넓어져 스위칭 주파수는 감소한다. 이와 같이, 카운터부(60)는, 스위칭 주파수를 기준 클록 Cref의 주파수에 접근하도록 제어하기 때문에 스위칭 주파수의 변동이 저감된다.

이와 같이, 제1의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터(1)에 의하면, 부하 전류의 급격한 증가에 대한 응답 특성을 손상시키는 일 없이, 환경 온도의 변동 등에 기인하는 변환 로스(loss)의 변동, 입출력 전압의 변동, 출력 전류의 변동에 의해 생기는 스위칭 주파수의 변동을 저감할 수가 있다. 그 결과, 출력 전압의 리플의 변동을 저감할 수가 있어 PU 등의 후단 회로의 오동작을 방지할 수가 있다. 또, 광대역에 미치는 EMI 대책이 불필요하게 되어 EMI 대책을 용이하게 또한 저가로 할 수가 있다.

또, 제1의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터(1)에 의하면, 카운터부(60)의 논리 연산 회로를, NOR 회로, NAND 회로 및 인버터로 구성하고 있으므로 고속 동작이 가능하다.

또, 제1의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터(1)의 카운터부(60)는 기준 클록 Cref의 소정 기간(예를 들면, 기준 클록의 주기의 수백으로부터 수천 카운트 기간)에 걸치는 펄스를 카운트한다. 바꾸어 말하면, 카운터부(60)는 기준 클록 Cref의 평균 주파수를 검지하고 있다. 따라서, 도 6에 나타내듯이 입력 기준 클록 Cref에 큰 지터(jitter)가 포함되는 경우라도, 제1의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터(1)에 의하면, 스위칭 제어 신호 Ssw는 기준 클록 Cref의 지터의 영향을 받지 않고, 스위칭 주파수의 변동을 저감할 수가 있다.

［제2의 실시 형태］

다음에, 본 발명의 제2의 실시 형태와 관련되는 콤퍼레이터 방식 DC-DC 컨버터(1A)에 대해서 설명한다. 콤퍼레이터 방식 DC-DC 컨버터(1A)는 콤퍼레이터 방식 DC-DC 컨버터(1)에 있어서의 타이머부(30) 및 카운터부(60)를 대신하여 각각 타이머부(30A), 카운터부(60A)를 구비하는 구성으로 제1의 실시 형태와 다르다. 콤퍼레이터 방식 DC-DC 컨버터(1A)의 그 외의 구성은 콤퍼레이터 방식 DC-DC 컨버터(1)와 동일하다.

도 7은 본 발명의 제2의 실시 형태와 관련되는 카운터부(60A)를 나타내는 회로도이다. 도 7에 나타낸 카운터부(60A)는 디지털 회로(digital circuit)인 점에서 제1의 실시 형태와 다르다. 구체적으로는, 카운터부(60A)는 NOR 회로(63), NAND 회 로(64), 전하 펌프 회로(67) 및 카운터용 캐패시터(68)를 대신하여 업다운 카운터(68A)를 구비하는 구성으로 제1의 실시 형태와 다르다. 카운터부(60A)의 그 외의 구성은 카운터부(60)와 동일하다.

업다운 카운터(68A)는 제1 카운터(61)로부터의 펄스 전압과 제2 카운터(61)로부터의 펄스 전압을 받아 카운트값을 증감한다. 업다운 카운터(68A)는 4비트의 디지털 주파수 제어 신호 Sf를 타이머부(30A)로 출력한다.

도 8은 본 발명의 제2의 실시 형태와 관련되는 타이머부(30A)를 나타내는 회로도이다. 도 8에 나타낸 타이머부(30A)는 타이머부(30)뿐만 아니라 또한 디지털/아날로그 변환부(이하, DAC(Digital/Analog Converter)라고 한다.)(39)를 구비하는 구성으로 제1의 실시 형태와 다르다. 타이머부(30A)의 그 외의 구성은 타이머부(30)와 동일하다.

DAC(39)는 업다운 카운터(68A)로부터의 4비트의 디지털 주파수 제어 신호 Sf를 아날로그 신호 로 변환한다. DAC(39)의 출력 단자는 Gm 증폭기(38)의 한쪽의 입력 단자에 접속되어 있다.

제2의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터(1A)에서도 제1의 실시 형태와 같은 이점을 얻을 수가 있다.

［제3의 실시 형태］

다음에, 본 발명의 제3의 실시 형태와 관련되는 콤퍼레이터 방식 DC-DC 컨버터(1B)에 대해서 설명한다. 콤퍼레이터 방식 DC-DC 컨버터(1B)는 콤퍼레이터 방식 DC-DC 컨버터(1A)에 있어서의 타이머부(30A)를 대신하여 타이머부(30B)를 구비하는 구성으로 제2의 실시 형태와 다르다. 콤퍼레이터 방식 DC-DC 컨버터(1B)의 그 외의 구성은 콤퍼레이터 방식 DC-DC 컨버터(1A)와 동일하다.

도 9는 본 발명의 제3의 실시 형태와 관련되는 타이머부(30B)를 나타내는 회로도이다. 도 9에 나타낸 타이머부(30B)는, 타이머부(30A)에 있어서의 저항 소자(36), Gm 증폭기(38) 및 DAC(39)를 대신하여 가변 저항부(36A)를 구비하는 구성으로 제2의 실시 형태와 다르다. 타이머부(30B)의 그 외의 구성은 타이머부(30A)와 동일하다.

가변 저항부(36A)는 저항 소자와 스위치 소자에 의해 구성되어 있고, 업다운 카운터(68A)로부터의 4비트의 디지털 주파수 제어 신호 Sf에 따라 스위치 소자를 제어함으로써 저항값을 변경하고, 전압 팔로워 및 전류 미러 회로의 전류를 제어할 수가 있다.

제3의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터(1B)에서도 제1의 실시 형태와 같은 이점을 얻을 수가 있다.

또, 제3의 실시 형태의 콤퍼레이터 방식 DC-DC 컨버터(1B)에 의하면, 경부하 모드(light load mode)일 때라도 업다운 카운터(68A)를 정지함으로써, 온 펄스의 온폭이 극단적으로 짧아지는 것을 용이하게 방지할 수가 있다.

또, 본 발명은 상기한 본 실시 형태에 한정되는 일 없이 여러 가지의 변형이 가능하다.

본 실시 형태에서는 타이머부(30)는 온타임 폭 Pon을 제어하는 것으로 하였지만, 오프타임 폭 Poff를 제어하는 것으로 하여도 좋다. 이 경우, 구동 회로(13) 에 있어서의, 스위칭 제어 신호 Ssw가 하이 레벨일 때에 스위칭 소자(11)가 오프 상태로 됨과 아울러 스위칭 소자(12)가 온 상태로 되는 상보의 구동 신호를 생성한다.

또, 스위칭 제어 신호 Sw에 있어서의 온 펄스 Pon의 온폭을 변경하는 방법은 본 실시 형태에 한정되는 것은 아니고 여러가지 형태를 생각할 수 있다. 예를 들면, 전압 팔로워(35)에 있어서의 트랜지스터(35b)의 병렬 수(parallel number)를 변경함으로써 타이머용 캐패시터(32)의 충전 전류를 변경하여도 좋고, 전류 미러 회로(37)에 있어서의 트랜지스터(37a, 37b)의 병렬 수(parallel number)를 변경함으로써 타이머용 캐패시터(32)의 충전 전류를 변경하여도 좋고, 입력 전압 분할 회로(34)에 있어서의 분할비를 변경함으로써 타이머용 캐패시터(32)의 충전 전류를 변경하여도 좋다.

또, 본 실시 형태에서는 카운터부(60)에 있어서의 기준 클록 Cref의 주파수는 스위칭 제어 신호 Ssw의 주파수와 마찬가지로 하였지만, 기준 클록 Cref의 주파수와 스위칭 제어 신호 Ssw의 주파수의 비는 N : M(M 및 N은 자연수) 이더라도 좋다. 이때 카운터부(60)는 스위칭 제어 신호 Ssw의 카운트값과 기준 클록 Cref의 카운트값의 비가 M : N으로 되도록 스위칭 제어 신호에 있어서의 온 펄스의 소정의 온폭을 조정한다. 특히, 도 10에 나타내듯이 기준 클록 Cref의 주파수가 스위칭 제어 신호 Ssw의 주파수보다 낮은 것이 바람직하다. 이에 의하면 소비 전류를 저감하는 것이 가능하다.

또, 콤퍼레이터부는 전압 변환부(100)의 출력 전압과 기준 전압을 비교하고, 제어 신호에 있어서의 온 펄스의 소정의 온폭 또는 오프 펄스의 오프폭을 결정하고 있다.

또, 본 실시 형태에서는 제1 카운터(61)는, 스위칭 제어 신호 Ssw에 있어서의 온 펄스만을 카운트하였지만, 스위칭 제어 신호 Ssw에 있어서의 온 펄스 및 오프 펄스 중 적어도 어느 쪽인가 한쪽을 카운트하여도 좋다.

또, 본 실시 형태에서는 제2 콤퍼레이터의 마이너스 입력 단자에는 출력 전압 Vout이 입력되었지만, 제2 콤퍼레이터의 마이너스 입력 단자에는 어떤 기준 전압이 입력되어도 좋다.

또, 본 실시 형태에서는 전압 변환부(100)가 2개의 스위칭 소자(11, 12)를 이용한 동기 정류 회로였지만, 스위칭 소자(12)를 대신하여 다이오드가 이용되어도 좋다.

또, 본 실시 형태에서는 전압 변환부(100)에 있어서의 스위칭 소자(11)로서 n형 MOSFET가 이용되었지만, p형 MOSFET가 이용되어도 좋다. 또한, 본 실시 형태에 있어서의 스위칭 소자나 트랜지스터에는, FET나 바이폴러 트랜지스터(bipolar transistor)라고 하는 여러가지 트랜지스터가 적용이 가능하다.

Claims

스위칭 소자를 가지고, 이 스위칭 소자를 제어 신호에 따라 제어함으로써 입력 전압을 전압 변환한 출력 전압을 생성하는 전압 변환부와,　상기 전압 변환부의 상기 출력 전압을 안정화하기 위한 상기 제어 신호를 생성하는 제어부를 구비하고,

상기 제어부는,

상기 전압 변환부의 상기 출력 전압과 기준 전압을 비교하고, 상기 제어 신호에 있어서의 온 펄스의 소정의 온폭 또는 오프 펄스의 오프폭을 결정하는 콤퍼레이터부와,

M 및 N을 자연수라고 하는 경우, 상기 제어 신호에 있어서의 상기 온 펄스 및 오프 펄스 중, 적어도 어느 쪽인가 한쪽을 카운트함과 아울러, 기준 클록을 카운트하고, 상기 제어 신호의 카운트값과 상기 기준 클록의 카운트값의 비가 M : N으로 되도록 상기 소정의 온폭을 조정하는 카운터부를 가지는 콤퍼레이터 방식 DC-DC 컨버터.
제1항에 있어서,

상기 콤퍼레이터부는,

상기 전압 변환부의 상기 출력 전압이 기준 전압보다 작아진 것을 검출하고, 이 검출 시점을 상기 온 펄스의 개시 시점으로서 결정하는 제1 콤퍼레이터와,

상기 온 펄스의 개시 시점으로부터 소정 시간 경과한 것을 검출하고, 이 검 출 시점을 상기 온 펄스의 종료 시점으로서 결정하는 제2 콤퍼레이터를 가지고,

상기 카운터부는, 상기 소정 시간을 조정함으로써 상기 소정의 온폭을 조정하는 콤퍼레이터 방식 DC-DC 컨버터.
제1항에 있어서,

상기 제어부는,

정전류원에 접속된 타이머용 캐패시터를 포함해, 상기 온 펄스의 개시 시점으로부터 이 타이머용 캐패시터의 충전을 개시하는 타이머부를 더 가지고,

상기 제 2의 콤퍼레이터는, 상기 타이머부에 있어서의 상기 타이머용 캐패시터의 전압이 소정 전압 이상으로 된 것을 검출함으로써, 상기 온 펄스의 개시 시점으로부터 소정 시간 경과한 것을 검출하고,

상기 카운터부는, 상기 타이머부에 있어서의 상기 타이머용 캐패시터의 충전 전류를 조정함으로써, 상기 소정 시간을 조정하는 콤퍼레이터 방식 DC-DC 컨버터.
제3항에 있어서,

상기 카운터부는, 상기 제어 신호에 있어서의 상기 온 펄스 및 상기 오프 펄스 중 적어도 어느 쪽인가 한쪽을 카운트하고, 이 카운트값이 소정값으로 되었을 때에 펄스 신호를 생성하는 제1 카운터와,

상기 기준 클록을 카운트하고, 이 카운트값이 소정값으로 되었을 때에 펄스 신호를 생성하는 제2 카운터와,

상기 제1 카운터로부터의 펄스 신호와 상기 제2 카운터로부터의 펄스 신호를 받는 NAND 회로와,

상기 제1 카운터로부터의 펄스 신호와 상기 제2 카운터로부터의 펄스 신호를 받는 NOR 회로와,

상기 NAND 회로로부터의 출력 신호에 따라 충전 전류를 공급하고, 상기 NOR 회로로부터의 출력 신호에 따라 방전 전류를 인입하는 전하 펌프 회로와,

상기 전하 펌프 회로에 접속된 카운터용 캐패시터를 가지고,

상기 카운터용 캐패시터의 단자간 전압에 따라 상기 타이머용 캐패시터의 충전 전류를 조정하는 콤퍼레이터 방식 DC-DC 컨버터.
제3항에 있어서,

상기 카운터부는,

상기 제어 신호에 있어서의 상기 온 펄스 및 상기 오프 펄스 중 적어도 어느 쪽인가 한쪽을 카운트하고, 이 카운트값이 소정값으로 되었을 때에 펄스 신호를 생성하는 제1 카운터와,

상기 기준 클록을 카운트하고, 이 카운트값이 소정값으로 되었을 때에 펄스 신호를 생성하는 제2 카운터와,

상기 제1 카운터의 출력 단자 및 상기 제2 카운터의 출력 단자에 접속된 업다운 카운터를 가지고,

　상기 업다운 카운터의 출력 신호에 따라 상기 타이머용 캐패시터의 충전 전류를 조정하는 콤퍼레이터 방식 DC-DC 컨버터.