WO2008013284A1 - Pulse synchronization demodulation device - Google Patents

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WO2008013284A1
WO2008013284A1 PCT/JP2007/064811 JP2007064811W WO2008013284A1 WO 2008013284 A1 WO2008013284 A1 WO 2008013284A1 JP 2007064811 W JP2007064811 W JP 2007064811W WO 2008013284 A1 WO2008013284 A1 WO 2008013284A1
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WO
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pulse
signal
synchronization
demodulation
unit
Prior art date
Application number
PCT/JP2007/064811
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English (en)
French (fr)
Inventor
Michiaki Matsuo
Hideki Aoyagi
Hitoshi Asano
Kazuya Toki
Original Assignee
Panasonic Corporation
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Publication date
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    • H—ELECTRICITY
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    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal

Definitions

  • the present invention relates to a pulse synchronous demodulator that receives a no-rest signal transmitted in a non-spring manner by a nose modulation method such as on-off keying, and in particular, synchronizes and demodulates a received signal with low power consumption.
  • the present invention relates to a pulse synchronous demodulator that performs.
  • wireless networks are attracting attention as a means to improve convenience, and technologies related to wireless LANs such as IEEE 802. ib and wireless PANs (personal area networks) such as Bluetooth are known. Has been put into practical use.
  • UWB ultra-wide band
  • This UWB obtains a large-capacity communication path by making it possible to use an extremely wide frequency band by making the transmission power small enough not to interfere with existing wireless systems. There is an advantage that a high data transmission rate can be realized!
  • This wireless transmission by UWB includes a technique that uses a technology that converts a pulsed signal having a broad spectrum component into a radio frequency and transmits it.
  • Patent Document 1 discloses a receiving apparatus configuration that enables a process of ensuring synchronization and demodulating a received pulse signal having a high transmission rate.
  • FIG. 15 shows a configuration for synchronizing with a reception no-reception signal in the prior art.
  • FIG. 16 shows a processing system 210 for demodulation in addition to the synchronization processing system 215 shown in FIG.
  • the received noise signal input from the antenna 100 is mixed with the replica pulse generated internally in the demodulating correlation mixer 310 and the synchronizing correlation mixers 405 and 410 at different timings, and the correlation value is Desired.
  • the correlation value is converted into a digital value by the AD converters 220 and 225, and the controller 230 performs processing for demodulation and synchronization control.
  • FIG. 17A The timing relationship between the received noise signal and the internally generated noise as a replica is shown in FIG. 17A, and the relationship between the phase difference between the two noises and the correlation output is shown in FIG. 17B.
  • the relationship between the phase difference between the received noise and the internally generated noise and the correlation output is symmetric with respect to the phase difference 0 as the axis, and is maximum at the phase difference 0.
  • the two points indicated by the symbol T in each figure are the correlation values obtained by the synchronization correlation mixer, and the points indicated by the symbol A indicate the correlation values obtained by the demodulation correlation mixer.
  • FIG. 18A shows a state in which optimum demodulation is possible with synchronization, and the output value of the demodulation correlation mixer is maximized, and the two output values of the synchronization correlation mixer are equal.
  • Fig. 18B and Fig. 18C show the state where the phase of the received noise and the internally generated noise are out of sync in the demodulating correlation mixer, and there is a difference S between the two output values of the synchronizing correlation mixer. Will occur.
  • the two correlation values of the correlation mixers 405 and 410 for synchronization are compared by the adder 415, and the timing of the internally generated noise is changed so that the difference becomes zero. Operates to ensure synchronization.
  • the invention described in Patent Document 1 is correlated. By using a configuration in which a demodulator system and a synchronous system are used in parallel, a wirelessly transmitted pulse signal can be received to ensure synchronization and demodulate.
  • Patent Document 1 JP 2005-518111 (Figs. 4, 5, 12, 12A, 12B, 14A to 14)
  • reducing the power consumption during reception is an important issue in that the usable time can be extended.
  • the transmitting device When wirelessly transmitting the above-mentioned signal in the form of a signal, it is possible for the transmitting device to intermittently operate the circuit depending on the presence or absence of a transmission noise signal that the transmission power is higher in a system such as a cellular system. Low power consumption can be achieved.
  • Patent Document 1 In response to such a requirement, the invention disclosed in Patent Document 1 requires an AD converter that operates at the same sampling frequency as the data transmission rate in each of the demodulation system and the synchronization system. Therefore, large power is consumed when high-speed pulse transmission of the order of Gbps is performed.
  • the present invention has been made to solve the above-described problems of the prior art, and can be used for wireless transmission of a high-speed wireless signal of the order of Gbps! Thus, it is possible to reduce the power consumption of the receiving side device that performs the synchronization and demodulation processing.
  • the present invention can be applied to a receiving system of a wireless system that performs data transmission at a high transmission rate by a transmission method such as UWB, and is a non-synchronous demodulation device that operates with low power consumption with a simple configuration.
  • the purpose is to provide.
  • Another object of the present invention is to provide a pulse synchronous demodulator that can be easily integrated and designed for cost reduction. Means for solving the problem
  • the pulse synchronous demodulator according to the present invention is a pulse synchronous demodulator that receives a pulse signal having a first frequency, and generates a clock signal having a second frequency lower than the first frequency.
  • a plurality of AD converters that sample the clock signal at different sampling timings of the clock signal, and a plurality of sample values output by the plurality of AD converters.
  • a phase determination unit that generates a phase control signal, a variable delay unit that changes a delay amount of the clock signal generated by the clock signal generation unit according to the phase control signal, and the plurality of AD conversion units And a plurality of sampling timing adjusting sections that can individually adjust the delay amount of the clock signal output from the variable delay section.
  • the pulse synchronous demodulator detects the level of the plurality of sample values output from the plurality of AD converters, and the level of the plurality of sample values has become lower than a preset value.
  • a level determining unit that increases or decreases the delay amount of the variable delay unit by a predetermined amount is provided.
  • the delay amount of the variable delay unit is increased or decreased by a predetermined amount, thereby avoiding an erroneous synchronization operation. It becomes possible to do.
  • the synchronization stability can be increased.
  • the level determination unit may include a plurality of sample values output from the plurality of AD conversion units in a synchronization process in which the clock signal is synchronized with the noise signal. If they are different, the delay amount of the variable delay unit is changed, and when the plurality of sample values are equal, the delay amount of the variable delay unit is held.
  • the difference in delay amount ( ⁇ ⁇ ) of the plurality of sampling timing adjustment units is set to be equal to or less than the half-value width of the amplitude of the pulse signal.
  • the delay amount of the variable delay unit is set to the value of the noise signal. It is characterized by being increased or decreased by half the time of the norse width.
  • the delay amount of the variable delay section is reduced to half of the noise width of the noise signal when the value becomes smaller than half of the amplitude of the plurality of sample force S pulse signals. Since the amount of delay adjustment of the sampling timing adjustment unit and variable delay unit is determined by increasing or decreasing the amount of time, it is possible to implement a device that improves synchronization stability by avoiding mis-synchronization operation. It becomes possible.
  • the pulse synchronous demodulator of the present invention includes a demodulation processing unit that demodulates a plurality of sample values output from the plurality of AD conversion units and outputs a demodulation result.
  • synchronization and demodulation of a received pulse signal can be performed by a plurality of AD converters operating at a sampling frequency lower than the transmission rate. Power consumption can be reduced.
  • the circuit scale is reduced because the synchronous processing part and the demodulation processing part are partly shared.
  • the pulse synchronous demodulator includes a demodulation AD converter that samples the pulse signal at a predetermined sampling timing of the clock signal, and a plurality of outputs output by the demodulation AD converter. And a demodulation processing unit that demodulates the sample value and outputs the demodulation result.
  • a plurality of synchronization AD converters that operate at a sampling frequency lower than the transmission rate can synchronize the received pulse signal, and power consumption during synchronization for a high-speed pulse transmission system Can be reduced.
  • synchronization and demodulation can be performed simultaneously, and synchronization acquisition during demodulation can be performed. Therefore, as compared with the case where synchronization and demodulation are performed alternately, embedding of a data pattern for synchronization can be reduced, and throughput can be improved.
  • the pulse signal is a pulse signal wirelessly transmitted by ASK modulation
  • the demodulation processing unit uses the sample value output by the demodulation AD conversion unit.
  • the sample value of the synchronization AD conversion unit corresponding to the symbol pulse is not used for phase determination in the phase determination unit. To control.
  • the second frequency is 1 / n (an integer of 2 or more) of the first frequency
  • the plurality of AD conversion units may include the pulse N samples are connected in parallel to the signal to generate n sample values.
  • the received pulse signal can be synchronized by the plurality of AD converters operating at a sampling frequency that is half or less of the transmission rate, so that the synchronization operation for the high-speed transmission system can be performed. Power consumption can be reduced.
  • each of the plurality of AD conversion units samples n different symbols of the pulse signal.
  • the phase determination unit controls the delay amount of the variable delay unit so that the plurality of sample values output from the plurality of AD conversion units are equal. Is.
  • the difference ( ⁇ ⁇ ) in the delay amount adjusted by the plurality of sampling timing adjustment units is smaller than the pulse width of the noise signal.
  • the plurality of sampling timing adjustment units cause the difference in delay amount ( ⁇ ⁇ ) in a synchronization process in which the clock signal is synchronized with the pulse signal.
  • the delay amount difference ( ⁇ ⁇ ) is made zero during demodulation for demodulating the pulse signal.
  • the plurality of AD conversion units includes a first AD conversion unit that samples the noise signal at a rising edge of the clock signal, and the clock. And a second AD converter that samples the pulse signal at the falling edge of the signal.
  • the pulse synchronous demodulator detects a constant change amount from a change in the phase control signal generated by the phase determination unit, and determines the clock according to the increase / decrease and inclination of the change amount.
  • a clock frequency correction unit for adjusting the frequency of the clock signal output from the lock signal generation unit is further provided.
  • the plurality of sampling timing adjustment units cause the delay amount difference ( ⁇ ) in a synchronization process in which the clock signal is synchronized with the pulse signal.
  • the delay amount difference ( ⁇ ⁇ ) is reduced as the synchronization process progresses.
  • the received noise signal can be synchronized by a plurality of AD conversion units operating at a sampling frequency lower than the transmission rate. Therefore, synchronization with a high-speed transmission system is possible. Power consumption during operation can be reduced. In addition, since it can operate at a clock frequency lower than the transmission rate, integrated design becomes easy.
  • FIG. 1 is a block diagram showing an example of the configuration of a pulse synchronous demodulator according to a first embodiment.
  • FIG. 2 is a time chart showing a received panelless signal at the time of synchronization pulling in the pulse synchronous demodulator according to the first embodiment.
  • FIG. 3 is a time chart showing received pulse signals during synchronization acquisition and demodulation in the pulse synchronization demodulator according to the first embodiment.
  • FIG. 4 is a block diagram showing an example of the configuration of a pulse synchronization demodulator according to the second embodiment.
  • FIG. 5 is a time showing a received noise signal at the time of synchronization acquisition in the pulse synchronization demodulator according to the second embodiment.
  • FIG. 6 is a block diagram showing an example of the configuration of a pulse synchronization demodulator according to a third embodiment. 7] Time chart showing the received noise signal at the time of synchronization acquisition in the pulse synchronous demodulator according to the third embodiment.
  • FIG. 18C A diagram showing the relationship between the phase difference between the received nores signal and the replica internal generated nores and the correlation output during synchronization acquisition in the prior art
  • FIG. 19 is a block diagram showing an example of the configuration of the pulse synchronous demodulator according to the sixth embodiment.
  • FIG. 20 shows a specific example of the frequency adjustment method of the clock signal in the pulse synchronous demodulator according to the sixth embodiment. Time chart for explanation
  • FIG. 1 is a block diagram showing the configuration of the pulse synchronous demodulator according to the first embodiment of the present invention.
  • the pulse synchronous demodulator according to the first embodiment includes a received signal input terminal 200, an AD converter 10 to 11; a sampling timing adjuster 20 to 21, a clock signal generator 30, A variable delay unit 40, a phase determination unit 50, a demodulation processing unit 60, and a demodulation output terminal 210 are provided.
  • the reception signal input terminal 200 receives a reception noise modulated signal subjected to on-off keying modulation.
  • On 'Off' keying modulation method is 100% ASK (Amplitude Shif t Keying) A modulation method that transmits a digital signal of “1” or “0” depending on the presence or absence of a pulse signal.
  • ASK Amplitude Shif t Keying
  • a modulation method that transmits a digital signal of “1” or “0” depending on the presence or absence of a pulse signal.
  • a continuous waveform as shown by 201 in FIG. 2 is received on the reception side. Shall be.
  • a noise is assigned to data "1" and a modulated signal is generated by not transmitting a pulse to data "0". This can be done by assigning a pulse to data “0”. If the data assignment method is shared between sending and receiving, it is good. In the present embodiment, a case where a case where a pulse exists is assigned as data “1” will be described.
  • the AD conversion units 10 to 11 sample the amplitude value of the received pulse signal input from the received signal input terminal 200 and convert it to a digital value.
  • the received pulse signal is branched into two and is simultaneously input to each of AD converters 10 and 11.
  • the AD converters 10 to 11 receive a clock signal that gives sampling timing.
  • the frequency of the clock signal is the sampling frequency.
  • the received pulse signal is sampled alternately by the AD converters 10 and 11 for each symbol at a sampling frequency that is half the transmission rate in both the synchronization and demodulation processes.
  • the AD conversion unit 10 samples the received pulse signal at the rising edge of the clock signal, and the AD conversion unit 11 operates to sample the received pulse signal at the falling edge of the clock signal.
  • the sampling timing adjustment units 20 to 21 adjust the delay of the clock signal that gives the sampling timing in the AD conversion units 10 to 11.
  • the sampling timing adjustment unit 20 is connected to each of the AD conversion unit 10 so as to adjust the sampling timing, and the sampling timing adjustment unit 21 is adjusted to adjust the sampling timing of the AD conversion unit 11.
  • the synchronization timing to the reception pulse signal is obtained, and then the reception pulse Demodulation is performed according to the amplitude level of the signal.
  • the sampling timing adjustment units 20 to 21 are operated so as to switch the delay amount of the clock signal. This will be described later with reference to FIG.
  • the clock signal generation unit 30 generates a clock signal for providing sampling timing in the AD conversion units 10 to 11.
  • the frequency of the clock signal to be generated is set to be 1 / n of the transmission rate, where n is the number of parallel AD converters. For example, when receiving a data signal of lGbps, a 500 MHz clock signal, which is half the transmission rate, is generated in this configuration with two AD converters in parallel.
  • the variable delay unit 40 changes the delay amount of the clock signal output from the clock signal generation unit 30 based on the control signal from the phase determination unit 50, and changes the sampling timing adjustment unit 20-21. Output to.
  • the variable range of the delay amount is set so that the sampling phase of the received noise signal in the AD conversion units 10 to 11 can be changed by 360 degrees as at least one symbol time of the received nores signal.
  • the phase determination unit 50 compares the sample values of the received noise signals output from the AD conversion units 10 and 11, and determines the sampling phase of the reception noise signals in the AD conversion units 10 and 11 Then, the delay amount in the variable delay unit 40 is controlled so that the sampling timing optimum for demodulation is obtained. This will be described later with reference to FIG.
  • Demodulation processor 60 determines the threshold value of the sample value of the received pulse signal output from AD converters 10 and 11, and demodulates the data. Since the received pulse signal is sampled alternately by the AD converters 10 and 11 for each symbol, the demodulated data string is converted into a 2: 1 parallel-to-serial conversion and output.
  • the demodulation output terminal 210 outputs the data sequence demodulated by the demodulation processing unit 60 at the same speed as the transmission rate.
  • the apparatus of FIG. 1 can obtain the synchronization of the received noise signal and demodulate it.
  • the AD converter for synchronization and demodulation is shared.
  • FIG. 2 is a time chart showing the operation during the synchronization process of the received pulse signal.
  • Figure 3 shows the operation when ensuring the synchronization of the received pulse signal. It is a time chart.
  • FIG. 2 shows the operation in the synchronization process of the received pulse signal, in which the received pulse signal 201 and the clock signals 15 and 16 are shown.
  • a reception pulse signal 201 illustrated in FIG. 2 is a reception signal input from the reception signal input terminal 200.
  • data “1” is continuously transmitted from the transmission side, and the noise signal is continuously received on the reception side.
  • the transmission signal is modulated by RZ noise.
  • the transmission signal is modulated by NRZ noise
  • data “1” is transmitted from the transmission side at the timing of ensuring synchronization. By alternately transmitting “0” and data “0”, it is possible to receive the same waveform as that of the reception no signal 201.
  • Received pulse signal 201 is simultaneously input to AD converters 10 and 11.
  • the symbol pulse of the received pulse signal exists as shown in the symbol time T, and the symbol interval is also time T. Therefore, the transmission rate in this case is 1 / T.
  • the waveform of the symbol pulse has an almost symmetrical shape like the Gaussian monopulse.
  • the clock signal 15 indicates the clock signal input to the AD conversion unit 10
  • the clock signal 16 indicates the clock signal input to the AD conversion unit 11! /
  • the frequency of the clock signal is half the transmission rate, and its period is twice the symbol time T. In synchronization, the clock signal timing is shifted by ⁇ .
  • the phase shift amount ⁇ is adjusted by the sampling timing adjustment units 20 and 21, and the delay amount of the sampling timing adjustment unit 20 is ⁇ 1, and the delay amount of the sampling timing adjustment unit 21 is ⁇ 2.
  • the amount of phase shift ⁇ is given by the difference between ⁇ 2 and ⁇ 1.
  • the phase shift amount ⁇ is set to a time interval shorter than the symbol time ⁇ .
  • the AD conversion unit 10 standardizes the input reception pulse by the rising edge of the clock signal 15, and the AD conversion unit 11 sets the input reception pulse by the falling edge of the clock signal 16 shifted by ⁇ . Sampling.
  • This state is indicated by an arrow in the received noise signal 201.
  • the solid line arrow shows how the AD converter 10 samples with the clock signal 15, and the broken line arrow shows how the AD converter 11 samples with the clock signal 16!
  • one of the AD conversion units is sampled at the rising edge of the clock signal, and the other Is sampled at the falling edge of the clock signal, the phase shift amount ⁇ can be set smaller than the symbol time ⁇ .
  • the AD converters 10 and 11 operate so as to sample consecutive received noise signals alternately.
  • the AD converters 10 and 11 operate to sample at two phase points with different symbol pulses.
  • the phase determination unit 50 controls the variable delay unit 40 by comparing the sample values of the reception pulse signal 201 by the AD conversion units 10 and 11. If the sample value of the AD conversion unit 10 indicated by the solid line arrow is larger than the sample value of the AD conversion unit 11 of the broken arrow, the delay amount ⁇ of the variable delay unit 40 is reduced, and the AD conversion unit of the solid arrow When the sample value force of 10 is smaller than the sample value of the AD conversion unit 11 indicated by the broken arrow, the delay amount ⁇ of the variable delay unit 40 is controlled to be increased.
  • the phase determination unit 50 Since the output timing of the sample values from the AD conversion units 10 and 11 at the time of synchronization is alternately output at the time intervals of ( ⁇ + ⁇ ) and ( ⁇ ⁇ ), the phase determination unit 50 The sample value is compared and judged considering the above.
  • variable delay unit 40 is controlled by the phase determination unit 50 to increase or decrease the delay amount ⁇ .
  • the amount of increase / decrease in the delay amount ⁇ may be a certain amount of positive or negative depending on the determination result of which of the sample values of the AD converters 10 and 11 is larger.
  • phase shift amount ⁇ is about 20 to 80% of the symbol time ⁇
  • the delay amount ⁇ is at most half or less of the phase shift amount ⁇ .
  • these numerical values are set differently depending on the required specifications. In other words, the phase shift amount ⁇ is widened when it is desired to speed up the convergence of the synchronous operation, and is narrowed when it is desired to improve the jitter characteristics during synchronization acquisition.
  • the amount of increase / decrease in the delay amount ⁇ may be changed according to the level difference between the sample values of the AD conversion units 10 and 11. For example, when the level difference is large, the amount of increase / decrease When the level difference becomes smaller by increasing the value, the amount of increase / decrease may be reduced to enable fine adjustment. Adjustments like the latter make it possible to shorten the time required to ensure synchronization and reduce the amount of jitter during synchronization acquisition.
  • FIG. 3 shows operations at the time of ensuring synchronization and demodulation of the received noise signal, and the received pulse signals 202 and 203 are shown!
  • the sampling timing of the AD conversion units 10 and 11 in the synchronization ensured state is shown by solid and broken arrows.
  • the delay amount of the variable delay unit 40 is controlled by the phase determination unit 40 so that the sample values of the AD conversion units 10 and 11 are equal.
  • the delay amount ⁇ By changing the delay amount ⁇ , the state in which the sample values of the AD conversion units 10 and 11 are equal is set to the synchronization state.
  • this synchronization state is secured for a certain time, the operation proceeds to the demodulation operation.
  • the delay amount ⁇ of the variable delay unit 40 in a state where synchronization is ensured is held, and the delay amounts of the sampling timing adjustment units 20 and 21 are switched. Specifically, the delay amount ⁇ 1 of the sampling timing adjustment unit 20 during synchronization is increased by ⁇ ⁇ / 2, and the delay amount ⁇ 2 of the sampling timing adjustment unit 21 is decreased by ⁇ ⁇ / 2.
  • the delay amounts of the sampling timing adjustment units 20 and 21 at the time of demodulation are the same. Since the phase shift amount ⁇ ⁇ is set to be smaller than the symbol time ⁇ , the switching range of the delay amount in the sampling timing adjustment units 20 and 21 can be reduced during synchronization and de-synchronization. Compared with the case of switching, it is possible to minimize the phase discontinuity that occurs at the time of switching!
  • the sampling timing force of the AD conversion units 10 and 11 at the time of demodulation is indicated by a solid line and a broken line arrow.
  • the AD converters 10 and 11 operate so as to sample the symbol pulses alternately.
  • sampling timing adjustment units 20, 21 sampling is performed at the timing when the amplitude at the center of the symbol pulse is the highest, as shown in Fig. 3, and the optimum SN ratio is obtained. Be able to
  • the sample values obtained by the AD conversion units 10 and 11 are input to the demodulation processing unit 60, and it is determined by threshold determination whether the symbol force S is “1” or “0”.
  • the judgment result is parallel-serial converted and output, and becomes a demodulated data string. Since the sample value output timing in the AD conversion units 10 and 11 is input to the demodulation processing unit 60 with a shift of the symbol time T, the parallel-serial conversion considers this timing shift and converts the demodulation result into a serial data string. Convert.
  • the delay of the sampling timing adjustment units 20 and 21 when shifting to the synchronous operation power demodulation operation Gradual switching of the amount is effective in avoiding adverse effects such as jitter that can be assumed as a discontinuous operation at the time of switching.
  • the sampling timing shift of ⁇ ⁇ / 2 is gradually changed instead of changing at once.
  • a certain amount of delay difference ( ⁇ ⁇ : delay amount ⁇ 1 of the sampling timing adjustment unit 20 and the sampling timing adjustment unit 21 (The difference from the delay amount ⁇ 2 of the above).
  • the delay amount difference ( ⁇ ⁇ ) is reduced to approach the sample timing effective for demodulation.
  • the operation may be performed so as to gradually change within this time.
  • AD modulators 10 and 11 are configured to be shared for synchronization and demodulation. Therefore, in addition to the AD conversion unit required for synchronization, a sampling frequency of a transmission rate is separately used for demodulation. Compared with a configuration in which an AD converter that operates is provided, power consumption can be reduced. In addition, the advantage of being able to reduce the operation clock frequency of the AD conversion units 10 and 11 can be obtained.
  • the power consumption of the AD conversion unit is proportional to the operating frequency.
  • a 1 GHz sampling circuit can be used as a circuit for sampling and demodulating a 1 Gbps received noise signal.
  • the operation clock is also used in circuits such as a phase determination unit and a variable delay unit other than the AD conversion unit.
  • the power consumption increases as the frequency of the signal increases. Therefore, in particular, when realizing a device that synchronously demodulates a received signal with a transmission rate of Gbps order, the configuration of this embodiment is more than the configuration of circuit elements that operate at a clock frequency of the GHz order. This is excellent in terms of power consumption of the entire apparatus.
  • the configuration that can reduce the operation clock which is a feature of the present invention, also has an advantage of facilitating the mounting of the apparatus.
  • the clock signal is high-speed, it is necessary to pay close attention to crosstalk to other wiring, wiring delay control, equal-length wiring, etc.
  • the design cost can be high.
  • the present invention capable of reducing the clock signal, the above-mentioned problems are solved, and an apparatus that is easy to design and low in design cost can be configured.
  • the operation clock operates at half or less of the transmission rate.
  • a bandwidth higher than the transmission rate is required.
  • the synchronization and demodulation operations are performed at the same time in order to operate the sampling timing adjustment units 20 and 21 to switch the delay amount at the time of synchronization with the received pulse signal and at the time of demodulation. I can't. Therefore, there is a possibility that the timing for sampling the received pulse signal will deviate from the optimum point where the maximum amplitude of the symbol pulse is obtained with the passage of time during the demodulation operation. In order to solve such a problem, it is only necessary to repeat the synchronization and demodulation at appropriate time intervals so as to receive the data.
  • the adjustment amount of the delay amount in the variable delay unit 40 is always increased or decreased at a constant value at the time of synchronization acquisition.
  • the variable delay unit at the time of synchronization acquisition is added by performing control so as to finely adjust the frequency of the clock signal generation unit 30 according to the constant delay control amount.
  • the delay amount change of 40 can be reduced, and the deviation of the sampling optimum point at the time of demodulation over time can be suppressed, and the time that can be demodulated, that is, the time until resynchronization is required can be lengthened It becomes. This will be described in more detail in the sixth embodiment.
  • synchronization is performed by the AD conversion units 10 and 11 that operate at a clock frequency that is half the transmission rate.
  • a pulse synchronous demodulator that can perform both demodulation and demodulation, and synchronization and demodulation can be performed with lower power consumption than in the prior art.
  • the present invention it is possible to provide a Norse synchronous demodulator that has a circuit scale smaller than that of the prior art by using a configuration in which the AD converters 10 and 11 are shared by the synchronizing circuit and the demodulating circuit. it can.
  • FIG. 4 is a block diagram showing a configuration of a pulse synchronous demodulator according to the second embodiment of the present invention.
  • the pulse synchronous demodulator according to the second embodiment shown in FIG. 4 includes a level determination unit 70 in addition to the configuration of FIG.
  • the level determination unit 70 receives the sample values of the received noise signals output from the AD conversion units 10 and 11, and when the levels of the two sample values are lower than a set threshold value, the variable delay unit 70 It operates so as to shift the delay amount of the unit 40 largely.
  • the input signal to the level determination unit 70 is the same as the input signal to the phase determination unit 50.
  • the apparatus shown in FIG. 4 can demodulate with the synchronization of the received pulse signal.
  • FIG. 5 is a time chart showing the operation in the synchronization process of the received pulse signal.
  • the phase determination unit 50 determines that synchronization can be ensured when the sample values at two different phase points of the received pulse signals obtained by the AD conversion units 10 and 11 are equal.
  • sampling timings of the AD conversion units 10 and 11 when synchronization is ensured are indicated by solid and broken arrows. As shown in the figure, if the pulse is symmetric, finding the phase at which the two sample values are equal will uniquely determine the optimum punch-out point for demodulation by a shift of ⁇ ⁇ / 2. .
  • the two sample values are equal. It can happen. In this case, the position of the optimum demodulation point with respect to the sampling timing will be different from the above.
  • the above problem can be solved.
  • the delay amount of the variable delay unit 40 is increased or decreased by a certain amount. Control to make it happen.
  • the threshold value Vt used for determination is determined to be about half the amplitude when the difference between the delay times of the two sampling timing adjustment units 20 and 21 at the time of synchronization is less than or equal to the half width of the amplitude of the received noise signal.
  • the reception pulse signal output from the two AD conversion units 10 and 11 at the time of synchronization is assumed.
  • the delay amount of the variable delay unit 40 is controlled to increase or decrease by about half the symbol time T or about half the pulse width. As a result, the state shown in the reception pulse signal 204 can be avoided.
  • phase control for the variable delay unit 40 makes it possible to shift from the state of the received noise signal 204 having a large phase shift to the state indicated by the desired received noise signal 202 at a stretch. Therefore, it is also effective for increasing the synchronization speed.
  • the demodulation processing unit 60 controls the variable delay unit 40 by performing the function of the level determination unit 70. You may comprise so that.
  • FIG. 6 is a block diagram showing a configuration of a pulse synchronous demodulator according to the third embodiment of the present invention.
  • the pulse synchronous demodulator according to the third embodiment shown in FIG. 6 includes an AD conversion unit 12 in addition to the configuration of FIG. 1, and the demodulation processing unit 60 has a function of controlling the phase determination unit 50.
  • an apparatus capable of simultaneously acquiring synchronization while performing a demodulation operation.
  • the AD converter 12 is provided in parallel with the AD converters 10 and 11, and similarly samples the received pulse signal. Sampling timing is given by the clock signal output from the variable delay unit 40, and operates at both edges to sample at 1 GHz.
  • the AD conversion unit 12 performs an operation for demodulation, and the AD conversion units 10 and 11 perform an operation for synchronization.
  • Demodulation processing unit 60 demodulates data by determining the threshold value of the sample value of the received noise signal output from AD conversion unit 12, and outputs the demodulated data string to demodulation output terminal 210.
  • the demodulation processing unit 60 performs a synchronization acquisition operation simultaneously with the demodulation, determines the validity of the sample value output from the AD conversion units 10 and 11 according to the demodulation result in each symbol, and controls the synchronization acquisition. The effectiveness is fed back to the phase determination unit 50 that performs the operation.
  • the apparatus of FIG. 6 can simultaneously acquire the synchronization while demodulating the received pulse signal.
  • Figure 7 is a time chart showing the operation in the demodulation process of the received pulse signal.
  • Reception noise signal 205 illustrated in FIG. 7 is a reception signal input from reception signal input terminal 200.
  • the sampling timing by the AD conversion units 10 and 11 in a state where synchronization is secured and captured is indicated by a dashed arrow, and the sampling timing by the AD conversion unit 12 is indicated by a solid arrow. .
  • the clock signal 15 is a signal input to the AD conversion unit 10, and the AD conversion unit 10 is a clock.
  • the received noise signal is sampled at the rising edge of signal 15.
  • the clock signal 15 is a signal obtained by adjusting the phase of a clock signal having a frequency half the transmission rate generated by the clock signal generation unit 30 by the variable delay unit 40 and the sampling timing adjustment unit 20.
  • the clock signal 16 is a signal input to the AD conversion unit 11, and the AD conversion unit 11 samples the received noise signal at the falling edge of the clock signal 16.
  • the clock signal 16 is a signal obtained by adjusting the phase of a clock signal having a frequency half the transmission rate generated by the clock signal generation unit 30 by the variable delay unit 40 and the sampling timing adjustment unit 21.
  • the clock signal 17 is a signal input to the AD conversion unit 12, and the AD conversion unit 12 samples the received pulse signal at both rising and falling edges of the clock signal 17.
  • the clock signal 17 is a signal obtained by adjusting the phase of the clock signal having a frequency half the transmission rate generated by the clock signal generation unit 30 by the variable delay unit 40.
  • the sampling timing adjustment unit 20 adjusts the phase of the signal obtained by adjusting the delay of the clock signal having a frequency half the transmission rate generated by the clock signal generation unit 30 by the variable delay unit 40 to ⁇ ⁇ 3. Shift to be faster by time.
  • the sampling timing adjustment unit 21 delays the phase of the clock signal output from the variable delay unit 40 so as to be further delayed by ⁇ 3.
  • ⁇ ⁇ 3 is set to a value smaller than half the symbol time, and smaller than half the norm width.
  • the sampling timing adjustment unit 20 has a negative delay amount, and therefore a normal delay device cannot be applied.
  • the phase relationship between the clock signals 15 to 17 is ⁇ as shown in FIG.
  • a sampling timing adjustment unit 22 (shown by a dotted line in FIG. 6) is also provided between the variable delay unit 40 and the AD conversion unit 12 so that the time interval of ⁇ 3 is adjusted.
  • the delay amount of the sampling timing adjustment unit is set to a positive value, the delay amount of the sampling timing adjustment unit 22 is made larger by ⁇ 3 than the sampling timing adjustment unit 20, and the delay amount of the sampling timing adjustment unit 21 is increased. This can be realized by configuring the sampling timing adjustment unit 22 so that it is larger by ⁇ 3.
  • the AD conversion unit 12 samples the received pulse signal at the sampling frequency corresponding to the transmission rate at both edges of the clock signal 17, and outputs a sample value used by the demodulation processing unit 60 for demodulation.
  • only AD converter 12 operates at a sampling frequency equivalent to the transmission rate.
  • the S and AD converters 12 described above are configured by connecting two AD converters in parallel, and all AD converters are operated at a sampling frequency that is half the transmission rate. If you get a demodulated data string by performing parallel / serial conversion processing! /, You can also configure it! /.
  • the delay amount of the variable delay unit is sequentially adjusted so that the sample values by the AD conversion units 10 and 11 indicated by the dashed arrows are equal, as in the first embodiment.
  • the AD conversion unit 12 samples the optimum demodulation point simultaneously with the synchronous acquisition. Can be demodulated.
  • FIG. 8 is a time chart showing the operation in the process of synchronization and demodulation of the received noise signal.
  • the received pulse signal 206 shows an example in which the ON / OFF 'keying-modulated reception data includes both “1” and “0” symbols! /.
  • Sample 30;! To 312 show sampling timings by the AD conversion unit.
  • Sample 30;! To 306 are sampling timings by the AD conversion unit 12, and samples 307 to 309 are AD conversion units 10 Sampling timings according to, and samples 310 to 312 show the sampling timings by the AD converter 11 respectively.
  • the dashed arrow indicates the sampling timing for synchronization by the AD converters 10 and 11, and the solid arrow indicates the sampling timing for demodulation by the AD converter 12.
  • the demodulation processing unit 60 performs demodulation in this embodiment. Based on the result, the operation of changing the delay amount to the variable delay unit 40 by the phase determination unit 50 is controlled. For example, when the symbol “0” is demodulated by the sample 305 in the demodulation processing unit 60, the phase determination unit 50 does not compare and determine the value of the sample 309 that samples the same symbol pulse with the sample 312. Is disabled so that the delay amount of the variable delay unit 40 is not changed.
  • the force that synchronization adjustment is not performed unless the adjacent symbol power S is "1" is continuous.
  • AD If the sample value of the sample 307 for synchronization by the conversion unit 10 is held and the variable delay unit 40 is controlled by comparing with the value of the sample 311 by the AD conversion unit 11 that appears later!
  • the synchronization samples 307 and 308 for the symbol pulse to be demodulated are averaged, and the operation of controlling the variable delay unit 40 is compared with that obtained by averaging the same synchronization samples 311 and 312. Is also possible.
  • the time interval and the number of averages of the two samples used for comparison judgment affect the synchronization pull-in speed and jitter characteristics, so you can select the optimal operation according to the required specifications! /, .
  • a pulse synchronization demodulator that can simultaneously perform synchronization and demodulation can be configured by combining the demodulation processing by the AD converter 12 that operates at the clock frequency of the transmission rate. Can be synchronized. Therefore, compared to the case where synchronization and demodulation are performed alternately, embedding of a data pattern for synchronization can be reduced, and throughput can be improved.
  • synchronization control is performed even in the case where “1” and “0” symbol pulses coexist in non-spring transmission using on-off keying modulation. Synchronous acquisition can be performed while preventing errors, and synchronization performance such as jitter characteristics can be improved. [0126] (Fourth Embodiment)
  • the pulse synchronous demodulator according to the fourth embodiment includes a received signal input terminal 200, AD converters 410 to 412, sampling timing adjusters 420 and 421, a clock signal generator 30, a variable A delay unit 40, a phase determination unit 50, a demodulation processing unit 60, and a demodulation output terminal 210 are provided.
  • FIG. 10 is a time chart showing the operation in the synchronization process of the received pulse signal.
  • FIG. 11 is a time chart showing the operation when ensuring the synchronization of the received pulse signal.
  • Received pulse signal 1000 is simultaneously input to AD converters 410-412.
  • the symbol pulse of the received pulse signal exists as shown in the symbol time T, and the symbol interval is also time T.
  • a clock signal 1001 indicates a clock signal input to the AD conversion unit 410
  • a clock signal 1002 indicates a clock signal input to the AD conversion unit 411
  • a clock signal 1003 is input to the AD conversion unit 412.
  • An input clock signal is shown.
  • the frequency of the clock signal is one third of the transmission rate, and its period is three times the symbol time T.
  • phase shift amount ⁇ 3
  • symbol time ⁇ > ⁇ ⁇ + ⁇ ⁇ that is, half of symbol time ⁇ > phase shift amount ⁇ ⁇ , which is an approximate numerical value
  • phase shift amount ⁇ ⁇ is about 10 to 40% of the symbol time ⁇ .
  • the numerical value of the phase shift amount ⁇ ⁇ varies depending on the required specifications, and the interval is widened if the convergence of the synchronization operation is to be accelerated, and it is narrowed if the jitter characteristics at the time of synchronization acquisition are to be improved.
  • FIG. 11 shows the operation at the time of ensuring synchronization and demodulation of the received noise signal, and the received pulse signal 1000 is shown!
  • the sampling timing power of the AD conversion units 410 to 412 in the synchronization ensured state is indicated by a solid line and a broken line arrow.
  • the sample values of AD converters 410 and 412 (standardized by clock signal 1001)
  • the delay amount of the variable delay unit 40 is controlled by the phase determination unit 40 so that this value and the sample value by the clock signal 1003 are equal.
  • a state in which the sample values of the AD conversion units 410 and 412 are equal is set as a synchronization state, and when this synchronization state is secured for a certain period of time, the process proceeds to a demodulation operation.
  • AD conversion units 410 to 412 that operate at a clock frequency that is one third of the transmission rate.
  • a pulse synchronous demodulator capable of both synchronization and demodulation can be configured, and synchronization and demodulation operations can be performed with lower power consumption than in the prior art.
  • the present embodiment it is possible to provide a pulse synchronous demodulator having a circuit scale reduced as compared with the prior art by using a configuration in which the AD converters 410 to 412 are shared by the synchronization circuit and the demodulation circuit. it can.
  • all the components necessary for the synchronization and demodulation operations can be easily integrated, and the advantage of cost reduction by integration can be obtained.
  • the pulse synchronous demodulator according to the fifth embodiment includes a received signal input terminal 200, AD conversion units 510 to 513, sampling timing adjustment units 520 to 522, a clock signal generation unit 30, and a variable A delay unit 40, a phase determination unit 50, a demodulation processing unit 60, and a demodulation output terminal 210 are provided.
  • FIG. 13 is a time chart showing the operation in the synchronization process of the received pulse signal.
  • FIG. 14 is a time chart showing the operation when ensuring the synchronization of the received pulse signal.
  • Received pulse signal 2000 is simultaneously input to AD converters 510 to 513.
  • the symbol pulse of the received pulse signal exists as shown in the symbol time ⁇ , and the symbol interval is also time ⁇ .
  • a clock signal 2001 indicates a clock signal input to the AD conversion unit 510
  • a clock signal 2002 indicates a clock signal input to the AD conversion unit 511.
  • the clock signal 2003 indicates a clock signal input to the AD conversion unit 512
  • the clock signal 2004 indicates a clock signal input to the AD conversion unit 513.
  • the frequency of the clock signal is a quarter of the transmission rate, and its period is four times the symbol time T.
  • the clock signal timing is shifted by the phase shift amount ⁇ .
  • ⁇ / 3> ⁇ ⁇ 1 ⁇ ⁇ 2.
  • the numerical value of the phase shift ⁇ ⁇ differs depending on the required specifications. Set the interval wider to speed up the convergence of the synchronization operation, and set it narrower to improve the jitter characteristics during synchronization acquisition. To do.
  • FIG. 14 shows operations at the time of ensuring synchronization and demodulation of the received noise signal, and a received pulse signal 2000 is illustrated.
  • the sampling timing power of the AD converters 510 to 513 in the synchronization ensured state is indicated by a solid line and a broken line arrow.
  • the waveform of the received Norse signal 2000 is symmetric, so the sample values of AD converters 510 and 513 (sample value by clock signal 1001 and sample value by clock signal 1004)
  • the delay amount of the variable delay unit 40 is controlled by the phase determination unit 40 so that the sample values of the AD conversion units 511 and 512 (the sample value by the clock signal 1002 and the sample value by the clock signal 1003) are equal. ing.
  • AD conversion units 510 to 513 operating at a clock frequency that is a quarter of the transmission rate.
  • a pulse synchronous demodulator capable of both synchronization and demodulation can be configured, and synchronization and demodulation operations can be performed with lower power consumption than in the prior art.
  • a pulse synchronous demodulator having a circuit scale smaller than that of the prior art by a configuration in which the AD converters 510 to 513 are shared by the synchronization circuit and the demodulation circuit is provided. You can power to provide.
  • all the components necessary for the synchronization and demodulation operations can be easily integrated, and the advantage of cost reduction by integration can be obtained.
  • FIG. 19 is a block diagram showing the configuration of the pulse synchronous demodulation apparatus according to the sixth embodiment of the present invention.
  • the pulse synchronous demodulator according to the sixth embodiment includes a received signal input terminal 200, AD converters 10 to 11 as in FIG. 1, sampling timing adjusters 20 to 21, and clocks.
  • a clock frequency correction unit 80 is provided in addition to the signal generation unit 30, the variable delay unit 40, the phase determination unit 50, the demodulation processing unit 60, and the demodulation output terminal 210.
  • the clock frequency correction unit 80 finely adjusts the frequency of the clock signal generated by the clock signal generation unit 30. For example, when there is a frequency difference between the reference oscillation source on the transmission side and the reception side, the reception is performed. It has a role to correct this on the side.
  • the clock frequency correction unit 80 receives the adjustment amount of the delay amount to the variable delay unit 40 output by the phase determination unit 50 at the time of synchronization acquisition, extracts a primary coefficient of the adjustment amount over time, extracts this coefficient, That is, the frequency adjustment amount of the clock signal generation unit 30 is determined from the linear inclination of the time change, and the clock frequency of the clock signal generation unit 30 is adjusted.
  • the transmission side device generates a transmission pulse signal 3000 based on the clock signal 3001, and transmits it after RF modulation.
  • This figure shows an example in which a transmission pulse signal is generated with a clock having a frequency half the symbol rate on the transmission side.
  • the reception side device receives a reception noise signal 3010 having the same symbol rate as that of the transmission noise signal.
  • the clock signal of the receiving device is exactly the same frequency as that of the transmitting clock signal 3001, the sampling optimum point of each symbol is continuously displayed as indicated by an arrow in the transmission pulse signal 3000 at the time of synchronization acquisition. And can be punched out.
  • the sampling timing shift as shown in the received pulse signal 3010 in FIG. 20 due to the clock frequency error between transmission and reception is synchronized. It is corrected by the delay amount by the variable delay unit 40 at the time of acquisition. Specifically, in the example of FIG. 20, the sampling timing shift is corrected by the operation of decreasing the delay amount by a certain amount in each symbol, as shown in the variable delay unit delay amount 3012. Receiving side Sampling timing force by clock signal 3011 S pulse signal 3000 It operates so that it becomes the timing shown in the figure.
  • the variable delay unit delay amount 3012 at the time of synchronization acquisition changes with a constant slope
  • the clock frequency correction unit 80 adjusts the frequency of the clock signal generation unit 30 to increase.
  • the variable delay unit delay amount 3012 has a positive first-order slope
  • the clock frequency correction unit 80 adjusts the frequency of the clock signal generation unit 30 to be low.
  • the clock frequency correction unit 80 increases the frequency adjustment amount.
  • the reception-side clock signal 3011 in FIG. 20 is adjusted to have a higher frequency, and has the same frequency as the transmission-side clock 3001.
  • AFC automatic frequency control
  • the sixth embodiment for example, when there is a frequency difference between the reference oscillation source on the transmission side and the reception side, depending on the delay control amount of the variable delay unit 40, frequency synchronization with the transmission side can be obtained, so the change in the delay amount of the variable delay unit 40 at the time of synchronization acquisition can be reduced. Therefore, it is possible to perform accurate demodulation while suppressing the deviation of the sampling optimum point during demodulation over time. In addition, after the frequency error is extracted and fine adjustment is performed, it is possible to reduce the frequency of the clock signal delay adjustment control at the time of synchronization acquisition, which is effective in reducing power consumption.
  • the operation clock frequency of the component can be set to half or less of the transmission rate, so that restrictions on design are eased, design cost is low, and mounting is easy. Can be provided.
  • non-spring transmission using the on 'off' keying modulation method is shown as an example, but amplitude shift keying (ASK) modulation is also a similar modulation method, and the same effect is obtained. can get.
  • ASK amplitude shift keying
  • the present invention is useful as a device for performing synchronous demodulation on the receiving side even in the case of optical transmission used in the field of optical communication that is not only related to wireless transmission.
  • the pulse synchronous demodulator according to the present invention has the effect of enabling synchronization and demodulation of a noise signal with a low power consumption, a small-scale and easy to implement in high-speed wireless radio communication, It is particularly useful for devices that perform high-speed wireless data transmission such as UWB.

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Description

明 細 書
パルス同期復調装置
技術分野
[0001] 本発明は、オン 'オフ'キーイングのようなノ ルス変調方式によって無泉伝送された ノ レス信号を受信するパルス同期復調装置に関し、特に、低い消費電力によって受 信信号の同期及び復調を行うパルス同期復調装置に関する。
背景技術
[0002] 近年、携帯電話端末やオーディオビジュアル機器、パーソナルコンピュータ及びそ の周辺機器とレ、つた機器を相互に接続し、マルチメディア情報等のデータを遣り取り するアプリケーションが要望されており、例えばオーディオ機器で録音した音楽デー タをパーソナルコンピュータで管理する、ある!/、はビジュアル機器で録画した映像デ ータを携帯電話端末に転送して外出先で視聴するとレ、つた用途が考えられて!/、る。
[0003] この様な要望を実現する手段には、各機器間をケーブルで接続してネットワークを 構築すること力考えられる。し力、しながら、有線ネットワークの構築は、結線の作業が 煩雑であり機器の配置にも制約が生じるなどユーザへの利便性の点で課題がある。
[0004] このため、より利便性を高める手段として無線によるネットワークが注目されており、 I EEE802. l ibに代表される無線 LANやブルートゥースに代表される無線 PAN (パ 一ソナルエリアネットワーク）に関する技術の実用化がすすんできている。
[0005] この様な背景の中、より高速のデータ通信を安価に提供する技術として、広い周波 数帯域を用いてノ レス状の変調信号を伝送するウルトラワイドバンド (Ultra Wide Band,以下 UWBと記す）と呼ばれる通信方式が注目されて!/、る。
[0006] この UWBは、既存の無線システムに干渉を与えない程度の小さい送信電力とする ことで、極めて広い周波数帯域を利用可能として大容量の通信路を得るものであり、 わずかな電力できわめて高!/、データ送信レートを実現できると!/、う利点がある。この UWBによる無線伝送には、広帯域なスペクトラム成分を有するパルス状の信号を無 線周波数に変換して送信するとレ、う技術を用いて!/、るものがある。
[0007] 無線伝送されたパルス信号を受信する場合、復調のため受信パルス信号への同期 処理が必要となる。高速な伝送レートを有する受信パルス信号に対して、同期を確保 して復調する処理を可能とする受信装置構成としては、例えば特許文献 1に示された ようなものがある。
[0008] 図 15には、従来技術における受信ノ^レス信号への同期をとるための構成が示され ている。また、図 16には、図 15に示す同期処理系 215に加えて復調のための処理 系 210が図示されている。
[0009] 図 16において、アンテナ 100から入力された受信ノ ルス信号は、復調用相関ミキ サ 310及び同期用相関ミキサ 405及び 410において内部生成したレプリカパルスと 各々異なるタイミングで混合されて相関値が求められる。この相関値は AD変換器 22 0及び 225によってディジタル値に変換され、コントローラ 230において復調及び同 期制御のための処理がなされる。
[0010] 受信したノ ルス信号とレプリカとなる内部発生ノ ルスのタイミング関係は、図 17Aに 示されており、 2つのノ ルスの位相差と相関出力の関係は図 17Bに示されている。受 信ノ ルスと内部発生ノ ルスの位相差と相関出力の関係は、位相差 0を軸として対称 形となり位相差 0において最大となる。
[0011] また、同期捕捉時の前記位相差と相関出力の関係は図 18A〜； 18Cに示される。各 図中の記号 Tで示された 2つの点は同期用相関ミキサによる相関値であり、記号 Aで 示された点は復調用相関ミキサによる相関値を示している。図示されているように、各 相関ミキサに入力する内部発生ノ ルスの位相を等間隔にシフトして相関演算する受 信ノ レスに対する同期状態を検知することができる。
[0012] 図 18Aは、同期がとれて最適な復調ができる状態を示しており、復調用相関ミキサ の出力値は最大となり、同期用相関ミキサの 2つの出力値は等しくなる。図 18B及び 図 18Cは、復調用相関ミキサにおいて受信ノ ルスと内部発生ノ ルスの位相がずれて いて同期が取れていない状態を示しており、同期用相関ミキサの 2つの出力値に差 力 S生じることとなる。
[0013] 上記従来の装置では、同期用相関ミキサ 405及び 410の 2つの相関値を加算器 4 15によって比較して、差が 0となるように内部発生ノ ルスのタイミングを変化させるよう にして同期確保するよう動作する。以上のように、特許文献 1に記載の発明は、相関 器を用いた復調系と同期系を並列に備えた構成によって、無線伝送されたパルス信 号を受信して同期を確保し復調することを可能とするものである。
特許文献 1 :特表 2005— 518111号公報（図 4、図 5、図 12A、図 12B、図 14A〜図
14C)
発明の開示
発明が解決しょうとする課題
[0014] 無線伝送を行う端末装置において、受信時の消費電力を低減することは使用可能 時間を長くすることができるという点で重要な課題となる。上述したようなノ ルス状の 信号を無線伝送する場合、送信側装置では送信電力がセルラのようなシステムほど 高くなぐ送信ノ レス信号の有無によって回路を間欠動作させるといったことが可能 となるため、低消費電力化を図ることができる。
[0015] しかしながら、受信側装置では常に伝搬する無線信号を待ち受け受信しておく必 要があり、間欠動作が困難で低消費電力化を図りにくい。よって、特に受信側装置に おいて、でき得る限り消費電力を低減することが求められている。
[0016] このような要求に対して、特許文献 1に開示されている発明では、復調系と同期系 の各々にデータの伝送レートと同じ標本化周波数で動作する AD変換器が必要な構 成となっており、 Gbpsオーダの高速パルス伝送を行う場合には大きな電力を消費し てしまうこととなる。
[0017] 本発明は、このような従来技術の課題を解決するためになされたものであり、 Gbps オーダの高速なノ^レス信号の無線伝送にお！/、て、同期及び復調の処理を行う受信 側装置の消費電力の低減を可能とするものである。
[0018] 特に、本発明は、 UWBのような伝送方式によって高速な伝送レートでデータ伝送 を行う無線システムの受信系に適用可能であり、簡易な構成で低消費電力動作する ノ レス同期復調装置を提供することを目的としている。また、本発明は、低コスト化を 目指し、集積化設計が容易なパルス同期復調装置を提供することを目的として!/、る。 課題を解決するための手段
[0019] 本発明のノ ルス同期復調装置は、第 1の周波数のパルス信号を受信するパルス同 期復調装置であって、前記第 1の周波数より低い第 2の周波数のクロック信号を生成 するクロック信号生成部と、前記クロック信号の異なる標本化タイミングで前記ノ ルス 信号を標本化する複数の AD変換部と、前記複数の AD変換部が出力する複数の標 本値の大小関係に応じて、位相制御信号を生成する位相判定部と、前記クロック信 号生成部が生成したクロック信号の遅延量を、前記位相制御信号に応じて変化させ る可変遅延部と、前記複数の AD変換部の各々に対応して設けられ、前記可変遅延 部が出力するクロック信号の遅延量を個々に調整可能な複数の標本化タイミング調 整部とを備える。
[0020] この構成によれば、伝送レートより低い標本化周波数で動作する複数の AD変換部 によって受信ノ ルス信号の同期が可能となることから、高速なノ ルス伝送システムに 対する同期動作時の消費電力を低減することができる。また、伝送レートより低いクロ ック周波数で動作できることから、集積化設計も容易となる。
[0021] また、本発明のパルス同期復調装置は、前記複数の AD変換部が出力する複数の 標本値のレベルを検出し、前記複数の標本値のレベルがあらかじめ設定した値よりも 低くなつた場合に、前記可変遅延部の遅延量を所定量だけ増加若しくは減少させる レベル判定部を備えることを特徴とする。
[0022] この構成によれば、複数の標本値のレベルがあらかじめ設定した値よりも低くなつた 場合に、可変遅延部の遅延量を所定量だけ増加若しくは減少させるので、誤同期動 作を回避することが可能となる。また、標本値が低い値で同期捕捉されることを防止 できるため、同期安定度を高めることが可能となる。
[0023] また、本発明のノ ルス同期復調装置において、前記レベル判定部は、前記クロック 信号を前記ノ レス信号に同期させる同期過程において、前記複数の AD変換部が 出力する複数の標本値が異なる場合に、前記可変遅延部の遅延量を変化させ、前 記複数の標本値が等しくなつた場合に、前記可変遅延部の遅延量を保持することを 特徴とする。
[0024] また、本発明のパルス同期復調装置は、前記同期過程において、前記複数の標本 化タイミング調整部の遅延量の差（Δ τ )を、前記パルス信号の振幅の半値幅以下と し、前記複数の AD変換部が出力する複数の標本値が、前記パルス信号の振幅の 半分よりも小さい値となった場合に、前記可変遅延部の遅延量を前記ノ ルス信号の ノ ルス幅の半分の時間だけ増加若しくは減少させることを特徴とする。
[0025] この構成によれば、複数の標本値力 Sパルス信号の振幅の半分よりも小さレ、値となつ た場合に、可変遅延部の遅延量をノ^レス信号のノ ルス幅の半分の時間だけ増加若 しくは減少させることにより、標本化タイミング調整部や可変遅延部の遅延調整量が 決定されるので、誤同期動作を回避して同期安定度を高めた装置を実装することが 可能となる。
[0026] また、本発明のパルス同期復調装置は、前記複数の AD変換部が出力する複数の 標本値を復調し、復調結果を出力する復調処理部を備える。
[0027] この構成によれば、伝送レートより低い標本化周波数で動作する複数の AD変換部 によって受信ノ ルス信号の同期及び復調が可能となることから、高速なパルス伝送 システムに対する同期及び復調動作時の消費電力を低減することができる。また、同 期用の処理部分と復調用の処理部分を一部共用した構成であることから、回路規模 が低減される。
[0028] また、本発明のパルス同期復調装置は、前記クロック信号の所定の標本化タイミン グで前記パルス信号を標本化する復調用 AD変換部と、前記復調用 AD変換部が出 力する複数の標本値を復調し、復調結果を出力する復調処理部とを備える。
[0029] この構成によれば、伝送レートより低い標本化周波数で動作する複数の同期用 AD 変換部によって受信ノ ルス信号の同期が可能となり、高速なノ ルス伝送システムに 対する同期時の消費電力を低減することができる。また、復調用 AD変換部を設ける ことにより、同期と復調を同時に行うことが可能であり、復調時の同期捕捉が可能とな る。よって、同期と復調を交互に行う場合と比較して、同期用のデータパターンの埋 め込みを削減でき、スループットの向上を図ることが可能となる。
[0030] また、本発明のパルス同期復調装置は、前記パルス信号が、 ASK変調によって無 線伝送されたパルス信号であり、前記復調処理部が、前記復調用 AD変換部が出力 する標本値によってシンボルパルスの有無を判定し、前記シンボルパルスが無レ、と 判定した場合には、当該シンボルパルスに対応する前記同期用 AD変換部の標本 値を、前記位相判定部における位相判定に用いないように制御するものである。
[0031] この構成によれば、同期と復調を同時に行う場合において、「1」及び「0」のシンポ ノレパルスが混在するような場合でも、同期制御誤りを防いで同期捕捉を行うことが可 能となり、ジッタ特性等の同期性能の向上を図ることが可能となる。
[0032] また、本発明のパルス同期復調装置は、前記第 2の周波数が、前記第 1の周波数 の n (2以上の整数)分の 1であり、前記複数の AD変換部が、前記パルス信号に対し て n個並列に接続され、 n個の標本値を生成するものである。
[0033] この構成によれば、伝送レートの半分以下の標本化周波数で動作する複数の AD 変換部によって受信パルス信号の同期が可能となることから、高速なノ ルス伝送シス テムに対する同期動作時の消費電力を低減することができる。
[0034] また、本発明のパルス同期復調装置は、前記複数の AD変換部の各々 、前記パ ルス信号の n個の異なるシンボルを標本化するものである。
[0035] また、本発明のパルス同期復調装置は、前記位相判定部が、前記複数の AD変換 部が出力する複数の標本値が等しくなるように、前記可変遅延部の遅延量を制御す るものである。
[0036] また、本発明のパルス同期復調装置は、前記複数の標本化タイミング調整部が調 整する遅延量の差（Δ τ )が、前記ノ ルス信号のノ ルス幅よりも小さいものである。
[0037] また、本発明のパルス同期復調装置は、前記複数の標本化タイミング調整部が、前 記クロック信号を前記パルス信号に同期させる同期過程において前記遅延量の差（ Δ τ )を生じさせ、前記パルス信号を復調する復調時において前記遅延量の差（Δ τ )をゼロにするものである。
[0038] また、本発明のパルス同期復調装置は、前記複数の AD変換部が、前記クロック信 号の立ち上がりエッジで前記ノ ルス信号を標本化する第 1の AD変換部と、前記クロ ック信号の立ち下りエッジで前記パルス信号を標本化する第 2の AD変換部とを含む ものである。
[0039] この構成によれば、同期時と復調時で標本化タイミング調整部における遅延量の切 り替え幅を小さくすることができ、大きく切り替える場合と比較して切り替え時に生じる 位相の不連続性を小さく抑えることが可能となる。
[0040] また、本発明のパルス同期復調装置は、前記位相判定部が生成した位相制御信 号の変化より一定の変化量を検知し、前記変化量の増減および傾きに応じて前記ク ロック信号生成部の出力するクロック信号の周波数を調整するクロック周波数補正部 をさらに備えるものである。
[0041] この構成によれば、送信側と受信側でクロック信号の周波数が異なる場合でも、受 信側のクロック信号周波数を送信側と同じとなるように調整することができ、時間経過 による復調時の標本化最適点のずれを抑え、同期復調性能を高めることが可能とな
[0042] また、本発明のパルス同期復調装置は、前記複数の標本化タイミング調整部が、前 記クロック信号を前記パルス信号に同期させる同期過程において前記遅延量の差（ Δ τ )を生じさせ、同期過程の経過にしたがって前記遅延量の差（Δ τ )を小さくして いくものである。
[0043] この構成によれば、同期時と復調時で標本化タイミング調整部における遅延量の切 り替え幅を小さくすることができ、大きく切り替える場合と比較して、切り替え時に生じ る位相の不連続性を小さく抑えることが可能となる。
発明の効果
[0044] 本発明によれば、伝送レートより低!/、標本化周波数で動作する複数の AD変換部 によって受信ノ ルス信号の同期が可能となることから、高速なノ ルス伝送システムに 対する同期動作時の消費電力を低減することができる。また、伝送レートより低いクロ ック周波数で動作できることから、集積化設計も容易となる。
図面の簡単な説明
[0045] [図 1]第 1の実施形態に係るパルス同期復調装置の構成の一例を示すブロック図
[図 2]第 1の実施形態に係るパルス同期復調装置における同期引き込み時の受信パ ノレス信号を示すタイムチャート図
[図 3]第 1の実施形態に係るパルス同期復調装置における同期捕捉時及び復調時の 受信パルス信号を示すタイムチャート図
[図 4]第 2の実施形態に係るパルス同期復調装置の構成の一例を示すブロック図 [図 5]第 2の実施形態に係るパルス同期復調装置における同期捕捉時の受信ノ ルス 信号を示すタイムチャート図
[図 6]第 3の実施形態に係るパルス同期復調装置の構成の一例を示すブロック図 園 7]第 3の実施形態に係るパルス同期復調装置における同期捕捉時の受信ノ ルス 信号を示すタイムチャート図
園 8]第 3の実施形態に係るパルス同期復調装置における復調時の受信ノ ルス信号 を示すタイムチャート図
園 9]第 4の実施形態に係るパルス同期復調装置の構成の一例を示すブロック図 園 10]第 4の実施形態に係るパルス同期復調装置における同期引き込み時の受信 パルス信号を示すタイムチャート図
園 11]第 4の実施形態に係るパルス同期復調装置における同期捕捉時の受信パル ス信号を示すタイムチャート図
園 12]第 5の実施形態に係るパルス同期復調装置の構成の一例を示すブロック図 園 13]第 5の実施形態に係るパルス同期復調装置における同期引き込み時の受信 パルス信号を示すタイムチャート図
園 14]第 5の実施形態に係るパルス同期復調装置における同期捕捉時の受信パル ス信号を示すタイムチャート図
園 15]従来技術における受信ノ レス信号への同期をとるための構成を示すブロック 図
園 16]従来技術における受信ノ レス信号への同期と復調を行うための構成を示すブ ロック図
園 17A]従来技術における受信したノ ルス信号とレプリカとなる内部発生ノ ルスのタ イミング関係を示す図
園 17B]従来技術における受信したノ ルス信号とレプリカとなる内部発生ノ ルスの位 相差と相関出力の関係を示す図
園 18A]従来技術における同期捕捉時の、受信したノ レス信号とレプリカとなる内部 発生ノ レスとの位相差と相関出力の関係を示す図
園 18B]従来技術における同期捕捉時の、受信したノ レス信号とレプリカとなる内部 発生ノ レスとの位相差と相関出力の関係を示す図
園 18C]従来技術における同期捕捉時の、受信したノ レス信号とレプリカとなる内部 発生ノ レスとの位相差と相関出力の関係を示す図 [図 19]第 6の実施形態に係るパルス同期復調装置の構成の一例を示すブロック図 [図 20]第 6の実施形態に係るパルス同期復調装置におけるクロック信号の周波数調 整方法の具体例を説明するためのタイムチャート図
符号の説明
[0046] 10、 11、 12 AD変換部
20、 21、 22 標本化タイミング調整部
30 クロック信号生成部
40 可変遅延部
50 位相判定部
60 復調処理部
70 レベル判定部
200 受信信号入力端
210 復調出力端
201、 202、 203、 204、 205、 206 受信ノ ノレス信号
15、 16、 17 クロック信号
301— 312 標本
発明を実施するための最良の形態
[0047] 以下の実施形態では、オン 'オフ'キーイング変調方式によって無泉伝送された信 号を受信するパルス同期復調装置について説明する。なお、以下の実施形態にお いて、同一の構成には同一の符号を付し、その説明は重複するので省略する。
[0048] (第 1の実施形態）
図 1は本発明の第 1の実施形態に係るパルス同期復調装置の構成を示すブロック 図である。図 1に示すように、第 1の実施形態に係るパルス同期復調装置は、受信信 号入力端 200、 AD変換部 10〜； 11、標本化タイミング調整部 20〜21、クロック信号 生成部 30、可変遅延部 40、位相判定部 50、復調処理部 60、復調出力端 210を備 X·る。
[0049] 受信信号入力端 200は、オン 'オフ'キーイング変調された受信ノ ルス変調信号が 入力される。オン 'オフ'キーイング変調方式は変調度 100%の ASK (Amplitude Shif t Keying)変調方式であり、パルス信号の有無によって「1」または「0」のディジタル信 号を伝送する方式である。また、 RZパルス信号によって変調されているものとし、送 信側よりデータ「1」を連続して送信した場合に、受信側で図 2の 201に示したような 連続したノ^レス波形が受信されるものとする。
[0050] データ「1」に対してノ ルスを割り当て、データ「0」に対してはパルスを送信しないこ とで変調信号を生成する。これは、データ「0」にパルスを割り当てるようにしてもよぐ 送受信間でノ ルスに対するデータの割り当て方法が共有されてレ、れば良レ、。本実施 の形態では、パルスが在る場合をデータ「1」として割り当てた場合について説明する
〇
[0051] 無線信号が搬送波周波数帯によって伝送されている場合には、該信号をダウンコ ンバータゃ検波器などによってベースバンド帯に変換した受信信号が入力される。 本実施の形態のノ ルス同期復調装置は、この受信ノ ルス信号に同期して復調しょう とするあのである。
[0052] AD変換部 10〜11は、受信信号入力端 200より入力した受信パルス信号の振幅 値を標本化してディジタル値に変換するものである。受信パルス信号は 2分岐されて 、 AD変換部 10及び 11の各々に同時に入力される。
[0053] AD変換部 10〜； 11には受信パルス信号に加えて標本化のタイミングを与えるクロッ ク信号が入力される。クロック信号の周波数は標本化周波数となる。受信パルス信号 は、同期及び復調の両プロセスにおいて、伝送レートの半分の標本化周波数によつ て、 1シンボル毎に AD変換部 10と 11によって交互に標本化される。
[0054] また、 AD変換部 10はクロック信号の立ち上がりエッジで受信パルス信号を標本化 し、 AD変換部 11はクロック信号の立ち下がりエッジで受信ノ ルス信号を標本化する ように動作する。
[0055] 標本化タイミング調整部 20〜21は、 AD変換部 10〜； 11における標本化のタイミン グを与えるクロック信号の遅延を調整するものである。標本化タイミング調整部 20は A D変換部 10の標本化タイミングを調整し、標本化タイミング調整部 21は AD変換部 1 1の標本化タイミングを調整するよう、各々に接続されている。
[0056] 受信の際には、先ず受信パルス信号への同期タイミングを得て、次に受信パルス 信号の振幅レベルによって復調を行うが、同期を得るプロセスと復調を行うプロセス では、標本化タイミング調整部 20〜21におけるクロック信号の遅延量を切り替えるよ う動作させる。これについては後に図 2を用いて説明する。
[0057] クロック信号生成部 30は、 AD変換部 10〜； 11における標本化タイミングを与えるた めのクロック信号を生成する。生成するクロック信号の周波数は、 AD変換部の並列 数を nとした場合に、伝送レートの n分の 1となるように設定される。例えば lGbpsのデ ータ信号を受信する場合、 AD変換部を 2つ並列に設けた本構成では伝送レートの 2 分の 1である 500MHzのクロック信号を生成する。
[0058] 可変遅延部 40は、位相判定部 50からの制御信号に基づ!/、て、クロック信号生成部 30が出力するクロック信号の遅延量を変化させて標本化タイミング調整部 20〜21に 出力する。遅延量の可変範囲は、少なくとも受信ノ レス信号の 1シンボル時間として 、 AD変換部 10〜； 11における受信ノ ルス信号の標本化の位相を 360度変化させら れるようにする。
[0059] 位相判定部 50は、 AD変換部 10及び 11が出力する受信ノ ルス信号の標本値を比 較して、該 AD変換部 10及び 11における受信ノ ルス信号に対する標本化の位相を 判定し、復調に最適となる標本化タイミングが得られるように可変遅延部 40における 遅延量を制御する。これについては後に図 2を用いて説明する。
[0060] 復調処理部 60は、 AD変換部 10及び 11が出力する受信パルス信号の標本値を閾 値判定して、データを復調する。受信パルス信号は、 1シンボル毎に AD変換部 10と 11によって交互に標本化されるため、復調されたデータ列は 2対 1に並列直列変換 されて出力される。
[0061] 復調出力端 210は、復調処理部 60によって復調されたデータ列が伝送レートと同 じ速度で出力される。以上の構成により、図 1の装置は、受信ノ ルス信号の同期を得 て、復調すること力できる。同期及び復調のための AD変換部は共用された構成とな つている。
[0062] 次に、図 2及び図 3を用いて、第 1の実施形態に係るパルス同期復調装置における 同期方法の具体例を説明する。図 2は、受信パルス信号の同期過程での動作を示し たタイムチャートである。また、図 3は、受信パルス信号の同期確保時の動作を示した タイムチャートである。
[0063] 図 2は、受信ノ ルス信号の同期過程での動作を示したものであり、受信パルス信号 201、クロック信号 15及び 16が図示されている。図 2に図示した受信パルス信号 201 は、受信信号入力端 200から入力された受信信号である。同期確保のタイミングでは 、送信側よりデータ「1」を連続して送信させて、受信側でノ ルス信号が連続して受信 されるようにする。本実施の形態では送信信号が RZノ ルスで変調されていると仮定 したが、仮に送信信号が NRZノ ルスによって変調されるような場合には、同期確保 のタイミングにおいて送信側よりデータ「1」とデータ「0」を交互に送信させることによ つて、受信ノ レス信号 201と同様の波形を受信するようにすることができる。
受信パルス信号 201は AD変換部 10と 11に同時に入力される。受信パルス信号の シンボルパルスはシンボル時間 T内に図示したように存在し、シンボル間隔も時間 T としている。よって、この場合の伝送レートは T分の 1となる。また、シンボルパルスの 波形はガウシアンモノパルスと同様にほぼ対称の形を有していると仮定する。
クロック信号 15は AD変換部 10に入力されるクロック信号を示しており、クロック信 号 16は AD変換部 11に入力されるクロック信号を示して!/、る。クロック信号の周波数 は伝送レートの半分であり、その周期はシンボル時間 Tの 2倍となっている。同期時に おいては、クロック信号のタイミングは、 Δ τだけシフトして動作させる。
[0064] この位相シフト量 Δ τは標本化タイミング調整部 20及び 21によって調整され、標本 化タイミング調整部 20の遅延量を τ 1、標本化タイミング調整部 21の遅延量を τ 2と すると、位相シフト量 Δ τは τ 2と τ 1の差によって与えられる。位相シフト量 Δ τは、 シンボル時間 Τよりも短い時間間隔に設定される。
[0065] AD変換部 10は、クロック信号 15の立ち上がりエッジによって入力受信パルスを標 本化し、 AD変換部 11は、 Δ τだけシフトしたクロック信号 16の立ち下がりエッジによ つて入力受信ノ ルスを標本化する。
[0066] この様子を受信ノ ルス信号 201に矢印で示す。実線の矢印はクロック信号 15によ つて AD変換部 10が標本化する様子を示しており、破線の矢印はクロック信号 16に よって AD変換部 11が標本化する様子を示して!/、る。
[0067] 図示の通り、 AD変換部の一方をクロック信号の立ち上がりエッジで標本化し、他方 をクロック信号の立ち下りエッジで標本化するよう動作させることにより、位相シフト量 Δ τをシンボル時間 Τよりも小さく設定することが可能となっている。 AD変換部 10と 11は連続する受信ノ^レス信号を交互に標本化するように動作する。また、 AD変換 部 10と 11はシンボルパルスの異なる 2つの位相点で標本化するように動作する。
[0068] 位相判定部 50は、 AD変換部 10及び 11による受信パルス信号 201の標本値を比 較して、可変遅延部 40を制御する。実線矢印で示した AD変換部 10の標本値が、破 線矢印の AD変換部 11の標本値よりも大きい場合には、可変遅延部 40の遅延量 τ を小さくし、実線矢印の AD変換部 10の標本値力 破線矢印の AD変換部 11の標本 値よりも小さい場合には、可変遅延部 40の遅延量 τを大きくするように制御する。
[0069] 同期時における AD変換部 10及び 11からの標本値の出力タイミングは、（Τ+ Δ τ )と（Τ Δ τ )の時間間隔で交互に出力されるため、位相判定部 50ではこれを考慮 して標本値の比較判定を行うようにする。
[0070] 可変遅延部 40は、その遅延量 τの増減が位相判定部 50によって制御される。遅 延量 τの増減の量は、 AD変換部 10と 11の標本値のどちらが大きいかという判定結 果に応じて正または負の一定量とすればよい。
[0071] 実際の制御では、シンボル時間 Τ〉位相シフト量 Δ τ〉遅延量 τ (一定量）となる ように調整される。その場合、おおよその数値として、位相シフト量 Δ τは、シンボル 時間 Τの 20〜80%程度、遅延量 τは、大きくても位相シフト量 Δ τの半分以下とする 。また、これらの数値は、要求される仕様によって異なって設定される。すなわち、同 期動作の収束を早くしたい場合には位相シフト量 Δ τを広めにし、同期捕捉時のジ ッタ特性を良くしたい場合には狭めに設定する。
[0072] また、 AD変換部 10と 11の標本値のレベル差の度合いに応じて、遅延量 τの増減 の量を変化させても良ぐ例えば、該レベル差が大きい場合には増減の量を大きくし て、該レベル差が小さくなつた場合には増減の量を小さくして微調整可能とするよう にしてもよい。後者のように調整すると、同期確保までの時間を短縮し、同期捕捉時 のジッタ量を抑えるといった調整が可能となる。
[0073] 図 3は、受信ノ ルス信号の同期確保時及び復調時の動作を示したものであり、受 信パルス信号 202及び 203が図示されて!/、る。 [0074] 図 3に図示した受信パルス信号 202には、同期確保状態における AD変換部 10及 び 11の標本化タイミングが、実線及び破線の矢印で図示されている。同期捕捉の状 態では AD変換部 10と 11の標本値が等しくなるように、可変遅延部 40の遅延量が位 相判定部 40によって制御されている。遅延量 τを変化させて、 AD変換部 10と 11の 標本値が等しくなつた状態を同期状態とし、この同期状態が一定時間確保されたら、 次に復調動作に移行する。
[0075] 同期動作から復調動作に移る場合には、同期が確保された状態の可変遅延部 40 の遅延量 τを保持して、標本化タイミング調整部 20, 21の遅延量を切り替える。具 体的には、同期時の標本化タイミング調整部 20の遅延量 τ 1を Δ τ /2だけ大きくし て、標本化タイミング調整部 21の遅延量 τ 2を Δ τ /2だけ小さくするよう切り替える
〇
[0076] 結果として、復調時の標本化タイミング調整部 20と 21の遅延量は同じとなる。位相 シフト量 Δ τはシンボル時間 Τよりも小さくなるように設定されているため、同期時と復 調時で標本化タイミング調整部 20及び 21における遅延量の切り替え幅を小さくする ことができ、大きく切り替える場合と比較して切り替え時に生じる位相の不連続性を小 さく抑えることが可能となって!/、る。
[0077] 図 3に図示した受信パルス信号 203には、復調時の AD変換部 10及び 11の標本 化タイミング力 実線及び破線の矢印で図示されている。 AD変換部 10及び 11はシ ンボルパルスを交互に標本化するよう動作する。標本化タイミング調整部 20, 21の 遅延量切り替え動作によって、図 3に示したように、標本化はシンボルパルスの中心 の振幅が最も高くなるタイミングで行われるようになり、最適な SN比が得られるように なる。
[0078] AD変換部 10, 11による標本値は、復調処理部 60に入力され、閾値判定によって シンボル力 S「l」である力、「0」であるかが判定される。判定結果は並列直列変換されて 出力され、復調データ列となる。 AD変換部 10及び 11における標本値の出カタイミ ングは、シンボル時間 Tだけずれて復調処理部 60に入力されるため、並列直列変換 はこのタイミングずれを考慮して復調結果をシリアルのデータ列に変換する。
[0079] また、同期動作力 復調動作に移る場合の標本化タイミング調整部 20、 21の遅延 量の切替を徐々に行わせること力 切替時の不連続動作として想定されるジッタ発生 などの悪影響を回避する上で有効である。すなわち図 3において、 Δ τ /2の標本 化タイミングのシフトを一気に変化させるのではなく徐々に行うというものである。 同期引き込み動作時の初期段階では、高速な引き込みを実現するためにある程度 の広い幅の遅延量の差（Δ τ：標本化タイミング調整部 20の遅延量 τ 1と、標本化タ イミング調整部 21の遅延量 τ 2との差)を確保する。そして、ある程度同期が得られた 同期過程（同期引き込み動作時)の後半では、前記遅延量の差（Δ τ )を小さくして 復調に有効な標本タイミングに近づけて行く。
この標本化タイミング調整部 20、 21の遅延量差の判断基準となるの力 S、同期引き 込み状態の程度である。例えば、可変遅延部 40の調整量が小さくなるにしたがって 、すなわち同期過程の経過にしたがって、前記遅延量の差（Δ τ )を小さくしていくこ とが一つの手段として考えられる。また、同期過程時間が定められている場合には、 この時間内で徐々に変化させるように動作させても良い。
[0080] 本実施の形態では、 AD変調部 10, 11は同期と復調で共用する構成であるため、 同期用に必要となる AD変換部に加えて復調用に別途伝送レートの標本化周波数 で動作する AD変換部を設ける構成と比較して、消費電力を低減することが可能とな る。また、 AD変換部 10, 11の動作クロック周波数を低減できることによる利点も得ら れる。
[0081] 一般に、 AD変換部の消費電力は動作周波数に比例することが知られており、この ことだけを考慮すると、例えば lGbpsの受信ノ ルス信号を標本化して復調する回路 として、 1GHzの標本化周波数で動作する AD変換部を 1個用いる場合と、 500MHz の標本化周波数で動作する AD変換部を 2個用いる場合とでは同等の消費電力で 動作することとなる。
[0082] しかしながら、実際には 1GHzを超えるような高速なクロック周波数で動作するデバ イスにおいては、オペアンプ等の周辺回路の動作周波数も同時に高速に動作する 必要があり、プロセスの実力限界に近い能力を引き出すために比例上昇分以上のバ ィァス電流を必要とする等の要因で消費電力が比例分以上に増加することがある。
[0083] また、 AD変換部以外の位相判定部や可変遅延部等の回路においても動作クロッ ク周波数の高速化に伴って消費電力が増加することとなる。よって、特に Gbpsォー ダの伝送レートの受信信号を同期復調する装置を実現する場合に、 GHzオーダのク ロック周波数で動作する回路要素によって構成するよりも、本実施の形態の構成の 方が装置全体の消費電力の点で優れることとなる。
[0084] また、本発明の特徴である動作クロックが低減可能な構成であるということは、装置 の実装を容易化するという利点もある。クロック信号が高速である場合、他配線へのク ロストーク、配線遅延制御、等長配線といった点に細心の注意を払う必要があり、制 約対処のためレイアウト設計等に大きな労力力 Sかかるため、設計コストが高くなつてし まうことが考えられる。
[0085] クロック信号が低減できる本発明によると、前記課題は解決され、設計が容易で設 計コストが低い装置が構成可能となる。但し、本実施の形態で使用する AD変換部に おいて、動作クロックは伝送レートの半分以下で動作すれば十分である力 アナログ 入力の動作可能周波数帯域としては伝送レート以上の帯域幅が必要となることには 留意する必要がある。
[0086] また、本実施の形態では、受信パルス信号への同期時と復調時で標本化タイミング 調整部 20, 21の遅延量を切り替えるよう動作させるため、同期と復調の動作を同時 に行うことはできない。よって、復調動作時に時間の経過とともに受信パルス信号を 標本化するタイミングがシンボルパルスの最大振幅となる最適点からずれてしまう可 能性がある。このような問題に対しては、同期と復調を適当な時間間隔で繰り返しな 力 ¾データ受信を行うようにすればよい。
[0087] また、送信側と受信側の基準発振源の周波数差などの要因によって、同期捕捉時 において、可変遅延部 40での遅延量の調整量を常に一定の値で増加または減少さ せるよう制御しなければならな!/、ような場合には、前記一定の遅延制御量に応じてク ロック信号生成部 30の周波数を微調整するよう制御を加えることによって、同期捕捉 時の可変遅延部 40の遅延量変化を小さくするようにでき、時間経過による復調時の 標本化最適点のずれを抑えて、復調可能とする時間、即ち再同期が必要となるまで の時間を長くすることが可能となる。これについては、第 6の実施の形態でより詳細に 説明する。 [0088] 以上のように、第 1の実施形態によれば、オン 'オフ'キーイング変調を利用した無 線伝送において、伝送レートの半分のクロック周波数で動作する AD変換部 10, 11 によって、同期と復調の両方が行えるパルス同期復調装置を構成でき、従来技術より も低い消費電力で同期及び復調の動作が可能となる。
[0089] また、本発明によれば、同期用回路と復調用回路で AD変換部 10, 11を共用した 構成によって、従来技術よりも回路規模を低減したノ ルス同期復調装置を提供する ことができる。また、本発明によれば、同期及び復調動作に必要となる構成要素はい ずれも集積化が容易であり、集積化による低コスト化の利点を得ることができる。
[0090] (第 2の実施形態）
図 4は本発明の第 2の実施形態に係るパルス同期復調装置の構成を示すブロック 図である。図 4に示した第 2の実施形態に係るパルス同期復調装置は、図 1の構成に 加えて、レベル判定部 70を備える。
[0091] レベル判定部 70は、 AD変換部 10及び 11が出力する受信ノ ルス信号の標本値を 入力として、 2つの標本値のレベルが共に設定された閾値よりも低い場合に、可変遅 延部 40の遅延量を大きくシフトさせるよう動作する。レベル判定部 70への入力信号 は、位相判定部 50への入力信号と同じである。
[0092] 他の構成要素の動作は、第 1の実施の形態と同じである。以上の構成により、図 4 の装置は、受信パルス信号の同期を得て、復調することが可能となっている。
[0093] 次に、図 5を用いて、本実施形態のパルス同期復調装置が前述の第 1の実施形態 と異なる点について説明する。図 5は、受信パルス信号の同期過程での動作を示し たタイムチャートである。
[0094] 位相判定部 50は、 AD変換部 10及び 11によって得られる受信パルス信号の 2つ の異なる位相点の標本値が等しくなる場合に同期が確保できたと判定する。受信パ ノレス信号 202には、同期確保時の AD変換部 10及び 11の標本化タイミングが実線 及び破線の矢印で示されている。図示したようにパルスが対称形である場合には、 2 つの標本値が等しくなる位相を求めれば、復調のための最適打ち抜き点が Δ τ /2 だけシフトした点に一意に定められることとなる。
[0095] しかしながら、受信ノ ルス信号 204に示したように 2つの標本値が等しくなるという 場合も起こりうる。この場合には、標本化タイミングに対する復調最適点の位置が前 述とは異なることとなってしまう。
[0096] 標本値レベルが低い状態での値比較を行うことは、受信パルス信号 204に示したよ うな期待しない状態で同期判定をしてしまうということに加えて、誤差を生じやすいと V、う問題もある。振幅レベルの低!/、領域では、時間変化に対するレベル値変化が小 さレ、ため、同期捕捉時のジッタが大きくなりやすレ、。
[0097] 本実施の形態では上記課題を解決することができる。レベル判定部 70において、 受信ノ ルス信号 204のように、 2つの標本値が共にあらかじめ設定した値 Vtよりも低 くなつた場合には、可変遅延部 40の遅延量を一定量だけ増加若しくは減少させるよ うに制御する。判定に用いる閾値 Vtは、例えば、同期時の 2つの標本化タイミング調 整部 20, 21の遅延時間の差を受信ノ ルス信号の振幅の半値幅以下とした場合に、 振幅の半値程度と定めればょレ、。
[0098] 受信パルス信号 204の標本化タイミングでは、シンボル時間 Tの半分程度シフトし た状態となることが想定されるため、同期時の 2つの AD変換部 10, 11が出力する受 信パルス信号の標本値が、共に閾値 Vtよりも小さい値となった場合に、可変遅延部 40の遅延量をシンボル時間 Tの半分程度、もしくはパルス幅の半分程度の時間だけ 増加若しくは減少させるよう制御することによって、受信パルス信号 204に示した状 態を回避することが可能となる。
[0099] このような可変遅延部 40に対する位相制御は、大きな位相ずれがある受信ノ ルス 信号 204の状態から、所望の受信ノ ルス信号 202に示した状態に一気にシフトする ことを可能とするものであるから、同期の高速化に対しても効果がある。
[0100] 以上のように、第 2の実施形態によれば、オン 'オフ'キーイング変調を利用した無 線伝送において、伝送レートの半分のクロック周波数で動作する AD変換部 10, 11 によって、同期と復調の両方が行えるパルス同期復調装置を構成でき、第 1の実施 形態の効果に加えて、より高い確度で高速に同期させることが可能となる。
[0101] なお、本実施の形態では、レベル判定部 70を別途設けた例を示した力 S、復調処理 部 60においても閾値判定の機能を有することから、同期時には復調処理部 60にお V、てレベル判定部 70の機能を行わせて、復調処理部 60が可変遅延部 40を制御す るように構成しても良い。
[0102] (第 3の実施形態）
図 6は本発明の第 3の実施形態に係るパルス同期復調装置の構成を示すブロック 図である。図 6に示した第 3の実施形態に係るパルス同期復調装置は、図 1の構成に 加えて AD変換部 12を備え、復調処理部 60が、位相判定部 50を制御する機能を有 する。本実施の形態では、復調動作を行いながら、同時に同期の捕捉が可能な装置 が提供されている。
[0103] AD変換部 12は、 AD変換部 10及び 11と並列に設けられ、同じく受信パルス信号 を標本化する。標本化タイミングは可変遅延部 40が出力するクロック信号によって与 えられており、両エッジで動作して 1GHz相当の標本化を行う。本実施の形態では、 AD変換部 12は復調のための動作を行い、 AD変換部 10及び 11は同期のための動 作を行う。
[0104] 復調処理部 60は、 AD変換部 12が出力する受信ノ ルス信号の標本値を閾値判定 してデータを復調し、復調データ列を復調出力端 210に出力する。また、復調処理 部 60は、復調と同時に同期捕捉動作を行っており、各シンボルにおける復調結果に 応じて AD変換部 10及び 11が出力する標本値の有効性を判定し、同期捕捉の制御 を行っている位相判定部 50に対して、有効性のフィードバックを行う。
[0105] 他の構成要素の動作は、第 1の実施の形態と同じである。以上の構成により、図 6 の装置は、第 1の実施の形態で説明した効果に加えて、受信パルス信号を復調しな がら、同時に同期捕捉することが可能となる。
[0106] 次に、図 7を用いて、本実施形態のノ ルス同期復調装置における同期及び復調の 動作を説明する。図 7は、受信パルス信号の復調過程での動作を示したタイムチヤ一 トでめる。
[0107] 図 7に図示した受信ノ ルス信号 205は、受信信号入力端 200から入力された受信 信号である。同期が確保され捕捉されて!/、る状態での AD変換部 10及び 11による標 本化タイミングが破線矢印で示されており、 AD変換部 12による標本化タイミングが 実線矢印で示されている。
[0108] クロック信号 15は、 AD変換部 10に入力される信号であり、 AD変換部 10はクロック 信号 15の立ち上がりエッジで受信ノ ルス信号を標本化する。クロック信号 15は、クロ ック信号生成部 30が生成した伝送レートの半分の周波数のクロック信号が、可変遅 延部 40と標本化タイミング調整部 20によって位相調整された信号である。
[0109] クロック信号 16は、 AD変換部 11に入力される信号であり、 AD変換部 11はクロック 信号 16の立ち下がりエッジで受信ノ ルス信号を標本化する。クロック信号 16は、クロ ック信号生成部 30が生成した伝送レートの半分の周波数のクロック信号が、可変遅 延部 40と標本化タイミング調整部 21によって位相調整された信号である。
[0110] クロック信号 17は、 AD変換部 12に入力される信号であり、 AD変換部 12はクロック 信号 17の立ち上がりと立ち下がりの両エッジで受信パルス信号を標本化する。クロッ ク信号 17は、クロック信号生成部 30が生成した伝送レートの半分の周波数のクロック 信号が、可変遅延部 40によって位相調整された信号である。
[0111] 標本化タイミング調整部 20は、クロック信号生成部 30が生成した伝送レートの半分 の周波数のクロック信号が可変遅延部 40によって遅延調整された信号の位相を、さ らに Δ τ 3の時間だけ早くなるようにシフトする。
[0112] また、標本化タイミング調整部 21は、可変遅延部 40が出力するクロック信号の位相 を、さらに Δ τ 3の時間だけ遅れるように遅延させる。 Δ τ 3はシンボル時間の半分よ りも小さレ、値とし、ノ ルス幅の半分よりも小さな値に設定される。
[0113] 標本化タイミング調整部 20は、負の遅延量を有することとなるため通常の遅延器が 適用できないこととなる力 クロック信号 15〜； 17の位相関係が図 7に示したように Δ τ 3の時間間隔となるよう調整されればよいため、例えば、可変遅延部 40と AD変換 部 12の間にも標本化タイミング調整部 22 (図 6に点線で示す）を設けて、全ての標本 化タイミング調整部の遅延量を正の値として、標本化タイミング調整部 22の遅延量を 標本化タイミング調整部 20よりも Δ τ 3だけ大きくし、標本化タイミング調整部 21の遅 延量を標本化タイミング調整部 22よりも Δ τ 3だけ大きくするというように構成すれば 実現可能である。
[0114] AD変換部 12は、クロック信号 17の両エッジで伝送レート相当の標本化周波数に よって受信パルス信号を標本化して、復調処理部 60が復調に使用する標本値を出 力する。図 6では AD変換部 12のみが伝送レート相当の標本化周波数で動作する例 を説明した力 S、 AD変換部 12をさらに 2つの AD変換部の並列接続によって構成し、 全ての AD変換部を伝送レートの半分の標本化周波数で動作させ、復調処理部 60 にお!/、て並列直列変換処理を行わせて復調データ列を得ると!/、う構成としてもよ!/、。
[0115] 同期捕捉の状態では、第 1の実施形態と同様に、破線矢印で示された AD変換部 1 0及び 11による標本値が等しくなるように可変遅延部の遅延量が逐次調整されてい る。本実施の形態では、シンボルパルスの波形がほぼ対称形であることから、同期捕 捉と同時に AD変換部 12が復調最適点を標本化することとなり、この標本値を閾値 判定することによって同期時の復調動作を行うことが可能となっている。
[0116] 次に、図 8を用いて、第 3の実施形態に係るパルス同期復調装置における復調処 理部 60から位相判定部 50への制御の方法とその効果について説明する。図 8は、 受信ノ ルス信号の同期及び復調過程での動作を示したタイムチャートである。
[0117] 受信パルス信号 206は、オン ·オフ 'キーイング変調された受信データが「1」及び「 0」のシンボルを共に含んで!/、る例を示して!/、る。
[0118] 標本 30；!〜 312は、 AD変換部による標本化タイミングを示したものであり、標本 30 ；!〜 306は AD変換部 12による標本化タイミング、標本 307〜309は AD変換部 10に よる標本化タイミング、標本 310〜312は AD変換部 11による標本化タイミングをそれ ぞれ示している。図 7と同様に、破線矢印は AD変換部 10及び 11による同期のため の標本化タイミングであり、実線矢印は AD変換部 12による復調のための標本化タイ ミングを示している。
[0119] 復調時には、シンボル「0」のノ ルス波形も標本 305ように標本化して復調する力 「 0」シンボルパルスの振幅レベルは低!/、ため、同じシンボルパルスを標本化する同期 判定用の標本 309の値も必然的に小さくなる。
[0120] このような場合、位相判定部 50における判定を行う際に、実際には同期が取れて いる状態であるにもかかわらず、標本 309と標本 312の値を比較して、等しくないが ために可変遅延部 40の遅延量を不要に変化させてしまうということが考えられる。以 上のように、復調と同期を同時に行う場合には、シンボル「0」のノ ルスの標本値によ る同期制御の誤りが問題となる可能性がある。
[0121] このような制御誤りを防ぐために、本実施の形態では、復調処理部 60における復調 結果によって、位相判定部 50による可変遅延部 40への遅延量変化の動作を制御す る。制御方法は、例えば、復調処理部 60において標本 305によってシンボル「0」を 復調した場合には、同じシンボルパルスを標本化している標本 309の値を標本 312 と比較判定しないように位相判定部 50を無効化して、可変遅延部 40の遅延量を変 化させないようにする。
[0122] また、復調する標本 303と 304が共にシンボル「1」の復調結果となった場合には、 位相判定部 50を有効として、標本 308と 311の比較判定結果による可変遅延部 40 への位相調整を行わせるようにする。
[0123] 本例においては、隣り合うシンボル力 S「l」の連続となる場合でなければ同期調整が 行われないこととなる力 例えば、標本 301がシンボル「1」を復調した際に、 AD変換 部 10による同期用の標本 307の標本値を保持しておき、後に現れる AD変換部 11 による標本 311の値と比較して可変遅延部 40を制御すると!/、つた動作や、「 1」が復 調されるシンボルパルスに対する同期用の標本 307及び 308を平均化し、同じく同 期用の標本 311及び 312を平均化したものと比較して可変遅延部 40を制御するとい つた動作をさせることも可能である。比較判定に用いる 2つの標本の時間間隔や平均 化数は同期の引き込み速度やジッタ特性に影響を与えるものであり、要求される仕 様に応じて最適となる動作を選択すればよ!/、。
[0124] 以上のように、第 3の実施形態によれば、オン 'オフ'キーイング変調を利用した無 線伝送において、伝送レートの半分のクロック周波数で動作する AD変換部 10, 11 による同期処理と、伝送レートのクロック周波数で動作する AD変換部 12による復調 処理を組み合わせた構成により、同期と復調を同時に行えるパルス同期復調装置を 構成でき、第 1の実施形態の効果に加えて、復調時の同期捕捉が可能となる。よって 、同期と復調を交互に行う場合と比較して、同期用のデータパターンの埋め込みを削 減でき、スループットの向上を図ることが可能となる。
[0125] また、第 3の実施形態によれば、オン 'オフ'キーイング変調を利用した無泉伝送に おいて、「1」及び「0」のシンボルパルスが混在するような場合でも、同期制御誤りを 防いで同期捕捉を行うことが可能となり、ジッタ特性等の同期性能の向上を図ること が可能となる。 [0126] (第 4の実施形態）
図 9は、本発明の第 4の実施形態 (n = 3)に係るパルス同期復調装置の構成を示 すブロック図である。図 9に示すように、第 4の実施形態に係るパルス同期復調装置 は、受信信号入力端 200、 AD変換部 410〜412、標本化タイミング調整部 420, 42 1、クロック信号生成部 30、可変遅延部 40、位相判定部 50、復調処理部 60、復調出 力端 210を備える。
[0127] 次に、図 10及び図 11を用いて、第 4の実施形態に係るパルス同期復調装置にお ける同期方法の具体例を説明する。図 10は、受信パルス信号の同期過程での動作 を示したタイムチャートである。また、図 11は、受信パルス信号の同期確保時の動作 を示したタイムチャートである。
[0128] 受信パルス信号 1000は AD変換部 410〜412に同時に入力される。受信パルス 信号のシンボルパルスはシンボル時間 T内に図示したように存在し、シンボル間隔も 時間 Tとしている。また、クロック信号 1001は AD変換部 410に入力されるクロック信 号を示しており、クロック信号 1002は AD変換部 411に入力されるクロック信号を示し ており、クロック信号 1003は AD変換部 412に入力されるクロック信号を示している。 クロック信号の周波数は伝送レートの 3分の 1であり、その周期はシンボル時間 Tの 3 倍となっている。
[0129] 同期時にお!/、ては、クロック信号のタイミングは、位相シフト量 Δ τだけシフトして動 作させる。本実施形態は、 η = 3の場合なので、シンボル時間 Τ〉 Δ τ + Δ τ、すな わち、シンボル時間 Τの半分〉位相シフト量 Δ τとなり、おおよその数値で、位相シ フト量 Δ τはシンボル時間 Τの 10〜40%程度となる。また、位相シフト量 Δ τの数値 は、要求される仕様によって異なっており、同期動作の収束を早くしたい場合には間 隔を広めにし、同期捕捉時のジッタ特性を良くしたい場合には狭めに設定する。
[0130] 図 11は、受信ノ ルス信号の同期確保時及び復調時の動作を示したものであり、受 信パルス信号 1000が図示されて!/、る。図 11に図示した受信パルス信号 1000には 、同期確保状態における AD変換部 410〜412の標本化タイミング力 実線及び破 線の矢印で図示されてレ、る。
[0131] 同期捕捉の状態では AD変換部 410と 412の標本値 (クロック信号 1001による標 本値とクロック信号 1003による標本値）が等しくなるように、可変遅延部 40の遅延量 が位相判定部 40によって制御されている。遅延量 τを変化させて、 AD変換部 410 と 412の標本値が等しくなつた状態を同期状態とし、この同期状態が一定時間確保さ れたら、次に復調動作に移行する。
[0132] 以上のように、第 4の実施形態によれば、オン 'オフ'キーイング変調を利用した無 線伝送において、伝送レートの 3分の 1のクロック周波数で動作する AD変換部 410 〜412によって、同期と復調の両方が行えるパルス同期復調装置を構成でき、従来 技術よりも低い消費電力で同期及び復調の動作が可能となる。
[0133] また、本実施形態によれば、同期用回路と復調用回路で AD変換部 410〜412を 共用した構成によって、従来技術よりも回路規模を低減したパルス同期復調装置を 提供すること力できる。また、本実施形態によれば、同期及び復調動作に必要となる 構成要素はいずれも集積化が容易であり、集積化による低コスト化の利点を得ること ができる。
[0134] (第 5の実施形態）
図 12は、本発明の第 5の実施形態 (η = 4)に係るパルス同期復調装置の構成を示 すブロック図である。図 12に示すように、第 5の実施形態に係るパルス同期復調装置 は、受信信号入力端 200、 AD変換部 510〜513、標本化タイミング調整部 520〜5 22、クロック信号生成部 30、可変遅延部 40、位相判定部 50、復調処理部 60、復調 出力端 210を備える。
[0135] 次に、図 13及び図 14を用いて、第 5の実施形態に係るパルス同期復調装置にお ける同期方法の具体例を説明する。図 13は、受信パルス信号の同期過程での動作 を示したタイムチャートである。また、図 14は、受信パルス信号の同期確保時の動作 を示したタイムチャートである。
[0136] 受信パルス信号 2000は AD変換部 510〜513に同時に入力される。受信パルス 信号のシンボルパルスはシンボル時間 Τ内に図示したように存在し、シンボル間隔も 時間 Τとしている。また、クロック信号 2001は AD変換部 510に入力されるクロック信 号を示しており、クロック信号 2002は AD変換部 511に入力されるクロック信号を示し ている。 [0137] また、クロック信号 2003は AD変換部 512に入力されるクロック信号を示しており、 クロック信号 2004は AD変換部 513に入力されるクロック信号を示している。クロック 信号の周波数は伝送レートの 4分の 1であり、その周期はシンボル時間 Tの 4倍となつ ている。
[0138] 同期時にお!/、ては、クロック信号のタイミングは、位相シフト量 Δ τだけシフトして動 作させる。本実施形態は、 η = 4の場合なので、シンボル時間 Τ〉 Δ τ 1 + Δ τ 2 + Δ τ 1となる。なお、本実施形態では Δ τ 1 = Δ τ 2と等間隔としてもよく、この場合 には、 Τ/3 > Δ τ 1 = Δ τ 2となる。また、位相シフト量 Δ τの数値は、要求される 仕様によって異なっており、同期動作の収束を早くしたい場合には間隔を広めにし、 同期捕捉時のジッタ特性を良くしたい場合には狭めに設定する。
[0139] 図 14は、受信ノ ルス信号の同期確保時及び復調時の動作を示したものであり、受 信パルス信号 2000が図示されている。図 14に図示した受信パルス信号 2000には 、同期確保状態における AD変換部 510〜513の標本化タイミング力 実線及び破 線の矢印で図示されてレ、る。
[0140] 同期捕捉の状態では、受信ノ ルス信号 2000の波形が対称形であると仮定できる ので、 AD変換部 510と 513の標本値（クロック信号 1001による標本値とクロック信号 1004による標本値）、および AD変換部 511と 512の標本値（クロック信号 1002によ る標本値とクロック信号 1003による標本値）が等しくなるように、可変遅延部 40の遅 延量が位相判定部 40によって制御されている。
[0141] 遅延量 τを変化させて、 AD変換部 510と 513、および AD変換部 511と 512の標 本値が等しくなつた状態を同期状態とし、この同期状態が一定時間確保されたら、次 に復調動作に移行する。
[0142] 以上のように、第 5の実施形態によれば、オン 'オフ'キーイング変調を利用した無 線伝送において、伝送レートの 4分の 1のクロック周波数で動作する AD変換部 510 〜513によって、同期と復調の両方が行えるパルス同期復調装置を構成でき、従来 技術よりも低い消費電力で同期及び復調の動作が可能となる。
[0143] また、本実施形態によれば、同期用回路と復調用回路で AD変換部 510〜513を 共用した構成によって、従来技術よりも回路規模を低減したパルス同期復調装置を 提供すること力できる。また、本実施形態によれば、同期及び復調動作に必要となる 構成要素はいずれも集積化が容易であり、集積化による低コスト化の利点を得ること ができる。
[0144] (第 6の実施形態）
図 19は、本発明の第 6の実施形態に係るパルス同期復調装置の構成を示すブロッ ク図である。図 19に示すように、第 6の実施形態に係るパルス同期復調装置は、図 1 と同様の受信信号入力端 200、 AD変換部 10〜； 11、標本化タイミング調整部 20〜2 1、クロック信号生成部 30、可変遅延部 40、位相判定部 50、復調処理部 60、復調出 力端 210に加えて、クロック周波数補正部 80を備える。
[0145] クロック周波数補正部 80は、クロック信号生成部 30が生成するクロック信号の周波 数を微調整するものであり、例えば送信側と受信側の基準発振源の周波数差がある 場合に、受信側でこれを補正する役割を有する。クロック周波数補正部 80は、同期 捕捉時において、位相判定部 50が出力する可変遅延部 40への遅延量の調整量を 受け取って、この調整量の時間変化の一次係数を抽出し、この係数、すなわち時間 変化の直線的傾きからクロック信号生成部 30の周波数調整量を決定し、クロック信号 生成部 30のクロック周波数を調整する。
[0146] 次に、図 20を用いて、第 6の実施形態に係るパルス同期復調装置におけるクロック 信号の周波数調整方法の具体例を説明する。送信側装置ではクロック信号 3001に 基づいて送信パルス信号 3000を生成し、 RF変調して送信する。この図では、送信 側においてシンボルレートの半分の周波数のクロックで送信パルス信号を生成した 例を示してレ、る。受信側装置では送信ノ ルス信号と同じシンボルレートの受信ノ ルス 信号 3010が受信される。ここで、受信側装置のクロック信号が送信側クロック信号 30 01とまったく同じ周波数であれば、同期捕捉時において、送信パルス信号 3000内 に矢印で示したように各シンボルの標本化最適点を連続して打抜くことができる。し 力、しながら、例えば受信側クロック信号 3011の周波数力 図示したように送信側クロ ック信号 3001の周波数よりも低く周期が長いような場合には、最初のシンボルで同 期が確保されても、次のシンボルの標本化最適点を打ち抜くことができず、遅れたタ イミングで標本化して!/、くこととなる。 [0147] 先に示した実施の形態のノ ルス同期復調装置では、送受間のクロック周波数誤差 等に起因する、図 20の受信ノ ルス信号 3010に示したような標本化タイミングのズレ は、同期捕捉時の可変遅延部 40による遅延量によって補正される。具体的には図 2 0の例の場合では、標本化タイミングのズレは、可変遅延部遅延量 3012に示したよう に、各シンボルで遅延量を一定量ずつ小さくしていく動作によって補正され、受信側 クロック信号 3011による標本化タイミング力 Sパルス信号 3000に図示したタイミングと なるように動作する。
これに対し本実施の形態では、同期捕捉時の可変遅延部遅延量 3012が一定の 傾きをもって変化するような場合に、これを検知して、この傾きに応じてクロック信号生 成部 30のクロック信号周波数を調整するようにクロック周波数補正部 80を動作させる 。例えば、図 20のように可変遅延部遅延量 3012が負の一次傾きをもって変化するよ うな場合には、クロック周波数補正部 80は、クロック信号生成部 30の周波数を高める ように調整する。また、可変遅延部遅延量 3012が正の一次傾きを持つ場合には、ク ロック周波数補正部 80は、クロック信号生成部 30の周波数を低くするように調整する 。また、傾きが大きい場合には、クロック周波数補正部 80は、周波数調整量を大きく する。この結果、図 20の受信側クロック信号 3011は、周波数が高くなるように調整さ れて送信側クロック 3001と同じ周波数となる。この結果、自動周波数制御 (AFC)の 効果が得られる。
[0148] 以上のように、第 6の実施形態によれば、例えば送信側と受信側の基準発振源の 周波数差がある場合にぉレ、て、可変遅延部 40の遅延制御量に応じてクロック信号生 成部 30の周波数を微調整するよう制御を加えることによって、送信側との周波数同 期が得られるため、同期捕捉時の可変遅延部 40の遅延量変化を小さくするようにで き、時間経過による復調時の標本化最適点のずれを抑えた精度よい復調を行うこと が可能となる。また、周波数の誤差を抽出して微調整を行った後は、同期捕捉時のク ロック信号の遅延調整の制御の頻度を減らすことが可能となり、低電力化にも効果が ある。
[0149] 以上説明した各実施形態によれば、特に簡便な回路で高速パルス伝送を低価格 に実現する上で有効なオン 'オフ'キーイング変調を利用した無線伝送において、伝 送レートよりも半分以上低いクロック周波数で動作する AD変換部を用いる構成によ つて、従来技術よりも低い消費電力で同期及び復調の動作が可能なノ ルス同期復 調装置を提供することができる。
[0150] また、上記実施形態によれば、同期用回路と復調用回路で AD変換部を共用した 構成によって、従来技術よりも回路規模を低減したノ ルス同期復調装置を提供する ことができる。また、同期及び復調動作に必要となる構成要素はいずれも集積化が容 易であり、集積化による低コスト化の利点を得ることができる。
[0151] また、上記実施形態によれば、構成要素の動作クロック周波数は伝送レートの半分 以下とすることができるため、設計の際の制約が緩和され、設計コストが低く実装が容 易な装置を提供することができる。
[0152] なお、上記実施形態の説明では、オン 'オフ'キーイング変調方式による無泉伝送 を例として示したが、振幅シフトキーイング (ASK)変調も同類の変調方式であり、同 様の効果が得られる。また、本発明は、無線伝送に関するものだけでなぐ光通信分 野などで用いられるノ ルス伝送においても、受信側における同期復調を行うための 装置として有用である。
[0153] 本発明を詳細にまた特定の実施態様を参照して説明したが、本発明の精神と範囲 を逸脱することなく様々な変更や修正を加えることができることは当業者にとって明ら 力、である。
本出願は、 2006年 7月 27日出願の日本特許出願（特願 2006— 205051)、 2007年 7月 26日出願の日本特許出願（特願 2007-194449)に基づくものであり、その内容はここ に参照として取り込まれる。
産業上の利用可能性
[0154] 本発明に係るパルス同期復調装置は、高速なノ ルス無線通信において、低消費電 力かつ小規模で実装容易な構成によってノ ルス信号の同期及び復調が可能となる 効果を有し、特に、 UWBのような高速な無線データ伝送を行う装置などに有用であ

Claims

請求の範囲
[1] 第 1の周波数のノ^レス信号を受信するパルス同期復調装置であって、
前記第 1の周波数より低い第 2の周波数のクロック信号を生成するクロック信号生成 部と、
前記クロック信号の異なる標本化タイミングで前記ノ ルス信号を標本化する複数の AD変換部と、
前記複数の AD変換部が出力する複数の標本値の大小関係に応じて、位相制御 信号を生成する位相判定部と、
前記クロック信号生成部が生成したクロック信号の遅延量を、前記位相制御信号に 応じて変化させる可変遅延部と、
前記複数の AD変換部の各々に対応して設けられ、前記可変遅延部が出力するク ロック信号の遅延量を個々に調整可能な複数の標本化タイミング調整部とを備える ノ ルス同期復調装置。
[2] 前記複数の AD変換部が出力する複数の標本値のレベルを検出し、前記複数の標 本値のレベルがあらかじめ設定した値よりも低くなつた場合に、前記可変遅延部の遅 延量を所定量だけ増加若しくは減少させるレベル判定部を備える請求項 1記載のパ ルス同期復調装置。
[3] 前記レベル判定部は、前記クロック信号を前記パルス信号に同期させる同期過程 において、前記複数の AD変換部が出力する複数の標本値が異なる場合に、前記 可変遅延部の遅延量を変化させ、前記複数の標本値が等しくなつた場合に、前記可 変遅延部の遅延量を保持する請求項 2記載のパルス同期復調装置。
[4] 前記同期過程において、前記複数の標本化タイミング調整部の遅延量の差（Δ τ ) を、前記パルス信号の振幅の半値幅以下とし、
前記複数の AD変換部が出力する複数の標本値が、前記パルス信号の振幅の半 分よりも小さい値となった場合に、前記可変遅延部の遅延量を前記ノ ルス信号のパ ノレス幅の半分の時間だけ増加若しくは減少させる請求項 2記載のノ^レス同期復調装 置。
[5] 前記複数の AD変換部が出力する複数の標本値を復調し、復調結果を出力する復 調処理部を備える請求項 1または 2記載のパルス同期復調装置。
[6] 前記クロック信号の所定の標本化タイミングで前記ノ^レス信号を標本化する復調用 AD変換部と、
前記復調用 AD変換部が出力する複数の標本値を復調し、復調結果を出力する復 調処理部とを備える請求項 1記載のパルス同期復調装置。
[7] 前記パルス信号は、 ASK変調によって無泉伝送されたノ ルス信号であり、
前記復調処理部は、前記復調用 AD変換部が出力する標本値によってシンボルパ ルスの有無を判定し、前記シンボルパルスが無いと判定した場合には、当該シンポ ルパルスに対応する前記同期用 AD変換部の標本値を、前記位相判定部における 位相判定に用いないように制御する請求項 6記載のノ ルス同期復調装置。
[8] 前記第 2の周波数は、前記第 1の周波数の n (2以上の整数)分の 1であり、
前記複数の AD変換部は、前記ノ ルス信号に対して n個並列に接続され、 n個の標 本値を生成する請求項 1、 2および 6のいずれか一項記載のパルス同期復調装置。
[9] 前記複数の AD変換部の各々は、前記パルス信号の n個の異なるシンボルを標本 化する請求項 8記載のパルス同期復調装置。
[10] 前記位相判定部は、前記複数の AD変換部が出力する複数の標本値が等しくなる ように、前記可変遅延部の遅延量を制御する請求項 1、 2および 6のいずれか一項記 載のパルス同期復調装置。
[11] 前記複数の標本化タイミング調整部が調整する遅延量の差（ Δ τ )は、前記パルス 信号のパルス幅よりも小さい請求項 1、 2および 6のいずれか一項記載のパルス同期 復調装置。
[12] 前記複数の標本化タイミング調整部は、前記クロック信号を前記パルス信号に同期 させる同期過程において前記遅延量の差（Δ τ )を生じさせ、前記パルス信号を復 調する復調時において前記遅延量の差（Δ τ )をゼロにする請求項 1 1記載のノ ルス 同期復調装置。
[13] 前記複数の AD変換部は、
前記クロック信号の立ち上がりエッジで前記パルス信号を標本化する第 1の AD変 換部と、 前記クロック信号の立ち下りエッジで前記パルス信号を標本化する第 2の AD変換 部とを含む請求項 1、 2および 6のいずれか一項記載のノ ルス同期復調装置。
[14] 前記位相判定部が生成した位相制御信号の変化より一定の変化量を検知し、前記 変化量の増減および傾きに応じて前記クロック信号生成部の出力するクロック信号の 周波数を調整するクロック周波数補正部をさらに備える請求項 1、 2および 6のいずれ か一項記載のノ ルス同期復調装置。
[15] 前記複数の標本化タイミング調整部は、前記クロック信号を前記パルス信号に同期 させる同期過程の前半において前記遅延量の差（Δ τ )を生じさせ、同期過程の経 過にしたがって前記遅延量の差（Δ τ )を小さくしていく請求項 11記載のノ ルス同期 復調装置。
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