WO2008007480A1 - Substrat à matrice active et dispositif d'affichage utilisant celui-ci - Google Patents

Substrat à matrice active et dispositif d'affichage utilisant celui-ci Download PDF

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Toshihide Tsubata
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to an active matrix substrate using a switching element such as a thin film transistor.
  • an active matrix display device such as a liquid crystal display device including the same.
  • Active matrix substrates are widely used in active matrix display devices such as liquid crystal display devices and EL (Electroluminescence) display devices.
  • a main part is composed of a liquid crystal panel and its drive circuit, and the liquid crystal panel is usually a thin film transistor (hereinafter abbreviated as “TFT”) as a switching element.
  • TFT thin film transistor
  • an active matrix substrate in which pixel circuits including pixel electrodes and the like are arranged in a matrix, a counter substrate in which counter electrodes and alignment films are sequentially laminated over a transparent insulating substrate such as glass, and both substrates And a polarizing plate attached to the outer surface of each of the two substrates.
  • FIG. 29 is a plan view showing a structure of a conventional active matrix substrate 700 used in the liquid crystal display device as described above, and shows a pattern configuration of a portion corresponding to one pixel.
  • the active matrix substrate 700 includes a plurality of data signal lines 715, a plurality of scanning signal lines 716 intersecting with the plurality of data signal lines 715, the plurality of data signal lines 715, and the plurality of scanning signal lines 716. , And TFT 712 as a switching element formed in the vicinity of each intersection, and a pixel electrode 717.
  • the scanning signal line 716 also serves as the gate electrode of the TFT 712, the source electrode 719 of the TFT 712 is connected to the data signal line 715, and the drain electrode 708 is connected to the pixel electrode 717 via the drain extraction electrode 707.
  • a hole is formed in the insulating film disposed between the drain extraction electrode 707 and the pixel electrode 717, thereby forming a contact hole 710 that connects the drain extraction electrode 707 and the pixel electrode 717.
  • the pixel electrode 717 is a transparent electrode such as ITO (Indium Tin Oxide), and light from the back of the liquid crystal panel including the active matrix substrate 700 (backlight). Light).
  • the TFT 712 is turned on (a state where the source electrode 719 and the drain electrode 708 are conductive) by a gate-on voltage as a scanning signal applied to the scanning signal line 716.
  • a data signal applied to the data signal line 715 is written into the pixel capacitor (capacity formed by the pixel electrode 717 and the counter electrode) through the source electrode 719, the drain electrode 708, and the drain lead electrode 707.
  • the active matrix substrate 700 has a storage capacitor line 718 formed along the scanning signal line 716. The storage capacitor line 718 avoids self-discharge of the liquid crystal layer during the off period of the TFT 712. Etc.
  • a liquid crystal display device using such an active matrix substrate 700 is normally driven with an AC voltage to prevent display quality deterioration, and is opposed to the active matrix substrate 700 with a liquid crystal layer interposed therebetween.
  • a positive voltage and a negative voltage are alternately supplied to the pixel electrode at regular intervals, using a counter voltage applied to a counter electrode (also referred to as a “common electrode”) provided as a reference potential, for example, for two horizontal periods.
  • a technique for reversing the polarity every time hereinafter referred to as “2H inversion driving” has been proposed (for example, Japanese Unexamined Patent Publication No. 8-43795 (Patent Document 2)).
  • This difference in charge amount is the difference between the Nth line pixel corresponding to the first line of the polarity inversion unit and the (N + 1) th line pixel corresponding to the second line of the polarity inversion unit in one frame. Appearing as a luminance difference between them, and the line-shaped lateral stripe unevenness is visually recognized.
  • Patent Document 3 Japanese Unexamined Patent Publication No. 9 152625
  • Patent Document 2 Japanese Patent Application Laid-Open No. 8-43795
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2004-61590
  • Patent Document 4 Japanese Unexamined Patent Publication No. 9-243998
  • Patent Document 5 Japanese Unexamined Patent Publication No. 2002-268613
  • an active matrix type employing a dot inversion driving method in which the polarity of the data signal applied to the data signal line of the liquid crystal panel is inverted every 1 or 2 horizontal periods and is also inverted every data signal line.
  • charge sharing method In order to reduce the power consumption of the liquid crystal display device of this type, when the polarity of the data signals S (1) to S (N) is inverted, the adjacent data signal lines are short-circuited (hereinafter referred to as “charge sharing method”). May be adopted.
  • charge sharing period the voltage Vs of the data signal line is the constant value, that is, the data signal.
  • the median of the line potential (hereinafter referred to as the “source center potential”) does not reach, and the potential immediately after the charge sharing period before the start of driving the first line and the potential immediately after the charge sharing period before starting the driving of the second line Is different.
  • the first line and the second line The difference in the charged amount of the pixel capacity between the first and second lines is not sufficiently eliminated, and the line-shaped horizontal stripe unevenness may still be visually recognized.
  • Patent Document 5 discloses that a switching element that short-circuits adjacent data signal lines includes a data driver (data signal line drive circuit) that is far from the power.
  • a liquid crystal display device formed near the edge of the liquid crystal panel on the side is disclosed. According to such a configuration, it is possible to improve the distortion of the voltage of the data line that increases as the distance from the data driver increases. Therefore, the parasitic capacitance increases with the increase in the size of the liquid crystal display device, and the data voltage is sufficient for the data line. If the battery is not charged, it can reduce or eliminate problems.
  • the data line can be sufficiently charged with a data voltage as compared with a conventional liquid crystal display device that does not employ the charge sharing method. However, insufficient charging due to improved resolution and increased drive frequency as described above cannot be resolved with this configuration.
  • an object of the present invention is to provide an active matrix substrate in which display quality does not deteriorate even when the display device is increased in size and resolution and the drive frequency is increased.
  • Another object of the present invention is to provide an active matrix display device in which display quality does not deteriorate even when the size and resolution are increased and the drive frequency is increased.
  • a first aspect of the present invention is an active matrix substrate
  • a plurality of data signal lines are A plurality of data signal lines
  • a pixel switching element provided corresponding to each intersection of the plurality of data signal lines and the plurality of scanning signal lines, and turned on and off by a scanning signal line passing through the corresponding intersection;
  • a pixel electrode connected to the data signal line passing through the intersection corresponding to the pixel switching element via the pixel switching element;
  • Each of the plurality of data signal lines is a charge sharing switching element provided in a predetermined number of 2 or more in the extending direction of the data signal line, and each of the plurality of data signal lines is in an on state.
  • a charge sharing switching element connected to the plurality of data signal lines so as to be short-circuited to adjacent data signal lines,
  • a second aspect of the present invention is the first aspect of the present invention.
  • Each of the plurality of data signal lines is composed of first and second signal lines that are electrically separated from each other,
  • the charge sharing switching element is provided in a predetermined number of two or more in the extending direction of the data signal line for each of the first and second signal lines.
  • a third aspect of the present invention is the first aspect of the present invention.
  • the charge sharing switching elements are arranged at substantially equal intervals in a direction in which the data signal line extends.
  • a fourth aspect of the present invention is the first aspect of the present invention,
  • the charge share control signal line includes a plurality of control signal lines arranged along the plurality of scanning signal lines,
  • the charge sharing switching element includes a plurality of switching elements provided corresponding to the plurality of control signal lines, and each of the plurality of data signal lines includes a corresponding control signal line. It is characterized by being turned on and off by.
  • the charge sharing switching element comprises a switching element group disposed near one end of the plurality of data signal lines and a switching element group disposed near the other end of the plurality of data signal lines.
  • a sixth aspect of the present invention is the first aspect of the present invention.
  • the charge share control signal line includes a non-display area control signal line arranged so as to cross the non-display area and intersect the plurality of data signal lines,
  • the charge sharing switching element includes a switching element group disposed in a non-display area and turned on and off by the non-display area control signal line.
  • the pixel electrode is arranged to overlap the charge share control signal line.
  • An eighth aspect of the present invention is the first aspect of the present invention.
  • An electrode portion that connects the charge share switching element to the data signal line is arranged so as not to overlap the charge share control signal line.
  • a ninth aspect of the present invention is the first aspect of the present invention.
  • a tenth aspect of the present invention is a display device
  • An active matrix substrate according to any one of the first to ninth aspects of the present invention, a plurality of scanning signals for selectively driving the plurality of scanning signal lines, and the plurality of scanning signals being The polarity of the scanning signal line drive circuit for applying to the plurality of scanning signal lines and the plurality of data signals representing the image to be displayed are inverted every predetermined number of data signal lines and every predetermined number of horizontal periods.
  • a data signal line driving circuit that applies the plurality of data signals to the plurality of data signal lines and each of the plurality of data signal lines to another adjacent data signal line every horizontal period.
  • a charge share control signal generation circuit for generating a charge share control signal to be applied to the charge share control signal line so as to be short-circuited for a predetermined charge share period.
  • An eleventh aspect of the present invention is the tenth aspect of the present invention.
  • the data signal line driving circuit generates the plurality of data signals such that the voltage polarity is inverted every two or more predetermined number of horizontal periods.
  • a twelfth aspect of the present invention is the tenth aspect of the present invention.
  • the data signal line drive circuit is a switch circuit that cuts off the application of the plurality of data signals to the plurality of data signal lines and short-circuits the plurality of data signal lines for each horizontal period during the charge share period. It is characterized by including.
  • a thirteenth aspect of the present invention is the tenth aspect of the present invention.
  • the data signal line driving circuit applies a fixed voltage to the plurality of data signal lines when the plurality of data signal lines are short-circuited to each other by the switch circuit.
  • a fourteenth aspect of the present invention is the thirteenth aspect of the present invention.
  • the value of the fixed voltage is a median value between a minimum value and a maximum value of the data signal.
  • a fifteenth aspect of the present invention is the tenth aspect of the present invention.
  • each of the plurality of scanning signal lines is selected in an effective scanning period that is a period other than the charge share period at least once in each frame period, and is selected in the effective scanning period.
  • the scanning signal line that has entered the state is at least after the predetermined pixel value holding period has elapsed from the time when it changes from the selected state to the non-selected state and before entering the selected state in the effective scanning period in the next frame period.
  • the plurality of scanning signal lines are selectively driven so as to be selected once in the charge share period.
  • a sixteenth aspect of the present invention is the fifteenth aspect of the present invention.
  • the scanning signal line driving circuit is configured to detect a scanning signal line that has been selected in the effective scanning period after the pixel value holding period has elapsed from the time when the scanning signal line changes from the selected state to the non-selected state. Before being selected in the effective scanning period in the period, the selected state is set in the charge share period a plurality of times.
  • a seventeenth aspect of the present invention is the sixteenth aspect of the present invention.
  • the period in which each of the plurality of scanning signal lines is selected in the effective scanning period does not overlap with the period in which the shift or misalignment of the plurality of scanning signal lines is selected in the charge share period. It is characterized by that.
  • An eighteenth aspect of the present invention is the tenth aspect of the present invention.
  • the data signal line driving circuit includes:
  • a plurality of cuffers for outputting the plurality of data signals to be applied to the plurality of data signal lines;
  • a pause control unit that pauses the plurality of buffers during the charge sharing period.
  • a nineteenth aspect of the present invention is a television receiver
  • a display device according to a tenth aspect of the present invention is provided.
  • a plurality of data signal lines, a plurality of scanning signal lines intersecting with the plurality of data signal lines, the plurality of data signal lines, and the plurality of scanning signal lines are provided.
  • a pixel switching element provided corresponding to each of the intersections and turned on and off by a scanning signal line passing through the corresponding intersection, and corresponding to the pixel switching element
  • a driving method of an active matrix substrate including a pixel electrode connected to a data signal line passing through an intersection via the pixel switching element,
  • a scanning signal line driving step for generating a plurality of scanning signals for selectively driving the plurality of scanning signal lines and applying the plurality of scanning signals to the plurality of scanning signal lines and an image to be displayed
  • a plurality of data signals are generated as voltage signals whose polarity is inverted every predetermined number of data signal lines and whose polarity is inverted every predetermined number of horizontal periods, and the plurality of data signals are applied to the plurality of data signal lines.
  • the active matrix substrate is N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl-N-(2-aminoethyl)-2-aminoethyl
  • Each of the plurality of data signal lines is a charge sharing switching element provided in a predetermined number of 2 or more in the extending direction of the data signal line, and each of the plurality of data signal lines is in an on state.
  • a charge sharing switching element connected to the plurality of data signal lines so as to be short-circuited to adjacent data signal lines,
  • a signal for turning on the charge sharing switching element is supplied to the charge sharing control signal line for a predetermined period every horizontal period, so that each of the plurality of data signal lines has another It is characterized by being short-circuited to adjacent data signal lines.
  • each data signal line is connected to another adjacent data signal line via a plurality of charge share switching elements, so that the data signal in the charge share period Charge transfer between the lines is facilitated.
  • providing multiple charge sharing switching elements per data signal line means This is equivalent to subdividing the charge charged in the data signal line and moving it by each charge sharing switching element.
  • the potential of each data signal line can reach the intermediate potential (source center potential) in a short time.
  • the display device is increased in size and resolution and the drive frequency is increased, it is possible to suppress a decrease in display quality due to a difference in charge amount in the pixel capacity or insufficient charge.
  • each data signal line is composed of first and second signal lines that are electrically separated from each other, and has a configuration corresponding to the vertically divided drive system.
  • the active matrix substrate according to this aspect of the present invention is suitable for a display device for increasing the driving frequency and improving the moving image display performance.
  • each data signal line is connected to another adjacent data signal line via a plurality of charge sharing switching elements, so that the data signal lines are connected between the data signal lines in the charge sharing period. The movement of the electric charge is promoted. Thereby, it is possible to suppress deterioration in display quality due to a difference in charge amount in the pixel capacity or insufficient charge.
  • the display device since the charge sharing switching element force data signal lines are arranged at substantially equal intervals in the extending direction, the display device is increased in size and resolution. However, during the charge sharing period, the potential of the data signal line can be made to reach the intermediate potential uniformly throughout the active matrix substrate.
  • a control signal line for charge sharing is provided along each scanning signal line, and each data signal line corresponds to each control signal line.
  • Switching elements are provided for each data signal line, so that there are as many switching elements as the number of scanning signal lines for each data signal line. Charge transfer takes place. Therefore, even if the charge share period is shortened or the active matrix substrate is enlarged, it is possible to make the potential of the data signal line reach the intermediate potential uniformly throughout the active matrix substrate.
  • a switching element for charge sharing exists for each pixel, and a control signal line for turning on and off the switching element exists for each pixel row.
  • the line arrangement is consistent with the pixel arrangement of the image to be formed by the active matrix substrate. The regularity of pixel arrangement S is not disturbed by the addition of switching elements and control signal lines for di-sharing.
  • the switching element group arranged in the vicinity of one end of the data signal line and the switching element group arranged in the vicinity of the other end of the data signal line can be used for data in the charge sharing period.
  • the charge is transferred between the signal lines. Therefore, the potential of the data signal line immediately after the charge sharing period is made uniform in the active matrix substrate compared to the conventional charge sharing method, in which the charge is transferred between the data signal lines by the switch circuit in the data signal line driving circuit. can do.
  • charge is transferred between the data signal lines in the charge share period even through the switching element that is turned on and off by the non-display area control signal line in the non-display area. A move is made. Thereby, it is possible to promote the movement of charges between the data signal lines during the charge sharing period while suppressing a decrease in the aperture ratio.
  • the pixel electrode is arranged so as to overlap the charge share control signal line, a wide area is secured as the pixel area, so that the aperture ratio is increased.
  • the power to do S since the pixel electrode is arranged so as to overlap the charge share control signal line, a wide area is secured as the pixel area, so that the aperture ratio is increased. The power to do S.
  • the electrode portion (connection electrode portion) for connecting the charge sharing switching element to the data signal line is arranged not to overlap the charge sharing control signal line. Therefore, if the transistor is short-circuited due to a film remaining defect or the like at the channel part of the transistor as a switching element for charge sharing and is always connected (in the case of a transistor short-circuit failure), the connection electrode part is attached by laser irradiation or the like. The short-circuit fault can be corrected by dividing. Such an arrangement is also effective in reducing the probability of a short circuit between the charge share control signal line and the data signal line.
  • the wiring distance for connecting the charge sharing switching element and the two adjacent data signal lines to be short-circuited when they are turned on is equal to each other.
  • the charge can be moved symmetrically between the data signal lines that are in contact with each other.
  • each data is received during the charge sharing period when the polarity of the data signal is inverted.
  • the data signal line is short-circuited to the other adjacent data signal line, and the charge is transferred between the adjacent data lines, thereby reducing the power consumption.
  • the charge amount of the pixel capacitance is different between two lines, which are units of polarity inversion, and line-shaped horizontal stripe unevenness may be visually recognized.
  • each data signal line is provided for each horizontal period during which the charge share period is short-circuited to other adjacent data signal lines, such a difference in charge amount and uneven horizontal stripes are suppressed. . Furthermore, since each data signal line is connected to other adjacent data signal lines via a plurality of charge sharing switching elements, the movement of charges between the data signal lines in the charge sharing period can be achieved in a short time. Done. As a result, even if the display device is increased in size and resolution and the drive frequency is increased, it is possible to suppress a decrease in display quality due to a difference in charge amount in the pixel capacity or insufficient charge.
  • the polarity inversion period of the data signal is two horizontal periods or more, so that the amount of heat generation and power consumption in the data signal line driving circuit can be reduced.
  • the longer the polarity inversion period is, that is, the larger n is when the nH dot inversion driving method is used the more the heat generation and power consumption in the data signal line driving circuit are reduced.
  • the display quality is reduced due to the difference in the charge amount of the pixel capacitance or the insufficient charge. The decrease can be suppressed.
  • the data signal lines on the active matrix substrate are short-circuited to each other in the charge share period (predetermined period for each horizontal period) also by the switch circuit in the data signal line driving circuit. Therefore, the movement of charges between the data signal lines is further promoted.
  • the data signals on the active matrix substrate are short-circuited to each other by the switch circuit in the data signal line driving circuit (charge sharing period)
  • the data signals Since a fixed voltage is applied to the line, even if the correction amount of the data signal differs depending on the display gradation in order to compensate for the gradation dependence of the pull-in voltage based on the parasitic capacitance in each pixel formation part,
  • the voltage of the data signal line is always the same voltage.
  • the data signal is corrected according to the display gradation. Even if it is a case, it can suppress generation
  • the potential of each data signal line becomes a median value between the minimum value and the maximum value of the data signal, and is applied to the pixel electrode.
  • the charge amount of the pixel capacitor can be made uniform regardless of the polarity of the power data signal.
  • the plurality of data signals applied to the plurality of data signal lines on the active matrix substrate are voltage signals whose polarities are inverted every predetermined number of data signal lines.
  • the charge share period the voltage of each data signal line becomes substantially equal to the DC level of the data signal. This means that the voltage of each data signal line becomes a value corresponding to the black display (black voltage).
  • each scanning signal line is selected in the charge share period at least once after a predetermined pixel value holding period has elapsed since it was selected in the effective scanning period for writing pixel values.
  • the black display period is maintained until the pixel value is written in the effective scanning period for the next pixel value writing. Therefore, the black length of the same length is inserted for all display lines. Therefore, the display performance of moving images can be improved by impulse generation by ensuring a sufficient black insertion period without shortening the charging period for the pixel capacity. In addition, it is necessary to increase the operating speed of the data signal line drive circuit etc. for black insertion.
  • the scanning signal line selected in the effective scanning period is after the pixel value holding period has elapsed from the time when the selection signal is changed to the non-selection state.
  • the selected state is set in the charge share period several times.
  • the period in which each scanning signal line is selected in the effective scanning period overlaps with the period in which any one of the scanning signal lines is selected in the charge share period. Therefore, the load on the power supply for setting the running signal line to the selected state does not become excessively large, and the black voltage writing in the no-charge and charge sharing periods for pixel value writing in the effective running period As a result, the blunting of the pulse included in each striking signal is reduced. As a result, while the luminance of the pixel is set to a sufficient black level in the black display period, Insufficient charging of the pixel capacity due to blunting of the pixel value writing pulse waveform can be suppressed.
  • the buffer in the data signal line driving circuit is in a pause state during the charge sharing period in which each data signal line is short-circuited to another adjacent data signal line.
  • the power consumption of the signal line driver circuit can be reduced.
  • FIG. 1 is a plan view showing a first example of a pattern configuration of an active matrix substrate in a first embodiment of the present invention.
  • FIG. 2 is a plan view showing a second example of the pattern configuration of the active matrix substrate in the first embodiment.
  • FIG. 3 is a plan view showing a third example of the pattern configuration of the active matrix substrate in the first embodiment.
  • FIG. 4 is a block diagram showing a configuration of a liquid crystal display device according to the first embodiment.
  • FIG. 5 is an equivalent circuit diagram showing a configuration of a part (corresponding to 4 pixels) of the active matrix substrate in the first embodiment.
  • FIG. 6 is a block diagram showing a configuration of a source driver in the liquid crystal display device according to the first embodiment.
  • FIG. 7 is a circuit diagram showing a configuration example of an output unit of the source driver.
  • FIG. 8 is a signal waveform diagram for explaining the operation of the liquid crystal display device according to the first embodiment.
  • FIG. 9 is a detailed signal waveform diagram for explaining the operation of the active matrix substrate in the conventional 2H dot inversion driving liquid crystal display device adopting the charge sharing method.
  • FIG. 10 is a detailed signal waveform diagram for explaining the operation of the active matrix substrate in the first embodiment.
  • FIG. 11 is a voltage waveform diagram (A, B) for explaining the pull-in voltage generated due to the parasitic capacitance between the gate and drain of the TFT in the pixel circuit (pixel forming portion) of the active matrix substrate.
  • FIG. 6 is a voltage waveform diagram (A, B) showing the pixel voltage and the source voltage when the source voltage is corrected to compensate for the characteristics.
  • FIG. 13 A circuit diagram showing a first configuration example of the output section of the source driver in the liquid crystal display device according to the second embodiment of the present invention.
  • FIG. 17 Signal waveform diagrams (AF) for explaining the operation of the gate driver in the fourth embodiment.
  • FIG. 18 is a signal waveform diagram (A to H) for explaining a driving method of the liquid crystal display device according to the fourth embodiment.
  • FIG. 19 is a signal waveform diagram (A to G) for explaining scanning signals of a liquid crystal display device according to a modification of the fourth embodiment.
  • FIG. 20 is a block diagram showing a configuration of a liquid crystal display device according to a first modification of the first embodiment.
  • FIG. 21 is an equivalent circuit diagram showing a configuration of a part (a part corresponding to 4 pixels) of the active matrix substrate in the first modified example.
  • FIG. 22 is a block diagram showing a configuration of a liquid crystal display device according to a second modification of the first embodiment.
  • FIG. 23 is an equivalent circuit diagram showing a configuration of a part of an active matrix substrate (a part corresponding to two pixel columns) in the second modified example.
  • FIG. 24 A circuit diagram showing the configuration of the output section of the source driver of the liquid crystal display device according to another modification of the first to fourth embodiments.
  • FIG. 25 is a circuit diagram showing a configuration of an output buffer in the output section of the source driver shown in FIG. [26]
  • FIG. 26 is a block diagram showing a configuration example of a display device for a television receiver using the active matrix substrate according to the present invention.
  • FIG. 27 is a block diagram showing an overall configuration including a tuner section of a television receiver using an active matrix substrate according to the present invention.
  • FIG. 29 is a partial plan view showing a pattern configuration of a conventional active matrix substrate. Explanation of symbols
  • Thd Pixel data retention period (pixel value retention period)
  • FIG. 4 is a block diagram showing the configuration of the liquid crystal display device according to the present embodiment
  • FIG. 5 is a circuit diagram showing an equivalent circuit of the active matrix substrate 110 in the present embodiment. The electrical configuration of a part of 101 (a part corresponding to four adjacent pixels) 101 is shown.
  • This liquid crystal display device uses a source driver 300 as a data signal line driving circuit, a gate driver 400 as a scanning signal line driving circuit, a charge share control circuit 500, and an active matrix substrate 110.
  • An active matrix type display unit 100, a source driver 300, a gate dryer 400, and a display control circuit 200 for controlling the charge share control circuit 500 are provided.
  • the display unit 100 in the liquid crystal display device includes a pair of electrode substrates that sandwich a liquid crystal layer, and a polarizing plate is attached to the outer surface of each electrode substrate.
  • One of the pair of electrode substrates is an active matrix substrate 110.
  • an active matrix substrate 110 As shown in FIGS. 4 and 5, in the active matrix substrate 110, multiple (2M) scans are performed on an insulating substrate such as glass.
  • a plurality of (2M XN) pixel circuits and a plurality of (2M) charge share control signal lines GshLl to GshL2M are formed corresponding to the intersections of the source lines SL1 to SLN, respectively.
  • Each pixel circuit includes a TFT T10 that is a switching element in which a gate terminal is connected to a gate line GLj that passes through a corresponding intersection and a source terminal is connected to a source line SLi that passes through the intersection.
  • the pixel electrode Ep is connected to the drain terminal (electrode).
  • the other of the pair of electrode substrates is called a counter substrate 120, and a common electrode Ec is formed over the entire surface of a transparent insulating substrate such as glass.
  • the common electrode Ec is provided in common to the plurality of (2M ⁇ N) pixel circuits together with the liquid crystal layer.
  • Each pixel circuit in the active matrix substrate 110 constitutes a pixel forming portion together with a common electrode Ec and a liquid crystal layer provided in common.
  • a liquid crystal is formed by the pixel electrode Ep and the common electrode Ec.
  • a capacitance Clc is formed.
  • a holding capacitor Ccs is provided in parallel with the liquid crystal capacitor Clc which should hold the voltage reliably in the pixel capacitor Cp.
  • the storage capacitor line CsL is arranged in parallel to each gate line GLj, and the storage capacitor line CsL and the pixel electrode Ep opposed to each other with an insulating film or the like interposed therebetween. Ccs is formed. Accordingly, the pixel capacitance Cp to which the data signal S (i) as pixel data is written and held is composed of the liquid crystal capacitance Clc and the auxiliary capacitance Ccs.
  • charge share control signal line GshLj arranged as a switching element for charge share with gate terminal connected (hereinafter referred to as “charge share TFT”) 12 is formed Has been.
  • the source terminal and drain terminal of the charge share TFT 12 are connected to the adjacent data signal lines SLi and SLi + 1, respectively, and when an active signal (voltage to turn on the TFT 12) is given to each charge share signal line GshLj, All adjacent source lines on the active matrix substrate 110 are shorted together.
  • Yargeshares TFT12 the number of gate lines GLj (2M) in each source line SLi.
  • FIG. 1 is a plan view showing a first example of the pattern configuration of the active matrix substrate 110 according to the present embodiment.
  • pixel TFT10 is used.
  • the gate line GL j also serves as the gate electrode (terminal) 10g of the pixel TFT10, the source electrode (terminal) 10s of the pixel TFT10 is connected to the source line SLi, and the drain electrode (terminal) 10d is the storage capacitor wiring It extends to C sL and is connected to the pixel electrode Ep through a contact hole 14 provided in the interlayer insulating film.
  • a charge share control signal line GshLj is arranged along the gate line GLj, and a charge share TFT 12 is provided in the vicinity of the charge share control signal line GshLj.
  • the gate electrode (terminal) of this charge share TFT12 is connected to the charge share control signal line GshLj, and adjacent source lines SLi, SLi + 1 are connected to the source electrode (terminal) and drain electrode (terminal) of the charge share TFT12. Connection electrodes SCi and SCi + 1 are connected to each other.
  • a plurality of charge share control signal lines GshLj are provided in the display area.
  • the same number of charge share control signal lines GshLj as the gate lines GLj are provided.
  • the charge share control signal line GshLj may be provided also in the non-display area.
  • the charge shear control signal line GshLk provided in the non-display area intersects with the data signal lines SL1 to SLN in the non-display area.
  • connection electrode portions SCi and SCi + 1 connected to the source electrode and the drain electrode of the charge share TFT 12 do not overlap with the charge share control signal line GshLj.
  • the charge share TFT12 channel section is freed from defects such as film residual defects.
  • the shear share TFT12 is always in a conductive state (in the case of a TFT short-circuit failure)
  • the short-circuit failure can be corrected by dividing the connection electrode s or sci + i by laser irradiation or the like.
  • the probability that the charge share control signal line GshL and the source line SLi are short-circuited can be reduced.
  • the lengths of the two connection electrode portions SCi and SCi + 1 are equal to each other. This makes the movement symmetrical when the charge moves due to a short circuit between adjacent source lines.
  • FIG. 2 is a plan view showing a second example of the pattern configuration of the active matrix substrate 110 according to the present embodiment.
  • the same or corresponding parts as those in the first example are designated by the same reference numerals, and the description of the same parts is omitted.
  • the pixel electrode Ep overlaps the charge share control signal line G shLj and the charge share TFT 12.
  • This pattern configuration is effective in improving the aperture ratio because the pixel region can be widened.
  • it is between the pixel electrode Ep and the charge share TFT12.
  • interlayer insulating film having a thickness of several ⁇ m.
  • an organic film made of acrylic resin or SOG (Spin-on-Glass) material, or a laminated structure of the organic film and silicon nitride (SiNx) is used.
  • FIG. 3 is a plan view showing a third example of the pattern configuration of the active matrix substrate 110 according to the present embodiment.
  • the charge share control signal line GshLj also serves as the gate electrode (terminal) of the charge share TFT12, and the source electrode (terminal) and drain electrode (terminal) of the charge share TFT12 are adjacent to each other.
  • Lines SLi and SLi + 1 are connected to each other by connecting electrodes SCi and SCi + 1.
  • the charge share TFT 12 and the connection electrode portions SCi and SCi + 1 are covered with the charge share control signal line GshLj through an insulating layer.
  • the connection electrodes SCi and SCi + 1 do not overlap with the charge share control signal line GshLj.
  • the first example is advantageous, but the third example is advantageous in terms of aperture ratio.
  • the pixel electrode Ep in each pixel formation portion is given a potential according to the image to be displayed by the source driver 300 and the gate driver 400 that operate as described later.
  • the predetermined potential Vcom is applied to the common electrode Ec from a power supply circuit (not shown) (this predetermined potential Vcom is called “opposing voltage” or “common voltage”).
  • this predetermined potential Vcom is called “opposing voltage” or “common voltage”.
  • a voltage corresponding to the potential difference between the pixel electrode Ep and the common electrode Ec is applied to the liquid crystal, and image transmission is performed by controlling the amount of light transmitted to the liquid crystal layer by this voltage application.
  • a polarizing plate is used to control the amount of transmitted light by applying a voltage to the liquid crystal layer.
  • a polarizing plate is disposed so as to be normally black.
  • the counter voltage Vcom applied to the common electrode Ec is also applied to the storage capacitor line CsL.
  • the display control circuit 200 controls a display operation from an external signal source, a digital video signal Dv representing an image to be displayed, a horizontal synchronization signal HSY and a vertical synchronization signal VSY corresponding to the digital video signal Dv. And a data start pulse signal SSP as a signal for causing the display unit 100 to display an image represented by the digital video signal Dv based on the signals Dv, HSY, VSY, and Dc. , Data clock signal SCK, charge share control signal Csh, digital image signal DA (signal corresponding to video signal Dv) representing the image to be displayed, gate start pulse signal GSP, and gate clock signal Generate and output GCK and gate driver output control signal GOE.
  • the video signal Dv is output from the display control circuit 200 as the digital image signal DA after timing adjustment or the like is performed in the internal memory as necessary, and corresponds to each pixel of the image represented by the digital image signal DA.
  • a data clock signal S CK is generated as a pulse signal
  • a data start pulse signal SSP is generated as a signal that becomes high level (H level) for a predetermined period every horizontal period based on the horizontal synchronization signal HSY.
  • the gate start pulse signal GSP is generated as a signal that becomes H level for a predetermined period every frame period (one vertical running period), and the gate clock signal GCK is generated based on the horizontal synchronization signal HSY.
  • the charge share control signal Csh and the gate driver output control signal GOE are generated.
  • the digital image signal DA, the charge share control signal Csh, the data start pulse signal SSP, and the data clock signal SCK are input to the source driver 300.
  • the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE are input to the gate driver 400.
  • the charge share control signal Csh is also input to the charge share control circuit 500.
  • the source driver 300 uses an analog voltage corresponding to the pixel value in each horizontal scanning line of the image represented by the digital image signal DA.
  • Data signals S (1) to S (N) are generated every horizontal period (every 1H), and these data signals S (1) to S (N) are applied to source lines SL1 to SLN, respectively.
  • the polarity of the voltage applied to the liquid crystal layer is inverted every frame period, and is also inverted every n gate lines (n is 2 or more) and every source line in each frame.
  • a drive system that outputs data signals S (1) to S (N), that is, an nH dot inversion drive system is used.
  • the source driver 300 inverts the polarity of the voltage applied to the source lines SL1 to SLN for each source line, and the polarity of the data signal S (i) applied to each source line SLi is n horizontal periods. Reverse every time.
  • the reference potential for reversing the polarity of the voltage applied to the source line is the DC level of the data signals S (1) to S (N) (the potential corresponding to the DC component). In general, does not match the DC level of the common electrode Ec, and differs from the DC level of the common electrode Ec by the pull-in voltage AVd due to the parasitic capacitance Cgd between the gate and drain of the TFT in each pixel formation portion.
  • the DC level of the data signals S (1) ⁇ S (N) is the common electrode Ec
  • the polarity of the data signals S (1) to S (N) that is, the polarity of the voltage applied to the source line can be considered to be inverted every n horizontal periods with reference to the potential Vcom of the common electrode Ec. Good.
  • FIG. 6 is a block diagram showing the configuration of the source driver in the present embodiment.
  • This source driver includes a data signal generation unit 302 and an output unit 304.
  • the data signal generator 302 includes a data start pulse signal SSP and a data clock signal SCK. Based on the digital image signal DA, analog voltage signals d (l) to (! (N) corresponding to the source lines SL1 to SLN are generated.
  • the configuration of the data signal generator 302 is the same as that of the conventional source driver.
  • the output unit 304 in the source driver 300 is configured as shown in FIG. That is, the output unit 304 receives analog voltage signals d (l) to d (N) generated based on the digital image signal DA, and impedance-converts these analog voltage signals d (l) to d (N).
  • data signals S (1) to S (N) are generated as video signals to be transmitted through the source lines SL1 to SLN, and N output buffers 31 are provided as voltage followers for impedance conversion. is doing.
  • the adjacent output terminals of the source driver 300 are connected by the second MOS transistor SWb as a switching element (the adjacent source lines are thereby connected by the second MOS transistor SWb). .
  • a charge share control signal Csh is applied to the gate terminal of the second MOS transistor SWb between these output terminals, and the gate terminal of the first MOS transistor SWa connected to the output terminal of each buffer 31. Is supplied with an output signal of the inverter 33, that is, a logic inversion signal of the charge share control signal Csh.
  • the charge share control signal Csh when the charge share control signal Csh is inactive (low level), the first MOS transistor SWa is turned on (becomes conductive), and the second MOS transistor SWb is turned off ( Therefore, the data signal from each buffer 31 is output from the source driver 300 via the first MOS transistor SWa.
  • the charge share control signal Csh when the charge share control signal Csh is active (high level), the first MOS transistor SWa is turned on. Since the second MOS transistor SWb is turned on (becomes conductive), the data signal from each buffer 31 is not output (that is, the data signals S (1) to S (N)) Are applied to the source lines SL1 to SLN), and the adjacent source line in the display unit 100 is short-circuited via the second MOS transistor SWb.
  • the analog voltage signal d (i) is generated as shown in Fig. 8 (B).
  • Only the charge share control signal Csh which becomes high level (H level) is generated.
  • the period during which the charge share control signal Csh is at the H level is a period in which the adjacent data signal line is short-circuited for charge redistribution, and is called the “charge share period”.
  • each analog voltage signal d (i) is output as the data signal S (i), and the charge share control signal C sh is at H level.
  • application of the data signals S (1) to S (N) to the source lines SL1 to SLN is cut off and adjacent source lines are short-circuited to each other.
  • the voltages of the adjacent source lines have opposite polarities, so the value of each data signal S (i), that is, the voltage of each source line SLi is In the shear share period Tsh, an intermediate potential between the positive polarity and the negative polarity is obtained.
  • each data signal S (i) is reversed with respect to the DC level VSdc of the data signal S (i), so that the charge share period Tsh is shown in FIG. 8 (F). Is almost equal to the DC level VSdc of the data signal S (i).
  • an ideal data signal waveform is shown here.
  • the source line as shown in FIG. 10 described later is caused by the operation of the charge share TFT 12 connected to the charge share control signal line GshLj described later.
  • the potential Vs can reach an intermediate potential substantially equal to the DC level VSdc within the charge sharing period Tsh (hereinafter, this intermediate potential is also indicated by “VSdc”).
  • the configuration in which the voltage of each source line is made equal to the DC level VSdc of the data signal S (i) by short-circuiting adjacent source lines when the polarity of the data signal is inverted is limited to the configuration shown in FIG. It is not something.
  • the gate driver 400 Based on the gate start pulse signal GSP, the gate clock signal GCK, and the gate driver output control signal GOE, the gate driver 400 converts each of the data signals S (1) to S (N) In order to write to the pixel capacity Cp), the gate lines GL :! to GL2M are sequentially selected in almost one horizontal period in each frame period (each vertical scanning period) of the digital image signal DA.
  • the gate driver 400 applies the scanning signals G (1) to G (2M) including the pixel data write pulse Pw as shown in FIGS. 8 (C) and 8 (D) to the gate lines GL1 to GL2M, respectively. Apply.
  • the gate line GLj to which the pulse Pw is applied is selected, and the pixel TFT10 connected to the selected gate line GLj is turned on (the pixel TFT10 connected to the unselected gate line is Off).
  • the pixel data write pulse Pw becomes H level in the effective running period corresponding to the display period in the horizontal period (1H).
  • the charge share control circuit 500 Based on the charge share signal Csh, the charge share control circuit 500 generates a charge share control signal G sh for the matrix substrate including the charge share pulse Psh as shown in FIG. Apply to share control signal lines GshLl to GshL2M. As a result, in the charge share period Tsh, the charge share control signal lines GshLl to GshL2M are collectively selected, and all the charge share TFTs 12 are turned on. Here, the charge share pulse Psh becomes H level within the charge share period Tsh corresponding to the blanking period in one horizontal period (1H).
  • FIG. 9 is a detailed signal waveform diagram showing the operation of the active matrix substrate in the conventional 2H dot inversion driving liquid crystal display device adopting the charge sharing method.
  • the potential Vs of each source line SLi does not reach the intermediate potential VSdc within the charge share period Tsh, so the pixel capacitance of the first line of the two lines, which is the unit of polarity inversion,
  • the charge amount and the charge amount of the pixel capacity of the second line There is a difference between the charge amount and the charge amount of the pixel capacity of the second line, and this difference appears as a luminance difference, and line-shaped horizontal stripe unevenness may be visually recognized.
  • each charge sharing is performed on the active matrix substrate 110.
  • the source lines SL1 to SLN are short-circuited by the charge share TFT 12 connected to the control signal line GshLj. This promotes the movement of charges between source lines.
  • the potential Vs of each source line SLi reaches an intermediate potential equal to the DC level VSdc of the data signal S (i) during the charge sharing period Tsh, the occurrence of unevenness in horizontal stripes is suppressed. be able to.
  • the charge share TFT 12 exists for each pixel, and the charge share control signal line GshLj for turning on and off the charge share TFT 12 exists for each pixel row.
  • the arrangement of the share TFT12 and charge share control signal line GshLj matches the pixel arrangement of the image to be formed by the active matrix substrate 110, and the pixel arrangement rule by adding the charge share TFT12 and charge share control signal line GshLj Sex is not disturbed.
  • a parasitic capacitance Cgd exists between the gate and drain of the pixel TFT10 in each pixel formation portion. Due to the presence of this parasitic capacitance Cgd, the voltage of the pixel electrode in each pixel formation part (hereinafter referred to as “pixel voltage”) Vd is changed from the on state (conducting state) to the off state of the TFT 10 connected to the pixel electrode.
  • pixel voltage the voltage of the pixel electrode in each pixel formation part
  • the quantity is called “pull-in voltage” and is indicated by the symbol “AVd”).
  • Vg (j) which is the voltage of the scanning signal G (j) applied to one of the gate lines GLj
  • Vgh time tl or t3
  • the source line SLi passes through the pixel TFT10 connected to the gate line GLj.
  • Vd (Vgh-Vgl)-Cgd / (Cp + Cgd)
  • the pull-in voltage AVd also varies depending on the gradation of the pixel.
  • the polarity of the voltage applied to the liquid crystal is inverted at a predetermined cycle with respect to the potential of the common electrode Ec, that is, the counter voltage, and the light transmittance in the liquid crystal is determined by It changes according to the effective value. Therefore, in order to obtain a display with no flickering force, the source line voltage (source voltage), that is, the value of the data signal is drawn in with respect to the counter voltage so that the average value of the voltage applied to the liquid crystal becomes “0”. It is necessary to correct only the voltage A Vd.
  • This pull-in voltage AVd varies depending on the gradation of the pixel as described above. Therefore, the source voltage is corrected according to the gradation of the pixel to be displayed in order to obtain a display having no flickering power for all gradations. That is, the correction amount of the source voltage differs depending on the display gradation.
  • charge sharing voltage the source voltage immediately after the charge sharing period Tsh (hereinafter referred to as “charge sharing voltage”) is almost equal to the average value of all the source lines of each source driver immediately before the charge sharing period. Equality. As described above, since the correction amount of the source voltage varies depending on the gradation of the pixel, as shown in FIG. 12, the charge share voltage varies depending on the display gradation.
  • FIG. 12 shows a pixel voltage (hereinafter referred to as “high luminance pixel voltage”) Vd (B) voltage waveform Wd (B), a pixel with low luminance, and a pixel when displaying a pixel with high luminance.
  • Pixel voltage hereinafter referred to as “low brightness pixel voltage”
  • Vd (D) voltage waveform Wd (D)
  • V) data signal voltage voltage
  • Vs ( D) shows the voltage waveform Ws (D).
  • the voltage waveform Wd (B) of the high brightness pixel voltage and the voltage waveform Wd (D) of the low brightness pixel voltage The time axis scale is different between the voltage waveform Ws (B) of the source voltage and the voltage waveform Ws (D) of the low luminance source voltage.
  • Vsp (B) is the maximum value of the high luminance source voltage Vs (B)
  • Vsn (B) is the minimum value of the high luminance source voltage Vs (B)
  • Vsp (D) indicates the maximum value of the low luminance source voltage Vs (D)
  • Vsn (D) indicates the minimum value of the low luminance source voltage Vs (D).
  • Vcsh (B) is the charge share voltage when the high luminance source voltage Vs (B) is applied to the source line
  • Vcsh (D) is the source of the low luminance source voltage Vs (D). Shows the charge shear voltage when applied to the line.
  • the high-intensity pixel voltage Vd (B) and the low-intensity pixel voltage Vd (D) are different from each other in the ⁇ I threshold voltage ⁇ Vd and the high-intensity source voltage Vs (B).
  • the amount of correction differs between the luminance source voltage Vs (D) and the charge share voltage Vcsh (B) and the low luminance source voltage Vs (D) when the high luminance source voltage Vs (B) is applied to the source line. Is different from the charge share voltage Vcsh (D). In other words, the charge share voltage Vcsh differs depending on the display gradation.
  • the charge share voltage Vcsh force which is the source voltage immediately after the charge share period Tsh, is corrected depending on the display gradation (see FIG. 12B).
  • the voltage VSdc shown in Fig. 10 varies depending on the display pattern, and horizontal stripe unevenness may not be suppressed. Therefore, an example of a liquid crystal display device configured to solve such problems in the first embodiment will be described as a second embodiment.
  • the overall configuration of the liquid crystal display device according to the present embodiment is the same as that of the liquid crystal display device according to the first embodiment, as shown in FIG. 4, and the same or corresponding parts have the same reference numerals. The detailed description is omitted.
  • the source driver has an internal configuration S different from the source driver 300 in the first embodiment. Therefore, the configuration of the source driver will be described below.
  • the source driver in this embodiment also includes a force output unit 304 including a data signal generation unit 302 and an output unit 304, as shown in FIG.
  • the part configuration is different from that of the first embodiment. Since the internal configuration and operation of the data signal generation unit 302 are the same as those of the conventional and first embodiments, description thereof is omitted.
  • FIG. 13 is a circuit diagram showing a first configuration example of the output unit 304 of the source driver in the present embodiment.
  • the output unit 304 according to this configuration example includes a switch circuit composed of N first MOS transistors SWa and (N ⁇ 1) second MOS transistors SWb as switching elements, and an inverter 33. This is the same as the output unit 304 (FIG. 7) of the source driver 300 in the first embodiment.
  • the output unit 304 according to the first configuration example includes the charge share voltage fixing power source 35.
  • the positive electrode is connected to the output terminal of the source driver to be connected to one of the source lines SL (i) via the third MOS transistor SWb2 as a switching element (in the example shown in FIG.
  • the charge sharing control signal Csh is applied to the gate terminal of the third MOS transistor SWb2, and the negative electrode of the charge sharing voltage fixing power source 35 is grounded.
  • the charge share voltage fixing power source 35 is a voltage supply unit that applies a fixed voltage Esh corresponding to VSdc.
  • the voltage Esh may be in a voltage range from the value of the negative grayscale data signal S (i) to the value of the zero grayscale data signal S (i), but the data signal It is preferably a median value between the maximum and minimum values of S (i).
  • the data other than the charge share period Tsh (the effective running period) is based on the charge share control signal Csh.
  • Analog voltage signals d (l) to (! (N) force generated by the signal generator 302 are output as data signals S (1) to S (N) via the S buffer 31 and source lines SL:!
  • the voltage Esh of the voltage supply unit is preferably set to a median value between the maximum value and the minimum value of the data signal S (i) as described above.
  • the charge amount of the pixel capacitance can be made uniform regardless of the polarity of the data signal S (i) to be performed.
  • FIG. 14 is a circuit diagram showing a second configuration example of the output unit 304 of the source driver in the present embodiment.
  • the same components as those in the first configuration example are denoted by the same reference numerals and description thereof is omitted.
  • the switch circuit is configured such that the second MOS transistor SWb is inserted one by one between adjacent source lines, whereas in this configuration example, each source line SLi is connected to each source line SLi.
  • the switch circuit is configured so that the second MOS transistor SWc is inserted into the charge share voltage fixing power source 35 one by one.
  • the output terminal of the source driver to be connected to each source line SLi is connected to the positive electrode of the charge share voltage fixing power source 35 via one of these second MOS transistors SWc.
  • the charge share control signal Csh is given to any of the gate terminals of these second MOS transistors SWc.
  • the charge share period Tsh or less.
  • the analog voltage signals d (1) to (! (N) generated by the data signal generation unit 302 are output as data signals S (1) to S (N) via the buffer 31. Applied to the source lines SL1 to SLN.
  • the application of the data signals S (1) to S (N) to the source lines SL1 to SLN is interrupted and all the source lines SL1 to SLN
  • each source line SLi l to N
  • the voltage Es h of the charge share voltage fixing power source 35 via only one M0S transistor SWc.
  • Tsh it is possible to shorten the time when the voltage of each source line SLi is set to the same voltage Esh.
  • This second configuration example is suitable as a configuration that suppresses the occurrence of horizontal stripe unevenness.
  • the present invention can also be applied to a liquid crystal display device in which the upper half and the lower half of the display unit 100 are driven by separate drive circuits (hereinafter referred to as “upper and lower divided drive method”).
  • upper and lower divided drive method An example of such a liquid crystal display device using the active matrix substrate according to the present invention will be described below as a third embodiment.
  • FIG. 15 is a block diagram showing a configuration of the liquid crystal display device according to the present embodiment.
  • each source line includes an upper source line SLi (upper) and a lower source line SLi (lower) that are electrically separated from each other at the center.
  • Other configurations of the active matrix substrate 112 are the same as those of the active matrix substrate 110 in the first embodiment. Therefore, the pixel circuit configuration of the active matrix substrate 112 is the same as the pixel circuit of the active matrix substrate 110 in the first embodiment, and an equivalent circuit of the portion 101 corresponding to the adjacent four pixels is as shown in FIG. It is.
  • the source driver drives the upper source lines SL1 (upper) to SLN (upper).
  • the upper source driver 300a and the lower source driver 300b for driving the lower source lines SL1 (lower) to SLN (lower).
  • the gate driver includes an upper gate driver 400a that drives M gate lines GL1 to GLM that intersect with upper source lines SL1 (upper) to SLN (upper) and lower source lines SL1 (lower) to SLN (lower).
  • the lower gate driver 400b for driving the M gate lines GL M + 1 to GL2M.
  • the charge share control circuit applies the matrix substrate charge share control signal Gsh to the M charge share control signal lines GshLl to GshLM intersecting the upper source lines SL1 (upper) to SLN (upper).
  • 500a and the lower CSH control circuit 500b that applies the charge sharing control signal Gsh for matrix substrate to the M charge share control signal lines GshLM + l to GshL2M intersecting the lower source line SL1 (lower) to SLN (lower) Become.
  • the display control circuit 200 also includes an upper digital image signal DAa supplied to the upper source driver 300a and a lower digital signal supplied to the lower source driver 300b as digital image signals to be supplied to the source driver.
  • the image signal DAb is generated, and the upper gate start pulse signal GSPa supplied to the upper gate driver 400a and the lower gate start pulse signal supplied to the lower gate driver 400b are supplied as gate start pulse signals to be supplied to the gate driver.
  • GSPb Generate GSPb.
  • the upper source driver 300a generates the data signals Sa (1) to Sa (N) to be applied to the upper source lines SL1 (upper) to SLN (upper) using the upper digital image signal DAa
  • the lower source driver 300b generates the data signals Sb (1) to Sb (N) to be applied to the lower source lines SL1 (lower) to SLN (lower) using the lower digital image signal DAb.
  • the upper gate driver 400a generates the scanning signals G (1) to G (M) to be applied to the gate lines GL1 to GLM using the upper gate start pulse GSPa
  • the lower gate driver 400b generates the gate lines GLM + 1 to
  • the strike signal G (M + 1) to G (2M) to be applied to GL2M is generated using the lower gate start pulse GSPb. Since the configuration of the liquid crystal display device other than the above is the same as that of the first embodiment, the same portions are denoted by the same reference numerals and description thereof is omitted.
  • each charge share control is performed in the active matrix substrate 112. Connected to signal line GshLj Since the source lines SL1 to SLN are short-circuited by the charge share TFT 12, the same effect as in the first embodiment can be obtained.
  • a liquid crystal display device that employs a method of impulseizing a display by inserting a black display period (black insertion) will be described as a fourth embodiment of the present invention.
  • the overall configuration of the liquid crystal display device according to the present embodiment is the same as that of the liquid crystal display device according to the first embodiment described above, as shown in FIG. 4, and the same or corresponding parts have the same reference numerals. The detailed description is omitted.
  • the internal configuration of the gate driver is different from that of a normal gate driver such as the gate driver 400 in the first embodiment. Therefore, in the following, this embodiment will be described focusing on the gate driver.
  • the gate lines GL1 to GLM are set to approximately one horizontal period (effective scanning period) in each frame period of the digital image signal DA.
  • the charge share control signal Csh from the display control circuit 200 is set to the H level for black insertion, which will be described later.
  • FIGS. 16A and 16B are block diagrams showing a configuration example of the gate driver 400.
  • FIG. The gate driver 400 according to this configuration example is composed of gate driver IC (Integrated Circuit) chips 411, 412,..., 41q as a plurality (q) of partial circuits including shift registers.
  • gate driver IC Integrated Circuit
  • each IC chip for a gate driver includes a shift register 40 and first and second AND gates 41 provided corresponding to each stage of the shift register 40. , 43, and an output unit 45 for outputting the running signals Gl to Gp based on the output signals gl to gp of the second AND gate 43, and the start pulse signal SPi, clock signal CK and output control signal OE from the outside Receive.
  • the start pulse signal SPi is applied to the input terminal of the shift register 40. From the output terminal of the shift register 40, the start pulse signal SPo to be input to the subsequent gate driver IC chip is output.
  • a logic inversion signal of the clock signal CK is input to each of the first AND gates 41, and a logic inversion signal of the output control signal OE is input to each of the second AND gates 43.
  • the gate driver according to this configuration example is realized by cascading a plurality (q) of gate driver IC chips 41 1 to 41 q configured as described above, as shown in FIG. 16 (A). .
  • To 41q forms one shift register (hereinafter, the shift register formed by cascade connection is referred to as a “coupled shift register”).
  • the output terminal of the shift register in each gate driver IC chip is the input terminal of the shift register in the next gate driver IC chip (start pulse signal SPi). Input terminal).
  • the gate start pulse signal GSP is input from the display control circuit 200 to the input terminal of the shift register in the first gate driver IC chip 411, and the shift register in the last gate driver IC chip 41q is input.
  • the output terminal of is not connected to the outside.
  • the gate clock signal GCK having a display control circuit power of 200 is commonly input to each of the gate driver IC chips 411 to 41q as the clock signal CK.
  • the gate driver output control signal GOE generated in the display control circuit 200 consists of the first to qth gate driver output control signals GO El to GOEq, and these gate driver output control signals G0El to GOEq are Input control signals OE are individually input to gate driver IC chips 411 to 41q.
  • the display control circuit 200 is a signal that becomes H level (active) only during the period Tspw corresponding to the pixel data write pulse Pw and the period Tspbw corresponding to the three black voltage application pulses Pb.
  • a gate start pulse signal GSP As a gate start pulse signal GSP, and as shown in FIG. 17 (B), a gate clock signal that becomes H level for a predetermined period every horizontal period (1H). Generate GCK.
  • the output signal Q1 of the first stage of the shift register 40 of the first gate driver IC chip 411 is The signal shown in Fig. 17 (C) is output.
  • This output signal Q1 includes one pulse Pqw corresponding to the pixel data write pulse Pw and one pulse Pqbw corresponding to the three black voltage application pulses Pb in each frame period.
  • the two pulses Pqw and Pqbw are separated by a predetermined period Thd.
  • These two pulses Pqw and Pqbw are sequentially transferred to the coupled shift register in the gate driver according to the gate clock signal GCK.
  • the signal power of the waveform shown in FIG. 17C is sequentially shifted from each stage of the combined shift register by the horizontal scanning period (1 H).
  • the display control circuit 200 generates the gate driver output control signals GOEl to G0Eq to be supplied to the gate driver IC chips 41:! To 41q constituting the gate driver.
  • the gate driver output control signal GOEr to be given to the r-th gate driver IC chip 41r corresponds to the pixel data write pulse Pw from any stage of the shift register 40 in the gate driver IC chip 41r.
  • the pixel data write pulse Pw is adjusted to be at the L level except that the gate clock signal GCK is at the H level at the predetermined period Tad near the panel for adjusting the pixel data write pulse Pw, and at other periods.
  • the gate clock signal GCK becomes the H level except that it becomes the L level only for a predetermined period Toe immediately after the change from the H level to the L level.
  • this predetermined period Toe is set to be included in any charge share period Tsh.
  • the gate driver output control signal GO El as shown in FIG. 17D is given to the first gate driver IC chip 411.
  • the “adjustment pulse”) rises earlier than the rise of the gate clock signal GCK or falls later than the fall of the gate clock signal GCK according to the necessary pixel data write pulse Pw. It is also possible to adjust the pixel data write pulse Pw using only the gate clock signal GCK pulse without using such a write period adjustment pulse.
  • each pixel formation portion in the display portion 100 when the pixel data write pulse Pw is applied to the gate line GLj connected to the gate terminal of the TFT 10 included in the display portion 100, the TFT 10 is turned on.
  • the voltage of the source line SLi connected to the source terminal is written into the pixel formation portion as the value of the data signal S (i). That is, the voltage of the source line SLi is held in the pixel capacitance Cp.
  • the gate line GLj is in a non-selected state during the period Thd until the black voltage mark caro pulse Pb appears, so that the voltage written in the pixel formation portion is held as it is.
  • the black voltage mark caro pulse Pb is applied to the gate line GLj in the charge sharing period Tsh after the non-selected state period (hereinafter referred to as "pixel data holding period") Thd.
  • pixel data holding period As described above, in the charge sharing period Tsh, the value of each data signal S (i), that is, the voltage of each source line S Li is substantially equal to the DC level of the data signal S (i) (that is, becomes a black voltage). . Therefore, by applying the black voltage application pulse Pb to the gate line GLj, the voltage held in the pixel capacitor Cp of the pixel formation portion changes toward the voltage corresponding to black display (black voltage).
  • the pixel capacitance In order to ensure that the holding voltage at Cp is a black voltage, as shown in Fig. 18 (D) and (E), three black voltage application pulses Pb continue at one horizontal scanning period (1H) interval in each frame period. Therefore, it is applied to the gate line GLj. As a result, the luminance (transmitted light amount determined by the holding voltage at the pixel capacitance) L (j, i) of the pixel formed by the pixel formation portion connected to the gate line GLj is as shown in FIG. To change.
  • black display period a period during which black display is performed (hereinafter referred to as “black display period”) Tbk is inserted into each frame period, whereby the display is converted into an impulse.
  • the pixel data write pulse Pw appears at a time point shifted by one horizontal scanning period (1H) for each scanning signal G (j).
  • the point at which the printing Q pulse Pb appears is also shifted by one horizontal scanning period (1H) for each scanning signal G (j). Therefore, the black display period Tbk is also shifted by one horizontal scanning period (1H) for each display line, and black insertion of the same length is performed for all display lines. In this way, a sufficient black insertion period is secured without shortening the charging period at the pixel capacitance Cp for writing pixel data. Also, it is not necessary to increase the operating speed of the source driver 300 etc. for black insertion.
  • the pixel data write pulse Pw and the black voltage mark calo pulse Pb overlap in time.
  • the pixel data writing pulse Pw of the scanning signal G (j + m) overlaps with the black voltage marking caro pulse Pb of the scanning signal G (j) in time
  • the scanning signal G (j + m + 1) overlaps with the black voltage application pulse Pb of the running signal G (j) and G (j + 1) in time.
  • number of black voltage application pulses Pb that overlap in time with the pixel data write pulse Pw also increases.
  • the gate lines GL1 to GL2M on the active matrix substrate 100 simultaneously become H level.
  • the load on the power supply for applying the H level increases, and the waveform of pixel data write-in error Pw and black voltage mark calo pulse Pb becomes dull.
  • this waveform dullness mainly affects the black voltage mark calo pulse Pb.
  • the black luminance is the force that makes the pixel brightness at a sufficient black level during the black display period Tbk. Since the influence of the waveform dullness of the applied pulse also increases, if the number of black voltage applied pulses per frame is increased by a predetermined number or more, the luminance of the pixel cannot be set to a sufficient black level in the black display period Tbk.
  • scanning signals G (1) to G (2M) are generated on the active matrix substrate 100 so that the pixel data write pulse Pw and the black voltage application pulse Pb do not overlap in time.
  • the gate lines GL1 to GL2M are preferably applied respectively.
  • the pixel data write pulse Pw in each scanning signal G (k) (k 1 to 2M)
  • the black voltage applied pulse in Fig. 19 (D) to (G) does not overlap in time.
  • the MOS transistor SWb is provided in the output section 304 of the source driver (FIG. 7), and the charge share TFT 12 is provided in the active matrix substrate 110. (Figs. 4 and 5). Power If the potential of the source line SLi can reach an intermediate potential equal to the DC level VSdc of the data signal S (i) within the share period Tsh, a switching element for charge sharing in the output section 304 of the source driver ( The MOS transistor SWb) may be omitted.
  • the present invention is not limited to such a configuration, and within the charge share period Tsh, the potential of each source line is set to an intermediate potential equal to the DC level VSdc of the data signal S (i) or the charge shear voltage fixing power source 35. The potential Esh can be reached.
  • FIG. 21 is a circuit diagram showing an equivalent circuit of a part (a part corresponding to four pixels) 104 of the active matrix substrate 114 of the liquid crystal display device shown in FIG.
  • FIG. 23 is a circuit diagram showing an equivalent circuit of a part (a part corresponding to two pixel columns) 106 of the active matrix substrate 116 of the liquid crystal display device shown in FIG.
  • the number of charge share TFTs 12 necessary for the potential of each source line to reach the above-mentioned intermediate potential VS dc or fixed potential Esh within the charge share period Tsh depends on the wiring resistance and wiring capacitance of the source line. Depending on the length of charge share period Tsh that can be secured, these are determined by the screen size of the display device (this corresponds to the size of the active matrix substrate), resolution, and so on. Therefore, in general, such a screen size
  • the appropriate number of charge share TFTs 12 to be provided for each source line SLi is determined in accordance with the resolution and the like, and the number of charge share TFTs 12 may be arranged substantially evenly in the extending direction of the source line SLi.
  • a number of charge shear control signal lines corresponding to the number of the charge share control signal lines are provided, and the charge share control signal lines are used to turn on all charge share TFTs 12 during the charge share period Tsh. It only has to be. According to such a configuration, the charge charged in each source line can be moved to the adjacent source line evenly and in a short time over the entire active matrix substrate during the charge sharing period Tsh. As a result, the potential of each source line can reach the intermediate potential (source center potential) V Sdc evenly and in a short time over the entire active matrix substrate. As a result, even if the display device is increased in size and resolution and the drive frequency is increased, it is possible to suppress a decrease in display quality due to a difference in charge amount in the pixel capacity or insufficient charge.
  • the dot inversion driving method is employed in the first to fourth embodiments, the present invention is not limited to this, and the data transmission is performed every two or more predetermined number of source lines. As long as the polarity of the signal is reversed, the present invention can be applied to display devices of other drive systems. For example, for an active matrix display device configured to invert the polarity of the data signal every two source lines, by applying the present invention while reducing power consumption by adopting the charge share method, It is possible to suppress deterioration in display quality due to a difference in charge amount in pixel capacity or insufficient charge.
  • a voltage follower is used as the output buffer 31 of the source driver 300.
  • To operate this voltage follower it is necessary to supply a bias voltage.
  • the voltage hollow as the output buffer 31 consumes power by the internal current while the bias voltage is supplied, even when the source line SLi is not driven. Therefore, during the charge share period Tsh in which the electrical connection between each output buffer 31 and the source line SLi is interrupted, the supply of the bias voltage to each output buffer 31 is stopped to prevent internal current from flowing. I like it.
  • FIG. 24 is a circuit diagram showing a configuration example of the output unit 304 of the source driver for this purpose.
  • FIG. 25 is a circuit diagram showing a configuration example of the output buffer 32 used in the configuration of FIG. Note that the output buffer having the configuration shown in FIG. 25 can be used in output units having other configurations.
  • the output buffer 32 includes an N-channel MOS transistor (hereinafter abbreviated as “Nch transistor”) Q1 to function as a constant current source, a first differential amplifier 321 having a constant current source Push-pull output circuit consisting of a second differential amplifier 322 with Q2 and Pch transistor Q3 and Nch transistor Q4 Non-inverting input terminal Tin, inverting input terminal TinR, output terminal Tout, first bias terminal Tbl connected to the gate terminal of Nch transistor Q1, and gate of Pch transistor Q2 And a second biasing terminal Tb2 connected to the terminal.
  • Nch transistor N-channel MOS transistor
  • the output terminal Tout is directly connected to the inverting input terminal TinR, and this output buffer 32 applies a predetermined first bias voltage Vbal to the first bias terminal Tbl and to the second bias terminal Tb2.
  • first bias voltage Vbal When given the specified second bias voltage Vba2, each operates as a voltage follower.
  • the Nch transistor Q1 and the Pch transistor Q2 are turned off.
  • a voltage substantially equal to the power supply voltage VDD is applied to the Pch transistor Q3 of the output circuit 323, and a voltage approximately equal to the ground potential VSS is applied to the Nch transistor Q4.
  • the Pch transistor Q3 and the Nch transistor Q4 of the output circuit 323 are also turned off. This means that the output buffer 32 is in a quiescent state. In this quiescent state, no current flows in the output buffer 32, and the output is in a high impedance state.
  • the first MOS transistor SWa and the inverter 33 are deleted, and the output terminal Tout of each output buffer 32 is directly connected to the output terminal of the source driver 300. Yes.
  • the first and second switching switches 37 and 38 and the first bias line for connecting the first bias terminal Tbl of each output buffer 32 to the first switching switch 37 are used.
  • Lbl and a second bias line Lb 2 for connecting the second bias terminal Tb2 of each output buffer 32 to the second switching switch 38 are provided.
  • the internal data signal d (i) is applied to the non-inverting input terminal Tin as the input terminal of each output buffer 32.
  • the first switching switch 37 is connected to the first bias line.
  • This switch is used to switch the voltage to be applied to Lbl based on the charge share control signal Csh.
  • the first switch 37 the first bias voltage Vbal is applied to the first bias line Lbl when the charge share control signal Csh is L level, and the ground potential VSS is applied when it is H level.
  • the second switching switch 38 is a switch for switching the voltage to be applied to the second bias line Lb2 based on the charge share control signal Csh.
  • the second bias line Lb2 is supplied with the second bias voltage Vba2 when the charge share control signal Csh is at the power level, and with the power supply voltage VDD when it is at the H level.
  • each output buffer 32 operates as a voltage follower when the charge share control signal Csh is at the power level, and enters a dormant state when it is at the H level.
  • the first and second switching switches 37 and 38 function as a pause control unit for each output buffer 32.
  • the other configuration of the output section of the source driver shown in FIG. 24 is the same as that of the output section 304 of the source driver shown in FIG. 14. Therefore, the same parts are denoted by the same reference numerals and description thereof is omitted. Note that the configuration for generating the first and second bias voltages Vbal and Vba2 is also the same as the conventional one, and the description thereof is omitted.
  • each internal data signal d (i) is transferred to the data signal S via the output buffer 32.
  • the charge share control signal Csh becomes H level, so that the output buffer 32 is in a rest state and its output is in a high impedance state, and each source line S Li has a second MOS.
  • a fixed voltage Esh (corresponding to the DC level VSdc of the data signal S (i)) is applied via the transistor SWc. In this way, the power consumption of the source driver 300 can be reduced by putting each output buffer in the sleep state during the charge sharing period Tsh while realizing the same function as in the above embodiment.
  • the configuration of the output buffer 32 is not limited to the configuration of FIG. 25, and any configuration can be used as long as the internal current can be reduced or cut off by switching the bias voltage so as to be in a dormant state. If the output of the output buffer 32 is not in a high impedance state in the pause state, the first MOS transistor SWa is connected to each output buffer 32 and the output terminal of the source driver as in the configuration shown in FIG. You may intervene in between.
  • the configuration shown in FIG. 24 is preferable from the viewpoint of suppressing the occurrence of uneven horizontal stripes in the display.
  • FIG. 26 is a block diagram showing a configuration of a display device 800 for a television receiver.
  • This display device 800 includes a YZC separation circuit 80, a video chroma circuit 81, an A / D converter 82, a liquid crystal controller 83, a liquid crystal panel 84, a backlight drive circuit 85, a knock light 86, a microcomputer ( (Microcomputer) 87 and gradation circuit 88.
  • the liquid crystal panel 84 includes a display unit using the active matrix substrate according to the present invention, a source driver for driving the display unit, a gate driver, and a charge share control circuit.
  • a source driver for driving the display unit for driving the display unit
  • a gate driver for driving the display unit
  • a charge share control circuit for controlling the charge share control circuit.
  • composite color video signal Scv as a television signal is input to external force Y / C separation circuit 80, where it is separated into a luminance signal and a color signal.
  • These luminance and color signals are converted into analog RGB signals corresponding to the three primary colors of light by the video chroma circuit 81, and these analog RGB signals are converted into digital RGB signals by the A / D converter 82.
  • the This digital RGB signal is input to the liquid crystal controller 83.
  • the Y / C separation circuit 80 also extracts horizontal and vertical synchronization signals from the composite color image signal Scv inputted from the outside, and these synchronization signals are also inputted to the liquid crystal controller 83 via the microcomputer 87.
  • the liquid crystal panel 84 is input from the liquid crystal controller 83 at a predetermined timing together with a timing signal based on the digital RGB signal power and the synchronization signal.
  • the gradation circuit 88 generates gradation voltages for the three primary colors R, G, and B for color display, and these gradation voltages are also supplied to the liquid crystal panel 84.
  • these RGB signals, timing Drive signals are generated by internal source drivers and gate drivers based on the signals and grayscale voltages, and based on those drive signals (using an active matrix substrate) A color image is displayed on the internal display.
  • the backlight drive circuit 85 is controlled under the control of the microcomputer 87. Driving the light 86 irradiates the back surface of the liquid crystal panel 84 with light.
  • the microcomputer 87 controls the entire system including the above processing.
  • externally input video signals include not only video signals based on television broadcasts, but also video signals captured by cameras and video signals supplied via the Internet line.
  • the display device 800 can display images based on various video signals.
  • the tuner unit 90 When displaying an image based on television broadcasting on the display device 800 having the above-described configuration, as shown in FIG. 27, the tuner unit 90 is connected to the display device 800.
  • the tuner 90 extracts a channel signal to be received from a received wave (high frequency signal) received by an antenna (not shown), converts it to an intermediate frequency signal, and detects the intermediate frequency signal.
  • a composite color video signal Scv as a television signal is taken out.
  • the composite power error video signal Scv is input to the display device 800 as described above, and an image based on the composite color video signal Scv is displayed by the display device 800.
  • FIG. 28 is an exploded perspective view showing an example of a mechanical configuration when the display device having the above configuration is a television receiver.
  • the television receiver has a first housing 801 and a second housing 806 in addition to the display device 800 as its constituent elements.
  • the casing 801 and the second casing 806 are sandwiched and wrapped.
  • an opening 801a that transmits an image displayed on the display device 800 is formed.
  • the second housing 806 covers the back side of the display device 800.
  • An operation circuit 805 for operating the display device 800 is provided, and a support member 808 is attached below. It has been.
  • the active matrix in the liquid crystal panel 84 is used.
  • a large number of charge share TFT12 is provided on each source line SLi on the substrate, so even if the display device size and resolution increase and the drive frequency rises, the difference in charge amount and insufficient charge in the pixel capacity are suppressed. And can display a good image.
  • the present invention is applied to an active matrix substrate or a display device including the active matrix substrate, and particularly suitable for an active matrix liquid crystal display device and an active matrix substrate used therefor.

Description

明 細 書
アクティブマトリクス基板およびそれを備えた表示装置
技術分野
[0001] 本発明は、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス基板
、および、それを備えた液晶表示装置等のアクティブマトリクス型の表示装置に関す る。
背景技術
[0002] アクティブマトリクス基板は、液晶表示装置や EL (Electroluminescence)表示装置 等のアクティブマトリクス型表示装置において広く用いられている。例えばアクティブ マトリクス型の液晶表示装置では、液晶パネルとその駆動回路から主要部が構成さ れており、液晶パネルは、通常、スイッチング素子としての薄膜トランジスタ（Thin Film Transistor以下「TFT」と略記する。）や画素電極等を含む画素回路がマトリクス状 に配置されたアクティブマトリクス基板と、ガラス等の透明な絶縁性基板上に全面に わたって対向電極や配向膜が順次積層された対向基板と、両基板の間に挟持され た液晶層と、両基板のそれぞれの外表面に貼り付けられた偏光板とから構成される。
[0003] 図 29は、上記のような液晶表示装置に用いられる従来のアクティブマトリクス基板 7 00の構造を示す平面図であり、 1つの画素に相当する部分のパターン構成を示して いる。アクティブマトリクス基板 700は、複数のデータ信号線 715と、当該複数のデー タ信号線 715と交差する複数の走查信号線 716と、当該複数のデータ信号線 715と 当該複数の走查信号線 716との各交差点近傍に形成されたスィッチング素子として の TFT712と、画素電極 717とを備える。走查信号線 716は TFT712のゲート電極 を兼ねており、 TFT712のソース電極 719がデータ信号線 715に接続され、ドレイン 電極 708がドレイン引き出し電極 707を介して画素電極 717に接続される。ドレイン 引き出し電極 707と画素電極 717との間に配される絶縁膜には穴が開けられており、 これによつてドレイン引き出し電極 707と画素電極 717とを接続するコンタクトホール 710が形成されている。画素電極 717は ITO (Indium Tin Oxide)等の透明電極であ り、当該アクティブマトリクス基板 700を含む液晶パネルの後方からの光 (バックライト 光）を透過させる。
[0004] このアクティブマトリクス基板 700においては、走査信号線 716に与えられる走査信 号としてのゲートオン電圧によって TFT712がオン状態（ソース電極 719とドレイン電 極 708とが導通した状態）となり、この状態においてデータ信号線 715に与えられる データ信号が、ソース電極 719、ドレイン電極 708およびドレイン引き出し電極 707を 介して画素容量 (画素電極 717と対向電極によって形成される容量）に書き込まれる 。なお、このアクティブマトリクス基板 700には、走查信号線 716に沿って保持容量線 718が形成されており、この保持容量線 718は、 TFT712のオフ期間中における液 晶層の自己放電を回避する等の機能を有する。
[0005] このようなアクティブマトリクス基板 700を用いた液晶表示装置は、表示品位の劣化 を防止するために、通常、交流電圧で駆動され、アクティブマトリクス基板 700に液晶 層を挟んで対向する対向基板に設けられた対向電極（「共通電極」ともいう）に印加さ れる対向電圧を基準電位として、画素電極に一定時間ごとに正極性電圧と負極性電 圧が交互に供給され、例えば 2水平期間ごとに極性を反転する技術 (以下「2H反転 駆動」という）が提案されている（例えば日本の特開平 8— 43795号公報（特許文献 2 ) )。
[0006] しかしながら、この 2H反転駆動での極性反転の単位である 2ラインのうち 1ライン目 の駆動では、当該 1ライン目の駆動開始直前にデータ信号線への印加電圧の極性 が反転するのに対し、当該 2ラインにおける 1ライン目の駆動から 2ライン目の駆動に 移行するときにはデータ信号線への印加電圧の極性は反転しない。このため、 1ライ ン目の駆動では、 2ライン目の駆動に比べてデータ信号線への充電に時間を要し、 その結果、 1ライン目と 2ライン目とでは画素容量における充電量に差が生じる。この 充電量の差は、 1フレームにおいて極性反転単位の 1ライン目に相当する N番目のラ インの画素と、極性反転単位の 2ライン目に相当する（N + 1)番目のラインの画素と の間の輝度差として現れ、ライン状の横筋ムラが視認されることになる。
[0007] そこで、データ信号を 1水平期間毎のブランキング期間に正極性と負極性の間のあ る中間電位とすることで充電特性を均一にする方法が提案されている（日本の特開 2 004- 61590号公報（特許文献 3) )。 特許文献 1 :日本の特開平 9 152625号公報
特許文献 2 :日本の特開平 8— 43795号公報
特許文献 3 :日本の特開 2004— 61590号公報
特許文献 4 :日本の特開平 9— 243998号公報
特許文献 5 :日本の特開 2002— 268613号公報
発明の開示
発明が解決しょうとする課題
[0008] ところで、液晶パネルのデータ信号線に印加されるデータ信号の極性が 1または 2 水平期間毎に反転すると共にデータ信号線毎にも反転するドット反転駆動方式が採 用されたアクティブマトリクス型の液晶表示装置において、消費電力を低減するため にデータ信号 S (1)〜S (N)の極性反転時に隣接データ信号線間を短絡するとレ、う 方式 (以下「チャージシェア方式」という）が採用される場合がある。 2水平期間毎にデ ータ信号の極性が反転されるドット反転駆動方式 (以下「2Hドット反転駆動方式」とレ、 う）の液晶表示装置においてチャージシェア方式を採用した場合、 2水平期間毎に隣 接データ信号線が短絡される。したがって、この場合も、極性反転単位としての 2ライ ンの間で画素容量の充電量に差が生じ、ライン状の横筋ムラが視認されることがある
[0009] このような 2Hドット反転駆動の液晶表示装置において、 P 接データ信号線間を 2水 平期間毎ではなく 1水平期間毎に短絡することで、上記特許文献 3 (日本の特開 200 4— 61590号公報）の技術と同様に、極性反転単位としての 2ラインの充電特性を均 一化 (画素容量の充電量の差を解消）することができる。しかし、隣接データ信号線 の短絡によって電荷が再分配されて各データ信号線の電位が一定値に落ち着くま での時間が、極性反転単位としての 2ラインのうちの 1ライン目と 2ライン目とで異なる 。このため、電荷再分配のために隣接データ信号線が短絡される期間（以下「チヤ一 ジシェア期間」という）において、図 9に示すようにデータ信号線の電圧 Vsは、上記一 定値すなわちデータ信号線電位の中央値（以下「ソースセンター電位」という）に到達 せず、 1ライン目の駆動開始前のチャージシェア期間直後の電位と、 2ライン目の駆 動開始前のチャージシェア期間直後の電位とが異なる。この場合、 1ライン目と 2ライ ン目の間で画素容量の充電量の差は十分には解消されず、ライン状の横筋ムラが依 然として視認されることがある。
[0010] 近年、液晶表示装置等のアクティブマトリクス型の表示装置において解像度の向上 が進んでおり、また、動画性能の改善等のために駆動周波数を高めるという手法が 採用されることもある。このため、画素データの画素容量への書き込みに確保可能な 充電時間が短くなる傾向にある。充電時間が短くなると、充電不足のために画素容 量に正しい画素データが書き込めない虞が生じると共に、十分なチャージシェア期 間の確保も困難になって 2Hドット反転駆動方式の液晶表示装置における上記問題 がより顕在化する。また、十分なチャージシェア期間を確保できないために各データ 信号線電位がソースセンター電位に達しない場合には、そのことが充電不足を悪化 させる要因にもなる。このように解像度の向上や駆動周波数の上昇に伴って充電不 足が問題になる点は、 1Hドット反転駆動方式の液晶表示装置においても同様である
[0011] これに対し日本の特開 2002— 268613号公報（特許文献 5)には、隣接するデー タ信号線を短絡させるスイッチング素子が、データドライバ（データ信号線駆動回路） 力ら遠レ、側の液晶パネルの端部付近に形成された液晶表示装置が開示されてレ、る 。このような構成によれば、データドライバから遠くなるほど増加するデータ線の電圧 の歪曲を改善させることができるので、液晶表示装置の大型化に伴って寄生容量が 増大しデータ線にデータ電圧が十分に充電されないとレ、う問題を低減または解消す ること力 Sできる。また、チャージシェア方式が採用されない従来の液晶表示装置に比 ベて、データ線にデータ電圧を十分に充電させることができる。しかし、上記のように 解像度の向上や駆動周波数の上昇に起因する充電不足は、この構成によっては解 決できない。
[0012] 以上のようにアクティブマトリクス基板を使用した従来の液晶表示装置においては、 大型化や高解像度化が進み駆動周波数が上昇すると、画素容量における充電量の 差や充電不足によって良好な画像の表示が困難となる。
[0013] そこで本発明の目的は、表示装置の大型化や高解像度化が進み駆動周波数が上 昇しても表示品質の低下が生じないアクティブマトリクス基板を提供することである。 また、本発明の他の目的は、大型化や高解像度化が進み駆動周波数が上昇しても 表示品質の低下が生じないアクティブマトリクス型の表示装置を提供することである。 課題を解決するための手段
[0014] 本発明の第 1の局面は、アクティブマトリクス基板であって、
複数のデータ信号線と、
前記複数のデータ信号線と交差する複数の走査信号線と、
前記複数のデータ信号線と前記複数の走査信号線との各交差点に対応して設け られ、対応する交差点を通過する走査信号線によってオンおよびオフされる画素スィ ツチング素子と、
前記画素スイッチング素子に対応する交差点を通過するデータ信号線に前記画素 スィッチング素子を介して接続された画素電極と、
前記複数のデータ信号線のそれぞれにっき当該データ信号線の延びる方向に 2 以上の所定数ずつ設けられたチャージシェア用スイッチング素子であって、オン状態 のときに前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に短絡 されるように前記複数のデータ信号線に接続されたチャージシェア用スイッチング素 子と、
前記チャージシェア用スイッチング素子をオンおよびオフするためのチャージシヱ ァ用制御信号線とを備えることを特徴とする。
[0015] 本発明の第 2の局面は、本発明の第 1の局面において、
前記複数のデータ信号線のそれぞれは、互いに電気的に分離された第 1および第 2の信号線からなり、
前記チャージシェア用スイッチング素子は、前記第 1および第 2の信号線のそれぞ れにっき前記データ信号線の延びる方向に 2以上の所定数ずつ設けられていること を特徴とする。
[0016] 本発明の第 3の局面は、本発明の第 1の局面において、
前記チャージシェア用スイッチング素子は、前記データ信号線の延びる方向に略 均等間隔で配置されていることを特徴とする。
[0017] 本発明の第 4の局面は、本発明の第 1の局面において、 前記チャージシェア用制御信号線は、前記複数の走査信号線にそれぞれ沿って 配置された複数の制御信号線を含み、
前記チャージシェア用スイッチング素子は、前記複数のデータ信号線のそれぞれ にっき前記複数の制御信号線に対応して設けられた複数のスイッチング素子を含み 前記複数のスイッチング素子のそれぞれは、対応する制御信号線によってオンおよ びオフされることを特徴とする。
[0018] 本発明の第 5の局面は、本発明の第 1の局面において、
前記チャージシェア用スイッチング素子は、前記複数のデータ信号線の一端近傍 に配置されたスィッチング素子群と、前記複数のデータ信号線の他端近傍に配置さ れたスイッチング素子群とからなることを特徴とする。
[0019] 本発明の第 6の局面は、本発明の第 1の局面において、
前記チャージシェア用制御信号線は、非表示領域にぉレ、て前記複数のデータ信 号線と交差するように配置された非表示領域制御信号線を含み、
前記チャージシェア用スィッチング素子は、非表示領域に配置され前記非表示領 域制御信号線によってオンおよびオフされるスイッチング素子群を含むことを特徴と する。
[0020] 本発明の第 7の局面は、本発明の第 1の局面において、
前記画素電極は、前記チャージシェア用制御信号線に重なるように配置されている ことを特徴とする。
[0021] 本発明の第 8の局面は、本発明の第 1の局面において、
前記チャージシェア用スイッチング素子を前記データ信号線に接続する電極部は 、前記チャージシェア用制御信号線に重ならないように配置されていることを特徴と する。
[0022] 本発明の第 9の局面は、本発明の第 1の局面において、
前記チャージシェア用スイッチング素子と、前記チャージシェア用スイッチング素子 がオン状態のときに短絡させる 2つの隣接データ信号線とを接続するための配線距 離は、互いに等しいことを特徴とする。 [0023] 本発明の第 10の局面は、表示装置であって、
本発明の第 1から第 9の局面のいずれかに係るアクティブマトリクス基板と、 前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当 該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動回路と、 表示すべき画像を表す複数のデータ信号を、所定数のデータ信号線毎に極性が 反転すると共に所定数の水平期間毎に極性が反転する電圧信号として生成し、当該 複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と 前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に 1水平期間 毎に所定のチャージシェア期間だけ短絡されるように、前記チャージシェア制御信号 線に与えるべきチャージシェア制御信号を生成するチャージシェア制御信号生成回 路とを備えることを特徴とする。
[0024] 本発明の第 11の局面は、本発明の第 10の局面において、
前記データ信号線駆動回路は、 2以上の所定数の水平期間毎に電圧極性が反転 するように前記複数のデータ信号を生成することを特徴とする。
[0025] 本発明の第 12の局面は、本発明の第 10の局面において、
前記データ信号線駆動回路は、 1水平期間毎に前記チャージシェア期間は、前記 複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数 のデータ信号線を互いに短絡するスィッチ回路を含むことを特徴とする。
[0026] 本発明の第 13の局面は、本発明の第 10の局面において、
前記データ信号線駆動回路は、前記スィッチ回路によって前記複数のデータ信号 線が互いに短絡されている時に前記複数のデータ信号線に固定電圧を与えることを 特徴とする。
[0027] 本発明の第 14の局面は、本発明の第 13の局面において、
前記固定電圧の値は、前記データ信号の最小値と最大値との間の中央値であるこ とを特徴とする。
[0028] 本発明の第 15の局面は、本発明の第 10の局面において、
前記複数のデータ信号の直流レベルは、黒表示に対応し、 前記走査信号線駆動回路は、前記複数の走査信号線のそれぞれは各フレーム期 間において少なくとも 1回は前記チャージシェア期間以外の期間である有効走査期 間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選 択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後で あって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも 1回 は前記チャージシェア期間で選択状態となるように、前記複数の走査信号線を選択 的に駆動することを特徴とする。
[0029] 本発明の第 16の局面は、本発明の第 15の局面において、
前記走査信号線駆動回路は、前記有効走査期間で選択状態となった走査信号線 を、当該選択状態から非選択状態に変化する時点から前記画素値保持期間が経過 した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複 数回、前記チャージシェア期間で選択状態とすることを特徴とする。
[0030] 本発明の第 17の局面は、本発明の第 16の局面において、
前記複数の走査信号線のそれぞれが前記有効走査期間で選択状態となる期間は 、前記チャージシェア期間におレ、て前記複数の走査信号線のレ、ずれかが選択状態 となる期間と重ならないことを特徴とする。
[0031] 本発明の第 18の局面は、本発明の第 10の局面において、
前記データ信号線駆動回路は、
前記複数のデータ信号線に印加すべき前記複数のデータ信号を出力する複数 のノくッファと、
前記チャージシェア期間において前記複数のバッファを休止させる休止制御部と を含むことを特徴とする。
[0032] 本発明の第 19の局面は、テレビジョン受信機であって、
本発明の第 10の局面に係る表示装置を備えたことを特徴とする。
[0033] 本発明の第 20の局面は、複数のデータ信号線と、前記複数のデータ信号線と交 差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線と の各交差点に対応して設けられ、対応する交差点を通過する走查信号線によってォ ンおよびオフされる画素スイッチング素子と、前記画素スイッチング素子に対応する 交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画 素電極とを含むアクティブマトリクス基板の駆動方法であって、
前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当 該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動ステップと 表示すべき画像を表す複数のデータ信号を、所定数のデータ信号線毎に極性が 反転すると共に所定数の水平期間毎に極性が反転する電圧信号として生成し、当該 複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動ステツ プと、
前記複数のデータ信号線のそれぞれを他の隣接するデータ信号線に 1水平期間 毎に短絡させるチャージシェアステップとを備え、
前記アクティブマトリクス基板は、
前記複数のデータ信号線のそれぞれにっき当該データ信号線の延びる方向に 2 以上の所定数ずつ設けられたチャージシェア用スイッチング素子であって、オン状態 のときに前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に短絡 されるように前記複数のデータ信号線に接続されたチャージシェア用スイッチング素 子と、
前記チャージシェア用スイッチング素子をオンおよびオフするためのチャージシヱ ァ用制御信号線とを更に含み、
前記チャージシェアステップでは、 1水平期間毎に所定期間だけ前記チャージシェ ァ用スイッチング素子をオンするための信号を前記チャージシェア用制御信号線に 与えることにより、前記複数のデータ信号線のそれぞれが他の隣接するデータ信号 線に短絡されることを特徴とする。
発明の効果
本発明の第 1の局面によれば、各データ信号線はそれに隣接する他のデータ信号 線に複数のチャージシェア用スイッチング素子を介して接続されてレ、るので、チヤ一 ジシェア期間におけるデータ信号線間での電荷の移動が促進される。ここで、チヤ一 ジシェア用スイッチング素子を 1つのデータ信号線につき複数設けることは、 1本のデ ータ信号線に充電されてレ、る電荷を細分化して各々のチャージシェア用スイッチング 素子により移動させることに相当する。これにより、各データ信号線の電位を短い時 間で中間電位（ソースセンター電位）に到達させることができる。その結果、表示装置 の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充電量 の差や充電不足による表示品質の低下を抑制することができる。
[0035] 本発明の第 2の局面では、各データ信号線は、互いに電気的に分離された第 1お よび第 2の信号線からなり、上下分割駆動方式に対応した構成となっているので、本 発明の当該局面に係るアクティブマトリクス基板は、駆動周波数を高くし動画表示性 能向上を目的とする表示装置に好適である。このようなアクティブマトリクス基板にお いて、各データ信号線はそれに隣接する他のデータ信号線に複数のチャージシェア 用スイッチング素子を介して接続されているので、チャージシェア期間におけるデー タ信号線間での電荷の移動が促進される。これにより、画素容量における充電量の 差や充電不足による表示品質の低下を抑制することができる。
[0036] 本発明の第 3の局面によれば、チャージシェア用スイッチング素子力 データ信号 線の延びる方向に略均等間隔で配置されているので、表示装置の大型化や高解像 度化が進んでも、チャージシェア期間において、データ信号線の電位をアクティブマ トリタス基板全体で均一に中間電位に到達させることができる。
[0037] 本発明の第 4の局面によれば、各走査信号線に沿ってチャージシェアのための制 御信号線が配設され、各データ信号線につき各制御信号線に対応してチャージシヱ ァのためのスイッチング素子が設けられているので、各データ信号線につき走査信 号線の数に等しい個数のスイッチング素子が存在し、これらのスイッチング素子によ つて、チャージシェア期間にデータ信号線間での電荷の移動が行われる。したがつ て、チャージシェア期間が短くなつても、またアクティブマトリクス基板が大型化しても 、データ信号線の電位をアクティブマトリクス基板全体で均一に中間電位に到達させ ること力 Sできる。また、チャージシェアのためのスイッチング素子が画素毎に存在し、 そのスイッチング素子をオンおよびオフするための制御信号線が 1画素行毎に存在 することから、チャージシェアのためのスイッチング素子や制御信号線の配置は、ァク ティブマトリクス基板によって形成されるべき画像の画素配置に整合しており、チヤ一 ジシェアのためのスイッチング素子や制御信号線の追加によって画素配置の規則性 力 S乱されることもない。
[0038] 本発明の第 5の局面によれば、データ信号線の一端近傍に配置されたスイッチング 素子群とデータ信号線の他端近傍に配置されたスイッチング素子群とによって、チヤ ージシェア期間にデータ信号線間での電荷の移動が行われる。したがって、データ 信号線駆動回路内のスィッチ回路によってデータ信号線間での電荷の移動が行わ れる従来のチャージシェア方式に比べ、チャージシェア期間直後のデータ信号線の 電位をアクティブマトリクス基板内で均一化することができる。
[0039] 本発明の第 6の局面によれば、非表示領域において非表示領域制御信号線によつ てオンおよびオフされるスイッチング素子を介してもチャージシェア期間にデータ信 号線間で電荷の移動が行われる。これにより、開口率の低下を抑制しつつチャージ シェア期間におけるデータ信号線間での電荷の移動を促進することができる。
[0040] 本発明の第 7の局面によれば、チャージシェア用制御信号線に重なるように画素電 極が配置されることにより、画素領域として広い領域が確保されるので、開口率を大 きくすること力 Sできる。
[0041] 本発明の第 8の局面によれば、チャージシェア用スイッチング素子をデータ信号線 に接続する電極部（接続電極部）は、チャージシェア用制御信号線に重ならないよう に配置されているので、チャージシェアのためのスイッチング素子としてのトランジス タのチャネル部で膜残り欠陥などにより当該ランジスタが短絡し常時同通する場合（ト ランジスタの短絡故障の場合)、レーザ照射等により接続電極部を分断することで当 該短絡故障を修正することができる。また、このような配置構成は、チャージシェア用 制御信号線とデータ信号線とが短絡する確率の低減にも有効である。
[0042] 本発明の第 9の局面によれば、チャージシェア用スイッチング素子と、それがオンす ることによって短絡させるべき 2つの隣接データ信号線とを接続するための配線距離 は、互いに等しいので、チャージシェア期間において、 舞接するデータ信号線間で 電荷を対称的に移動させることができる。
[0043] 本発明の第 10の局面によれば、チャージシェア方式が採用されたアクティブマトリ タス型表示装置において、データ信号の極性反転時のチャージシェア期間に各デー タ信号線が他の隣接するデータ信号線に短絡されて隣接データ線間で電荷が移動 することにより、消費電力が低減される。また、例えば従来の 2Hドット反転駆動方式 の液晶表示装置では、極性反転の単位である 2ラインの間で画素容量の充電量に差 が生じ、ライン状の横筋ムラが視認されることがあった力 この表示装置では、各デー タ信号線が他の隣接データ信号線に短絡されるチャージシェア期間力 水平期間毎 に設けられるので、このような充電量差やライン状の横筋ムラが抑制される。さらに、 各データ信号線はそれに隣接する他のデータ信号線に複数のチャージシェア用スィ ツチング素子を介して接続されているので、チャージシェア期間におけるデータ信号 線間での電荷の移動が短時間で行われる。その結果、表示装置の大型化や高解像 度化が進み駆動周波数が上昇しても、画素容量における充電量の差や充電不足に よる表示品質の低下を抑制することができる。
[0044] 本発明の第 11の局面によれば、データ信号の極性反転の周期が 2水平期間以上 となるので、データ信号線駆動回路での発熱量や消費電力を低減することができる。 一般的には極性反転の周期が長くなるほど、すなわち nHドット反転駆動方式を採用 した場合において nが大きくなるほど、データ信号線駆動回路での発熱量や消費電 力が大きく低減される。また、本発明の第 10の局面の場合と同様の理由により、表示 装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素容量における充 電量の差や充電不足による表示品質の低下を抑制することができる。
[0045] 本発明の第 12の局面によれば、データ信号線駆動回路内のスィッチ回路によって も、チャージシェア期間（1水平期間毎の所定期間）にアクティブマトリクス基板上の データ信号線が互いに短絡されるので、データ信号線間での電荷の移動が更に促 進される。
[0046] 本発明の第 13の局面によれば、データ信号線駆動回路内のスィッチ回路によって アクティブマトリクス基板上のデータ信号線が互いに短絡されている時 (チャージシェ ァ期間）にそれらのデータ信号線に固定電圧が与えられるので、各画素形成部内の 寄生容量に基づく引き込み電圧の階調依存性を補償するためにデータ信号の補正 量が表示階調によって異なっても、チャージシェア期間直後の各データ信号線の電 圧が常に同一の電圧となる。これにより、データ信号が表示階調に応じて補正されて レ、る場合であっても、ライン状の横筋ムラ発生を抑制することができる。
[0047] 本発明の第 14の局面によれば、チャージシェア期間直後には各データ信号線の 電位がデータ信号の最小値と最大値との間の中央値となるので、画素電極に印加す べきデータ信号の極性によらず画素容量の充電量を均一化することができる。
[0048] 本発明の第 15の局面によれば、アクティブマトリクス基板上の複数のデータ信号線 に印加される複数のデータ信号は所定数のデータ信号線毎に極性が反転する電圧 信号であるので、当該複数のデータ信号線のそれぞれが他の隣接するデータ信号 線に短絡される期間すなわちチャージシェア期間では、各データ信号線の電圧は、 データ信号の直流レベルにほぼ等しくなる。これは、各データ信号線の電圧が黒表 示に対応する値 (黒電圧）となることを意味する。一方、各走査信号線は、画素値書 込のために有効走査期間で選択されてから所定の画素値保持期間が経過した後に 少なくとも 1回はチャージシェア期間で選択状態となる。これにより、次に画素値書込 のために有効走査期間で選択状態となるまでは黒表示の期間となるので、全ての表 示ラインにつき同じ長さの黒挿入を行い、画素値書込のための画素容量での充電期 間を短縮することなぐ十分な黒挿入期間の確保によるインパルス化によって動画像 の表示性能を改善することができる。また、黒挿入のためにデータ信号線駆動回路 等の動作速度を上げる必要もなレ、。
[0049] 本発明の第 16の局面によれば、有効走査期間に選択状態とされた走査信号線は 、当該選択状態から非選択状態に変化する時点から画素値保持期間が経過した後 であって次のフレーム期間における有効走査期間で選択状態となる前に、複数回、 チャージシェア期間で選択状態とされる。これにより、インパルス化のための黒表示 期間において表示輝度を十分な黒レベルとすることができる。
[0050] 本発明の第 17の局面によれば、各走査信号線が有効走査期間で選択状態となる 期間は、チャージシェア期間で走査信号線のいずれかが選択状態となる期間と重な らないので、走查信号線を選択状態とするための電源の負荷が過度に大きくならず、 有効走查期間における画素値書込のためのノ^レスおよびチャージシェア期間にお ける黒電圧書込のためのパルスとして各走查信号に含まれるパルスの波形鈍りが低 減される。これにより、黒表示期間において画素の輝度を十分な黒レベルとしつつ、 画素値書込用パルスの波形鈍りによる画素容量の充電不足を抑制することができる
[0051] 本発明の第 18の局面によれば、各データ信号線が他の隣接するデータ信号線に 短絡されるチャージシェア期間においてデータ信号線駆動回路内のバッファが休止 状態となるので、データ信号線駆動回路の消費電力を低減することができる。
図面の簡単な説明
[0052] [図 1]本発明の第 1の実施形態におけるアクティブマトリクス基板のパターン構成の第 1の例を示す平面図である。
[図 2]上記第 1の実施形態におけるアクティブマトリクス基板のパターン構成の第 2の 例を示す平面図である。
[図 3]上記第 1の実施形態におけるアクティブマトリクス基板のパターン構成の第 3の 例を示す平面図である。
[図 4]上記第 1の実施形態に係る液晶表示装置の構成を示すブロック図である。
[図 5]上記第 1の実施形態におけるアクティブマトリクス基板の一部 (4画素に相当す る部分）の構成を示す等価回路図である。
[図 6]上記第 1の実施形態に係る液晶表示装置におけるソースドライバの構成を示す ブロック図である。
[図 7]上記ソースドライバの出力部の一構成例を示す回路図である。
[図 8]上記第 1の実施形態に係る液晶表示装置の動作を説明するための信号波形図
(A〜F)である。
[図 9]チャージシェア方式が採用された従来の 2Hドット反転駆動の液晶表示装置に おけるアクティブマトリクス基板の動作を説明するための詳細な信号波形図である。
[図 10]上記第 1の実施形態におけるアクティブマトリクス基板の動作を説明するため の詳細な信号波形図である。
[図 11]アクティブマトリクス基板の画素回路（画素形成部）における TFTのゲート'ドレ イン間の寄生容量に起因して生じる引き込み電圧を説明するための電圧波形図 (A , B)である。
[図 12]チャージシェアリング方式の液晶表示装置において引き込み電圧の階調依存 性を補償するためにソース電圧が補正された場合の画素電圧およびソース電圧を示 す電圧波形図 (A, B)である。
園 13]本発明の第 2の実施形態に係る液晶表示装置におけるソースドライバの出力 部の第 1の構成例を示す回路図である。
園 14]上記第 2の実施形態に係る液晶表示装置におけるソースドライバの出力部の 第 2の構成例を示す回路図である。
園 15]本発明の第 3の実施形態に係る液晶表示装置の構成を示すブロック図である 園 16]本発明の第 4の実施形態におけるゲートドライバの構成例を示すブロック図（A , B)である。
園 17]上記第 4の実施形態におけるゲートドライバの動作を説明するための信号波 形図（A〜F)である。
[図 18]上記第 4の実施形態に係る液晶表示装置の駆動方法を説明するための信号 波形図（A〜H)である。
[図 19]上記第 4の実施形態の変形例に係る液晶表示装置の走査信号を説明するた めの信号波形図 (A〜G)である。
[図 20]上記第 1の実施形態の第 1の変形例に係る液晶表示装置の構成を示すブロッ ク図である。
園 21]上記第 1の変形例におけるアクティブマトリクス基板の一部（4画素に相当する 部分)の構成を示す等価回路図である。
[図 22]上記第 1の実施形態の第 2の変形例に係る液晶表示装置の構成を示すブロッ ク図である。
園 23]上記第 2の変形例におけるアクティブマトリクス基板の一部（2画素列に相当す る部分）の構成を示す等価回路図である。
園 24]上記第 1から第 4の実施形態の他の変形例に係る液晶表示装置のソースドラ ィバの出力部の構成を示す回路図である。
園 25]図 24に示すソースドライバの出力部における出力バッファの構成を示す回路 図である。 園 26]本発明に係るアクティブマトリクス基板を使用したテレビジョン受信機用の表示 装置の構成例を示すブロック図である。
園 27]本発明に係るアクティブマトリクス基板を使用したテレビジョン受信機のチュー ナ部を含めた全体構成を示すブロック図である。
園 28]上記テレビジョン受信機の機械的構成を示す分解斜視図である。
園 29]従来のアクティブマトリクス基板のパターン構成を示す部分平面図である。 符号の説明
10 •画素 TFT (画素スイッチング素子）
12 'チャージシェア TFT (チャージシェア用スイッチング素子)
100 •表示部
110 112, 114, 116 '
120 …対向基板
200 …表示制御回路
300 …ソー ータ信号線駆動回路)
302 …データ信号生成部
304 …出力部
400 …ゲートドライバ（走査信号線駆動回路)
500 …チャージシェア制御回路（チヤ ：ァ制御信号生成回路)
SCi, SCi+1…接続電極部（i=l, 2, ·■ N-1)
Cp …画素容量
Ec …共通電極
SWa …第 1の M〇Sトランジスタ
SWb …第 2の MOSトランジスタ
SWb2 …第 3の M〇Sトランジスタ
SWc …第 2の MOSトランジスタ
SLi · ··ソースライン (データ信号線）（i=l, 2, · •·， Ν)
GLj - ··ゲートライン (走査信号線) 0 = 1, 2, ··· , 2Μ)
GshLj- '·チャージシェア制御信号線 (j = l， 2, ··· , 2Μ) S (i) · · 'データ信号 (i= l , 2, · · ·, N)
G (j) · · ·走査信号 (j = l, 2, · · · , 2M)
Vcom …共通電圧 (対向電圧）
Csh …チャージシェア制御信号
Gsh …マトリクス基板用チャージシェア制御信号 (チャージシェア用制御信号)
Psh …チャージシェアパルス
Pw •■ ·画素データ書込パルス
Pb …黒電圧印加込パルス
Tsh …チャージシェア期間
Thd …画素データ保持期間 (画素値保持期間）
発明を実施するための最良の形態
[0054] 以下、添付図面を参照して本発明の実施形態について説明する。
< 1.第 1の実施形態 >
< 1. 1 構成および動作 >
本発明に係るアクティブマトリクス基板を使用した液晶表示装置の一例を第 1の実 施形態として説明する。図 4は、本実施形態に係る液晶表示装置の構成を示すプロ ック図であり、図 5は、本実施形態におけるアクティブマトリクス基板 110の等価回路 を示す回路図であり、このアクティブマトリクス基板 110の一部（隣接 4画素に相当す る部分） 101の電気的構成を示している。
[0055] この液晶表示装置は、データ信号線駆動回路としてのソースドライバ 300と、走查 信号線駆動回路としてのゲートドライバ 400と、チャージシェア制御回路 500と、ァク ティブマトリクス基板 110を用いたアクティブマトリクス型の表示部 100と、ソースドライ バ 300、ゲートドライノく 400、およびチャージシェア制御回路 500を制御するための 表示制御回路 200とを備えている。
[0056] 上記液晶表示装置における表示部 100は、液晶層を挟持する 1対の電極基板から なり、各電極基板の外表面には偏光板が貼り付けられている。上記 1対の電極基板 の一方はアクティブマトリクス基板 110である。図 4および図 5に示すように、このァク ティブマトリクス基板 110では、ガラス等の絶縁性基板上に、複数本（2M本）の走査 信号線としてのゲートライン GL1〜GL2Mと、それらのゲートライン GL1〜GL2Mの それぞれと交差する複数本 (N本）のデータ信号線としてのソースライン SL1〜SLN と、それらのゲートライン GL1〜GL2Mとソースライン SL1〜SLNとの交差点にそれ ぞれ対応して設けられた複数個（2M X N個）の画素回路と、複数本（2M本）のチヤ ージシェア制御信号線 GshLl〜GshL2Mとが形成されている。各画素回路は、対 応する交差点を通過するゲートライン GLjにゲート端子が接続される共に当該交差 点を通過するソースライン SLiにソース端子が接続されたスイッチング素子である TF T10と、その TFT10のドレイン端子（電極）に接続された画素電極 Epとからなる。
[0057] 一方、上記 1対の電極基板の他方は対向基板 120と呼ばれ、ガラス等の透明な絶 縁性基板上に全面にわたって共通電極 Ecが形成されている。この共通電極 Ecは、 上記液晶層と共に上記複数個（2M X N個）の画素回路に共通的に設けられている。 そして、アクティブマトリクス基板 110における各画素回路は、共通的に設けられた共 通電極 Ecおよび液晶層と共に画素形成部を構成し、この画素形成部では、画素電 極 Epと共通電極 Ecとにより液晶容量 Clcが形成されている。また、通常、画素容量 C pに確実に電圧を保持すベぐ液晶容量 Clcに並列に保持容量 Ccsが設けられる。す なわち、アクティブマトリクス基板 110では、各ゲートライン GLjに平行に保持容量線 CsLが配設されており、この保持容量線 CsLと絶縁膜等を挟んで対向する画素電極 Epとによって上記保持容量 Ccsが形成されている。したがって、画素データとしての データ信号 S (i)を書き込んで保持すべき画素容量 Cpは、液晶容量 Clcと補助容量 Ccsとからなる。
[0058] さらに本実施形態では、アクティブマトリクス基板 110において、隣接するデータ信 号線 SLiと SLi+ 1の間には（i= l， 2,■· - , N_ l)、各ゲートライン GLj (j = l， 2,■· - , 2M)に沿って配設されたチャージシェア制御信号線 GshLjにゲート端子が接続され たチャージシェア用スイッチング素子としての TFT (以下「チャージシェア TFT」という ) 12が形成されている。このチャージシヱァ TFT12のソース端子とドレイン端子は、 当該隣接するデータ信号線 SLiと SLi+ 1にそれぞれ接続されており、各チャージシ エア信号線 GshLjにアクティブな信号 (TFT12をオンさせる電圧）が与えられると、ァ クティブマトリクス基板 110上の全ての隣接ソースラインが互いに短絡される。このチ ヤージシェア TFT12は、各ソースライン SLiにっき、ゲートライン GLjの本数（2M)に 等しい個数だけ存在する。
[0059] 図 1は、本実施形態に係るアクティブマトリクス基板 110のパターン構成の第 1の例 を示す平面図である。ゲートライン GLjとソースライン SLiの交差部近傍に TFT10が 設けられている（i= l , 2, ·■·, N ;j = l , 2, ·■·, 2M) (以下、この TFT10をチャージ シェア TFT12と区別するために「画素 TFT10」とレ、う）。この例では、ゲートライン GL jが画素 TFT10のゲート電極（端子） 10gを兼ねており、画素 TFT10のソース電極（ 端子） 10sはソースライン SLiに接続され、ドレイン電極 (端子） 10dは保持容量配線 C sL上まで延伸され、層間絶縁膜に設けられたコンタクトホール 14を介して画素電極 E pに接続されている。
[0060] また、ゲートライン GLjに沿うようにチャージシェア制御信号線 GshLjが配置され、 チャージシェア制御信号線 GshLjの近傍にはチャージシェア TFT12が設けられて いる。このチャージシェア TFT12のゲート電極（端子）はチャージシェア制御信号線 GshLjに接続されており、チャージシェア TFT12のソース電極（端子）およびドレイン 電極（端子）には、隣接するソースライン SLi, SLi+ 1が接続電極部 SCi, SCi+ 1に よりおのおの接続されている。このチャージシェア制御信号線 GshLjは、表示領域内 に複数設けられることが好ましぐ既述のように、本例ではゲートライン GLjと同数だけ 設けられている。また、図 1に示すように、このチャージシェア制御信号線 GshLjは非 表示領域にも設けられていてもよい。この場合、非表示領域に設けられたチャージシ エア制御信号線 GshLkは、当該非表示領域においてデータ信号線 SL1〜SLNと交 差点する。そして、当該非表示領域に隣接ソースライン SLiと SLi+ 1との間を接続す るチャージシェア TFT12が設けられ（i= l， 2,■· - , N—1)これらのチャージシェア T FT12は、当該非表示領域内の上記チャージシェア制御信号線 GshLkによってオン およびオフされる。このような構成によれば、開口率の低下を抑制しつつチャージシ エア期間におけるソースライン間での電荷の移動を促進することができる。
[0061] 図 1の例では、チャージシェア TFT12のソース電極およびドレイン電極に接続され ている接続電極部 SCi, SCi+ 1は、チャージシェア制御信号線 GshLjと重ならない 。このようにすれば、チャージシェア TFT12のチャネル部で膜残り欠陥等によりチヤ ージシェア TFT12が常時導通状態となった場合 (TFTの短絡故障の場合）に、レー ザ照射等により接続電極部 s または sci+ iを分断することで当該短絡故障の修 正が可能となる。また、チャージシェア制御信号線 GshLとソースライン SLiとが短絡 する確率を低減することができる。
[0062] また、図 1の例では、上記の両接続電極部 SCi， SCi+ 1の長さは互いに等しレ、。こ れにより、隣接するソースライン同士の短絡により電荷が移動する場合に当該移動が 対称的となる。
[0063] 図 2は、本実施形態に係るアクティブマトリクス基板 110のパターン構成の第 2の例 を示す平面図である。なお、この第 2の例における構成要素のうち第 1の例の構成要 素と同一または対応するものについては同一の参照符号を付すものとし、同一部分 の説明は省略する。この第 2の例では、画素電極 Epがチャージシェア制御信号線 G shLjおよびチャージシェア TFT12と重なっている。このパターン構成は、画素領域 を広くすることができるので、開口率の向上に有効である。ただし、チャージシェア TF T12に接続されている各ソースライン (接続電極部 SCi, SCi+ 1)と画素電極 Epとの 間の寄生容量を低減するという観点から、画素電極 Epとチャージシェア TFT12の間 には数 μ mの厚みを有する層間絶縁膜を有することが望ましい。この層間絶縁膜とし ては、例えばアクリル系樹脂や SOG (Spin-on-Glass)材料からなる有機膜や、それら 有機膜とシリコンナイトライド (SiNx)等との積層構造が用レ、られる。
[0064] 図 3は、本実施形態に係るアクティブマトリクス基板 110のパターン構成の第 3の例 を示す平面図である。なお、この第 3の例における構成要素のうち第 1の例の構成要 素と同一または対応するものについては同一の参照符号を付すものとし、同一部分 の説明は省略する。この第 3の例では、チャージシェア制御信号線 GshLjがチャージ シェア TFT12のゲート電極（端子）を兼ねており、チャージシェア TFT12のソース電 極 (端子）およびドレイン電極 (端子）には、隣接するソースライン SLi， SLi+ 1が接続 電極部 SCi, SCi+ 1によりおのおの接続されている。そして、これらのチャージシェ ァ TFT12および接続電極部 SCi, SCi+ 1は、絶縁層を介してチャージシェア制御 信号線 GshLjに覆われている。アクティブマトリクス基板の製造時の歩留まりの点で は、接続電極部 SCi， SCi+ 1がチャージシェア制御信号線 GshLjと重ならない上記 第 1の例が有利であるが、開口率の点ではこの第 3の例が有利である。
[0065] 図 4および図 5に示すように、各画素形成部における画素電極 Epには、後述のよう に動作するソースドライバ 300およびゲートドライバ 400により、表示すべき画像に応 じた電位が与えられ、共通電極 Ecには、図示しない電源回路から所定電位 Vcomが 与えられる（この所定電位 Vcomは「対向電圧」または「共通電圧」と呼ばれる）。これ により、画素電極 Epと共通電極 Ecとの間の電位差に応じた電圧が液晶に印加され、 この電圧印加によって液晶層に対する光の透過量が制御されることで画像表示が行 われる。ただし、液晶層への電圧印加によって光の透過量を制御するためには偏光 板が使用され、例えば、本実施形態に係る液晶表示装置では、ノーマリブラックとな るように偏光板が配置される。なお、図 4に示すように、共通電極 Ecに与えられる対 向電圧 Vcomは保持容量線 CsLにも与えられる。
[0066] 表示制御回路 200は、外部の信号源から、表示すべき画像を表すデジタルビデオ 信号 Dvと、当該デジタルビデオ信号 Dvに対応する水平同期信号 HSYおよび垂直 同期信号 VSYと、表示動作を制御するための制御信号 Dcとを受け取り、それらの信 号 Dv, HSY, VSY, Dcに基づき、そのデジタルビデオ信号 Dvの表す画像を表示 部 100に表示させるための信号として、データスタートパルス信号 SSPと、データクロ ック信号 SCKと、チャージシェア制御信号 Cshと、表示すべき画像を表すデジタル画 像信号 DA (ビデオ信号 Dvに相当する信号）と、ゲートスタートパルス信号 GSPと、ゲ 一トクロック信号 GCKと、ゲートドライバ出力制御信号 GOEとを生成し出力する。より 詳しくは、ビデオ信号 Dvを内部メモリで必要に応じてタイミング調整等を行った後に 、デジタル画像信号 DAとして表示制御回路 200から出力し、そのデジタル画像信号 DAの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号 S CKを生成し、水平同期信号 HSYに基づき 1水平期間毎に所定期間だけハイレベル (Hレベル）となる信号としてデータスタートパルス信号 SSPを生成し、垂直同期信号 VSYに基づき 1フレーム期間（1垂直走查期間）毎に所定期間だけ Hレベルとなる信 号としてゲートスタートパルス信号 GSPを生成し、水平同期信号 HSYに基づきゲート クロック信号 GCKを生成し、水平同期信号 HSYおよび制御信号 Dcに基づきチヤ一 ジシェア制御信号 Cshおよびゲートドライバ出力制御信号 G〇Eを生成する。 [0067] 上記のようにして表示制御回路 200において生成された信号のうち、デジタル画像 信号 DAとチャージシェア制御信号 Cshとデータスタートパルス信号 SSPおよびデー タクロック信号 SCKとは、ソースドライバ 300に入力され、ゲートスタートパルス信号 G SPおよびゲートクロック信号 GCKとゲートドライバ出力制御信号 GOEとは、ゲートド ライバ 400に入力される。また、チャージシェア制御信号 Cshはチャージシェア制御 回路 500にも入力される。
[0068] ソースドライバ 300は、デジタル画像信号 DAとデータスタートパルス信号 SSPおよ びデータクロック信号 SCKとに基づき、デジタル画像信号 DAの表す画像の各水平 走査線における画素値に相当するアナログ電圧としてデータ信号 S (1)〜S (N)を 1 水平期間毎（1H毎）に生成し、これらのデータ信号 S (1)〜S (N)をソースライン SL1 〜SLNにそれぞれ印加する。本実施形態では、液晶層への印加電圧の極性が 1フ レーム期間毎に反転されると共に各フレーム内において nゲートライン毎 (nは 2以上) かつ 1ソースライン毎にも反転されるようにデータ信号 S (1)〜S (N)が出力される駆 動方式すなわち nHドット反転駆動方式が採用されている。したがって、ソースドライ バ 300は、ソースライン SL1〜SLNへの印加電圧の極性をソースライン毎に反転さ せ、かつ、各ソースライン SLiに印加されるデータ信号 S (i)の極性を n水平期間毎に 反転させる。ここで、ソースラインへの印加電圧の極性反転の基準となる電位は、デ ータ信号 S (1)〜S (N)の直流レベル（直流成分に相当する電位）であり、この直流レ ベルは、一般的には共通電極 Ecの直流レベルとは一致せず、各画素形成部におけ る TFTのゲート'ドレイン間の寄生容量 Cgdによる引き込み電圧 AVdだけ共通電極 Ecの直流レベルと異なる。ただし、寄生容量 Cgdによる引き込み電圧 A Vdが液晶の 光学的しきい値電圧 Vthに対して十分に小さい場合には、データ信号 S (1)〜S (N) の直流レベルは共通電極 Ecの直流レベルに等しいとみなせるので、データ信号 S ( 1)〜S (N)の極性すなわちソースラインへの印加電圧の極性は共通電極 Ecの電位 Vcomを基準として n水平期間毎に反転すると考えてもよい。
[0069] 図 6は、本実施形態におけるソースドライバの構成を示すブロック図である。このソ ースドライバは、データ信号生成部 302と出力部 304とから構成されている。データ 信号生成部 302は、データスタートパルス信号 SSPおよびデータクロック信号 SCK に基づきデジタル画像信号 DAから、ソースライン SL1〜SLNにそれぞれ対応する アナログ電圧信号 d (l)〜(！ (N)を生成する。このデータ信号生成部 302の構成は、 従来のソースドライバと同様であるので説明を省略する。出力部 304は、データ信号 生成部 302で生成されるアナログ電圧信号 d (i)をインピーダンス変換し、データ信号 S (i)として出力する（i= l , 2, ·■·, N)。
[0070] また、このソースドライバ 300では、消費電力を低減するため及び nHドット反転駆 動時のライン状の横筋ムラを改善するために、 1水平期間毎に隣接ソースライン間が 短絡されるチャージシヱァリング方式が採用されている。このため、ソースドライバ 30 0における出力部 304は、図 7に示すように構成されている。すなわち、この出力部 3 04は、デジタル画像信号 DAに基づき生成されたアナログ電圧信号 d (l)〜d (N)を 受け取り、これらのアナログ電圧信号 d (l)〜d (N)をインピーダンス変換することによ つて、ソースライン SL1〜SLNで伝達すべき映像信号としてデータ信号 S (1)〜S (N )を生成し、このインピーダンス変換のための電圧ホロワとして N個の出力バッファ 31 を有している。各バッファ 31の出力端子にはスイッチング素子としての第 1の MOSト ランジスタ SWaが接続され、各バッファ 31からのデータ信号 S (i)は第 1の MOSトラン ジスタ SWaを介してソースドライバ 300の出力端子から出力される（i= l, 2, · · · , N) 。また、ソースドライバ 300の隣接する出力端子間は、スイッチング素子としての第 2 の MOSトランジスタ SWbによって接続されている（これにより隣接ソースライン間が第 2の MOSトランジスタ SWbによって接続されることになる）。そして、これらの出力端 子間の第 2の MOSトランジスタ SWbのゲート端子には、チャージシェア制御信号 Cs hが与えられ、各バッファ 31の出力端子に接続された第 1の MOSトランジスタ SWaの ゲート端子には、インバータ 33の出力信号すなわちチャージシェア制御信号 Cshの 論理反転信号が与えられる。
[0071] したがって、チャージシェア制御信号 Cshが非アクティブ（ローレベル）のときには、 第 1の M〇Sトランジスタ SWaがオンし（導通状態となり）、第 2の M〇Sトランジスタ SW bがオフする（遮断状態となる）ので、各バッファ 31からのデータ信号は、第 1の MOS トランジスタ SWaを介してソースドライバ 300から出力される。一方、チャージシェア制 御信号 Cshがアクティブ（ハイレベル）のときには、第 1の MOSトランジスタ SWaがォ フし (遮断状態となり）、第 2の MOSトランジスタ SWbがオンする（導通状態となる）の で、各バッファ 31からのデータ信号は出力されず（すなわちデータ信号 S (1)〜S (N )のソースライン SL1〜SLNへの印加は遮断され）、表示部 100における隣接ソース ラインが、第 2の M〇Sトランジスタ SWbを介して短絡される。
[0072] 本構成におけるソースドライバ 300では、図 8 (A)に示すように、 n水平期間（nH) 毎、ここでは n = 2である 2水平期間（2H)毎に極性の反転する映像信号としてアナ口 グ電圧信号 d (i)が生成され、表示制御回路 200では、図 8 (B)に示すように、各アナ ログ電圧信号 d (i)の 1水平ブランキング期間程度の短い期間 Tshだけハイレベル (H レベル）となるチャージシェア制御信号 Cshが生成される。このチャージシェア制御信 号 Cshが Hレベルとなる期間は、電荷再分配のために隣接データ信号線が短絡され る期間であり、「チャージシェア期間」と呼ばれる。
[0073] 上記のように、チャージシェア制御信号 Cshがローレベル（Lレベル）のときには各 アナログ電圧信号 d (i)がデータ信号 S (i)として出力され、チャージシェア制御信号 C shが Hレベルのときには、データ信号 S (1)〜S (N)のソースライン SL1〜SLNへの 印加が遮断されると共に隣接ソースラインが互いに短絡される。そして本構成では、 n Hドット反転駆動方式が採用されていることから隣接ソースラインの電圧は互いに逆 極性であるため、各データ信号 S (i)の値すなわち各ソースライン SLiの電圧は、チヤ ージシェア期間 Tshにおいて、正極性と負極性の間の或る中間電位となる。本液晶 表示装置では、各データ信号 S (i)は、データ信号 S (i)の直流レベル VSdcを基準と して極性が反転するので、図 8 (F)に示すように、チャージシェア期間 Tshにおいて データ信号 S (i)の直流レベル VSdcにほぼ等しくなる。ただし、ここでは理想的なデ ータ信号波形を記載しており、実際には後述するチャージシェア制御信号線 GshLj に接続されたチャージシェア TFT12の動作により、後述の図 10に示すようにソース ラインの電位 Vsが、チャージシェア期間 Tsh内に、上記直流レベル VSdcにほぼ等し い中間電位に到達することが可能となる（以下ではこの中間電位をも符号" VSdc"で 示すものとする）。ちなみに、データ信号の極性反転時に隣接ソースラインを短絡す ることで各ソースラインの電圧をデータ信号 S (i)の直流レベル VSdcに等しくするとい う構成は、図 7に示した構成に限定されるものではない。 [0074] ゲートドライバ 400は、ゲートスタートパルス信号 GSPおよびゲートクロック信号 GC Kと、ゲートドライバ出力制御信号 GOEとに基づき、各データ信号 S (1)〜S (N)を各 画素形成部（の画素容量 Cp)に書き込むために、デジタル画像信号 DAの各フレー ム期間（各垂直走查期間）においてゲートライン GL：!〜 GL2Mをほぼ 1水平期間ず つ順次選択する。すなわち、ゲートドライバ 400は、図 8 (C)および図 8 (D)に示すよ うな画素データ書込パルス Pwを含む走查信号 G (1)〜G (2M)をゲートライン GL1 〜GL2Mにそれぞれ印加する。これにより、パルス Pwが印加されているゲートライン GLjは選択状態となり、選択状態のゲートライン GLjに接続された画素 TFT10がォ ン状態となる（非選択状態のゲートラインに接続された画素 TFT10はオフ状態となる )。ここで、画素データ書込パルス Pwは水平期間（1H)のうち表示期間に相当する有 効走查期間で Hレベルとなる。
[0075] この画素データ書き込みパルス Pwによって或る画素 TFT10がオン状態である間、 当該画素 TFTのソース端子に接続されたソースライン SLiの電位が当該画素 TFT1 0を介して画素電極 Epに与えられる。これにより、ソースライン SLiの電圧としてのデ ータ信号 S (i)が当該画素電極 Epに対応する画素容量 Cpに書き込まれる。その後、 当該画素 TFT10がオフ状態になると、その画素容量 Cpに書き込まれた電圧は、当 該画素 TFTに接続されたゲートライン GLjに次の画素データ書き込みパルス Pwが 印加されるまで (ゲートライン GLjの次の選択まで）、画素データとして当該画素容量 Cpに保持される。
[0076] チャージシェア制御回路 500は、チャージシェア信号 Cshに基づき、図 8 (E)に示 すようなチャージシェアパルス Pshを含むマトリクス基板用チャージシェア制御信号 G shを生成し、これを各チャージシェア制御信号線 GshLl〜GshL2Mに印加する。こ れにより、チャージシェア期間 Tshにおいて、チャージシェア制御信号線 GshLl〜G shL2Mがー括選択され、全てのチャージシェア TFT12がオン状態となる。ここで、 チャージシェアパルス Pshは 1水平期間（1H)のうちブランキング期間に相当するチ ヤージシェア期間 Tsh内で Hレベルとなる。
[0077] 図 9は、チャージシェア方式が採用された従来の 2Hドット反転駆動の液晶表示装 置におけるアクティブマトリクス基板の動作を示す詳細な信号波形図である。この従 来の液晶表示装置では、各ソースライン SLiの電位 Vsは、チャージシェア期間 Tsh 内に中間電位 VSdcに達しないことから、極性反転の単位である 2ラインのうちの 1ラ イン目の画素容量の充電量と 2ライン目の画素容量の充電量とに差が生じ、この差が 輝度差となって現れ、ライン状の横筋ムラが視認されることがある。
[0078] これに対し本実施形態では、チャージシェア期間 Tshの間は、ソースドライバ 300の 出力部 304 (図 7参照）におけるチャージシェア動作に加え、アクティブマトリクス基板 110におレ、て各チャージシェア制御信号線 GshLjに接続されたチャージシェア TFT 12によってソースライン SL1〜SLNが互いに短絡される。これにより、ソースライン間 の電荷の移動が促進される。その結果、図 10に示すように、チャージシェア期間 Tsh にデータ信号 S (i)の直流レベル VSdcに等しい中間電位に各ソースライン SLiの電 位 Vsが到達するので、横筋ムラの発生を抑制することができる。また、本実施形態で は、チャージシェア TFT12が画素毎に存在し、そのチャージシェア TFT12をオンお よびオフするためのチャージシェア制御信号線 GshLjが 1画素行毎に存在すること 力 、これらのチャージシェア TFT12やチャージシェア制御信号線 GshLjの配置は 、アクティブマトリクス基板 110によって形成されるべき画像の画素配置に整合してお り、チャージシェア TFT12やチャージシェア制御信号線 GshLjの追加によって画素 配置の規則性が乱されることもない。
[0079] < 1. 2 問題点 >
一般に、 TFTを使用したアクティブマトリクス型の液晶表示装置では、各画素形成 部における画素 TFT10のゲート'ドレイン間に寄生容量 Cgdが存在する。この寄生 容量 Cgdの存在により、各画素形成部における画素電極の電圧（以下「画素電圧」と レ、う） Vdは、その画素電極に接続される TFT10がオン状態（導通状態）からオフ状 態（遮断状態）へと切り替わる時に、画素容量 Cpと寄生容量 Cgdとの比に応じて低下 する（以下、寄生容量 Cgdに起因するこのような画素電圧の変化を「レベルシフト」と 呼び、この変化量を「引き込み電圧」と呼んで記号 " AVd"で示すものとする）。具体 的には、図 11 (A)および図 11 (B)に示すように、いずれかのゲートライン GLjに印加 される走查信号 G (j)の電圧であるゲート電圧 Vg (j)がオン電圧 Vghとなって（時刻 tl または t3)、当該ゲートライン GLjに接続された画素 TFT10を介してソースライン SLi の電圧 Vsnまたは Vspが画素電極に与えられた後に、そのゲート電圧 Vg (j)がオフ 電圧 Vglへと変化すると（時刻 t2または t4)、画素電圧 Vdは、次式で表される引き込 み電圧 AVdだけ低下する（j = l, 2, · · · , 2M ; i= l , 2,…， N)。
Δ Vd = (Vgh-Vgl) - Cgd/ (Cp + Cgd)
液晶はそれに印加される電圧によって誘電率が変化するので、画素容量 Cpは画素 の階調によって異なる値を持つ。したがって、上記引き込み電圧 A Vdも画素の階調 によって異なる。
[0080] 一般に液晶表示装置では、液晶への印加電圧の極性が共通電極 Ecの電位すな わち対向電圧を基準として所定周期で反転し、液晶における光の透過率はそれへの 印加電圧の実効値に応じて変化する。したがって、フリツ力の無い表示を得るには、 液晶への印加電圧の平均値が" 0"になるように対向電圧に対してソースラインの電 圧（ソース電圧）すなわちデータ信号の値を上記引き込み電圧 A Vdだけ補正する必 要がある。この引き込み電圧 AVdは、上記のように、画素の階調によって異なる。そ こで、全ての階調についてフリツ力の無い表示を得るために、ソース電圧は、表示す べき画素の階調に応じて補正される。すなわち、ソース電圧の補正量は表示階調に よって異なる。
[0081] ところで、チャージシェア期間 Tsh直後のソース電圧（以下「チャージシェア電圧」と いう）は、そのチャージシェア期間直前における各ソースドライバの全ソースラインに っレ、ての電圧の平均値にほぼ等しレ、。上記のようにソース電圧の補正量が画素の階 調によって異なるので、図 12に示すように、チャージシェア電圧は表示階調によって 異なる。
[0082] 図 12は、輝度の高い画素を表示する場合の画素電圧（以下「高輝度画素電圧」と いう） Vd (B)の電圧波形 Wd (B)と、輝度の低レ、画素を表示する場合の画素電圧（以 下「低輝度画素電圧」とレヽぅ） Vd (D)の電圧波形 Wd (D)と、高輝度画素電圧 Vd (B) を与えるためのデータ信号の電圧電圧（以下「高輝度ソース電圧」という） Vs (B)の電 圧波形 Ws (B)と、低輝度画素電圧 Vd (D)を与えるためのデータ信号の電圧（以下「 低輝度ソース電圧」という） Vs (D)の電圧波形 Ws (D)とを示している。ただし、高輝 度画素電圧の電圧波形 Wd (B)および低輝度画素電圧の電圧波形 Wd (D)と、高輝 度ソース電圧の電圧波形 Ws (B)および低輝度ソース電圧の電圧波形 Ws (D)とでは 、時間軸のスケールが異なっている。なお、この図 12において、 "Vsp (B) "は高輝度 ソース電圧 Vs (B)の最大値を、 "Vsn (B) "は高輝度ソース電圧 Vs (B)の最小値をそ れぞれ示し、 "Vsp (D) "は低輝度ソース電圧 Vs (D)の最大値を、 "Vsn (D) "は低輝 度ソース電圧 Vs (D)の最小値をそれぞれ示している。また、 "Vcsh (B) "は、高輝度 ソース電圧 Vs (B)がソースラインに与えられた場合のチャージシェア電圧を、 "Vcsh (D) "は、低輝度ソース電圧 Vs (D)がソースラインに与えられた場合のチャージシヱ ァ電圧をそれぞれ示してレ、る。
[0083] この図 12からわかるように、高輝度画素電圧 Vd (B)と低輝度画素電圧 Vd (D)とで § Iき込み電圧 Δ Vdが異なり、高輝度ソース電圧 Vs (B)と低輝度ソース電圧 Vs (D)と で上記補正量が異なることから、ソースラインに高輝度ソース電圧 Vs (B)が与えられ る場合のチャージシェア電圧 Vcsh (B)と低輝度ソース電圧 Vs (D)が与えられる場合 のチャージシェア電圧 Vcsh (D)とは、異なっている。すなわち、表示階調によってチ ヤージシェア電圧 Vcshが異なる。
[0084] 上記第 1の実施形態における液晶表示装置では、チャージシェア期間 Tsh直後の ソース電圧であるチャージシェア電圧 Vcsh力 ソース電圧が補正されることから表示 階調によって異なる（図 12 (B)参照）。その結果、図 10に示されている電圧 VSdcが 表示パターンによって異なり、横筋ムラが抑制できない場合がある。そこで次に、上 記第 1の実施形態におけるこのような問題を解決するように構成された液晶表示装置 の一例を第 2の実施形態として説明する。
[0085] < 2.第 2の実施形態 >
本実施形態に係る液晶表示装置の全体的な構成は、上記第 1の実施形態に係る 液晶表示装置と同様であって図 4に示す通りであり、同一または対応する部分には 同一の参照符号を付すものとし、詳しい説明を省略する。本実施形態ではソースドラ ィバの内部構成において上記第 1の実施形態におけるソースドライバ 300と異なる点 力 Sある。そこで以下では、そのソースドライバの構成について説明する。
[0086] 本実施形態におけるソースドライバも、上記第 1の実施形態と同様、図 6に示すよう に、データ信号生成部 302と出力部 304とから構成されている力 出力部 304の内 部構成が第 1の実施形態と相違する。データ信号生成部 302の内部構成および動 作は従来および上記第 1の実施形態と同様であるので説明を省略する。
[0087] 図 13は、本実施形態におけるソースドライバの出力部 304の第 1の構成例を示す 回路図である。この構成例による出力部 304は、スイッチング素子としての N個の第 1 の M〇Sトランジスタ SWaおよび（N—1)個の第 2の MOSトランジスタ SWbと、インバ ータ 33とからなるスィッチ回路を含んでおり、この点では、上記第 1の実施形態にお けるソースドライバ 300の出力部 304 (図 7)と同様である。しかし、この第 1の構成例 による出力部 304は、上記第 1の実施形態におけるソースドライバ 300の出力部 304 と異なり、チャージシェア電圧固定用電源 35を含み、このチャージシェア電圧固定用 電源 35の正極がスイッチング素子としての第 3の MOSトランジスタ SWb2を介して、 いずれかのソースライン SL (i)に接続されるべきソースドライバの出力端子に接続さ れている（図 13に示した例では、 n番目のソースライン SLnに接続されるべき出力端 子に接続されている）。そして、第 3の MOSトランジスタ SWb2のゲート端子には、チ ヤージシェア制御信号 Cshが与えられ、チャージシェア電圧固定用電源 35の負極は 接地されている。このチャージシェア電圧固定用電源 35は、 VSdcに相当する固定 電圧 Eshを与える電圧供給部である。この電圧 Eshは、 0階調の負極性のデータ信 号 S (i)の値から 0階調の正極性のデータ信号 S (i)の値までの電圧範囲にあればよ いが、データ信号 S (i)の最大値と最小値との間の中央値であることが好ましい。
[0088] 上記のような第 1の構成例によっても、第 1の実施形態におけるソースドライバと同 様、チャージシェア制御信号 Cshに基づき、チャージシェア期間 Tsh以外（の有効走 查期間）では、データ信号生成部 302で生成されたアナログ電圧信号 d (l)〜(！ (N) 力 Sバッファ 31を介してデータ信号 S (1)〜S (N)として出力されてソースライン SL：!〜 SLNに印加され、チャージシェア期間 Tshでは、データ信号 S (1)〜S (N)のソース ライン SL1〜SLNへの印加が遮断されると共に隣接ソースラインが互いに短絡され る（結果的に全ソースライン SL1〜SLNが互いに短絡される）。これに加えて、この第 1の構成例によれば、チャージシェア期間 Tshにおいて各ソースライン SLi (i= l〜N )にチャージシェア電圧固定用電源 35の電圧 Eshが与えられる（図 13参照）。このた め、引き込み電圧 A Vdの階調依存性を補償するためにソース電圧の補正量が表示 階調によって異なっても、チャージシェア期間 Tshにおいてチャージシェア電圧を常 に同一の電圧 Eshとすることができる。これにより、横筋ムラの発生を抑制することが できる。なお、電圧供給部の電圧 Eshは、上記のようにデータ信号 S (i)の最大値と最 小値との間の中央値とするのが好ましぐこのようにすれば、画素電極に印加すべき データ信号 S (i)の極性によらず画素容量の充電量を均一化することができる。
[0089] ところで、図 13からわかるように上記第 1の構成例では、多くのソースラインは複数 個の M〇Sトランジスタ SWbを介してチャージシェア電圧固定用電源 35に接続される 。このため、全てのソースライン SL1〜SLNの電圧が同一のチャージシェア電圧 Esh に落ち着くまでに時間を要する。
[0090] そこで次に、チャージシェア期間 Tshにおいて全てのソースライン SL1〜SLNが短 時間で同一の電圧 Eshとなるために好適なソースドライバの出力部を第 2の構成例と して説明する。
[0091] 図 14は、本実施形態におけるソースドライバの出力部 304の第 2の構成例を示す 回路図である。この構成例による出力部 304における構成要素のうち第 1の構成例 におけるものと同一の構成要素については、同一の参照符号を付して説明を省略す る。
[0092] 本構成例による出力部 304も、第 1の構成例と同様、各ソースライン SLi (i= l〜N) に対しスイッチング素子としての第 2の MOSトランジスタ SWcが 1個ずつ設けられて いる。しかし、第 1の構成例では、隣接ソースライン間に 1個ずつ第 2の MOSトランジ スタ SWbが挿入されるようにスィッチ回路が構成されるのに対し、本構成例では、各 ソースライン SLiとチャージシェア電圧固定用電源 35との間に 1個ずつ第 2の MOSト ランジスタ SWcが揷入されるようにスィッチ回路が構成される。すなわち本構成例で は、各ソースライン SLiに接続されるべきソースドライバの出力端子は、これら第 2の MOSトランジスタ SWcのいずれ力、 1つを介してチャージシェア電圧固定用電源 35の 正極に接続されている。そして、これら第 2の M〇Sトランジスタ SWcのゲート端子の いずれにもチャージシェア制御信号 Cshが与えられる。
[0093] 上記のような第 2の構成例によっても、第 1の構成例や第 1の実施形態におけるソー スドライバと同様、チャージシェア制御信号 Cshに基づき、チャージシェア期間 Tsh以 外（の有効走査期間）では、データ信号生成部 302で生成されたアナログ電圧信号 d (1)〜(！（N)がバッファ 31を介してデータ信号 S (1)〜S (N)として出力されてソース ライン SL1〜SLNに印加され、チャージシェア期間 Tshでは、データ信号 S (1)〜S ( N)のソースライン SL1〜SLNへの印加が遮断されると共に全ソースライン SL1〜SL Nが互いに短絡される。これに加えて、チャージシェア期間 Tshにおいて各ソースラ イン SLi (i= l〜N)にチャージシェア電圧固定用電源 35の電圧 Eshが与えられる（ 図 14参照）。このため、引き込み電圧 AVdの階調依存性を補償するためにソース電 圧の補正量が表示階調によって異なっても、チャージシェア期間 Tshにおいてチヤ ージシェア電圧を常に同一の電圧 Eshとすることができる。しかも、この第 2の構成例 によれば、チャージシェア期間 Tshにおいて各ソースライン SLi (i= l〜N)には、 1つ の M〇Sトランジスタ SWcのみを介してチャージシェア電圧固定用電源 35の電圧 Es hが与えられる。したがって、チャージシェア期間 Tshにおいて各ソースライン SLiの 電圧を同一の電圧 Eshにする際の時間を短縮することができ、この第 2の構成例は 横筋ムラの発生を抑制する構成として好適である。
[0094] < 3.第 3の実施形態 >
本発明は、表示部 100の上半分と下半分を別個の駆動回路で駆動する方式 (以下 「上下分割駆動方式」）の液晶表示装置にも適用可能である。以下、本発明に係るァ クティブマトリクス基板を使用したこのような液晶表示装置の一例を第 3の実施形態と して説明する。
[0095] 図 15は、本実施形態に係る液晶表示装置の構成を示すブロック図である。この液 晶表示装置のアクティブマトリクス基板 112では、各ソースラインは、中央で電気的に 互いに分離された上部ソースライン SLi (上）と下部ソースライン SLi (下）からなる。こ のアクティブマトリクス基板 112の他の構成は、上記第 1の実施形態におけるァクティ ブマトリクス基板 110と同様である。したがって、このアクティブマトリクス基板 112の画 素回路の構成も、第 1の実施形態におけるアクティブマトリクス基板 110の画素回路と 同様であり、隣接 4画素に相当する部分 101の等価回路は図 5に示す通りである。
[0096] アクティブマトリクス基板 112の各ソースラインが上記のように上下に分離されている ことに対応して、ソースドライバは、上部ソースライン SL1 (上）〜 SLN (上）を駆動す る上部ソースドライバ 300aと、下部ソースライン SL1 (下）〜SLN (下）を駆動する下 部ソースドライバ 300bとからなる。また、ゲートドライバは、上部ソースライン SL1 (上） 〜SLN (上）と交差する M本のゲートライン GL1〜GLMを駆動する上部ゲートドライ バ 400aと、下部ソースライン SL1 (下）〜SLN (下）と交差する M本のゲートライン GL M+1〜GL2Mを駆動する下部ゲートドライバ 400bとからなる。そして、チャージシェア 制御回路は、上部ソースライン SL1 (上）〜SLN (上）と交差する M本のチャージシヱ ァ制御信号線 GshLl〜GshLMにマトリクス基板用チャージシェア制御信号 Gshを 印加する上部 CSH制御回路 500aと、下部ソースライン SL1 (下）〜 SLN (下）と交差 する M本のチャージシェア制御信号線 GshLM+l〜GshL2Mにマトリクス基板用チヤ ージシェア制御信号 Gshを印加する下部 CSH制御回路 500bとからなる。
[0097] また、表示制御回路 200は、ソースドライバに供給されるべきデジタル画像信号とし て、上部ソースドライバ 300aに供給される上部デジタル画像信号 DAaと、下部ソー スドライバ 300bに供給される下部デジタル画像信号 DAbとを生成し、ゲートドライバ に供給されるべきゲートスタートパルス信号として、上部ゲートドライバ 400aに供給さ れる上部ゲートスタートパルス信号 GSPaと、下部ゲートドライバ 400bに供給される 下部ゲートスタートパルス信号 GSPbとを生成する。上部ソースドライバ 300aは、上 部ソースライン SL1 (上）〜SLN (上）に印加すべきデータ信号 Sa (1)〜Sa (N)を上 部デジタル画像信号 DAaを用いて生成し、下部ソースドライバ 300bは、下部ソース ライン SL1 (下）〜SLN (下）に印加すべきデータ信号 Sb (1)〜Sb (N)を下部デジタ ル画像信号 DAbを用いて生成する。上部ゲートドライバ 400aは、ゲートライン GL1 〜GLMに印加すべき走査信号 G (1)〜G (M)を上部ゲートスタートパルス GSPaを 用いて生成し、下部ゲートドライバ 400bは、ゲートライン GLM+1〜GL2Mに印加す べき走查信号 G (M+ 1)〜G (2M)を下部ゲートスタートパルス GSPbを用いて生成 する。この液晶表示装置における上記以外の構成は、第 1の実施形態と同様である ので、同一部分には同一の符号を付して説明を省略する。
[0098] 上記のような構成の液晶表示装置においても、チャージシェア期間 Tshの間は、上 部および下部ソースドライバ 300a， 300bにおけるチャージシェア動作に加え、ァク ティブマトリクス基板 112において各チャージシェア制御信号線 GshLjに接続された チャージシェア TFT12によってソースライン SL1〜SLNが互いに短絡されるので、 上記第 1の実施形態と同様の効果が得られる。
[0099] < 4.第 4の実施形態 >
次に、黒表示期間の挿入 (黒挿入）により表示をインパルス化する方式を採用した 本発明に係る液晶表示装置の一例を、本発明の第 4の実施形態として説明する。本 実施形態に係る液晶表示装置の全体的な構成は、上記第 1の実施形態に係る液晶 表示装置と同様であって図 4に示す通りであり、同一または対応する部分には同一 の参照符号を付すものとし、詳しい説明を省略する。本実施形態ではゲートドライバ の内部構成が上記第 1の実施形態におけるゲートドライバ 400等の通常のゲートドラ ィバと相違する。そこで以下では、本実施形態につきゲートドライバを中心に説明す る。
[0100] 本実施形態におけるゲートドライバは、ゲートスタートパルス信号 GSPおよびゲート クロック信号0〇 と、ゲートドラィバ出カ制御信号0〇£1： = 1， 2，…， q)とに基づき 、各データ信号 S (1)〜S (N)を各画素形成部（の画素容量 Cp)に書き込むために、 デジタル画像信号 DAの各フレーム期間においてゲートライン GL1〜GLMをほぼ 1 水平期間（有効走査期間）ずつ順次選択すると共に、後述の黒挿入のために、表示 制御回路 200からのチャージシェア制御信号 Cshが Hレベルとなる 1水平期間毎の チャージシェア期間 Tshのうち各走査信号線 GLjにっき予め選ばれたチャージシェ ァ期間 Tsh内にぉレ、て所定期間（後述の図 17に示す黒電圧印加パルス Pbに相当 する期間）だけゲートライン GLjを選択する (j =：!〜 2M)。
[0101] 図 16 (A) (B)は、ゲートドライバ 400の一構成例を示すブロック図である。この構成 例によるゲートドライバ 400は、シフトレジスタを含む複数個（q個）の部分回路として のゲートドライバ用 IC (Integrated Circuit)チップ 411， 412,…， 41q力らなる。
[0102] 各ゲートドライバ用 ICチップは、図 16 (B)に示すように、シフトレジスタ 40と、当該シ フトレジスタ 40の各段に対応して設けられた第 1および第 2の ANDゲート 41， 43と、 第 2の ANDゲート 43の出力信号 gl〜gpに基づき走查信号 Gl〜Gpを出力する出 力部 45とを備え、外部からスタートパルス信号 SPi、クロック信号 CKおよび出力制御 信号 OEを受け取る。スタートパルス信号 SPiはシフトレジスタ 40の入力端に与えられ 、シフトレジスタ 40の出力端からは、後続のゲートドライバ用 ICチップに入力されるべ きスタートパルス信号 SPoを出力する。また、第 1の ANDゲート 41のそれぞれにはク ロック信号 CKの論理反転信号が入力され、第 2の ANDゲート 43のそれぞれには出 力制御信号 OEの論理反転信号が入力される。そして、シフトレジスタ 40の各段の出 力信号 Qk (k= l〜p)は、当該段に対応する第 1の ANDゲート 41に入力され、当該 第 1の ANDゲート 41の出力信号は当該段に対応する第 2の ANDゲート 43に入力さ れる。
[0103] 本構成例によるゲートドライバは、図 16 (A)に示すように、上記構成の複数 (q個） のゲートドライバ用 ICチップ 41 1〜41 qが縦続接続されることによって実現される。す なわち、ゲートドライバ用 ICチップ 41：!〜 41q内のシフトレジスタ 40が 1つのシフトレ ジスタを形成するように（以下、このように縦続接続によって形成されるシフトレジスタ を「結合シフトレジスタ」とレ、う）、各ゲートドライバ用 ICチップ内のシフトレジスタの出 力端 (スタートパルス信号 SPoの出力端子）が次のゲートドライバ用 ICチップ内のシ フトレジスタの入力端 (スタートパルス信号 SPiの入力端子）に接続される。ただし、先 頭のゲートドライバ用 ICチップ 411内のシフトレジスタの入力端には、表示制御回路 200からゲートスタートパルス信号 GSPが入力され、最後尾のゲートドライバ用 ICチ ップ 41q内のシフトレジスタの出力端は外部と未接続となっている。また、表示制御回 路 200力 のゲートクロック信号 GCKは、各ゲートドライバ用 ICチップ 411〜41qにク ロック信号 CKとして共通に入力される。一方、表示制御回路 200において生成され るゲートドライバ出力制御信号 GOEは第 1〜第 qのゲートドライバ出力制御信号 GO El〜GOEq力らなり、これらのゲートドライバ出力制御信号 G〇El〜GOEqは、ゲー トドライバ用 ICチップ 411〜41qに出力制御信号 OEとしてそれぞれ個別に入力され る。
[0104] 次に、図 17を参照しつつ上記構成例によるゲートドライバの動作について説明す る。表示制御回路 200は、図 17 (A)に示すように、画素データ書込パルス Pwに対応 する期間 Tspwと 3個の黒電圧印加パルス Pbに対応する期間 Tspbwだけ Hレベル（ アクティブ）となる信号をゲートスタートパルス信号 GSPとして生成すると共に、図 17 ( B)に示すように、 1水平期間（1H)毎に所定期間だけ Hレベルとなるゲートクロック信 号 GCKを生成する。このようなゲートスタートパルス信号 GSPおよびゲートクロック信 号 GCKが図 16 (A)のゲートドライバに入力されると、先頭のゲートドライバ用 ICチッ プ 411のシフトレジスタ 40の初段の出力信号 Q1として、図 17 (C)に示すような信号 が出力される。この出力信号 Q1は、各フレーム期間において、画素データ書込パル ス Pwに対応する 1個のパルス Pqwと、 3個の黒電圧印加パルス Pbに対応する 1個の パルス Pqbwとを含み、これらの 2個のパルス Pqwと Pqbwとの間は所定期間 Thdだ け離れている。このような 2個のパルス Pqwおよび Pqbwがゲートクロック信号 GCKに 従ってゲートドライバ内の結合シフトレジスタを順次転送されていく。それに応じて結 合シフトレジスタの各段から、図 17 (C)に示すような波形の信号力 ^水平走査期間（1 H)ずつ順次ずれて出力される。
また、表示制御回路 200は、既述のように、ゲートドライバを構成するゲートドライバ 用 ICチップ 41：!〜 41qに与えるべきゲートドライバ出力制御信号 GOEl〜G〇Eqを 生成する。ここで、 r番目のゲートドライバ用 ICチップ 41rに与えるべきゲートドライバ 出力制御信号 GOErは、当該ゲートドライバ用 ICチップ 41r内のシフトレジスタ 40の いずれかの段から画素データ書込パルス Pwに対応するパルス Pqwが出力されてい る期間では、画素データ書込パルス Pwの調整のためにゲートクロック信号 GCKのパ ノレス近傍の所定期間 Tadで Hレベルとなることを除き Lレベルとなり、それ以外の期間 では、ゲートクロック信号 GCKが Hレベルから Lレベルに変化した直後の所定期間 T oeだけ Lレベルとなることを除き Hレベルとなる。ただし、この所定期間 Toeは、いず れかのチャージシェア期間 Tshに含まれるように設定される。例えば、先頭のゲートド ライバ用 ICチップ 411には、図 17 (D)に示すようなゲートドライバ出力制御信号 GO Elが与えられる。なお、画素データ書込パルス Pwの調整のためにゲートドライバ出 力制御信号 GOEl〜G〇Eqに含まれるパルス（これは上記所定期間 Tadで Hレベル となることに相当し、以下「書込期間調整パルス」という）は、必要な画素データ書込 パルス Pwに応じて、ゲートクロック信号 GCKの立ち上がりよりも早く立ち上がったり、 ゲートクロック信号 GCKの立ち下がりよりも遅く立ち下がったりする。また、このような 書込期間調整パルスを使用せずに、ゲートクロック信号 GCKのパルスだけで画素デ 一タ書込パルス Pwを調整するようにしてもょレ、。 [0106] 各ゲートドライバ用 ICチップ 41r (r= l〜q)では、上記のようなシフトレジスタ 40各 段の出力信号 Qk (k= l〜p)、ゲートクロック信号 GCKおよびゲートドライバ出力制 御信号 GOErに基づき、第 1および第 2の ANDゲート 41 , 43により、内部走査信号 g ：!〜 gpが生成され、それらの内部走查信号 gl〜gpが出力部 45でレベル変換されて 、ゲートラインに印加すべき走查信号 Gl〜Gpが出力される。これにより、図 17 (E) ( F)に示すように、ゲートライン GL1〜GLMには、順次画素データ書込パルス Pwが 印加されると共に、各ゲートライン GLj (j = l〜2M)では、画素データ書込パルス Pw の印加終了時点（立ち下がり時点）から所定期間 Thdだけ経過した時点で、黒電圧 印加パルス Pbが印加され、その後、 1水平期間（1H)間隔で 2個の黒電圧印加パル ス Pbが印加される。このようにして 3個の黒電圧印加パルス Pbが印加された後は、次 のフレーム期間の画素データ書込パルス Pwが印加されるまで Lレベルが維持される
[0107] 次に図 18を参照しつつ、本実施形態における上記のソースドライバ 300およびゲ ートドライバ 400による表示部 100 (図 4、図 5)の駆動について説明する。表示部 10 0における各画素形成部では、それに含まれる TFT10のゲート端子に接続されるゲ 一トライン GLjに画素データ書込パルス Pwが印加されることにより、当該 TFT10がォ ンし、当該 TFT10のソース端子に接続されるソースライン SLiの電圧がデータ信号 S (i)の値として当該画素形成部に書き込まれる。すなわちソースライン SLiの電圧が画 素容量 Cpに保持される。その後、当該ゲートライン GLjは黒電圧印カロパルス Pbが現 れるまでの期間 Thdは非選択状態となるので、当該画素形成部に書き込まれた電圧 がそのまま保持される。
[0108] 黒電圧印カロパルス Pbは、その非選択状態の期間（以下「画素データ保持期間」と いう） Thdの後のチャージシェア期間 Tshにゲートライン GLjに印加される。既述のよ うにチャージシェア期間 Tshでは、各データ信号 S (i)の値すなわち各ソースライン S Liの電圧は、データ信号 S (i)の直流レベルにほぼ等しくなる（すなわち黒電圧となる )。したがって、当該ゲートライン GLjへの黒電圧印加パルス Pbの印加により、当該画 素形成部の画素容量 Cpに保持される電圧は、黒表示に対応する電圧（黒電圧）に 向かって変化する。し力し、黒電圧印加パルス Pbのパルス幅は短いので、画素容量 Cpにおける保持電圧を確実に黒電圧にするために、図 18 (D) (E)に示すように、各 フレーム期間において 1水平走査期間（1H)間隔で 3個の黒電圧印加パルス Pbが続 けて当該ゲートライン GLjに印加される。これにより、当該ゲートライン GLjに接続され る画素形成部によって形成される画素の輝度（画素容量での保持電圧によって決ま る透過光量) L (j, i)は、図 18 (H)に示すように変化する。
[0109] したがって、各ゲートライン GLjに接続される画素形成部に対応する 1表示ラインに おいて、画素データ保持期間 Thdではデジタル画像信号 DAに基づく表示が行われ 、その後に上記 3個の黒電圧印加パルス Pbが印加されてから次に当該ゲートライン GLjに画素データ書込パルス Pwが印加される時点までの期間 Tbkでは黒表示が行 われる。このようにして、黒表示の行われる期間（以下「黒表示期間」という) Tbkが各 フレーム期間に揷入されることにより、液晶表示装置による表示のインパルス化が行 われる。
[0110] 図 18 (D) (E)からもわかるように、画素データ書込パルス Pwの現れる時点は走査 信号 G (j)毎に 1水平走査期間（1H)ずつずれているので、黒電圧印力 Qパルス Pbの 現れる時点も走査信号 G (j)毎に 1水平走査期間（1H)ずつずれている。したがって 、黒表示期間 Tbkも 1表示ライン毎に 1水平走査期間（1H)ずつずれて、全ての表示 ラインにつき同じ長さの黒挿入が行われる。このようにして、画素データ書込のための 画素容量 Cpでの充電期間を短縮することなぐ十分な黒挿入期間が確保される。ま た、黒挿入のためにソースドライバ 300等の動作速度を上げる必要もない。
[0111] 上記第 4の実施形態では、図 18 (D)〜（G)に示すように、画素データ書込パルス P wと黒電圧印カロパルス Pbとが時間的に重なっている。例えば、走査信号 G (j + m)の 画素データ書込パルス Pwが走查信号 G (j)の黒電圧印カロパルス Pbと時間的に重な つており、走查信号 G (j + m+ 1)の画素データ書込パルス Pwが走查信号 G (j)およ び G (j + 1)の黒電圧印加パルス Pbと時間的に重なっている。ここで、 1フレーム期間 において各走查信号 G (j) (j = l， 2,…， 2M)に含まれる黒電圧印カロパルス Pbの個 数 (以下「1フレーム当たりの黒電圧印加パルス数」という）を増やすと、画素データ書 込パルス Pwと時間的に重なる黒電圧印加パルス Pbの個数も増える。これによりァク ティブマトリクス基板 100上のゲートライン GL1〜GL2Mのうち同時に Hレベルとなる ゲートラインの本数が増えるので、当該 Hレベルを与えるための電源の負荷が増大 することになり、画素データ書込ノ^レス Pwおよび黒電圧印カロパルス Pbの波形が鈍る 。黒電圧印加パルス Pbの時間幅は画素データ書込パルス Pwの時間幅に比べて格 段に短いので、この波形鈍りは主として黒電圧印カロパルス Pbに影響する。図 18 (H) からわかるように、 1フレーム当たりの黒電圧印カロパルス数を 1から増やしていくと、黒 表示期間 Tbkにおいて画素の輝度がより十分な黒レベルとなる力 上記のように黒 電圧印加パルスの波形鈍りの影響も大きくなるので、 1フレーム当たりの黒電圧印加 パルス数を所定個数以上増やすと、黒表示期間 Tbkにおいて画素の輝度を十分な 黒レベルとすることができなくなる。また、近年、アクティブマトリクス基板を使用した表 示装置において、解像度の向上や、フレーム周波数を高めて補間画像の画素デー タを画素形成部に書き込むような動画視認性改善技術が求められており、このような 状況下では、画素データ書込パルス Pwと黒電圧印加パルス Pbとの時間的な重なり による画素データ書込ノ^レス Pwの波形鈍りが、画素データの書込不足（画素容量の 充電不足）につながる虞もある。
[0112] そこで、図 19に示すように、画素データ書込パルス Pwと黒電圧印加パルス Pbとが 時間的に重ならないような走査信号 G (1)〜G (2M)がアクティブマトリクス基板 100 上のゲートライン GL1〜GL2Mにそれぞれ印加される構成とするのが好ましい。上 記第 4の実施形態（図 18参照）とは異なり、図 19に示す例では、各走査信号 G (k) (k = 1〜2M)における画素データ書込パルス Pwは、いずれの走査信号における黒電 圧印加パルスとも時間的に重なることがなレ、（図 19 (D)〜（G) )。ゲートドライバをこ のような走査信号 G (1)〜G (2M)が出力される構成とすることにより、同時に Hレべ ルとなるゲートラインの本数（同時に Hレベルとなる走查信号の個数）が少なくなる。 その結果、黒表示期間 Tbkにおいて画素の輝度を十分な黒レベルとしつつ、画素デ 一タ書込パルス Pwの波形鈍りによる画素容量の充電不足を抑制することができる。
[0113] < 5ノ変形例 >
上記第 1の実施形態では、チャージシェア用のスイッチング素子として、ソースドライ バの出力部 304に M〇Sトランジスタ SWbが設けられると共に（図 7)、アクティブマトリ タス基板 110にチャージシェア TFT12が設けられている（図 4、図 5)。し力、し、チヤ一 ジシェア期間 Tsh内にソースライン SLiの電位をデータ信号 S (i)の直流レベル VSdc に等しい中間電位に到達させることができるのであれば、ソースドライバの出力部 30 4におけるチャージシェア用のスイッチング素子（MOSトランジスタ SWb)を省略して あよい。
[0114] また、上記第 1〜第 4の実施形態におけるアクティブマトリクス基板では、各ゲートラ イン GLjに沿ってチャージシェア制御信号線 GshLjが配設されており (j = l， 2,■· - , 2M)、各ソースライン SLiにっき、ゲートラインの本数（2M)に等しい個数のチャージ シェア TFT12が設けられている（i= l， 2,…， N) (図 4、図 5等）。しかし、本発明は このような構成に限定されものではなぐチャージシェア期間 Tsh内に、各ソースライ ンの電位をデータ信号 S (i)の直流レベル VSdcに等しい中間電位またはチャージシ エア電圧固定用電源 35の電位 Eshに到達させることができるようにすればよい。
[0115] 例えば、図 4および図 5に示す第 1の実施形態の構成に代えて、図 20および図 21 に示すように、ゲートライン GLjの 1本おきにチャージシェア制御信号線を配設し、各 ソースライン SLiにっき、ゲートラインの本数（2M)の 1/2に等しレ、個数（M個）のチ ヤージシェア TFT12を設けるようにしてもよレ、。ここで、図 21は、図 20に示す液晶表 示装置のアクティブマトリクス基板 114の一部（4画素に相当する部分） 104の等価回 路を示す回路図である。
[0116] また、図 4および図 5に示す第 1の実施形態の構成に代えて、図 22および図 23に 示すように、ソースライン SL1〜SLNの両端部にのみチャージシェア制御信号線 Gs hLa, GshLbを配設し、各ソースライン SLiの一端と他端に 1個ずつチャージシェア T FT12を設けるようにしてもよレ、。ここで、図 23は、図 22に示す液晶表示装置のァク ティブマトリクス基板 116の一部（2画素列に相当する部分） 106の等価回路を示す 回路図である。
[0117] ところで、チャージシェア期間 Tsh内に各ソースラインの電位を上記の中間電位 VS dcまたは固定電位 Eshに到達させるのに必要なチャージシェア TFT12の個数は、ソ ースラインの配線抵抗および配線容量や確保可能なチャージシェア期間 Tshの長さ に依存し、これらは表示装置の画面サイズ (これはアクティブマトリクス基板のサイズ に相当）や解像度等によって決まる。したがって、一般的には、このような画面サイズ や解像度等に応じて、各ソースライン SLiについて設けるべきチャージシェア TFT12 の適切な個数を決定し、その個数のチャージシェア TFT12をソースライン SLiの延 びる方向に略均等に配置すればよい。そして、その個数に応じた本数のチャージシ エア制御信号線を配設し、それらのチャージシェア制御信号線によって全てのチヤ一 ジシェア TFT12をチャージシェア期間 Tshはオン状態とすることができるように構成 されていればよい。このような構成によれば、各ソースラインに充電された電荷を、チ ヤージシェア期間 Tshにおレ、て、アクティブマトリクス基板全体で均等にかつ短時間 で隣接ソースラインに移動させることができる。これにより、各ソースラインの電位をァ クティブマトリクス基板全体で均等にかつ短時間で中間電位 (ソースセンター電位) V Sdcに到達させることができる。その結果、表示装置の大型化や高解像度化が進み 駆動周波数が上昇しても、画素容量における充電量の差や充電不足による表示品 質の低下を抑制することができる。
[0118] なお、上記第 1〜第 4の実施形態ではドット反転駆動方式が採用されているが、本 発明は、これに限定されるものではなぐ 2以上の所定数のソースライン毎にデータ信 号の極性が反転するように構成されていれば、他の駆動方式の表示装置にも適用可 能である。例えば、 2本のソースライン毎にデータ信号の極性の反転する構成のァク ティブマトリクス型の表示装置についても、チャージシェア方式の採用により消費電力 を低減しつつ、本発明を適用することにより、画素容量における充電量の差や充電 不足による表示品質の低下を抑制することができる。
[0119] また、上記第 1〜第 4の実施形態では、ソースドライバ 300の出力バッファ 31として 電圧ホロワが使用されており、この電圧ホロヮを動作させるにはバイアス電圧の供給 が必要である。しかし、出力バッファ 31としての電圧ホロヮは、バイアス電圧を供給さ れている間は、ソースライン SLiを駆動していない場合であっても内部電流により電力 を消費する。したがって、各出力バッファ 31とソースライン SLiとの電気的接続が遮断 されるチャージシェア期間 Tshでは、各出力バッファ 31へのバイアス電圧の供給を停 止して内部電流が流れないようにするのが好ましレ、。図 24は、このためのソースドライ バの出力部 304の構成例を示す回路図である。
[0120] 図 25は、図 24の構成で使用される出力バッファ 32の構成例を示す回路図である。 なお、他の構成の出力部においても図 25の構成の出力バッファの使用が可能であ る。図 25に示すように、出力バッファ 32は、定電流源として機能すべき Nチャネル型 MOSトランジスタ（以下「Nchトランジスタ」と略記する） Q1を有する第 1の差動増幅 器 321と、定電流源として機能すべき Pチャネル型 M〇Sトランジスタ（以下「Pchトラ ンジスタ」と略記する） Q2を有する第 2の差動増幅器 322と、 Pchトランジスタ Q3と Nc hトランジスタ Q4からなるプッシュプル形式の出力回路 323とから構成されており、非 反転入力端子 Tinと、反転入力端子 TinRと、出力端子 Toutと、 Nchトランジスタ Q1 のゲート端子に接続された第 1のバイアス用端子 Tblと、 Pchトランジスタ Q2のゲート 端子に接続された第 2のバイアス用端子 Tb2とを有してレ、る。そして出力端子 Tout が反転入力端子 TinRに直接に接続されており、この出力バッファ 32は、第 1のバイ ァス用端子 Tblに所定の第 1バイアス電圧 Vbalを、第 2のバイアス用端子 Tb2に所 定の第 2バイアス電圧 Vba2をそれぞれ与えられると、電圧ホロワとして動作する。一 方、第 1のバイアス用端子 Tblに接地電位 VSSを、第 2のバイアス用端子 Tb2に電 源電圧 VDDをそれぞれ与えられた場合には、 Nchトランジスタ Q1および Pchトラン ジスタ Q2がオフ状態となり、出力回路 323の Pchトランジスタ Q3には電源電圧 VDD に略等しい電圧が与えられ、 Nchトランジスタ Q4には接地電位 VSSに略等しい電圧 が与えられる。これによつて出力回路 323の Pchトランジスタ Q3および Nchトランジス タ Q4もオフ状態となる。これは、出力バッファ 32が休止状態となることを意味し、この 休止状態では、出力バッファ 32の内部には電流が流れず、その出力は高インピーダ ンス状態となる。
図 24の構成例では、上記実施形態とは異なり、第 1の MOSトランジスタ SWaおよ びインバータ 33が削除され、各出力バッファ 32の出力端 Toutはソースドライバ 300 の出力端子に直接に接続されている。一方、この構成例では、第 1および第 2の切換 スィッチ 37， 38と、各出力バッファ 32の第 1のバイアス用端子 Tblを第 1の切換スィ ツチ 37に接続するための第 1のバイアスライン Lblと、各出力バッファ 32の第 2のバ ィァス用端子 Tb2を第 2の切換スィッチ 38に接続するための第 2のバイアスライン Lb 2とを備えている。なお、各出力バッファ 32の入力端としての非反転入力端子 Tinに は内部データ信号 d (i)が与えられる。第 1の切換スィッチ 37は、第 1のバイアスライン Lblに与えるべき電圧をチャージシェア制御信号 Cshに基づき切り替えるためのスィ ツチである。この第 1の切換スィッチ 37により、第 1のバイアスライン Lblには、チヤ一 ジシェア制御信号 Cshが Lレベルのときに第 1バイアス電圧 Vbalが与えられ、 Hレべ ルのときに接地電位 VSSが与えられる。第 2の切換スィッチ 38は、第 2のバイアスライ ン Lb2に与えるべき電圧をチャージシェア制御信号 Cshに基づき切り替えるためのス イッチである。この第 2の切換スィッチ 38により、第 2のバイアスライン Lb2には、チヤ ージシェア制御信号 Csh力 レベルのときに第 2バイアス電圧 Vba2が与えられ、 Hレ ベルのときに電源電圧 VDDが与えられる。これにより、各出力バッファ 32は、チヤ一 ジシェア制御信号 Csh力 レベルのときには電圧ホロワとして動作し、 Hレベルのとき に休止状態となる。このように第 1および第 2の切換スィッチ 37， 38は各出力バッファ 32の休止制御部として機能する。図 24に示すソースドライバの出力部の他の構成は 、図 14に示すソースドライバの出力部 304と同様であるので、同一部分には同一の 参照符号を付して説明を省略する。なお、第 1および第 2バイアス電圧 Vbal, Vba2 の生成のための構成についても、従来と同様であるので説明を省略する。
[0122] 上記のような構成によれば、チャージシェア期間 Tsh以外の期間では、チャージシ エア制御信号 Cshが Lレベルとなるので、各内部データ信号 d (i)は出力バッファ 32を 介しデータ信号 S (i)としてソースライン SLiに印加される（i= l〜N)。一方、チャージ シェア期間 Tshでは、チャージシェア制御信号 Cshが Hレベルとなるので、出力バッ ファ 32は休止状態であってその出力は高インピーダンス状態となり、各ソースライン S Liには、第 2の MOSトランジスタ SWcを介して、（データ信号 S (i)の直流レベル VSd cに相当する）固定電圧 Eshが与えられる。このようにして上記実施形態と同様の機 能を実現しつつ、チャージシェア期間 Tshにおいて各出力バッファを休止状態とする ことによりソースドライバ 300の消費電力を削減することができる。
[0123] なお、出力バッファ 32の構成は、図 25の構成に限定されるものではなぐバイアス 電圧の切換によって内部電流を低減または遮断して休止状態とできるものであれば よい。また、出力バッファ 32の出力が休止状態において高インピーダンス状態になら ない構成の場合には、図 14に示す構成と同様に、第 1の MOSトランジスタ SWaを各 出力バッファ 32とソースドライバの出力端子との間に介揷してもよい。さらに、図 24に 示す構成において、各ソースライン SLi (i= l〜N)とチャージシェア電圧固定用電源 35との間に挿入される第 2の MOSトランジスタ SWcおよび当該チャージシェア電圧 固定用電源 35を省略してもよい。ただし、既述のように、表示における横筋ムラの発 生を抑制するという観点からは図 24に示す構成が好ましい。
[0124] < 6.テレビジョン受信機への適用 >
次に、本発明に係るアクティブマトリクス基板をテレビジョン受信機に使用した例に ついて説明する。図 26は、テレビジョン受信機用の表示装置 800の構成を示すプロ ック図である。この表示装置 800は、 YZC分離回路 80と、ビデオクロマ回路 81と、 A /Dコンバータ 82と、液晶コントローラ 83と、液晶パネル 84と、バックライト駆動回路 8 5と、ノ ックライト 86と、マイコン（マイクロコンピュータ） 87と、階調回路 88とを備えて いる。
[0125] 上記液晶パネル 84は、本発明に係るアクティブマトリクス基板を使用した表示部と、 その表示部を駆動するためのソースドライバ、ゲートドライバおよびチャージシェア制 御回路を含んでおり、その具体的な構成については、本発明の各実施形態や各変 形例につき説明した何れの構成であってもよレ、（図 4、図 5、図 15、図 20〜23参照）
[0126] 上記構成の表示装置 800では、まず、テレビジョン信号としての複合カラー映像信 号 Scvが外部力 Y/C分離回路 80に入力され、そこで輝度信号と色信号に分離さ れる。これらの輝度信号と色信号は、ビデオクロマ回路 81にて光の 3原色に対応する アナログ RGB信号に変換され、さらに、このアナログ RGB信号は A/Dコンバータ 8 2により、デジタル RGB信号に変換される。このデジタル RGB信号は液晶コントロー ラ 83に入力される。また、 Y/C分離回路 80では、外部から入力された複合カラー映 像信号 Scvから水平および垂直同期信号も取り出され、これらの同期信号もマイコン 87を介して液晶コントローラ 83に入力される。
[0127] 液晶パネル 84には、液晶コントローラ 83からデジタル RGB信号力 上記同期信号 に基づくタイミング信号と共に所定のタイミングで入力される。また、階調回路 88では 、カラー表示の 3原色 R, G, Bそれぞれの階調電圧が生成され、それらの階調電圧 も液晶パネル 84に供給される。液晶パネル 84では、これらの RGB信号、タイミング 信号および階調電圧に基づき内部のソースドライバやゲートドライバ等により駆動用 信号 (データ信号、走査信号、チャージシェア制御信号等）が生成され、それらの駆 動用信号に基づきに（アクティブマトリクス基板を使用した）内部の表示部にカラー画 像が表示される。なお、この液晶パネル 84によって画像を表示するには、液晶パネ ノレ 84の後方から光を照射する必要があり、この表示装置 800では、マイコン 87の制 御の下にバックライト駆動回路 85がバックライト 86を駆動することにより、液晶パネル 84の裏面に光が照射される。
[0128] 上記の処理を含め、システム全体の制御はマイコン 87が行う。なお、外部から入力 される映像信号 (複合カラー映像信号)としては、テレビジョン放送に基づく映像信号 のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給さ れる映像信号なども使用可能であり、この表示装置 800では、様々な映像信号に基 づいた画像表示が可能である。
[0129] 上記構成の表示装置 800でテレビジョン放送に基づく画像を表示する場合には、 図 27に示すように、当該表示装置 800にチューナ部 90が接続される。このチューナ 部 90は、アンテナ (不図示）で受信した受信波（高周波信号)の中から受信すべきチ ヤンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波す ることによってテレビジョン信号としての複合カラー映像信号 Scvを取り出す。この複 合力ラー映像信号 Scvは、既述のように表示装置 800に入力され、この複合カラー映 像信号 Scvに基づく画像が当該表示装置 800によって表示される。
[0130] 図 28は、上記構成の表示装置をテレビジョン受信機とするときの機械的構成の一 例を示す分解斜視図である。図 28に示した例では、テレビジョン受信機は、その構 成要素として、上記表示装置 800の他に第 1筐体 801および第 2筐体 806を有して おり、表示装置 800を第 1筐体 801と第 2筐体 806とで包み込むようにして挟持した 構成となっている。第 1筐体 801には、表示装置 800で表示される画像を透過させる 開口部 801aが形成されている。また、第 2筐体 806は、表示装置 800の背面側を覆 うものであり、当該表示装置 800を操作するための操作用回路 805が設けられると共 に、下方に支持用部材 808が取り付けられている。
[0131] 以上のようなテレビジョン受信機によれば、液晶パネル 84内のアクティブマトリクス 基板において各ソースライン SLiにっき多数のチャージシェア TFT12が設けられて いるので、表示装置の大型化や高解像度化が進み駆動周波数が上昇しても、画素 容量における充電量の差や充電不足を抑制して良好な画像表示を行うことができる
産業上の利用可能性
本発明は、アクティブマトリクス基板またはそれを備えた表示装置に適用されるもの であって、特に、アクティブマトリクス型の液晶表示装置およびそれに使用されるァク ティブマトリクス基板に適してレ、る。

Claims

請求の範囲
[1] 複数のデータ信号線と、
前記複数のデータ信号線と交差する複数の走査信号線と、
前記複数のデータ信号線と前記複数の走査信号線との各交差点に対応して設け られ、対応する交差点を通過する走查信号線によってオンおよびオフされる画素スィ ツチング素子と、
前記画素スイッチング素子に対応する交差点を通過するデータ信号線に前記画素 スィッチング素子を介して接続された画素電極と、
前記複数のデータ信号線のそれぞれにっき当該データ信号線の延びる方向に 2 以上の所定数ずつ設けられたチャージシェア用スイッチング素子であって、オン状態 のときに前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に短絡 されるように前記複数のデータ信号線に接続されたチャージシェア用スイッチング素 子と、
前記チャージシェア用スイッチング素子をオンおよびオフするためのチャージシヱ ァ用制御信号線と
を備えることを特徴とするアクティブマトリクス基板。
[2] 前記複数のデータ信号線のそれぞれは、互いに電気的に分離された第 1および第 2の信号線からなり、
前記チャージシェア用スイッチング素子は、前記第 1および第 2の信号線のそれぞ れにっき前記データ信号線の延びる方向に 2以上の所定数ずつ設けられていること を特徴とする、請求項 1に記載のアクティブマトリクス基板。
[3] 前記チャージシェア用スイッチング素子は、前記データ信号線の延びる方向に略 均等間隔で配置されていることを特徴とする、請求項 1に記載のアクティブマトリクス 基板。
[4] 前記チャージシェア用制御信号線は、前記複数の走査信号線にそれぞれ沿って 配置された複数の制御信号線を含み、
前記チャージシェア用スイッチング素子は、前記複数のデータ信号線のそれぞれ にっき前記複数の制御信号線に対応して設けられた複数のスイッチング素子を含み 前記複数のスイッチング素子のそれぞれは、対応する制御信号線によってオンおよ びオフされることを特徴とする、請求項 1に記載のアクティブマトリクス基板。
[5] 前記チャージシェア用スイッチング素子は、前記複数のデータ信号線の一端近傍 に配置されたスィッチング素子群と、前記複数のデータ信号線の他端近傍に配置さ れたスイッチング素子群とからなることを特徴とする、請求項 1に記載のアクティブマト リクス基板。
[6] 前記チャージシェア用制御信号線は、非表示領域にぉレ、て前記複数のデータ信 号線と交差するように配置された非表示領域制御信号線を含み、
前記チャージシェア用スィッチング素子は、非表示領域に配置され前記非表示領 域制御信号線によってオンおよびオフされるスイッチング素子群を含むことを特徴と する、請求項 1に記載のアクティブマトリクス基板。
[7] 前記画素電極は、前記チャージシェア用制御信号線に重なるように配置されている ことを特徴とする、請求項 1に記載のアクティブマトリクス基板。
[8] 前記チャージシェア用スイッチング素子を前記データ信号線に接続する電極部は
、前記チャージシェア用制御信号線に重ならないように配置されていることを特徴と する、請求項 1に記載のアクティブマトリクス基板。
[9] 前記チャージシェア用スイッチング素子と、前記チャージシェア用スイッチング素子 がオン状態のときに短絡させる 2つの隣接データ信号線とを接続するための配線距 離は、互いに等しいことを特徴とする、請求項 1に記載のアクティブマトリクス基板。
[10] 請求項 1から 9までのいずれ力 1項に記載のアクティブマトリクス基板と、
前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当 該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動回路と、 表示すべき画像を表す複数のデータ信号を、所定数のデータ信号線毎に極性が 反転すると共に所定数の水平期間毎に極性が反転する電圧信号として生成し、当該 複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と 前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に 1水平期間 毎に所定のチャージシェア期間だけ短絡されるように、前記チャージシェア制御信号 線に与えるべきチャージシェア制御信号を生成するチャージシェア制御信号生成回 路と
を備えることを特徴とする表示装置。
[11] 前記データ信号線駆動回路は、 2以上の所定数の水平期間毎に電圧極性が反転 するように前記複数のデータ信号を生成することを特徴とする、請求項 10に記載の 表示装置。
[12] 前記データ信号線駆動回路は、 1水平期間毎に前記チャージシェア期間は、前記 複数のデータ信号線への前記複数のデータ信号の印加を遮断すると共に前記複数 のデータ信号線を互いに短絡するスィッチ回路を含むことを特徴とする、請求項 10 に記載の表示装置。
[13] 前記データ信号線駆動回路は、前記スィッチ回路によって前記複数のデータ信号 線が互いに短絡されている時に前記複数のデータ信号線に固定電圧を与えることを 特徴とする、請求項 10に記載の表示装置。
[14] 前記固定電圧の値は、前記データ信号の最小値と最大値との間の中央値であるこ とを特徴とする、請求項 13に記載の表示装置。
[15] 前記複数のデータ信号の直流レベルは、黒表示に対応し、
前記走査信号線駆動回路は、前記複数の走査信号線のそれぞれは各フレーム期 間において少なくとも 1回は前記チャージシェア期間以外の期間である有効走査期 間で選択状態となり、当該有効走査期間で選択状態となった走査信号線は当該選 択状態から非選択状態に変化する時点から所定の画素値保持期間が経過した後で あって次のフレーム期間における有効走査期間で選択状態となる前に少なくとも 1回 は前記チャージシェア期間で選択状態となるように、前記複数の走査信号線を選択 的に駆動することを特徴とする、請求項 10に記載の表示装置。
[16] 前記走査信号線駆動回路は、前記有効走査期間で選択状態となった走査信号線 を、当該選択状態から非選択状態に変化する時点から前記画素値保持期間が経過 した後であって次のフレーム期間における有効走査期間で選択状態となる前に、複 数回、前記チャージシェア期間で選択状態とすることを特徴とする、請求項 15に記 載の表示装置。
[17] 前記複数の走査信号線のそれぞれが前記有効走査期間で選択状態となる期間は 、前記チャージシェア期間におレ、て前記複数の走査信号線のレ、ずれかが選択状態 となる期間と重ならないことを特徴とする、請求項 16に記載の表示装置。
[18] 前記データ信号線駆動回路は、
前記複数のデータ信号線に印加すべき前記複数のデータ信号を出力する複数 のノ ッファと、
前記チャージシェア期間において前記複数のバッファを休止させる休止制御部と を含むことを特徴とする、請求項 10に記載の表示装置。
[19] 請求項 10に記載の表示装置を備えたことを特徴とするテレビジョン受信機。
[20] 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と 、前記複数のデータ信号線と前記複数の走査信号線との各交差点に対応して設け られ、対応する交差点を通過する走査信号線によってオンおよびオフされる画素スィ ツチング素子と、前記画素スイッチング素子に対応する交差点を通過するデータ信 号線に前記画素スイッチング素子を介して接続された画素電極とを含むアクティブマ トリタス基板の駆動方法であって、
前記複数の走査信号線を選択的に駆動するための複数の走査信号を生成し、当 該複数の走査信号を前記複数の走査信号線に印加する走査信号線駆動ステップと 表示すべき画像を表す複数のデータ信号を、所定数のデータ信号線毎に極性が 反転すると共に所定数の水平期間毎に極性が反転する電圧信号として生成し、当該 複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動ステツ プと、
前記複数のデータ信号線のそれぞれを他の隣接するデータ信号線に 1水平期間 毎に短絡させるチャージシェアステップとを備え、
前記アクティブマトリクス基板は、
前記複数のデータ信号線のそれぞれにっき当該データ信号線の延びる方向に 2 以上の所定数ずつ設けられたチャージシェア用スイッチング素子であって、オン状態 のときに前記複数のデータ信号線のそれぞれが他の隣接するデータ信号線に短絡 されるように前記複数のデータ信号線に接続されたチャージシェア用スイッチング素 子と、
前記チャージシェア用スイッチング素子をオンおよびオフするためのチャージシヱ ァ用制御信号線とを更に含み、
前記チャージシェアステップでは、 1水平期間毎に所定期間だけ前記チャージシェ ァ用スイッチング素子をオンするための信号を前記チャージシェア用制御信号線に 与えることにより、前記複数のデータ信号線のそれぞれが他の隣接するデータ信号 線に短絡されることを特徴とする駆動方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090262049A1 (en) * 2008-04-17 2009-10-22 Young-Soo Yoon Organic light-emitting substrate, method of manufacturing the same, and organic light-emitting display device having the same
EP2178073A1 (en) * 2008-10-17 2010-04-21 Samsung Mobile Display Co., Ltd. Organic light emitting display
EP2264688A1 (en) * 2008-04-11 2010-12-22 Sharp Kabushiki Kaisha Drive circuit of display unit and display unit
US8228273B2 (en) 2006-08-02 2012-07-24 Sharp Kabushiki Kaisha Active matrix substrate and display device having the same
KR20160035142A (ko) * 2014-09-22 2016-03-31 엘지디스플레이 주식회사 액정표시장치와 이의 구동방법

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2261885A4 (en) * 2008-04-11 2011-08-24 Sharp Kk DISPLAY DEVICE AND DISPLAY DEVICE CONTROL METHOD
TWI497475B (zh) * 2009-06-12 2015-08-21 Himax Tech Ltd 源極驅動器及其驅動方法
US8681080B2 (en) * 2009-09-30 2014-03-25 Sharp Kabushiki Kaisha Liquid crystal display device
TWI471643B (zh) * 2011-07-12 2015-02-01 Innolux Corp 影像顯示系統及其製造方法
WO2013018637A1 (ja) * 2011-08-02 2013-02-07 シャープ株式会社 液晶表示装置
US8582380B2 (en) 2011-12-21 2013-11-12 Micron Technology, Inc. Systems, circuits, and methods for charge sharing
US8861285B2 (en) 2012-02-09 2014-10-14 Micron Technology, Inc. Apparatuses and methods for line charge sharing
KR102127902B1 (ko) * 2013-10-14 2020-06-30 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 구동 방법
CN103680454A (zh) * 2013-12-20 2014-03-26 深圳市华星光电技术有限公司 显示装置及显示驱动方法
CN103927962B (zh) * 2013-12-31 2017-02-08 厦门天马微电子有限公司 一种显示装置的驱动电路及其驱动方法
WO2016002424A1 (ja) * 2014-07-04 2016-01-07 シャープ株式会社 液晶表示装置
CN104952409B (zh) * 2015-07-07 2018-12-28 京东方科技集团股份有限公司 栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
KR20170044809A (ko) * 2015-10-15 2017-04-26 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
CN105206246B (zh) * 2015-10-31 2018-05-11 武汉华星光电技术有限公司 扫描驱动电路及具有该电路的液晶显示装置
KR102433746B1 (ko) 2015-12-30 2022-08-17 엘지디스플레이 주식회사 게이트 드라이브 ic와 이를 포함한 표시장치
CN108181745B (zh) * 2018-02-08 2020-08-25 京东方科技集团股份有限公司 一种液晶移相器、移相方法及其制作方法
CN108877683A (zh) * 2018-07-25 2018-11-23 京东方科技集团股份有限公司 栅极驱动电路及驱动方法、显示装置、阵列基板制造方法
US11900896B2 (en) * 2021-11-03 2024-02-13 Novatek Microelectronics Corp. Source driver and related control method

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61228491A (ja) * 1985-04-02 1986-10-11 株式会社日立製作所 表示装置
JPH0843795A (ja) 1994-07-28 1996-02-16 Nec Corp 液晶表示装置
JPH09152625A (ja) 1995-08-11 1997-06-10 Sharp Corp 透過型液晶表示装置およびその製造方法
JPH09243998A (ja) 1996-03-13 1997-09-19 Toshiba Corp 表示装置
JPH1130975A (ja) * 1997-05-13 1999-02-02 Oki Electric Ind Co Ltd 液晶表示装置の駆動回路及びその駆動方法
JP2000148098A (ja) * 1998-11-13 2000-05-26 Ind Technol Res Inst 液晶ディスプレーの周辺回路
JP2002062855A (ja) * 2000-08-22 2002-02-28 Texas Instr Japan Ltd 液晶表示装置の駆動方法
JP2002268613A (ja) 2001-02-26 2002-09-20 Samsung Electronics Co Ltd 液晶表示装置及びその駆動方法
JP2003302951A (ja) * 2002-02-08 2003-10-24 Sharp Corp 表示装置ならびにその駆動回路および駆動方法
JP2004061590A (ja) 2002-07-25 2004-02-26 Nec Lcd Technologies Ltd 液晶表示装置及びその駆動方法
JP2004334171A (ja) * 2003-04-30 2004-11-25 Hannstar Display Corp 液晶表示パネルおよび液晶表示装置並びに駆動方法
JP2006072078A (ja) * 2004-09-03 2006-03-16 Mitsubishi Electric Corp 液晶表示装置及びその駆動方法
JP2007025691A (ja) * 2005-07-18 2007-02-01 Samsung Electronics Co Ltd 液晶表示装置及びその駆動方法
JP2007041548A (ja) * 2005-08-02 2007-02-15 Lg Philips Lcd Co Ltd データ供給方法、液晶表示装置及びその駆動方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3026392C2 (de) * 1980-02-26 1985-08-22 Sharp K.K., Osaka Anzeigevorrichtung mit einem elektrolumineszenten Dünnschichtelement zur Bilddarstellung
KR970011972A (ko) * 1995-08-11 1997-03-29 쯔지 하루오 투과형 액정 표시 장치 및 그 제조 방법
US7304632B2 (en) * 1997-05-13 2007-12-04 Oki Electric Industry Co., Ltd. Liquid-crystal display driving circuit and method
JPH11326957A (ja) * 1998-03-20 1999-11-26 Toshiba Corp 液晶表示装置
JP3734629B2 (ja) 1998-10-15 2006-01-11 インターナショナル・ビジネス・マシーンズ・コーポレーション 表示装置
JP2000267141A (ja) 1999-03-19 2000-09-29 Fujitsu Ltd 液晶表示装置及び液晶表示装置の駆動方法
JP3556150B2 (ja) 1999-06-15 2004-08-18 シャープ株式会社 液晶表示方法および液晶表示装置
KR100901218B1 (ko) * 2000-09-11 2009-06-05 치 메이 옵토일렉트로닉스 코포레이션 매트릭스 디스플레이 디바이스
CN100433119C (zh) * 2001-02-05 2008-11-12 松下电器产业株式会社 液晶显示装置及其驱动方法
JP3534086B2 (ja) 2001-04-27 2004-06-07 松下電器産業株式会社 液晶表示装置の駆動方法
KR100852036B1 (ko) 2001-05-31 2008-08-13 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 액정 표시 소자의 구동 방법 및 이것을 이용한 액정 표시장치
JP4602608B2 (ja) 2001-08-28 2010-12-22 株式会社日立製作所 表示装置
JP2003255912A (ja) 2002-03-05 2003-09-10 Seiko Epson Corp 電気光学装置、それを用いた電子機器および電気光学装置の駆動方法
KR20030084020A (ko) 2002-04-24 2003-11-01 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
JP3901048B2 (ja) * 2002-07-24 2007-04-04 日本ビクター株式会社 アクティブマトリクス型液晶表示装置
JP2004264476A (ja) * 2003-02-28 2004-09-24 Sharp Corp 表示装置およびその駆動方法
JP4401090B2 (ja) 2003-03-14 2010-01-20 パナソニック株式会社 表示装置およびその駆動方法
US7505019B2 (en) * 2003-06-10 2009-03-17 Oki Semiconductor Co., Ltd. Drive circuit
JP2005012911A (ja) 2003-06-19 2005-01-13 Sumitomo Electric Ind Ltd 極低温ケーブルの端末構造
JP4124092B2 (ja) * 2003-10-16 2008-07-23 沖電気工業株式会社 液晶表示装置の駆動回路
JP2005196133A (ja) * 2003-12-08 2005-07-21 Renesas Technology Corp 表示用駆動回路
JP3942595B2 (ja) * 2004-01-13 2007-07-11 沖電気工業株式会社 液晶パネルの駆動回路
KR101018755B1 (ko) * 2004-03-31 2011-03-04 삼성전자주식회사 액정 표시 장치
US20060001528A1 (en) * 2004-07-01 2006-01-05 Zvi Nitzan Battery-assisted backscatter RFID transponder
JP4564293B2 (ja) 2004-07-05 2010-10-20 東芝モバイルディスプレイ株式会社 Ｏｃｂ型液晶表示パネルの駆動方法及びｏｃｂ型液晶表示装置
JP4551712B2 (ja) 2004-08-06 2010-09-29 東芝モバイルディスプレイ株式会社 ゲート線駆動回路
JP2006072079A (ja) 2004-09-03 2006-03-16 Konica Minolta Photo Imaging Inc ハロゲン化銀カラー写真感光材料の処理方法
JP4846217B2 (ja) * 2004-09-17 2011-12-28 東芝モバイルディスプレイ株式会社 液晶表示装置
US7843410B2 (en) * 2004-09-27 2010-11-30 Qualcomm Mems Technologies, Inc. Method and device for electrically programmable display
US7471275B2 (en) * 2005-05-20 2008-12-30 Chunghwa Picture Tubes, Ltd. Liquid crystal display device and driving method of the same
JP4598617B2 (ja) 2005-07-14 2010-12-15 オークマ株式会社 数値制御機械の位置制御装置
JP2007052396A (ja) * 2005-07-21 2007-03-01 Nec Electronics Corp 駆動回路、表示装置及び表示装置の駆動方法
JP4753948B2 (ja) * 2005-08-01 2011-08-24 シャープ株式会社 液晶表示装置およびその駆動方法
KR20070023099A (ko) * 2005-08-23 2007-02-28 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 구동방법

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61228491A (ja) * 1985-04-02 1986-10-11 株式会社日立製作所 表示装置
JPH0843795A (ja) 1994-07-28 1996-02-16 Nec Corp 液晶表示装置
JPH09152625A (ja) 1995-08-11 1997-06-10 Sharp Corp 透過型液晶表示装置およびその製造方法
JPH09243998A (ja) 1996-03-13 1997-09-19 Toshiba Corp 表示装置
JPH1130975A (ja) * 1997-05-13 1999-02-02 Oki Electric Ind Co Ltd 液晶表示装置の駆動回路及びその駆動方法
JP2000148098A (ja) * 1998-11-13 2000-05-26 Ind Technol Res Inst 液晶ディスプレーの周辺回路
JP2002062855A (ja) * 2000-08-22 2002-02-28 Texas Instr Japan Ltd 液晶表示装置の駆動方法
JP2002268613A (ja) 2001-02-26 2002-09-20 Samsung Electronics Co Ltd 液晶表示装置及びその駆動方法
JP2003302951A (ja) * 2002-02-08 2003-10-24 Sharp Corp 表示装置ならびにその駆動回路および駆動方法
JP2004061590A (ja) 2002-07-25 2004-02-26 Nec Lcd Technologies Ltd 液晶表示装置及びその駆動方法
JP2004334171A (ja) * 2003-04-30 2004-11-25 Hannstar Display Corp 液晶表示パネルおよび液晶表示装置並びに駆動方法
JP2006072078A (ja) * 2004-09-03 2006-03-16 Mitsubishi Electric Corp 液晶表示装置及びその駆動方法
JP2007025691A (ja) * 2005-07-18 2007-02-01 Samsung Electronics Co Ltd 液晶表示装置及びその駆動方法
JP2007041548A (ja) * 2005-08-02 2007-02-15 Lg Philips Lcd Co Ltd データ供給方法、液晶表示装置及びその駆動方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2043082A4

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8228273B2 (en) 2006-08-02 2012-07-24 Sharp Kabushiki Kaisha Active matrix substrate and display device having the same
EP2264688A1 (en) * 2008-04-11 2010-12-22 Sharp Kabushiki Kaisha Drive circuit of display unit and display unit
EP2264688A4 (en) * 2008-04-11 2012-07-04 Sharp Kk DISPLAY UNIT CONTROL CIRCUIT AND DISPLAY UNIT
US20090262049A1 (en) * 2008-04-17 2009-10-22 Young-Soo Yoon Organic light-emitting substrate, method of manufacturing the same, and organic light-emitting display device having the same
US8933867B2 (en) * 2008-04-17 2015-01-13 Samsung Display Co., Ltd. Organic light-emitting substrate, method of manufacturing the same, and organic light-emitting display device having the same
EP2178073A1 (en) * 2008-10-17 2010-04-21 Samsung Mobile Display Co., Ltd. Organic light emitting display
KR20160035142A (ko) * 2014-09-22 2016-03-31 엘지디스플레이 주식회사 액정표시장치와 이의 구동방법
KR102250951B1 (ko) 2014-09-22 2021-05-12 엘지디스플레이 주식회사 액정표시장치와 이의 구동방법

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Publication number Publication date
CN101432793B (zh) 2012-02-01
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