WO2007108094A1 - 光半導体装置の製造方法 - Google Patents

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WO2007108094A1
WO2007108094A1 PCT/JP2006/305562 JP2006305562W WO2007108094A1 WO 2007108094 A1 WO2007108094 A1 WO 2007108094A1 JP 2006305562 W JP2006305562 W JP 2006305562W WO 2007108094 A1 WO2007108094 A1 WO 2007108094A1
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optical semiconductor
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forming
manufacturing
mask
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Inventor
Shuichi Tomabechi
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Fujitsu Limited
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
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    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/12—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region the resonator having a periodic structure, e.g. in distributed feedback [DFB] lasers
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    • H01—ELECTRIC ELEMENTS
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    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/1053—Comprising an active region having a varying composition or cross-section in a specific direction
    • H01S5/1064—Comprising an active region having a varying composition or cross-section in a specific direction varying width along the optical axis

Definitions

  • the present invention relates to a method for manufacturing an optical semiconductor device used for optical communication and the like.
  • a selective growth method and a butt joint method are known as such integration methods.
  • the selective growth method when a semiconductor layer is grown by metal organic vapor phase epitaxy, the property that the composition and film thickness depend on the width and area of the mask pattern is used. Using this property, a plurality of semiconductor layers having different compositions and film thicknesses are grown at once.
  • the selective growth method it is difficult to simultaneously form a semiconductor layer having a desired film thickness and composition in a plurality of regions. For this reason, the freedom degree of design is low.
  • the region is covered with a dielectric mask. Then, another region is etched using this dielectric mask, so that the structure of the semiconductor layer is left only in the region. Next, after growing a plurality of semiconductor layers constituting other regions, the regions are covered with a dielectric mask. In this way, a plurality of structures are formed. For this reason, the degree of freedom in design is high compared to the selective growth method.
  • the butt joint method is generally widely used as a method for manufacturing an optical semiconductor device.
  • the noto-joint method requires a reduction in surface step between regions from the viewpoint of yield.
  • Patent Document 1 discloses a technique for forming a laser region and a waveguide region while achieving this object.
  • 13A to 13D are plan views showing the method of manufacturing the optical semiconductor device described in Patent Document 1 in the order of steps.
  • 14A to 14D are sectional views taken along line II in FIGS. 13A to 13D, respectively.
  • FIGS. 15A to 15D are taken along line II-II in FIGS. 13A to 13D, respectively.
  • FIG. In this conventional method first, as shown in FIGS. 13A, 14A, and 15A, an InGaAsP active layer 102 and a p-type InP cladding layer 103 are formed on an InP substrate 101 by metal organic chemical vapor deposition (MOCVD).
  • MOCVD metal organic chemical vapor deposition
  • a p-type InGaAsP cap layer 104 and a p-type InP cap layer 105 are formed on the p-type InP cladding layer 103 by MOCVD.
  • an SiO film 106 that covers the laser region is formed on the p-type InP cap layer 105.
  • the side surfaces of the GaAsP cap layer 104 and the p-type InP cap layer 105 are retracted.
  • the InP cladding layer 103 and the InGaAsP active layer 102 are etched.
  • an InGaAsP core layer 107 and a p-type InP clad layer 108 are formed on the InP substrate 101 by MOCVD.
  • the SiO film is formed by wet etching (side etching) of the cap layer.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-189523
  • FIG. 16A and FIG. 16B show the results of electron microscopic observation of the optical semiconductor device manufactured by the inventor of the present invention according to the method described in Patent Document 1.
  • FIG. 16A shows a cross section taken along line II in FIG. 13A
  • FIG. 16B shows a cross section taken along line II-II.
  • FIGS. 16A and 16B it was also found that the InGaAsP core layer 107 in the waveguide region crawls up along the p-type InP cladding layer 103 in the laser region. This scooping up creates a cavity inside.
  • FIGS. 17A to 17E are plan views showing, in the order of steps, a method in the case where the technique described in Patent Document 1 is applied to the manufacture of an optical semiconductor device having three regions.
  • 18A to 18E are cross-sectional views taken along the line II in FIGS. 17A to 17E, respectively.
  • FIG. 19E is a cross-sectional view taken along line II-II in FIGS. 17A to 17E.
  • 20A to 20C are perspective views showing the above method in the order of steps.
  • the p-type InP cladding layer 103 and the InGa AsP active layer 102 are etched, they are shown in FIGS. 17A, 18A, 19A, and 20A.
  • the InGaAsP core layer 107, the p-type InP clad layer 108, the p-type InGaAsP cap layer 109, and the p-type InP cap layer 110 are formed on the InP substrate 101 by the MOCVD method.
  • the rising layer 121 grows along the side surface of the p-type InP cladding layer 103 as described above.
  • FIG. 17B As shown in FIG. 17B, FIG. 18B, FIG. 19B, and FIG.
  • the width of the Si film 111 is not uniform, and a part of the layer 121 is exposed.
  • the Si film 111 is used as a mask as shown in FIG.
  • the type InP cladding layer 108 and the InGaAsP core layer 107 are etched.
  • an InGaAsP core layer 112 and a p-type InP cladding layer 113 are formed on the InP substrate 101 by MOCVD.
  • An object of the present invention is to provide an optical semiconductor device manufacturing method capable of forming three or more optical semiconductor elements without generating cavities.
  • the first optical semiconductor device manufacturing method is an optical semiconductor device in which three or more optical semiconductor elements having different optical functions are arranged along a light propagation direction on a substrate. It covers the method of manufacturing.
  • the first semiconductor layer group is formed.
  • a first mask is formed on the semiconductor layer group to cover a region where the first optical semiconductor element is to be formed.
  • the first semiconductor layer group is patterned using the first mask.
  • a second semiconductor layer group constituting a second optical semiconductor element which is another one of the three or more optical semiconductor elements, is formed on the substrate.
  • the first mask is removed.
  • an area where the second optical semiconductor element is formed is covered on the second semiconductor layer group, and at least wider than the outline of the remaining portion of the first semiconductor layer group in plan view A second mask that covers the area is formed on the remaining portion of the first semiconductor layer and the second semiconductor layer group.
  • the second semiconductor layer group is patterned using the second mask.
  • a third semiconductor layer group constituting a third optical semiconductor element which is another one of the three or more optical semiconductor elements is formed on the substrate.
  • n optical semiconductor elements having different optical functions are provided on the substrate.
  • a method of manufacturing an optical semiconductor device arranged along a line In this method, on the substrate, the kth semiconductor layer constituting the kth optical semiconductor element (k is an integer of 1 to n ⁇ 1) that is one of the n optical semiconductor elements. Forming a group, forming a kth mask on the kth semiconductor layer group to cover a region where the kth optical semiconductor element is formed, and using the kth mask to form the kth mask Repeat the three steps of patterning the semiconductor layer group, increasing the value of k from 1 to n-1 one by one.
  • an nth semiconductor layer group constituting an nth optical semiconductor element which is one of the n optical semiconductor elements is formed on the substrate.
  • the k-th mask covers a region where the k-th photo-semiconductor element is formed, and at least half of the first to (k_1) in plan view. What covers a wider range than the outline of the remaining portion of the conductor layer group is used.
  • FIG. 1 is a diagram showing an outline of an optical semiconductor device manufactured according to an embodiment of the present invention.
  • FIG. 2A is a plan view showing the method for manufacturing the optical semiconductor device according to the first embodiment of the present invention.
  • FIG. 2B is a plan view showing a method for manufacturing the optical semiconductor device, following FIG. 2A. 2C]
  • FIG. 2C is a plan view showing a method for manufacturing the optical semiconductor device, following FIG. 2B. 2D]
  • FIG. 2D is a plan view showing a method for manufacturing the optical semiconductor device, following FIG. 2C.
  • FIG. 2E is a plan view showing the method for manufacturing the optical semiconductor device, following FIG. 2D.
  • FIG. 2F is a plan view showing the method for manufacturing the optical semiconductor device, following FIG. 2E. 2G]
  • FIG. 2G is a plan view showing a method for manufacturing the optical semiconductor device, following FIG. 2F.
  • FIG. 2H is a plan view showing a method for manufacturing the optical semiconductor device, following FIG. 2G. 21]
  • FIG. 21 is a plan view showing the manufacturing method of the optical semiconductor device, following FIG. 2H.
  • FIG. 3A is a cross-sectional view taken along the line II in FIG. 2A.
  • FIG. 3B is a cross-sectional view taken along line I I in FIG. 2B.
  • FIG. 3C is a cross-sectional view taken along the line II in FIG. 2C.
  • FIG. 3D is a sectional view taken along line I—I in FIG. 2D.
  • FIG. 3E is a cross-sectional view taken along line I I in FIG. 2E.
  • FIG. 3F is a sectional view taken along line I I in FIG. 2F.
  • FIG. 3G is a sectional view taken along line I I in FIG. 2G.
  • FIG. 3H is a cross-sectional view taken along line I—I in FIG. 2H.
  • FIG. 31 is a cross-sectional view taken along the line II in FIG.
  • FIG. 4A is a cross-sectional view taken along line ⁇ _ ⁇ in FIG. 2A.
  • Fig. 4 ⁇ is a cross-sectional view along the ⁇ - ⁇ line in Fig. 2 ⁇ .
  • FIG. 4C is a cross-sectional view taken along the line ⁇ - ⁇ in FIG. 2C.
  • FIG. 4D is a cross-sectional view along ⁇ _ ⁇ ⁇ in FIG. 2D.
  • Fig. 4 (b) is a sectional view taken along line II-1 in Fig. 2 (b).
  • FIG. 4F is a cross-sectional view taken along the line ⁇ - ⁇ in FIG. 2F.
  • FIG. 4G is a cross-sectional view taken along the line ⁇ - ⁇ in FIG. 2G.
  • FIG. 4H is a sectional view taken along line II-II in FIG. 2H.
  • FIG. 41 is a sectional view taken along line II-II in FIG.
  • FIG. 5A is a perspective view showing a method for manufacturing the optical semiconductor device, following FIG. 21, FIG. 31, and FIG.
  • FIG. 5B is a perspective view showing a method for manufacturing the optical semiconductor device, following FIG. 5A. 5C]
  • FIG. 5C is a perspective view showing a method for manufacturing the optical semiconductor device, following FIG. 5B. 6]
  • FIG. 6 is a diagram showing the places where the electron microscope observation was performed.
  • FIG. 7A is a diagram showing the results of electron microscope observation.
  • FIG. 7B is a diagram showing the results of electron microscope observation.
  • FIG. 7C is a diagram showing the results of electron microscope observation.
  • FIG. 7D is a diagram showing the results of electron microscope observation.
  • FIG. 8A is a cross-sectional view showing a method for manufacturing an optical semiconductor device according to the second embodiment of the present invention.
  • FIG. 8B is a cross-sectional view showing the manufacturing method of the optical semiconductor device, following FIG. 8A.
  • FIG. 8C is a cross-sectional view showing the manufacturing method of the optical semiconductor device, following FIG. 8B.
  • FIG. 8D is a cross-sectional view showing the manufacturing method of the optical semiconductor device, following FIG. 8C.
  • FIG. 8E is a cross-sectional view showing the manufacturing method of the optical semiconductor device, following FIG. 8D.
  • FIG. 9 is a view showing an example of the SiO film 11.
  • Fig. 10A shows an example of Si film 6 when an arrayed optical semiconductor device is formed.
  • Fig. 10B shows an example of Si film 11 when forming an optical semiconductor device in the form of an array.
  • FIG. 1 A first figure.
  • Fig. 10C shows another example of the SiO film 11 when forming an optical semiconductor device in the form of an array.
  • FIG. 11A is a view showing a mask when the optical waveguide region 53 is formed before the EA modulator region 52.
  • FIG. 11A is a view showing a mask when the optical waveguide region 53 is formed before the EA modulator region 52.
  • FIG. 11B is a diagram showing a mask when the optical waveguide region 53 is formed before the EA modulator region 52 following FIG. 11A.
  • FIG. 12A is a view showing a mask in the case where the arrayed optical waveguide region 53 is formed before the arrayed EA modulator region 52.
  • FIG. 12A is a view showing a mask in the case where the arrayed optical waveguide region 53 is formed before the arrayed EA modulator region 52.
  • FIG. 12B is a diagram showing a mask in the case where the arrayed optical waveguide region 53 is formed before the arrayed EA modulator region 52 following FIG. 12A.
  • FIG. 13A is a plan view showing the method of manufacturing the optical semiconductor device described in Patent Document 1 in the order of steps.
  • FIG. 13B is a plan view showing a conventional manufacturing method following FIG. 13A.
  • FIG. 13C is a plan view showing a conventional manufacturing method following FIG. 13B.
  • FIG. 13D is a plan view showing the conventional manufacturing method following FIG. 13C.
  • FIG. 14A is a cross-sectional view taken along the line II in FIG. 13A.
  • FIG. 14B is a cross-sectional view taken along the line II in FIG. 13B.
  • FIG. 14C is a cross-sectional view taken along the line I—I in FIG. 13C.
  • FIG. 14D is a cross-sectional view taken along the line II in FIG. 13D.
  • FIG. 15A is a cross-sectional view taken along line II-II in FIG. 13A.
  • FIG. 15B is a cross-sectional view taken along line II-II in FIG. 13B.
  • FIG. 15C is a cross-sectional view taken along line II-II in FIG. 13C.
  • FIG. 15D is a cross-sectional view taken along the line II-II in FIG. 13D.
  • FIG. 16A is a diagram showing a result of electron microscopic observation of a cross section taken along line I—I in FIG. 13A.
  • FIG. 16B is a diagram showing a result of electron microscope observation of a cross section taken along line II—II in FIG. 13A.
  • FIG. 17A is a plan view showing a method when the technique described in Patent Document 1 is applied to the manufacture of an optical semiconductor device having three regions.
  • FIG. 17B is a plan view showing the manufacturing method of the optical semiconductor device, following FIG. 17A.
  • FIG. 17C is a plan view showing the method for manufacturing the optical semiconductor device, following FIG. 17B.
  • FIG. 17D is a plan view showing the manufacturing method of the optical semiconductor device, following FIG. 17C.
  • FIG. 17E is a plan view showing the method for manufacturing the optical semiconductor device, following FIG. 17D.
  • FIG. 18A is a cross-sectional view taken along the line II in FIG. 17A.
  • FIG. 18B is a cross-sectional view taken along the line II in FIG. 17B.
  • FIG. 18C is a cross-sectional view taken along the line I—I in FIG. 17C.
  • FIG. 18D is a cross-sectional view taken along the line I—I in FIG. 17D.
  • FIG. 18E is a cross-sectional view taken along the line II in FIG. 17E.
  • FIG. 19A is a cross-sectional view taken along line II-II in FIG. 17A.
  • FIG. 19B is a cross-sectional view taken along line II-II in FIG. 17B.
  • FIG. 19C is a sectional view taken along line II-II in FIG. 17C.
  • FIG. 19D is a cross-sectional view taken along line II-II in FIG. 17D.
  • FIG. 19E is a cross-sectional view taken along line II-II in FIG. 17E.
  • FIG. 20A is a perspective view showing a method in the case where the technique described in Patent Document 1 is applied to the manufacture of an optical semiconductor device having three regions.
  • FIG. 20B is a perspective view showing a method for manufacturing the optical semiconductor device, following FIG. 20A.
  • FIG. 20C is a perspective view showing a method for manufacturing the optical semiconductor device, following FIG. 20B.
  • FIG. 21 is a diagram showing the result of observation of a cavity with an electron microscope.
  • FIG. 1 is a diagram showing an outline of an optical semiconductor device manufactured according to an embodiment of the present invention.
  • a distributed feedback semiconductor laser region is formed along the waveguide direction.
  • An optical semiconductor element in which a region (DFB laser region) 51, an electroabsorption modulator region (EA modulator region) 52, and an optical waveguide region 53 are arranged is formed.
  • FIGS. 3A to 31 are cross-sectional views taken along the line 1—1 in FIGS. 2A to 21, respectively.
  • FIGS. 4A to 41 are taken along lines II—II in FIGS. 2A to 21, respectively.
  • FIG. 3A to 31 are cross-sectional views taken along the line 1—1 in FIGS. 2A to 21, respectively.
  • FIGS. 4A to 41 are taken along lines II—II in FIGS. 2A to 21, respectively.
  • the surface of the InP substrate 1 is subjected to, for example, an electron beam exposure method or a light interference exposure method. Etc. to form the diffraction grating 54.
  • an InGaAsP active layer 2 and a p-type InP cladding layer 3 are sequentially formed on the InP substrate 1 by metal organic chemical vapor deposition (MOCVD).
  • an InGaAsP force for example, an InGaAsP force, an SCH layer (separated confinement layer), an InGaAsP / lnGaAsP force MQW layer (multiple quantum well layer), and an InGaAsP SCH layer are sequentially formed.
  • an InGaAsP force for example, an InGaAsP force, an SCH layer (separated confinement layer), an InGaAsP / lnGaAsP force MQW layer (multiple quantum well layer), and an InGaAsP SCH layer are sequentially formed.
  • a p-type InGaAsP cap layer 4 and a p-type InP cap layer 5 are formed on the p-type InP cladding layer 3 by MOCVD.
  • an SiO film 6 that covers the laser region 51 is selectively formed on the p-type InP cap layer 5, an SiO film 6 that covers the laser region 51 is selectively formed. For example, Si ⁇
  • the width W of film 6 is about 10 / im.
  • the side surfaces of the p-type InGaAsP cap layer 4 and the p-type InP cap layer 5 are receded by etching.
  • etching In this wet etching, first, the p-type InP cap layer 5 is etched using a mixed solution of hydrochloric acid, acetic acid and water. Next, the p-type InGaAsP cap layer 4 is etched using a mixed solution of sulfuric acid, hydrogen peroxide solution, and water.
  • wed etching of the layer 3 and the InGaAsP active layer 2 is performed. As a result, areas other than the DFB laser forming part are removed. In this wet etching, the p-type InP cladding layer 3 is etched using hydrobromic acid. Next, the InGaAsP active layer 2 (upper SCH layer, MQ W layer, and lower SCH layer) is etched into Ettin using a mixture of hydrochloric acid, hydrogen peroxide, and water. To
  • an InGaAsP core layer 7, a p-type InP clad layer 8, a p-type InGaAsP cap layer 9 and a p-type InP cap layer 10 are formed on the InP substrate 1. It is formed by MOCVD method. At this time, since the Si ⁇ film 6 is in the shape of a bowl, the surface in the light propagation direction
  • the surface of the p-type InP cap layer 10 is the bottom surface of the SiO film 6.
  • an SCH layer made of InGaAsP, an MQW layer made of InGaAsP / lnGaAsP, and an SCH layer also made of InGaAsP force are formed sequentially. Further, when the InGaAsP core layer 7 is formed, a rising layer 21 made of InGaAsP grows along the side surface of the p-type InP cladding layer 3.
  • the SiO film 6 is removed, and the laser region 51 and the laser region 51 are removed.
  • Si film 11 covering EA modulator region 52 is selectively formed. At this time, the width of the Si ⁇ film 11
  • the width W of the SiO film 11 is about 15 x m.
  • the side surfaces of the p-type InGaAsP cap layer 10 and the p-type InP cap layer 9 are retracted by the chucking.
  • this wet etching first, the p-type InP cap layer 10 is etched using a mixture of hydrochloric acid, acetic acid and water.
  • the p-type InGaAsP cap layer 9 is etched using a mixed solution of sulfuric acid, hydrogen peroxide water and water.
  • the p-type InP mask is formed using the SiO film 11 as a mask.
  • the wet etching of the ladder layer 8 and the InGaAsP active layer 7 is performed. As a result, regions other than the DFB laser forming unit and the EA modulator forming unit are removed. In this wet etching, the p-type InP cladding layer 8 is etched using hydrobromic acid. Next, the InGaAsP active layer 7 (upper SCH layer, MQW layer, and lower SCH layer) is etched using a mixture of hydrochloric acid, hydrogen peroxide and water.
  • an InGaAsP core layer 12 and a p-type InP cladding layer 13 are formed on the InP substrate 1 by MOCVD.
  • the SiO film 11 has a bowl shape.
  • the InGaAsP cap layer 9, the p-type InP cap layer 5, and the p-type InGaAsP cap layer 4 are removed. Subsequently, a p-type InP cladding layer 14 and a p-type InGaAs contact layer 15 are formed on the entire surface by MOCVD.
  • a mesa stripe forming mask 16 is formed as shown in FIG. 5A.
  • the width of the mask 16 is about 1 111 to 2 111, for example.
  • dry etching using the mask 16 is performed to process the DFB laser region 51, the EA modulator region 52, and the optical waveguide region 53 into a mesa stripe structure.
  • an optical waveguide optical semiconductor element
  • a semi-insulating InP layer 17 is embedded by the MOCVD method on the side of the mesa stripe structure.
  • the mask 16 is removed.
  • a p-type electrode 18 is formed on the p-type InGaAs contact layer 15, and an n-type electrode 19 is formed on the back surface of the InP substrate 1.
  • the SiO film 11 is formed on the DFB laser region 51.
  • Si02 film 11 is not uniform because it covers a wider area than SiO film 6
  • FIG. 7A is a diagram showing a result of electron microscope observation of a cross section taken along line III-III in FIG. 6, and FIG. 7B is a diagram showing a result of electron microscopic observation of a cross section taken along line IV-IV.
  • Fig. 7C is a diagram showing the result of electron microscope observation of the section along the V-V line, and Fig. 7D is a diagram showing the result of electron microscope observation of the cross section along the VI-VI line. is there. As shown in these figures, there were no cavities anywhere.
  • 8A to 8E are cross-sectional views showing a method of manufacturing an optical semiconductor device according to the second embodiment of the present invention in the order of steps.
  • 8A to 8E show the same cross section as FIG. 3A to FIG.
  • the force S is applied to the processing of the semiconductor layer by wet etching, and in the second embodiment, dry etching is used in combination.
  • p-type InGa is obtained by dry etching using the SiO film 6 as a mask.
  • the AsP cap layer 4 and the p-type InP cap layer 5 are selectively removed, and the p-type InP cladding layer 3 is selectively removed to an intermediate depth.
  • p-type I is obtained by wet etching using the SiO film 6 as a mask.
  • the side surface of the nGaAsP cap layer 4 is retracted.
  • a mixed solution of sulfuric acid, hydrogen peroxide water and water is used.
  • the p-type InP cladding layer 3 is wet using the SiO film 6 as a mask.
  • Etching is performed. In this wet etching, hydrobromic acid is used. By this wet etching, the side surface of the p-type InP cap layer 5 is also retracted.
  • the InGaAsP active layer 2 is wet using the SiO film 6 as a mask.
  • Etching is performed. In this wet etching, a mixed solution of hydrochloric acid, hydrogen peroxide acid and water is used.
  • the InGaAsP core layer 7, the p-type InP cladding layer 8, the p-type In GaAsP cap layer 9 and the p-type InP cap layer 10 are formed by MOCVD.
  • the SiO film 6 is removed, and the SiO film 11 is formed.
  • the force for making the width W of the SiO film 11 uniform is small.
  • the area covered by the SiO film 11 of the InP substrate 1 is reduced, and the optical waveguide area is reduced.
  • one set of DFB laser region 51, EA modulator region 52, and optical waveguide region 53 is formed, but a plurality of sets are formed in an array. Also good.
  • Si films 6 and 11 shown in FIGS. 2A and 2E are applied to an optical semiconductor device in an array form.
  • SiO films 6 and 11 shown in FIGS. 10A and 10C may be used.
  • the optical waveguide region 53 is formed after the EA modulator region 52 is formed. However, the optical waveguide region 53 is formed before the EA modulator region 52. But it ’s good.
  • an SiO film 6 is formed on the p-type InP cap layer 5.
  • the width of the portion covering the DFB laser region 51 is W2
  • the width of the portion covering the optical waveguide region 53 is W1, using the SiO film 31 as a mask.
  • Si films 6 and 31 as shown in FIGS. 12A and 12B are used.
  • the etching mask is not limited to the SiO film. Also, the composition of each semiconductor layer
  • the present invention may be applied to the manufacture of four or more optical semiconductor elements.
  • the etching mask is What is necessary is just to make it larger than the outline of the already formed optical semiconductor element.
  • three or more optical semiconductor elements can be formed on a substrate without generating a cavity. Therefore, a highly integrated optical semiconductor device can be manufactured with a high yield.

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Abstract

　ＤＦＢレーザ領域（５１）内にＤＦＢレーザを構成する半導体層群を形成した後、幅がＷ１のマスクを用いてこの半導体層群のパターニングを行う。次に、ＥＡ変調器領域（５２）内にＥＡ変調器を構成する半導体層を形成する。その後、マスクとしてＳｉＯ２膜（１１）を形成する。ＳｉＯ２膜（１１）のＤＦＢレーザ領域（５１）内の幅Ｗ２は、ＥＡ変調器領域（５２）内の幅Ｗ１より大きくする。

Description

明 細 書
光半導体装置の製造方法
技術分野
[0001] 本発明は、光通信等に用いられる光半導体装置の製造方法に関する。
背景技術
[0002] 近年、光半導体素子の高機能化に伴い、機能の異なる複数の素子を一つの基板 上に集積化することが重要になってきている。
[0003] 従来、このような集積化の方法として、選択成長法及びバットジョイント法が知られて いる。選択成長法では、有機金属気相成長法によって半導体層を成長させる場合に 、その組成及び膜厚がマスクパターンの幅や面積に依存するという性質を利用する。 そして、この性質を利用して、組成及び膜厚が相違する複数の半導体層を一度に成 長させる。しかし、選択成長法では、複数の領域に所望の膜厚及び組成の半導体層 を同時に形成することが困難である。このため、設計の自由度が低い。
[0004] 一方、ノくットジョイント法では、一つの領域を構成する複数の半導体層を成長させ た後、その領域を誘電体マスクにより覆う。そして、この誘電体マスクを用いて他の領 域をエッチングすることにより、当該領域のみに半導体層の構造体を残す。次いで、 他の領域を構成する複数の半導体層を成長させた後、その領域を誘電体マスクによ り覆う。このようにして複数の構造体を形成する。このため、選択成長法と比較すると 設計の自由度が高い。
[0005] このため、一般的に、光半導体装置の製造方法として、バットジョイント法が広く用 レ、られている。但し、ノ ノトジョイント法には、歩留まりの観点から領域間の表面段差 を少なくすることが要求される。
[0006] 例えば特許文献 1に、この目的を達成しながら、レーザ領域及び導波路領域を形 成する技術が開示されている。図 13A乃至図 13Dは、特許文献 1に記載された光半 導体装置の製造方法を工程順に示す平面図である。また、図 14A乃至図 14Dは、 夫々図 13A乃至図 13D中の I— I線に沿った断面図であり、図 15A乃至図 15Dは、 夫々図 13A乃至図 13D中の II— II線に沿った断面図である。 [0007] この従来の方法では、先ず、図 13A、図 14A及び図 15Aに示すように、 InP基板 1 01上に InGaAsP活性層 102及び p型 InPクラッド層 103を有機金属化学気相成長（ MOCVD)法により順次形成する。次に、 p型 InPクラッド層 103上に p型 InGaAsPキ ヤップ層 104及び p型 InPキャップ層 105を MOCVD法により形成する。次いで、 p型 InPキャップ層 105上に、レーザ領域を覆う SiO膜 106を形成する。
2
[0008] その後、図 13B、図 14B及び図 15Bに示すように、ウエットエッチングにより、 p型 In
GaAsPキャップ層 104及び p型 InPキャップ層 105の側面を後退させる。
[0009] 続いて、図 13C、図 14C及び図 15Cに示すように、 SiO膜 106をマスクとして、 p型
2
InPクラッド層 103及び InGaAsP活性層 102のエッチングを行う。
[0010] 次に、図 13D、図 14D及び図 15Dに示すように、 InP基板 101上に InGaAsPコア 層 107及び p型 InPクラッド層 108を MOCVD法により形成する。
[0011] この方法によれば、キャップ層のウエットエッチング（サイドエッチング）により Si〇膜
2
106の庇が形成され、この庇の下では原料の拡散が少なくなる。このため、成長速度 が他の部分に比べて低下し、レーザ領域と導波路領域との間で表面の段差がほとん ど生じない。
[0012] し力 ながら、本願発明者がこの方法を用いて 3つの領域を形成しょうとしたところ、 内部に空洞が生じてしまうことが判明した。
[0013] 特許文献 1 :特開 2001— 189523号公報
発明の開示
[0014] 本願発明者が特許文献 1に記載の方法に沿って製造した光半導体装置の電子顕 微鏡観察の結果を図 16A及び図 16Bに示す。図 16Aは、図 13A中の I— I線に沿つ た断面を示し、図 16Bは、 II— II線に沿った断面を示す。図 16A及び図 16Bに示す ように、導波路領域の InGaAsPコア層 107がレーザ領域の p型 InPクラッド層 103に 沿って這い上がっていることも判明した。この這い上がりがあるために、内部に空洞が 生じるのである。
[0015] 図 17A乃至図 17Eは、特許文献 1に記載の技術を 3領域が存在する光半導体装 置の製造に適用する場合の方法を工程順に示す平面図である。また、図 18A乃至 図 18Eは、夫々図 17A乃至図 17E中の I— I線に沿った断面図であり、図 19A乃至 図 19Eは、夫々図 17A乃至図 17E中の II— II線に沿った断面図である。更に、図 20 A乃至図 20Cは、上記方法を工程順に示す斜視図である。
[0016] 先ず、図 13C、図 14C及び図 15Cに示すように、 p型 InPクラッド層 103及び InGa AsP活性層 102のエッチングを行った後に、図 17A、図 18A、図 19A及び図 20Aに 示すように、 InP基板 101上に InGaAsPコア層 107、 p型 InPクラッド層 108、 p型 In GaAsPキャップ層 109及び p型 InPキャップ層 110を MOCVD法により形成する。 In GaAsPコア層 107の形成の際には、上述のように、這い上がり層 121が p型 InPクラ ッド層 103の側面に沿って成長する。
[0017] 次に、図 17B、図 18B、図 19B及び図 20Bに示すように、 Si〇膜 106を除去し、レ
2
一ザ領域及び導波路領域を覆う Si〇膜 111を形成する。このとき、図 17B及び図 19
2
Bに示すように、 Si〇膜 111の幅が均一にならずに這い上がり層 121の一部が露出
2
することがある。
[0018] その後、図 17C、図 18C、図 19C及び図 20Cに示すように、ウエットエッチングによ り、 p型 InGaAsPキャップ層 109及び p型 InPキャップ層 110の側面を後退させる。
[0019] 続レヽて、図 17D、図 18D及び図 19Dに示すように、 Si〇膜 111をマスクとして、 p
2
型 InPクラッド層 108及び InGaAsPコア層 107のエッチングを行う。
[0020] 次に、図 17E、図 18E及び図 19Eに示すように、 InP基板 101上に InGaAsPコア 層 112及び p型 InPクラッド層 113を MOCVD法により形成する。
[0021] しかしながら、この方法では、図 19Cに示すように、 p型 InGaAsPキャップ層 109及 び p型 InPキャップ層 110のウエットエッチングの際に、這い上がり層 121が除去され 、這い上がり層 121があった場所からエッチング液が内部にしみこんでしまう。これは 、這い上がり層 121の一部が露出しているためである。そして、 InGaAsP活性層 102 及び InGaAsPコア層 107もが侵食されてしまう。この結果、内部に空洞 130が形成さ れてしまう。図 21に、空洞を撮影した電子顕微鏡観察の結果を示す。
[0022] 本発明は、空洞を発生させることなく 3個以上の光半導体素子を形成することがで きる光半導体装置の製造方法を提供することを目的とする。
[0023] 本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明 の諸態様に想到した。 [0024] 本発明に係る第 1の光半導体装置の製造方法は、基板上に、光学的な機能が互 いに異なる 3個以上の光半導体素子が光の伝搬方向に沿って並ぶ光半導体装置を 製造する方法を対象とする。この方法では、前記基板上に、前記 3個以上の光半導 体素子のうちの 1つである第 1の光半導体素子を構成する第 1の半導体層群を形成 した後、前記第 1の半導体層群の上に、前記第 1の光半導体素子が形成される領域 を覆う第 1のマスクを形成する。次に、前記第 1のマスクを用いて前記第 1の半導体層 群をパターニングする。次に、前記基板上に、前記 3個以上の光半導体素子のうちの 他の 1つである第 2の光半導体素子を構成する第 2の半導体層群を形成する。次に、 前記第 1のマスクを除去する。次に、前記第 2の半導体層群の上に、前記第 2の光半 導体素子が形成される領域を覆うと共に、少なくとも平面視で前記第 1の半導体層群 の残存部分の輪郭よりも広い範囲を覆う第 2のマスクを前記第 1の半導体層の残存部 分及び前記第 2の半導体層群上に形成する。次に、前記第 2のマスクを用いて前記 第 2の半導体層群をパターニングする。そして、前記基板上に、前記 3個以上の光半 導体素子のうちの他の 1つである第 3の光半導体素子を構成する第 3の半導体層群 を形成する。
[0025] 本発明に係る第 2の光半導体装置の製造方法は、基板上に、光学的な機能が互 いに異なる n個（nは 3以上の整数）の光半導体素子が光の伝搬方向に沿って並ぶ光 半導体装置を製造する方法を対象とする。この方法では、前記基板上に、前記 n個 の光半導体素子のうちの 1つである第 k (kは 1以上 n— 1以下の整数）の光半導体素 子を構成する第 kの半導体層群を形成し、前記第 kの半導体層群の上に、前記第 k の光半導体素子が形成される領域を覆う第 kのマスクを形成し、前記第 kのマスクを 用いて前記第 kの半導体層群をパターユングするという 3つの工程を、 kの値を 1から n— 1まで 1ずつ上げながら繰り返す。その後、前記基板上に、前記 n個の光半導体 素子のうちの 1つである第 nの光半導体素子を構成する第 nの半導体層群を形成す る。そして、前記第 kのマスクとして、 kの値が 2以上の場合、前記第 kの光半導体素 子が形成される領域を覆うと共に、少なくとも平面視で前記第 1乃至第 (k_ 1)の半 導体層群の残存部分の輪郭よりも広い範囲を覆うものを用いる。
図面の簡単な説明 図 1]図 1は、本発明の実施形態により製造する光半導体素子の概要を示す図である
[図 2A]図 2Aは、本発明の第 1の実施形態に係る光半導体装置の製造方法を示す平 面図である。
[図 2B]図 2Bは、図 2Aに引き続き、光半導体装置の製造方法を示す平面図である。 園 2C]図 2Cは、図 2Bに引き続き、光半導体装置の製造方法を示す平面図である。 園 2D]図 2Dは、図 2Cに引き続き、光半導体装置の製造方法を示す平面図である。
[図 2E]図 2Eは、図 2Dに引き続き、光半導体装置の製造方法を示す平面図である。
[図 2F]図 2Fは、図 2Eに引き続き、光半導体装置の製造方法を示す平面図である。 園 2G]図 2Gは、図 2Fに引き続き、光半導体装置の製造方法を示す平面図である。
[図 2H]図 2Hは、図 2Gに引き続き、光半導体装置の製造方法を示す平面図である。 園 21]図 21は、図 2Hに引き続き、光半導体装置の製造方法を示す平面図である。
[図 3A]図 3Aは、図 2A中の I— I線に沿った断面図である。
[図 3B]図 3Bは、図 2B中の I I線に沿った断面図である。
[図 3C]図 3Cは、図 2C中の I—I線に沿った断面図である。
[図 3D]図 3Dは、図 2D中の I— I線に沿つた断面図である。
[図 3E]図 3Eは、図 2E中の I I線に沿った断面図である。
[図 3F]図 3Fは、図 2F中の I I線に沿った断面図である。
[図 3G]図 3Gは、図 2G中の I I線に沿った断面図である。
[図 3H]図 3Hは、図 2H中の I— I線に沿つた断面図である。
[図 31]図 31は、図 21中の I— I線に沿った断面図である。
[図 4A]図 4Aは、図 2A中の Π_Π線に沿った断面図である。
[図 4Β]図 4Βは、図 2Β中の ΙΙ— ΙΙ線に沿った断面図である。
[図 4C]図 4Cは、図 2C中の ΙΙ— ΙΙ線に沿った断面図である。
[図 4D]図 4Dは、図 2D中の Π_Π泉に沿った断面図である。
[図 4Ε]図 4Εは、図 2Ε中の II一 II線に沿った断面図である。
[図 4F]図 4Fは、図 2F中の ΙΙ— ΙΙ線に沿った断面図である。
[図 4G]図 4Gは、図 2G中の ΙΙ— ΙΙ線に沿った断面図である。 [図 4H]図 4Hは、図 2H中の II II線に沿つた断面図である。
[図 41]図 41は、図 21中の II— II線に沿った断面図である。
園 5A]図 5Aは、図 21、図 31及び図 41に引き続き、光半導体装置の製造方法を示す 斜視図である。
[図 5B]図 5Bは、図 5Aに引き続き、光半導体装置の製造方法を示す斜視図である。 園 5C]図 5Cは、図 5Bに引き続き、光半導体装置の製造方法を示す斜視図である。 園 6]図 6は、電子顕微鏡観察を行った箇所を示す図である。
園 7A]図 7Aは、電子顕微鏡観察の結果を示す図である。
[図 7B]図 7Bは、電子顕微鏡観察の結果を示す図である。
[図 7C]図 7Cは、電子顕微鏡観察の結果を示す図である。
[図 7D]図 7Dは、電子顕微鏡観察の結果を示す図である。
園 8A]図 8Aは、本発明の第 2の実施形態に係る光半導体装置の製造方法を示す断 面図である。
[図 8B]図 8Bは、図 8Aに引き続き、係る光半導体装置の製造方法を示す断面図であ る。
園 8C]図 8Cは、図 8Bに引き続き、係る光半導体装置の製造方法を示す断面図であ る。
園 8D]図 8Dは、図 8Cに引き続き、係る光半導体装置の製造方法を示す断面図であ る。
[図 8E]図 8Eは、図 8Dに引き続き、係る光半導体装置の製造方法を示す断面図であ る。
[図 9]図 9は、 Si〇膜 11の一例を示す図である。
2
園 10A]図 10Aは、アレイ状の光半導体装置を形成する場合の Si〇膜 6の一例を示
2
す図である。
園 10B]図 10Bは、アレイ状の光半導体装置を形成する場合の Si〇膜 11の一例を
2
示す図である。
園 10C]図 10Cは、アレイ状の光半導体装置を形成する場合の SiO膜 11の他の一
2
例を示す図である。 園 11A]図 11Aは、光導波路領域 53を EA変調器領域 52より先に形成する場合のマ スクを示す図である。
[図 11B]図 11Bは、図 11Aに引き続き、光導波路領域 53を EA変調器領域 52より先 に形成する場合のマスクを示す図である。
園 12A]図 12Aは、アレイ状の光導波路領域 53をアレイ状の EA変調器領域 52より 先に形成する場合のマスクを示す図である。
[図 12B]図 12Bは、図 12Aに引き続き、アレイ状の光導波路領域 53をアレイ状の EA 変調器領域 52より先に形成する場合のマスクを示す図である。
園 13A]図 13Aは、特許文献 1に記載された光半導体装置の製造方法を工程順に 示す平面図である。
[図 13B]図 13Bは、図 13Aに引き続き、従来の製造方法を示す平面図である。
[図 13C]図 13Cは、図 13Bに引き続き、従来の製造方法を示す平面図である。
園 13D]図 13Dは、図 13Cに引き続き、従来の製造方法を示す平面図である。
[図 14A]図 14Aは、図 13A中の I— I線に沿った断面図である。
[図 14B]図 14Bは、図 13B中の I— I線に沿った断面図である。
[図 14C]図 14Cは、図 13C中の I— I線に沿った断面図である。
[図 14D]図 14Dは、図 13D中の I— I線に沿った断面図である。
[図 15A]図 15Aは、図 13A中の II— II線に沿った断面図である。
[図 15B]図 15Bは、図 13B中の II— II線に沿った断面図である。
[図 15C]図 15Cは、図 13C中の II— II線に沿った断面図である。
[図 15D]図 15Dは、図 13D中の II— II線に沿った断面図である。
園 16A]図 16Aは、図 13A中の I— I線に沿った断面の電子顕微鏡観察の結果を示 す図である。
園 16B]図 16Bは、図 13A中の II— II線に沿った断面の電子顕微鏡観察の結果を示 す図である。
園 17A]図 17Aは、特許文献 1に記載の技術を 3領域が存在する光半導体装置の製 造に適用する場合の方法を示す平面図である。
園 17B]図 17Bは、図 17Aに引き続き、光半導体装置の製造方法を示す平面図であ る。
[図 17C]図 17Cは、図 17Bに引き続き、光半導体装置の製造方法を示す平面図であ る。
[図 17D]図 17Dは、図 17Cに引き続き、光半導体装置の製造方法を示す平面図であ る。
[図 17E]図 17Eは、図 17Dに引き続き、光半導体装置の製造方法を示す平面図であ る。
[図 18A]図 18Aは、図 17A中の I— I線に沿った断面図である。
[図 18B]図 18Bは、図 17B中の I— I線に沿った断面図である。
[図 18C]図 18Cは、図 17C中の I— I線に沿った断面図である。
[図 18D]図 18Dは、図 17D中の I— I線に沿った断面図である。
[図 18E]図 18Eは、図 17E中の I— I線に沿った断面図である。
[図 19A]図 19Aは、図 17A中の II— II線に沿った断面図である。
[図 19B]図 19Bは、図 17B中の II— II線に沿った断面図である。
[図 19C]図 19Cは、図 17C中の II— II線に沿った断面図である。
[図 19D]図 19Dは、図 17D中の II— II線に沿った断面図である。
[図 19E]図 19Eは、図 17E中の II— II線に沿った断面図である。
[図 20A]図 20Aは、特許文献 1に記載の技術を 3領域が存在する光半導体装置の製 造に適用する場合の方法を示す斜視図である。
[図 20B]図 20Bは、図 20Aに引き続き、光半導体装置の製造方法を示す斜視図であ る。
[図 20C]図 20Cは、図 20Bに引き続き、光半導体装置の製造方法を示す斜視図であ る。
[図 21]図 21は、空洞の電子顕微鏡観察の結果を示す図である。
発明を実施するための最良の形態
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図 1 は、本発明の実施形態により製造する光半導体素子の概要を示す図である。本発明 の実施形態では、図 1に示すように、導波方向に沿って分布帰還型半導体レーザ領 域 (DFBレーザ領域) 51、電界吸収型変調器領域 (EA変調器領域) 52及び光導波 路領域 53が並ぶ光半導体素子を形成する。
[0028] (第 1の実施形態）
先ず、本発明の第 1の実施形態について説明する。図 2A乃至図 21は、本発明の 第 1の実施形態に係る光半導体装置の製造方法を工程順に示す平面図である。ま た、図 3A乃至図 31は、夫々図 2A乃至図 21中の 1 _ 1線に沿った断面図であり、図 4A 乃至図 41は、夫々図 2A乃至図 21中の II— II線に沿った断面図である。
[0029] 本実施形態では、先ず、図 3A及び図 4Aに示すように、 DFBレーザ領域 51を形成 する予定の領域において、 InP基板 1の表面に、例えば電子ビーム露光法又は光干 渉露光法等により回折格子 54を形成する。次に、 InP基板 1上に、 InGaAsP活性層 2及び p型 InPクラッド層 3を有機金属化学気相成長（MOCVD)法により順次形成す る。 InGaAsP活性層 2の形成に当たっては、例えば、 InGaAsP力、らなる SCH層（分 離閉じ込め層）、 InGaAsP/lnGaAsP力 なる MQW層（多重量子井戸層）及び In GaAsPからなる SCH層を順次形成する。
[0030] 次に、図 2A、図 3A及び図 4Aに示すように、 p型 InPクラッド層 3上に p型 InGaAsP キャップ層 4及び p型 InPキャップ層 5を MOCVD法により形成する。次いで、 p型 InP キャップ層 5上に、レーザ領域 51を覆う Si〇膜 6を選択的に形成する。例えば、 Si〇
2 2 膜 6の幅 Wを 10 /i m程度とする。
[0031] その後、図 2B、図 3B及び図 4Bに示すように、 Si〇膜 6をマスクとしたウエットエッチ
2
ングにより、 p型 InGaAsPキャップ層 4及び p型 InPキャップ層 5の側面を後退させる。 このウエットエッチングでは、先ず、 p型 InPキャップ層 5を、塩酸、酢酸及び水の混合 液を用いてエッチングする。次に、 p型 InGaAsPキャップ層 4を、硫酸、過酸化水素 水及び水の混合液を用いてエッチングする。
[0032] 続いて、図 2C、図 3C及び図 4Cに示すように、 Si〇膜 6をマスクとして、 p型 InPクラ
2
ッド層 3及び InGaAsP活性層 2のウエットエッチングを行う。この結果、 DFBレーザ形 成部以外の領域が除去される。このウエットエッチングでは、 p型 InPクラッド層 3を、 臭化水素酸を用いてエッチングする。次に、 InGaAsP活性層 2 (上側 SCH層、 MQ W層及び下側 SCH層）を、塩酸、過酸化水素酸及び水の混合液を用いてエツチン グする。
[0033] 次に、図 2D、図 3D及び図 4Dに示すように、 InP基板 1上に InGaAsPコア層 7、 p 型 InPクラッド層 8、 p型 InGaAsPキャップ層 9及び p型 InPキャップ層 10を MOCVD 法により形成する。この時、 Si〇膜 6が庇状になっているため、光伝搬方向では表面
2
の段差はほとんど生じない。つまり、 p型 InPキャップ層 10の表面を SiO膜 6の下面
2
に接触させる。なお、 InGaAsPコア層 7の形成に当たっては、例えば、 InGaAsPか らなる SCH層、 InGaAsP/lnGaAsPからなる MQW層、 InGaAsP力もなる SCH層 を順次形成する。また、 InGaAsPコア層 7の形成の際には、 InGaAsPからなる這い 上がり層 21が p型 InPクラッド層 3の側面に沿って成長する。
[0034] 次に、図 2E、図 3E及び図 4Eに示すように、 SiO膜 6を除去し、レーザ領域 51及
2
び EA変調器領域 52を覆う Si〇膜 11を選択的に形成する。この時、 Si〇膜 11の幅
2 2
Wを Si〇膜 6の幅 Wよりも広くする。例えば、 SiO膜 11の幅 Wを 15 x m程度とす
2 2 1 2 2
る。
[0035] その後、図 2F、図 3F及び図 4Fに示すように、 SiO膜 11をマスクとしたウエットエツ
2
チングにより、 p型 InGaAsPキャップ層 10及び p型 InPキャップ層 9の側面を後退させ る。このウエットエッチングでは、先ず、 p型 InPキャップ層 10を、塩酸、酢酸及び水の 混合液を用いてエッチングする。次に、 p型 InGaAsPキャップ層 9を、硫酸、過酸化 水素水及び水の混合液を用いてエッチングする。
[0036] 続いて、図 2G、図 3G及び図 4Gに示すように、 SiO膜 11をマスクとして、 p型 InPク
2
ラッド層 8及び InGaAsP活性層 7のウエットエッチングを行う。この結果、 DFBレーザ 形成部及び EA変調器形成部以外の領域が除去される。このウエットエッチングでは 、 p型 InPクラッド層 8を、臭化水素酸を用いてエッチングする。次に、 InGaAsP活性 層 7 (上側 SCH層、 MQW層及び下側 SCH層）を、塩酸、過酸化水素酸及び水の混 合液を用いてエッチングする。
[0037] 次に、図 2H、図 3H及び図 4Hに示すように、 InP基板 1上に InGaAsPコア層 12及 び p型 InPクラッド層 13を MOCVD法により形成する。この時、 SiO膜 11が庇状にな
2
つているため、光伝搬方向では表面の段差はほとんど生じない。つまり、 p型 InPクラ ッド層 13の表面を SiO膜 11の下面に接触させる。なお、 InGaAsPコア層 12の形成 の際には、 InGaAsPからなる這い上がり層 22が p型 InPクラッド層 8の側面に沿って 成長する。
[0038] その後、図 21、図 31及び図 41に示すように、 SiO膜 11、 p型 InPキャップ層 10、 p型
2
InGaAsPキャップ層 9、 p型 InPキャップ層 5及び p型 InGaAsPキャップ層 4を除去す る。続いて、全面に、 p型の InPクラッド層 14及び p型の InGaAsコンタクト層 15を MO CVD法により形成する。
[0039] 次に、 SiO膜を全面に形成し、リソグラフィー技術によりこれをパターユングすること
2
により、図 5Aに示すように、メサストライプ形成用マスク 16を形成する。マスク 16の幅 は、例ぇば1 111〜2 111程度とする。そして、マスク 16を用いたドライエッチングを行 うことにより、 DFBレーザ領域 51、 EA変調器領域 52及び光導波路領域 53をメサスト ライプ構造に加工する。この結果、光導波路領域 53内に光導波路 (光半導体素子） が形成される。
[0040] 次いで、図 5Bに示すように、メサストライプ構造の脇に、 MOCVD法により半絶縁 性の InP層 17を埋め込む。
[0041] その後、図 5Cに示すように、マスク 16を除去する。続いて、 p型の InGaAsコンタク ト層 15上に p型電極 18を形成し、 InP基板 1の裏面に n型電極 19を形成する。
[0042] このような第 1の実施形態によれば、 DFBレーザ領域 51上において、 SiO膜 11が
2
SiO膜 6よりも広い部分を覆っているため、例え Si〇2膜 11の幅が均一にならない場
2
合があっても、図 3Fに示すように、キャップ層 9及び 10のウエットエッチングの際に、 這い上がり層 21はエッチングされない。従って、這い上がり層 21のエッチングに伴う 空洞の発生が防止される。
[0043] 実際に、本願発明者が第 1の実施形態に沿って光半導体装置を形成したところ、 図 7A乃至図 7Dに示す電子顕微鏡観察の結果が得られた。図 7Aは、図 6中の III— III線に沿った断面の電子顕微鏡観察の結果を示す図であり、図 7Bは、 IV—IV線に 沿った断面の電子顕微鏡観察の結果を示す図であり、図 7Cは、 V— V線に沿った断 面の電子顕微鏡観察の結果を示す図であり、図 7Dは、 VI—VI線に沿った断面の電 子顕微鏡観察の結果を示す図である。これらの図に示すように、どこにも空洞は存在 しなかった。 [0044] (第 2の実施形態）
次に、本発明の第 2の実施形態について説明する。図 8A乃至図 8Eは、本発明の 第 2の実施形態に係る光半導体装置の製造方法を工程順に示す断面図である。な お、図 8A乃至図 8Eは、図 3A乃至図 31と同様の断面を示す。第 1の実施形態では、 半導体層の加工をウエットエッチングにより行っている力 S、第 2の実施形態では、ドラ ィエッチングを併用する。
[0045] 本実施形態では、先ず、第 1の実施形態と同様にして、図 8Aに示すように、 SiO
2 膜 6の形成までの処理を行う。
[0046] 次に、図 8Bに示すように、 SiO膜 6をマスクとしたドライエッチングにより、 p型 InGa
2
AsPキャップ層 4及び p型 InPキャップ層 5を選択的に除去すると共に、 p型 InPクラッ ド層 3を途中の深さまで選択的に除去する。
[0047] 次いで、図 8Cに示すように、 SiO膜 6をマスクとしたウエットエッチングにより、 p型 I
2
nGaAsPキャップ層 4の側面を後退させる。このウエットエッチングでは、硫酸、過酸 化水素水及び水の混合液を用いる。
[0048] その後、図 8Dに示すように、 SiO膜 6をマスクとして、 p型 InPクラッド層 3のウエット
2
エッチングを行う。このウエットエッチングでは、臭化水素酸を用いる。このウエットエツ チングにより、 p型 InPキャップ層 5の側面も後退する。
[0049] 続いて、図 8Eに示すように、 SiO膜 6をマスクとして、 InGaAsP活性層 2のウエット
2
エッチングを行う。このウエットエッチングでは、塩酸、過酸化水素酸及び水の混合液 を用いる。
[0050] その後、第 1の実施形態と同様に、 InGaAsPコア層 7、 p型 InPクラッド層 8、 p型 In GaAsPキャップ層 9及び p型 InPキャップ層 10を MOCVD法により形成する。続いて 、第 1の実施形態と同様に、 SiO膜 6を除去し、 SiO膜 11を形成する。
2 2
[0051] 次に、 InGaAsP活性層 2、 p型 InPクラッド層 3、 p型 InGaAsPキャップ層 4及び p型 InPキャップ層 5と同様にして、 InGaAsPコア層 7、 p型 InPクラッド層 8、 p型 InGaAs Pキャップ層 9及び p型 InPキャップ層 10を、ドライエッチング及びウエットエッチングを 併用して加工する。
[0052] 次いで、第 1の実施形態と同様にして、 p型電極 18及び n型電極 19の形成までの 処理を行う。
[0053] このような第 2の実施形態によっても、第 1の実施形態と同様の効果が得られる。
[0054] なお、第 1及び第 2の実施形態では、 SiO膜 11の幅 Wを均一にしている力 少な
2 2
くとも、 SiO膜 11のレーザ領域 51を覆う部分の幅を、 SiO膜 6の幅よりも広くすれば
2 2
よレ、。この場合、図 9に示すように、 SiO膜 11の EA変調器領域 52を覆う部分の幅は
2
、例えば SiO膜 6の幅と同等とすることができる。 SiO膜 11の形状をこのようなものと
2 2
することにより、 InP基板 1の SiO膜 11により覆われる面積を小さくして、光導波路領
2
域 53を形成する際の過剰な選択成長効果を抑制することができる。
[0055] また、第 1及び第 2の実施形態では、 1組の DFBレーザ領域 51、 EA変調器領域 5 2及び光導波路領域 53を形成しているが、複数組をアレイ状に形成してもよい。例え ば、図 2A及び図 2Eに示す Si〇膜 6及び 11をアレイ状の光半導体装置に応用する
2
場合には、図 10A及び図 10Bに示す 2種類の SiO膜 6及び 11を用いればよレ、。ま
2
た、図 2A及び図 9に示す SiO膜 6及び 11をアレイ状の光半導体装置に応用する場
2
合には、図 10A及び図 10Cに示す 2種類の SiO膜 6及び 11を用いればよい。
2
[0056] また、第 1及び第 2の実施形態では、 EA変調器領域 52を形成した後に光導波路 領域 53を形成しているが、光導波路領域 53を EA変調器領域 52より先に形成しても よレ、。例えば、図 11Aに示すように、 p型 InPキャップ層 5上に SiO膜 6を形成する。
2
その後、 p型 InPキャップ層 5のウエットエッチング等を行った後に、 p型 InPキャップ層 10の形成までの処理を行う。そして、図 11Bに示すように、 DFBレーザ領域 51を覆う 部分の幅が W2で、光導波路領域 53を覆う部分の幅が W1の SiO膜 31をマスクとし
2
て形成する。その後は、第 1又は第 2の実施形態と同様の処理を行えばよい。
[0057] また、複数組をアレイ状に形成する場合に、光導波路領域 53を EA変調器領域 52 より先に形成するときには、図 12A及び図 12Bに示すような Si〇膜 6及び 31を用い
2
れは'よレ、。
[0058] なお、エッチング用のマスクは SiO膜に限定されない。また、各半導体層の組成も
2
第 1又は第 2の実施形態に記載のものに限定されない。
[0059] 更に、上述の実施形態では、 3個の光半導体素子を形成しているが、 4個以上の光 半導体素子の製造に本発明を適用してもよい。この場合、エッチング用のマスクを、 既に形成した光半導体素子の輪郭よりも大きなものとすればよい。
産業上の利用可能性
本発明によれば、 3個以上の光半導体素子を基板上に、空洞を発生させることなく 形成することができる。従って、高い歩留りで高集積の光半導体装置を製造すること ができる。

Claims

請求の範囲
[1] 基板上に、光学的な機能が互いに異なる 3個以上の光半導体素子が光の伝搬方 向に沿って並ぶ光半導体装置を製造する方法であって、
前記基板上に、前記 3個以上の光半導体素子のうちの 1つである第 1の光半導体 素子を構成する第 1の半導体層群を形成する工程と、
前記第 1の半導体層群の上に、前記第 1の光半導体素子が形成される領域を覆う 第 1のマスクを形成する工程と、
前記第 1のマスクを用いて前記第 1の半導体層群をパターニングする工程と、 前記基板上に、前記 3個以上の光半導体素子のうちの他の 1つである第 2の光半 導体素子を構成する第 2の半導体層群を形成する工程と、
前記第 1のマスクを除去する工程と、
前記第 2の半導体層群の上に、前記第 2の光半導体素子が形成される領域を覆う と共に、少なくとも平面視で前記第 1の半導体層群の残存部分の輪郭よりも広い範囲 を覆う第 2のマスクを前記第 1の半導体層の残存部分及び前記第 2の半導体層群上 に形成する工程と、
前記第 2のマスクを用いて前記第 2の半導体層群をパターニングする工程と、 前記基板上に、前記 3個以上の光半導体素子のうちの他の 1つである第 3の光半 導体素子を構成する第 3の半導体層群を形成する工程と、
を有することを特徴とする光半導体装置の製造方法。
[2] 前記第 2のマスクとして、前記伝搬方向に直交する方向における寸法が一定のもの を用いることを特徴とする請求項 1に記載の光半導体装置の製造方法。
[3] 前記第 2のマスクとして、前記伝搬方向に直交する方向における寸法に関し、前記 第 2の光半導体素子が形成される領域を覆う部分が、残りの部分よりも小さいものを 用いることを特徴とする請求項 1に記載の光半導体装置の製造方法。
[4] 前記第 2の光半導体素子は、前記第 1及び第 3の光半導体素子の間に位置するこ とを特徴とする請求項 3に記載の光半導体装置の製造方法。
[5] 前記第 3の光半導体素子は、前記第 1及び第 2の光半導体素子の間に位置するこ とを特徴とする請求項 1に記載の光半導体装置の製造方法。
[6] 前記第 1の半導体層群を形成する工程は、
前記基板上に第 1のコア層を形成する工程と、
前記第 1のコア層上に第 1のクラッド層を形成する工程と、
前記第 1のクラッド層上に第 1のキャップ層を形成する工程と、
を有することを特徴とする請求項 1に記載の光半導体装置の製造方法。
[7] 前記第 1の半導体層群をパターニングする工程は、
ウエットエッチングにより前記第 1のキャップ層の側面を後退させる工程と、 ウエットエッチングにより前記第 1のクラッド層及び前記第 1のコア層をカ卩ェする工程 と、
を有することを特徴とする請求項 6に記載の光半導体装置の製造方法。
[8] 前記第 2の半導体層群を形成する工程において、前記第 2の半導体層群の表面を 前記第 1のマスクの下面に接触させることを特徴とする請求項 7に記載の光半導体装 置の製造方法。
[9] 前記第 1の半導体層群をパターニングする工程は、
ウエットエッチングにより前記第 1のキャップ層の側面を後退させる工程と、 ドライエッチングにより前記第 1のクラッド層の途中まで加工する工程と、 ウエットエッチングにより前記第 1のクラッド層の残存部分及び前記コア層を加工す る工程と、
を有することを特徴とする請求項 6に記載の光半導体装置の製造方法。
[10] 前記第 2の半導体層群を形成する工程において、前記第 2の半導体層群の表面を 前記第 1のマスクの下面に接触させることを特徴とする請求項 9に記載の光半導体装 置の製造方法。
[11] 前記第 2の半導体層群を形成する工程は、
前記基板上に第 2のコア層を形成する工程と、
前記第 2のコア層上に第 2のクラッド層を形成する工程と、
前記第 2のクラッド層上に第 2のキャップ層を形成する工程と、
を有することを特徴とする請求項 1に記載の光半導体装置の製造方法。
[12] 前記第 2の半導体層群をパターニングする工程は、 ウエットエッチングにより前記第 2のキャップ層の側面を後退させる工程と、 ウエットエッチングにより前記第 2のクラッド層及び前記第 2のコア層をカ卩ェする工程 と、
を有することを特徴とする請求項 11に記載の光半導体装置の製造方法。
[13] 前記第 3の半導体層群を形成する工程において、前記第 3の半導体層群の表面を 前記第 2のマスクの下面に接触させることを特徴とする請求項 12に記載の光半導体 装置の製造方法。
[14] 前記第 2の半導体層群をパターニングする工程は、
ウエットエッチングにより前記第 2のキャップ層の側面を後退させる工程と、 ドライエッチングにより前記第 2のクラッド層の途中まで加工する工程と、 ウエットエッチングにより前記第 2のクラッド層の残存部分及び前記第 2のコア層を加 ェする工程と、
を有することを特徴とする請求項 11に記載の光半導体装置の製造方法。
[15] 前記第 3の半導体層群を形成する工程において、前記第 3の半導体層群の表面を 前記第 2のマスクの下面に接触させることを特徴とする請求項 14に記載の光半導体 装置の製造方法。
[16] 前記第 2のマスク、前記第 2のキャップ層及び前記第 1のキャップ層を除去する工程 と、
前記第 1乃至第 3のクラッド層上に p型クラッド層及び p型コンタクト層を順次形成す る工程と、
前記 p型コンタクト層上にメサストライプ形成用の誘電体マスクをパターニングする 工程と、
前記第 1乃至第 3のクラッド層、 p型クラッド層及び p型コンタクト層に対して前記誘 電体マスクを用いたエッチングを行うことにより、前記第 1乃至第 3のクラッド層、 p型ク ラッド層及び P型コンタクト層を含むメサストライプを形成する工程と、
前記メサストライプの脇に半絶縁性層を形成する工程と、
前記誘電体マスクを除去する工程と、
前記 p型コンタクト層上に第 1の電極を形成し、前記基板の裏面に第 2の電極を形 成する工程と、
を有することを特徴とする請求項 1に記載の光半導体装置の製造方法
[17] 基板上に、光学的な機能が互いに異なる n個 (nは 3以上の整数)の光半導体素子 が光の伝搬方向に沿って並ぶ光半導体装置を製造する方法であって、
前記基板上に、前記 n個の光半導体素子のうちの 1つである第 k (kは 1以上 n_ l以 下の整数）の光半導体素子を構成する第 kの半導体層群を形成する工程と、 前記第 kの半導体層群の上に、前記第 kの光半導体素子が形成される領域を覆う 第 kのマスクを形成する工程と、
前記第 kのマスクを用いて前記第 kの半導体層群をパターニングする工程と、 を、 kの値を 1から n_ lまで 1ずつ上げながら繰り返す工程と、
前記基板上に、前記 n個の光半導体素子のうちの 1つである第 nの光半導体素子を 構成する第 nの半導体層群を形成する工程と、
を有し、
前記第 kのマスクとして、 kの値が 2以上の場合、前記第 kの光半導体素子が形成さ れる領域を覆うと共に、少なくとも平面視で前記第 1乃至第 (k 1)の半導体層群の 残存部分の輪郭よりも広い範囲を覆うものを用いることを特徴とする光半導体装置の 製造方法。
[18] 前記第 kのマスクとして、前記伝搬方向に直交する方向における寸法に関し、前記 第 kの光半導体素子が形成される領域を覆う部分が、残りの部分よりも小さいものを 用いることを特徴とする請求項 17に記載の光半導体装置の製造方法。
[19] 前記第 kの半導体層群を形成する工程は、
前記基板上に第 kのコア層を形成する工程と、
前記第 kのコア層上に第 kのクラッド層を形成する工程と、
前記第 kのクラッド層上に第 kのキャップ層を形成する工程と、
を有することを特徴とする請求項 17に記載の光半導体装置の製造方法。
[20] 前記第 kの半導体層群をパターニングする工程は、ウエットエッチングにより前記第 kのキャップ層の側面を後退させる工程を有することを特徴とする請求項 19に記載の 光半導体装置の製造方法。
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