JPH02254720A - 微細エッチング方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は微細エツチング方法に係り１例えば半導体基板
上に形成される半導体多層膜等に対する微細エツチング
方法に関する。

（従来の技術） 半導体装置の例えば電界効果トランジスタ、半導体レー
ザ素子の製造において、ドライエツチングは異方性エツ
チングとしての特徴を備えるため、アンダーカットを生
じないマスク通りのエツチングが達成できるという有効
性を持つ、その有効性を生かすには、通常のフォトレジ
ストではドライエツチング時におけるパターン幅の広が
り等の問題があり、多層レジストマスク等の工夫がなさ
れている１例えば、　Ｋ、　Ａｓａｋａｖａ　ａｎｄ　
Ｓ、　Ｓｕｇａｔａ　：Ｊ、　Ｖａｃ、　Ｓｃｉ。Ｔｅ
ｃｈｎｏｌ、　Ｂ３　（１９８５）　４０２では３層マ
スクによるドライエツチングの例が述べられている、こ
の例について以下に簡単に説明する。

Ｇ　ａ　Ａ　ｓ半導体基板２０１上に、ポジ型下層レジ
スト（２５０℃ベーキング）２０２、Ｔｉ蒸着膜中間層
２０３、ポジ型上層レジスト（９０℃ベーキング）２０
４の順に積み重ね、上層レジスト２０４をＵＶ露光によ
ってパターニングする（第３図（ａ））。

上層レジスト２０４をマスクとしてＣらを用いたＲ　Ｉ
　ＢＥ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｂｅａｍ　Ｅｔ
ｃｈｉｎｇ）によってＴｉ蒸着膜である中間層２０３を
パターニングし、さらに中間層２０３をマスクとして、
０３を用いたＩ　Ｂ　Ｅ　（Ｉｏｎ　Ｂｅａｍ　Ｅｔｅ
ｈｉｎｇ）によって下層レジスト２０２にパターニング
を施す、この０□のＩＢＥにより上層レジスト２０４は
除去される（第３図（ｂ））。

次に、パターン転写された下層レジスト２０２を用いて
ＣＱ、によるＲＩＢＥを施し、Ｇ　ａ　Ａ　ｓ半導体基
板２０１を所定の形状に加工する。　　２０１ａはこの
基板に形成された一例の溝である。また、このＣらによ
るＲＩＢＨにより中間層２０３は除去される（第３図（
ｃ））。

最後に下層レジスト２０２を０□プラズマを用いたアッ
シングにより除去し、ドライエツチングは完了する（第
３図（ｄ））。

この３層レジストマスクを単層レジストマスクと比較す
ると以下の利点がある。（１）厚い下層レジスト２０２
はドライエツチングに耐える膜厚を確保できるため高ア
スペクト比の微細パターンが形成できる。　（…）上層
レジスト２０４は薄くても良く、解像度の高いレジスト
を使用できる。

（発明が解決しようとする課題） 従来の３層レジストマスクを用いるエツチング方法では
、マスクの下層レジスト２０２は耐エツチング性をもた
せるために高温のベーキングを行うが、こうして形成さ
れたレジストマスクは０□プラズマアツシングを用いて
除去しなければならない、このアッシングにはプラズマ
損傷や残渣の問題があり、特にその後に結晶成長のプロ
セスを含む半導体発光素子への応用には不適当であった
。

本発明は、上記の欠点を除去し、ドライエツチングにお
ける３層レジストの特徴を生かしながら、アッシングの
不要な微細エツチング方法を提供することを目的とする
。

【発明の構成〕

（課題を解決するための手段） 本発明にかかる微細エツチング方法は基板上の被エツチ
ング材に誘電体または半導体からなる第１のマスク層を
形成する工程と、前記第１のマスク層に積層させこれよ
りも耐エツチング性の高いレジストでなる第２のマスク
層を形成する工程と、前記第２のマスク層に積層させ金
属または誘電体でなる第３のマスク層を形成する工程と
、前記第３のマスク層に積層させレジストでなる第４の
マスク層を形成する工程と、前記第４のマスク層にパタ
ーニングを施す工程と、前記第４のマスク層によって第
３のマスク層にドライエツチングを施す工程と、前記第
３のマスク層によって第２のマスク層にドライエツチン
グを施す工程と、前記第２のマスク層によって第１のマ
スク層および前記被エツチング材にドライエツチングを
施す工程と、前記ドライエツチングにより第１のマスク
層および前記被エツチング材に形成された開口部から第
１のマスク層を選択エツチングし除去する工程を含むも
のである。

（作　用） 本発明は、叙上の如く高精度の微細加工を要する被エツ
チング材にエツチングを施すにあたり、微細加工性、均
一性、形状制御性に優れたドライエツチングの特徴を生
かしたまま、これに与える損傷を極少にエツチングを達
成できる。これにより、従来、エツチングマスクの除去
に必須であったアッシングによる素子の劣化がないので
、素子の自由な設計が可能である。

（実施例） 以下１本発明の一実施例につき第１図、および第２図を
参照して説明する。

第１図にＳ　Ａ　−ＣＭ　（Ｓｅｌｆ−Ａｌｉｇｎｅｄ
　Ｃｏｎ５ｔｒｉｅ−ｔｅｄ　Ｍｅｓａ）　　レーザ（
Ｙ、Ｈｉｒａｙａｍａ　ａｔ　ａｌ、　　：Ｅｌｅｃｔ
ｒｏｎ。

Ｌｅｔｔ、　２４　（１９８８）　４５２　）と呼ばれ
る超高速光通信用の半導体レーザの作製プロセスを断面
図で示す。

゛まず第１図（ａ）に示す如く、　ＩｎＰ基板１０１上
にｎ−ＩｎＰバッファ層１０２、ア層上０２ＧａＩｎＡ
ｓＰ活性層１０３及びｐ−ＩｎＰ活性層保護層１０４を
順次積層して結晶成長する。

次いで第１図（ｂ）に示す如く、前記ｐ−ＩｎＰ活性層
保護層１０４上にマスク層圧を形成する。　このマスク
層圧は、第１マスク層として積層マスクのりブトオフ層
１１．第２マスク層の下層レジスト層１２、第３マスク
層の中間層１３、第４マスク層の上層レジスト層１４を
順次積層して形成する。そして最上層の上層レジスト層
１４を所定のパターンに、即ち、ｌＩｓ幅に最終に残す
活性領域と、この活性領域の両脇に１−ずつの幅に設け
られる埋め込み用の溝を形成するための開口１４ａをエ
ツチングにより形成する。

次いで、上記マスクパターンによって下側の積層マスク
層を順次ドライエツチングによってパターン化し、さら
にこのマスクパターンによってＩｎＰ活性層保護層１０
４からアンドープＧａ　Ｉ　ｎＡｓＰ活性層１０３を経
てｎ−ＩｎＰｎツバ２フフツチングを施し，埋め込み溝
１０５を形成して第１図（Ｃ）に示す如くなる．　この
工程のエツチングによって上記アンドープＧａＩｎＡｓ
Ｐ活性層１０３は、最終にＩＩｊａ幅に残される活性領
域部１０３ａと、この両脇の１−幅の上記埋め込み溝１
０５を介した外側の活性層部１０３ｂになる。

次いで、第１マスク層１１を溶液エツチングで溶除しマ
スク層全部をリフトオフ除去することにより第１図（ｄ
）に示す如くなる．なお、上記マスク層圧の構成および
これに対するエツチングの詳細については、第２図によ
り詳述するのでここには省略する。

次いで第１図（ｅ）に示す如く、ｐ−ＩｎＰクラッド層
１０６及びｐ◆−ＧａＩｎＡｓＰキ’ｒｙブ層１０７＠
−結晶成長する０次いで、第１図（ｆ）に示す如く、　
リフトオフによってパターニングしたＡｕ−２口電極１
０８をマスクとしてｐ　−ＩｎＰ活性層保護層までをメ
サエッチングする０次いで、硫酸＋過酸化水素水＋水（
４：ｌ：１）溶液で、外側の活性層１０３ｂのみを選択
的に除去する０次いで，第１図（ｇ）に示す如く，絶縁
膜としてｓｉｏ，膜１０９を積層させ、メサ頂部に窓を
開け、Ａ　ｕ　−　Ｃ　ｒ電極１１０を全面に蒸着する
．また、基板１０１側は約ｔｏｏｍ厚になるまで研磨し
た後、　ｎ側電極としてＡ　ｕ　−　Ｇ　ｅ電極１１１
を形成する。

このＳＡ−０Ｍレーザは活性領域と埋め込み部の幅を自
己整合的に形成することができる．これにより、埋め込
み部の溝を微細に制御でき，浮遊容量を非常に小さくす
ることができるので、周波数特性に優れた素子を容易に
歩留り良く作製することができる．この周波数特性に優
れた素子を作製するための重要なポイントは、第１図（
ｄ）のチャネルエツチングにおいて、微細な溝を制御性
良くかつ他に損傷を与えること無しに形成することにあ
る．このチャネルエツチングに本発明を適用した．繁雑
さを避けるために被エツチング材は単層基板として以下
に説明する。

まず第２図（ａ）に示すごとく、被エツチング材のＩｎ
Ｐ基板基板上刈上さ約０．１虜の５ｉｓＮ．膜２１をプ
ラズマＣＶＤにより形成してリフトオフ層（第１マスク
層）とし、さらに、キノンジアザイド系ポジ型レジスト
２２を厚さ約１−塗布して２５０℃のベーキングを行い
下層レジスト（第２マスク層）とし、さらに、電子ビー
ム蒸着装置を用いてＴ１蒸着膜２３を約０．０５４蒸着
して中間層（第３マスク層）とし、さらに、キノンジア
ザイド系ポジ型レジスト２４を通常のＵＶ露光プロセス
によりパターニングして上層レジスト（第４マスク層）
とする。

次いで、第２図（ｂ）に示す如く、前記上層レジスト２
４をマスクとしてＣ１，を用いたＲＩＢＥによって前記
Ｔ１蒸着膜２３にパターニングを施し、さらにこのＴ１
蒸着膜２３をマスクとして、０□を用いたＩＢＨによっ
て前記下層レジストのポジ製レジスト膜２２にパターニ
ングを施す．ＣものＲＩＢＥではエツチング時間を５分
程度（ガス圧力２×１０″″’　Ｔｏｒｒ、加速電圧４
００　Ｖ　’）にすることによって、上層レジスト２４
のパターンが広がらないうちにＴ１蒸着膜２３の中間層
にパターン転写を行うことができる．０１を用いたＩＢ
Ｅでは、Ｔｉとキノンジアザイド系ポジ型レジストの選
択比が１００以上あるため（ガス圧力２　Ｘ　１０’−
’Ｔｏｒｒ．加速電圧５００Ｖ）薄いＴｉ中間層のマス
クでも厚い下層レジストにパターニングできる。

次いで、第２図（Ｃ）に示す如く、このパターニングさ
れた下層レジスト２２を用いて、ＣらによるＲＩＢＥを
行い、Ｓｉ３Ｎ４［２１を切ると同時にＩｎＰ基板１０
０に断面が矩形の埋め込み溝１００ａを形成する。　こ
の時リフトオフ層の薄いＳｉ３Ｎ、膜２１はＣＱ、のＲ
ＩＢＥに対しては充分にエッチレートが速く、ＩｎＰ基
板■のエツチングをほとんど妨げない、ＳＡ−ＣＭレー
ザを作製するためにはエツチング溝の深さは１μｓもあ
れば充分であるが、こうして作られた下層レジスト２３
のマスクは深さ数−のエツチングにも耐えることが出来
る。

次いで、第２図（ｄ）に示す如く、緩衝弗酸溶液により
Ｓｉ、Ｎ４膜２１（第２図（Ｃ））を選択的に除去しマ
スク全体をリフトオフする０表面張力の低い混合比（弗
酸：弗化アンモニウム：水＝５：２８：６７）の緩衝弗
酸溶液を用いれば、このリフトオフは約３０分程度で簡
単に行うことが出来る。

以上、説明したように、本発明を用いて形成された埋め
込み溝１００ａは、ドライエツチングの有効性が生かさ
れた微細で、かつ、形状制御されたものであり、これに
より周波数特性に優れた素子を歩留り良く作製できた。

さらに、溝部以外の領域にはほとんど損傷は残らず、そ
の後の結晶成長に与える影響が非常に小さいため、素子
の性能の低下はみられなかった。

本発明は各種半導体レーザのストライブ形成に用いられ
ることが可能なだけでなく、微細で損傷の少ない加工が
要求されるトランジスタ等の電子素子にも応用が可能で
あることは明らかである。

また、上層レジストのパターニングに干渉露光や電子ビ
ーム露光などの微細露光技術を使う形で本発明を用いれ
ば、プロセスによる損傷を考慮する必要なしに量子細線
等の微細構造を形成することができる。

なお、被エツチング材には半導体、誘電体、金属を、そ
して、これに被着する第１マスク材には半導体、誘電体
を用いることができる。

また、上記半導体として、■族生導体のＳｌ。

Ｇｏ等、ｍ−ｖ族化合物半導体のＡ　Ｑ　Ａ　ｓ　ｇ　
Ｇ　ａ　Ａ　ｓ　ｇＧａＰ、　　ＩｎＰ、ＧａＡｆｆｉ
Ａｓ、　　ＩｎＧａＡｓ、　　ＩｎＡＩＩ！Ｐ＊ＩｎＧ
ａＰ、ＩｎＧａＡｆｆｉＰ、ＩｎＧａＡｓＰ等、ＩＩ−
Ｖｌ族化合物半導体のＺｎ５ｅ、ＺｎＳ、　　ＺｎＴｅ
。

ＣｄＨｇＴｅ、ＺｎＨｇＴａ等が挙げられる。

さらに、上記誘電体として、酸化シリコン、窒化シリコ
ン、炭化シリコン、酸化アルミニウム。

窒化アルミニウム、ダイアモンド、サファイア等が挙げ
られる。

次に、上記金属としては、Ａｇ、　ＡＪ、　Ａｕ、　Ｇ
ｏ。

Ｃｕ、　Ｉｎ、　Ｍｏ、　Ｎｉ、　Ｐｂ、　Ｐｄ、　Ｐ
ｔ、　Ｓｎ、　ＴａｐＴｉ、Ｗ、Ｚｎ等、およびこれら
を含む合金が挙げられる。

〔発明の効果〕

以上に述べたように本発明のドライエツチング方法によ
れば、微細加工性、均一性、形状制御性に優れたドライ
エツチングの特徴を生かしたまま、被エツチング材に与
える損傷を極めて低減できるので、製造される半導体素
子の性能が顕著に向上する。

【図面の簡単な説明】

第１図（ａ）〜（ｇ）は本発明の一実施例に係わる半導
体レーザ素子の製造工程を示すいずれも断面図、第２図
（ａ）〜（ｄ）は本発明の微細ドライエツチング方法の
一実施例を工程順に示すいずれも断面図、第３図（ａ）
〜（ｄ）は従来の微細ドライエツチング方法を工程順に
示すいずれも断面図である。 旦・・・マスク層 １００・・・被エツチング材（ＩｎＰ基板）１１、２１
・・・第１マスク層（マスクのりフトオフ層）１２、２
２・・・第２マスク層（下層レジスト）１３、２３・・
・第３マスク層（中間層）１４、２４・・・第４マスク
層（上層レジスト）１０１−　Ｉ　ｎ　Ｐ基板 １０２−　ｎ　−Ｉ　ｎ　Ｐ保護層 １０３−ＧａＩｎＡｓＰ活性層 １０４・・・ｐ−ＸｎＰ保護層 １００ａ、　１０５・・・埋め込み溝 １０６・・・ｐ　−ＩｎＰクラッド層 １０７−ｐ”−ＧａＩｎＡｓＰキーＶツブ層１０８、１
１０．１１１・・・電極 １０９・・・ＳｉＯ膜

Claims (1)

【特許請求の範囲】
1. 基板上の被エッチング材に誘電体または半導体からなる
   第１のマスク層を形成する工程と、前記第１のマスク層
   上にこれよりも耐エッチング性の高いレジストからなる
   第２のマスク層を形成する工程と、前記第２のマスク層
   上に金属または誘電体からなる第３のマスク層を形成す
   る工程と、前記第３のマスク層上にレジストからなる第
   ４のマスク層を形成する工程と、前記第４のマスク層に
   パターニングを施す工程と、前記第４のマスク層によっ
   て第３のマスク層にドライエッチングを施す工程と、前
   記第３のマスク層によって第２のマスク層にドライエッ
   チングを施す工程と、前記第２のマスク層によって第１
   のマスク層および前記被エッチング材にドライエッチン
   グを施す工程と、前記ドライエッチングにより第１のマ
   スク層および前記被エッチング材に形成された開口部か
   ら第１のマスク層を選択エッチングし除去する工程とか
   らなることを特徴とする微細エッチング方法。