JP2000124539A

JP2000124539A - 半導体光素子の製造方法

Info

Publication number: JP2000124539A
Application number: JP11120754A
Authority: JP
Inventors: Yuichiro Okunuki; 雄一郎奥貫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-08-11
Filing date: 1999-04-27
Publication date: 2000-04-28
Anticipated expiration: 2019-04-27
Also published as: JP3287331B2

Abstract

(57)【要約】【課題】組立用マーカ及び光出射端面と活性層との間
の相対位置精度が優れ、実装時に十分な結合効率を得る
ことができ、均一な素子特性を得ることができる半導体
光素子の製造方法を提供する。【解決手段】クラッド層１７及び１８に対して選択エ
ッチングが可能なエッチングストッパー層７を半導体基
板９上に形成する。次に、半導体基板９上に目合わせパ
ターン成長阻止マスク及び１対の同方向に延びる成長阻
止マスクを選択的に形成する。次いで、半導体基板９上
にクラッド層１７を選択成長により形成する。その後、
クラッド層１７上に導波路層１を選択成長により形成す
る。次に、導波路層１上にクラッド層１８を選択成長に
より形成する。更に、全面に半導体層２乃至５を形成す
る。そして、半導体層２乃至５及びクラッド層１８を選
択的にエッチングすることにより目合わせパターン成長
阻止マスクの形状を発現させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は光通信等に使用され
る半導体レーザを備えた半導体光素子の製造方法に関
し、特に、組立用マーカと活性層との間に高い相対位置
精度を得ることができる半導体光素子の製造方法に関す
る。

【０００２】

【従来の技術】光通信に使用される光素子モジュールに
関し、光通信のアクセス系への普及に伴い低コスト化が
必要になっている。光素子モジュールの低コスト化に
は、半導体光素子自身の低価格化モジュール組立時に光
ファイバへの結合を確保するアラインメント工程の簡素
化が有効である。そこで、従来半導体光素子を発光させ
ながら行っているアラインメント工程を改め、素子を発
光させずに画像認識技術又はバンプ実装技術により実装
する方法である所謂パッシブアラインメントによる組立
方法が試みられている。図２６は従来のパッシブアライ
ンメントによるレーザダイオード（ＬＤ）モジュールの
組立方法を示す模式図である。

【０００３】従来のパッシブアラインメントによるＬＤ
モジュールの組立方法では、例えば実装用の基板として
Ｓｉ基板１０１を使用する。そして、このＳｉ基板１０
１上に設けられた組立用マーカ１０６と半導体レーザ１
０４の表面に設けられた組立用マーカ１０５との位置を
合わせて半導体レーザ１０４をＳｉ基板１０１上に実装
し、Ｓｉ基板１０１上に形成されたＶの字型の溝１０２
に合わせて光ファイバ１０３を実装する。

【０００４】なお、組立用マーカ２５及び２６は金属膜
で形成されており、この金属膜が円形にくり抜かれたよ
うな形状を有する。そして、Ｓｉ基板１０１の下方から
赤外線を照射すると、組立用マーカ１０５及び１０６の
位置を確認しながら半導体レーザ１０４をＳｉ基板１０
１上に実装することができる。

【０００５】そして、半導体レーザ１０４中の活性層１
０７と光ファイバ１０３との相対位置関係により半導体
光素子の結合効率が決定されるため、半導体レーザ１０
４中の活性層１０７及び光ファイバ１０３の実装に高い
位置精度が要求される。つまり、このようなパッシブア
ラインメント技術によりＬＤモジュールを組み立てるた
めには、半導体レーザ１０４において組立用マーカ１０
５と活性層１０７との間に極めて高い相対位置精度が必
要となる。また、半導体レーザ１０４の端面と光ファイ
バ１０３との距離も結合効率に大きく影響するため、組
立用マーカ１０５と半導体レーザ１０４の端面との間に
も極めて高い位置精度が必要である。

【０００６】また、活性層を含む導波路層及び電流ブロ
ック層を選択成長により形成して光通信用半導体レーザ
を作製する方法が特開平６−１０４５２７号公報に記載
されている。この方法によって作製された半導体レーザ
においては、エッチング工程なしで活性層が形成されて
いるため、均一性及び再現性が優れている。また、素子
自身の低価格化に極めて有効な製造方法である。図２７
（ａ）及び（ｂ）並びに図２８（ａ）及び（ｂ）は従来
の半導体光素子の製造方法を工程順に示す模式図であ
る。

【０００７】先ず、図２７（ａ）に示すように、ｎ型Ｉ
ｎＰ基板１１９の（００１）面を表面上とし、ストライ
プ状の１対のＳｉＯ₂からなる第１の成長阻止マスク１
２０及び同じＳｉＯ₂からなる目合わせパターン膜１１
８を選択的に形成する。

【０００８】次に、図２７（ｂ）に示すように、第１の
成長阻止マスク１２０及び目合わせパターン膜１１８を
除く領域にｎ型ＩｎＰクラッド層１２２を形成する。そ
の後、多重量子井戸構造を有するＩｎＧａＡｓＰ活性層
及びＩｎＧａＡｓＰガイド層からなる導波路層１１１を
ｎ型ＩｎＰクラッド層１２２上に形成する。次いで、ｐ
型ＩｎＰクラッド層１２３を導波路層１１１上に形成す
る。これにより、ダブルへテロ構造が構成される。ま
た、目合わせパターン１１８ａが形成される。

【０００９】次に、図２８（ａ）に示すように、第１の
成長阻止マスク１２０を除去し、１対の第１の成長阻止
マスク１２０により形成された溝間に位置するｐ型Ｉｎ
Ｐクラッド層１２３の上にＳｉＯ₂からなる第２の成長
阻止マスク１２１を形成する。第２の成長阻止マスク１
２１の形成には、例えば特開平８−３３０６６５号公報
に記載された方法が採用される。その後、第２の成長阻
止マスク１２１を除く領域にｐ型ＩｎＰブロック層１１
５及びｎ型ＩｎＰ電流ブロック層１１４を順次形成す
る。

【００１０】次に、図２８（ｂ）に示すように、第２の
成長阻止マスク１２１を除去する。その後、全面にｐ型
ＩｎＰクラッド層１１３及びｐ型ＩｎＧａＡｓＰコンタ
クト層１１２を順次形成する。

【００１１】この従来の製造方法によれば、エッチング
を使用せずに活性層を形成できるため、均一性及び再現
性が優れた半導体レーザを作製することができる。

【００１２】

【発明が解決しようとする課題】しかしながら、上述の
従来の方法により製造された素子においては、半導体レ
ーザそのものの特性は優れているが、組立用マーカを形
成する際に十分な組立用マーカと活性層との間の相対位
置精度を得ることができないという問題点がある。ま
た、レーザ共振器の形成に適用する場合には、十分な劈
開位置の精度を得ることができない。この理由は以下の
とおりである。

【００１３】組立用マーカの形成及び劈開位置の決定は
フォトリソグラフィ工程により行われる。そして、組立
用マーカの位置と活性層の位置又はレーザ共振器形成時
の劈開位置を精度良く整合させるためには、活性層との
相対位置精度の良い目合わせパターンが基板表面から見
えるようにする必要があり、その目合わせパターンに組
立用マーカ又は劈開位置を整合させる必要がある。この
とき、十分な目合わせ精度が得られないと、パッシブア
ライメントによって組立てが行われる半導体レーザにお
いては、モジュール組立時に十分な結合効率が得られな
い。

【００１４】また、例えば「１９９７年電子情報通信学
会エレクトロニクスソサイエティ大会、Ｃ−４−２６」
に記載されているスポットサイズ変換器集積レーザ等の
光集積素子においては、レーザ共振器形成時の劈開工程
における劈開位置のずれが放射角等の特性のばらつきの
原因となる。更に、共振器中に位相シフト部を有する回
折格子が形成された分布帰還型レーザにおいては、位相
シフト部の位置が設計値からずれることにより、単一縦
モード特性が劣化する。従って、活性層及び回折格子の
位置と素子表面の電極及びマーカとの間には、高い相対
位置精度が要求される。

【００１５】しかし、前述の従来の製造方法を採用する
場合、図２７（ａ）及び（ｂ）に示すように、最初の結
晶成長の前に目合わせパターン膜１１８を形成しても、
全ての結晶成長が終わったときには、目合わせパターン
１１８ａは電流ブロック層、クラッド層及びコンタクト
層の中に埋もれてしまい、コンタクト層１１２の表面に
は、図２８（ｂ）に示すように、わずかなパターン跡１
２４が残存するのみである。従って、組立用マーカの形
成時又は劈開位置の決定時には、このわずかなパターン
跡１２４を使用して目合わせを行うことになるので、十
分な組立用マーカ、活性層及び劈開位置の相対位置精度
が得られない。

【００１６】そこで、クラッド層等の成長層中に埋もれ
た目合わせパターンをエッチング等により掘り起こして
復元する方法が考えられる。しかし、この場合、導波路
層を構成するＩｎＧａＡｓＰをエッチングせずにＩｎＰ
をエッチングするようなエッチング液、例えば塩酸及び
リン酸からなる混合液を使用する必要があり、同時に目
合わせパターン直下のＩｎＰ基板がエッチングされてし
まうため、目合わせパターンの形状が大幅に崩れ、十分
な目合わせ精度が得られない。

【００１７】これらの理由により、従来の方法では十分
な精度のない目合わせにより組立用マーカの位置及びレ
ーザ共振器形成時の劈開位置が決定されている。この結
果、組立用マーカ、レーザの劈開位置及びレーザの活性
層間の相対位置精度が十分ではなく、パッシブアライン
メントを適用した低コストＬＤモジュールへの実装にお
いて十分な結合効率が得られない。また、スポットサイ
ズ変換器集積半導体レーザ等の劈開位置によって素子特
性が変化するデバイスにおいては、劈開位置精度のばら
つきにより素子特性の均一性が劣化するという問題点が
ある。更に、光ファイバとの結合点が２点ある半導体光
増幅器では、特性を確保するためにパッシブアラインメ
ントの適用は不可能である。

【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、組立用マーカ及び光出射端面と活性層との
間の相対位置精度が優れ、実装時に十分な結合効率を得
ることができ、均一な素子特性を得ることができる半導
体光素子の製造方法を提供することを目的とする。

【００１９】

【課題を解決するための手段】本発明に係る第１の半導
体光素子の製造方法は、半導体基板上に目合わせパター
ン成長阻止マスク及び１対の同方向に延びる成長阻止マ
スクを選択的に形成する工程と、前記半導体基板上に第
１のクラッド層を選択成長により形成する工程と、前記
第１のクラッド層上に活性層を備えた導波路層を選択成
長により形成する工程と、前記導波路層上に第２のクラ
ッド層を選択成長により形成する工程と、全面に半導体
層を形成する工程と、を有する半導体光素子の製造方法
において、前記目合わせパターン成長阻止マスク及び１
対の前記成長阻止マスクを形成する工程の前に前記半導
体基板並びに前記第１及び第２のクラッド層に対して選
択エッチングが可能なエッチングストッパー層を前記半
導体基板上に形成する工程を有し、前記半導体層を形成
する工程の後に前記半導体層及び前記第２のクラッド層
を選択的にエッチングすることにより前記目合わせパタ
ーン成長阻止マスクの形状を発現させる工程を有するこ
とを特徴とする。

【００２０】本発明に係る第２の半導体光素子の製造方
法は、半導体基板上に目合わせパターン成長阻止マスク
及び１対の同方向に延びる成長阻止マスクを選択的に形
成する工程と、前記半導体基板上に第１のクラッド層を
選択成長により形成する工程と、前記第１のクラッド層
上に活性層を備えた導波路層を選択成長により形成する
工程と、前記導波路層上に第２のクラッド層を選択成長
により形成する工程と、全面に半導体層を形成する工程
と、を有する半導体光素子の製造方法において、前記第
２のクラッド層を形成する工程の後に前記半導体基板並
びに前記第１及び第２のクラッド層に対して選択エッチ
ングが可能なエッチングストッパー層を前記第２のクラ
ッド層上に形成する工程を有し、前記半導体層を形成す
る工程の後に前記半導体層を選択的にエッチングするこ
とにより前記目合わせパターン成長阻止マスクの形状を
発現させる工程を有することを特徴とする。

【００２１】本発明に係る第３の半導体光素子の製造方
法は、半導体基板上に目合わせパターン成長阻止マスク
及び１対の同方向に延びる成長阻止マスクを選択的に形
成する工程と、前記半導体基板上に第１のクラッド層を
選択成長により形成する工程と、前記第１のクラッド層
上に活性層を備えた導波路層を選択成長により形成する
工程と、前記導波路層上に第２のクラッド層を選択成長
により形成する工程と、全面に半導体層を形成する工程
と、を有する半導体光素子の製造方法において、前記目
合わせパターン成長阻止マスク及び１対の前記成長阻止
マスクは前記半導体基板並びに前記第１及び第２のクラ
ッド層に対して選択エッチングが可能であり、前記半導
体層を形成する工程の後に前記半導体層及び前記第２の
クラッド層を選択的にエッチングすることにより前記目
合わせパターン成長阻止マスクの形状を発現させる工程
を有することを特徴とする。

【００２２】なお、前記半導体基板並びに前記第１及び
第２のクラッド層をＩｎＰから形成し、前記目合わせパ
ターン成長阻止マスク及び１対の前記成長阻止マスクを
ＳｉＯ₂から形成し、前記導波路層をＩｎＧａＡｓＰか
ら形成することができる。

【００２３】本発明に係る第４の半導体光素子の製造方
法は、半導体基板の表面をエッチングして目合わせマー
クを形成する工程と、前記半導体基板上に１対の同方向
に延びる成長阻止マスクを選択的に形成する工程と、前
記半導体基板上に第１のクラッド層を選択成長により形
成する工程と、前記第１のクラッド層上に活性層を備え
た導波路層を選択成長により形成する工程と、前記導波
路層上に前記導波路層に対して選択エッチングが可能な
第２のクラッド層を選択成長により形成する工程と、全
面に半導体層を形成する工程と、前記半導体層及び前記
第２のクラッド層を選択的にエッチングすることにより
前記目合わせマークの形状を前記導波路層の表面に発現
させる工程と、を有することを特徴とする。

【００２４】本発明においては、前記導波路層の表面に
発現した前記目合わせマークの形状を位置決めの基準と
して前記半導体層上に素子実装用のマーカ又は２個の素
子間の劈開位置を示すマーカ若しくは溝を形成する工程
を有することができる。

【００２５】なお、前記半導体基板並びに前記第１及び
第２のクラッド層をＩｎＰから形成し、前記エッチング
ストッパー層及び前記導波路層をＩｎＧａＡｓＰから形
成することができる。

【００２６】また、前記半導体層をエッチングする工程
において塩酸及びリン酸を含有するエッチング液が使用
されてもよい。

【００２７】本発明に係る第１乃至第３の製造方法にお
いては、半導体層をエッチングする際に、第１及び第２
のクラッド層に対して選択エッチングが可能なエッチン
グストッパー層又は目合わせパターン成長阻止マスクに
より半導体基板は保護されているので、半導体基板をエ
ッチングすることなく目合わせパターン成長阻止マスク
の形状、即ち目合わせパターンを明確に発現させること
ができる。また、第４の製造方法においては、半導体層
をエッチングする際に、導波路層が半導体基板に形成さ
れた目合わせマーク上に存在するので、半導体基板をエ
ッチングすることなく目合わせマークの形状、即ち目合
わせパターンを明確に発現させることができる。これに
より、高い精度の位置合わせを行うことが可能となる。

【００２８】

【発明の実施の形態】以下、本発明の実施例方法に係る
半導体光素子の製造方法について、添付の図面を参照し
て具体的に説明する。図１（ａ）乃至（ｃ）、図２
（ａ）及び（ｂ）並びに図３は本発明の第１の実施例方
法に係る半導体光素子の製造方法を工程順に示す模式図
である。

【００２９】先ず、図１（ａ）に示すように、ｎ型Ｉｎ
Ｐ基板９の（００１）面を表面とし、この全面にｎ型Ｉ
ｎＧａＡｓＰからなる層厚が、例えば１００ｎｍのエッ
チングストッパー層７を形成する。なお、ＩｎＧａＡｓ
Ｐの組成は、１０５０ｎｍの波長が得られＩｎＰ基板９
と格子整合する組成である。また、ＩｎＧａＡｓＰは、
例えば塩酸及びリン酸からなるエッチング液により、後
に形成されるＩｎＰからなるクラッド層及び電流ブロッ
ク層に対して選択エッチングが可能である。次いで、エ
ッチングストッパー層７の上に、例えば幅が５μｍ、開
口幅が１．５μｍであるストライプ状の１対のＳｉＯ₂
からなる第１の成長阻止マスク１０及び同じＳｉＯ₂か
らなる目合わせパターン膜８を選択的に形成する。第１
の成長阻止マスク１０のピッチは、例えば３００μｍで
あり、目合わせパターン膜８の形状は、例えば幅が２０
μｍ、長さが８０μｍである長方形が十字型に配置され
た形状である。

【００３０】次に、図１（ｂ）に示すように、第１の成
長阻止マスク１０及び目合わせパターン膜８を除く領域
に、例えば層厚が２００ｎｍ、キャリア密度が１×１０
¹⁸ｃｍ^-3であるｎ型ＩｎＰクラッド層１７を選択成長に
より形成する。その後、アンドープＩｎＧａＡｓＰガイ
ド層、多重量子井戸構造の活性層及びアンドープＩｎＧ
ａＡｓＰガイド層の３層からなる導波路層１を選択成長
によりｎ型クラッド層１７上に形成する。なお、両アン
ドープＩｎＧａＡｓＰガイド層はＩｎＰに格子整合し、
例えばその波長組成は１１３０ｎｍ、層厚は６０ｎｍで
ある。また、活性層は、アンドープＩｎＧａＡｓＰガイ
ド層と同一組成を有し層厚が、例えば１０ｎｍであるア
ンドープＩｎＧａＡｓＰ障壁層及びＩｎＰに対して０．
７％の圧縮歪を有し、例えば層厚が６ｎｍ、層数が６で
あるアンドープＩｎＧａＡｓＰウェル層から構成されて
いる。次いで、例えば層厚が２００ｎｍ、キャリア密度
が７×１０¹⁷ｃｍ^-3であるｐ型ＩｎＰクラッド層１８を
導波路層１上に選択成長により形成する。これにより、
目合わせパターン８ａが形成される。

【００３１】次に、図１（ｃ）に示すように、第１の成
長阻止マスク１０及び目合わせパターン膜８を除去し、
１対の第１の成長阻止マスク１０により形成された溝間
に位置するｐ型ＩｎＰクラッド層１８上にＳｉＯ₂から
なる第２の成長阻止マスク１１を特開平８−３３０６６
５号公報に記述されている方法により形成する。即ち、
ＳｉＯ₂膜を形成した後、溝間に位置する台形部分の上
面上のＳｉＯ₂膜のみが残存するように斜面上のＳｉＯ₂
膜をエッチング除去することにより、第２の成長阻止マ
スク１１を形成する。その後、第２の成長阻止マスク１
１を除く領域に、例えば層厚が６００ｎｍ、キャリア密
度が６×１０¹⁷ｃｍ^-3であるｐ型ＩｎＰブロック層５を
形成する。更に、例えば層厚が６００ｎｍ、キャリア密
度が３×１０¹⁸ｃｍ^-3であるｎ型ＩｎＰ電流ブロック層
４をｐ型ＩｎＰブロック層５上に形成する。

【００３２】次に、図２（ａ）に示すように、第２の成
長阻止マスク１１を除去する。その後、例えば層厚が２
μｍ、キャリア密度が１×１０¹⁸ｃｍ^-3であるｐ型Ｉｎ
Ｐクラッド層３を全面に形成する。そして、例えば層厚
が５００ｎｍ、キャリア密度が５×１０¹⁸ｃｍ^-3である
ｐ型ＩｎＧａＡｓコンタクト層２をｐ型ＩｎＰクラッド
層３上に形成する。このとき、目合わせパターン８ａは
ｐ型ＩｎＰクラッド層３並びにＩｎＰ電流ブロック層４
及び５にほとんど埋もれてしまっており、ｐ型ＩｎＧａ
Ａｓコンタクト層２の表面には、わずかなパターン跡１
２のみが存在する。

【００３３】次に、図２（ｂ）に示すように、全面にフ
ォトレジスト６を塗布する。次いで、パターン跡１２の
周辺領域に塗布されたフォトレジスト６をフォトリソグ
ラフィ工程により除去する。そして、硫酸、過酸化水素
及び水からなる混合液により目合わせパターン８ａ直上
のｐ型ＩｎＧａＡｓコンタクト層２を除去する。

【００３４】次に、図３に示すように、塩酸及びリン酸
からなる混合液を使用してＩｎＰからなるｐ型クラッド
ＩｎＰ層３、ｎ型ＩｎＰ電流ブロック層４、ｐ型ＩｎＰ
電流ブロック層５、ｎ型ＩｎＰクラッド層１７及びｐ型
ＩｎＰクラッド層１８をエッチングする。このとき、Ｉ
ｎＧａＡｓＰからなる導波路層１及びエッチングストッ
パー層７はエッチングされない。従って、目合わせパタ
ーン８ａを明瞭に確認することができるようになる。

【００３５】本実施例によれば、ダブルへテロ構造を形
成するための第１の成長阻止マスク１０と同時に形成さ
れた目合わせパターン膜８の形状を有する目合わせパタ
ーン８ａが精度良く復元されるため、パッシブアライン
メントに使用される組立用マーカを形成するフォトリソ
グラフィ工程において、この目合わせパターン８ａを使
用して高い精度の位置合わせを行うことが可能である。
従って、組立用マーカと活性層との相対位置精度が極め
て高い半導体レーザが得られる。

【００３６】また、パッシブアラインメントにおいて
は、半導体レーザは電極パターンと光ファイバとの相対
位置が固定された状態で実装されるため、組立用マーカ
と活性層との相対位置精度及び組立用マーカとレーザ端
面との相対位置精度が高いということは、活性層と光フ
ァイバとの相対位置精度が高いということになり、結合
効率の向上及び均一化を図ることができる。

【００３７】次に、本発明の第２の実施例方法について
説明する。図４（ａ）及び（ｂ）、図５（ａ）乃至
（ｃ）並びに図６は本発明の第２の実施例方法に係る半
導体光素子の製造方法を工程順に示す模式図である。

【００３８】先ず、図４（ａ）に示すように、第１導電
型の基板２９の表面上に誘電体からなる１対のストライ
プ状の第１の成長阻止マスク３０及び同じ誘電体からな
る目合わせパターン膜２８を選択的に形成する。

【００３９】次に、図４（ｂ）に示すように、第１の成
長阻止マスク３０及び目合わせパターン膜２８を除く領
域に第１導電型のクラッド層３７を形成する。その後、
クラッド層３７とは組成が相違するガイド層及び活性層
から構成された導波路層２１をクラッド層３７上に形成
する。次いで、第１導電型の逆導電型である第２導電型
のクラッド層３８を導波路層２１上に形成する。これに
より、目合わせパターン２８ａが形成される。

【００４０】次に、図５（ａ）に示すように、第１の成
長阻止マスク３０及び目合わせパターン膜２８を除去
し、１対の第１の成長阻止マスク３０により形成された
溝間に位置するクラッド層３８上に第２の成長阻止マス
ク３１を更に形成する。その後、第２の成長阻止マスク
３１を除く領域に、クラッド層及び後に形成される電流
ブロック層に対して選択エッチングが可能なエッチング
ストッパー層２７、第２導電型のクラッド層３８と同じ
組成を有する第２導電型の電流ブロック層２５及び第１
導電型の電流ブロック層２４を順次形成する。

【００４１】次に、図５（ｂ）に示すように、第２の成
長阻止マスク３１を除去する。その後、全面に第２導電
型のクラッド層２３及び第２導電型のコンタクト層２２
を順次形成する。このとき、目合わせパターン２８ａは
第２導電型のクラッド層２３並びに電流ブロック層２４
及び２５にほとんど埋もれてしまっており、コンタクト
層２２の表面には、わずかなパターン跡３２のみが存在
する。

【００４２】次に、図５（ｃ）に示すように、全面にフ
ォトレジスト２６を塗布する。次いで、パターン跡３２
の周辺領域に塗布されたフォトレジスト２６をフォトリ
ソグラフィ工程により除去する。このフォトリソグラフ
ィ工程は、パターン跡３２近傍のフォトレジスト２６が
除去されればよいので、高い精度は必要ではなくパター
ン跡３２を使用した目合わせが可能である。その後、第
２導電型のコンタクト層２２をエッチング可能なエッチ
ング液により目合わせパターン２８ａ直上の第２導電型
のコンタクト層２２を除去する。

【００４３】次に、図６に示すように、第２導電型のク
ラッド層２３、第１導電型の電流ブロック層２４及び第
２導電型の電流ブロック層２５をエッチング可能なエッ
チング液を使用してエッチングする。このとき、導波路
層２１及びエッチングストッパー層２７はエッチングさ
れない。従って、目合わせパターン２８ａを明瞭に確認
することができるようになる。

【００４４】次に、第２の実施例方法をスポットサイズ
変換器集積半導体レーザの製造方法に適用した第３の実
施例方法について説明する。図７（ａ）及び（ｂ）は本
発明の第３の実施例方法に係るスポットサイズ変換器集
積半導体レーザの製造方法を工程順に示す模式図であ
る。

【００４５】先ず、図７（ａ）に示すように、ｎ型Ｉｎ
Ｐ基板４９の（００１）面を表面とし、この全面に例え
ば開口幅が１．５μｍであるストライプ状の１対のＳｉ
Ｏ₂からなる第１の成長阻止マスク５０及び同じＳｉＯ₂
からなる目合わせパターン膜４８を選択的に形成する。
第１の成長阻止マスク５０のピッチは、例えば３００μ
ｍであり、目合わせパターン膜４８の形状は、例えば幅
が２０μｍ、長さが８０μｍである長方形が十字型に配
置された形状である。また、第１の成長阻止マスク５０
の幅は、例えばレーザ部で５０μｍ、スポットサイズ変
換部で５０μｍから５μｍに変化している。

【００４６】次に、図７（ｂ）に示すように、第１の成
長阻止マスク５０及び目合わせパターン膜４８を除く領
域に、例えばマスク幅が５０μｍの箇所で層厚が２００
ｎｍ、キャリア密度が１×１０¹⁸ｃｍ^-3であるｎ型Ｉｎ
Ｐクラッド層５７を選択成長により形成する。その後、
アンドープＩｎＧａＡｓＰガイド層、多重量子井戸構造
の活性層及びアンドープＩｎＧａＡｓＰガイド層の３層
からなる導波路層４１を選択成長によりｎ型ＩｎＰクラ
ッド層５７上に形成する。なお、両アンドープＩｎＧａ
ＡｓＰガイド層はＩｎＰに格子整合し、例えばその波長
組成はマスク幅が５０μｍの箇所で１１３０ｎｍ、層厚
は６０ｎｍである。また、活性層は、アンドープＩｎＧ
ａＡｓＰガイド層と同一組成を有しマスク幅が５０μｍ
の箇所での層厚が、例えば１０ｎｍである障壁層及びＩ
ｎＰに対して０．７％の圧縮歪を有し、例えばマスク幅
が５０μｍの箇所での層厚が６ｎｍ、層数が６であるＩ
ｎＧａＡｓＰウェル層から構成されている。次いで、例
えばマスク幅が５０μｍの箇所での層厚が２００ｎｍ、
キャリア密度が７×１０¹⁷ｃｍ^-3であるｐ型ＩｎＰクラ
ッド層５８を選択成長により導波路層４１上に形成す
る。これにより、スポットサイズ変換部はマスク幅の変
化に伴い層厚が変化しテーパ形状を有するようになる。
スポットサイズ変換器集積レーザの製造には、最終的に
スポットサイズ変換部の先端５３で劈開することが必要
となるが、この劈開位置のずれがスポットサイズ変換器
集積レーザの特性に大きく影響する。また、目合わせパ
ターン４８ａが形成される。

【００４７】以下、第２の実施例方法と同様の工程を行
う。第１の成長阻止マスク５０及び目合わせパターン膜
４８を除去し、１対の第１の成長阻止マスク５０により
形成された溝間に位置するｐ型ＩｎＰクラッド層５８上
にＳｉＯ₂からなる第２の成長阻止マスクを形成する。
なお、第２の成長阻止マスクの形成には、第１の実施例
方法と同様に、特開平８−３３０６６５号公報に記述さ
れている方法を採用する。

【００４８】次に、ｐ型ＩｎＰクラッド層５８上の第２
の成長阻止マスクを除く領域に、例えば層厚が１００ｎ
ｍのＩｎＧａＡｓＰからなるエッチングストッパー層を
形成する。なお、このＩｎＧａＡｓＰの組成は、１０５
０ｎｍの波長が得られＩｎＰ基板４９と格子整合する組
成としている。また、ＩｎＧａＡｓＰは、例えば塩酸及
びリン酸からなるエッチング液により、ＩｎＰからなる
クラッド層及び電流ブロック層に対して選択エッチング
が可能である。

【００４９】次に、例えば層厚が６００ｎｍ、キャリア
密度が６×１０¹⁷ｃｍ^-3であるｐ型ＩｎＰブロック層を
エッチングストッパー層上に形成する。更に、例えば層
厚が６００ｎｍ、キャリア密度が３×１０¹⁸ｃｍ^-3であ
るｎ型ＩｎＰ電流ブロック層をｐ型ＩｎＰブロック層上
に形成する。

【００５０】次に、ｐ型ＩｎＰクラッド層５８上の第２
の成長阻止マスクを除去する。その後、例えば層厚が２
μｍ、キャリア密度が１×１０¹⁸ｃｍ^-3であるｐ型Ｉｎ
Ｐクラッド層を全面に形成する。そして、例えば、層厚
が５００ｎｍ、キャリア密度が５×１０¹⁸ｃｍ^-3である
ｐ型ＩｎＧａＡｓコンタクト層をｐ型ＩｎＰクラッド層
上に形成する。このとき、目合わせパターン４８ａはｐ
型ＩｎＰクラッド層及びＩｎＰ電流ブロック層に埋もれ
てしまっており、ｐ型ＩｎＧａＡｓコンタクト層の表面
には、図５（ｃ）に示す第２の実施例方法のときと同様
に、わずかなパターン跡のみが存在する。

【００５１】次に、全面にフォトレジストを塗布する。
次いで、パターン跡の周辺領域に塗布されたフォトレジ
ストをフォトリソグラフィ工程により除去する。そし
て、硫酸、過酸化水素及び水からなる混合液により目合
わせパターン４８ａ直上のｐ型ＩｎＧａＡｓコンタクト
層を除去する。

【００５２】次に、塩酸及びリン酸からなる混合液を使
用してＩｎＰからなるｐ型クラッド層、ｎ型電流ブロッ
ク層及びｐ型電流ブロック層をエッチングする。このと
き、ＩｎＧａＡｓＰからなるガイド層、活性層及びエッ
チングストッパー層４７はエッチングされない。従っ
て、目合わせパターン４８ａを明瞭に確認することがで
きるようになる。

【００５３】本実施例方法においては、明確に現れた目
合わせパターン４８ａは最初の結晶成長用に形成された
第１の成長阻止マスク５０のパターンとの位置精度が極
めて高いため、これを基準としてレーザ共振器形成時の
劈開位置を決定すれば、均一な特性を持つスポットサイ
ズ変換器集積レーザを得ることができる。

【００５４】次に、本発明の第４の実施例方法について
説明する。図８（ａ）及び（ｂ）、図９（ａ）及び
（ｂ）並びに図１０（ａ）及び（ｂ）は本発明の第４の
実施例方法に係る半導体光素子の製造方法を工程順に示
す模式図である。

【００５５】先ず、図８（ａ）に示すように、第１導電
型の基板６９の表面上に誘電体からなる１対のストライ
プ状の第１の成長阻止マスク７０及び同じ誘電体からな
り目合わせパターンとしての機能を有するエッチングス
トッパー層６７を選択的に形成する。

【００５６】次に、図８（ｂ）に示すように、第１の成
長阻止マスク７０及びエッチングストッパー層６７を除
く領域に第１導電型のクラッド層７７を形成する。その
後、クラッド層７７とは組成が相違するガイド層及び活
性層からなる導波路層６１をクラッド層７７上に形成す
る。次いで、第２導電型のクラッド層７８を導波路層６
１上に形成する。これにより、目合わせパターン６７ａ
が形成される。

【００５７】次に、図９（ａ）に示すように、目合わせ
パターンの機能を有するエッチングストッパー層６７を
フォトリソグラフィ工程によりフォトレジストで覆った
うえで、第１の成長阻止マスク７０を除去する。このと
き、エッチングストッパー層６７は除去されずに残存す
る。次いで、１対の第１の成長阻止マスク７０により形
成された溝間に位置するクラッド層７８上に第２の成長
阻止マスク７１を更に形成する。その後、第２の成長阻
止マスク７１及びエッチングストッパー層６７を除く領
域に、第２導電型のクラッド層７８と同じ組成を有する
第２導電型の電流ブロック層６５及び第１導電型の電流
ブロック層６４を順次形成する。

【００５８】次に、図９（ｂ）に示すように、第２の成
長阻止マスク７１を除去する。このとき、予めフォトリ
ソグラフィ工程によりエッチングストッパー層６７をフ
ォトレジストで覆っておき除去されないようにしてお
く。その後、全面に第２導電型のクラッド層６３及び第
２導電型のコンタクト層６２を順次形成する。このと
き、目合わせパターン６７ａは第２導電型のクラッド層
６３並びに電流ブロック層６４及び６５に埋もれてしま
っており、コンタクト層６２の表面には、わずかなパタ
ーン跡７２のみが存在する。

【００５９】次に、図１０（ａ）に示すように、全面に
フォトレジスト６６を塗布する。次いで、パターン跡７
２の周辺領域に塗布されたフォトレジスト６６をフォト
リソグラフィ工程により除去する。このフォトリソグラ
フィ工程は、パターン跡７２近傍のフォトレジストが除
去されればよいので、高い精度は必要でなくパターン跡
７２を使用した目合わせが可能である。その後、第２導
電型のコンタクト層６２をエッチング可能なエッチング
液により目合わせパターン６７ａ直上の第２導電型のコ
ンタクト層６２を除去する。

【００６０】次に、図１０（ｂ）に示すように、第２導
電型のクラッド層６３、第１導電型の電流ブロック層６
４及び第２導電型の電流ブロック層６５をエッチング可
能なエッチング液を使用してエッチングする。このと
き、ガイド層、活性層及びエッチングストッパー層６７
はエッチングされない。従って、目合わせパターン６７
ａを明瞭に確認することができるようになる。

【００６１】次に、第４の実施例方法を分布型帰還レー
ザの製造方法に適用した第５の実施例方法について説明
する。図１１（ａ）及び（ｂ）は本発明の第５の実施例
方法に係る分布型帰還レーザの製造方法を工程順に示す
模式図である。

【００６２】先ず、図１１（ａ）に示すように、ｎ型Ｉ
ｎＰ基板８９の（００１）面を表面とし、この上にＳｉ
Ｏ₂からなり目合わせパターンとしての機能を有するエ
ッチングストッパー層８７を選択的に形成する。更に、
これに合わせて電子ビーム露光法により回折格子９４を
形成する。この回折格子９４は、ちょうど素子の中央部
分に相当する場所においてレーザ光の位相をλ／４
（λ；レーザ光の波長）だけシフトさせる構造を有して
おり、優れた単一縦モード特性を実現することができ
る。位相シフト位置９５が素子の中央にあることが単一
縦モード特性の実現の上で重要である。

【００６３】次に、図１１（ｂ）に示すように、例えば
マスク開口幅が１．５μｍ、マスク幅が５μｍ、ピッチ
が３００μｍであるストライプ状の１対のＳｉＯ₂から
なる第１の成長阻止マスク９０を回折格子９４の上に、
目合わせパターンとしての機能を有するエッチングスト
ッパー層８７に合わせて形成する。

【００６４】以下、第４の実施例方法と同様の工程を行
う。第１の成長阻止マスク９０及びエッチングストッパ
ー層８７を除く領域に、アンドープＩｎＧａＡｓＰガイ
ド層、多重量子井戸構造の活性層及びアンドープＩｎＧ
ａＡｓＰガイド層の３層からなる導波路層を、第４の実
施例方法と同様にして形成する。なお、両アンドープＩ
ｎＧａＡｓＰガイド層はＩｎＰに格子整合し、例えばそ
の波長組成は１１３０ｎｍ、層厚は６０ｎｍである。ま
た、活性層は、アンドープＩｎＧａＡｓＰガイド層と同
一組成を有し層厚が、例えば１０ｎｍである障壁層及び
ＩｎＰに対して０．７％の圧縮歪を有し、例えば層厚が
６ｎｍ、層数が６であるＩｎＧａＡｓＰウェル層から構
成されている。次いで、例えば層厚が２００ｎｍ、キャ
リア密度が７×１０¹⁷ｃｍ^-3であるｐ型ＩｎＰクラッド
層を導波路層上に形成する。これにより、目合わせパタ
ーンが形成される。

【００６５】次に、目合わせパターンの機能を有するエ
ッチングストッパー層８７をフォトリソグラフィ工程に
よりフォトレジストで覆ったうえで、第１の成長阻止マ
スク９０を除去する。このとき、エッチングストッパー
層８７は除去されずに残存する。次いで、１対の第１の
成長阻止マスク９０により形成された溝間に位置するク
ラッド層上に更にＳｉＯ₂からなる第２の成長阻止マス
クを形成する。その後、第２の成長阻止マスク及びエッ
チングストッパー層８７を除く領域に、例えば層厚が６
００ｎｍ、キャリア密度が６×１０¹⁷ｃｍ^-3であるｐ型
ＩｎＰブロック層を形成する。更に、例えば層厚が６０
０ｎｍ、キャリア密度が３×１０¹⁸ｃｍ ^-3であるｎ型Ｉ
ｎＰ電流ブロック層をｐ型ＩｎＰブロック層上に形成す
る。

【００６６】次に、第４の実施例方法と同様に、第２の
成長阻止マスクを除去する。このとき、予めフォトリソ
グラフィ工程によりエッチングストッパー層８７をフォ
トレジストで覆っておき除去されないようにしておく。
その後、例えば層厚が２μｍ、キャリア密度が１×１０
¹⁸ｃｍ^-3であるｐ型ＩｎＰクラッド層及び、例えば層厚
が５００ｎｍ、キャリア密度が５×１０¹⁸ｃｍ^-3である
ｐ型ＩｎＧａＡｓコンタクト層を全面に順次形成する。
このとき、目合わせパターンはｐ型ＩｎＰクラッド層及
びＩｎＰ電流ブロック層に埋もれてしまっており、ｐ型
ＩｎＧａＡｓコンタクト層の表面には、図１０（ａ）に
示す第４の実施例方法のときと同様に、わずかなパター
ン跡のみが残存する。

【００６７】次に、全面にフォトレジストを塗布する。
次いで、パターン跡の周辺領域に塗布されたフォトレジ
ストをフォトリソグラフィ工程により除去する。そし
て、硫酸、過酸化水素及び水からなる混合液により目合
わせパターン８７ａ直上のｐ型ＩｎＧａＡｓコンタクト
層を除去する。

【００６８】次に、塩酸及びリン酸からなる混合液を使
用してＩｎＰからなるｐ型クラッド層、ｎ型電流ブロッ
ク層及びｐ型電流ブロック層をエッチングする。このと
き、ＩｎＧａＡｓＰからなる導波路層及びエッチングス
トッパー層８７はエッチングされない。従って、目合わ
せパターンを明確に確認することができるようになる。

【００６９】本実施例方法においては、明確に現れた目
合わせパターンの機能を有するエッチングストッパー層
８７は回折格子形成時における回折格子の位相シフト位
置との位置精度が極めて高いため、これを基準としてレ
ーザ共振器形成時の劈開位置を決定すれば、均一な特性
を持つ分布帰還型レーザを得ることができる。

【００７０】本発明の実施例方法により形成された半導
体光素子においては、例えば、組立用マーカと活性層と
の位置精度は従来の±４μｍから±１μｍへ、組立用マ
ーカとレーザ端面との位置精度は従来の±１５μｍから
±７μｍへと向上した。この結果、従来ばらつきが大き
かった結合効率も、３．２±０．５ｄＢという均一な値
が得られた。

【００７１】次に、本発明の第５の実施例方法について
説明する。第５の実施例方法は、光モジュールの基板側
の組立用マーカ及び素子表面の組立用マーカを使用して
画像認識により素子を実装する方法、所謂ビジュアルア
ラインメント法により光モジュールに搭載される半導体
レーザを製造する方法である。図１２（ａ）及び
（ｂ）、図１３（ａ）及び（ｂ）、図１４（ａ）及び
（ｂ）並びに図１５（ａ）及び（ｂ）は本発明の第６の
実施例方法に係る半導体レーザの製造方法を工程順に示
す模式図である。

【００７２】先ず、図１２（ａ）に示すように、ｎ型Ｉ
ｎＰ基板２０１の（００１）面を表面とし、この全面に
膜厚が１０００ÅのＳｉＯ₂膜２０２を形成する。次い
で、ＳｉＯ₂膜２０２上にレジスト（図示せず）を形成
し、このレジストにフォトリソグラフィによりアライン
メント用マーカパターンを形成する。そして、マーカパ
ターン部分のＳｉＯ₂膜２０２をバッファードフッ酸で
除去する。その後、例えば硫酸、過酸化水素水及び水か
らなるエッチング液を使用してエッチングすることによ
り、アラインメント用マーカ２０３を基板２０１に形成
する。アラインメント用マーカ２０３の形状は、例えば
幅が１０μｍ、長さが５０μｍである長方形が十字型に
配置された形状であり、その深さは０．２μｍである。
但し、アラインメント用マーカ２０３の形状は、このよ
うな十字型に限定されるものではなく、ステッパ等の露
光装置の仕様に応じた矩形等の他の形状でもよい。

【００７３】次に、全面にフォトレジスト（図示せず）
を塗布し、このフォトレジストにマーカ２０３を基準に
してフォトリソグラフィにより［１１０］方向に延びる
開口幅が１．５μｍ、マスク幅が５μｍの１対のパター
ンを形成する。バッファードフッ酸を使用してエッチン
グすることにより、図１２（ｂ）に示すように、ＳｉＯ
₂膜２０２から１対の成長阻止マスク２０４を形成す
る。

【００７４】その後、図１３（ａ）に示すように、成長
阻止マスク２０４を除く領域に、例えば層厚が１００ｎ
ｍ、キャリア濃度が１×１０¹⁸ｃｍ^-3であるｎ型ＩｎＰ
クラッド層２０５を選択ＭＯＶＰＥ（Metal Organic Va
por Phase Epitaxy）成長により形成する。更に、順に
積層されたＩｎＧａＡｓＰガイド層、多重量子井戸活性
層及びＩｎＧａＡｓＰガイド層からなる導波路層２０６
を選択ＭＯＶＰＥ成長によりｎ型ＩｎＰクラッド層２０
５上に形成する。なお、例えば両ＩｎＧａＡｓＰガイド
層の層厚は６０ｎｍ、波長組成は１１３０ｎｍである。
また、多重量子井戸活性層の量子井戸層数は６層であ
り、例えば層厚が６ｎｍ、波長組成が１２７０ｎｍ、歪
量が０．７％のＩｎＧａＡｓＰ井戸層及び層厚が１０ｎ
ｍ、波長組成が１１３０ｎｍのＩｎＧａＡｓＰ障壁層が
この順に積層されて構成されている。更に、導波路層２
０６上に選択ＭＯＶＰＥ成長により、例えば層厚が２０
０ｎｍ、キャリア濃度が７×１０¹⁷ｃｍ^-3である第１ｐ
型ＩｎＰクラッド層２０７を形成する。

【００７５】次に、図１３（ｂ）に示すように、成長阻
止マスク２０４をバッファードフッ酸で除去し、１対の
成長阻止マスク２０４により形成された溝間に位置する
第１ｐ型ＩｎＰクラッド層２０７上にのみＳｉＯ₂膜２
０８を形成する。その後、ＳｉＯ₂膜２０８を除く領域
に、例えば層厚が６００ｎｍ、キャリア濃度が６×１０
¹⁷ｃｍ^-3であるｐ型ＩｎＰ電流ブロック層２０９をＭＯ
ＶＰＥ成長により形成する。更に、例えば層厚が６００
ｎｍ、キャリア濃度が３×１０¹⁸ｃｍ^-3であるｎ型Ｉｎ
Ｐ電流ブロック層２１０をＭＯＶＰＥ成長により形成す
る。

【００７６】その後、図１４（ａ）に示すように、Ｓｉ
Ｏ₂膜２０８をバッファードフッ酸で除去する。次い
で、ＭＯＶＰＥ成長により全面に、例えば層厚が３５０
０ｎｍ、キャリア濃度が１×１０¹⁸ｃｍ^-3である第２ｐ
型ＩｎＰクラッド層２１１を形成する。更に、ＭＯＶＰ
Ｅ成長により第２ｐ型ＩｎＰクラッド層２１１上に、例
えば層厚が３００ｎｍ、キャリア濃度が１×１０¹⁹ｃｍ
^-3であるｐ型ＩｎＧａＡｓコンタクト層２１２を形成す
る。

【００７７】次に、図１４（ｂ）に示すように、全面に
フォトレジスト２１３を塗布する。このとき、アライン
メント用マーカ２０３は、ｐ型ＩｎＧａＡｓコンタクト
層２１２、第２ｐ型ＩｎＰクラッド層２１１、ｎ型Ｉｎ
Ｐ電流ブロック層２１０及びｐ型ＩｎＰ電流ブロック層
２０９にほとんど埋もれてしまい、その形は著しく崩れ
ているものの、おおよその位置は判別できる。そして、
マーカ２０３直上及びその周辺部のフォトレジスト２１
３を、例えばあわせて３０μｍ程度の幅で除去する。

【００７８】その後、図１５（ａ）に示すように、フォ
トレジスト２１３をマスクとして硫酸、過酸化水素水及
び水からなるエッチング液によりマーカ２０３直上のｐ
型ＩｎＧａＡｓコンタクト層２１２を除去する。更に、
塩酸及びリン酸からなるエッチング液によりＩｎＰから
なる第２ｐ型ＩｎＰクラッド層２１１、ｎ型ＩｎＰ電流
ブロック層２１０、ｐ型ＩｎＰ電流ブロック層２０９及
び第１ｐ型ＩｎＰクラッド層２０７をエッチングする。
このとき、ＩｎＧａＡｓＰからなる導波路層２０６は塩
酸及びリン酸からなるエッチング液によってはエッチン
グされないので、そこでエッチングが停止し、アライン
メント用マーカ２０３は初期の形状をほぼ保ったまま復
元される。

【００７９】次いで、図１５（ｂ）に示すように、フォ
トレジスト２１３を除去し、エッチングにより形成され
た溝の底面及び側面上にＳｉＯ₂膜２１６を形成する。
次に、表面電極２１４を復元されたマーカ２０３を基準
としてフォトリソグラフィによりｐ型ＩｎＧａＡｓコン
タクト層２１２上に形成する。更に、表面電極２１４の
表面に組立用マーカ２１５を復元されたマーカ２０３を
基準としてフォトリソグラフィにより形成する。このと
き、露光装置としてステッパを使用すれば、マーカ２０
３及び導波路層２０６間Ａの位置精度及びマーカ２０３
及び組立用マーカ２１５間Ｂの位置精度は、共に±０．
１乃至０．２μｍ程度とすることができる。従って、組
立用マーカ２１５と導波路層２０６との相対位置精度と
して±０．３μｍ程度と極めて高い精度を得ることがで
きる。

【００８０】その後、光モジュールの基板側の組立用マ
ーカ２０３及び素子表面の組立用マーカ２１５を使用し
て画像認識により素子をモジュールに実装する。この方
法は、素子を発光させながらモジュールに実装する組立
方法と比較して、モジュール製造工程におけるスループ
ットを向上させることが可能であり、ひいては光モジュ
ールを低コスト化することが可能である。従って、本実
施例を適用することにより、素子表面の組立用マーカ２
１５と素子の導波路層２０６との相対位置精度が向上す
るため、素子の導波路層２０６とモジュール側の光ファ
イバ及び導波路との相対位置精度も高くなる。この結
果、結合効率が向上し、光モジュールの動作電流の低減
が可能となる。更に、結合効率のばらつきも低減できさ
れるので、光モジュールの低コスト化を実現することが
できる。

【００８１】次に、第６の実施例方法をスポットサイズ
変換器集積レーザに適用した第７の実施例方法について
説明する。スポットサイズ変換器集積レーザは、レンズ
使用することなく光ファイバに結合することができるこ
とから、光モジュールの低コスト化に有用であるが、レ
ーザ共振器形成時の劈開工程において劈開位置が所定の
位置からずれると所望のスポットサイズや放射角が得ら
れなくなり、光ファイバとの結合効率が低下する。従っ
て、劈開位置を正確に制御することで、光ファイバとの
結合効率のばらつきを小さくすることができ、光モジュ
ールの高歩留化、低コスト化が可能となる。図１６
（ａ）及び（ｂ）、図１７（ａ）及び（ｂ）、図１８
（ａ）及び（ｂ）、図１９（ａ）及び（ｂ）並びに図２
０は本発明の第７の実施例方法に係るスポットサイズ変
換器集積半導体レーザの製造方法を工程順に示す模式図
である。

【００８２】先ず、図１６（ａ）に示すように、ｎ型Ｉ
ｎＰ基板２２１の（００１）面を表面とし、この全面に
膜厚が、例えば１０００ÅのＳｉＯ₂膜２２２を形成す
る。次いで、ＳｉＯ₂膜２２２上にレジスト（図示せ
ず）を形成し、このレジストにフォトリソグラフィによ
りアラインメント用マーカパターンを形成する。そし
て、マーカパターン部分のＳｉＯ₂膜２２２をバッファ
ードフッ酸で除去する。その後、例えば硫酸、過酸化水
素水及び水からなるエッチング液を使用してエッチング
することにより、十字型のアラインメント用マーカ２２
３を基板２２１に形成する。但し、アラインメント用マ
ーカ２２３の形状は、このような十字型に限定されるも
のではなく、ステッパ等の露光装置の仕様に応じた矩形
等の他の形状でもよい。

【００８３】次に、全面にフォトレジスト（図示せず）
を塗布し、このフォトレジストにマーカ２２３を基準に
してフォトリソグラフィにより［１１０］方向に延びる
開口幅が１．５μｍの１対のパターンを形成する。バッ
ファードフッ酸を使用してエッチングすることにより、
図１６（ｂ）に示すように、ＳｉＯ₂膜２２２から１対
の成長阻止マスク２２４を形成する。なお、成長阻止マ
スク２２４には、幅が５０μｍ、長さが３００μｍの領
域と、幅が５０μｍから５μｍへと直線的に徐々に狭く
なっており長さが２００μｍの領域と、からなる１対の
パターンが、向かい合わせに繰り返して形成されてい
る。前者の領域がレーザ部、後者の領域がスポットサイ
ズ変換部として動作する。

【００８４】その後、図１７（ａ）に示すように、成長
阻止マスク２２４を除く領域に、例えば層厚が１００ｎ
ｍ、キャリア濃度が１×１０¹⁸ｃｍ^-3であるｎ型ＩｎＰ
クラッド層２２５を選択ＭＯＶＰＥ成長により形成す
る。更に、順に積層されたＩｎＧａＡｓＰガイド層、多
重量子井戸活性層及びＩｎＧａＡｓＰガイド層からなる
導波路層２２６を選択ＭＯＶＰＥ成長によりｎ型ＩｎＰ
クラッド層２２５上に形成する。なお、例えば両ＩｎＧ
ａＡｓＰガイド層の層厚は６０ｎｍ、波長組成は１１３
０ｎｍである。また、多重量子井戸活性層の量子井戸層
数は６層であり、例えば層厚が６ｎｍ、波長組成が１２
７０ｎｍ、歪量が０．７％のＩｎＧａＡｓＰ井戸層及び
層厚が１０ｎｍ、波長組成が１１３０ｎｍのＩｎＧａＡ
ｓＰ障壁層がこの順に積層されて構成されている。更
に、導波路層２２６上に選択ＭＯＶＰＥ成長により、例
えば層厚が２００ｎｍ、キャリア濃度が７×１０¹⁷ｃｍ
^-3である第１ｐ型ＩｎＰクラッド層２２７を形成する。
なお、これらの層厚、波長組成及び歪量は、いずれもレ
ーザ部における値であり、スポットサイズ変換部では、
ＳｉＯ₂膜２２２の幅がレーザ部よりも狭いので、導波
路層２２６の層厚はレーザ部の約１／３程度である。

【００８５】次に、図１７（ｂ）に示すように、成長阻
止マスク２２４を除去し、１対の成長阻止マスク２２４
により形成された溝間に位置する第１ｐ型ＩｎＰクラッ
ド層２２７上にのみＳｉＯ₂膜２２８を形成する。その
後、ＳｉＯ₂膜２２８を除く領域に、例えば層厚が６０
０ｎｍ、キャリア濃度が６×１０¹⁷ｃｍ^-3であるｐ型Ｉ
ｎＰ電流ブロック層２２９をＭＯＶＰＥにより形成す
る。更に、例えば層厚が６００ｎｍ、キャリア濃度が３
×１０¹⁸ｃｍ^-3であるｎ型ＩｎＰ電流ブロック層２３０
をＭＯＶＰＥにより形成する。

【００８６】その後、図１８（ａ）に示すように、Ｓｉ
Ｏ₂膜２２８を除去する。次いで、ＭＯＶＰＥにより全
面に、例えば層厚が３５００ｎｍ、キャリア濃度が１×
１０ ¹⁸ｃｍ^-3である第２ｐ型ＩｎＰクラッド層２３１を
形成する。更に、ＭＯＶＰＥにより第２ｐ型ＩｎＰクラ
ッド層２３１上に、例えば層厚が３００ｎｍ、キャリア
濃度が１×１０¹⁹ｃｍ^-3であるｐ型ＩｎＧａＡｓコンタ
クト層２３２を形成する。

【００８７】次に、図１８（ｂ）に示すように、全面に
フォトレジスト２３３を塗布する。このとき、アライン
メント用マーカ２２３は、ｐ型ＩｎＧａＡｓコンタクト
層２３２、第２ｐ型ＩｎＰクラッド層２３１、ｎ型Ｉｎ
Ｐ電流ブロック層２３０及びｐ型ＩｎＰ電流ブロック層
２２９にほとんど埋もれてしまい、その形は著しく崩れ
ているものの、おおよその位置は判別できる。そして、
マーカ２２３直上及びその周辺のフォトレジスト２３３
を除去する。

【００８８】その後、図１９（ａ）に示すように、フォ
トレジスト２３３をマスクとして硫酸、過酸化水素水及
び水からなるエッチング液によりマーカ２２３直上のｐ
型ＩｎＧａＡｓコンタクト層２３２を除去する。更に、
塩酸及びリン酸からなるエッチング液によりＩｎＰから
なる第２ｐ型ＩｎＰクラッド層２３１、ｎ型ＩｎＰ電流
ブロック層２３０、ｐ型ＩｎＰ電流ブロック層２２９及
び第１ｐ型ＩｎＰクラッド層２２７をエッチングする。
このとき、ＩｎＧａＡｓＰからなる導波路層２２６は塩
酸及びリン酸からなるエッチング液によってはエッチン
グされないので、そこでエッチングが停止し、アライン
メント用マーカ２２３は初期の形状をほぼ保ったまま復
元される。

【００８９】次いで、図１９（ｂ）に示すように、フォ
トレジスト２３３を除去し、レーザ部の直上を除く領域
にＳｉＯ₂膜２３４を形成する。

【００９０】その後、図２０に示すように、全面にＣｒ
Ａｕ合金等からなる金属電極２３５を蒸着法又はスパッ
タ法により形成する。その後、アラインメント用マーカ
２２３を基準にしてフォトリソグラフィにより表面電極
パターンを形成すると共に、素子と素子との境界を示す
マーカ２３６を所定位置に形成する。

【００９１】このマーカ２３６は、導波路層２２６の形
成に使用されたアラインメント用マーカ２２３を基準と
して形成されたものであるため、マーカ２３６と導波路
層２２６との相対位置精度は極めて高い。その後、レー
ザ共振器を形成するために素子を劈開するが、この際に
マーカ２３６の位置に合わせて劈開を行えば、正確に素
子と素子との境界で劈開することが可能である。

【００９２】このように、本実施例方法によれば、導波
路層２１６と劈開位置との位置精度を著しく向上させる
ことができるので、光のスポットサイズ及び放射角のば
らつきを抑制して光ファイバとの結合効率のばらつきを
低減することができ、光モジュールの高歩留化、低コス
ト化が可能となる。

【００９３】次に、第６の実施例方法を位相シフト回折
格子を有する分布帰還型レーザ（ＤＦＢ−ＬＤ）に適用
した第８の実施例方法について説明する。分布帰還型レ
ーザにおいては、よく知られているように、共振器中の
回折格子の中央に１／４波長分だけ位相をシフトした部
分を設けることにより、単一縦モード特性を高歩留で得
ることができる。但し、この位相シフト部の位置が共振
器中央からずれると、信号が単一縦モードで発振しにく
くなるため、位相シフト部が共振器中央となるよう共振
器を形成する必要がある。図２１（ａ）及び（ｂ）、図
２２（ａ）及び（ｂ）、図２３（ａ）及び（ｂ）、図２
４（ａ）及び（ｂ）並びに図２５は本発明の第８の実施
例方法に係る分布帰還型半導体レーザの製造方法を工程
順に示す模式図である。

【００９４】先ず、図２１（ａ）に示すように、ｎ型Ｉ
ｎＰ基板２４１の（００１）面を表面とし、この全面に
膜厚が、例えば１０００ÅのＳｉＯ₂膜２４２を形成す
る。次いで、ＳｉＯ₂膜２４２上にレジスト（図示せ
ず）を形成し、このレジストにフォトリソグラフィによ
りアラインメント用マーカパターンを形成する。そし
て、マーカパターン部分のＳｉＯ₂膜２４２をバッファ
ードフッ酸で除去する。その後、例えば硫酸、過酸化水
素水及び水からなるエッチング液を使用してエッチング
することにより、十字型のアラインメント用マーカ２４
３を基板２４１に形成する。但し、アラインメント用マ
ーカ２４３の形状は、このような十字型に限定されるも
のではなく、ステッパ等の露光装置の仕様に応じた矩形
等の他の形状でもよい。

【００９５】次に、図２１（ｂ）に示すように、ＳｉＯ
₂膜２４２を除去し、アラインメント用マーカ２４３を
基準にして、干渉露光法又は電子線（ＥＢ）露光法を採
用した方法により、位相シフト部２４４を有する回折格
子２４５をｎ型ＩｎＰ基板２４１の表面に形成する。こ
こで、位相シフト部２４４の間隔は共振器長に等しいも
のである。

【００９６】次いで、図２２（ａ）に示すように、ｎ型
ＩｎＰ基板２４１の（００１）面全面に膜厚が、例えば
１０００ÅのＳｉＯ₂膜を形成し、アラインメント用マ
ーカパターン２４３を基準としてフォトリソグラフィに
より、［１１０］方向に延びる幅が５μｍ、開口幅が
１．５μｍの１対の成長阻止マスク２４６を形成する。

【００９７】その後、図２２（ｂ）に示すように、成長
阻止マスク２４６を除く領域に、例えば層厚が３０ｎ
ｍ、波長組成が１１３０ｎｍであるＩｎＧａＡｓＰガイ
ド層２４７を選択ＭＯＶＰＥ成長により形成する。更
に、例えば層厚が２０ｎｍ、キャリア濃度が１×１０¹⁸
ｃｍ^-3のＩｎＰスペーサ層２４８を選択ＭＯＶＰＥ成長
によりＩｎＧａＡｓＰガイド層２４７上に形成する。更
に、順に積層された第１ＩｎＧａＡｓＰガイド層、多重
量子井戸活性層及び第２ＩｎＧａＡｓＰガイド層からな
る導波路層２４９を選択ＭＯＶＰＥ成長によりＩｎＰス
ペーサ層２４８上に形成する。なお、例えば第１ＩｎＧ
ａＡｓＰガイド層の層厚は３０ｎｍ、波長組成は１１３
０ｎｍである。また、多重量子井戸活性層の量子井戸層
数は６層であり、例えば層厚が６ｎｍ、波長組成が１２
７０ｎｍ、歪量が０．７％のＩｎＧａＡｓＰ井戸層及び
層厚が１０ｎｍ、波長組成が１１３０ｎｍのＩｎＧａＡ
ｓＰ障壁層がこの順に積層されて構成されている。ま
た、例えば第２ＩｎＧａＡｓＰガイド層の層厚は６０ｎ
ｍ、波長組成は１１３０ｎｍである。更に、導波路層２
４９上に選択ＭＯＶＰＥ成長により、例えば層厚が２０
０ｎｍ、キャリア濃度が７×１０¹⁷ｃｍ^-3である第１ｐ
型ＩｎＰクラッド層２５０を形成する。

【００９８】次に、図２３（ａ）に示すように、成長阻
止マスク２４６をバッファードフッ酸により除去し、１
対の成長阻止マスク２４６により形成された溝間に位置
する第１ｐ型ＩｎＰクラッド層２５０上にのみＳｉＯ₂
膜２５１を形成する。その後、ＳｉＯ₂膜２５１を除く
領域に、層厚が６００ｎｍ、キャリア濃度が６×１０¹ ⁷
ｃｍ^-3であるｐ型ＩｎＰ電流ブロック層２５２をＭＯＶ
ＰＥにより形成する。更に、例えば層厚が６００ｎｍ、
キャリア濃度が３×１０¹⁸ｃｍ^-3であるｎ型ＩｎＰ電流
ブロック層２５３をＭＯＶＰＥにより形成する。

【００９９】その後、図２３（ｂ）に示すように、Ｓｉ
Ｏ₂膜２５１をバッファードフッ酸により除去する。次
いで、ＭＯＶＰＥにより全面に、例えば層厚が３５００
ｎｍ、キャリア濃度が１×１０¹⁸ｃｍ^-3である第２ｐ型
ＩｎＰクラッド層２５４を形成する。更に、ＭＯＶＰＥ
により第２ｐ型ＩｎＰクラッド層２５４上に、例えば層
厚が３００ｎｍ、キャリア濃度が１×１０¹⁹ｃｍ^-3であ
るｐ型ＩｎＧａＡｓコンタクト層２５５を形成する。

【０１００】次に、図２４（ａ）に示すように、全面に
フォトレジスト２５６を塗布する。このとき、アライン
メント用マーカ２４３は、ｐ型ＩｎＧａＡｓコンタクト
層２５５、第２ｐ型ＩｎＰクラッド層２５４、ｎ型Ｉｎ
Ｐ電流ブロック層２５３、ｐ型ＩｎＰ電流ブロック層２
５２及び第１ｐ型ＩｎＰクラッド層２５０にほとんど埋
もれてしまい、その形は著しく崩れているものの、おお
よその位置は判別できる。そして、マーカ２４３直上及
びその周辺部のフォトレジスト２５６を、例えばあわせ
て２０μｍ程度の幅で除去する。

【０１０１】その後、図２４（ｂ）に示すように、フォ
トレジスト２５６をマスクとして硫酸、過酸化水素水及
び水からなるエッチング液によりマーカ２４３直上のｐ
型ＩｎＧａＡｓコンタクト層２５５を除去する。更に、
塩酸及びリン酸からなるエッチング液によりＩｎＰから
なる第２ｐ型ＩｎＰクラッド層２５４、ｎ型ＩｎＰ電流
ブロック層２５３、ｐ型ＩｎＰ電流ブロック層２５２及
び第１ｐ型ＩｎＰクラッド層２５０をエッチングする。
このとき、ＩｎＧａＡｓＰからなる導波路層２４９は塩
酸及びリン酸からなるエッチング液によってはエッチン
グされないので、そこでエッチングが停止し、アライン
メント用マーカ２４３は初期の形状をほぼ保ったまま復
元される。

【０１０２】次いで、図２５に示すように、フォトレジ
スト２５６を除去し、ｐ型ＩｎＧａＡｓコンタクト層２
５５上に、例えば膜厚が４００ｎｍのＳｉＯ₂膜２５７
を形成する。その後、復元したアラインメント用マーカ
２４３を基準として、導波路直上部周辺を除き、位相シ
フト位置間のちょうど中央の部分のＳｉＯ₂膜２５７を
フォトリソグラフィにより１０μｍの幅で除去する。そ
して、混合比が１：１０００のＢｒ₂及びメタノールか
らなるエッチング液によりｐ型ＩｎＧａＡｓコンタクト
層２５５をエッチングすることにより、Ｖ字状の溝２５
８を形成する。

【０１０３】このフォトリソグラフィ工程においては、
復元したアラインメント用マーカ２４３を基準としてい
るので、Ｖ字状の溝２５８と回折格子の位相シフト部と
の位置精度は極めて高い。従って、このＶ字状の溝２５
８に沿って劈開を行えば、高い精度で位相シフト部をレ
ーザ共振器の中央に位置するように制御することができ
る。

【０１０４】このように、本実施例方法によれば、位相
シフト部の位置をレーザ共振器中央に精度よく制御する
ことが可能なので、単一縦モード特性が優れたＤＦＢ−
ＬＤを高歩留で得ることができる。

【０１０５】

【発明の効果】以上詳述したように、本発明によれば、
半導体基板をエッチングすることなく目合わせパターン
成長阻止マスク又は目合わせマーカの形状、即ち目合わ
せパターンを明確に発現させることができる。これによ
り、高い精度の位置合わせを行うことができるので、半
導体光素子の組立用マーカ及び光出射端面と活性層との
間の相対位置精度は優れており、実装時に十分な結合効
率を得ることができる。

【０１０６】また、目合わせパターンを使用してレーザ
共振器形成時の劈開位置を決定すれば、選択成長時の成
長阻止マスクのパターン又はグレーティングの位相シフ
ト位置等との相対位置精度を保持しながらレーザ共振器
を形成することができるため、均一な素子特性を得るこ
とができる。

【図面の簡単な説明】

【図１】（ａ）乃至（ｃ）は本発明の第１の実施例方法
に係る半導体光素子の製造方法を工程順に示す模式図で
ある。

【図２】（ａ）及び（ｂ）は、同じく、本発明の第１の
実施例方法を示す図であって、図１（ａ）乃至（ｃ）に
示す工程の次工程を示す模式図である。

【図３】同じく、本発明の第１の実施例方法を示す図で
あって、図２（ａ）及び（ｂ）に示す工程の次工程を示
す模式図である。

【図４】（ａ）及び（ｂ）は本発明の第２の実施例方法
に係る半導体光素子の製造方法を工程順に示す模式図で
ある。

【図５】（ａ）乃至（ｃ）は、同じく、本発明の第２の
実施例方法を示す図であって、図４（ａ）及び（ｂ）に
示す工程の次工程を示す模式図である。

【図６】同じく、本発明の第２の実施例方法を示す図で
あって、図５（ａ）乃至（ｃ）に示す工程の次工程を示
す模式図である。

【図７】（ａ）及び（ｂ）は本発明の第３の実施例方法
に係るスポットサイズ変換器集積半導体レーザの製造方
法を工程順に示す模式図である。

【図８】（ａ）及び（ｂ）は本発明の第４の実施例方法
に係る半導体光素子の製造方法を工程順に示す模式図で
ある。

【図９】（ａ）及び（ｂ）は、同じく、本発明の第４の
実施例方法を示す図であって、図８（ａ）及び（ｂ）に
示す工程の次工程を示す模式図である。

【図１０】（ａ）及び（ｂ）は、同じく、本発明の第４
の実施例方法を示す図であって、図９（ａ）及び（ｂ）
に示す工程の次工程を示す模式図である。

【図１１】（ａ）及び（ｂ）は本発明の第５の実施例方
法に係る分布型帰還レーザの製造方法を工程順に示す模
式図である。

【図１２】（ａ）及び（ｂ）は本発明の第６の実施例方
法に係る半導体レーザの製造方法を工程順に示す模式図
である。

【図１３】（ａ）及び（ｂ）は、同じく、本発明の第６
の実施例方法を示す図であって、図１２（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【図１４】（ａ）及び（ｂ）は、同じく、本発明の第６
の実施例方法を示す図であって、図１３（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【図１５】（ａ）及び（ｂ）は、同じく、本発明の第６
の実施例方法を示す図であって、図１４（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【図１６】（ａ）及び（ｂ）は本発明の第７の実施例方
法に係るスポットサイズ変換器集積半導体レーザの製造
方法を工程順に示す模式図である。

【図１７】（ａ）及び（ｂ）は、同じく、本発明の第７
の実施例方法を示す図であって、図１６（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【図１８】（ａ）及び（ｂ）は、同じく、本発明の第７
の実施例方法を示す図であって、図１７（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【図１９】（ａ）及び（ｂ）は、同じく、本発明の第７
の実施例方法を示す図であって、図１８（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【図２０】同じく、本発明の第７の実施例方法を示す図
であって、図１９（ａ）及び（ｂ）に示す工程の次工程
を示す模式図である。

【図２１】（ａ）及び（ｂ）は本発明の第８の実施例方
法に係る分布帰還型半導体レーザの製造方法を工程順に
示す模式図である。

【図２２】（ａ）及び（ｂ）は、同じく、本発明の第８
の実施例方法を示す図であって、図２１（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【図２３】（ａ）及び（ｂ）は、同じく、本発明の第８
の実施例方法を示す図であって、図２２（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【図２４】（ａ）及び（ｂ）は、同じく、本発明の第８
の実施例方法を示す図であって、図２３（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【図２５】同じく、本発明の第８の実施例方法を示す図
であって、図２４（ａ）及び（ｂ）に示す工程の次工程
を示す模式図である。

【図２６】従来のパッシブアラインメントによるレーザ
ダイオードモジュールの組立方法を示す模式図である。

【図２７】（ａ）及び（ｂ）は従来の半導体光素子の製
造方法を工程順に示す模式図である。

【図２８】（ａ）及び（ｂ）は、同じく、従来の半導体
光素子の製造方法を示す図であって、図２７（ａ）及び
（ｂ）に示す工程の次工程を示す模式図である。

【符号の説明】

１、２１、４１、６１、１１１、２０６、２２６、２４
９；導波路層２、２２、６２、１１２、２１２、２３２、２５５；コ
ンタクト層３、１７、１８、２３、３７、３８、５７、５８、６
３、７７、７８、１１３、１２２、１２３、２０５、２
０７、２１１、２２５、２２７、２３１、２５０、２５
４；クラッド層４、５、２４、２５、６４、６５、１１４、１１５、２
０９、２１０、２２９、２３０、２５２、２５３；ブロ
ック層６、２６、６６、２１３、２３３、２５６；フォトレジ
スト７、２７、６７、８７；エッチングストッパー層８、２８、４８、１１８；目合わせパターン膜８ａ、２８ａ、４８ａ、６７ａ、１１８ａ；目合わせパ
ターン９、２９、４９、６９、８９、１１９、２０１、２２
１、２４１；基板１０、１１、３０、３１、５０、７０、７１、９０、１
２０、１２１、２０４、２２４、２４６；成長阻止マス
ク１２、３２、７２、１２４；パターン跡５３；先端９４、２４５；回折格子９５、２４４；位相シフト位置１０１；Ｓｉ基板１０２、２５５；溝１０３；光ファイバ１０４；半導体レーザ１０５、１０６；組立用マーカ１０７；活性層２０３、２１５、２２３、２３６、２４３；マーカ

Claims

【特許請求の範囲】

【請求項１】半導体基板上に目合わせパターン成長阻
止マスク及び１対の同方向に延びる成長阻止マスクを選
択的に形成する工程と、前記半導体基板上に第１のクラ
ッド層を選択成長により形成する工程と、前記第１のク
ラッド層上に活性層を備えた導波路層を選択成長により
形成する工程と、前記導波路層上に第２のクラッド層を
選択成長により形成する工程と、全面に半導体層を形成
する工程と、を有する半導体光素子の製造方法におい
て、前記目合わせパターン成長阻止マスク及び１対の前
記成長阻止マスクを形成する工程の前に前記第１及び第
２のクラッド層に対して選択エッチングが可能なエッチ
ングストッパー層を前記半導体基板上に形成する工程を
有し、前記半導体層を形成する工程の後に前記半導体層
及び前記第２のクラッド層を選択的にエッチングするこ
とにより前記目合わせパターン成長阻止マスクの形状を
発現させる工程を有することを特徴とする半導体光素子
の製造方法。
【請求項２】半導体基板上に目合わせパターン成長阻
止マスク及び１対の同方向に延びる成長阻止マスクを選
択的に形成する工程と、前記半導体基板上に第１のクラ
ッド層を選択成長により形成する工程と、前記第１のク
ラッド層上に活性層を備えた導波路層を選択成長により
形成する工程と、前記導波路層上に第２のクラッド層を
選択成長により形成する工程と、全面に半導体層を形成
する工程と、を有する半導体光素子の製造方法におい
て、前記第２のクラッド層を形成する工程の後に前記第
１及び第２のクラッド層に対して選択エッチングが可能
なエッチングストッパー層を前記第２のクラッド層上に
形成する工程を有し、前記半導体層を形成する工程の後
に前記半導体層を選択的にエッチングすることにより前
記目合わせパターン成長阻止マスクの形状を発現させる
工程を有することを特徴とする半導体光素子の製造方
法。
【請求項３】半導体基板上に目合わせパターン成長阻
止マスク及び１対の同方向に延びる成長阻止マスクを選
択的に形成する工程と、前記半導体基板上に第１のクラ
ッド層を選択成長により形成する工程と、前記第１のク
ラッド層上に活性層を備えた導波路層を選択成長により
形成する工程と、前記導波路層上に第２のクラッド層を
選択成長により形成する工程と、全面に半導体層を形成
する工程と、を有する半導体光素子の製造方法におい
て、前記目合わせパターン成長阻止マスク及び１対の前
記成長阻止マスクは前記第１及び第２のクラッド層に対
して選択エッチングが可能であり、前記半導体層を形成
する工程の後に前記半導体層及び前記第２のクラッド層
を選択的にエッチングすることにより前記目合わせパタ
ーン成長阻止マスクの形状を発現させる工程を有するこ
とを特徴とする半導体光素子の製造方法。
【請求項４】前記半導体基板並びに前記第１及び第２
のクラッド層はＩｎＰからなり、前記目合わせパターン
成長阻止マスク及び１対の前記成長阻止マスクはＳｉＯ
₂からなり、前記導波路層はＩｎＧａＡｓＰからなるこ
とを特徴とする請求項３に記載の半導体光素子の製造方
法。
【請求項５】半導体基板の表面をエッチングして目合
わせマークを形成する工程と、前記半導体基板上に１対
の同方向に延びる成長阻止マスクを選択的に形成する工
程と、前記半導体基板上に第１のクラッド層を選択成長
により形成する工程と、前記第１のクラッド層上に活性
層を備えた導波路層を選択成長により形成する工程と、
前記導波路層上に前記導波路層に対して選択エッチング
が可能な第２のクラッド層を選択成長により形成する工
程と、全面に半導体層を形成する工程と、前記半導体層
及び前記第２のクラッド層を選択的にエッチングするこ
とにより前記目合わせマークの形状を前記導波路層の表
面に発現させる工程と、を有することを特徴とする半導
体光素子の製造方法。
【請求項６】前記導波路層の表面に発現した前記目合
わせマークの形状を位置決めの基準として前記半導体層
上に素子実装用のマーカを形成する工程を有することを
特徴とする請求項５に記載の半導体光素子の製造方法。
【請求項７】前記導波路層の表面に発現した前記目合
わせマークの形状を位置決めの基準として前記半導体層
上に２個の素子間の劈開位置を示すマーカを形成する工
程を有することを特徴とする請求項５に記載の半導体光
素子の製造方法。
【請求項８】前記導波路層の表面に発現した前記目合
わせマークの形状を位置決めの基準として前記半導体層
上に２個の素子間の劈開位置を示す溝を形成する工程を
有することを特徴とする請求項５に記載の半導体光素子
の製造方法。
【請求項９】前記半導体基板並びに前記第１及び第２
のクラッド層はＩｎＰからなり、前記エッチングストッ
パー層及び前記導波路層はＩｎＧａＡｓＰからなること
を特徴とする請求項１、２又は５に記載の半導体光素子
の製造方法。
【請求項１０】前記半導体層をエッチングする工程に
おいて塩酸及びリン酸を含有するエッチング液が使用さ
れることを特徴とする請求項１乃至９のいずれか１項に
記載の半導体光素子の製造方法。