JP2009111088A - 光半導体デバイスの作製方法 - Google Patents

Abstract

【課題】工程数の増加を抑えつつアライメントマークを適切に保護できる光半導体デバイスの作製方法を提供する。
【解決手段】ＩｎＰ基板１２となるウェハ上に半導体メサ１４となる半導体積層を形成する工程と、半導体メサ１４及びアライメントマーク５０の平面形状を含むエッチングマスクを用いて半導体積層をエッチングすることにより、半導体メサ１４及びマーク用メサを形成する第１のエッチング工程と、半導体メサ１４及びマーク用メサをＩｎＰ埋込領域２８で埋め込む工程と、マーク用メサ及びその周辺のＩｎＰ埋込領域２８をエッチングする第２のエッチング工程とを行う。第２のエッチング工程の際に、ＩｎＰを選択的にエッチングすることで、マーク用メサの一部を残存させてアライメントマーク５０を形成する。
【選択図】図１

Description

本発明は、光半導体デバイスの作製方法に関する。

光半導体デバイスを作製する際には、リソグラフィ用のアライメントマークをウェハ上に形成する。そして、プロセス中のアライメントマークの変形や損傷を防止するために、アライメントマーク上に保護膜を形成することが知られている（特許文献１参照）。

また、光半導体デバイスの構造として、埋め込みヘテロ構造（ＢＨ構造）を有するものが知られている。このような光半導体デバイスを作製する際には、ヘテロ構造を有する半導体メサをエッチングにより形成し、半導体メサの両側に埋込領域を再成長させてその両側面を埋め込む。
特開２００１−２５１００７号公報

ＢＨ構造を有する光半導体デバイスを作製する際には、前述したように、エッチングによる半導体メサの形成、及び埋込領域の再成長が必要となる。したがって、半導体メサを形成する際にはエッチングマスクが形成され、埋め込み後には除去される。このような作製方法において、アライメントマーク上に保護膜を形成するという従来の方法によってアライメントマークを適切に保護するためには、アライメントマーク上の保護膜を十分に残しつつ半導体メサ形成用のエッチングマスクを除去するための工夫が必要となり、工程が複雑になってしまう。また、光半導体デバイスを作製する工程とは別に保護膜を形成するための工程が必要となり、工程数が増加してしまう。

本発明は、上記事情に鑑みてなされたものであり、上記した従来の方法と比較して工程数の増加を抑えつつアライメントマークを適切に保護できる光半導体デバイスの作製方法を提供することを目的とする。

上述の課題を解決するため、本発明による第１の光半導体デバイスの作製方法は、ＩｎＰ基板と、ＩｎＰ基板上に形成され、活性層及び該活性層上のＩｎＰクラッド層を含む半導体メサと、半導体メサの両側面を埋め込むＩｎＰ埋込領域とを備える光半導体デバイスを作製する方法であって、ＩｎＰ基板となるウェハ上に半導体メサとなる半導体積層を形成する積層工程と、半導体メサ及びアライメントマークの平面形状を含むエッチングマスクを半導体積層上に形成し、該エッチングマスクを用いて半導体積層をエッチングすることにより、半導体メサ、及びアライメントマークとなるマーク用メサを形成する第１のエッチング工程と、ＩｎＰ埋込領域により、半導体メサの両側面、及びマーク用メサの両側面を埋め込む埋込工程と、半導体メサと、ＩｎＰ埋込領域のうち半導体メサの両側面を埋め込む部分とを覆うエッチングマスクを形成し、マーク用メサと、ＩｎＰ埋込領域のうちマーク用メサの両側面を埋め込む部分とをエッチングする第２のエッチング工程とを備え、第２のエッチング工程の際に、活性層に対するエッチングレートがＩｎＰに対するエッチングレートより小さいエッチャントを用い、マーク用メサにおける活性層以下の部分を残存させることによりアライメントマークを形成することを特徴とする。

この第１の光半導体デバイスの作製方法においては、アライメントマークとなるマーク用メサを半導体メサと同時に形成した後、ＩｎＰ埋込領域によってマーク用メサを半導体メサと共に埋め込んでいる。そして、埋込工程後の第２のエッチング工程において、ＩｎＰ埋込領域及びＩｎＰクラッド層と活性層とのエッチングレート差を利用してマーク用メサにおける活性層以下の部分を残存させることにより、アライメントマークを好適に出現させることができる。このように、上記した第１の光半導体デバイスの作製方法によれば、光半導体デバイスを作製するプロセスを利用してアライメントマーク（すなわち、マーク用メサにおける活性層以下の部分）を保護できるので、アライメントマークを保護する為の保護膜を光半導体デバイスの作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマークを適切に保護できる。

また、本発明による第２の光半導体デバイスの作製方法は、ＩｎＰ基板と、ＩｎＰ基板上に形成され、活性層及び該活性層上のＩｎＰクラッド層を含む半導体メサと、半導体メサの両側面を埋め込むＩｎＰ埋込領域とを備える光半導体デバイスを作製する方法であって、ＩｎＰ基板となるウェハ上に活性層を形成する積層工程と、アライメントマークの平面形状を含むエッチングマスクを活性層上に形成し、該エッチングマスクを用いて活性層をエッチングすることによりアライメントマークを形成する第１のエッチング工程と、活性層上にＩｎＰクラッド層を形成すると共に、該ＩｎＰクラッド層によってアライメントマークを埋め込むクラッド層形成工程と、アライメントマークと、ＩｎＰクラッド層のうちアライメントマークを埋め込む部分とを覆い、且つ半導体メサの平面形状を含むエッチングマスクをＩｎＰクラッド層上に形成し、該エッチングマスクを用いてＩｎＰクラッド層及び活性層をエッチングすることにより半導体メサを形成する第２のエッチング工程と、ＩｎＰ埋込領域により半導体メサの両側面を埋め込む埋込工程と、半導体メサと、ＩｎＰ埋込領域のうち半導体メサの両側面を埋め込む部分とを覆うエッチングマスクを形成し、ＩｎＰクラッド層のうちアライメントマークを埋め込む部分をエッチングする第３のエッチング工程とを備え、第３のエッチング工程の際に、活性層に対するエッチングレートがＩｎＰに対するエッチングレートより小さいエッチャントを用いることによりアライメントマークを露出させることを特徴とする。

この第２の光半導体デバイスの作製方法においては、まず活性層をエッチングしてアライメントマークを形成したのち（第１のエッチング工程）、活性層上に形成されるＩｎＰクラッド層を用いてアライメントマークを埋め込んでいる。そして、半導体メサを形成する第２のエッチング工程および埋込工程を経た第３のエッチング工程において、ＩｎＰクラッド層と活性層とのエッチングレート差を利用し、アライメントマークを覆うＩｎＰクラッド層を選択的にエッチングすることにより、アライメントマークを好適に露出させることができる。このように、上記した第２の光半導体デバイスの作製方法によれば、光半導体デバイスを作製するプロセスを利用してアライメントマークを保護できるので、アライメントマークを保護する為の保護膜を光半導体デバイスの作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマークを適切に保護できる。

また、第２の光半導体デバイスの作製方法は、活性層上に回折格子を形成する回折格子形成工程を、第１のエッチング工程とクラッド層形成工程との間に更に備えており、回折格子形成工程の際に、回折格子の形成に使用されるエッチングマスクの位置合わせをアライメントマークにより行うことを特徴としてもよい。これにより、例えば位相シフト領域を有する回折格子等、高い位置精度を要する回折格子を好適に形成できる。

また、第１または第２の光半導体デバイスの作製方法は、活性層がＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓからなり、エッチャントが塩酸を含む溶液であることを特徴としてもよい。塩酸を含む溶液を用いてエッチングを行うと、ＧａＩｎＡｓＰやＡｌＧａＩｎＡｓに対するエッチングレートに比べてＩｎＰのエッチングレートが極めて速くなる。したがって、第１の光半導体デバイスの作製方法における第２のエッチング工程、および第２の光半導体デバイスの作製方法における第３のエッチング工程の際に、活性層を覆うＩｎＰ（ＩｎＰ埋込領域やＩｎＰクラッド層）の選択的エッチングを効果的に行うことができる。

本発明による光半導体デバイスの作製方法によれば、工程数の増加を抑えつつアライメントマークを適切に保護できる。

以下、添付図面を参照しながら本発明による光半導体デバイスの作製方法の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。

［第１実施形態］
図１は、本実施形態による光半導体デバイスの作製方法によって作製される、光半導体デバイスおよびアライメントマークの構成を示す斜視図である。なお、図１は、光半導体デバイスおよびアライメントマークが形成されたウェハの一部を切り欠いて示している。また、本実施形態では、光半導体デバイスとしていわゆる埋め込みヘテロ構造（ＢＨ構造）を有する半導体レーザを作製する方法を例示するが、本実施形態に係る作製方法の適用対象は半導体レーザに限られるものではなく、ＢＨ構造を有するものであれば、例えば半導体光変調素子といった他の光半導体デバイスでもよい。

本実施形態に係る作製方法によって作製される半導体レーザ１０は、図１に示されるように、ｎ型（第１導電型）のＩｎＰ基板１２と、ＩｎＰ基板１２の主面１２ａ上に設けられた半導体メサ１４とを備えている。

半導体メサ１４は、ＩｎＰ基板１２の主面１２ａ上に設けられたバッファ層１６と、バッファ層１６上に設けられた活性層１８と、活性層１８上に設けられたＩｎＰクラッド層２０とを含んで構成されている。また、半導体メサ１４は、バッファ層１６と活性層１８との間に設けられた光閉じ込め層２２、および活性層１８とＩｎＰクラッド層２０との間に設けられた光閉じ込め層２４を更に含んで構成されている。

バッファ層１６の構成材料としては、例えばｎ型ＩｎＰが挙げられる。バッファ層１６の厚さは例えば５５０［ｎｍ］であり、ＩｎＰ基板１２と共に活性層１８に対する下部クラッド層として機能する。活性層１８は、そのバンドギャップがバッファ層１６およびＩｎＰクラッド層２０より小さいＩｎＰ系化合物半導体からなり、その厚さは例えば２００［ｎｍ］である。活性層１８は、単一の半導体層から成ることもできるが、単一量子井戸（ＳＱＷ）構造あるいは多重量子井戸（ＭＱＷ）構造を有することが好ましい。一実施例としては、活性層１８は、組成比の異なるＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓが交互に積層されて成り、その発光波長は例えば１．３［μｍ］〜１．５［μｍ］である。また、ＩｎＰクラッド層２０は、ｐ型（第２導電型）ＩｎＰからなる。ＩｎＰクラッド層２０の厚さは例えば４５０［ｎｍ］であり、後述するＩｎＰクラッド層２６と共に活性層１８に対する上部クラッド層として機能する。

光閉じ込め層２２は、そのバンドギャップがバッファ層１６より小さく活性層１８より大きいＩｎＰ系化合物半導体からなる。また、光閉じ込め層２４は、そのバンドギャップがＩｎＰクラッド層２０より小さく活性層１８より大きいＩｎＰ系化合物半導体からなる。一実施例としては、光閉じ込め層２２，２４はＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓからなる。光閉じ込め層２２，２４の厚さは例えば５０［ｎｍ］である。

半導体メサ１４の両側には、ＩｎＰ埋込領域２８が設けられている。ＩｎＰ埋込領域２８は、半導体メサ１４の両側面を埋め込むようにＩｎＰ基板１２の主面１２ａ上に配置された半絶縁性領域であり、本実施形態では半導体メサ１４の各層と接している。図１に示されるＩｎＰ埋込領域２８は、半導体メサ１４の両側面を覆うと共にＩｎＰ基板１２の主面１２ａ上に設けられたｐ型ＩｎＰ層２８ａと、ＩｎＰ層２８ａ上に設けられたｎ型ＩｎＰ層２８ｂとを含んで構成されている。このような構成により、ＩｎＰ埋込領域２８は、半導体レーザ１０に供給された電流を半導体メサ１４へ効率的に導くように働く。ＩｎＰ層２８ａ，２８ｂの厚さは、例えば１２００［ｎｍ］である。なお、ＩｎＰ埋込領域としては、このような形態以外にも、例えば鉄（Ｆｅ）などの元素がドープされた一つのＩｎＰ層からなる形態であってもよい。

半導体メサ１４上、及び埋込領域２８上にはＩｎＰクラッド層２６及びコンタクト層３０がこの順に設けられている。ＩｎＰクラッド層２６はｐ型ＩｎＰからなり、その厚さは例えば１６００［ｎｍ］である。コンタクト層３０は、ｐ型のIII−Ｖ族化合物半導体層であり、一実施例としては、コンタクト層３０はｐ型ＧａＩｎＡｓからなる。コンタクト層３０の厚さは、例えば５００［ｎｍ］以下である。

なお、図示しないが、コンタクト層３０上には、半導体メサ１４上に開口を有する絶縁膜が設けられる。そして、絶縁膜の開口内には、コンタクト層３０と電気的に接続される電極が埋め込まれる。この電極は、例えばＴｉ／Ｐｔ／Ａｕ構造を有する。また、ＩｎＰ基板１２の裏面１２ｂにも電極が設けられる。この電極は、例えばＡｕＧｅＮｉ／Ａｕ構造を有する。これらの電極間に電圧が印加されることにより、活性層１８に電流が供給され、半導体レーザ１０の端面から発光する。

また、本実施形態に係る作製方法によって作製されるリソグラフィ用のアライメントマーク５０は、図１に示されるように、ＩｎＰ基板１２上において半導体レーザ１０とは異なる領域に凸状に形成される。アライメントマーク５０は、ＩｎＰ基板１２の主面１２ａ上に形成されたＩｎＰバッファ層５２と、ＩｎＰバッファ層５２上に設けられた活性層５４とを含んで構成されている。また、アライメントマーク５０は、ＩｎＰバッファ層５２と活性層５４との間に設けられた光閉じ込め層５６、および活性層５４上に設けられた光閉じ込め層５８を更に含んで構成されている。なお、ＩｎＰバッファ層５２、活性層５４、光閉じ込め層５６および５８の組成および厚さは、それぞれバッファ層１６、活性層１８、光閉じ込め層２２および２４と同じである。

アライメントマーク５０の平面形状は、例えば図１に示すように、或る方向に沿って平行に並ぶ一対の線状部分と、該方向と交差する方向に沿って平行に並ぶ別の一対の線状部分とを含むように構成される。互いに平行な一対の線状部分同士の間隔は、例えば１０［μｍ］である。また、各線状部分の短手方向の幅は、例えば１０［μｍ］である。

ここで、図２は、図１に示した半導体レーザ１０およびアライメントマーク５０が形成されるウェハ状のＩｎＰ基板１２の平面形状を示す図である。ＩｎＰ基板１２の周縁には、オリエンテーションフラットＯＦが形成されている。ＩｎＰ基板１２の主面１２ａの中央部分には、光半導体デバイスを作製するための複数の領域がマトリックス状に配置されたパターン領域３２が設けられている。そして、ＩｎＰ基板１２の主面１２ａの周辺部分には、図１に示したアライメントマーク５０を形成するための複数のアライメントマーク領域３４が、パターン領域３２を取り囲むように設けられている。

続いて、本実施形態による光半導体デバイス（半導体レーザ１０）の作製方法について詳細に説明する。図３〜図６は、本実施形態に係る作製方法の各工程を示す斜視図である。本実施形態に係る光半導体デバイスの作製方法は、例えば以下の順序で実施されることが好ましい。

（積層工程）
まず、（１００）面を有するｎ型ＩｎＰ基板（ＩｎＰウェハ）１２を用意する。次に、半導体メサ１４（図１参照）となる半導体積層７２をｎ型ＩｎＰ基板１２上に形成する。具体的には、図３（ａ）に示すように、ＩｎＰ基板１２の主面１２ａ上に、バッファ層１６，５２となるｎ型ＩｎＰ半導体膜６０、光閉じ込め層２２，５６となるＧａＩｎＡｓＰ半導体膜（またはＡｌＧａＩｎＡｓ半導体膜）６２、活性層１８，５４となるＧａＩｎＡｓＰ／ＧａＩｎＡｓＰ超格子多重積層膜（またはＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ超格子多重積層膜）６４、光閉じ込め層２４，５８となるＧａＩｎＡｓＰ半導体膜（またはＡｌＧａＩｎＡｓ半導体膜）６６、ＩｎＰクラッド層２０となるｐ型ＩｎＰ半導体膜６８、及びキャップ層となるｐ型ＧａＩｎＡｓ半導体膜７０を順次成長させる。好適な実施例では、これらの半導体膜６０，６２，６４，６６，６８，及び７０を、有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長させるとよい。また、ｎ型ＩｎＰ半導体膜６０には、ｎ型不純物として例えばシリコン（Ｓｉ）をドープするとよい。また、ｐ型ＩｎＰ半導体膜６８及びｐ型ＧａＩｎＡｓ半導体膜７０には、ｐ型不純物として例えば亜鉛（Ｚｎ）をドープするとよい。

（第１のエッチング工程）
続いて、図３（ｂ）に示すように、半導体メサ１４の平面形状を表し光導波方向を長手方向とするエッチングマスクＭ１、およびアライメントマーク５０の平面形状を表すエッチングマスクＭ２を半導体積層７２上に形成する。具体的には、まず半導体積層７２上に絶縁膜（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ₂など）を堆積する。このとき、絶縁膜の厚さは例えば１００［ｎｍ］である。そして、この絶縁膜上にフォトレジストを塗布し、半導体メサ１４およびアライメントマーク５０の平面形状を含むパターンとなるようにフォトレジストを露光する。フォトレジストの現像処理を行ったのち、反応性イオンエッチング（ＲＩＥ）といったドライエッチング、もしくはフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、フォトレジストパターンを介して絶縁膜をエッチングする。こうして、半導体メサ１４およびアライメントマーク５０の平面形状を表すエッチングマスクＭ１，Ｍ２を形成する。なお、フォトレジストパターンは、アッシングまたは溶液処理により除去される。

続いて、半導体積層７２のうちエッチングマスクＭ１，Ｍ２で覆われていない部分をエッチングにより除去する。このときのエッチング方法としては、例えばＲＩＥといったドライエッチング、もしくはＢｒとメタノールの混合溶液を用いたウェットエッチングが好適である。また、エッチング深さは、ｎ型ＩｎＰ基板１２が露出する程度、具体的には２．０［μｍ］程度が好適である。これにより、図４（ａ）に示すように、バッファ層１６、光閉じ込め層２２、活性層１８、光閉じ込め層２４、ＩｎＰクラッド層２０、およびキャップ層３６を有する半導体メサ１４が形成される。同時に、バッファ層５２、光閉じ込め層５６、活性層５４、光閉じ込め層５８、ＩｎＰクラッド層７４、およびキャップ層７６を有するマーク用メサ７８が形成される。

（埋込工程）
続いて、図４（ｂ）に示すように、エッチングマスクＭ１，Ｍ２を残した状態でＩｎＰ基板１２上にＩｎＰ埋込領域２８を成長させることにより、半導体メサ１４の両側面、及びマーク用メサ７８の両側面を埋め込む。好適な実施例では、ｐ型ＩｎＰ層２８ａおよびｎ型ＩｎＰ層２８ｂをＭＯＣＶＤ法により順にエピタキシャル成長させて、ＩｎＰ埋込領域２８を形成するとよい。或いは、ＦｅドープＩｎＰをＭＯＣＶＤ法によりエピタキシャル成長させて、ＩｎＰ埋込領域を形成してもよい。

その後、エッチングマスクＭ１，Ｍ２を除去する。エッチングマスクＭ１，Ｍ２は絶縁膜からなるので、例えばフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、エッチングマスクＭ１，Ｍ２を除去するとよい。更に、キャップ層３６，７６を除去する。キャップ層３６，７６は、例えばリン酸（Ｈ₃ＰＯ₄）等を用いて除去される。これにより、後述のクラッド・コンタクト形成工程における結晶成長への影響を低減することができる。

（クラッド・コンタクト形成工程）
続いて、図５（ａ）に示すように、半導体メサ１４上及び埋込領域２８上にｐ型ＩｎＰ半導体膜を成長させることにより、ＩｎＰクラッド層２６を形成する。そして、ＩｎＰクラッド層２６上にｐ型ＧａＩｎＡｓ半導体膜を成長させることにより、コンタクト層３０を形成する。好適な実施例では、ＩｎＰクラッド層２６となるｐ型ＩｎＰ半導体膜、およびコンタクト層３０となるｐ型ＧａＩｎＡｓ半導体膜を、それぞれＭＯＣＶＤ法によりエピタキシャル成長させるとよい。また、この工程では、マーク用メサ７８上にもＩｎＰクラッド層２６およびコンタクト層３０が形成される。

（第２のエッチング工程）
続いて、図５（ｂ）に示すように、半導体メサ１４と、ＩｎＰ埋込領域２８のうち半導体メサ１４の両側面を埋め込む部分とを覆うエッチングマスクＭ３を形成する。具体的には、まずコンタクト層３０上に絶縁膜（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ₂など）を堆積する。このとき、絶縁膜の厚さは例えば１００［ｎｍ］である。そして、この絶縁膜上にフォトレジストを塗布し、半導体メサ１４と、ＩｎＰ埋込領域２８のうち半導体メサ１４の両側面を埋め込む部分とを覆うパターンとなるようにフォトレジストを露光する。このとき、露光部分の位置決めには高い精度は不要である。したがって、ウェハの中心位置及びオリエンテーションフラットＯＦ（図２参照）の位置を機械的に検出することにより露光部分の位置決めを行うとよい。

フォトレジストの現像処理を行ったのち、反応性イオンエッチング（ＲＩＥ）といったドライエッチング、もしくはフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、フォトレジストパターンを介して絶縁膜をエッチングする。こうして、エッチングマスクＭ３が形成される。なお、フォトレジストパターンは、アッシングまたは溶液処理により除去される。

続いて、ＩｎＰ基板１２上に積層された各半導体層のうちエッチングマスクＭ３で覆われていない部分、すなわちマーク用メサ７８と、ＩｎＰ埋込領域２８のうちマーク用メサ７８の両側面を埋め込む部分とに対してエッチングを施す。このとき、活性層５４に対するエッチングレートがＩｎＰに対するエッチングレートより小さいエッチャントを用いることにより、マーク用メサ７８における活性層５４以下の部分を残存させる。好適な実施例としては、活性層５４が例えばＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓからなる場合、エッチャントとして塩酸を含む溶液を使用するとよい。なお、本実施形態では、活性層５４の上に活性層５４と同じ組成の光閉じ込め層５８が存在しているので、このような選択エッチングにより、光閉じ込め層５８以下の部分が残存することとなる。

その結果、図６に示すように、バッファ層５２、光閉じ込め層５６、活性層５４、および光閉じ込め層５８を有するアライメントマーク５０が、ＩｎＰ基板１２上において十分に識別可能な程度に突出することとなる。この後、例えばフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングによりエッチングマスクＭ３を除去する。以上の工程により、図１に示した半導体レーザ１０およびアライメントマーク５０が得られる。

（絶縁層及び電極形成工程）
その後、開口を有する絶縁層（図示せず）をコンタクト層３０上に形成し、その開口を埋め込むように電極（図示せず）を形成する。また、ＩｎＰ基板１２の裏面１２ｂに別の電極（図示せず）を形成する。これらの工程においては、先の工程において形成されたアライメントマーク５０を基準に位置合わせが行われる。最後に、各半導体レーザ１０毎にＩｎＰ基板１２をチップ状に分割することにより、ＢＨ構造を有する半導体レーザが得られる。

以上に説明した、本実施形態に係る光半導体デバイスの作製方法によって得られる効果について説明する。本実施形態の作製方法においては、アライメントマーク５０となるマーク用メサ７８を半導体メサ１４と同時に形成した後、ＩｎＰ埋込領域２８によってマーク用メサ７８を半導体メサ１４と共に埋め込んでいる。そして、埋込工程後の第２のエッチング工程において、ＩｎＰ埋込領域２８及びＩｎＰクラッド層７４と活性層５４とのエッチングレート差を利用して、マーク用メサ７８における活性層５４以下の部分（本実施形態では光閉じ込め層５８以下の部分）を残存させることにより、アライメントマーク５０を好適に出現させることができる。このように、本実施形態に係る光半導体デバイスの作製方法によれば、半導体レーザ１０を作製するプロセスを利用してアライメントマーク５０を保護できるので、アライメントマーク５０を保護する為の保護膜を半導体レーザ１０の作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマーク５０を適切に保護できる。

また、本実施形態のように、活性層５４をＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓによって構成し、且つ第２のエッチング工程におけるエッチャントとして塩酸を含む溶液を使用すると尚良い。塩酸を含む溶液を用いてエッチングを行うと、ＧａＩｎＡｓＰやＡｌＧａＩｎＡｓに対するエッチングレートに比べてＩｎＰのエッチングレートが極めて速くなる。したがって、第２のエッチング工程の際に、活性層５４を覆うＩｎＰ（ＩｎＰ埋込領域２８やＩｎＰクラッド層７４）の選択的エッチングを効果的に行うことができる。

［第２実施形態］
図７は、本実施形態による光半導体デバイスの作製方法によって作製される、光半導体デバイスおよびアライメントマークの構成を示す斜視図である。なお、図７は、光半導体デバイスおよびアライメントマークが形成されたウェハの一部を切り欠いて示しており、更に光半導体デバイスの一部を切り欠いてその内部構造を示している。本実施形態では、光半導体デバイスとしていわゆる埋め込みヘテロ構造（ＢＨ構造）を有する分布帰還型（ＤＦＢ：Distributed FeedBack）の半導体レーザを作製する方法を例示する。なお、本実施形態に係る作製方法に関しても、半導体レーザに限られるものではなく他の光半導体デバイスに適用可能である。

本実施形態に係る作製方法によって作製される半導体レーザ１１は、図７に示されるように、ｎ型（第１導電型）のＩｎＰ基板１３と、ＩｎＰ基板１３の主面１３ａ上に設けられた半導体メサ１５とを備えている。

半導体メサ１５は、ＩｎＰ基板１３の主面１３ａ上に設けられたバッファ層１７と、バッファ層１７上に設けられた活性層１９と、活性層１９上に設けられたＩｎＰクラッド層２１とを含んで構成されている。また、半導体メサ１５は、バッファ層１７と活性層１９との間に設けられた光閉じ込め層２３、および活性層１９とＩｎＰクラッド層２１との間に設けられた光閉じ込め層２５を更に含んで構成されている。そして、光閉じ込め層２５とＩｎＰクラッド層２１との境界部分には、回折格子２５ａが形成されている。なお、半導体メサ１５に含まれるバッファ層１７、活性層１９、ＩｎＰクラッド層２１、光閉じ込め層２３および２５に関するその他の構成（構成材料、層厚、活性層の内部構造など）は、前述した第１実施形態の半導体メサ１４に含まれるバッファ層１６、活性層１８、ＩｎＰクラッド層２０、光閉じ込め層２２および２４と同様である。

半導体メサ１５の両側には、ＩｎＰ埋込領域２９が設けられている。ＩｎＰ埋込領域２９は、半導体メサ１５の両側面を埋め込むようにＩｎＰ基板１３の主面１３ａ上に配置された半絶縁性領域であり、第１実施形態における埋込領域２８と同様の構成を有している。すなわち、ＩｎＰ埋込領域２９は、半導体メサ１５の両側面を覆うと共にＩｎＰ基板１３の主面１３ａ上に設けられたｐ型ＩｎＰ層２９ａと、ＩｎＰ層２９ａ上に設けられたｎ型ＩｎＰ層２９ｂとを含んで構成されている。或いは、鉄（Ｆｅ）などの元素がドープされた一つのＩｎＰ層からなる形態であってもよい。

半導体メサ１５上、及び埋込領域２９上にはＩｎＰクラッド層２７及びコンタクト層３１がこの順に設けられている。ＩｎＰクラッド層２７及びコンタクト層３１の構成（構成材料および層厚）は、第１実施形態におけるＩｎＰクラッド層２６及びコンタクト層３０と同様である。

なお、本実施形態においても、半導体メサ１５上に開口を有する図示しない絶縁膜がコンタクト層３１上に設けられる。そして、絶縁膜の開口内には、コンタクト層３１と電気的に接続される電極が埋め込まれる。また、ＩｎＰ基板１３の裏面１３ｂにも電極が設けられる。これらの電極間に電圧が印加されることにより、活性層１９に電流が供給され、半導体レーザ１１の端面から発光する。

また、本実施形態に係る作製方法によって作製されるリソグラフィ用のアライメントマーク５１は、図７に示されるように、ＩｎＰ基板１３上において半導体レーザ１１とは異なる領域に形成された凹部８１内において凸状に形成される。アライメントマーク５１は、ＩｎＰ基板１３の主面１３ａ上に形成された光閉じ込め層５７、光閉じ込め層５７上に設けられた活性層５５、および活性層５５上に設けられた光閉じ込め層５９を含んで構成されている。なお、活性層５５、光閉じ込め層５７および５９の組成および厚さは、それぞれ活性層１９、光閉じ込め層２３および２５と同じである。また、アライメントマーク５１の平面形状は、第１実施形態のアライメントマーク５０と同様である。また、ＩｎＰ基板１３となるウェハ上における半導体レーザ１１およびアライメントマーク５１の配置は、第１実施形態（図２参照）と同様である。

続いて、本実施形態による光半導体デバイス（半導体レーザ１１）の作製方法について詳細に説明する。図８〜図１３は、本実施形態に係る作製方法の各工程を示す斜視図である。本実施形態に係る光半導体デバイスの作製方法は、例えば以下の順序で実施されることが好ましい。

（積層工程）
まず、（１００）面を有するｎ型ＩｎＰ基板（ＩｎＰウェハ）１３を用意する。次に、半導体メサ１５（図７参照）となる半導体積層７３をｎ型ＩｎＰ基板１３上に形成する。具体的には、図８（ａ）に示すように、ＩｎＰ基板１３の主面１３ａ上に、バッファ層１７となるｎ型ＩｎＰ半導体膜６１、光閉じ込め層２３，５７となるＧａＩｎＡｓＰ半導体膜（またはＡｌＧａＩｎＡｓ半導体膜）６３、活性層１９，５５となるＧａＩｎＡｓＰ／ＧａＩｎＡｓＰ超格子多重積層膜（またはＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ超格子多重積層膜）６５、光閉じ込め層２５，５９となるＧａＩｎＡｓＰ半導体膜（またはＡｌＧａＩｎＡｓ半導体膜）６７、及びキャップ層となるｐ型ＩｎＰ半導体膜６９を順次成長させる。好適な実施例では、これらの半導体膜６１，６３，６５，６７及び６９を、有機金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長させるとよい。また、ｎ型ＩｎＰ半導体膜６１には、ｎ型不純物として例えばシリコン（Ｓｉ）をドープするとよい。

（第１のエッチング工程）
続いて、図８（ｂ）に示すように、アライメントマーク５１（図７参照）の平面形状を表すエッチングマスクＭ４、およびアライメントマーク５１上及びその周囲を除く半導体積層７３の全面を覆うエッチングマスクＭ５を半導体積層７３上に形成する。具体的には、まず半導体積層７３上に絶縁膜（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ₂など）を堆積する。このとき、絶縁膜の厚さは例えば１００［ｎｍ］である。そして、この絶縁膜上にフォトレジストを塗布し、アライメントマーク５１の平面形状を含み且つアライメントマーク５１の周囲が除かれたパターンとなるようにフォトレジストを露光する。フォトレジストの現像処理を行ったのち、反応性イオンエッチング（ＲＩＥ）といったドライエッチング、もしくはフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、フォトレジストパターンを介して絶縁膜をエッチングする。こうして、エッチングマスクＭ４およびＭ５が形成される。なお、フォトレジストパターンは、アッシングまたは溶液処理により除去される。

続いて、半導体積層７３のうちエッチングマスクＭ４，Ｍ５で覆われていない部分に対してエッチングを施す。このときのエッチング方法としては、例えばＲＩＥといったドライエッチング、もしくはＢｒとメタノールの混合溶液または塩酸を含む溶液を用いたウェットエッチングが好適である。また、エッチング深さは、ｎ型ＩｎＰ半導体膜６１が露出する程度が好適である。これにより、図９（ａ）に示すように、活性層５５、光閉じ込め層５７および５９を有するアライメントマーク５１が形成される。なお、この段階では、アライメントマーク５１上にｐ型ＩｎＰ半導体膜６９が残存している。その後、エッチングマスクＭ４，Ｍ５を除去する。エッチングマスクＭ４，Ｍ５は絶縁膜からなるので、例えばフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、エッチングマスクＭ４，Ｍ５を除去するとよい。

（回折格子形成工程）
続いて、図９（ｂ）に示すように、半導体積層７３のうち半導体レーザ１１となる領域のＧａＩｎＡｓＰ半導体膜６７に回折格子６７ａを形成する。この回折格子６７ａの形成過程は、エッチングマスクの形状およびエッチング深さが異なる点を除き、上記第１のエッチング工程と同様である。なお、本工程においては、エッチングマスクを例えばフォトリソグラフィ、ナノインプリント或いは電子ビーム露光によって形成することができる。回折格子６７ａの形成後、キャップ層であるｐ型ＩｎＰ半導体膜６９をエッチングにより除去する。

ここで、ＤＦＢ型半導体レーザの一方式として、回折格子６７ａに位相シフト領域（図９（ｂ）のＡ部分）を設けた位相シフト回折格子を有する構成が知られている。例えば、λ／４位相シフト構造の回折格子を有するＤＦＢ型半導体レーザなどである。このような位相シフト領域を有する回折格子を形成する場合、この回折格子形成のためのエッチングマスクパターンを、アライメントマーク５１を用いて位置決めすることができる。

位相シフト回折格子を有するＤＦＢ型半導体レーザにおいては、位相シフト領域が回折格子のどの位置にあるかによって、半導体レーザ内の光強度分布、単一モード発振特性、および光出力等のレーザ発振特性等が変化する。そのため、位相シフト領域の位置は、精度良く且つ再現性良く決定されることが重要である。そこで、回折格子形成のためのエッチングマスクパターンを上記のようにアライメントマーク５１を用いて位置決めした上でエッチングマスクを形成することにより、半導体レーザ１１における回折格子６７ａの位相シフト領域Ａの位置を再現性よく且つ高精度に配置することができるので、所望の特性を有する高性能のＤＦＢ型半導体レーザを歩留まり良く製造することができる。

（クラッド層形成工程）
続いて、図１０（ａ）に示すように、ＩｎＰクラッド層２１となるｐ型ＩｎＰ半導体膜７１をＩｎＰ基板１３上の全面に成長させることにより、ｐ型ＩｎＰ半導体膜７１をＧａＩｎＡｓＰ半導体膜６７上に形成すると共に、ｐ型ＩｎＰ半導体膜７１によってアライメントマーク５１を埋め込む。そして、より好適には、ｐ型ＩｎＰ半導体膜７１上に、キャップ層となるｐ型ＧａＩｎＡｓ半導体膜７５を形成する。一実施例としては、ｐ型ＩｎＰおよびｐ型ＧａＩｎＡｓをＭＯＣＶＤ法により順にエピタキシャル成長させることにより、ｐ型ＩｎＰ半導体膜７１およびｐ型ＧａＩｎＡｓ半導体膜７５を形成するとよい。

（第２のエッチング工程）
続いて、図１０（ｂ）に示すように、エッチングマスクＭ６，Ｍ７をｐ型ＩｎＰ半導体膜７１上（本実施形態ではｐ型ＧａＩｎＡｓ半導体膜７５上）に形成する。エッチングマスクＭ６は、半導体メサ１５の平面形状を表し光導波方向を長手方向とするエッチングマスクである。エッチングマスクＭ７は、アライメントマーク５１と、ｐ型ＩｎＰ半導体膜７１のうちアライメントマーク５１を埋め込む部分とを覆うエッチングマスクである。このエッチングマスクＭ６，Ｍ７の形成過程は、その形状が異なる点を除き、上記第１のエッチング工程におけるエッチングマスクＭ４，Ｍ５の形成過程と同様である。

続いて、各半導体膜６１，６３，６５，６７，７１および７５のうちエッチングマスクＭ６，Ｍ７で覆われていない部分をエッチングにより除去する。このときのエッチング方法としては、例えばＲＩＥといったドライエッチング、もしくはＢｒとメタノールの混合溶液を用いたウェットエッチングが好適である。また、エッチング深さは、ｎ型ＩｎＰ基板１３が露出する程度、具体的には２．０［μｍ］程度が好適である。これにより、図１１（ａ）に示すように、バッファ層１７、光閉じ込め層２３、活性層１９、光閉じ込め層２５、ＩｎＰクラッド層２１、およびキャップ層３７を有する半導体メサ１５が形成される。

（埋込工程）
続いて、図１０（ｂ）に示すように、エッチングマスクＭ６，Ｍ７を残した状態でＩｎＰ基板１３上にＩｎＰ埋込領域２９を成長させることにより、半導体メサ１５の両側面を埋め込む。好適な実施例では、ｐ型ＩｎＰ層２９ａおよびｎ型ＩｎＰ層２９ｂをＭＯＣＶＤ法により順にエピタキシャル成長させて、ＩｎＰ埋込領域２９を形成するとよい。或いは、ＦｅドープＩｎＰをＭＯＣＶＤ法によりエピタキシャル成長させて、ＩｎＰ埋込領域を形成してもよい。

その後、エッチングマスクＭ６，Ｍ７を除去する。エッチングマスクＭ６，Ｍ７は絶縁膜からなるので、例えばフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、エッチングマスクＭ６，Ｍ７を除去するとよい。更に、キャップ層３７、およびエッチングマスクＭ７に覆われていたキャップ層であるｐ型ＧａＩｎＡｓ半導体膜７５を、例えばリン酸（Ｈ₃ＰＯ₄）等を用いて除去する。これにより、後述のクラッド・コンタクト形成工程における結晶成長への影響を低減することができる。

（クラッド・コンタクト形成工程）
続いて、図１２（ａ）に示すように、ｎ型ＩｎＰ基板１３上の全面に亘ってｐ型ＩｎＰ半導体膜を成長させることにより、ＩｎＰクラッド層２７を形成する。すなわち、ＩｎＰクラッド層２７は、半導体メサ１５上、埋込領域２９上、およびアライメントマーク５１を埋め込むｐ型ＩｎＰ半導体膜７１上に亘って設けられる。そして、ＩｎＰクラッド層２７上にｐ型ＧａＩｎＡｓ半導体膜を成長させることにより、コンタクト層３１を形成する。好適な実施例では、ＩｎＰクラッド層２７となるｐ型ＩｎＰ半導体膜、およびコンタクト層３１となるｐ型ＧａＩｎＡｓ半導体膜を、それぞれＭＯＣＶＤ法によりエピタキシャル成長させるとよい。

（第３のエッチング工程）
続いて、図１２（ｂ）に示すように、半導体メサ１５と、ＩｎＰ埋込領域２９のうち半導体メサ１５の両側面を埋め込む部分とを覆うエッチングマスクＭ８を形成する。具体的には、まずコンタクト層３１上に絶縁膜（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ₂など）を堆積する。このとき、絶縁膜の厚さは例えば１００［ｎｍ］である。そして、この絶縁膜上にフォトレジストを塗布し、半導体メサ１５と、ＩｎＰ埋込領域２９のうち半導体メサ１５の両側面を埋め込む部分とを覆うパターンとなるようにフォトレジストを露光する。このとき、露光部分の位置決めには高い精度は不要である。したがって、ウェハの中心位置及びオリエンテーションフラットＯＦ（図２参照）の位置を機械的に検出することにより露光部分の位置決めを行うとよい。

フォトレジストの現像処理を行ったのち、反応性イオンエッチング（ＲＩＥ）といったドライエッチング、もしくはフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングにより、フォトレジストパターンを介して絶縁膜をエッチングする。こうして、エッチングマスクＭ８が形成される。なお、フォトレジストパターンは、アッシングまたは溶液処理により除去される。

続いて、ＩｎＰ基板１３上に積層された各半導体層のうちエッチングマスクＭ８で覆われていない部分に対してエッチングを施す。このとき、アライメントマーク５１に含まれる活性層５５に対するエッチングレートがＩｎＰに対するエッチングレートより小さいエッチャントを用いることにより、アライメントマーク５１を覆うコンタクト層３１およびＩｎＰクラッド層２７、並びにアライメントマーク５１を埋め込むｐ型ＩｎＰ半導体膜７１を選択的にエッチングし、アライメントマーク５１を露出させる。好適な実施例としては、アライメントマーク５１を構成する活性層５５、光閉じ込め層５７および５９が例えばＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓからなる場合、エッチャントとして塩酸を含む溶液を使用するとよい。

その結果、図１３に示すように、光閉じ込め層５７、活性層５５、および光閉じ込め層５９を有するアライメントマーク５１が、ＩｎＰ基板１３上の凹部８１内において十分に識別可能なように突出することとなる。この後、例えばフッ酸（ＨＦａｑ）や緩衝フッ酸（ＢＨＦ）を用いたウェットエッチングによりエッチングマスクＭ８を除去する。以上の工程により、図７に示した半導体レーザ１１およびアライメントマーク５１が得られる。

（絶縁層及び電極形成工程）
その後、開口を有する絶縁層（図示せず）をコンタクト層３１上に形成し、その開口を埋め込むように電極（図示せず）を形成する。また、ＩｎＰ基板１３の裏面１３ｂに別の電極（図示せず）を形成する。これらの工程においては、先の工程において形成されたアライメントマーク５１を基準に位置合わせが行われる。最後に、各半導体レーザ１１毎にＩｎＰ基板１３をチップ状に分割することにより、ＢＨ構造を有するＤＦＢ型半導体レーザが得られる。

以上に説明した、本実施形態に係る光半導体デバイスの作製方法によって得られる効果について説明する。本実施形態の作製方法においては、まず光閉じ込め層２３となるＧａＩｎＡｓＰ半導体膜（またはＡｌＧａＩｎＡｓ半導体膜）６３、活性層１９となるＧａＩｎＡｓＰ／ＧａＩｎＡｓＰ超格子多重積層膜（またはＡｌＧａＩｎＡｓ／ＡｌＧａＩｎＡｓ超格子多重積層膜）６５、光閉じ込め層２５となるＧａＩｎＡｓＰ半導体膜（またはＡｌＧａＩｎＡｓ半導体膜）６７をエッチングしてアライメントマーク５１を形成したのち（第１のエッチング工程）、ＩｎＰクラッド層となるｐ型ＩｎＰ半導体膜７１を用いてアライメントマークを埋め込んでいる。そして、半導体メサ１５を形成する第２のエッチング工程と埋込工程とを経た第３のエッチング工程において、ｐ型ＩｎＰ半導体膜７１とアライメントマーク５１とのエッチングレート差を利用し、アライメントマーク５１を覆うｐ型ＩｎＰ半導体膜７１を選択的にエッチングすることにより、アライメントマーク５１を好適に露出させている。このように、本実施形態に係る光半導体デバイスの作製方法によれば、半導体レーザ１１を作製するプロセスを利用してアライメントマーク５１を保護できるので、アライメントマーク５１を保護する為の保護膜を半導体レーザ１１の作製プロセスとは別に形成する必要がなく、従来の方法と比較して少ない工程数でアライメントマーク５１を適切に保護できる。

また、本実施形態においては、アライメントマーク５１をＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓによって構成し、且つ第３のエッチング工程におけるエッチャントとして塩酸を含む溶液を使用すると尚良い。これにより、第３のエッチング工程の際に、アライメントマーク５１を覆うＩｎＰ（ｐ型ＩｎＰ半導体膜７１）の選択的エッチングを効果的に行うことができる。

本発明による光半導体デバイスの作製方法は、上記した実施形態に限られるものではなく、他にも様々な変形が可能である。例えば、上記実施形態では光半導体デバイスの一例として半導体レーザ素子を例示したが、本発明は、半導体光変調素子、半導体レーザ素子と半導体光変調素子とを集積した半導体光集積素子、或いは光合分波器などの他の光半導体デバイスにも適用できる。

また、上記実施形態ではｎ型ＩｎＰ基板上にｎ型のバッファ層、活性層、及びｐ型のＩｎＰクラッド層が積層された光半導体デバイスについて本発明を適用したが、ｐ型ＩｎＰ基板上にｐ型のバッファ層、活性層、及びｎ型のＩｎＰクラッド層が積層された光半導体デバイスについても本発明を適用可能である。また、上記実施形態では活性層の構成材料としてＧａＩｎＡｓＰおよびＡｌＧａＩｎＡｓを例示したが、本発明における活性層は、ＩｎＰに対して選択的にエッチング可能なものであれば他の組成を有しても良い。

図１は、第１実施形態による光半導体デバイスの作製方法によって作製される、半導体レーザ１０およびアライメントマーク５０の構成を示す斜視図である。 図２は、図１に示した半導体レーザ１０およびアライメントマーク５０が形成されるウェハ状のＩｎＰ基板１２の平面形状を示す図である。 図３（ａ）は、第１実施形態における積層工程を示す図である。図３（ｂ）は、第１実施形態における第１のエッチング工程を示す図である。 図４（ａ）は、第１実施形態における第１のエッチング工程を示す図である。図４（ｂ）は、第１実施形態における埋込工程を示す図である。 図５（ａ）は、第１実施形態におけるクラッド・コンタクト形成工程を示す図である。図５（ｂ）は、第１実施形態における第２のエッチング工程を示す図である。 図６は、第１実施形態における第２のエッチング工程を示す図である。 図７は、第２実施形態による光半導体デバイスの作製方法によって作製される、半導体レーザ１１およびアライメントマーク５１の構成を示す斜視図である。 図８（ａ）は、第２実施形態における積層工程を示す図である。図８（ｂ）は、第２実施形態における第１のエッチング工程を示す図である。 図９（ａ）は、第２実施形態における第１のエッチング工程を示す図である。図９（ｂ）は、第２実施形態における回折格子形成工程を示す図である。 図１０（ａ）は、第２実施形態におけるクラッド層形成工程を示す図である。図１０（ｂ）は、第２実施形態における第２のエッチング工程を示す図である。 図１１（ａ）は、第２実施形態における第２のエッチング工程を示す図である。図１１（ｂ）は、第２実施形態における埋込工程を示す図である。 図１２（ａ）は、第２実施形態におけるクラッド・コンタクト形成工程を示す図である。図１２（ｂ）は、第２実施形態における第３のエッチング工程を示す図である。 図１３は、第２実施形態における第３のエッチング工程を示す図である。

符号の説明

１０，１１…半導体レーザ、１２，１３…ｎ型ＩｎＰ基板、１４，１５…半導体メサ、１６，１７，５２…バッファ層、１８，１９，５４，５５…活性層、２０，２１，２６，２７…ＩｎＰクラッド層、２２〜２５，５６〜５９…光閉じ込め層、２５ａ…回折格子、２８，２９…埋込領域、３０，３１…コンタクト層、３２…パターン領域、３４…アライメントマーク領域、３６，３７，７６…キャップ層、５０，５１…アライメントマーク、５４，５５…活性層、６０，６１…ｎ型ＩｎＰ半導体膜、６２，６３，６６，６７…ＧａＩｎＡｓＰ半導体膜、６４，６５…ＧａＩｎＡｓＰ／ＧａＩｎＡｓＰ超格子多重積層膜、６８，６９，７１…ｐ型ＩｎＰ半導体膜、７０，７５…ｐ型ＧａＩｎＡｓ半導体膜、７２，７３…半導体積層、７４…ＩｎＰクラッド層、７６…キャップ層、７８…マーク用メサ、Ｍ１〜Ｍ８…エッチングマスク。

Claims (4)

1. ＩｎＰ基板と、前記ＩｎＰ基板上に形成され、活性層及び該活性層上のＩｎＰクラッド層を含む半導体メサと、前記半導体メサの両側面を埋め込むＩｎＰ埋込領域とを備える光半導体デバイスを作製する方法であって、
   前記ＩｎＰ基板となるウェハ上に前記半導体メサとなる半導体積層を形成する積層工程と、
   前記半導体メサ及びアライメントマークの平面形状を含むエッチングマスクを前記半導体積層上に形成し、該エッチングマスクを用いて前記半導体積層をエッチングすることにより、前記半導体メサ、及び前記アライメントマークとなるマーク用メサを形成する第１のエッチング工程と、
   前記ＩｎＰ埋込領域により、前記半導体メサの両側面、及び前記マーク用メサの両側面を埋め込む埋込工程と、
   前記半導体メサと、前記ＩｎＰ埋込領域のうち前記半導体メサの両側面を埋め込む部分とを覆うエッチングマスクを形成し、前記マーク用メサと、前記ＩｎＰ埋込領域のうち前記マーク用メサの両側面を埋め込む部分とをエッチングする第２のエッチング工程と
   を備え、
   前記第２のエッチング工程の際に、前記活性層に対するエッチングレートがＩｎＰに対するエッチングレートより小さいエッチャントを用い、前記マーク用メサにおける前記活性層以下の部分を残存させることにより前記アライメントマークを形成することを特徴とする、光半導体デバイスの作製方法。
2. ＩｎＰ基板と、前記ＩｎＰ基板上に形成され、活性層及び該活性層上のＩｎＰクラッド層を含む半導体メサと、前記半導体メサの両側面を埋め込むＩｎＰ埋込領域とを備える光半導体デバイスを作製する方法であって、
   前記ＩｎＰ基板となるウェハ上に前記活性層を形成する積層工程と、
   アライメントマークの平面形状を含むエッチングマスクを前記活性層上に形成し、該エッチングマスクを用いて前記活性層をエッチングすることにより前記アライメントマークを形成する第１のエッチング工程と、
   前記活性層上に前記ＩｎＰクラッド層を形成すると共に、該ＩｎＰクラッド層によって前記アライメントマークを埋め込むクラッド層形成工程と、
   前記アライメントマークと、前記ＩｎＰクラッド層のうち前記アライメントマークを埋め込む部分とを覆い、且つ前記半導体メサの平面形状を含むエッチングマスクを前記ＩｎＰクラッド層上に形成し、該エッチングマスクを用いて前記ＩｎＰクラッド層及び前記活性層をエッチングすることにより前記半導体メサを形成する第２のエッチング工程と、
   前記ＩｎＰ埋込領域により前記半導体メサの両側面を埋め込む埋込工程と、
   前記半導体メサと、前記ＩｎＰ埋込領域のうち前記半導体メサの両側面を埋め込む部分とを覆うエッチングマスクを形成し、前記ＩｎＰクラッド層のうち前記アライメントマークを埋め込む部分をエッチングする第３のエッチング工程と
   を備え、
   前記第３のエッチング工程の際に、前記活性層に対するエッチングレートがＩｎＰに対するエッチングレートより小さいエッチャントを用いることにより前記アライメントマークを露出させることを特徴とする、光半導体デバイスの作製方法。
3. 前記活性層上に回折格子を形成する回折格子形成工程を、前記第１のエッチング工程と前記クラッド層形成工程との間に更に備えており、
   前記回折格子形成工程の際に、前記回折格子の形成に使用されるエッチングマスクの位置合わせを前記アライメントマークにより行うことを特徴とする、請求項２に記載の光半導体デバイスの作製方法。
4. 前記活性層がＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓからなり、前記エッチャントが塩酸を含む溶液であることを特徴とする、請求項１〜３のいずれか一項に記載の光半導体デバイスの作製方法。

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