JPWO2007108094A1 - 光半導体装置の製造方法 - Google Patents

Abstract

ＤＦＢレーザ領域（５１）内にＤＦＢレーザを構成する半導体層群を形成した後、幅がＷ１のマスクを用いてこの半導体層群のパターニングを行う。次に、ＥＡ変調器領域（５２）内にＥＡ変調器を構成する半導体層を形成する。その後、マスクとしてＳｉＯ２膜（１１）を形成する。ＳｉＯ２膜（１１）のＤＦＢレーザ領域（５１）内の幅Ｗ２は、ＥＡ変調器領域（５２）内の幅Ｗ１より大きくする。

Description

本発明は、光通信等に用いられる光半導体装置の製造方法に関する。

近年、光半導体素子の高機能化に伴い、機能の異なる複数の素子を一つの基板上に集積化することが重要になってきている。

従来、このような集積化の方法として、選択成長法及びバットジョイント法が知られている。選択成長法では、有機金属気相成長法によって半導体層を成長させる場合に、その組成及び膜厚がマスクパターンの幅や面積に依存するという性質を利用する。そして、この性質を利用して、組成及び膜厚が相違する複数の半導体層を一度に成長させる。しかし、選択成長法では、複数の領域に所望の膜厚及び組成の半導体層を同時に形成することが困難である。このため、設計の自由度が低い。

一方、バットジョイント法では、一つの領域を構成する複数の半導体層を成長させた後、その領域を誘電体マスクにより覆う。そして、この誘電体マスクを用いて他の領域をエッチングすることにより、当該領域のみに半導体層の構造体を残す。次いで、他の領域を構成する複数の半導体層を成長させた後、その領域を誘電体マスクにより覆う。このようにして複数の構造体を形成する。このため、選択成長法と比較すると設計の自由度が高い。

このため、一般的に、光半導体装置の製造方法として、バットジョイント法が広く用いられている。但し、バットジョイント法には、歩留まりの観点から領域間の表面段差を少なくすることが要求される。

例えば特許文献１に、この目的を達成しながら、レーザ領域及び導波路領域を形成する技術が開示されている。図１３Ａ乃至図１３Ｄは、特許文献１に記載された光半導体装置の製造方法を工程順に示す平面図である。また、図１４Ａ乃至図１４Ｄは、夫々図１３Ａ乃至図１３Ｄ中のＩ−Ｉ線に沿った断面図であり、図１５Ａ乃至図１５Ｄは、夫々図１３Ａ乃至図１３Ｄ中のＩＩ−ＩＩ線に沿った断面図である。

この従来の方法では、先ず、図１３Ａ、図１４Ａ及び図１５Ａに示すように、ＩｎＰ基板１０１上にＩｎＧａＡｓＰ活性層１０２及びｐ型ＩｎＰクラッド層１０３を有機金属化学気相成長（ＭＯＣＶＤ）法により順次形成する。次に、ｐ型ＩｎＰクラッド層１０３上にｐ型ＩｎＧａＡｓＰキャップ層１０４及びｐ型ＩｎＰキャップ層１０５をＭＯＣＶＤ法により形成する。次いで、ｐ型ＩｎＰキャップ層１０５上に、レーザ領域を覆うＳｉＯ_２膜１０６を形成する。

その後、図１３Ｂ、図１４Ｂ及び図１５Ｂに示すように、ウェットエッチングにより、ｐ型ＩｎＧａＡｓＰキャップ層１０４及びｐ型ＩｎＰキャップ層１０５の側面を後退させる。

続いて、図１３Ｃ、図１４Ｃ及び図１５Ｃに示すように、ＳｉＯ_２膜１０６をマスクとして、ｐ型ＩｎＰクラッド層１０３及びＩｎＧａＡｓＰ活性層１０２のエッチングを行う。

次に、図１３Ｄ、図１４Ｄ及び図１５Ｄに示すように、ＩｎＰ基板１０１上にＩｎＧａＡｓＰコア層１０７及びｐ型ＩｎＰクラッド層１０８をＭＯＣＶＤ法により形成する。

この方法によれば、キャップ層のウェットエッチング（サイドエッチング）によりＳｉＯ_２膜１０６の庇が形成され、この庇の下では原料の拡散が少なくなる。このため、成長速度が他の部分に比べて低下し、レーザ領域と導波路領域との間で表面の段差がほとんど生じない。

しかしながら、本願発明者がこの方法を用いて３つの領域を形成しようとしたところ、内部に空洞が生じてしまうことが判明した。

特開２００１−１８９５２３号公報

本願発明者が特許文献１に記載の方法に沿って製造した光半導体装置の電子顕微鏡観察の結果を図１６Ａ及び図１６Ｂに示す。図１６Ａは、図１３Ａ中のＩ−Ｉ線に沿った断面を示し、図１６Ｂは、ＩＩ−ＩＩ線に沿った断面を示す。図１６Ａ及び図１６Ｂに示すように、導波路領域のＩｎＧａＡｓＰコア層１０７がレーザ領域のｐ型ＩｎＰクラッド層１０３に沿って這い上がっていることも判明した。この這い上がりがあるために、内部に空洞が生じるのである。

図１７Ａ乃至図１７Ｅは、特許文献１に記載の技術を３領域が存在する光半導体装置の製造に適用する場合の方法を工程順に示す平面図である。また、図１８Ａ乃至図１８Ｅは、夫々図１７Ａ乃至図１７Ｅ中のＩ−Ｉ線に沿った断面図であり、図１９Ａ乃至図１９Ｅは、夫々図１７Ａ乃至図１７Ｅ中のＩＩ−ＩＩ線に沿った断面図である。更に、図２０Ａ乃至図２０Ｃは、上記方法を工程順に示す斜視図である。

先ず、図１３Ｃ、図１４Ｃ及び図１５Ｃに示すように、ｐ型ＩｎＰクラッド層１０３及びＩｎＧａＡｓＰ活性層１０２のエッチングを行った後に、図１７Ａ、図１８Ａ、図１９Ａ及び図２０Ａに示すように、ＩｎＰ基板１０１上にＩｎＧａＡｓＰコア層１０７、ｐ型ＩｎＰクラッド層１０８、ｐ型ＩｎＧａＡｓＰキャップ層１０９及びｐ型ＩｎＰキャップ層１１０をＭＯＣＶＤ法により形成する。ＩｎＧａＡｓＰコア層１０７の形成の際には、上述のように、這い上がり層１２１がｐ型ＩｎＰクラッド層１０３の側面に沿って成長する。

次に、図１７Ｂ、図１８Ｂ、図１９Ｂ及び図２０Ｂに示すように、ＳｉＯ_２膜１０６を除去し、レーザ領域及び導波路領域を覆うＳｉＯ_２膜１１１を形成する。このとき、図１７Ｂ及び図１９Ｂに示すように、ＳｉＯ_２膜１１１の幅が均一にならずに這い上がり層１２１の一部が露出することがある。

その後、図１７Ｃ、図１８Ｃ、図１９Ｃ及び図２０Ｃに示すように、ウェットエッチングにより、ｐ型ＩｎＧａＡｓＰキャップ層１０９及びｐ型ＩｎＰキャップ層１１０の側面を後退させる。

続いて、図１７Ｄ、図１８Ｄ及び図１９Ｄに示すように、ＳｉＯ_２膜１１１をマスクとして、ｐ型ＩｎＰクラッド層１０８及びＩｎＧａＡｓＰコア層１０７のエッチングを行う。

次に、図１７Ｅ、図１８Ｅ及び図１９Ｅに示すように、ＩｎＰ基板１０１上にＩｎＧａＡｓＰコア層１１２及びｐ型ＩｎＰクラッド層１１３をＭＯＣＶＤ法により形成する。

しかしながら、この方法では、図１９Ｃに示すように、ｐ型ＩｎＧａＡｓＰキャップ層１０９及びｐ型ＩｎＰキャップ層１１０のウェットエッチングの際に、這い上がり層１２１が除去され、這い上がり層１２１があった場所からエッチング液が内部にしみこんでしまう。これは、這い上がり層１２１の一部が露出しているためである。そして、ＩｎＧａＡｓＰ活性層１０２及びＩｎＧａＡｓＰコア層１０７もが侵食されてしまう。この結果、内部に空洞１３０が形成されてしまう。図２１に、空洞を撮影した電子顕微鏡観察の結果を示す。

本発明は、空洞を発生させることなく３個以上の光半導体素子を形成することができる光半導体装置の製造方法を提供することを目的とする。

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本発明に係る第１の光半導体装置の製造方法は、基板上に、光学的な機能が互いに異なる３個以上の光半導体素子が光の伝搬方向に沿って並ぶ光半導体装置を製造する方法を対象とする。この方法では、前記基板上に、前記３個以上の光半導体素子のうちの１つである第１の光半導体素子を構成する第１の半導体層群を形成した後、前記第１の半導体層群の上に、前記第１の光半導体素子が形成される領域を覆う第１のマスクを形成する。次に、前記第１のマスクを用いて前記第１の半導体層群をパターニングする。次に、前記基板上に、前記３個以上の光半導体素子のうちの他の１つである第２の光半導体素子を構成する第２の半導体層群を形成する。次に、前記第１のマスクを除去する。次に、前記第２の半導体層群の上に、前記第２の光半導体素子が形成される領域を覆うと共に、少なくとも平面視で前記第１の半導体層群の残存部分の輪郭よりも広い範囲を覆う第２のマスクを前記第１の半導体層の残存部分及び前記第２の半導体層群上に形成する。次に、前記第２のマスクを用いて前記第２の半導体層群をパターニングする。そして、前記基板上に、前記３個以上の光半導体素子のうちの他の１つである第３の光半導体素子を構成する第３の半導体層群を形成する。

本発明に係る第２の光半導体装置の製造方法は、基板上に、光学的な機能が互いに異なるｎ個（ｎは３以上の整数）の光半導体素子が光の伝搬方向に沿って並ぶ光半導体装置を製造する方法を対象とする。この方法では、前記基板上に、前記ｎ個の光半導体素子のうちの１つである第ｋ（ｋは１以上ｎ−１以下の整数）の光半導体素子を構成する第ｋの半導体層群を形成し、前記第ｋの半導体層群の上に、前記第ｋの光半導体素子が形成される領域を覆う第ｋのマスクを形成し、前記第ｋのマスクを用いて前記第ｋの半導体層群をパターニングするという３つの工程を、ｋの値を１からｎ−１まで１ずつ上げながら繰り返す。その後、前記基板上に、前記ｎ個の光半導体素子のうちの１つである第ｎの光半導体素子を構成する第ｎの半導体層群を形成する。そして、前記第ｋのマスクとして、ｋの値が２以上の場合、前記第ｋの光半導体素子が形成される領域を覆うと共に、少なくとも平面視で前記第１乃至第（ｋ−１）の半導体層群の残存部分の輪郭よりも広い範囲を覆うものを用いる。

図１は、本発明の実施形態により製造する光半導体素子の概要を示す図である。 図２Ａは、本発明の第１の実施形態に係る光半導体装置の製造方法を示す平面図である。 図２Ｂは、図２Ａに引き続き、光半導体装置の製造方法を示す平面図である。 図２Ｃは、図２Ｂに引き続き、光半導体装置の製造方法を示す平面図である。 図２Ｄは、図２Ｃに引き続き、光半導体装置の製造方法を示す平面図である。 図２Ｅは、図２Ｄに引き続き、光半導体装置の製造方法を示す平面図である。 図２Ｆは、図２Ｅに引き続き、光半導体装置の製造方法を示す平面図である。 図２Ｇは、図２Ｆに引き続き、光半導体装置の製造方法を示す平面図である。 図２Ｈは、図２Ｇに引き続き、光半導体装置の製造方法を示す平面図である。 図２Ｉは、図２Ｈに引き続き、光半導体装置の製造方法を示す平面図である。 図３Ａは、図２Ａ中のＩ−Ｉ線に沿った断面図である。 図３Ｂは、図２Ｂ中のＩ−Ｉ線に沿った断面図である。 図３Ｃは、図２Ｃ中のＩ−Ｉ線に沿った断面図である。 図３Ｄは、図２Ｄ中のＩ−Ｉ線に沿った断面図である。 図３Ｅは、図２Ｅ中のＩ−Ｉ線に沿った断面図である。 図３Ｆは、図２Ｆ中のＩ−Ｉ線に沿った断面図である。 図３Ｇは、図２Ｇ中のＩ−Ｉ線に沿った断面図である。 図３Ｈは、図２Ｈ中のＩ−Ｉ線に沿った断面図である。 図３Ｉは、図２Ｉ中のＩ−Ｉ線に沿った断面図である。 図４Ａは、図２Ａ中のＩＩ−ＩＩ線に沿った断面図である。 図４Ｂは、図２Ｂ中のＩＩ−ＩＩ線に沿った断面図である。 図４Ｃは、図２Ｃ中のＩＩ−ＩＩ線に沿った断面図である。 図４Ｄは、図２Ｄ中のＩＩ−ＩＩ線に沿った断面図である。 図４Ｅは、図２Ｅ中のＩＩ−ＩＩ線に沿った断面図である。 図４Ｆは、図２Ｆ中のＩＩ−ＩＩ線に沿った断面図である。 図４Ｇは、図２Ｇ中のＩＩ−ＩＩ線に沿った断面図である。 図４Ｈは、図２Ｈ中のＩＩ−ＩＩ線に沿った断面図である。 図４Ｉは、図２Ｉ中のＩＩ−ＩＩ線に沿った断面図である。 図５Ａは、図２Ｉ、図３Ｉ及び図４Ｉに引き続き、光半導体装置の製造方法を示す斜視図である。 図５Ｂは、図５Ａに引き続き、光半導体装置の製造方法を示す斜視図である。 図５Ｃは、図５Ｂに引き続き、光半導体装置の製造方法を示す斜視図である。 図６は、電子顕微鏡観察を行った箇所を示す図である。 図７Ａは、電子顕微鏡観察の結果を示す図である。 図７Ｂは、電子顕微鏡観察の結果を示す図である。 図７Ｃは、電子顕微鏡観察の結果を示す図である。 図７Ｄは、電子顕微鏡観察の結果を示す図である。 図８Ａは、本発明の第２の実施形態に係る光半導体装置の製造方法を示す断面図である。 図８Ｂは、図８Ａに引き続き、係る光半導体装置の製造方法を示す断面図である。 図８Ｃは、図８Ｂに引き続き、係る光半導体装置の製造方法を示す断面図である。 図８Ｄは、図８Ｃに引き続き、係る光半導体装置の製造方法を示す断面図である。 図８Ｅは、図８Ｄに引き続き、係る光半導体装置の製造方法を示す断面図である。 図９は、ＳｉＯ_２膜１１の一例を示す図である。 図１０Ａは、アレイ状の光半導体装置を形成する場合のＳｉＯ_２膜６の一例を示す図である。 図１０Ｂは、アレイ状の光半導体装置を形成する場合のＳｉＯ_２膜１１の一例を示す図である。 図１０Ｃは、アレイ状の光半導体装置を形成する場合のＳｉＯ_２膜１１の他の一例を示す図である。 図１１Ａは、光導波路領域５３をＥＡ変調器領域５２より先に形成する場合のマスクを示す図である。 図１１Ｂは、図１１Ａに引き続き、光導波路領域５３をＥＡ変調器領域５２より先に形成する場合のマスクを示す図である。 図１２Ａは、アレイ状の光導波路領域５３をアレイ状のＥＡ変調器領域５２より先に形成する場合のマスクを示す図である。 図１２Ｂは、図１２Ａに引き続き、アレイ状の光導波路領域５３をアレイ状のＥＡ変調器領域５２より先に形成する場合のマスクを示す図である。 図１３Ａは、特許文献１に記載された光半導体装置の製造方法を工程順に示す平面図である。 図１３Ｂは、図１３Ａに引き続き、従来の製造方法を示す平面図である。 図１３Ｃは、図１３Ｂに引き続き、従来の製造方法を示す平面図である。 図１３Ｄは、図１３Ｃに引き続き、従来の製造方法を示す平面図である。 図１４Ａは、図１３Ａ中のＩ−Ｉ線に沿った断面図である。 図１４Ｂは、図１３Ｂ中のＩ−Ｉ線に沿った断面図である。 図１４Ｃは、図１３Ｃ中のＩ−Ｉ線に沿った断面図である。 図１４Ｄは、図１３Ｄ中のＩ−Ｉ線に沿った断面図である。 図１５Ａは、図１３Ａ中のＩＩ−ＩＩ線に沿った断面図である。 図１５Ｂは、図１３Ｂ中のＩＩ−ＩＩ線に沿った断面図である。 図１５Ｃは、図１３Ｃ中のＩＩ−ＩＩ線に沿った断面図である。 図１５Ｄは、図１３Ｄ中のＩＩ−ＩＩ線に沿った断面図である。 図１６Ａは、図１３Ａ中のＩ−Ｉ線に沿った断面の電子顕微鏡観察の結果を示す図である。 図１６Ｂは、図１３Ａ中のＩＩ−ＩＩ線に沿った断面の電子顕微鏡観察の結果を示す図である。 図１７Ａは、特許文献１に記載の技術を３領域が存在する光半導体装置の製造に適用する場合の方法を示す平面図である。 図１７Ｂは、図１７Ａに引き続き、光半導体装置の製造方法を示す平面図である。 図１７Ｃは、図１７Ｂに引き続き、光半導体装置の製造方法を示す平面図である。 図１７Ｄは、図１７Ｃに引き続き、光半導体装置の製造方法を示す平面図である。 図１７Ｅは、図１７Ｄに引き続き、光半導体装置の製造方法を示す平面図である。 図１８Ａは、図１７Ａ中のＩ−Ｉ線に沿った断面図である。 図１８Ｂは、図１７Ｂ中のＩ−Ｉ線に沿った断面図である。 図１８Ｃは、図１７Ｃ中のＩ−Ｉ線に沿った断面図である。 図１８Ｄは、図１７Ｄ中のＩ−Ｉ線に沿った断面図である。 図１８Ｅは、図１７Ｅ中のＩ−Ｉ線に沿った断面図である。 図１９Ａは、図１７Ａ中のＩＩ−ＩＩ線に沿った断面図である。 図１９Ｂは、図１７Ｂ中のＩＩ−ＩＩ線に沿った断面図である。 図１９Ｃは、図１７Ｃ中のＩＩ−ＩＩ線に沿った断面図である。 図１９Ｄは、図１７Ｄ中のＩＩ−ＩＩ線に沿った断面図である。 図１９Ｅは、図１７Ｅ中のＩＩ−ＩＩ線に沿った断面図である。 図２０Ａは、特許文献１に記載の技術を３領域が存在する光半導体装置の製造に適用する場合の方法を示す斜視図である。 図２０Ｂは、図２０Ａに引き続き、光半導体装置の製造方法を示す斜視図である。 図２０Ｃは、図２０Ｂに引き続き、光半導体装置の製造方法を示す斜視図である。 図２１は、空洞の電子顕微鏡観察の結果を示す図である。

以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は、本発明の実施形態により製造する光半導体素子の概要を示す図である。本発明の実施形態では、図１に示すように、導波方向に沿って分布帰還型半導体レーザ領域（ＤＦＢレーザ領域）５１、電界吸収型変調器領域（ＥＡ変調器領域）５２及び光導波路領域５３が並ぶ光半導体素子を形成する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図２Ａ乃至図２Ｉは、本発明の第１の実施形態に係る光半導体装置の製造方法を工程順に示す平面図である。また、図３Ａ乃至図３Ｉは、夫々図２Ａ乃至図２Ｉ中のＩ−Ｉ線に沿った断面図であり、図４Ａ乃至図４Ｉは、夫々図２Ａ乃至図２Ｉ中のＩＩ−ＩＩ線に沿った断面図である。

本実施形態では、先ず、図３Ａ及び図４Ａに示すように、ＤＦＢレーザ領域５１を形成する予定の領域において、ＩｎＰ基板１の表面に、例えば電子ビーム露光法又は光干渉露光法等により回折格子５４を形成する。次に、ＩｎＰ基板１上に、ＩｎＧａＡｓＰ活性層２及びｐ型ＩｎＰクラッド層３を有機金属化学気相成長（ＭＯＣＶＤ）法により順次形成する。ＩｎＧａＡｓＰ活性層２の形成に当たっては、例えば、ＩｎＧａＡｓＰからなるＳＣＨ層（分離閉じ込め層）、ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰからなるＭＱＷ層（多重量子井戸層）及びＩｎＧａＡｓＰからなるＳＣＨ層を順次形成する。

次に、図２Ａ、図３Ａ及び図４Ａに示すように、ｐ型ＩｎＰクラッド層３上にｐ型ＩｎＧａＡｓＰキャップ層４及びｐ型ＩｎＰキャップ層５をＭＯＣＶＤ法により形成する。次いで、ｐ型ＩｎＰキャップ層５上に、レーザ領域５１を覆うＳｉＯ_２膜６を選択的に形成する。例えば、ＳｉＯ_２膜６の幅Ｗ_１を１０μｍ程度とする。

その後、図２Ｂ、図３Ｂ及び図４Ｂに示すように、ＳｉＯ_２膜６をマスクとしたウェットエッチングにより、ｐ型ＩｎＧａＡｓＰキャップ層４及びｐ型ＩｎＰキャップ層５の側面を後退させる。このウェットエッチングでは、先ず、ｐ型ＩｎＰキャップ層５を、塩酸、酢酸及び水の混合液を用いてエッチングする。次に、ｐ型ＩｎＧａＡｓＰキャップ層４を、硫酸、過酸化水素水及び水の混合液を用いてエッチングする。

続いて、図２Ｃ、図３Ｃ及び図４Ｃに示すように、ＳｉＯ_２膜６をマスクとして、ｐ型ＩｎＰクラッド層３及びＩｎＧａＡｓＰ活性層２のウェットエッチングを行う。この結果、ＤＦＢレーザ形成部以外の領域が除去される。このウェットエッチングでは、ｐ型ＩｎＰクラッド層３を、臭化水素酸を用いてエッチングする。次に、ＩｎＧａＡｓＰ活性層２（上側ＳＣＨ層、ＭＱＷ層及び下側ＳＣＨ層）を、塩酸、過酸化水素酸及び水の混合液を用いてエッチングする。

次に、図２Ｄ、図３Ｄ及び図４Ｄに示すように、ＩｎＰ基板１上にＩｎＧａＡｓＰコア層７、ｐ型ＩｎＰクラッド層８、ｐ型ＩｎＧａＡｓＰキャップ層９及びｐ型ＩｎＰキャップ層１０をＭＯＣＶＤ法により形成する。この時、ＳｉＯ_２膜６が庇状になっているため、光伝搬方向では表面の段差はほとんど生じない。つまり、ｐ型ＩｎＰキャップ層１０の表面をＳｉＯ_２膜６の下面に接触させる。なお、ＩｎＧａＡｓＰコア層７の形成に当たっては、例えば、ＩｎＧａＡｓＰからなるＳＣＨ層、ＩｎＧａＡｓＰ／ＩｎＧａＡｓＰからなるＭＱＷ層、ＩｎＧａＡｓＰからなるＳＣＨ層を順次形成する。また、ＩｎＧａＡｓＰコア層７の形成の際には、ＩｎＧａＡｓＰからなる這い上がり層２１がｐ型ＩｎＰクラッド層３の側面に沿って成長する。

次に、図２Ｅ、図３Ｅ及び図４Ｅに示すように、ＳｉＯ_２膜６を除去し、レーザ領域５１及びＥＡ変調器領域５２を覆うＳｉＯ_２膜１１を選択的に形成する。この時、ＳｉＯ_２膜１１の幅Ｗ_２をＳｉＯ_２膜６の幅Ｗ_１よりも広くする。例えば、ＳｉＯ_２膜１１の幅Ｗ_２を１５μｍ程度とする。

その後、図２Ｆ、図３Ｆ及び図４Ｆに示すように、ＳｉＯ_２膜１１をマスクとしたウェットエッチングにより、ｐ型ＩｎＧａＡｓＰキャップ層１０及びｐ型ＩｎＰキャップ層９の側面を後退させる。このウェットエッチングでは、先ず、ｐ型ＩｎＰキャップ層１０を、塩酸、酢酸及び水の混合液を用いてエッチングする。次に、ｐ型ＩｎＧａＡｓＰキャップ層９を、硫酸、過酸化水素水及び水の混合液を用いてエッチングする。

続いて、図２Ｇ、図３Ｇ及び図４Ｇに示すように、ＳｉＯ_２膜１１をマスクとして、ｐ型ＩｎＰクラッド層８及びＩｎＧａＡｓＰ活性層７のウェットエッチングを行う。この結果、ＤＦＢレーザ形成部及びＥＡ変調器形成部以外の領域が除去される。このウェットエッチングでは、ｐ型ＩｎＰクラッド層８を、臭化水素酸を用いてエッチングする。次に、ＩｎＧａＡｓＰ活性層７（上側ＳＣＨ層、ＭＱＷ層及び下側ＳＣＨ層）を、塩酸、過酸化水素酸及び水の混合液を用いてエッチングする。

次に、図２Ｈ、図３Ｈ及び図４Ｈに示すように、ＩｎＰ基板１上にＩｎＧａＡｓＰコア層１２及びｐ型ＩｎＰクラッド層１３をＭＯＣＶＤ法により形成する。この時、ＳｉＯ_２膜１１が庇状になっているため、光伝搬方向では表面の段差はほとんど生じない。つまり、ｐ型ＩｎＰクラッド層１３の表面をＳｉＯ_２膜１１の下面に接触させる。なお、ＩｎＧａＡｓＰコア層１２の形成の際には、ＩｎＧａＡｓＰからなる這い上がり層２２がｐ型ＩｎＰクラッド層８の側面に沿って成長する。

その後、図２Ｉ、図３Ｉ及び図４Ｉに示すように、ＳｉＯ_２膜１１、ｐ型ＩｎＰキャップ層１０、ｐ型ＩｎＧａＡｓＰキャップ層９、ｐ型ＩｎＰキャップ層５及びｐ型ＩｎＧａＡｓＰキャップ層４を除去する。続いて、全面に、ｐ型のＩｎＰクラッド層１４及びｐ型のＩｎＧａＡｓコンタクト層１５をＭＯＣＶＤ法により形成する。

次に、ＳｉＯ_２膜を全面に形成し、リソグラフィー技術によりこれをパターニングすることにより、図５Ａに示すように、メサストライプ形成用マスク１６を形成する。マスク１６の幅は、例えば１μｍ〜２μｍ程度とする。そして、マスク１６を用いたドライエッチングを行うことにより、ＤＦＢレーザ領域５１、ＥＡ変調器領域５２及び光導波路領域５３をメサストライプ構造に加工する。この結果、光導波路領域５３内に光導波路（光半導体素子）が形成される。

次いで、図５Ｂに示すように、メサストライプ構造の脇に、ＭＯＣＶＤ法により半絶縁性のＩｎＰ層１７を埋め込む。

その後、図５Ｃに示すように、マスク１６を除去する。続いて、ｐ型のＩｎＧａＡｓコンタクト層１５上にｐ型電極１８を形成し、ＩｎＰ基板１の裏面にｎ型電極１９を形成する。

このような第１の実施形態によれば、ＤＦＢレーザ領域５１上において、ＳｉＯ_２膜１１がＳｉＯ_２膜６よりも広い部分を覆っているため、例えＳｉＯ２膜１１の幅が均一にならない場合があっても、図３Ｆに示すように、キャップ層９及び１０のウェットエッチングの際に、這い上がり層２１はエッチングされない。従って、這い上がり層２１のエッチングに伴う空洞の発生が防止される。

実際に、本願発明者が第１の実施形態に沿って光半導体装置を形成したところ、図７Ａ乃至図７Ｄに示す電子顕微鏡観察の結果が得られた。図７Ａは、図６中のＩＩＩ−ＩＩＩ線に沿った断面の電子顕微鏡観察の結果を示す図であり、図７Ｂは、ＩＶ−ＩＶ線に沿った断面の電子顕微鏡観察の結果を示す図であり、図７Ｃは、Ｖ−Ｖ線に沿った断面の電子顕微鏡観察の結果を示す図であり、図７Ｄは、ＶＩ−ＶＩ線に沿った断面の電子顕微鏡観察の結果を示す図である。これらの図に示すように、どこにも空洞は存在しなかった。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図８Ａ乃至図８Ｅは、本発明の第２の実施形態に係る光半導体装置の製造方法を工程順に示す断面図である。なお、図８Ａ乃至図８Ｅは、図３Ａ乃至図３Ｉと同様の断面を示す。第１の実施形態では、半導体層の加工をウェットエッチングにより行っているが、第２の実施形態では、ドライエッチングを併用する。

本実施形態では、先ず、第１の実施形態と同様にして、図８Ａに示すように、ＳｉＯ_２膜６の形成までの処理を行う。

次に、図８Ｂに示すように、ＳｉＯ_２膜６をマスクとしたドライエッチングにより、ｐ型ＩｎＧａＡｓＰキャップ層４及びｐ型ＩｎＰキャップ層５を選択的に除去すると共に、ｐ型ＩｎＰクラッド層３を途中の深さまで選択的に除去する。

次いで、図８Ｃに示すように、ＳｉＯ_２膜６をマスクとしたウェットエッチングにより、ｐ型ＩｎＧａＡｓＰキャップ層４の側面を後退させる。このウェットエッチングでは、硫酸、過酸化水素水及び水の混合液を用いる。

その後、図８Ｄに示すように、ＳｉＯ_２膜６をマスクとして、ｐ型ＩｎＰクラッド層３のウェットエッチングを行う。このウェットエッチングでは、臭化水素酸を用いる。このウェットエッチングにより、ｐ型ＩｎＰキャップ層５の側面も後退する。

続いて、図８Ｅに示すように、ＳｉＯ_２膜６をマスクとして、ＩｎＧａＡｓＰ活性層２のウェットエッチングを行う。このウェットエッチングでは、塩酸、過酸化水素酸及び水の混合液を用いる。

その後、第１の実施形態と同様に、ＩｎＧａＡｓＰコア層７、ｐ型ＩｎＰクラッド層８、ｐ型ＩｎＧａＡｓＰキャップ層９及びｐ型ＩｎＰキャップ層１０をＭＯＣＶＤ法により形成する。続いて、第１の実施形態と同様に、ＳｉＯ_２膜６を除去し、ＳｉＯ_２膜１１を形成する。

次に、ＩｎＧａＡｓＰ活性層２、ｐ型ＩｎＰクラッド層３、ｐ型ＩｎＧａＡｓＰキャップ層４及びｐ型ＩｎＰキャップ層５と同様にして、ＩｎＧａＡｓＰコア層７、ｐ型ＩｎＰクラッド層８、ｐ型ＩｎＧａＡｓＰキャップ層９及びｐ型ＩｎＰキャップ層１０を、ドライエッチング及びウェットエッチングを併用して加工する。

次いで、第１の実施形態と同様にして、ｐ型電極１８及びｎ型電極１９の形成までの処理を行う。

このような第２の実施形態によっても、第１の実施形態と同様の効果が得られる。

なお、第１及び第２の実施形態では、ＳｉＯ_２膜１１の幅Ｗ_２を均一にしているが、少なくとも、ＳｉＯ_２膜１１のレーザ領域５１を覆う部分の幅を、ＳｉＯ_２膜６の幅よりも広くすればよい。この場合、図９に示すように、ＳｉＯ_２膜１１のＥＡ変調器領域５２を覆う部分の幅は、例えばＳｉＯ_２膜６の幅と同等とすることができる。ＳｉＯ_２膜１１の形状をこのようなものとすることにより、ＩｎＰ基板１のＳｉＯ_２膜１１により覆われる面積を小さくして、光導波路領域５３を形成する際の過剰な選択成長効果を抑制することができる。

また、第１及び第２の実施形態では、１組のＤＦＢレーザ領域５１、ＥＡ変調器領域５２及び光導波路領域５３を形成しているが、複数組をアレイ状に形成してもよい。例えば、図２Ａ及び図２Ｅに示すＳｉＯ_２膜６及び１１をアレイ状の光半導体装置に応用する場合には、図１０Ａ及び図１０Ｂに示す２種類のＳｉＯ_２膜６及び１１を用いればよい。また、図２Ａ及び図９に示すＳｉＯ_２膜６及び１１をアレイ状の光半導体装置に応用する場合には、図１０Ａ及び図１０Ｃに示す２種類のＳｉＯ_２膜６及び１１を用いればよい。

また、第１及び第２の実施形態では、ＥＡ変調器領域５２を形成した後に光導波路領域５３を形成しているが、光導波路領域５３をＥＡ変調器領域５２より先に形成してもよい。例えば、図１１Ａに示すように、ｐ型ＩｎＰキャップ層５上にＳｉＯ_２膜６を形成する。その後、ｐ型ＩｎＰキャップ層５のウェットエッチング等を行った後に、ｐ型ＩｎＰキャップ層１０の形成までの処理を行う。そして、図１１Ｂに示すように、ＤＦＢレーザ領域５１を覆う部分の幅がＷ２で、光導波路領域５３を覆う部分の幅がＷ１のＳｉＯ_２膜３１をマスクとして形成する。その後は、第１又は第２の実施形態と同様の処理を行えばよい。

また、複数組をアレイ状に形成する場合に、光導波路領域５３をＥＡ変調器領域５２より先に形成するときには、図１２Ａ及び図１２Ｂに示すようなＳｉＯ_２膜６及び３１を用いればよい。

なお、エッチング用のマスクはＳｉＯ_２膜に限定されない。また、各半導体層の組成も第１又は第２の実施形態に記載のものに限定されない。

更に、上述の実施形態では、３個の光半導体素子を形成しているが、４個以上の光半導体素子の製造に本発明を適用してもよい。この場合、エッチング用のマスクを、既に形成した光半導体素子の輪郭よりも大きなものとすればよい。

本発明によれば、３個以上の光半導体素子を基板上に、空洞を発生させることなく形成することができる。従って、高い歩留りで高集積の光半導体装置を製造することができる。

Claims (20)

1. 基板上に、光学的な機能が互いに異なる３個以上の光半導体素子が光の伝搬方向に沿って並ぶ光半導体装置を製造する方法であって、
   前記基板上に、前記３個以上の光半導体素子のうちの１つである第１の光半導体素子を構成する第１の半導体層群を形成する工程と、
   前記第１の半導体層群の上に、前記第１の光半導体素子が形成される領域を覆う第１のマスクを形成する工程と、
   前記第１のマスクを用いて前記第１の半導体層群をパターニングする工程と、
   前記基板上に、前記３個以上の光半導体素子のうちの他の１つである第２の光半導体素子を構成する第２の半導体層群を形成する工程と、
   前記第１のマスクを除去する工程と、
   前記第２の半導体層群の上に、前記第２の光半導体素子が形成される領域を覆うと共に、少なくとも平面視で前記第１の半導体層群の残存部分の輪郭よりも広い範囲を覆う第２のマスクを前記第１の半導体層の残存部分及び前記第２の半導体層群上に形成する工程と、
   前記第２のマスクを用いて前記第２の半導体層群をパターニングする工程と、
   前記基板上に、前記３個以上の光半導体素子のうちの他の１つである第３の光半導体素子を構成する第３の半導体層群を形成する工程と、
   を有することを特徴とする光半導体装置の製造方法。
2. 前記第２のマスクとして、前記伝搬方向に直交する方向における寸法が一定のものを用いることを特徴とする請求項１に記載の光半導体装置の製造方法。
3. 前記第２のマスクとして、前記伝搬方向に直交する方向における寸法に関し、前記第２の光半導体素子が形成される領域を覆う部分が、残りの部分よりも小さいものを用いることを特徴とする請求項１に記載の光半導体装置の製造方法。
4. 前記第２の光半導体素子は、前記第１及び第３の光半導体素子の間に位置することを特徴とする請求項３に記載の光半導体装置の製造方法。
5. 前記第３の光半導体素子は、前記第１及び第２の光半導体素子の間に位置することを特徴とする請求項１に記載の光半導体装置の製造方法。
6. 前記第１の半導体層群を形成する工程は、
   前記基板上に第１のコア層を形成する工程と、
   前記第１のコア層上に第１のクラッド層を形成する工程と、
   前記第１のクラッド層上に第１のキャップ層を形成する工程と、
   を有することを特徴とする請求項１に記載の光半導体装置の製造方法。
7. 前記第１の半導体層群をパターニングする工程は、
   ウェットエッチングにより前記第１のキャップ層の側面を後退させる工程と、
   ウェットエッチングにより前記第１のクラッド層及び前記第１のコア層を加工する工程と、
   を有することを特徴とする請求項６に記載の光半導体装置の製造方法。
8. 前記第２の半導体層群を形成する工程において、前記第２の半導体層群の表面を前記第１のマスクの下面に接触させることを特徴とする請求項７に記載の光半導体装置の製造方法。
9. 前記第１の半導体層群をパターニングする工程は、
   ウェットエッチングにより前記第１のキャップ層の側面を後退させる工程と、
   ドライエッチングにより前記第１のクラッド層の途中まで加工する工程と、
   ウェットエッチングにより前記第１のクラッド層の残存部分及び前記コア層を加工する工程と、
   を有することを特徴とする請求項６に記載の光半導体装置の製造方法。
10. 前記第２の半導体層群を形成する工程において、前記第２の半導体層群の表面を前記第１のマスクの下面に接触させることを特徴とする請求項９に記載の光半導体装置の製造方法。
11. 前記第２の半導体層群を形成する工程は、
    前記基板上に第２のコア層を形成する工程と、
    前記第２のコア層上に第２のクラッド層を形成する工程と、
    前記第２のクラッド層上に第２のキャップ層を形成する工程と、
    を有することを特徴とする請求項１に記載の光半導体装置の製造方法。
12. 前記第２の半導体層群をパターニングする工程は、
    ウェットエッチングにより前記第２のキャップ層の側面を後退させる工程と、
    ウェットエッチングにより前記第２のクラッド層及び前記第２のコア層を加工する工程と、
    を有することを特徴とする請求項１１に記載の光半導体装置の製造方法。
13. 前記第３の半導体層群を形成する工程において、前記第３の半導体層群の表面を前記第２のマスクの下面に接触させることを特徴とする請求項１２に記載の光半導体装置の製造方法。
14. 前記第２の半導体層群をパターニングする工程は、
    ウェットエッチングにより前記第２のキャップ層の側面を後退させる工程と、
    ドライエッチングにより前記第２のクラッド層の途中まで加工する工程と、
    ウェットエッチングにより前記第２のクラッド層の残存部分及び前記第２のコア層を加工する工程と、
    を有することを特徴とする請求項１１に記載の光半導体装置の製造方法。
15. 前記第３の半導体層群を形成する工程において、前記第３の半導体層群の表面を前記第２のマスクの下面に接触させることを特徴とする請求項１４に記載の光半導体装置の製造方法。
16. 前記第２のマスク、前記第２のキャップ層及び前記第１のキャップ層を除去する工程と、
    前記第１乃至第３のクラッド層上にｐ型クラッド層及びｐ型コンタクト層を順次形成する工程と、
    前記ｐ型コンタクト層上にメサストライプ形成用の誘電体マスクをパターニングする工程と、
    前記第１乃至第３のクラッド層、ｐ型クラッド層及びｐ型コンタクト層に対して前記誘電体マスクを用いたエッチングを行うことにより、前記第１乃至第３のクラッド層、ｐ型クラッド層及びｐ型コンタクト層を含むメサストライプを形成する工程と、
    前記メサストライプの脇に半絶縁性層を形成する工程と、
    前記誘電体マスクを除去する工程と、
    前記ｐ型コンタクト層上に第１の電極を形成し、前記基板の裏面に第２の電極を形成する工程と、
    を有することを特徴とする請求項１に記載の光半導体装置の製造方法
17. 基板上に、光学的な機能が互いに異なるｎ個（ｎは３以上の整数）の光半導体素子が光の伝搬方向に沿って並ぶ光半導体装置を製造する方法であって、
    前記基板上に、前記ｎ個の光半導体素子のうちの１つである第ｋ（ｋは１以上ｎ−１以下の整数）の光半導体素子を構成する第ｋの半導体層群を形成する工程と、
    前記第ｋの半導体層群の上に、前記第ｋの光半導体素子が形成される領域を覆う第ｋのマスクを形成する工程と、
    前記第ｋのマスクを用いて前記第ｋの半導体層群をパターニングする工程と、
    を、ｋの値を１からｎ−１まで１ずつ上げながら繰り返す工程と、
    前記基板上に、前記ｎ個の光半導体素子のうちの１つである第ｎの光半導体素子を構成する第ｎの半導体層群を形成する工程と、
    を有し、
    前記第ｋのマスクとして、ｋの値が２以上の場合、前記第ｋの光半導体素子が形成される領域を覆うと共に、少なくとも平面視で前記第１乃至第（ｋ−１）の半導体層群の残存部分の輪郭よりも広い範囲を覆うものを用いることを特徴とする光半導体装置の製造方法。
18. 前記第ｋのマスクとして、前記伝搬方向に直交する方向における寸法に関し、前記第ｋの光半導体素子が形成される領域を覆う部分が、残りの部分よりも小さいものを用いることを特徴とする請求項１７に記載の光半導体装置の製造方法。
19. 前記第ｋの半導体層群を形成する工程は、
    前記基板上に第ｋのコア層を形成する工程と、
    前記第ｋのコア層上に第ｋのクラッド層を形成する工程と、
    前記第ｋのクラッド層上に第ｋのキャップ層を形成する工程と、
    を有することを特徴とする請求項１７に記載の光半導体装置の製造方法。
20. 前記第ｋの半導体層群をパターニングする工程は、ウェットエッチングにより前記第ｋのキャップ層の側面を後退させる工程を有することを特徴とする請求項１９に記載の光半導体装置の製造方法。

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