JP2008300737A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】回折格子の深さを均一にすることが可能な半導体素子の製造方法を提供する。
【解決手段】回折格子を備える半導体素子の製造方法は、基板の上に、III−Ｖ族化合物半導体層を形成する第１の工程と、III−Ｖ族化合物半導体層上に、所定の軸の方向に配列された周期構造を有する回折格子のための複数のパターンを描画してマスクを形成する第２の工程と、マスクをエッチングマスクとして用いてIII−Ｖ族化合物半導体層をエッチングすることによって、回折格子を形成する第３の工程と、を含む。第２の工程においては、マスクを構成する一つのパターンにおいて、軸の方向と交差する方向である当該パターンの長さ方向における端部の幅が、長さ方向における中央部分の幅よりも大きい。
【選択図】図２

Description

本発明は、半導体素子の製造方法に関するものである。

従来、例えば特許文献１〜３および非特許文献１に記載されているように、例えば位相シフト型等の分布帰還型（Distributed Feedback, DFB）半導体レーザが知られている。このようなDFB半導体レーザは、特定の周期に対応した波長の光のみを選択的に反射する特徴を有する回折格子を備えている。

回折格子を形成するために、従来、例えば電子線描画で回折格子のための描画パターンを形成した後にウェットエッチングを行っている。ウェットエッチング時のエッチャントとしては、例えば非特許文献２に記載されているように、飽和臭素水と臭化水素酸を配合したエッチング液を用いることができる。ここで、例えば所望の結合係数分布や光強度分布を得るために、回折格子パターン全体において均一なエッチングを行うことが好ましい。
特開平２−２８０３９４号公報 特開平３−１１０８８４号公報 特開平３−１１０８８５号公報 半導体フォトニクス光学、池上徹彦、土屋治彦、三上修、238~242、コロナ社、1995 InP Etchant for Submicron Patterns、T.Matsuoka and H.Nagai、J.Electro-chem.Soc、Vol.133,2485、1986

しかしながら、例えば飽和臭素水と臭化水素酸を配合したエッチング液を用いたウェットエッチングの場合には、エッチング時に低ダメージである利点はあるが、回折格子パターン全体を均一にエッチングできないという問題点がある。エッチング速度はエッチング液の拡散速度に左右されるため、回折格子パターン全体のうちで密度が粗い部分（例えばパターンの端部等）ではエッチングが早く進んでしまう。したがって、回折格子パターン全体としてエッチング速度にばらつきが生じ、エッチング後に形成された回折格子の深さが不均一となる。

均一な回折格子深さを得るための一つの方法として、一旦必要なストライプ幅より大きい幅の回折格子パターンを描画し、エッチング後に不均一な部分を除去する方法が考えられる。しかし、この方法を使うと、除去する面積分だけ無駄な描画面積が広がり、それにしたがって描画時間も長くかかってしまい、更にチップの集積度も減るといった問題点がある。

そこで、本発明は上記に鑑みてなされたもので、回折格子の深さの不均一さを低減することが可能な半導体素子の製造方法を提供することを目的とする。

上記課題を解決するために、本発明の半導体素子の製造方法は、基板の上に、III−Ｖ族化合物半導体層を形成する第１の工程と、III−Ｖ族化合物半導体層上に、所定の軸の方向に配列された周期構造を有する回折格子のための複数のパターンを描画してマスクを形成する第２の工程と、マスクをエッチングマスクとして用いてIII−Ｖ族化合物半導体層をエッチングすることによって、回折格子を形成する第３の工程と、を含み、第２の工程においては、マスクを構成する一つのパターンにおいて、軸の方向と交差する方向である当該パターンの長さ方向における端部の幅が、長さ方向における中央部分の幅よりも大きいことを特徴とする。

このような本発明の半導体素子の製造方法によれば、回折格子のためのパターンを描画する第２の工程において、周期構造を構成する一つの描画パターンの長さ方向における端部の幅が当該長さ方向における中央部分の幅よりも大きい。ここで、長さ方向とは、周期構造が伸びる軸の方向と交差する方向である。言い換えれば、二つの描画パターンが隣接する場合に、当該隣接する二つの描画パターンに挟まれているスペース部分において、当該スペースの上記長さ方向における端部の幅が、当該スペースの上記長さ方向における中央部分の幅よりも小さい。

このことにより、第３の工程においてエッチングを行って回折格子を形成する場合に、スペースの長さ方向における端部でのエッチング速度が遅くなるように調節することが可能となる。したがって、スペースの長さ方向における端部と中央部分との間でエッチング速度の差が発生することを抑制できる。その結果、エッチングされる部分である上記スペース全体において均一なエッチング速度を保ち、回折格子の深さを全体的に均一にすることが可能となる。

よって、均一な回折格子深さを得るために、例えば、一旦必要なストライプ幅より大きい幅の回折格子パターンを描画してエッチング後に不均一な部分を除去するといった場合に、除去する部分の面積を極力減らすことができる。したがって、無駄な描画面積が減ることに伴い、描画時間も短縮され、更にチップの集積度も向上させることができる。

また、半導体素子の製造方法の第３の工程においては、エッチングがウェットエッチングであっても良い。

この発明は、エッチング速度がエッチング液の拡散速度に左右されるウェットエッチングにより回折格子を形成する場合に、特に有用である。

また、半導体素子の製造方法における半導体素子は、分布帰還型半導体レーザであっても良い。

この発明は、回折格子を備える半導体素子として、例えば位相シフト型の分布帰還型半導体レーザといった分布帰還型半導体レーザを製造する場合に、特に有用である。

また、半導体素子の製造方法の第２の工程においては、電子線描画法を用いて描画を行っても良い。

半導体素子が例えば位相シフト型の分布帰還型半導体レーザである場合には、例えば位相シフト部を設けるために、電子線描画を行うことができる。また、半導体素子において、例えば回折格子パターンのラインアンドスペースに変調を加えるような場合には、電子線描画を行うことにより、半導体の共振器内部の光強度分布を分散させ、ホールバーニングを抑制することができる。

本発明によれば、回折格子の深さの不均一さを低減することができる。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体素子の製造方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。また、図面の寸法比率は、説明のものと必ずしも一致していない。

図１および図３は、本実施形態に係る分布帰還型半導体レーザ（DFB半導体レーザ）を作製する方法の主要な工程における断面を模式的に示す図である。

図１（Ａ）を参照すると、基板１１が示されている。本実施形態では、基板１１として、ｎ型III−Ｖ化合物半導体基板を用いる。このIII−Ｖ化合物半導体基板としては、例えばＩｎＰ等を含む化合物半導体ウェハ等が用いられる。

基板１１の上に、第１導電型III−Ｖ化合物半導体膜１３をエピタキシャル成長する。エピタキシャル成長は、例えば有機金属位相成長装置１９を用いて行われる。このことは、下記のエピタキシャル成長においても同様である。第１導電型III−Ｖ化合物半導体膜１３は、例えばｎ型クラッド層のために用いられ、例えばｎ型ＩｎＰ膜である。

第１導電型III−Ｖ化合物半導体膜１３上に、例えばＧａＩｎＡｓＰまたはＡｌＧａＩｎＡｓから構成される活性層１５を成長する。活性層１５は、第１導電型III−Ｖ化合物半導体膜１３上に順に、例えば第１の光ガイド層、量子井戸構造、第２の光ガイド層を成長することによって得られる。

活性層１５上には、例えばＧａＩｎＡｓＰから構成されるIII−Ｖ化合物半導体膜１７を成長する。III−Ｖ化合物半導体膜１７は、例えば回折格子層のために用いられる。

次に、図１（B）に示されるように、III−Ｖ化合物半導体膜１７上に電子ビーム（ＥＢ）用ポジ型レジスト膜２１を形成する。そして、例えばステージ２３aを有する電子ビーム（ＥＢ）描画装置２３を用いて、ＥＢ用ポジ型レジスト膜２１の回折格子パターンのスペースになる部分に電子ビームを照射し、現像により、回折格子パターンのスペースになる部分のＥＢ用ポジ型レジスト膜２１を除去し、回折格子パターンのラインアンドスペースを形成する。DFB半導体レーザが例えば位相シフト型のDFB半導体レーザである場合には、例えば位相シフト部を設けるために、電子ビーム描画を行う。また、DFB半導体レーザにおいて、例えば回折格子パターンのラインアンドスペースに変調を加えるような場合には、電子ビーム描画を行うことにより、半導体の共振器内部の光強度分布を分散させ、ホールバーニングを抑制することができる。

図２は、電子ビーム照射により形成された回折格子のための描画パターンを部分的に示す図面であって、図１（Ｂ）に示したＥＢレジスト膜２１の主面２１ａの上から見た図である。図２を参照すると、例えば、デバイスに必要な回折格子の面積が２５０μｍ×１μｍである場合に、３１０μｍ×５μｍの領域に電子ビーム描画を行っている。シンボルＤ１はデバイスに必要な回折格子の一辺の長さを示しており、例えばＤ１＝２５０μｍである。シンボルＤ２はデバイスに必要な回折格子の他辺の長さを示しており、例えばＤ２＝１μｍである。シンボルＤ３は電子ビーム描画が行われる領域の一辺の長さを示しており、例えばＤ３＝３１０μｍである。シンボルＤ４は電子ビーム描画が行われる領域の他辺の長さを示しており、例えばＤ４＝５μｍである。言い換えれば、本実施形態において、Ｄ２：Ｄ４は１：５である。

図２には例えばパターンＰ１、パターンＰ２…等の複数の描画パターンが形成されており、各々の描画パターンは軸Ａに沿って伸びる例えば周期ＰＥ＝２００ｎｍの周期性を有する。パターンＰ１、パターンＰ２…等は、描画においては電子ビームが照射されない部分であって、現像により形成される回折格子パターンのラインアンドスペースにおけるラインとなる部分である。各描画パターンにおいて、一つの描画パターン（例えばパターンＰ１等）の長さ方向（例えば軸Ａの伸びる方向とは直交する方向）における端部の幅が、一つの描画パターンの長さ方向における中央部分の幅よりも大きい。本実施形態において、シンボルＤ５は一つの描画パターンの長さ方向における端部の幅を示しており、例えばＤ５＝１５０ｎｍである。また、シンボルＤ６は一つの描画パターンの長さ方向における中央部分の幅を示しており、例えばＤ６＝１００ｎｍである。つまり、一つの描画パターンの長さ方向における端部の幅Ｄ５は、一つの描画パターンの長さ方向における中央部分の幅Ｄ６の１．５倍である。

言い換えれば、隣接する二つの描画パターン（例えば描画パターンＰ１と描画パターンＰ２）に挟まれているスペース部分（例えばスペースＳ１）において、当該スペースの長さ方向（例えば軸Ａの伸びる方向とは直交する方向）における端部の幅が、当該スペースの長さ方向における中央部分の幅よりも小さい。本実施形態において、シンボルＤ７はスペースの長さ方向における端部の幅を示しており、例えばＤ７＝５０ｎｍである。また、シンボルＤ８はスペースの長さ方向における中央部分の幅を示しており、例えばＤ８＝１００ｎｍである。つまり、一つのスペースの長さ方向における端部の幅Ｄ７は、一つのスペースの長さ方向における中央部分の幅Ｄ８の半分である。

図１（Ｂ）を再び参照すると、回折格子のためのパターンが上記のように描画された。図１（Ｃ）に示されるように、描画されたＥＢ用ポジ型レジスト膜２１を現像して、回折格子のための全体のパターン２１ｂを作製する。

図１（Ｄ）は、図１（C）に示したような回折格子のためのパターンをマスクにして、回折格子層のためのIII−Ｖ化合物半導体膜１７をエッチングして、エッチング後のIII−Ｖ化合物半導体膜１７ａを形成したことを示している。このエッチングとしては、飽和臭素水と臭化水素酸と純水を配合したエッチング液を使ったウェットエッチングを行うことができる。ウェットエッチングの一例として、例えば、飽和臭素水：臭化水素酸：純水の比率を１：１０：４００として、１〜２分ほどウェットエッチングすることにより、周期２００〜２４０nmおよび深さ２０〜５０nmの回折格子を得ることができる。

次に、図３（Ａ）に示すように、マスクとして使用したレジスト膜２１ｂを除去する。エッチングされたIII−Ｖ化合物半導体膜１７ａの表面には、回折格子のための周期的な構造１７ｂが形成されている。つまり、エッチングにより周期的な構造１７ｂが形成された表面を有するIII−Ｖ化合物半導体膜１７ａが得られる。

次に、図３（Ｂ）に示されるように、III−Ｖ化合物半導体膜１７ａ上に第２導電型III−Ｖ化合物半導体膜２５を成長する。この成長により、第２導電型III−Ｖ化合物半導体膜２５が周期的な構造１７ｂを埋め込む。III−Ｖ化合物半導体膜１７ａの屈折率は、第２導電型III−Ｖ化合物半導体膜２５の屈折率と異なっている。第２導電型III−Ｖ化合物半導体膜２５は、例えばｐ型ＩｎＰからなる。

第２導電型III−Ｖ化合物半導体膜２５上には、第２導電型III−Ｖ化合物半導体膜２７を成長する。第２導電型III−Ｖ化合物半導体膜２７は、例えばｐ型ＩｎＧａＡｓからなり、例えばコンタクト層のために用いられる。

次に、図３（Ｃ）に示されるように、第２導電型III−Ｖ化合物半導体膜２７上に絶縁膜２９を堆積する。絶縁膜２９は、例えばシリコン酸化物またはシリコン窒化物等からなる。

次に、図３（Ｄ）に示されるように、絶縁膜２９上にフォトレジスト膜３１を形成する。半導体メサを形成するためのストライプパターンをフォトレジスト膜３１に露光により転写する。露光されたフォトレジスト膜を現像して、半導体メサを形成するためのレジストパターン３１ａ（図４（Ａ）を参照）を形成する。

残りの製造工程を引き続き説明する。図４および図５は、DFB半導体レーザを作製する方法の主要な工程における断面を模式的に示す図である。なお、図１および図３が正面断面図であったとすると、図４および図５は側面断面図である。

図４（Ａ）を参照すると、半導体メサを形成するために形成されたレジストパターン３１ａが示されている。レジストパターン３１ａは、図２にも示したＤ２の幅内に設けられている。

次に、図４（Ｂ）に示されるように、レジストパターン３１ａを用いて絶縁膜２９をエッチングして、絶縁膜マスク２９ａを形成する。絶縁膜マスク２９ａは、半導体メサを形成するためにストライプ形状を有する。

次に、図４（Ｃ）に示されるように、絶縁膜マスク２９ａを用いて、第２導電型III−Ｖ化合物半導体膜２７、第２導電型III−Ｖ化合物半導体膜２５、III−Ｖ化合物半導体膜１７ａ、活性層１５および第１導電型III−Ｖ化合物半導体膜１３をエッチングする。このエッチングにより、半導体メサ３３が形成される。半導体メサ３３は、エッチングされた第２導電型III−Ｖ化合物半導体膜２７ｃ、エッチングされた第２導電型III−Ｖ化合物半導体膜２５ｃ、エッチングされたIII−Ｖ化合物半導体膜１７ｃ、エッチングされた活性層１５ｃ、およびエッチングされた第１導電型III−Ｖ化合物半導体膜１３ｃを形成する。エッチングが完了した後にも、絶縁膜マスク２９ａを除去しない。

次に、図５（Ａ）に示されるように、絶縁膜マスク２９ａを用いてIII−Ｖ化合物半導体領域３５を選択成長する。この成長により、III−Ｖ化合物半導体領域３５は半導体メサ３３を埋め込む。III−Ｖ化合物半導体領域３５は、例えばｐ型ＩｎＰ層上に積層されたｎ型ＩｎＰ層を含むことができる。埋め込み成長後に、絶縁膜マスク２９ａを除去する。

次に、図５（Ｂ）に示されるように、DFB半導体レーザのためのオーミック電極およびパッド電極を形成して、基板生産物４１を形成する。例えば、第２導電型III−Ｖ化合物半導体膜２７ｃ上に第１の電極３７を形成すると共に、基板１１の裏面１１ｂ上に第２の電極３９を形成する。第１の電極３７は、例えばアノード電極であり、また第２の電極３９は、例えばカソード電極である。

最後に、図５（Ｃ）に示されるように、基板生産物４１の切断を行って、DFB半導体レーザのための半導体チップ４１ａの作製を完成する。この切断は、例えば、図２に示した幅Ｄ１および幅Ｄ２内の領域を切断することで行われる。

続いて、本実施形態における作用及び効果について説明する。本実施形態によれば、回折格子のためのパターンを描画する際に、周期構造を構成する個々の描画パターンの長さ方向における端部の幅が当該長さ方向における中央部分の幅よりも大きい。言い換えれば、隣接する二つの描画パターンに挟まれているスペース部分において、当該スペースの上記長さ方向における端部の幅が、当該スペースの長さ方向における中央部分の幅よりも小さい。

このことにより、上記描画パターンをマスクとするエッチングを行って回折格子を形成する場合に、スペースの長さ方向における端部でのエッチング速度が遅くなるように調節することが可能となる。したがって、スペースの長さ方向における端部と中央部分との間でエッチング速度の差が発生することを抑制できる。その結果、エッチングされる部分である上記スペース全体において均一なエッチング速度を保ち、回折格子の深さを全体的に均一にすることが可能となる。

よって、均一な回折格子深さを得るために、例えば、一旦必要なストライプ幅より大きい幅の回折格子パターンを描画してエッチング後に不均一な部分を除去するといった場合に、除去する部分の面積を極力減らすことができる。したがって、無駄な描画面積が減ることに伴い、描画時間も短縮され、更にチップの集積度も向上させることができる。

本実施形態は、エッチング速度がエッチング液の拡散速度に左右されるウェットエッチングにより回折格子を形成する場合に、特に有用である。

本実施形態は、回折格子を備える半導体素子として、例えば位相シフト型の分布帰還型半導体レーザといった分布帰還型半導体レーザを製造する場合に、特に有用である。

本実施形態では、半導体素子が例えば位相シフト型の分布帰還型半導体レーザである場合には、例えば位相シフト部を設けるために、電子ビーム描画を行うことができる。また、半導体素子において、例えば回折格子パターンのラインアンドスペースに変調を加えるような場合には、電子ビーム描画を行うことにより、半導体の共振器内部の光強度分布を分散させ、ホールバーニングを抑制することができる。

以上で説明したことを一例とする本発明は、以下に述べるような新たな知見に基づいて為されたものである。

本発明者は、鋭意検討を重ねた結果、下記のことを見出した。すなわち、従来の電子線描画で回折格子のためのパターンを形成し、臭素を含むエッチング液で回折格子を掘り込む回折格子の形成方法の場合、エッチング液の拡散律速でエッチングが進む。そのためパターンの密度が粗い部分のエッチングが早く進む傾向にある。例えば図６に示すようなラインの幅Ｄ_ｌ＆ｓとスペースの幅Ｄ_ｌ＆ｓとが等しい回折格子のためのパターンでは、パターンの中央部分Ｃに比べてパターンの端部Ｅの方が深く掘り込まれてしまい、回折格子の深さが不均一になる問題があった。なお、図６において、例えば、Ｄ_ｌ＆ｓ＝１００ｎｍ、周期ＰＥ＝２Ｄ_ｌ＆ｓである。そこで、例えば、デバイスに必要な回折格子の領域である共振器長２５０μｍ×ストライプ幅１μｍに対し、電子線描画による回折格子のためのパターンを３１０μｍ×１５μｍの領域で取って、エッチング後にパターン端の回折格子の深い部分を除外することにより、均一な回折格子深さを得ることができた。しかし、この方法では、余分な領域の描画が増えるため、電子線描画にかかる時間の増大が問題になった。なお、図６の共振器長２５０μｍは、本実施形態の説明に参照された図２の幅Ｄ１に相当する。また、図６のストライプ幅１μｍは図２の幅Ｄ２に相当し、図６で描画される領域の長さ３１０μｍは図２の長さＤ３に相当し、図６で描画される領域の幅１５μｍは図２の幅Ｄ４の３倍に相当する。すなわち、図２においてＤ２：Ｄ４が１：５であったことに対して、図６においては、図２で言うＤ２：Ｄ４が１：１５である。

これらの問題を解決するために、本発明者は、鋭意検討を重ねた結果、パターン間のスペース幅を細くするとエッチング速度が遅くなる現象である、いわゆる「マイクロローディング効果」を使い、パターン端のスペース幅を細くすることで、パターン端のエッチング速度を遅くし、パターン中心部分とパターン端部とのエッチング速度の差を調整し、パターン内の回折格子の深さを均一にすることができた。

このように、パターン内の回折格子深さを均一にすることにより、電子線描画領域を広くとらなくても良いといった利点がある。すなわち、従来、デバイスに必要な回折格子の領域である共振器長２５０μｍ×ストライプ幅１μｍに対し、電子線描画による回折格子パターンを３１０μｍ×１５μｍの領域で取っていたことに比べると、上述した本実施形態では、電子線描画による回折格子パターンを３１０μｍ×５μｍの領域で取っている。つまり、本実施形態によれば、描画面積を従来の３分の１にすることが可能になる。また、描画時間は描画面積に比例するため、本実施形態によれば描画時間も従来の３分の１に短縮することができる。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。例えば、隣接する二つの描画パターンに挟まれているスペース部分において、当該スペースの長さ方向における端部の幅と、当該スペースの長さ方向における中央部分の幅との間の比率が、上記実施形態に限定されないことは言うまでもない。製造する半導体素子の寸法等に応じて、適宜調整可能である。また、個々の描画パターンに対しても同様なことが言える。更に、中央部分と端部との間における幅の変化は、本実施形態でのように段階的に変化してもよく、連続して傾斜しても良い。このように、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

本実施形態に係る分布帰還型半導体レーザを作製する方法の主要な工程における断面を模式的に示す図である。 本実施形態において、電子ビーム照射により形成された回折格子のための描画パターンを部分的に示す図面である。 本実施形態に係る分布帰還型半導体レーザを作製する方法の主要な工程における断面を模式的に示す図である。 本実施形態に係る分布帰還型半導体レーザを作製する方法の主要な工程における断面を模式的に示す図である。 本実施形態に係る分布帰還型半導体レーザを作製する方法の主要な工程における断面を模式的に示す図である。 従来において、電子ビーム照射により形成された回折格子のための描画パターンを部分的に示す図面である。

符号の説明

１１…基板、１３…化合物半導体膜、１５…活性層、１７…III−Ｖ化合物半導体膜１７、１９…有機金属位相成長装置、２１…電子ビームレジスト膜、２１ｂ…描画パターン、２３…電子ビーム描画装置描画装置、２５…第２導電型III−Ｖ化合物半導体膜、２７…第２導電型III−Ｖ化合物半導体膜、２９…絶縁膜、２９ａ…絶縁膜マスク、３１…フォトレジスト膜、３１ａ…レジストパターン、３３…半導体メサ、３５…III−Ｖ化合物半導体領域、３７…第１の電極、３９…第２の電極、４１…基板生産物、４１ａ…半導体チップ。

Claims (4)

1. 基板の上に、III−Ｖ族化合物半導体層を形成する第１の工程と、
   前記III−Ｖ族化合物半導体層上に、所定の軸の方向に配列された周期構造を有する回折格子のための複数のパターンを描画してマスクを形成する第２の工程と、
   前記マスクをエッチングマスクとして用いて前記III−Ｖ族化合物半導体層をエッチングすることによって、前記回折格子を形成する第３の工程と、
   を含み、
   前記第２の工程においては、前記マスクを構成する一つのパターンにおいて、前記軸の方向と交差する方向である当該パターンの長さ方向における端部の幅が、前記長さ方向における中央部分の幅よりも大きいことを特徴とする半導体素子の製造方法。
2. 前記第３の工程においては、前記エッチングがウェットエッチングであることを特徴とする請求項１に記載の半導体素子の製造方法。
3. 前記半導体素子は、分布帰還型半導体レーザであることを特徴とする請求項１又は請求項２に記載の半導体素子の製造方法。
4. 前記第２の工程においては、電子線描画法を用いて前記描画を行うことを特徴とする請求項１〜３何れか一項に記載の半導体素子の製造方法。

Images