WO2007097060A1

WO2007097060A1 - マルチプロセッサシステムおよびそれを備えた表示装置

Info

Publication number: WO2007097060A1
Application number: PCT/JP2006/318695
Authority: WO
Inventors: Takashi Sasaki
Original assignee: Sharp Kabushiki Kaisha
Priority date: 2006-02-24
Filing date: 2006-09-21
Publication date: 2007-08-30
Also published as: JPWO2007097060A1; US20090313454A1; CN101375270A; JP4727721B2; CN101375270B

Abstract

　マルチプロセッサシステム（１）において、モニターとしてのプロセッサ（３）は、マスターとしてのプロセッサ（２）がスレーブとしてのメモリ（４）に対して行うデータの読み出しアクセスを監視している。プロセッサ（３）は、プロセッサ（２）が出力したデータ読み出しのコマンドが自プロセッサに関連するアドレスを含んでいる場合に、メモリ（４）から出力されたデータを取得する。

Description

マルチプロセッサシステムおよびそれを備えた表示装置

技術分野

[0001] 本発明は、プロセッサを複数個備えるマルチプロセッサシステムに関するものである背景技術

[0002] オンボードでマイクロコンピュータやマイクロコントローラなどのプロセッサを他の IC とシリアルインタフェースにより接続する方式として、 SPI(Serial Peripheral Interface) および I²C(Inter- Integrated Circuit)が知られている。上記他の ICとしては、 EEPRO Mや、シフトレジスタ、表示ドライバ、 AZDコンバータなどがある。 SPIでは、プロセッサが 1つであるか複数であるかに関わらず、 1つのマスターと、スレーブとの間での通信となる力 I²Cではこのようにマスターを 1つだけ用いることだけでなぐ複数のマスターと、スレーブとの間での通信を行うマルチマスターの機能が使用可能である。

[0003] 図 6 (a)に、 ASICで構成されたプロセッサからなる 2つのマスター（MASTER)力 I²Cによりスレーブ（SLAVE)としての EEPROMを共有する構成の例を示す。この場合には、各マスターがそれぞれ出力するシリアルクロックによって、スレーブとの間でのデータの読み出しおよび書き込みのタイミングを決定する。

[0004] 図 6 (b)に、 ASICで構成されたプロセッサからなる各マスター（MASTER)力それぞれ別のスレーブ（SLAVE)である EEPROMと接続された構成を示す。この構成は SPIでも 1 でも可能である。

[0005] 特許文献 1には、複数のマルチプロセッサがメモリを共有するマルチプロセッサシステムが開示されている。

[0006] 図 7に、特許文献 1に記載されてヽるマルチプロセッサシステムの構成を示す。

[0007] 同図では、 3つのプロセッサ 91〜93が共有バス 112を介して共有メモリ 108に接続される構成となっている。プロセッサ 91〜93のいずれが共有メモリ 108に対してリードおよびライトを行うかの調停を、バス調停回路 107bが行う。プロセッサ 91はロー力ルバス 102を介してバス制御回路 104bおよびローカルメモリ 101と接続されており、バス制御回路 104bはローカルバス 102と共有バス 112との接続を行う。プロセッサ 9 2はローカルバス 202を介してバス制御回路 105bおよびローカルメモリ 201と接続されており、バス制御回路 105bはローカルバス 202と共有バス 112との接続を行う。プ口セッサ 93はローカルバス 302を介してバス制御回路 106bおよびローカルメモリ 30 1と接続されており、バス制御回路 106bはローカルバス 302と共有バス 112との接続を行う。

[0008] 上記の構成において、プロセッサ 91〜93が共有メモリ 108の同じアドレスのデータのリードを要求する場合には、バス制御回路 104b · 105b · 106b力制御線 110を介してそのことがバス調停回路 107bに入力される。バス調停回路 107bは、所定の優先順位に従っていずれか 1つのプロセッサからのリード要求を受け付けて、バス制御回路 104b. 105b . 106bに対して、制御線 111を介し、そのプロセッサのアドレスバスおよびデータバスを共有バス 112に接続するとともに、他のプロセッサのデータバスを共有バス 112に接続する制御を行う。これにより、プロセッサ 91〜93は同時に、共有メモリ 108の同じアドレスのデータのリードを行うことができる。

[0009] 一方、プロセッサ 91〜93がそれぞれ、共有メモリ 108の互いに異なるアドレスのデータのリードを要求する場合には、制御線 110を介してそのことが入力されたノス調停回路 107bは、所定の優先順位に従っていずれか 1つのプロセッサからのリード要求を受け付けて、バス制御回路 104b ' 105b ' 106bに対して、制御線 111を介し、そのプロセッサのアドレスバスおよびデータバスを共有バス 112に接続するとともに、他のプロセッサをウェイト状態とする制御を行う。これにより、いずれ力 1つのプロセッサのみが、共有メモリ 108からのデータのリードを行うことができる。

特許文献 1 :特開平 11— 102348号公報（1999年 4月 13日公開）

発明の開示

[0010] 図 6 (a)の説明力分るように、 I²Cでは各マスターがそれぞれ、スレーブとの間でのデータの読み出しおよび書き込みのタイミングを決定するため、マスターどうしの間でスレーブへのアクセスにおける競合が発生する。従って、複数のマスターを用いたデータ通信に対しては、マスター間での競合を考慮した設計を行う必要がある。従って、この競合対策が万全ではない場合には通信に不具合が発生する可能性がある。 [0011] また、図 6 (b)の説明力も分るように、各マスターが個別のメモリにアクセスする場合には、マスター間で競合が発生しないが、メモリの数が多くなり、コストアップを招来する。

[0012] また、 SPIでプロセッサを複数備える場合には、各プロセッサ力メモリにアクセスすることを可能にしょうとすると、アクセス権を各プロセッサに割り当てるために、マスターとして設定するプロセッサを随時切り替える構成を備える必要がある。

[0013] また、特許文献 1の構成では、共有メモリ 108へのアクセスに対してプロセッサ間の競合を防ぐためにバス調停回路 107bを設けなければならず、システムの構成が複雑になるとともに、コストアップを招来するという問題を生じる。

[0014] 以上のことを踏まえると、マルチプロセッサシステムにおいては、複数のプロセッサが簡単な構成で競合を確実に回避しながら、できるだけ少ない数のメモリにアクセスするようにすることが重要となる。特に、複数のプロセッサが互いに同じデータを使用する状況にある場合には、メモリをそれらのプロセッサに共通のものとして、各プロセッサが当該同じデータを共用するようにすることにより、マルチプロセッサシステムの構成は大きく簡略化される。

[0015] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、メモリへのァクセスにおけるプロセッサ間の競合を確実に回避するための構成を、簡単かつ低コストで実現することのできるマルチプロセッサシステム、および、それを備えた表示装置を提供することにある。

[0016] 本発明のマルチプロセッサシステムは、上記課題を解決するために、複数のプロセッサと、前記複数のプロセッサに共通のメモリとを備えるマルチプロセッサシステムにおいて、前記複数のプロセッサのうちの 1つだけがマスターであり、前記メモリはスレーブであり、前記マスター以外の前記プロセッサは、前記マスターが前記メモリに対して行うデータの読み出しアクセスを監視して、前記マスターが前記メモリから読み出したデータのうちの自プロセッサに関連するものを取得するモニターであることを特徴としている。

[0017] 上記の発明によれば、モニターは、マスターがメモリに対して行うデータの読み出しアクセスを監視している。そして、モニターはマスターがメモリから読み出したデータのうちの自プロセッサに関連するものを取得するので、モニターはマスターのアクセス動作に何ら干渉しない。モニターが複数ある場合にも、モニターどうしでの干渉動作もない。従って、プロセッサ間での競合が発生することが確実に避けられ、しかも、競合を抑えるための付カ卩的な構成が必要な、。

[0018] 以上により、メモリへのアクセスにおけるプロセッサ間の競合を確実に回避するための構成を、簡単かつ低コストで実現することのできるマルチプロセッサシステムを実現することができると!/、う効果を奏する。

[0019] 本発明の表示装置は、上記課題を解決するために、前記マルチプロセッサシステムを備え、前記複数のプロセッサのそれぞれは、前記メモリから読み出したデータに基づいて、表示領域上の個別に割り当てられた領域の駆動制御を行うことを特徴としている。

[0020] 上記の発明によれば、表示装置では、表示領域を分割してできた領域では同じ信号を用いることができる場合が多いので、当該信号に対応するデータをマルチプロセッサシステムのメモリに共用データとして記憶させておくことにより、モニターがマスタ一による読み出しデータを取得する機会が多くなる。従って、表示装置においては、前記マルチプロセッサシステムが非常に有効に働くという効果を奏する。

[0021] また、プロセッサ間で共用するデータが多ければ、メモリのサイズを小さくすることができ、設計空間上もコスト上も有利となるという効果を奏する。

[0022] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わ力るであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。

図面の簡単な説明

[0023] [図 1]本発明の実施形態を示すものであり、マルチプロセッサシステムの要部構成を示すブロック図である。

[図 2]モニターの詳細な構成を示すブロック図である。

[図 3]本発明の実施形態を示すものであり、図 1のマルチプロセッサシステムを備えた液晶表示装置の構成を示すブロック図である。

[図 4]図 3の液晶表示装置において、マルチプロセッサシステムのプロセッサが出力する信号のタイミングチャートである。

[図 5]図 3の液晶表示装置において、マルチプロセッサシステムのメモリのマップの一例である。

[図 6]従来技術を示すものであり、（a)および (b)は、マルチプロセッサシステムの構成例を示すブロック図である。

[図 7]従来技術を示すものであり、マルチプロセッサシステムの他の構成例を示すブロック図である。

符号の説明

[0024] 1 マルチプロセッサシステム

2 プロセッサ（マスター）

3 プロセッサ（モニター）

4 メモリ（スレーブ）

発明を実施するための最良の形態

[0025] 以下、実施例により、本発明をさらに詳細に説明する力本発明はこれらにより何ら限定されるものではない。

[0026] 本発明の一実施形態について図 1ないし図 5に基づいて説明すると以下の通りである。

[0027] 図 1に、本実施の形態に係るマルチプロセッサシステム 1の構成を示す。マルチプ口セッサシステム 1は、プロセッサ 2· 3およびメモリ 4を備えている。プロセッサ 2とプロセッサ 3とメモリ 4とを互いに接続するインタフェースとしては、 SPIや I²Cを初めとして任意のものでよい。

[0028] プロセッサ 2は、 ASIC (図では ASIC 1と記載）で構成されるマイクロプロセッサあるいはマイクロコントローラであり、マノレチプロセッサシステム 1にお!/、てスレーブにコマンドを送信することによりスレーブの動作を制御するマスター (MASTER)である。スレーブの動作を制御するのに、コマンドやデータの授受動作の同期を図るクロックを出力する。このクロックは、以下のモニターのコマンドやデータの受信タイミングをも決めている。マノレチプロセッサシステム 1において、マスターはこのプロセッサ 2の 1つだけである。 [0029] プロセッサ 3は、 ASIC (図では ASIC2と記載）で構成されるマイクロプロセッサあるいはマイクロコントローラである。プロセッサ 3は、マルチプロセッサシステム 1において、プロセッサ 2がメモリ 4に対して行うデータの読み出しアクセスを監視するモニター (MONITOR)である。

[0030] メモリ 4は、プロセッサ 2· 3が用いるデータを記憶し、また、プロセッサ 2によってデータが書き込まれる、プロセッサ 2 · 3に共通のメモリであって、ここでは EEPROMで構成される。この他、メモリ 4は、フラッシュメモリなどの他のメモリでも構成することができる。このメモリ 4は、マルチプロセッサシステム 1において、マスターであるプロセッサ 2 力コマンドを受信することにより、データの読み出し動作や書き込み動作が制御されるスレーブ（SLAVE)である。図 1には、プロセッサ 2· 3が用いるデータとしてどのようなものが記憶されて、るのかにつ、ての一例が示されて!/、る。アドレス 000〜01 1および 101にはプロセッサ 2用（図では ASIC1用と記載）のデータが記憶されており、アドレス 100にはプロセッサ 2およびプロセッサ 3に共用される（図では ASIC1, 2共用と記載)データが記憶されており、アドレス 110および 111にはプロセッサ 3用（図では ASIC2用と記載）のデータが記憶されて！、る。

[0031] なお、コマンド、データおよびクロックの送受信に用いるインタフェースバスは、それぞれの送受信にっ、て個別に設けられて、てもよ、が、コマンドおよびデータ送受信共用のインタフェースノスとクロック送受信用のインタフェースバスとが設けられるなど、その形式はインタフェースの種類に合わせて適宜設定すればょ、ものである。

[0032] また、プロセッサは 3つ以上あってもよぐその場合には、マスターであるプロセッサ 2以外のプロセッサは全てモニターとなる。本実施の形態のマルチプロセッサシステム 1では、複数のプロセッサのうちの 1つだけがマスターとなり、そのマスターとなるプ口セッサは固定されている。

[0033] また、スレーブとしては上記のメモリ 4の他にどのような周辺 ICが接続されていてもよぐ例えば、追カ卩のメモリ、シフトレジスタ、表示ドライバ、 AZDコンバータなどがある

[0034] 上記の構成のマルチプロセッサシステム 1において、プロセッサ 2力メモリ 4に対してデータの読み出しを行うときの動作は次のようになる。 [0035] プロセッサ 2は、データの読み出しを行うことを示すコマンドをインタフェースバス上に出力して、メモリ 4に当該コマンドを送信する。読み出したいデータが記憶されているアドレスは、例えばこのコマンドの後半に付加される力メモリ 4がプロセッサ 2からの読み出し要求に返信してから、プロセッサ 2がアドレス情報を送信するようにしてもよい。プロセッサ 2が送信するアドレスとしては、プロセッサ 2自身が用いるデータのァドレスのみならず、プロセッサ 3が用いるデータのアドレスもある。すなわち、プロセッサ 2は、図 1に対応させると、アドレス 000〜： L 11の全てについて、データを読み出すコマンドを用意している。

[0036] メモリ 4は、プロセッサ 2から送信されたコマンドを受信すると、指定されたアドレスに記憶されているデータを、インタフェースバス上に出力することによりプロセッサ 2に返信する。

[0037] プロセッサ 2は、メモリ 4から受信したデータのうち、自プロセッサ（すなわちプロセッサ 2)が用いるデータのみを取得し、自プロセッサが用いないデータは無視する。ここで自プロセッサが用いるデータは、図 1に対応させると、アドレス 000〜101のデータである。

[0038] プロセッサ 3は、プロセッサ 2がインタフェースバス上に出力したコマンドを監視しており、該コマンドを受信する。そして、このコマンド力メモリ 4からのデータの読み出しを示すコマンドであるか否かを判定する。当該コマンド力 Sメモリ 4からのデータの読み出しを示すコマンドである場合には、読み出すデータのアドレスが自プロセッサ（すなわちプロセッサ 3)が用いるデータのアドレスであるか否かを判定する。読み出すデータのアドレスが自プロセッサが用いるデータのアドレスであれば、そのデータは自プロセッサに関連するデータであるとして、当該コマンドに対してメモリ 4がインタフェースバス上に出力したデータを受信して取得する。ここで自プロセッサが用いるデータのアドレスは、図 1に対応させると、アドレス 100、 110および 111である。

[0039] また、プロセッサ 3は、プロセッサ 2がインタフェースバス上に出力したコマンドカモリ 4からのデータの読み出しを示すコマンドでない場合と、読み出すデータのアドレスが自プロセッサが用いるデータのアドレスでない場合とには、当該コマンドを無視する。従って、この場合には、メモリ 4がインタフェースバス上に出力したデータを受信しても、これを取得しない。

[0040] 次に、このような動作を行うプロセッサ 3をモニターとしての観点から見た場合の、具体的な構成例について説明する。なお、マスターとしてのプロセッサ 2は、 SPIや 1 などのインタフェースに用いられる通常のマスターの構成で実現することができるので、ここでは特に説明しない。

[0041] 図 2に、モニターとしての機能ブロック図で表したプロセッサ 3の構成例を示す。

[0042] プロセッサ 3は、アドレス検出部 3a、内部メモリ 3b、比較部 3c、データ検出部 3d、および、内部動作回路 3eを備えている。

[0043] アドレス検出部 3aは、マスター（プロセッサ 2)力も出力されたコマンドがスレーブ (メモリ 4)力ものデータの読み出しを示すコマンドである力否かを判定し、データの読み出しを示すコマンドであると判定した場合に、当該コマンドに含まれている読み出し先のアドレスを検出する。内部メモリ 3bは、モニター（プロセッサ 3)が用いるデータのアドレスを予め記憶したメモリである。比較部 3cは、アドレス検出部 3aで検出したアドレスが、内部メモリ 3bに記憶されたアドレスと一致する力否かの比較を行う。そして、アドレスが一致すれば一致したことを示すアドレス比較結果を、アドレスが一致しなければ一致しな力つたことを示すアドレス比較結果を、データ検出部 3dに伝達する。

[0044] データ検出部 3dは、スレーブ (メモリ 4)から出力された読み出しデータを受信し、比較部 3cから入力されたアドレス比較結果に基づいて、受信したデータを内部動作回路 3e内に取得する力否かを判定する。比較部 3cからアドレスが一致したことを示すアドレス比較結果が伝達されれば、受信したデータを内部動作回路 3e内に取得し、比較部 3cからアドレスがー致しな力つたことを示すアドレス比較結果が伝達されれば、受信したデータを破棄する。内部動作回路 3eは、取得したデータに基づいてプロセッサとしての動作を行う。

[0045] このように、本実施の形態では、モニターは、マスターがメモリに対して行うデータの読み出しアクセスを監視している。そして、モニターはマスターがメモリから読み出したデータのうちの自プロセッサに関連するものを取得するので、モニターはマスターのアクセス動作に何ら干渉しない。モニターが複数ある場合にも、モニターどうしでの干渉動作もない。従って、プロセッサ間での競合が発生することが確実に避けられ、しカゝも、競合を抑えるための付カ卩的な構成が必要なヽ。

[0046] 以上により、メモリへのアクセスにおけるプロセッサ間の競合を確実に回避するための構成を、簡単かつ低コストで実現することのできるマルチプロセッサシステムを実現することができる。

[0047] 次に、本実施の形態のマルチプロセッサシステム 1を液晶表示装置に搭載した例について説明する。

[0048] 図 3に、マルチプロセッサシステム 1を備えた液晶表示装置 11の構成を示す。

[0049] 液晶表示装置 11は液晶パネル 12を備えており、この液晶パネル 12の表示領域上の左半分を占める領域 A1の駆動制御をマルチプロセッサシステム 1のプロセッサ 2 により行い、液晶パネル 12の表示領域上の右半分を占める領域 A2の駆動制御をマルチプロセッサシステム 1のプロセッサ 3により行うものである。このように分割した領域ごとに駆動制御を行うことは、画素数が多いすなわち高解像度の液晶表示装置に対して各画素に表示データを書き込むための十分な時間を確保するのに都合がよい。

[0050] 液晶パネル 12はソースドライバ SD1〜SD8およびゲートドライバ GD1〜GD6を備えている。

[0051] ソースドライバ SD1〜SD4は縦続接続されているとともにゲートドライバ GD1〜GD 3も縦続接続されており、これらは領域 A1の駆動回路である。プロセッサ 2は上記両駆動回路にタイミング信号などの制御信号を供給する。

[0052] ソースドライバ SD5〜SD8は縦続接続されているとともにゲートドライバ GD4〜GD 6も縦続接続されており、これらは領域 A2の駆動回路である。プロセッサ 3は上記両駆動回路にタイミング信号などの制御信号を供給する。

[0053] タイミング信号としては、ソースドライバ SD内で用いる水平タイミングに関連するソーススタートパルス信号 SPやラッチストローブ信号 LSならびにゲートクロック信号 GC K、ゲートドライバ GD内で用いる垂直タイミングに関連するゲートスタートパルス信号 GSPやゲートクロック信号 GSKなどがある。この他、制御信号として、映像補正用のノラメータなどもあり得る。

[0054] 図 4に、これらの主だった信号のタイミングチャートを示す。これらの信号は、プロセッサ 2 · 3がメモリ 4力も得たデータに基づいて生成したものである。図 4ではこれらの信号を、プロセッサ 2から出力されたもの（MASTER側）と、プロセッサ 3から出力されたもの（MONITOR側）とに区別して示してある。同図力も分るように、図示した信号は全て、プロセッサ 2から出力されたものと、プロセッサ 3から出力されたものとでタイミングが等しくなつている。このように複数のプロセッサが同じ信号を生成して出力する場合には、その信号を生成するためのデータを、各プロセッサに共通のデータとしてメモリ 4からマスターが読み出し、マスターとモニターとが同時にこれを取得するようにすればよい。

[0055] 液晶表示装置などの表示装置では、表示領域を分割しても、各領域では同じ駆動信号を用いればよいことが多いので、それだけメモリ 4に記憶させる各プロセッサに共用のデータが多くなる。これはすなわち、モニターがマスターと同じデータを取得する機会が多いことを意味しており、本実施の形態のマルチプロセッサシステム 1が、表示領域を分割してできた領域のそれぞれを駆動制御するためのシステムとして有効に働くことを示している。なお、表示領域を分割して生成する領域は 3つ以上でもよく、複数であればよい。また、分割の仕方も、表示パネルの上述した列方向の分割線によるものに限らず、行方向の分割線によるものでもよい。マルチプロセッサシステムには、少なくとも分割してできる領域の数だけのプロセッサが設けられ、当該プロセッサのそれぞれには、個別に、表示領域上の駆動制御すべき上記領域が割り当てられる。

[0056] なお、プロセッサ 2· 3が出力する信号としては映像補正用の信号もあり、メモリ 4には映像補正用パラメータを記憶させておくこともできる。映像補正用パラメータは表示領域を分割してできた各領域間で異なることは少なぐ互いに共通のパラメータとすることができる場合が多い。従って、映像補正についても、本実施の形態のマルチプ口セッサシステム 1を用いることが有効である。

[0057] このように、プロセッサ間で共用するデータが多ければ、メモリのサイズを小さくすることができ、設計空間上もコスト上も有利となる。

[0058] また、図 4に示したような各信号のタイミング力プロセッサ 2から出力されたものと、プロセッサ 3から出力されたものとで異なっている場合には、その信号に対応するデータは、メモリ 4の互いに異なるアドレスに記憶されていればよい。そのようなデータが記憶されたメモリ 4のマップを図 5に示す。このマップでは、アドレス 00〜OFにマスタ一用のデータが記憶され、アドレス 10〜 1Fにモニター用のデータが記憶されて、る。ただし、映像補正用パラメータはマスターとモニターとで共用できるので、アドレス 2 0〜FFに共用データとして記憶されて、る。

[0059] 本発明は上述した実施形態に限定されるものではなぐ請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。産業上の利用の可能性

[0060] 本発明は、液晶表示装置に好適に使用することができる。

Claims

請求の範囲

[1] 複数のプロセッサと、前記複数のプロセッサに共通のメモリとを備えるマルチプロセッサシステムにおいて、

前記複数のプロセッサのうちの 1つだけがマスターであり、

前記メモリはスレーブであり、

前記マスター以外の前記プロセッサは、前記マスターが前記メモリに対して行うデータの読み出しアクセスを監視して、前記マスターが前記メモリから読み出したデータのうちの自プロセッサに関連するものを取得するモニターであることを特徴とするマノレチプロセッサシステム。

[2] 請求項 1に記載のマルチプロセッサシステムを備え、前記複数のプロセッサのそれぞれは、前記メモリから読み出したデータに基づいて、表示領域上の個別に割り当てられた領域の駆動制御を行うことを特徴とする表示装置。