JPH11110285A - コンピュータ装置および外部メモリ増設方法 - Google Patents

Abstract

(57)【要約】 【課題】 外部ボードへの増設メモリの実装によりプロ
セッサボードに設けたベースメモリの増設を簡単に行え
るようにし、またベースメモリと増設メモリとのアドレ
スを連続したデータとする。 【解決手段】 プロセッサボード１は、中央処理装置２
と、メモリ制御部３と、バスブリッジ５と、これらを接
続するバスと、メモリ制御部で制御されるベースメモリ
４と、バスブリッジに接続されて外部との接続を行う第
１の標準バスコネクタ６を備える。外部ボード１０は、
第１の標準バスコネクタと接続される第２の標準バスコ
ネクタ１３と、これに接続されるバスブリッジ１４を備
える。プロセッサボードは、メモリ制御部と接続された
第１の増設メモリバスコネクタ７を備える。外部ボード
は、第１の増設メモリバスコネクタと接続される第２の
増設メモリバスコネクタ１２と、これに接続された増設
メモリ１１とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプロセッサ（処理装
置）におけるプロセッサボードと増設メモリを増設可能
な外部ボードとを備えているコンピュータ装置およびそ
の外部メモリ増設方法に関する。

【０００２】

【従来の技術】最近はプロセッサ（処理装置）の技術の
進歩により高速な処理が可能となり、ソフトウェアが必
要とするメモリ容量が増大する傾向にある。このため、
メモリを使用環境に合わせて増設するメモリ増設方法が
従来から知られている。

【０００３】その一つはたとえば特開平５−３２４４５
９号公報に示されるようなモジュール型メモリの増設方
法がある。この従来例ではモジュール型メモリのＰＤ端
子（Presence Detect 端子）によりメモリのスピード、
メモリ容量を自動識別するための回路を有し、アドレス
制御回路により自動的に増設したメモリのアドレス領域
を設定できるように構成している。

【０００４】また、特開平４−２０９０４８号公報に
は、増設されるメモリの情報をベースアドレスレジス
タ、イネーブルレジスタ、メモリサイズレジスタにそれ
ぞれ設定することによってメモリ制御を可能とし、これ
によりメモリの増設を実現したメモリ制御装置が開示さ
れている。

【０００５】また、特開昭６３−３００５８９号公報に
は、メモリの増設を他のボードを積み重ねることによっ
て行う方法が開示されている。これは決められたメモリ
容量を有する他のボードを必要な数だけ積み重ね、ある
いは並べてメモリの増設を行うものである。上述した増
設用の他のボードにはメモリ、アドレスデコーダ回路を
搭載している。

【０００６】

【発明が解決しようとする課題】しかし、上述したよう
な従来から知られているメモリの増設方法によれば、以
下に述べる問題点があった。

【０００７】第１の問題点は、増設するメモリのメモリ
容量、メモリスピードをハードウェアで検出するために
は、メモリモジュール（モジュール化したメモリ）を使
用する必要があることである。その理由は、メモリモジ
ュールのＰＤ端子を使用するとメモリアクセススピー
ド、メモリ容量の自動設定ができるため便利である反
面、メモリモジュールしか増設することができないから
である。また、このようなメモリモジュールでは、その
メモリ容量が４，８，１６，３２Ｍバイトと決まってお
り、細かなメモリ容量の増設には対応できないという問
題もある。

【０００８】第２の問題点は、増設するメモリ情報を保
持する場合に、メモリのアクセスタイミングを決めるメ
モリスピードに関するレジスタに、メモリスピードを設
定するだけでは不十分であることがある。この問題点は
メモリアクセススピードに関し、増設するメモリが同一
のスピードのものであっても、増設構造によっては配線
パターン長やドライバの有無等によりメモリのアクセス
タイミングが変化することによって生じる。

【０００９】第３の問題点は、ベースメモリと同一のボ
ードにメモリを増設するには、増設メモリ用のメモリモ
ジュールソケットやメモリチップ用の実装パターンを予
め設けておくことが必要となる点がある。その理由は、
メモリの増設を必要としない場合には、増設メモリ用の
メモリモジュールソケットやメモリチップ用の実装パタ
ーンは必要ないためにボードの小型化、低コスト化の妨
げとなるからである。

【００１０】第４の問題点は、メモリ増設のための専用
ボードでメモリを増設する場合には、メモリの増設のた
めの専用のボードを準備しなけれぱならないことがあ
る。また、必要なメモリ容量を増設するには、増設ボー
ドを必要枚数搭載しなければならず、メモリの実装領域
の確保とコスト高を招くという問題もある。その理由
は、メモリを大容量増設する場合にはメモリ増設ボード
枚数が増え、一つまたは一対の増設用コネクタのみで増
設するときは実装高さが高くなるからである。また、メ
モリ増設ボードは基板上にメモリが搭載されるため、何
枚ものメモリ増設ボードを増設するとコストが高くなる
からである。

【００１１】さらに、上述した従来のメモリの増設構造
では、増設したメモリを含めたメモリマップ上でのメモ
リ領域が不連続となり易い。これを防ぐためにソフトウ
エアによってメモリマップ上でのメモリ領域の境界を認
識できるようにし、連続したメモリ領域が得られるよう
に構成したものも知られているが、ソフトウエアに依存
していることから、その設計上での制約が多いという問
題があり、このような点に対する対策を講じることが望
まれている。

【００１２】本発明は上述した事情に鑑みてなされたも
のであり、中央処理装置、標準バスを搭載したプロセッ
サボードにおいて、増設メモリのためのメモリバスを外
部ボードに出力し、この外部ボードでソフトウェアが必
要とするメモリ容量に合わせて自由度の高いメモリの増
設を行うことができ、しかもベースメモリと増設メモリ
とのアドレスデータを連続したデータとすることができ
るコンピュータ装置および外部メモリ増設方法を得るこ
とを目的とする。

【００１３】また、本発明は、中央処理装置やこの中央
処理装置に接続するメモリ実装部における小型、軽量化
を図り、回路構成を簡素化し、自由度の高いメモリシス
テムの構築が可能となるコンピュータ装置および外部メ
モリ増設方法を得ることを目的とする。

【００１４】

【課題を解決するための手段】このような目的に応える
ために本発明に係るコンピュータ装置は、中央処理装置
と、メモリ制御部と、バスブリッジと、これらを接続す
るバスと、メモリ制御部によって制御されるベースメモ
リと、バスブリッジに接続されて外部との接続を行う第
１の標準バスコネクタを備えたプロセッサボードと、前
記第１の標準バスコネクタと接続される第２の標準バス
コネクタと、この第２の標準バスコネクタに接続される
バスブリッジを備えた外部ボードとを有するコンピュー
タ装置において、前記プロセッサボードは、前記メモリ
制御部と接続された第１の増設メモリバスコネクタを備
え、前記外部ボードは、前記第１の増設メモリバスコネ
クタと接続される第２の増設メモリバスコネクタと、こ
の第２の増設メモリバスコネクタに接続された増設メモ
リとを備えているものである。

【００１５】本発明に係るコンピュータ装置は、前記メ
モリ制御部に、ベースメモリおよび増設メモリのアドレ
スデータを格納するレジスタ手段を備えているものであ
る。さらに、このメモリ制御部は、ベースメモリおよび
増設メモリへのアクセスタイミングを制御するアクセス
制御手段を備えているものである。

【００１６】本発明に係るコンピュータ装置は、前記メ
モリ制御部に、ベースメモリのハイアドレスに「１」を
加えた値を増設メモリのベースアドレスとすることによ
り、これらベースメモリと増設メモリとのアドレスデー
タを連続したデータにする手段を有するものである。

【００１７】本発明に係る外部メモリ増設方法は、プロ
セッサ、標準バス、メモリを有するプロセッサボード
と、このプロセッサボードのメモリを増設する増設メモ
リを搭載した外部ボードとを備え、前記増設メモリを、
外部ボードとプロセッサボードとにそれぞれ配置された
増設メモリ専用のコネクタを介してメモリ制御部の直接
の制御下におくものである。

【００１８】また、本発明に係る外部メモリ増設方法
は、前記メモリ制御部を、ベースメモリのハイアドレス
に「１」を加えた値を増設メモリのベースアドレスとす
ることにより、これらベースメモリと増設メモリとのア
ドレスデータを連続したデータにするものである。

【００１９】本発明によれば、プロセッサボードと外部
ボードとに設けた増設メモリバスコネクタを用いること
により、外部ボードにメモリを増設することが可能であ
る。しかも、この増設したメモリの情報をレジスタ手段
やアクセス制御手段を備えたメモリ制御部により、ベー
スメモリのハイアドレスに「１」を加えた値を増設メモ
リのベースアドレスとすることにより、これらベースメ
モリと増設メモリとのアドレスデータを連続したデータ
にすることができ、自由度が高く柔軟性に富むメモリ増
設を行うことができる。

【００２０】

【発明の実施の形態】図１は本発明に係るコンピュータ
装置およびその外部メモリ増設方法の一つの実施の形態
を示すものであり、図において、符号１はプロセッサボ
ードで、このプロセッサボード１には、ＣＰＵ（中央処
理装置）２、ＭＭＣ（メモリ制御部）３、ベースメモリ
４、バスブリッジ５、標準バスの外部出力コネクタ（第
１の標準バスコネクタ）６を備えている。さらに、この
プロセッサボード１には、メモリバスを外部に出力する
第１の増設メモリバスコネクタ７を搭載している。

【００２１】本発明によれば、プロセッサボード１に、
第１の標準バスコネクタ６以外にメモリを外部ボード１
０によって増設することができるインタフェースとして
の第１の増設メモリバスコネクタ７を設けている。この
第１の増設メモリバスコネクタ７は、メモリバスを外部
に出力する手段として機能する。

【００２２】そして、外部ボード１０でアドレスデコー
ダ回路なしで増設が可能となるように図２に示す信号、
ＲＡＳ（Row Address Strobe；ローアドレスセレクト）
信号、ＥＣＡＳ（イーブンカラムアドレスセレクト）信
号、ＯＣＡＳ（オッドカラムアドレスセレクト）信号、
ＷＥ（Write Enable；ライトイネーブル）信号、ＡＤＲ
００〜１３（メモリアドレス信号）、ＤＴ００〜６３
（メモリデータ信号）を前記プロセッサボード１の第１
の増設メモリバスコネクタ７から出力するように構成し
ている。

【００２３】ここで、図１において、符号１２は増設メ
モリ１１を前記プロセッサボード１側の第１の増設メモ
リバスコネクタ７に接続する第２の増設メモリバスコネ
クタで、これらのコネクタ７，１２によって上述した増
設メモリ１１のためのインタフェースを構成する。ま
た、１３は前記プロセッサボード１側の第１の標準バス
コネクタ６に接続される第２の標準バスコネクタ、１４
はこの第２の標準バスコネクタ１３に接続されるバスブ
リッジで、この外部ボード１０上のバス配線に接続され
ている。なお、この外部ボード１０では増設メモリ１１
以外の回路を構成する必要はない。

【００２４】増設したメモリ情報制御は図３に示すＭＭ
Ｃ３により行う。このＭＭＣ３はベースメモリ４および
増設メモリ１１のアドレスデータを格納するレジスタ手
段と、ベースメモリ４および増設メモリ１１へのアクセ
スタイミングを制御するアクセス制御手段を備えてい
る。

【００２５】これを詳述すると、このＭＭＣ３はアドレ
スデコード回路１６とメモリ情報保持回路１７によって
構成されている。メモリ情報保持回路１７は、図４に示
すように、ベースアドレスレジスタ２１、ハイアドレス
レジスタ２２、メモリアクセス制御レジスタ２３より構
成する。前記メモリアクセス制御レジスタ２３は、図５
に示すように、ＲＡＳＴＯＣＡＳＬＯレジスタ２５、Ｃ
ＡＳＬＯレジスタ２６により構成されている。前記ＭＭ
Ｃ３のレジスタはすべて初期設定時に値をソフトウェア
により確定させるようになっている。

【００２６】図６は上述したようなメモリ増設時におけ
るメモリマップを示す。ここで、前記プロセッサボード
１に搭載されているベースメモリ４のベースアドレス
０、ハイアドレス０の値は確定している。増設メモリ１
（符号１１Ａを付す）を外部ボード１０に増設したと
き、ベ一スアドレス１はベースメモリ４のハイアドレス
０の値に「１」を加えた値が入るため設定する必要はな
い。さらに、増設メモリ２（符号１１Ｂを付す）を増設
した場合も前述したと同様に行う。このような方法によ
りメモリが順次増設されてもメモリマップ上に増設メモ
リが連続して配置されるため、ソフトウェアからは一つ
の連続したメモリ領域として使用することができる。

【００２７】図７はメモリアクセスタイミングを示す。
前記メモリアクセス制御レジスタ２３内のＲＡＳＴＯＣ
ＡＳＬＯレジスタ２５は、増設するメモリのスピード、
増設条件によりＲＡＳｘ信号がＬｏになってからＣＡＳ
ｘ信号がＬｏになるまでの長さを規定するレジスタであ
る。その設定値は１クロックを１カウントとする。この
値を使用しカウンタ回路により出力する。同様に、ＣＡ
ＳＬＯレジスタ２６はＣＡＳｘ信号をＬｏにする長さを
規定する。図７に示すメモリアクセスタイミングによる
メモリの場合、設定する値はＲＡＳＴＯＣＡＳＬＯレジ
スタ２５は１クロックであるから「１」、ＣＡＳＬＯレ
ジスタ２６は２クロックであるから「２」を設定する。

【００２８】このような方法により配線パターンなどに
よるディレイが生じても１クロック単位でタイミングを
調整できるため、外部ボード１０には増設メモリ１１の
みを搭載すればよい。また、ベースアドレスレジスタ２
１、ハイアドレスレジスタ２２を設定することによりメ
モリ増設容量を確認でき、メモリアクセス制御レジスタ
２３によりアクセスタイミングを自由に設定できるか
ら、メモリチツブ、メモリモジュールのいずれも使用す
ることができる。

【００２９】図８に一例として外部ボード１０にメモリ
を増設するための回路を示す。前記プロセッサボード１
から出力されたメモリバス信号（図２）は増設メモリバ
スコネクタ７，１２を経由し増設メモリ１１の各端子に
接続される。メモリアドレス信号は６４ＭビットのＤＲ
ＡＭ（Dynamic Random Access Memory）に対応できる１
４ビット、メモリデータ信号３３は６４ビットをサポー
トする。

【００３０】ＲＡＳｘ信号、ＣＡＳｘ信号は、前述した
通りメモリアクセス制御レジスタ２３の値によりアドレ
スデコード回路１６から出力される。ＷＥ信号はＣＡＳ
ｘ信号と同一タイミングで出力される。また、メモリア
ドレス信号３２はアドレスデコード回路１６からＲＡＳ
ｘ信号、ＣＡＳｘ信号の出力タイミングに同期して出カ
する。メモリデータ信号はメモリリード時はＣＡＳｘ信
号の出力タイミングによりプロセッサボード１でリード
する。メモリライト時はＷＥ信号が出力されている間の
み、確定データをプロセッサボード１から出カする。

【００３１】なお、上述した実施の形態ではメモリの増
設についてのみ説明したが、本発明はこれに限定されな
い。応用例としては、たとえばＩ／Ｏデバイスなどのよ
うにメモリ以外のデバイスがある。このようなＩ／Ｏデ
バイスではＣＳ信号、ＷＲＩＴＥ信号を制御するための
レジスタを設け、アドレス信号、データ信号のタイミン
グを取ることにより実現することができる。

【００３２】同様に、Ｉ／Ｏデバイスなどを外部ボード
で接続することも可能である。このようなＩ／Ｏデバイ
スなどの場合はメモリマップ割付け回路や制御する信号
線が多いために設定のためのレジスタ数が増えることに
なる。

【００３３】また、上述したメモリとしては実施の形態
で説明したＤＲＡＭに限らず、ＳＲＡＭ（Static Rando
m Access Memory）、ＳＤＲＡＭ（Synchronous DRA
M）、ＦＲＡＭ（Ferroelectric RAM）などにおいても実
現が可能である。

【００３４】

【発明の効果】以上説明したように本発明に係るコンピ
ュータ装置および外部メモリ増設方法によれば、プロセ
ッサ、標準バス、メモリを有するプロセッサボードに、
外部ボードによりメモリを増設するための増設メモリバ
スコネクタと外部ボードに搭載した増設メモリの情報を
保持するためのメモリ制御用のレジスタ手段とを設けて
いるので、以下に述べる優れた効果を奏する。

【００３５】本発明によれば、メモリ制御部となるメモ
リ増設制御回路を構成するベースアドレスレジスタ、ハ
イアドレスレジスタ、メモリアクセス制御レジスタのよ
うなレジスタ手段にソフトウェアで初期設定時に任意の
値を設定することにより、メモリ容量、メモリスピード
をハードウェアで認識できるため、増設メモリに、メモ
リモジュール、メモリチップを任意に増設することがで
きる。

【００３６】また、本発明によれば、メモリアクセス制
御レジスタに任意の値を設定することにより、メモリ制
御信号であるＲＡＳｘ信号、ＣＡＳｘ信号のタイミング
設定を自由に変更することができるため、増設したメモ
リアクセスタイミングをメモリアクセス制御レジスタに
より１クロック単位で設定できるため、増設方法による
タイミングの誤差を補正することができる。

【００３７】また、本発明によれば、プロセッサボード
内でＭＭＣ（メモリ制御部）でメモリ増設のための制御
信号を生成し、増設メモリバスコネクタからメモリバス
信号を出力することにより、外部ボードで増設のための
メモリを実装すればメモリの増設を行えるため、外部ボ
ードにメモリを増設するにあたってプロセッサボードに
増設メモリのための実装領域を確保しておく必要がなく
なり、プロセッサボードを小型化することが可能とな
る。

【００３８】また、本発明によれば、メモリ制御部によ
って、ベースメモリのハイアドレスに「１」を加えた値
を増設メモリのベースアドレスとすることにより、これ
らベースメモリと増設メモリとのアドレスデータを連続
したデータにすることができるため、増設したメモリを
含めメモリマップ上に連続した一つのメモリ領域とする
ことができるから、ソフトウェアはメモリマップ上のメ
モリ境界を意識せずに設計を行える。

【図面の簡単な説明】

【図１】 本発明に係るコンピュータ装置および外部メ
モリ増設方法の一つの実施の形態を示し、コンピュータ
装置を構成する要部のハードウエアの構成図である。

【図２】 図１に示すコンピュータ装置において、増設
メモリバスの出力信号図である。

【図３】 図１に示すコンピュータ装置において、増設
したメモリの情報制御を説明するためのメモリコントロ
ーラのブロック図である。

【図４】 図３に示すメモリ情報保持回路（メモリ情報
レジスタ）のブロック図である。

【図５】 図４に示すメモリアクセス制御レジスタのブ
ロック図である。

【図６】 図１に示すコンピュータ装置におけるメモリ
マップを説明するための図である。

【図７】 図５に示すメモリアクセス制御レジスタにお
いて、アクセスタイミングを説明するための図である。

【図８】 図１のコンピュータ装置において、外部ボー
ドにメモリを増設したときのメモリ増設回路図である。

【符号の説明】

１…プロセッサボード、２…ＣＰＵ（中央処理装置）、
３…ＭＭＣ（メモリ制御部）、４…ベースメモリ、５…
バスブリッジ、６…第１の標準バスコネクタ、７…第１
の増設メモリバスコネクタ、１０…外部ボード、１１
（１１Ａ，１１Ｂ，１１Ｃ）…増設メモリ、１２…第２
の増設メモリバスコネクタ、１３…第２の標準バスコネ
クタ、１３…バスブリッジ、１６…アドレスデコード回
路、１７…メモリ情報保持回路、２１…ベースアドレス
レジスタ、２２…ハイアドレスレジスタ、２３…メモリ
アクセス制御レジスタ、２５…ＲＡＳＴＯＣＡＳＬＯレ
ジスタ、２６…ＣＡＳＬＯレジスタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、メモリ制御部と、バス
   ブリッジと、これらを接続するバスと、メモリ制御部に
   よって制御されるベースメモリと、バスブリッジに接続
   されて外部との接続を行う第１の標準バスコネクタを備
   えたプロセッサボードと、 前記第１の標準バスコネクタと接続される第２の標準バ
   スコネクタと、この第２の標準バスコネクタに接続され
   るバスブリッジを備えた外部ボードとを有するコンピュ
   ータ装置において、 前記プロセッサボードは、前記メモリ制御部と接続され
   た第１の増設メモリバスコネクタを備え、 前記外部ボードは、前記第１の増設メモリバスコネクタ
   と接続される第２の増設メモリバスコネクタと、この第
   ２の増設メモリバスコネクタに接続された増設メモリと
   を備えることを特徴とするコンピュータ装置。
2. 【請求項２】 請求項１記載のコンピュータ装置におい
   て、 前記メモリ制御部は、ベースメモリおよび増設メモリの
   アドレスデータを格納するレジスタ手段を備えることを
   特徴とするコンピュータ装置。
3. 【請求項３】 請求項２記載のコンピュータ装置におい
   て、 前記メモリ制御部は、ベースメモリおよび増設メモリへ
   のアクセスタイミングを制御するアクセス制御手段をさ
   らに備えることを特徴とするコンピュータ装置。
4. 【請求項４】 請求項２または請求項３記載のコンピュ
   ータ装置において、 前記メモリ制御部は、ベースメモリのハイアドレスに
   「１」を加えた値を増設メモリのベースアドレスとする
   ことにより、これらベースメモリと増設メモリとのアド
   レスデータを連続したデータにする手段を有することを
   特徴とするコンピュータ装置。
5. 【請求項５】 プロセッサ、標準バス、メモリを有する
   プロセッサボードと、このプロセッサボードのメモリを
   増設する増設メモリを搭載した外部ボードとを備え、 前記増設メモリは、外部ボードとプロセッサボードとに
   それぞれ配置された増設メモリ専用のコネクタを介して
   メモリ制御部の直接の制御下におかれることを特徴とす
   る外部メモリ増設方法。
6. 【請求項６】 請求項５記載の外部メモリ増設方法にお
   いて、 前記メモリ制御部は、ベースメモリのハイアドレスに
   「１」を加えた値を増設メモリのベースアドレスとする
   ことにより、これらベースメモリと増設メモリとのアド
   レスデータを連続したデータにすることを特徴とする外
   部メモリ増設方法。