JP2012150749A - I2cバス通信制御システム、及びi2cバス通信制御方法 - Google Patents
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Abstract
【解決手段】プロセッサ100が主プロセッサ、プロセッサ110、1m0が従プロセッサの場合に、主プロセッサがI2C通信を開始し、通信相手を指定するスレーブアドレスを送出したとき、従プロセッサ110、1m0は、I2Cバスに流れているスレーブアドレスを取得しておく。従プロセッサ110、1m0のいずれかに切り替わったときにI2Cバスがフリーズしていた場合、取得済みスレーブアドレスに基づいてバスフリーズ原因のスレーブ装置を特定する。また、特定したスレーブ装置のみに対してリセットをかけることで、I2Cバスフリーズから復帰する。
【選択図】図1
Description
図1は、本発明の第1実施形態によるI2Cバス通信制御システム1の構成を示すブロック図である。図において、I2Cバス通信制御システム1は、プロセッサ100、プロセッサ110、プロセッサ1m0、…、スレーブ装置200、スレーブ装置2n0、…、SDA信号線10、SCL信号線11から構成される。プロセッサ100は、マスタ装置101、データ保存部102から構成される。プロセッサ110は、マスタ装置111、データ保存部112から構成される。プロセッサ1m0は、マスタ装置1m1、データ保存部1m2から構成される。マスタ装置102、112、1m2、スレーブ装置200、2n0は、各々、SDA信号線10とSCL信号線11とに接続される。
このようなI2Cバス通信制御システム1の構成により、I2Cバスを共有する構成において、I2Cバスフリーズの原因となったスレーブ装置を速やかに特定することができる技術を提供する。
図3は、本第1実施形態によるI2Cバス通信制御システム1の動作を説明するためのフローチャートである。プロセッサ100が主プロセッサ、それ以外のプロセッサ110、1m0が従プロセッサの場合を例に挙げる。このとき、I2Cバスマスタは、プロセッサ100のマスタ装置101である。プロセッサ100は、マスタ装置101を用いてI2Cバスへスタートコンディションを発行し、I2Cバスの使用権を獲得する(ステップS1)。
図5は、本発明の第2実施形態によるI2Cバス通信制御システム2の構成を示すブロック図である。図において、I2Cバス通信制御システム2は、プロセッサ100、プロセッサ110、プロセッサ1m0、…、スレーブ装置200、スレーブ装置2n0、…、SDA信号線10、SCL信号線11、リセット信号線20、21から構成される。プロセッサ100は、マスタ装置101、データ保存部102、リセット信号発生部103から構成される。プロセッサ110は、マスタ装置111、データ保存部112、リセット信号発生部113から構成される。プロセッサ1m0は、マスタ装置1m1、データ保存部1m2、リセット信号発生部1m3から構成される。マスタ装置101、111、1m1、スレーブ装置200、2n0は、各々、SDA信号線10とSCL信号線11に接続される。
図7は、本第2実施形態によるI2Cバス通信制御システム2の動作を説明するためのフローチャートである。プロセッサ100が主プロセッサ、その他のプロセッサが従プロセッサの場合を例に挙げる。まず、通常時のI2C通信は、上述した第1実施形態と同様に、図3に示すフローチャートに従った動作を行う。一方、主プロセッサであるプロセッサ100の故障等により、従プロセッサがI2C通信を行う場合、図7に示すフローチャートに従って動作する。なお、I2C通信を行う従プロセッサは、図3に示すフローチャートに従ってスレーブアドレスが取得された従プロセッサのいずれか1つである。
10 SDA信号線
11 SCL信号線
12 I2Cアドレスデコーダ
13 データ保存レジスタ
14 リセットアドレスエンコーダ
15 リセット信号送出装置
20、21 リセット信号線
100、110、1m0 プロセッサ
101、111、1m1 マスタ装置
102、112、1m2 データ保存部
103、113、1m3 リセット信号発生部
200、2n0 スレーブ装置
Claims (5)
- 複数のマスタ装置とスレーブ装置とでI2Cバスを共有するマルチプロセッサシステムにおけるI2Cバス通信制御システムであって、
前記複数のマスタ装置は、
少なくとも、1つの主プロセッサと1つの従プロセッサとからなり、
前記従プロセッサは、
前記主プロセッサが前記I2Cバスへ出力した通信相手を指定するスレーブアドレスを取得するアドレスデコーダを備え、
前記主プロセッサは、
前記I2Cバスに流れるスレーブアドレスに一致するスレーブアドレスを有するスレーブ装置との間でデータを送受信する
ことを特徴とするI2Cバス通信制御システム。 - 前記従プロセッサは、
前記アドレスデコーダで取得したスレーブアドレスを保存するデータ保存レジスタを更に備えることを特徴とする請求項1に記載のI2Cバス通信制御システム。 - 前記従プロセッサは、
前記I2Cバスがフリーズしているか否かを確認する確認手段と、
前記確認手段により前記I2Cバスがフリーズしていることが確認された場合、前記データ保存レジスタに保存されているスレーブアドレスに基づいて特定されるスレーブ装置に対してリセット信号を送信するリセット信号発生部と
を更に備えることを特徴とする請求項2に記載のI2Cバス通信制御システム。 - 複数のマスタ装置とスレーブ装置とでI2Cバスを共有するマルチプロセッサシステムにおけるI2Cバス通信制御方法であって、
前記マスタ装置は、
少なくとも、1つの主プロセッサと1つの従プロセッサとからなり、
前記主プロセッサが通信相手を指定するスレーブアドレスを前記I2Cバスへ出力するステップと、
前記従プロセッサが、前記主プロセッサが前記I2Cバスへ出力した通信相手を指定するスレーブアドレスを取得するステップと、
前記主プロセッサが、前記I2Cバスに流れるスレーブアドレスに一致するスレーブアドレスを有するスレーブ装置との間でデータを送受信するステップと
を含むことを特徴とするI2Cバス通信制御方法。 - 前記従プロセッサが、前記I2Cバスがフリーズしているか否かを確認するステップと、
前記I2Cバスがフリーズしていることが確認された場合、前記従プロセッサが、前記取得されたスレーブアドレスに基づいて特定されるスレーブ装置に対してリセット信号を送信するステップと
を更に含むことを特徴とする請求項4に記載のI2Cバス通信制御方法。
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CN104899164A (zh) * | 2014-03-04 | 2015-09-09 | 瑞萨集成电路设计(北京)有限公司 | 集成电路总线的地址寻址方法、集成电路总线设备和系统 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02113648A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | エラー情報格納装置 |
JPH06119303A (ja) * | 1992-10-06 | 1994-04-28 | Toshiba Corp | 疎結合マルチプロセッサシステム |
JP2005004745A (ja) * | 2003-06-12 | 2005-01-06 | Hewlett-Packard Development Co Lp | 集積回路間バスルータ |
JP2007164765A (ja) * | 2005-11-15 | 2007-06-28 | Matsushita Electric Ind Co Ltd | Iicバス通信システム、スレーブ装置およびiicバス通信制御方法 |
WO2007097060A1 (ja) * | 2006-02-24 | 2007-08-30 | Sharp Kabushiki Kaisha | マルチプロセッサシステムおよびそれを備えた表示装置 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02113648A (ja) * | 1988-10-21 | 1990-04-25 | Mitsubishi Electric Corp | エラー情報格納装置 |
JPH06119303A (ja) * | 1992-10-06 | 1994-04-28 | Toshiba Corp | 疎結合マルチプロセッサシステム |
JP2005004745A (ja) * | 2003-06-12 | 2005-01-06 | Hewlett-Packard Development Co Lp | 集積回路間バスルータ |
JP2007164765A (ja) * | 2005-11-15 | 2007-06-28 | Matsushita Electric Ind Co Ltd | Iicバス通信システム、スレーブ装置およびiicバス通信制御方法 |
WO2007097060A1 (ja) * | 2006-02-24 | 2007-08-30 | Sharp Kabushiki Kaisha | マルチプロセッサシステムおよびそれを備えた表示装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104899164A (zh) * | 2014-03-04 | 2015-09-09 | 瑞萨集成电路设计(北京)有限公司 | 集成电路总线的地址寻址方法、集成电路总线设备和系统 |
CN104899164B (zh) * | 2014-03-04 | 2023-05-30 | 瑞萨集成电路设计(北京)有限公司 | 集成电路总线的地址寻址方法、集成电路总线设备和系统 |
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