JP6274436B2

JP6274436B2 - 二重化制御システム

Info

Publication number: JP6274436B2
Application number: JP2014228528A
Authority: JP
Inventors: 佳子藤原; 小林　賢一; 賢一小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-11-11
Filing date: 2014-11-11
Publication date: 2018-02-07
Anticipated expiration: 2034-11-11
Also published as: JP2016091480A

Description

この発明は、複数のＣＰＵの内、一つのＣＰＵを稼働系、残りのＣＰＵを待機系として運転する二重化制御システムに係り、特には、そのデータ等化および系切替の確実性を向上させるための技術に関するものである。

従来、この種の二重化制御システムでは、複数のＣＰＵの内、一つのＣＰＵを稼働系、残りのＣＰＵを待機系として運転し、稼働系のＣＰＵが故障等の不具合が生じたときには、これに代わって待機系の内の一つのＣＰＵが稼働系となり、この新たに稼働系となったＣＰＵが引き継いで運転継続することでシステムの安全性、信頼性を確保するようにしている。

ところで、このような二重化制御システムにおける従来技術では、ＣＰＵの間の伝送路が故障した場合の対策のために、他の伝送路から通信を可能にするために、各ＣＰＵの稼働又は待機状態や故障の有無などを示すトラッキング信号を送受信させることができるトラッキング用伝送路と、各ＣＰＵの演算情報を伝送する制御用伝送路とをそれぞれ設け、トラッキング伝送路を介してトラッキング信号を受信できない場合に、制御用伝送路を介して他系にトラッキング信号を送信することで、系切替を正常に行うようにしたものがある（例えば下記の特許文献１参照）。

特開２０１３−１５２６３１号公報

上記のように、特許文献１に記載の従来技術では、ＣＰＵ間の状態を送受信するトラッキング用伝送路が使用不可となった場合に、ＣＰＵの演算情報を伝送している制御用伝送路を使用している。

しかし、このような構成では、トラッキング用伝送路が使用不可になると、制御用伝送路において演算情報に加えてトラッキング信号も送受信されるため、送受信するデータの量が増加する結果、競合が発生する可能性がある。そして、制御用伝送路に競合が発生すると、ＣＰＵの状態データの送受信に遅延等が発生する可能性があり、双方のＣＰＵのデータ等化および稼働系と待機系の系切替が正しくできなくなる可能性がある。

また、従来技術では、一つのＣＰＵ当たりにつき、トラッキング用伝送路と制御用伝送路の２つの伝送路が必要である。しかも、トラッキング信号を制御用伝送路を介して他系のＣＰＵに送信するための伝送路切替部を個々のＣＰＵに設ける必要があり、システム全体として、ハードウェア量が増加し、余分なコストアップを招来する。

この発明は、複数台のＣＰＵを備え、その内の１台のＣＰＵを稼働系、残りのＣＰＵを待機系として動作する二重化制御システムにおいて、各々のＣＰＵにおける運転状態を監視して稼働系のＣＰＵが故障の場合に各ＣＰＵに系切替を指示する系切替制御装置を備え、上記系切替制御装置と各ＣＰＵとの間は、系切替を目的としたデータ伝送と、各ＣＰＵの互いのデータ等化を目的としたデータ伝送とを兼用する単一の伝送路で接続されており、かつ、データ伝送の通信制御方式としてポーリング制御方式が採用されていることを特徴としている。

この発明によれば、ＣＰＵを含む各装置間の接続に単一の伝送路を使用するが、その場合にポーリング方式を採用しているので、データの競合が発生するのを防ぐことができる。このため、稼働系と待機系の両系のＣＰＵのデータ等化の確実性を従来よりも高めることができる。

また、一つのＣＰＵ当たり１つの伝送路があればよく、しかも、各ＣＰＵの稼働又は待機の状態の切替指示は、ＣＰＵ外部の専用の系切替制御装置に一任する構成なので、従来のように伝送路切替部を個々のＣＰＵについて設ける必要がなく、システム全体としてコストダウンを図ることができる。

この発明の実施の形態１における二重化制御システムの構成図である。この発明の実施の形態１において、各ＣＰＵと系切替制御装置から送信される各データを示す説明図である。この発明の実施の形態２における二重化制御システムの構成図である。この発明の実施の形態３における二重化制御システムの構成図である。この発明の実施の形態４における二重化制御システムの構成図である。この発明の実施の形態５における二重化制御システムの構成図である。

以下の各実施の形態における二重化制御システムでは、発明の理解を容易にするために、２台のＣＰＵを備え、一方のＣＰＵを稼働系、他方のＣＰＵを待機系として運転する場合について説明する。ただし、この発明は、これに限らず、複数のＣＰＵの内、一つのＣＰＵを稼働系、残りのＣＰＵを待機系として運転する場合でも適用可能である。

実施の形態１．
図１は、この発明の実施の形態１における二重化制御システムの構成図である。

この実施の形態１の二重化制御システムは、稼働系と待機系の各々のＣＰＵ１、２に対する運転状態を監視して各ＣＰＵ１、２に系切替を指示する系切替制御装置３を備えている。

稼働系のＣＰＵ１と系切替制御装置３との間は、単一の伝送路１２と各インタフェース１１、３１を介して、接続されてデータの送受信が行われる。また、待機系のＣＰＵ２と系切替制御装置３との間は、単一の伝送路２２と各インタフェース２１、３２を介して、接続されてデータの送受信が行われる。そして、上記それぞれのデータ伝送の通信制御方式として、ポーリング制御方式が採用されている。その際、送受信するデータの種類とタイミングをポーリング周期毎に予め決定しておき、それに従って送受信する。

ここで、各伝送路１２、２２上に送受信されるデータは、状態データ４１、４２と切替指示５１、５２とがある。ここに、状態データ４１、４２は、各ＣＰＵ１、２から伝送路１２、２２を介して送受信されるものであって、現在の各ＣＰＵ１、２の稼働又は待機の状態を示すステータス情報、各ＣＰＵ１、２が互いに同一内容のデータを共有するためのデータ等化を目的とした等化用データ、各ＣＰＵ１、２の自らの故障の有無を示す故障情報が含まれる。また、切替指示５１、５２は、系切替制御装置３から伝送路１２、２２を介して各ＣＰＵ１、２に対して系切替、すなわち稼働系のＣＰＵ１の動作を停止して待機系のＣＰＵ２を稼働系に切り替える指示を行う信号である。

系切替制御装置３は、ＣＰＵ切替制御部５を備えている。このＣＰＵ切替制御部５は、稼働系と待機系の両ＣＰＵ１、２の一方から送信された状態データ４１、４２を他方のＣＰＵに転送するとともに、各ＣＰＵ１、２の状態データ４１、４２と自身の保持している判定用状態データとに基づいて各ＣＰＵ１、２の現在の状態を判定した上で上記の切替指示５１、５２を伝送路１２、２２を介して各ＣＰＵ１、２に向けて出力するものである。

次に動作について説明する。
稼働系のＣＰＵ１から送信された状態データ４１は、伝送路１２を介して系切替制御装置３のＣＰＵ切替制御部５に送信され、さらにＣＰＵ切替制御部５から伝送路２２を介して待機系のＣＰＵ２に送信される。また、これと同じタイミングで待機系のＣＰＵ２１から送信された状態データ４２は、伝送路２２を介して系切替制御装置３のＣＰＵ切替制御部５に送信され、さらにＣＰＵ切替制御部５から伝送路１２を介して稼働系のＣＰＵ１に送信される。

系切替制御装置３のＣＰＵ切替制御部５は、稼働系のＣＰＵ１から受信した状態データ４１と、待機系のＣＰＵ２から受信した状態データ４２、および内部に予め登録された判定用状態データとを比較する。この場合の判定用状態データは、稼働系のＣＰＵ１が正常動作している際に、ＣＰＵ切替制御部５の図示しない内部レジスタ等に予め登録されるデータであり、一方のＣＰＵ１は稼働系で故障なし、他方のＣＰＵ２は待機系であるという内容を示すデータである。

いま、稼働系のＣＰＵ１が正常動作している場合、稼働系のＣＰＵ１から受信したち状態データ４１に含まれる故障情報は故障無しであり、また現在のステータス情報は稼働系を示す。一方、待機系のＣＰＵ２から受信した状態データ４２に含まれるステータス情報は待機系を示す。したがって、各ＣＰＵ１、２からの状態データ４１、４２とＣＰＵ切替制御部５の内部レジスタに予め登録された判定用状態データと比較した場合、両データが一致するので、ＣＰＵ切替制御部５は切替指示５１、５２は出力せず、よって、各ＣＰＵ１、２は現状の状態を維持する。

稼働系のＣＰＵ１に故障が生じた場合、稼働系のＣＰＵ１から受信した状態データ４１に含まれる故障情報は故障有りであり、また現在のステータス情報は稼働系を示す。一方、待機系のＣＰＵ２から受信した状態データ４２に含まれるステータス情報は待機系を示す。したがって、各ＣＰＵ１、２からの状態データ４１、４２とＣＰＵ切替制御部５の内部レジスタに予め登録された判定用状態データと比較した場合、両データは不一致となるので、ＣＰＵ切替制御部５は、切替指示５１、５２を各伝送路１２、２２を介して各ＣＰＵ１、２に送信する。これにより、稼働系のＣＰＵ１の動作が停止され、また待機系のＣＰＵ２が稼働系に切り替わる。

一例として、稼働系と待機系の各ＣＰＵ１、２のポーリング周期ごとの通信動作について、図２を用いて説明する。

まず、ポーリング周期の最初に、稼働系と待機系の各ＣＰＵ１、２は伝送路１２、２２を用いてＣＰＵ切替制御部５に対して状態データ４１、４２を送信する（図２（ａ））。ＣＰＵ切替制御部５は、前述した自身の保持している判定用状態データと各ＣＰＵ１、２の状態データ４１、４２とに基づいて各ＣＰＵ１、２の現在の状態を判定し、切替指示の要否を決定する。そして、次のポーリング周期になると、ＣＰＵ切替制御部５は、伝送路２２を介して待機系ＣＰＵ２に、また、伝送路１２を介して稼働系のＣＰＵ１にそれぞれ状態データ４１、４２を送信することになるが、その際、系切替が必要な場合には状態データに切替指示５１、５２のデータを付加して送信する（図２（ｂ））。

以上のように、この実施の形態１では、各ＣＰＵ１、２間の状態データ４１、４２の送受信にポーリング方式を採用し、ポーリング周期毎に送信するデータの種類とタイミングを予め決定しておき、それに従って送受信を行うので、データの競合が発生するのを防ぐことができる。このため、状態データ４１、４２の送受信による各ＣＰＵ１、２間のデータ等化、および各ＣＰＵ１、２に対する切替指示５１、５２による系切替を従来よりも確実に実施することが可能となる。

また、ＣＰＵ１、２と系切替制御装置３間の接続に単一の伝送路１２、２２を使用し、しかも、各ＣＰＵ１、２の稼働又は待機の各状態の切替指示５１、５２は、ＣＰＵ１、２の外部の専用の系切替制御装置３に一任する構成なので、従来のように伝送路切替制御部を個々のＣＰＵについて設ける必要がなく、システム全体としてコストダウンを図ることができる。

実施の形態２．
図３は、この発明の実施の形態２における二重化制御システムの構成図であり、図１に示した実施の形態１と対応もしくは相当する構成部分には同一の符号を付す。

この実施の形態２の特徴は、系切替制御装置３の内部に、受信した状態データ４１、４２を比較して一致又は不一致を判定する専用の判定部６が追加して設けられていることである。

すなわち、この判定部６は、稼働系のＣＰＵ１から送信されて待機系のＣＰＵ２で転送される状態データ４１と、待機系のＣＰＵ２から送信されて稼働系のＣＰＵ１で転送される状態データ４２とを共に受信し、これらの受信した状態データ４１、４２を比較して一致又は不一致を判定し、その判定結果６１、６２を各々のＣＰＵ１、２に通知するものである。
その他の構成については、図１に示した実施の形態１と同じであるので、ここでは詳しい説明は省略する。

上記構成において、稼働系のＣＰＵ１は系切替制御装置３を介して待機系のＣＰＵ２に、また、待機系のＣＰＵ２は系切替制御装置３を介して稼働系のＣＰＵ１に、それぞれ状態データ４１、４２を送信する。そして、待機系のＣＰＵ２は、稼働系のＣＰＵ１から受信した状態データ４１を系切替制御装置３の判定部６に転送する。同様に、稼働系のＣＰＵ１は、待機系のＣＰＵ２から受信した状態データ４２を系切替制御装置３の判定部６に転送する。判定部６は、両ＣＰＵ１、２から転送されてきた状態データ４１、４２を比較して一致又は不一致を判定し、その判定結果６１、６２を各ＣＰＵ１、２に通知する。

稼働系のＣＰＵ１は、判定部６から通知された判定結果６１が不一致を示している場合、その不一致の判定結果の回数をカウントとし、そのカウント値が予め設定されたしきい値を越えた場合には、系切替制御装置３のＣＰＵ切替制御部５に対して状態データ４１を送信する際、故障情報を故障有りと変更して送信する。
その他の動作については、実施の形態１の場合と同様であるから、ここでは詳しい説明は省略する。

以上のように、この実施の形態２では、系切替制御装置３の内部に、両系のＣＰＵ１、２が受信した状態データ４１、４２が一致しているか否かを確認する専用の判定部６を設けたので、各ＣＰＵ１、２の受信した状態データ４１、４２が正しいことを確認でき、ＣＰＵ１、２間のデータ等化の精度を実施の形態１の場合よりもさらに向上させることができる。

実施の形態３．
図４は、この発明の実施の形態３における二重化制御システムの構成図であり、図３に示した実施の形態２と対応もしくは相当する構成部分には同一の符号を付す。

この実施の形態３の特徴は、系切替制御装置３内に送信データ指定部７が追加して設けられていることである。すなわち、この送信データ指定部７は、ポーリング周期が予め設定した複数回経過する毎に、各ＣＰＵ１、２が送信する状態データの内の一部を指定して各ＣＰＵ１、２に通知するものである。
その他の構成については、図３に示した実施の形態２と同じであるので、ここでは詳しい説明は省略する。

送信データ指定部７は、ポーリング周期が予め設定した複数回（例えば５周期分）経過する毎に、各ＣＰＵ１、２が送信する状態データの内の一部（例えばステータス情報および故障情報）を指定するデータ指定信号７１、７２を稼働系と待機系の各ＣＰＵ１、２に送信する。

このデータ指定信号７１、７２を受信した各ＣＰＵ１、２は、これに応じて、状態データの内の指定された一部（この例ではステータス情報および故障情報）のみを各伝送路１２、２２から系切替制御装置３を介して他系ＣＰＵ１、２に送信する。
その他の動作については、実施の形態２の場合と同様であるから、ここでは詳しい説明は省略する。

以上のように、この実施の形態３では、系切替制御装置３の内部にポーリング周期が予め設定した複数回経過する毎に、各ＣＰＵ１、２が送信する状態データの内の一部を指定して各ＣＰＵ１、２に通知する送信データ指定部７を設けたので、各ＣＰＵ１、２は、これに応じて、状態データの内の一部だけを系切替制御装置３や他系のＣＰＵ２、１に送信するので、送信するデータ量を削減することができる。このため、各ＣＰＵ１、２の負荷を軽減することが可能となる。

実施の形態４．
図５は、この発明の実施の形態４における二重化制御システムの構成図であり、図４に示した実施の形態３と対応もしくは相当する構成部分には同一の符号を付す。

二重化制御システムでは、時刻の同期が重要となることが多い。そのため、この実施の形態４では、系切替制御装置３に対して、現在時刻を計測する時刻計測器８が接続されている。そして、系切替制御装置３は、この時刻計測器８で計測された時刻データをインタフェース３３を介して取り込み、ポーリング周期ごとにその時刻データ８１、８２を状態データ４１、４２に付加して伝送路１２、２２を介して両系のＣＰＵ１、２に送信する。これにより、双方のＣＰＵ１、２で必要な時刻情報を共有することができる。
その他の構成、および動作については、図４に示した実施の形態３と同じであるので、ここでは詳しい説明は省略する。

以上のように、この実施の形態４では、時刻計測器８で計測された現在時刻を示す時刻データ８１、８２を系切替制御装置３を介して各ＣＰＵ１、２に送信することができる。このため、各ＣＰＵ１、２に対して個別に時刻計測器を設けなくても、各ＣＰＵ１、２で現在時刻を共有することができるので、安価にシステムを構成することができる。また、ポーリング伝送方式を持つ伝送路１２、２２を使用するため、時刻データ８１、８２の送信において定時性を保つことができる。

実施の形態５．
図６は、この発明の実施の形態５における二重化制御システムの構成図であり、図５に示した実施の形態４と対応もしくは相当する構成部分には同一の符号を付す。

この実施の形態５の特徴は、稼働系と待機系の各ＣＰＵ１、２に時刻制御部１４、２４が、また、系切替制御装置３には時刻比較部９がそれぞれ追加して設けられていることである。

すなわち、時刻制御部１４、２４は、時刻計測器８から系切替制御装置３を介して通知される時刻データ８１、８２に基づいて内部時刻を制御するものである。また、時刻比較部９は、時刻計測器８で現在時刻を計測して得られる時刻データと、各ＣＰＵ１、２の時刻制御部１４、２４から送信される時刻データとを共に受信して両者を比較することでその時間差を計測し、その計測結果を各時刻制御部１４、２４に通知するものである。
その他の構成については、図５に示した実施の形態４と同じであるので、ここでは詳しい説明は省略する。

上記構成において、系切替制御装置３は、この時刻計測器８で計測された時刻データをインタフェース３３を介して取り込み、ポーリング周期ごとにその時刻データ８１、８２を状態データ４１、４２に付加して伝送路１２、２２を介して両系のＣＰＵ１、２に送信する。

各時刻制御部１４、２４は、この通知された時刻データ８１、８２に基づいて内部時刻を制御するとともに、ポーリング周期ごとに時刻制御部１４、２４で管理制御する時刻データ９１、９２を状態データ４１、４２に付加して伝送路１２、２２を介して時刻比較部９に送信する。

時刻比較部９は、時刻計測器８で現在時刻を計測して得られる時刻データと、各ＣＰＵ１、２の時刻制御部１４、２４から送信された時刻データとを共に受信して両者を比較することでその時間差を算出する。そして、その算出結果である時間差データ９６をインタフェース３３、３１、３２および伝送路１２、２２を介して各時刻制御部１４、２４に通知する。
その他の動作については、実施の形態４の場合と同様であるから、ここでは詳しい説明は省略する。

以上のように、この実施の形態５では、各ＣＰＵ１、２の時刻制御部１４、２４で管理制御する時刻データ９１、９２と時刻計測器８で得られる時刻データとの差分を時刻比較部９で求めて、その時間差データを各ＣＰＵ１、２の時刻制御部１４、２４にフィードバックするので、各ＣＰＵ１、２相互間の時刻のずれ等の調整を行える。このため、実施の形態４の場合よりも時刻の精度を更に向上させることができる。

なお、この発明は、上記の実施の形態１〜５の構成のみに限定されるものではなく、この発明の趣旨を逸脱しない範囲内において、各実施の形態１〜５の構成に変形を加えたり、構成の一部を省略することができる。また、各実施の形態１〜５を適宜組み合わせることが可能である。

１稼働系のＣＰＵ、２待機系のＣＰＵ、３系切替制御装置、
５ＣＰＵ切替制御部、６判定部、７送信データ指定部、８時刻計測器、
９時刻比較部、１２，２２伝送路、１４，２４時刻制御部、
４１，４２状態データ、５１，５２切替指示。

Claims

複数台のＣＰＵを備え、その内の１台のＣＰＵを稼働系、残りのＣＰＵを待機系として動作する二重化制御システムにおいて、
各々のＣＰＵにおける運転状態を監視して稼働系のＣＰＵが故障の場合に各ＣＰＵに系切替を指示する系切替制御装置を備え、上記系切替制御装置と各ＣＰＵとの間は、系切替を目的としたデータ伝送と、各ＣＰＵの互いのデータ等化を目的としたデータ伝送とを兼用する単一の伝送路で接続されており、かつ、データ伝送の通信制御方式としてポーリング制御方式が採用されていることを特徴とする二重化制御システム。
上記系切替制御装置は、稼働系と待機系の一方のＣＰＵから送信された状態データを他方のＣＰＵに転送するとともに、稼働系および待機系の各ＣＰＵから受信した状態データ、および内部に予め登録された判定用状態データとを比較し、各ＣＰＵから受信した上記状態データと上記判定用状態データとが不一致の場合に状態データを送信した各ＣＰＵに対して系切替を指示するＣＰＵ切替制御部を備えることを特徴とする請求項１に記載の二重化制御システム。
上記系切替制御装置は、稼働系のＣＰＵから送信されて待機系のＣＰＵで転送される状態データと、待機系のＣＰＵから送信されて稼働系のＣＰＵで転送される状態データとを比較して一致又は不一致を判定し、その判定結果を各々のＣＰＵに通知する判定部を備えることを特徴とする請求項１または請求項２に記載の二重化制御システム。
上記系切替制御装置には、稼働系と待機系の各ＣＰＵが送信する状態データの内の一部を指定して各ＣＰＵに通知する送信データ指定部を備えることを特徴とする請求項１から請求項３のいずれか１項に記載の二重化制御システム。
上記系切替制御装置に対して、現在時刻を計測する時刻計測器が接続され、上記系切替制御装置は、上記時刻計測器で計測される時刻データを上記伝送路を介して各ＣＰＵに通知することを特徴とする請求項１から請求項４のいずれか１項に記載の二重化制御システム。
上記各ＣＰＵは、上記系切替制御装置から通知される上記時刻データに基づいて内部時刻を制御する時刻制御部を備える一方、上記系切替制御装置は、上記時刻制御部から送信される時刻データを受信して上記時刻計測器で計測される時刻データと比較することで両者の時間差を算出し、その算出結果を各々の上記時刻制御部に通知する時刻比較部を備えることを特徴とする請求項５に記載の二重化制御システム。