WO2007086345A1 - 半導体発光装置及びその製造方法 - Google Patents

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WO2007086345A1
WO2007086345A1 PCT/JP2007/050923 JP2007050923W WO2007086345A1 WO 2007086345 A1 WO2007086345 A1 WO 2007086345A1 JP 2007050923 W JP2007050923 W JP 2007050923W WO 2007086345 A1 WO2007086345 A1 WO 2007086345A1
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WO
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semiconductor layer
type
compound semiconductor
silicon substrate
silicon
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Application number
PCT/JP2007/050923
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English (en)
French (fr)
Inventor
Yasuhiro Kamii
Arei Niwa
Junji Sato
Mikio Tazima
Original Assignee
Sanken Electric Co., Ltd.
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Publication date
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
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    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Definitions

  • the present invention relates to a semiconductor light emitting device with overvoltage protection means and a method for manufacturing the same.
  • light-emitting diodes using nitride semiconductor materials have attracted attention as semiconductor light-emitting devices. According to this light emitting diode, light having a wavelength in the range of about 365 nm to 550 nm can be emitted.
  • Patent Document 1 US Application Publication No. US-2005-0168899-A1 discloses that a protective element is formed in a silicon substrate that supports a nitride semiconductor.
  • a protection diode formed on a silicon substrate is connected in reverse direction parallel to the light emitting diode. Therefore, when a reverse voltage is applied to the light emitting diode, the protection diode becomes conductive, and the voltage between the power sword and the anode of the light emitting diode is limited to the forward voltage of the protection diode. Since the forward voltage (conduction start voltage) of the protection diode is relatively low, for example, IV or less, the reverse breakdown voltage of the light emitting diode with the protection diode is inevitably low. Therefore, a semiconductor light emitting device in which a light emitting diode and a protective diode are connected in reverse parallel cannot be used in a circuit (for example, a matrix circuit) that requires a high reverse breakdown voltage.
  • Patent Document 1 discloses obtaining an npn element.
  • the manufacturing process becomes complicated and maintenance is required.
  • a semiconductor light emitting device with a protective element is expensive.
  • Patent Document 1 US Patent Application Publication Number US—2005—0168899—A1 Publication
  • the problem to be solved by the present invention is that it is difficult to easily manufacture a semiconductor light emitting device with a protective element for protecting a light emitting diode from a reverse voltage voltage higher than a predetermined value. It is a thing.
  • An n-type silicon semiconductor layer having one and other main surfaces and formed at a predetermined depth from a first portion of the one main surface; and a p-type semiconductor portion surrounding the n-type silicon semiconductor layer.
  • Forming a first conductive compound semiconductor layer by epitaxially growing a first conductive compound semiconductor containing a Group 3 element on the one main surface of the silicon substrate; and forming a first conductive compound semiconductor layer of the first conductive compound semiconductor layer.
  • a second conductive compound semiconductor is epitaxially grown on the second conductive compound semiconductor layer to form a second conductive compound semiconductor layer to obtain a main semiconductor region.
  • a Group 3 element of the first conductive compound semiconductor layer is formed on the silicon substrate.
  • a groove is formed in the first portion of the one main surface of the silicon substrate, and the p-type silicon semiconductor layer is disposed on the first portion disposed on the n-type silicon semiconductor layer and the first portion. And the partial force of the pn junction between the first part of the p-type silicon semiconductor layer and the n-type silicon semiconductor layer, and the front part of the p-type silicon semiconductor layer. Exposing the end of the pn junction between the p-type semiconductor portion of the silicon substrate and the n-type silicon semiconductor layer to the groove;
  • the main semiconductor region remaining on the second portion of the one main surface of the silicon substrate. Forming a first electrode connected to the second conductive compound semiconductor layer in the region and the first portion of the p-type silicon semiconductor layer;
  • the semiconductor light emitting device is
  • An n-type silicon semiconductor layer having one and the other main surfaces and having a first depth at a predetermined portion of the one main surface and a p-type surrounding the n-type silicon semiconductor layer
  • a silicon substrate including a semiconductor portion
  • the p-type silicon semiconductor layer is divided into a first portion disposed on the n-type silicon semiconductor layer and a second portion electrically separated from the first partial force.
  • a first electrode connected to the second conductive compound semiconductor layer and the first portion of the p-type silicon semiconductor layer;
  • a second electrode connected to the p-type semiconductor portion of the silicon substrate
  • a first protection diode is formed by the first portion of the p-type silicon semiconductor layer and the n-type silicon semiconductor layer, and the n-type silicon semiconductor layer and the P-type semiconductor portion of the silicon substrate It is desirable that a second protection diode is formed by the above. Further, the first electrode and the second electrode can both be deformed so as to be arranged on one main surface side of the main semiconductor region.
  • the first conductivity type is n-type or p-type
  • the second conductivity type is P-type or n-type opposite to the first conductivity type
  • FIG. 1 is a cross-sectional view showing a semiconductor light emitting device including a protection diode according to Example 1 of the present invention.
  • FIG. 2 is a cross-sectional view showing a silicon substrate and a main semiconductor region during manufacturing of the semiconductor light emitting device of FIG.
  • FIG. 3 is a plan view of the silicon substrate of FIG. 2 (A).
  • FIG. 4 is an equivalent circuit diagram of the semiconductor light emitting device of FIG.
  • FIG. 5 is a graph showing the voltage-current characteristics of the light emitting diode and the protective diode of the semiconductor light emitting device of FIG.
  • FIG. 6 is a plan view of a semiconductor light emitting device according to Example 2.
  • FIG. 7 is a cross-sectional view of the semiconductor light emitting device of FIG. 6 taken along line AA.
  • FIG. 8 is a cross-sectional view showing a silicon substrate and a main semiconductor region during manufacture of the semiconductor light emitting device of FIG.
  • FIG. 9 is an equivalent circuit diagram of the semiconductor light emitting device of FIG.
  • FIG. 10 is a cross-sectional view showing a semiconductor light emitting device according to Example 3 in the same manner as FIG.
  • FIG. 11 is an equivalent circuit diagram of the semiconductor light emitting device of FIG.
  • FIG. 12 is a cross-sectional view showing the semiconductor light emitting device according to Example 4 in the same manner as FIG.
  • FIG. 13 is an equivalent circuit diagram of the semiconductor light emitting device of FIG.
  • FIG. 14 is a cross-sectional view showing the semiconductor light emitting device of Example 5 as in FIG.
  • FIG. 15 is a cross-sectional view showing a silicon substrate and a main semiconductor region during manufacture of the semiconductor light emitting device of FIG.
  • FIG. 16 is an equivalent circuit diagram of the semiconductor light emitting device of FIG.
  • the semiconductor light emitting device shown in FIG. 1 includes a silicon substrate 3 having a first portion 1 used for the configuration of a protective diode and a second portion 2 contributing to the configuration of the light emitting diode; A main semiconductor region 4 for a light emitting diode, a first electrode 5, and a second electrode 6 are provided on the second portion 2 of the silicon substrate 3.
  • the silicon substrate 3 has an n-type silicon semiconductor layer 8 and a p-type silicon semiconductor layer 9.
  • the silicon substrate 3 is the overall strength type of the silicon substrate 3, so the silicon substrate 3 may also be referred to as a p-type silicon substrate. it can.
  • the silicon substrate 3 has a function as a growth substrate of the main semiconductor region 4 made of a compound semiconductor and a function for forming a protective diode, and the thickness from one main surface 11 to the other main surface 12 is compared. For example, it is 350 m.
  • the p-type semiconductor portion 7 in the silicon substrate 3 has a p-type impurity, that is, a group 3 element such as B (boron) that functions as an acceptor impurity, for example, 5 X 10 18 cm— 3 to 5 X 10 19 cm.
  • a p-type impurity that is, a group 3 element such as B (boron) that functions as an acceptor impurity, for example, 5 X 10 18 cm— 3 to 5 X 10 19 cm.
  • the n-type silicon semiconductor layer 8 has an n-type impurity in a first depth (for example, 0.1 to 10 m) from one main surface 11 of the silicon substrate 3 in the first portion 1 of the silicon substrate 3. It is formed by diffusion.
  • the p-type silicon semiconductor layer 9 is formed from one main surface 11 of the silicon substrate 3 to a second depth (for example, 5 to 20 °) shallower than the first depth. However, the p-type silicon semiconductor layer 9 is not formed by an independent special impurity diffusion process.
  • the group 3 element from the main semiconductor region 4 is silicon. This occurs spontaneously by thermal diffusion to the substrate 3.
  • the p-type silicon semiconductor layer 9 is divided into a first portion 14 and a second portion 15 by a groove 13 formed in an annular shape in a first portion of one main surface 11 of the silicon substrate 3. .
  • the first portion 14 of the p-type silicon semiconductor layer 9 is located on the n-type silicon semiconductor layer 8, and the second portion 15 of the p-type silicon semiconductor layer 9 is located on the p-type semiconductor portion 7 of the silicon substrate 3. positioned.
  • the pn junction between the first portion 14 of the p-type silicon semiconductor layer 9 and the n-type silicon semiconductor layer 8 is exposed to the wall surface of the groove 13. Further, the pn junction between the p-type semiconductor portion 7 and the n-type silicon semiconductor layer 8 of the silicon substrate 3 is also exposed on the wall surface of the groove 13.
  • the first and second protective diodes shown in FIG. 4 are equivalently represented by the first portion 14 of the p-type silicon semiconductor layer 9, the n-type silicon semiconductor layer 8, and the p-type semiconductor portion 7 of the silicon substrate 3.
  • the pnp structures for 34 and 35 are formed.
  • the main semiconductor region 4 for the light-emitting diode disposed on the second portion 2 of the silicon substrate 3 is formed on the second portion 15 of the p-type semiconductor layer 9 sequentially.
  • a hole, that is, a notch portion 21 extending from the surface 42 to the other main surface 43 is provided.
  • the notch 21 is formed by etching so as to have a funnel-shaped wall surface, and the first portion 14 of the p-type silicon semiconductor layer 9 is exposed on the bottom surface.
  • the n-type buffer layer 16 is an n-type nitride semiconductor composed of a Group 3 element and nitrogen, for example, Al In Ga N,
  • the nota layer 16 can be made of A1N (aluminum), AlInGaN (gallium indium aluminum nitride), GaN (gallium nitride), AlInN (indium aluminum nitride), and AlGaN (gallium aluminum nitride) forces, which can also be a material force. It is also more desirable to have the desired gallium nitride indium aluminum (AlInGaN) force.
  • a is preferably 0.1 to 0.7
  • b is preferably 0.0001 to 0.5.
  • the composition of the buffer layer 16 of Example 1 is Al In Ga N.
  • the noffer layer 16 has a noffer function for satisfactorily inheriting the plane orientation of the silicon substrate 3 to the n-type compound semiconductor layer 17 formed thereon. In order to exhibit this nother function satisfactorily, it is desirable that the nother layer 16 has a thickness of lOnm or more. However, in order to prevent the buffer layer 16 from cracking, it is desirable that the thickness of the buffer layer 16 be 500 nm or less. The thickness of the buffer layer 16 in Example 1 is 30 nm.
  • the nother layer 16 may be formed of a stack of a plurality of buffer layers having different nitride semiconductor forces.
  • a preferred example of this laminate is a combination of an A1N layer and an InGaN layer.
  • the n-type compound semiconductor layer 17 disposed on the buffer layer 16 functions as an n-type cladding layer of a light-emitting diode having a double heterojunction structure, and preferably has a chemical formula of Al In Ga N
  • ⁇ and y are numerical values satisfying 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1,
  • the n-type GaN force having a thickness of about 2 m is more preferable. Since the buffer layer 16 is an n-type compound semiconductor, the notch layer 16 can be considered as a part of the n-type compound semiconductor layer 17. Further, the n-type compound semiconductor layer 17 is formed directly on the silicon substrate 3 without the notch layer 16. [0021]
  • the active layer 18 formed on the n-type compound semiconductor layer 17 is preferably made of a nitride semiconductor represented by the following chemical formula.
  • ⁇ and y are numerical values satisfying 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1.
  • the active layer 18 in this embodiment is formed of gallium indium nitride (InGaN).
  • the active layer 18 is schematically shown as a single layer. Actually, it has a well-known multi-well structure. Of course, the active layer 18 can also be composed of one layer.
  • the active layer 18 is doped with a conductivity-determining impurity, but can also be doped with a p-type or n-type impurity.
  • the p-type compound semiconductor layer 19 can be formed directly on the n-type compound semiconductor layer 17 by omitting the active layer 18.
  • the p-type compound semiconductor layer 19 disposed on the active layer 18 can also be called a P-type cladding layer, and preferably has a chemical formula
  • ⁇ and y are numerical values satisfying 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1,
  • a light transmissive conductive film 20 is disposed on the p-type compound semiconductor layer 19.
  • the light transmissive conductive film 20 is made of a mixture of indium oxide (In 2 O 3) and tin oxide (SnO 2), or silver (Ag),
  • silver alloy isotropic force has a relatively thin thickness (for example, 10 nm) that can transmit light generated from the active layer 18 and is in resistive contact with the p-type compound semiconductor layer 19.
  • the light transmissive conductive film 20 contributes to uniform current distribution in the active layer 18. If the demand for uniform current distribution is low, the light-transmitting conductive film 20 can be omitted.
  • the first electrode 5 is made of a metal layer and is in ohmic contact with the light-transmitting conductive film 20, and the first p-type portion of the p-type silicon semiconductor layer 9 through the notch 21. 14 also has ohmic contact. Further, the groove 13 described above is formed in an annular shape on the bottom surface of the notch 21. The wall surface of the notch 21 where the buffer layer 16, the n-type compound semiconductor layer 17, the active layer 18, and the p-type compound semiconductor layer 19 in the main semiconductor region 4 are exposed, and the wall of the groove 13 in the silicon substrate 3 The surface and the bottom are covered with an insulating film 22. Therefore, the first electrode 5 is electrically separated from the wall surface of the notch 21, the wall surface and the bottom surface of the groove 13.
  • the first electrode 5 is illustrated in addition to the function for electrically connecting the light-transmitting conductive film 20 and the first portion 14 of the second p-type silicon semiconductor layer 9. It has a function as a bonding pad for bonding connection members such as non-wires. In order to provide a bonding pad function, the first electrode 5 is formed to be relatively thick and has light impermeability. However, since most of the main semiconductor region 4 constituting the light emitting diode is covered with the first electrode 5, the light radiated upward from the active layer 18 is almost completely emitted by the first electrode 5. Taken out without being obstructed.
  • the first portion 1 of the silicon substrate 3, the first portion 14 of the n-type silicon semiconductor layer 8 and the first portion 14 of the p-type silicon semiconductor layer 9 are disposed under the first electrode 5 having a bonding pad function. Therefore, miniaturization of the semiconductor light emitting device has been achieved.
  • the first electrode 5 has a recess corresponding to the notch 21 to facilitate the bonding of a force carrier, as shown by the broken line in FIG.
  • the top surface of 5 can be flat.
  • a p-type silicon substrate 3 ′ shown in FIG. 2 (A) is prepared, and an n-type impurity is diffused into a central portion of the silicon substrate 3 ′ to form an n-type silicon semiconductor layer ⁇ .
  • the n-type silicon semiconductor layer is formed inside the first electrode 5 indicated by a broken line when viewed in plan as shown in FIG.
  • a main semiconductor region corresponding to the main semiconductor region 4 of FIG. 1 is formed on the silicon substrate 3 ′ of FIG. 2A by a well-known OMVPE (Organometallic Vapor Phase Epitaxy), that is, metal organic vapor phase epitaxy. 4 is formed as shown in FIG. More specifically, first, a silicon substrate ⁇ is placed in a reaction chamber not shown, and the silicon substrate ⁇ is set to a predetermined temperature of 1000 ° C or higher, for example, 1000 to 1100 ° C.
  • OMVPE Organic Vapor Phase Epitaxy
  • TMA trimethylaluminum gas
  • TMI trimethylindium gas
  • TMG trimethylgallium gas
  • SiH silane gas
  • a buffer layer 16 ′ made of n-type gallium indium aluminum nitride (AlInGaN) is epitaxially grown on the silicon substrate 3 ′.
  • Si (silico) of silane gas (SiH) N) functions as an n-type impurity.
  • the temperature of the silicon substrate ⁇ is set to 1000 to: L 100 ° C, TMG, silane (SiH), and ammonia.
  • n-type compound semiconductor layer 17 made of n-type GaN is formed on the buffer layer 16.
  • the temperature of the silicon substrate ⁇ is lowered to 800 ° C, and then TMG, TMI, and ammonia are supplied to the reaction chamber at a predetermined ratio, for example, an InGaN force is formed and a thickness of 13 nm is achieved.
  • Forming a barrier layer changing the ratio of TMI, for example, the In Ga N force, and
  • a well layer having a thickness of 3 nm is formed.
  • the active layer 18 ′ having a multiple quantum well structure can be obtained.
  • the temperature of the silicon substrate ⁇ is raised to 1000-: L 100 ° C, and, for example, trimethylgallium gas (TMG), ammonia gas, and biscyclopenta-germane gas ( Hereinafter referred to as Cp Mg) at a predetermined rate, and the active layer
  • TMG trimethylgallium gas
  • ammonia gas ammonia gas
  • Cp Mg biscyclopenta-germane gas
  • a p-type compound semiconductor layer 19 made of p-type GaN is formed thereon.
  • Magnesium (Mg) functions as a p-type impurity.
  • FIG. 2B a part of the main semiconductor region 4 ′ is removed by etching as shown by a broken line to form a notch 21, and the main semiconductor for the light emitting diode shown in FIG. Get area 4.
  • an annular groove 13 indicated by a broken line in FIG. 2B is formed by etching on the bottom surface of the notch 21 formed so that one main surface 11 of the silicon substrate ⁇ is exposed, and FIG. 1) is divided into the first and second parts 14 and 15 in FIG.
  • the groove 13 also removes the outer periphery of the n-type silicon semiconductor layer ⁇ , and the n-type silicon semiconductor layer ⁇ and p-type silicon semiconductor The end of the pn junction with the first part 14 of the body layer ⁇ is exposed in the groove 13.
  • a light transmissive conductive film 20 is formed on the p-type compound semiconductor layer 19.
  • the insulating film 22 is formed so as to cover part of the wall surface and bottom surface of the notch 21 and the wall surface and bottom surface of the groove 13.
  • the insulating film 22 is formed before the light-transmitting conductive film 20 is formed.
  • the first and second electrodes 5 and 6 are formed by, for example, vapor deposition of metal to complete a semiconductor light emitting device with a protective diode.
  • FIG. 4 is an equivalent circuit of the semiconductor light emitting device of FIG.
  • the first and second terminals 31 and 32 of the equivalent circuit of FIG. 4 correspond to the first and second electrodes 5 and 6 of FIG.
  • the light emitting diode 33 connected between the first and second terminals 31 and 32 corresponds to the compound semiconductor region 4 in FIG.
  • the first protection diode 34 connected in parallel to the light emitting diode 33 in FIG. 4 corresponds to the pn junction between the first portion 14 of the p-type silicon semiconductor layer 9 and the n-type silicon semiconductor layer 8 in FIG. is doing.
  • the second protection diode 35 having the opposite direction with respect to the first protection diode 34 and connected in series is the n-type silicon semiconductor layer 8 and the p-type semiconductor portion of the silicon substrate 3 in FIG. It corresponds to the pn junction between
  • Characteristic lines A and A showing the relationship between voltage V and current I shown by the solid line in FIG. 5 are the light emitting diodes in FIG.
  • the characteristic line B which is indicated by the dotted line in Fig. 5, is the second protection characteristic.
  • the reverse characteristic of the diode 35 is shown, and the characteristic line B shown by the dotted line in FIG. 5 is the first protection diode.
  • the reverse direction characteristics of mode 34 are shown.
  • the forward conduction start voltage (rising voltage) of the first protection diode 34 is sufficiently lower than the reverse breakdown voltage of the second protection diode 35. Further, the forward conduction start voltage (rising voltage) of the second protection diode 35 is sufficiently lower than the breakdown voltage in the reverse direction of the first protection diode 34.
  • the second protection diode 35 When a reverse voltage such as a higher surge voltage is applied, the second protection diode 35 is conducted and at the same time, the protection diode 34 breaks down, and the first and second protection diodes 34 and 35 have a force including a force.
  • the anode-to-sword voltage of the light emitting diode 33 is limited to the breakdown voltage of the first protection diode 34, and the light emitting diode 33 is protected from the reverse overvoltage.
  • the breakdown voltage of the first protection diode 34 When a low voltage is applied, the first protection diode 34 is kept non-conductive. Therefore, the reverse breakdown voltage of the composite semiconductor device composed of the light emitting diode 33 and the first and second protection diodes 34 and 35 is determined by the breakdown voltage of the first protection diode 34.
  • the breakdown voltage of the second protection diode 35 is as shown in the characteristic line B of the light-emitting diode 33.
  • the second protection diode 35 is kept non-conductive. Therefore, the first and second protection diodes 34 and 35 do not interfere with the normal forward operation of the light emitting diode 33.
  • Example 1 has the following advantages.
  • the first part 14 of the p-type silicon semiconductor layer 9 necessary for obtaining the first protection diode 34 is naturally generated by the thermal diffusion of the Group 3 element that occurs when the main semiconductor region 4 ′ is epitaxially grown. Since it can be obtained on an as-needed basis, an independent special diffusion step is unnecessary, and the manufacturing cost can be reduced.
  • a pnp structure is obtained by the first portion 14 of the p-type silicon semiconductor layer 9, the n-type silicon semiconductor layer 8 and the p-type semiconductor portion 7, and equivalently, the first and second protection diodes 34, 35 is obtained. This is because the first and second protection diodes 34 and 35 have opposite directions.
  • the reverse breakdown voltage of the composite semiconductor device including the light emitting diode 33 and the first and second protection diodes 34 and 35 is improved. As a result, the light emitting diode 33 can be used in a circuit that requires a relatively high reverse breakdown voltage.
  • the first portion 1 of the silicon substrate 3, the n-type silicon semiconductor layer 8 and the first portion 14 of the p-type silicon semiconductor layer 9 are disposed under the first electrode 5 having a bonding pad function. Therefore, the increase in size of the semiconductor light emitting device due to the provision of the first and second protection diodes 34 and 35 can be suppressed.
  • FIG. 6 to FIG. 9 and FIG. 10 to FIG. 16 to be described later show Example 1. Substantially the same parts as FIG. 1 to FIG. To distinguish between each other by a subscript, and explanation of parts that are substantially identical to each other Is omitted.
  • the semiconductor light-emitting device of Example 2 shown in FIGS. 6 to 9 has a p-type silicon semiconductor layer 9a that occurs spontaneously when the main semiconductor region 4a is epitaxially grown on the silicon substrate 3a.
  • the same force as that of the first embodiment in the technical idea of use in formation The arrangement of the first and second electrodes 5a and 6a and the conductivity type of the silicon substrate 3a are different from those of the first embodiment. This will be described in detail below.
  • the silicon substrate 3a of the semiconductor generator of FIG. 7 also has a first portion la for the protection diode and a second portion 2a for the light emitting diode.
  • the silicon substrate 3 a also has a p-type silicon semiconductor layer 9 a generated when the main semiconductor region 4 a is epitaxially grown. Accordingly, the silicon substrate 3a is composed of the p-type silicon semiconductor layer 9a and the n-type semiconductor portion 7a adjacent thereto.
  • the main semiconductor region 4a formed on one main surface 11 of the silicon substrate 3a includes an n-type buffer layer 16a, an n-type compound semiconductor layer 17a, an active layer 18a, and a p-type compound semiconductor layer 19a.
  • the main semiconductor region 4a has a first notch 21a having a depth reaching one main surface 11 of the silicon substrate 3a and a second notch for exposing a part of the n-type compound semiconductor layer 17a.
  • Part 40 the silicon substrate 3a has a third cutout portion 13a formed by removing the p-type silicon semiconductor layer 9a so as to expose the n-type semiconductor portion 7a.
  • the third notch 13a is continuously formed in the first notch 21a.
  • a light transmissive conductive film 20a is formed on the p-type compound semiconductor layer 19a.
  • the first electrode 5a is in ohmic contact with the light-transmitting conductive film 20a and is in ohmic contact with the n-type semiconductor portion 7a of the silicon substrate 3a.
  • the second electrode 6a is in ohmic contact with the surface 40a of the n-type compound semiconductor layer 17a exposed at the second notch 40.
  • An insulating film 41 is formed on the other main surface 12 of the silicon substrate 3a.
  • an n-type silicon substrate 3a ′ shown in FIG. 8A is prepared, and a buffer layer 16 n-type compound semiconductor layer 17 an active layer 18 and a p-type compound semiconductor layer are formed thereon as shown in FIG. 8B.
  • the main semiconductor region 4 consisting of 19, is formed by the epitaxial growth method as in FIG. 2 (B). During this epitaxial growth, the Group 3 element in the main semiconductor region 4 ' As a result, a p-type silicon semiconductor layer 9a is formed.
  • a part of the main semiconductor region 4 is removed by well-known anisotropic etching, and a first hole force is formed from the one main surface 42 of the main semiconductor region 4 'to the other main surface 43. Is formed as shown in FIG. 8 (C), and a third notch 13a is formed continuously from the first notch 21a by removing a part of the p-type silicon semiconductor layer 9a. And a part of the n-type semiconductor portion 7a of the silicon substrate 3a is exposed. Further, a part of the p-type compound semiconductor 19 ′ and the active layer 18 ′ is removed by anisotropic etching to form the second notch 40, and the n-type compound semiconductor layer 17 ′ is exposed.
  • the silicon substrate 3a, the compound semiconductor region 4a, the buffer layer 16a, the n-type compound semiconductor layer 17a, the active layer 18a, and the p-type compound semiconductor layer 19a are obtained.
  • the order of formation of the first notch 21a and the second notch 40 and the order of formation of the second notch 40 and the third notch 13a can be arbitrarily changed. it can. Further, the wall surfaces of the first, second, and third cutout portions 21a, 40, and 13a can be inclined wall surfaces in the same manner as the cutout portion 21 shown in FIG.
  • a light transmissive conductive film 20a is formed on the p-type compound semiconductor layer 19a as shown in FIG.
  • an insulating film 22a is formed so as to cover the wall surfaces of the first and third cutout portions 21a and 13a.
  • a first electrode 5a is formed that is in ohmic contact with the light-transmitting conductive film 20a and in ohmic contact with the n-type semiconductor portion 7a of the silicon substrate 3a. That is, the first electrode 5a is formed in the first and third cutout portions 21a and 13a and on a part of the light transmissive conductive film 20a.
  • the first electrode 5a has a bonding pad function as in the first electrode 5 of the first embodiment shown in FIG.
  • the second electrode 6a is formed on the exposed surface 40a of the n-type compound semiconductor layer 17a at the same time as the first electrode 5a or in a different process.
  • the second electrode 6a is made of a metal that is in ohmic contact with the n-type compound semiconductor layer 17a.
  • an insulating film 41 is formed on the other main surface 12 of the silicon substrate 3a to complete the semiconductor light emitting device.
  • FIG. 9 shows an equivalent circuit of the semiconductor light emitting device of FIG.
  • the first and second terminals 31a and 32a in FIG. 9 correspond to the first and second electrodes 5a and 6a in FIG.
  • Light emitting die in Figure 9 The ode 33a corresponds to the n-type compound semiconductor layer 17a, the active layer 18a, and the p-type compound semiconductor layer 19a on the second portion 2a of the silicon substrate 3a of FIG.
  • the first protection diode 34a in FIG. 9 corresponds to the pn connection between the n-type semiconductor portion 7a of the silicon substrate 3a and the p-type silicon semiconductor layer 9a, and is connected in reverse parallel to the light-emitting diode 33a. ing.
  • Example 2 has the following advantages.
  • first and second protection diodes 43a and 35a are formed using the p-type silicon semiconductor layer 9a that occurs spontaneously when the compound semiconductor region 4a is formed by epitaxial growth, overvoltage protection means The cost of the semiconductor light emitting device having the above can be reduced
  • both the first and second electrodes 5a and 6a are arranged on one main surface 42 side of the compound semiconductor region 4a, electrical connection to an external circuit is facilitated.
  • the semiconductor light emitting device of Example 3 shown in FIG. 10 is formed substantially the same as FIG. 7 except that it has a deformed silicon substrate 3b.
  • a silicon substrate 3b in FIG. 10 has a p-type silicon semiconductor layer 9b spontaneously generated during the epitaxial growth of the main semiconductor region 4a in addition to the n-type semiconductor portion 7b.
  • This p-type silicon semiconductor layer 9b is substantially the same as the p-type silicon semiconductor layer 9a of FIG.
  • the p-type silicon semiconductor layer 9b in FIG. 10 has a third cutout portion 13b having an annular groove force, and the third cutout portion 13b forms a first portion 9bl and a second portion 9b2. It is divided.
  • one of the main semiconductor regions 4a A first notch 21b is formed so as to extend from the surface 42 to the other main surface 43, and a third notch 13b is formed in an annular shape on the bottom surface of the first notch 21b. Therefore, the p-type silicon semiconductor layer 9b is exposed at the bottom surface of the first cutout portion 21b, and the n-type semiconductor portion 7b of the silicon substrate 3b is exposed at the bottom surface of the third cutout portion 13b.
  • the insulating film 22b covers the wall surfaces of the first notch 21b and the third notch 13b.
  • the first electrode 5b is in ohmic contact with the light-transmitting conductive film 20a and is in ohmic contact with the first portion 9bl of the p-type silicon semiconductor layer 9b.
  • the second electrode 6a in FIG. 10 is in ohmic contact with the n-type compound semiconductor layer 17a as in FIG.
  • the semiconductor light emitting device of Example 3 of FIG. 10 is the same as the example of FIG. 7 except that the third notch 13b is formed so that the first part 9bl of the p-type silicon semiconductor layer 9b is formed. It is manufactured in the same manner as the semiconductor light emitting device of 2.
  • FIG. 11 shows an equivalent circuit of the semiconductor light-emitting device of Example 3 in FIG.
  • the first and second terminals 31b and 32b in FIG. 11 correspond to the first and second electrodes 5b and 6a in FIG. 10, and the light emitting diode 33a includes the n-type compound semiconductor layer 16a and the active layer 17a in FIG. corresponding to the p-type compound semiconductor layer 19a, the first protection diode 34a corresponds to the pn junction between the n-type semiconductor portion 7b of FIG.
  • the second protection diode 35a corresponds to the pn junction between the second portion 9b2 of the p-type silicon semiconductor layer 9b and the n-type buffer layer 16a
  • the newly added third protection diode 36 is a p-type This corresponds to the pn junction between the first portion 9bl of the silicon semiconductor layer 9b and the n-type semiconductor portion 7b.
  • the third protection diode 36 added in the third embodiment is connected in series to the first and second protection diodes 34a and 35a and has the same direction as the second protection diode 35a. Therefore, the breakdown voltage in the reverse direction of the combination of the second and third protection diodes 35a and 36 is the same as the characteristic line B in FIG.
  • the breakdown voltage of the first protection diode 34a is the same as the characteristic line B in FIG.
  • Example 10 of FIG. 10 has the same effect as that of Example 2 of FIG. 7, and can increase the reverse breakdown voltage by the amount of the added third protection diode 36. It has the effect of being able to.
  • Example 4
  • the semiconductor light emitting device of Example 4 shown in FIG. 12 has a metal layer 50 for forming a Schottky noria diode between the first electrode 5c and the n-type semiconductor portion 7a of the silicon substrate 3a. Except for this point, the configuration is the same as in Figure 7.
  • the metal layer 50 as a Schottky electrode is formed in the third cutout portion 13a and is in Schottky contact with the n-type semiconductor portion 7a of the silicon substrate 3a. Note that the Schottky metal layer 50 is electrically separated from the p-type silicon semiconductor layer 9a and the main semiconductor region 4a by the insulating film 22a.
  • the first electrode 5c is in ohmic contact with the light-transmitting conductive film 20a and is also in ohmic contact with the Schottky metal layer 50.
  • the first electrode 5c can be formed of the same material as the Schottky metal layer 50.
  • the semiconductor light emitting device of FIG. 12 is formed by the same method as that of Example 2 of FIG. 7 except for the step of forming the Schottky metal layer 50.
  • FIG. 13 shows an equivalent circuit of the semiconductor light emitting device of Example 4 of FIG.
  • the first and second terminals 31c and 32c in FIG. 13 correspond to the first and second electrodes 5c and 6a in FIG. 12, and the light emitting diode 33a includes the n-type compound semiconductor layer 16a, the active layer 18a, and the p-type compound.
  • the first protection diode 34a corresponds to the pn junction between the n-type semiconductor portion 7a and the p-type silicon semiconductor layer 9a
  • the second protection diode 35a corresponds to the p-type silicon semiconductor layer 9a.
  • the added third protection diode 36a corresponds to a Schottky barrier between the metal layer 50 and the n-type semiconductor layer 7a.
  • the third protection diode 36a composed of the Schottky barrier diode of FIG. 13 is connected in series to the first and second protection diodes 34a and 35a in the same manner as the third protection diode 36 of FIG. Has the same direction as the second protection diode 35a. Therefore, the same effect as that of the third embodiment shown in FIG. 10 can be obtained by the fourth embodiment shown in FIG.
  • the semiconductor light emitting device of Example 5 shown in FIG. 14 has a deformed silicon substrate 3b, and the other configuration is substantially the same as FIG.
  • a silicon substrate 3b in FIG. 14 has an n-type silicon semiconductor layer 8a and a p-type silicon semiconductor layer 9a in addition to the p-type semiconductor portion 7b in the same manner as the silicon substrate 3 in Example 1 in FIG.
  • the n-type silicon semiconductor layer 8 is a force formed by selective diffusion of force only on a part of one main surface 11 of the silicon substrate 3.
  • the recon semiconductor layer 8a is formed by diffusion of the entire force of one main surface 11 of the silicon substrate 3b.
  • the p-type silicon semiconductor layer 9a in FIG. 14 is generated spontaneously during the epitaxial growth of the main semiconductor region 4a, similar to the p-type silicon semiconductor layer 9 in FIG.
  • the third notch 13b formed in the silicon substrate 3b of FIG. 14 is formed so as to expose the p-type semiconductor portion 7b, and is continuous with the first notch 21a.
  • the first electrode 5d is in ohmic contact with the light transmissive conductive film 20a and is in ohmic contact with the p-type semiconductor portion 7b of the silicon substrate 3b.
  • the insulating film 22b covers the wall surfaces of the first notch 21a and the third notch 13b.
  • an n-type impurity is implanted (implanted) into one main surface of a p-type silicon substrate and diffused, and the n-type silicon semiconductor shown in FIG. Form layer 8 ⁇ .
  • the main semiconductor region 4 ′ is formed on one main surface of the silicon substrate 3 composed of the p-type semiconductor portion 7 and the n-type silicon semiconductor layer 8 ⁇ as in FIGS. It is formed by epitaxial growth. During this epitaxial growth, the group 3 elements of the n-type buffer layer W and the n-type compound semiconductor layer 17 ′ are thermally diffused into the silicon substrate 3b to obtain the p-type silicon semiconductor layer 9a ′.
  • the n-type silicon semiconductor layer 8a ′ remains between the p-type silicon semiconductor layer 9a ′ and the p-type semiconductor portion 7b. To do.
  • the first and second notches shown in FIG. 15 (C) are obtained by removing the first and second portions of the main semiconductor region 4a in FIG. 15 (B). 21a and 40 are formed, and a third cutout portion 13b is formed by removing a part of the silicon substrate 3b.
  • the insulating films 22b and 41 and the first and second electrodes 5d and 6a in FIG. 14 are formed to complete the semiconductor light emitting device.
  • FIG. 16 shows an equivalent circuit of the semiconductor light emitting device of FIG.
  • the first and second terminals 3 ld and 32d in FIG. 16 correspond to the first and second electrodes 5d and 6a in FIG. 14, and the light-emitting diode 33a has an n-type compound semiconductor layer 17a, an active layer 18a, and p.
  • the first protection diode 34 corresponds to the pn junction between the p-type semiconductor portion 7b of the silicon substrate 3b and the n-type silicon semiconductor layer 8a, and corresponds to the second protection diode 35.
  • the third protection diode 36b is a pn between the p-type silicon semiconductor layer 9a and the n-type buffer layer 16a.
  • Third protection diode 3 6b is connected in series to the first and second protection diodes 34 and 35 and has the same directionality as the first protection diode 34. Therefore, a desired reverse breakdown voltage can be obtained by combining the first protection diode 34 and the third protection diode 36b.
  • the equivalent circuit in FIG. 16 is essentially the same as the equivalent circuit in FIGS. Therefore, the embodiment of FIG. 14 can achieve the same effects as those of the embodiment of FIGS.
  • n-type buffer layers 16 and 16a and n-type compound semiconductor layers 17 in main semiconductor regions 4 and 4a of Examples 1, 3, 4, and 5 in FIGS. 1, 10, 12, and 14 17a can be changed to a p-type buffer layer and a p-type compound semiconductor layer, and p-type compound semiconductor layers 19 and 19a can be changed to an n-type compound semiconductor layer.
  • the second electrode 6 can be disposed on one main surface 11 of the silicon substrate 3.
  • a well-known compound semiconductor layer for current dispersion and an external compound semiconductor layer for ohmic contour can be provided in the main semiconductor region 4 or 4a.
  • the first electrode 5, 5a, 5c, or 5d can be directly connected to the p-type compound semiconductor layer 19 or 19a without the light-transmitting conductive film 20 or 20a. Further, a network-like or lattice-like conductive film can be disposed on the p-type compound semiconductor layer 19 or 19a instead of the light-transmitting conductive film 20.
  • the first notch 21 or 21a is not formed in a hole shape in one main surface 42 of the main semiconductor region 4 or 4a, but is formed in a groove shape on the side surface of the main semiconductor region 4 or 4a. can do
  • the main semiconductor region 4 or 4a is preferably made of nitride semiconductor power, but can be formed of other compound semiconductors.

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Abstract

半導体発光装置は、シリコン基板（３）と化合物半導体から成る主半導体領域（４）とを有する。シリコン基板（３）上に主半導体領域（４）をエピタキシャル成長させる時に主半導体領域（４）の３族元素がシリコン基板に熱拡散することによってシリコン基板（３）にｐ型シリコン半導体層（９）が生じる。このｐ型シリコン半導体層（９）が過電圧保護ダイオードの構成要素として使用されている。過電圧保護ダイオードは主半導体領域（４）に基づく発光ダイオードに対して並列に接続されている。

Description

明 細 書
半導体発光装置及びその製造方法
技術分野
[0001] 本発明は過電圧保護手段を伴なつた半導体発光装置及びその製造方法に関する。
背景技術
[0002] 近年、半導体発光素子として、窒化物半導体材料を使用した発光ダイオードが注 目されている。この発光ダイオードによれば、 365nm〜550nm程度の範囲内の波長 の光を発光させることができる。
[0003] ところで、この種の窒化物半導体材料を使用した発光ダイオードは、静電破壊耐量 が比較的小さぐ例えば 100Vよりも高いサージ電圧が印加されると、破壊に至ること がある。静電保護の為、発光ダイオードと共に過電圧保護ダイオードやコンデンサ等 の個別の保護素子を同一パッケージ内に搭載することが考えられるが、部品点数が 増大する。この問題を解決するために、窒化物半導体を支持するシリコン基板の中 に保護素子を形成することが特許文献 1 (米国出願公開番号 US-2005-0168899-A1 )に開示されている。この特許文献 1に開示されている複数の具体例の内の 1つにお いては、シリコン基板に形成された保護ダイオードが発光ダイオードに対して逆方向 並列に接続されている。従って、発光ダイオードに対して逆方向電圧が印加されると 、保護ダイオードが導通し、発光ダイオードの力ソード'アノード間電圧が保護ダイォ 一ドの順方向電圧に制限される。保護ダイオードの順方向電圧 (導通開始電圧）は 例えば IV以下のように比較的低 、ので、保護ダイオードを伴なつた発光ダイオード の逆方向耐圧も必然的に低くなる。従って、発光ダイオードと保護ダイオードとが逆 方向並列に接続された半導体発光装置を、高い逆方向耐圧が要求される回路 (例え ば、マトリックス回路）に使用することができない。
[0004] 保護素子を伴なつた半導体発光装置の逆方向耐圧を向上させるために、 n型シリコ ン基板の中に不純物拡散によって P型半導体層と n型半導体層とを形成して保護用 の npn素子を得る事が特許文献 1に開示されている。しかし、独立した 2つの不純物 拡散工程で p型半導体層と n型半導体層とを形成すると、製造工程が煩雑になり、保 護素子を伴なつた半導体発光装置がコスト高になる。
特許文献 1 :米国特許出願公開番号 US— 2005— 0168899— A1 公報
発明の開示
発明が解決しょうとする課題
[0005] 本発明が解決しょうとする課題は、所定値よりも高い逆方向電圧カゝら発光ダイォー ドを保護するための保護素子を伴なつた半導体発光装置を容易に製造することが困 難なことである。
課題を解決するための手段
[0006] 上記課題を解決するための本発明は、
一方及び他方の主面を有し、且つ前記一方の主面の第 1の部分から所定の深さに 形成された n型シリコン半導体層と前記 n型シリコン半導体層を囲む p型半導体部分 とを含んでいるシリコン基板を用意する工程と、
前記シリコン基板の前記一方の主面上に 3族元素を含んでいる第 1導電型化合物 半導体をェピタキシャル成長させて第 1導電型化合物半導体層を形成し且つ前記第 1導電型化合物半導体層の上に第 2導電型化合物半導体をェピタキシャル成長させ て第 2導電型化合物半導体層を形成して主半導体領域を得ると同時に前記第 1導 電型化合物半導体層の 3族元素を前記シリコン基板の前記一方の主面から前記シリ コン基板の中に前記 n型シリコン半導体層よりも浅く熱拡散させて p型シリコン半導体 層を得る工程と、
前記主半導体領域の一部を除去し、前記シリコン基板の前記一方の主面の前記第 1 の部分を露出させる工程と、
前記シリコン基板の前記一方の主面の前記第 1の部分に溝を形成し、前記 p型シリ コン半導体層を、前記 n型シリコン半導体層の上に配置された第 1の部分と前記第 1 の部分力も電気的に分離された第 2の部分とに分割すると共に、前記 p型シリコン半 導体層の前記第 1の部分と前記 n型シリコン半導体層との間の pn接合の端、及び前 記シリコン基板の p型半導体部分と前記 n型シリコン半導体層との間の pn接合の端を 前記溝に露出させる工程と、
前記シリコン基板の前記一方の主面の第 2の部分の上に残存した前記主半導体領 域の前記第 2導電型化合物半導体層と前記 p型シリコン半導体層の前記第 1の部分 とに接続された第 1の電極を形成する工程と、
前記シリコン基板の前記 p型半導体部分に接続された第 2の電極を形成する工程と を有していることを特徴とする半導体発光装置の製造方法に係わるものである。 また、本発明に従う半導体発光装置は、
一方及び他方の主面を有し、且つ前記一方の主面の所定部分に第 1の深さを有す るように形成された n型シリコン半導体層と前記 n型シリコン半導体層を囲む p型半導 体部分とを含んでいるシリコン基板と、
前記シリコン基板の前記一方の主面上にェピタキシャル成長によって形成されたも のであり且つ 3族元素を含んでいる第 1導電型化合物半導体層と前記第 1導電型化 合物半導体層の上にェピタキシャル成長によって形成された第 2導電型化合物半導 体層とを有している主半導体領域と、
前記シリコン基板の前記一方の主面の前記所定部分を露出させるように前記主半導 体領域に形成された切欠き部と、
前記主半導体領域のェピタキシャル成長中における前記第 1導電型化合物半導 体層の 3族元素の熱拡散によって前記シリコン基板の中に形成されたものであり、且 つ前記シリコン基板の前記一方の主面力 の深さが前記第 1の深さよりも浅い第 2の 深さである P型シリコン半導体層と、
前記 P型シリコン半導体層を前記 n型シリコン半導体層の上に配置された第 1の部分 と前記第 1の部分力 電気的に分離された第 2の部分とに分割するように前記 p型シ リコン半導体層に形成された溝と、
前記第 2導電型化合物半導体層と前記 p型シリコン半導体層の前記第 1の部分とに 接続された第 1の電極と、
前記シリコン基板の前記 p型半導体部分に接続された第 2の電極と
を備え、前記 p型シリコン半導体層の前記第 1の部分と前記 n型シリコン半導体層とに よって第 1の保護ダイオードが形成され、前記シリコン基板の前記 n型シリコン半導体 層と前記 P型半導体部分とによって第 2の保護ダイオードが形成されていることが望ま しい。 また、前記第 1及び第 2の電極の両方を前記主半導体領域の一方の主面側に配置 するよう〖こ変形することがでさる。
また、主導体領域に活性層を設けることが望ましい。
なお、本発明における第 1導電型は n型又は p型であり、第 2導電型は第 1導電型と 反対の P型又は n型である。
発明の効果
[0008] 主半導体領域をェピタキシャル成長で形成する時に 3族元素がシリコン基板に拡 散することによって必然的に生じる p型シリコン半導体層の一部を過電圧保護素子の 一部として使用している。このため、 pnp構造又は npn構造の保護素子即ち等価的に 複数の保護ダイオードを伴なつた半導体発光装置のコストの低減を図ることができる 図面の簡単な説明
[0009] [図 1]図 1は本発明の実施例 1に従う保護ダイオードを備えた半導体発光装置を示す 断面図である。
[図 2]図 2は図 1の半導体発光装置の製造中のシリコン基板及び主半導体領域を示 す断面図である。
[図 3]図 3は図 2 (A)のシリコン基板の平面図である。
[図 4]図 4は図 1の半導体発光装置の等価回路図である。
[図 5]図 5は図 1の半導体発光装置の発光ダイオードと保護ダイオードとの電圧ー電 流特性を示す図である。
[図 6]図 6は実施例 2に従う半導体発光装置の平面図である。
[図 7]図 7は図 6の半導体発光装置の A— A線断面図である。
[図 8]図 8は図 7の半導体発光装置の製造中におけるシリコン基板及び主半導体領 域を示す断面図である。
[図 9]図 9は図 7の半導体発光装置の等価回路図である。
[図 10]1Οは実施例 3に従う半導体発光装置を図 7と同様に示す断面図である。
[図 11]図 11は図 10の半導体発光装置の等価回路図である。
[図 12]図 12は実施例 4に従う半導体発光装置を図 7と同様に示す断面図である。 [図 13]図 13は図 12の半導体発光装置の等価回路図である。
[図 14]図 14は実施例 5の半導体発光装置を図 7と同様に示す断面図である。
[図 15]図 15は図 14の半導体発光装置の製造中におけるシリコン基板及び主半導体 領域を示す断面図である。
[図 16]図 16は図 14の半導体発光装置の等価回路図である。
符号の説明
[0010] 3, 3a, 3b シリコン基板
4, 4a 主半導体領域
5 第 1の電極
6 第 2の電極
8 n型シリコン半導体層
9 p型シリコン半導体層
発明を実施するための最良の形態
[0011] 次に、図 1〜図 16を参照して本発明の実施形態を説明する。
実施例 1
[0012] 図 1に示す半導体発光装置は、保護ダイオードの構成に利用されている第 1の部 分 1と発光ダイオードの構成に寄与している第 2の部分 2とを有するシリコン基板 3と、 シリコン基板 3の第 2の部分 2の上に配置された発光ダイオードのための主半導体領 域 4と、第 1の電極 5と、第 2の電極 6とを備えている。
[0013] シリコン基板 3は、 p型半導体部分 7の他に、 n型シリコン半導体層 8と p型シリコン半 導体層 9とを有する。シリコン基板 3に n型半導体層 8と p型シリコン半導体層 9とが形 成される前は、シリコン基板 3の全体力 ¾型であるので、シリコン基板 3を p型シリコン基 板と呼ぶこともできる。シリコン基板 3は、化合物半導体から成る主半導体領域 4の成 長基板として機能、及び保護ダイオードを形成するための機能を有し、この一方の主 面 11から他方の主面 12までの厚みは比較的厚い例えば 350 mである。
[0014] シリコン基板 3の中の p型半導体部分 7は、 p型不純物即ちァクセプタ不純物として 機能する例えば B (ボロン）等の 3族元素が例えば 5 X 1018cm— 3〜5 X 1019cm— 3程度の 濃度でドーピングされた P型シリコン力 成り、 0.0001 Ω ' «11〜0.01 Ω 'cm程度の低 い抵抗率を有しており、第 1及び第 2の電極 5、 6間の電流通路として機能、及び保護 ダイオードのための P型半導体領域としての機能を有する。
[0015] n型シリコン半導体層 8は、シリコン基板 3の第 1の部分 1においてシリコン基板 3の 一方の主面 11から第 1の深さ（例えば 0. 1〜10 m)に n型不純物を拡散することに よって形成されている。
[0016] p型シリコン半導体層 9は、シリコン基板 3の一方の主面 11から第 1の深さよりも浅い 第 2の深さ（例えば 5〜20應）に形成されている。但し、 p型シリコン半導体層 9は、独 立した特別な不純物拡散工程によって形成したものでなぐ主半導体領域 4をシリコ ン基板 3上にェピタキシャル成長させる時に主半導体領域 4から 3族元素がシリコン 基板 3に熱拡散することによって自然発生的に生じたものである。この p型シリコン半 導体層 9は、シリコン基板 3の一方の主面 11の第 1の部分に環状に形成された溝 13 によって第 1の部分 14と第 2の部分 15とに分割されている。 p型シリコン半導体層 9の 第 1の部分 14は n型シリコン半導体層 8の上に位置し、 p型シリコン半導体層 9の第 2 の部分 15はシリコン基板 3の p型半導体部分 7の上に位置している。 p型シリコン半導 体層 9の第 1の部分 14と n型シリコン半導体層 8との間の pn接合は溝 13の壁面に露 出している。また、シリコン基板 3の p型半導体部分 7と n型シリコン半導体層 8との間 の pn接合も溝 13の壁面に露出している。この結果、 p型シリコン半導体層 9の第 1の 部分 14と n型シリコン半導体層 8とシリコン基板 3の p型半導体部分 7とによって図 4〖こ 等価的に示す第 1及び第 2の保護ダイオード 34, 35のための pnp構造が形成されて いる。
[0017] シリコン基板 3の第 2の部分 2の上に配置された発光ダイオードのための主半導体領 域 4は、 p型半導体層 9の第 2の部分 15の上に順次に形成された n型 (第 1導電型)バ ッファ層 16と n型 (第 1導電型)化合物半導体層 17と活性層 18と p型 (第 2導電型)化 合物半導体層 19とから成り、一方の主面 42から他方の主面 43に至る孔即ち切欠き 部 21を有する。切欠き部 21は漏斗状の壁面を有するようにエッチングによって形成 され、この底面に p型シリコン半導体層 9の第 1の部分 14が露出している。
[0018] n型バッファ層 16は、 3族の元素と窒素とから成る n型窒化物半導体、例えばィ匕学 式 Al In Ga N、
a b 1 a— b
ここで a及び bは 0≤a≤l、
0≤b< l、
a +b< l を満足する数値、
で示される窒化物半導体に n型不純物（ドナー不純物）を添加したものから成ることが 望ましい。即ち、ノ ッファ層 16は、 A1N (アルミニウム）、 AlInGaN (窒化ガリウム イン ジゥム アルミニウム）、 GaN (窒化ガリウム）、 AlInN (窒化インジウム アルミニウム）、 AlGaN (窒化ガリウム アルミニウム)力も選択されて材料力も成ることが望ましぐ窒 化ガリウム インジウム アルミニウム (AlInGaN)力も成ることがより望ましい。前記化 学式における aは 0.1〜0.7、 bは 0.0001〜0.5であることが望ましい。この実施例 1の バッファ層 16の組成は Al In Ga Nである。
0.5 0.01 0.49
ノ ッファ層 16は、シリコン基板 3の面方位をこの上に形成する n型化合物半導体層 1 7に良好に受け継がせるためのノッファ機能を有する。このノ ッファ機能を良好に発 揮するために、ノ ッファ層 16は lOnm以上の厚さを有していることが望ましい。ただし 、バッファ層 16のクラックを防止するために、バッファ層 16の厚みを 500nm以下にす るのが望ましい。この実施例 1のバッファ層 16の厚さは 30nmである。
[0019] ノ ッファ層 16を互いに異なる窒化物半導体力も成る複数のバッファ層の積層体で 構成することもできる。この積層体の好ましい例は、 A1N層と InGaN層との組合せで ある。
[0020] バッファ層 16の上に配置された n型化合物半導体層 17は、ダブルへテロ接合型構 造の発光ダイオードの n型クラッド層として機能するものであって、好ましくは化学式 Al In Ga N
x y Ι-χ-y
ここで、 χ及び yは、 0≤x< 1、 0≤y< 1、を満足する数値、
で示すことができる窒化物半導体に n型不純物を添加したものから成り、より好ましく は 2 m程度の厚さを有する n型 GaN力 成る。なお、バッファ層 16は n型化合物半 導体であるので、ノ ッファ層 16を n型化合物半導体層 17の一部と考えることもできる 。また、ノ ッファ層 16を省いてシリコン基板 3の上に直接に n型化合物半導体層 17を 形成することちでさる。 [0021] n型化合物半導体層 17の上に形成された活性層 18は、次の化学式で示される窒 化物半導体から成る事が望まし 、。
Al In Ga N
x y Ι-χ-y
ここで、 χ及び yは、 0≤x< 1、 0≤y< 1、を満足する数値である。
この実施例の活性層 18は窒化ガリウム インジウム (InGaN)で形成されている。な お、図 1では活性層 18が 1つの層で概略的に示されている力 実際には周知の多重 量井戸構造を有している。勿論、活性層 18を 1つの層で構成することもできる。また、 この実施例では活性層 18に導電型決定不純物がドーピングされて 、な 、が、 p型又 は n型不純物をドーピングすることもできる。また、ダブルへテロ構造にすることが不 要な場合には、活性層 18を省 ヽて n型化合物半導体層 17の上に直接に p型化合物 半導体層 19を形成することができる。
[0022] 活性層 18の上に配置された p型化合物半導体層 19は、 P型クラッド層と呼ぶことも できるものであり、好ましくは化学式
Al In Ga N
x y Ι-χ-y
ここで、 χ及び yは、 0≤x< 1、 0≤y< 1、を満足する数値、
で示される窒化物半導体に P型不純物を添加したものから成り、より好ましくは厚さが 500nm程度の p型 GaNから成る。
[0023] p型化合物半導体層 19の上に光透過性導電膜 20が配置されている。この光透過 性導電膜 20は、酸化インジウム (In O )と酸化錫 (SnO )との混合物、又は銀 (Ag)、
2 3 2
又は銀合金等力も成り、活性層 18から発生した光を透過させることができる比較的薄 い厚み (例えば 10nm)を有し、 p型化合物半導体層 19に抵抗性接触している。この 光透過性導電膜 20は活性層 18における電流分布の均一化に寄与する。もし、電流 分布の均一化の要求が低い場合には、光透過性導電膜 20を省くことができる。
[0024] 第 1の電極 5は金属層から成り、光透過性導電膜 20にォーミック接触していると共 に、切欠き部 21を介して p型シリコン半導体層 9の第 1の p型部分 14にもォーミック接 触している。また、この切欠き部 21の底面に前述した溝 13が環状に形成されている 。主半導体領域 4のバッファ層 16、 n型化合物半導体層 17、活性層 18及び p型化合 物半導体層 19が露出している切欠き部 21の壁面、及びシリコン基板 3の溝 13の壁 面及び底面は、絶縁膜 22によって覆われている。従って、第 1の電極 5は、切欠き部 21の壁面、溝 13の壁面及び底面から電気的に分離されて ヽる。
[0025] 第 1の電極 5は、光透過性導電膜 20と第 2の p型シリコン半導体層 9の第 1の部分 1 4とを電気的に接続するための機能の他に、図示されていないワイヤ等の接続部材 をボンディングするためのボンディンクパッドとしての機能を有する。ボンディングパッ ド機能を持たせるために第 1の電極 5は比較的厚く形成され、光不透過性を有する。 しかし、発光ダイオードを構成する主半導体領域 4の大部分が第 1の電極 5によって 覆われて ヽな 、ので、活性層 18から上方に放射された光は第 1の電極 5によってほ とんど妨害されないで取り出される。シリコン基板 3の第 1の部分 1、 n型シリコン半導 体層 8及び p型シリコン半導体層 9の第 1の部分 14は、ボンディングパッド機能を有す る第 1の電極 5の下に配置されているので、半導体発光装置の小型化が達成されて いる。図 1の実施例では、第 1の電極 5が切欠き部 21に対応した凹部を有する力 ヮ ィャのボンディングを容易にするために図 1にお 、て破線で示すように第 1の電極 5 の上面を平坦面にすることもできる。
[0026] 図 1の過電圧保護ダイオードを伴なつた半導体発光装置の製造方法の 1例を説明 する。まず、図 2 (A)に示す p型シリコン基板 3'を用意し、このシリコン基板 3'の中央 部分に n型不純物を拡散して n型シリコン半導体層 ^を形成する。なお、この n型シリ コン半導体層^は、図 3に示すように平面的に見て破線で示す第 1の電極 5の内側 に形成される。
[0027] 次に、図 2 (A)のシリコン基板 3'の上に周知の OMVPE (Organometallic Vapor Ph ase Epitaxy)即ち有機金属気相成長法によって図 1の主半導体領域 4に対応する主 半導体領域 4,を図 2 (B)に示すように形成する。更に、詳細に説明すると、まず、図 示されていない反応室にシリコン基板 ^を配置し、シリコン基板 ^を 1000°C以上で 所定温度、例えば、 1000〜1100°Cとし、反応室に所望の割合で周知のトリメチルアル ミニゥムガス（以下、 TMAと言う）とトリメチルインジウムガス（以下、 TMIと言う）とトリメ チルガリウムガス（以下、 TMGと言う）とアンモニアガスとシランガス (SiH )とを導入し
4
、シリコン基板 3'の上に n型窒化ガリウム インジウム アルミニウム (AlInGaN)から なるバッファ層 16'をェピタキシャル成長させる。なお、シランガス（SiH )の Si (シリコ ン）は n型不純物として機能する。
[0028] 次に、シリコン基板^の温度を 1000〜： L 100°Cとし、 TMGとシラン（SiH )とアンモ
4 二ァとを所定の割合で反応室に供給し、 n型 GaNから成る n型化合物半導体層 17, をバッファ層 16,の上に形成する。
[0029] 次に、シリコン基板^の温度を 800°Cまで下げ、しかる後、 TMGと TMIとアンモ- ァとを反応室に所定の割合で供給し、例えば In Ga N力も成り且つ厚み 13nmを
0.02 0.98
有している障壁層を形成し、 TMIの割合を変えて例えば In Ga N力も成り、且つ
0.2 0.8
例えば厚み 3nmを有して ヽる井戸層を形成する。この障壁層及び井戸層の形成を 例えば 4回繰返すことによって多重量子井戸構造の活性層 18'が得られる。
[0030] 次に、シリコン基板^の温度を 1000〜： L 100°Cまで上げ、 OMVPE装置の反応室 内に、例えばトリメチルガリウムガス（TMG)とアンモニアガスとビスシクロペンタジェ- エルマグネシウムガス (以下、 Cp Mgと言う。）とを所定の割合で供給し、活性層
2
上に p型 GaNからなる p型化合物半導体層 19,を形成する。なお、マグネシウム (Mg )は p型不純物として機能する。
[0031] 主半導体領域 4,をェピタキシャル成長させる時の熱によって主半導体領域 4,の中 の 3族元素、例えば n型バッファ層 16'を構成する Ga、 Al、 Inの一部がシリコン基板 3 'の中に拡散し、 p型シリコン半導体層 9'が生じる。なお、 3族元素はシリコンに対して p型不純物として機能する。シリコン基板^の p型半導体部分^に主半導体領域 の 3族元素が拡散しても導電型は変化しない。しかし、シリコン基板^の n型シリコン 半導体層^に 3族元素が拡散した部分は p型シリコン半導体層^に転換する。 p型 シリコン半導体層^の深さは n型シリコン半導体層^の深さよりも浅いので、 p型シリ コン半導体層^の下に n型シリコン半導体層^が残存する。
[0032] 次に、図 2 (B)で、破線で示すように主半導体領域 4'の一部をエッチング除去して 切欠き部 21を形成し、図 1に示す発光ダイオードのための主半導体領域 4を得る。ま た、シリコン基板^の一方の主面 11が露出するように形成された切欠き部 21の底面 にエッチングによって図 2 (B)で破線で示す環状の溝 13を形成し、図 2 (B)の p型シリ コン半導体層^を図 1の第 1及び第 2の部分 14, 15に分割する。なお、溝 13は n型 シリコン半導体層^の外周部分も除去し、 n型シリコン半導体層^と p型シリコン半導 体層^の第 1の部分 14との間の pn接合の端を溝 13に露出させる。
[0033] 次に、光透過性導電膜 20を p型化合物半導体層 19の上に形成する。
[0034] 次に、絶縁膜 22を切欠き部 21の壁面及び底面の一部と、溝 13の壁面及び底面と を覆うように形成する。なお、絶縁膜 22を光透過性導電膜 20よりも先に形成すること ちでさる。
[0035] 次に、第 1及び第 2の電極 5、 6を例えば、金属の蒸着によって形成し、保護ダイォ ードを伴なつた半導体発光装置を完成させる。
[0036] 図 4は図 1の半導体発光装置の等価回路である。この図 4の等価回路の第 1及び第 2の端子 31, 32は、図 1の第 1及び第 2の電極 5, 6に対応している。第 1及び第 2の 端子 31, 32間に接続された発光ダイオード 33は、図 1の化合物半導体領域 4に対 応している。図 4で発光ダイオード 33に並列に接続された第 1の保護ダイオード 34は 図 1の p型シリコン半導体層 9の第 1の部分 14と n型シリコン半導体層 8との間の pn接 合に対応している。第 1の保護ダイオード 34に対して逆の方向性を有し且つそれと 直列に接続された第 2の保護ダイオード 35は、図 1の n型シリコン半導体層 8とシリコ ン基板 3の p型半導体部分 7との間の pn接合に対応している。
[0037] 図 5の実線で示す電圧 Vと電流 Iとの関係を示す特性線 A、 Aは図 4の発光ダイォ
1 2
ード 33の正方向及び逆方向特性を示し、図 5で点線で示す特性線 Bは第 2の保護
1
ダイオード 35の逆方向特性を示し、図 5で点線で示す特性線 Bは第 1の保護ダイォ
2
ード 34の逆方向特性を示す。第 1の保護ダイオード 34の順方向の導通開始電圧 ( 立上り電圧）は、第 2の保護ダイオード 35の逆方向の降伏電圧よりも十分低い。また 、第 2の保護ダイオード 35の順方向の導通開始電圧 (立上り電圧）は、第 1の保護ダ ィオード 34の逆方向の降伏電圧よりも十分低い。
[0038] 発光ダイオード 33に対して特性線 Bで示す第 1の保護ダイオード 34の降伏電圧よ
2
りも高いサージ電圧等の逆方向電圧が印加されると、第 2の保護ダイオード 35が導 通すると同時に保護ダイオード 34が降伏し、第 1及び第 2の保護ダイオード 34、 35 力も成るノィパス回路に電流が流れ、発光ダイオード 33のアノード '力ソード間電圧 が第 1の保護ダイオード 34の降伏電圧に制限され、発光ダイオード 33が逆方向の過 電圧から保護される。発光ダイオード 33に第 1の保護ダイオード 34の降伏電圧よりも 低い電圧が印加された時には、第 1の保護ダイオード 34が非導通状態に保たれる。 従って、発光ダイオード 33と第 1及び第 2の保護ダイオード 34、 35とから成る複合半 導体装置の逆方向耐圧は、第 1の保護ダイオード 34の降伏電圧で決まる。
[0039] 第 2の保護ダイオード 35の降伏電圧は特性線 Bに示すように発光ダイオード 33の
1
順方向電圧よりも高い。従って、発光ダイオード 33に正常の正方向駆動電圧が印加 されている時には、第 2の保護ダイオード 35が非導通に保たれる。従って、第 1及び 第 2の保護ダイオード 34, 35は発光ダイオード 33の正常な正方向動作を妨害しない
[0040] 本実施例 1は次の利点を有する。
(1) 第 1の保護ダイオード 34を得るために必要な p型シリコン半導体層 9の第 1の部 分 14は、主半導体領域 4'をェピタキシャル成長させる時に生じる 3族元素の熱拡散 によって自然発生的に得られるので、独立した特別な拡散工程が不要であり、製造 コストの低減を図ることができる。
(2) p型シリコン半導体層 9の第 1の部分 14と n型シリコン半導体層 8と p型半導体部 分 7とによって pnp構造が得られ、等価的に第 1及び第 2の保護ダイオード 34、 35が 得られる。第 1及び第 2の保護ダイオード 34、 35は互いに逆の方向性を有しているの で。発光ダイオード 33と第 1及び第 2の保護ダイオード 34、 35との複合半導体装置 の逆方向耐圧が向上する。この結果、発光ダイオード 33を比較的高い逆方向耐圧 の要求される回路に使用することが可能になる。
(3) シリコン基板 3の第 1の部分 1、 n型シリコン半導体層 8及び p型シリコン半導体 層 9の第 1の部分 14は、ボンディングパッド機能を有する第 1の電極 5の下に配置さ れているので、第 1及び第 2の保護ダイオード 34、 35を設けることによる半導体発光 装置の大型化を抑えることができる。
実施例 2
[0041] 次に、図 6〜図 9を参照して実施例 2の過電圧保護手段を伴なつた半導体発光装 置を説明する。但し、図 6〜図 9及び後述する図 10〜図 16において実施例 1を示す 図 1〜図 4と実質的に同一の部分及び各実施例間で相互に同一の部分には同一の 参照数字を付し、相互間を添字によって区別し、相互に実質的に同一の部分の説明 を省略する。
[0042] 図 6〜図 9に示す実施例 2の半導体発光装置は、シリコン基板 3a上に主半導体領 域 4aをェピタキシャル成長させる時に自然発生的に生じる p型シリコン半導体層 9aを 保護ダイオードの形成に使用するという技術的思想において実施例 1と同一である 力 第 1及び第 2の電極 5a、 6aの配置、及びシリコン基板 3aの導電型において実施 例 1と相違している。以下、詳しく説明する。
[0043] 図 7の半導体発生装置のシリコン基板 3aも図 1と同様に保護ダイオードのための第 1の部分 laと発光ダイオードのための第 2の部分 2aとを有する。また、シリコン基板 3 aは、主半導体領域 4aをェピタキシャル成長させた時に生じる p型シリコン半導体層 9 aも有する。従って、シリコン基板 3aは、 p型シリコン半導体層 9aとこれに隣接した n型 半導体部分 7aとから成る。
[0044] シリコン基板 3aの一方の主面 11上に形成された主半導体領域 4aは、 n型バッファ 層 16aと n型化合物半導体層 17aと活性層 18aと p型化合物半導体層 19aとを含む。 この主半導体領域 4aには、シリコン基板 3aの一方の主面 11に至る深さを有する第 1 の切欠き部 21aと n型化合物半導体層 17aの一部を露出させるための第 2の切欠き 部 40とを有する。また、シリコン基板 3aは、 n型半導体部分 7aを露出させるように p型 シリコン半導体層 9aを除去することによって形成された第 3の切欠き部 13aを有する。 この第 3の切欠き部 13aは第 1の切欠き部 21aに連続的に形成されている。
[0045] p型化合物半導体層 19aの上に光透過性導電膜 20aが形成されている。第 1の電 極 5aは光透過性導電膜 20aにォーミック接触していると共にシリコン基板 3aの n型半 導体部分 7aにォーミック接触している。第 2の電極 6aは、第 2の切欠き部 40において 露出した n型化合物半導体層 17aの表面 40aにォーミック接触している。シリコン基板 3aの他方の主面 12には絶縁膜 41が形成されている。
[0046] 次に、図 7の半導体発光装置の製造方法を図 8を参照して説明する。
まず、図 8 (A)に示す n型シリコン基板 3a'を用意し、この上に図 8 (B)に示すようにバ ッファ層 16 n型化合物半導体層 17 活性層 18 及び p型化合物半導体層 19, から成る主半導体領域 4,を図 2 (B)と同様にェピタキシャル成長法によって形成する 。このェピタキシャル成長中に主半導体領域 4'の 3族元素がシリコン基板 こ熱拡 散して p型シリコン半導体層 9aが生じる。
[0047] 次に、主半導体領域 4,の一部を周知の異方性エッチングで除去して主半導体領 域 4'の一方の主面 42から他方の主面 43に至る孔力 成る第 1の切欠き部 21aを図 8 (C)に示すように形成し、更に、 p型シリコン半導体層 9aの一部を除去して第 1の切欠 き部 21aに連続した第 3の切欠き部 13aを形成し、シリコン基板 3aの n型半導体部分 7 aの一部を露出させる。また、 p型化合物半導体 19'と活性層 18'との一部を異方性 エッチングで除去して第 2の切欠き部 40を形成し、 n型化合物半導体層 17'を露出さ せる。これにより、図 8 (B)のシリコン基板 3 、化合物半導体領域 4 ノ ッファ層 W 、 n型化合物半導体層 17 活性層 18 及び p型化合部物半導体層 19Ίこ対応し た、図 8 (C)のシリコン基板 3a、化合物半導体領域 4a、バッファ層 16a、 n型化合物半 導体層 17a、活性層 18a、及び p型化合物半導体層 19aが得られる。
なお、第 1の切欠き部 21aと第 2の切欠き部 40との形成の順番、及び第 2の切欠き 部 40と第 3の切欠き部 13aとの形成の順番を任意に変えることができる。また、第 1、 第 2及び第 3の切欠き部 21a、 40、 13aの壁面を図 1に示す切欠き部 21と同様に傾 斜壁面とすることちできる。
[0048] 次に、 p型化合物半導体層 19aの上に図 7に示すように光透過性導電膜 20aを形成 する。次に第 1及び第 3の切欠き部 21a、 13aの壁面を覆うように絶縁膜 22aを形成す る。
[0049] 次に、光透過性導電膜 20aにォーミック接触し、シリコン基板 3aの n型半導体部分 7 aにォーミック接触する第 1の電極 5aを形成する。即ち、第 1及び第 3の切欠き部 21a 、 13aの中と光透過性導電膜 20aの一部上に第 1の電極 5aを形成する。この第 1の電 極 5aは図 1の実施例 1の第 1の電極 5と同様にボンディングパッド機能を有する。第 1 の電極 5aと同時又は別の工程で、 n型化合物半導体層 17aの露出面 40a上に第 2の 電極 6aを形成する。この第 2の電極 6aは n型化合物半導体層 17aにォーミック接触 する金属から成る。次に、シリコン基板 3aの他方の主面 12に絶縁膜 41を形成して半 導体発光装置を完成させる。
[0050] 図 9は図 7の半導体発光装置の等価回路を示す。この図 9における第 1及び第 2の 端子 31a、 32aは、図 7の第 1及び第 2の電極 5a、 6aに対応している。図 9の発光ダイ オード 33aは、図 7のシリコン基板 3aの第 2の部分 2a上の n型化合物半導体層 17aと 活性層 18aと p型化合物半導体層 19aとに対応して 、る。図 9の第 1の保護ダイオード 34aは、シリコン基板 3aの n型半導体部分 7aと p型シリコン半導体層 9aとの間の pn接 合に対応し、発光ダイオード 33aに対して逆方向並列に接続されている。図 9の第 2 の保護ダイオード 35aは、図 7の p型シリコン半導体層 9aとバッファ層 16aとの間の pn 接合に対応し、第 1の保護ダイオード 34aに対して逆の極性を有して直列に接続され 且つ発光ダイオード 33aに対して順方向並列に接続されている。
[0051] 図 9の等価回路は、図 4の等価回路と実質的に同一であるので、図 7の実施例 2に よっても図 1の実施例 1と同様な効果を得ることができる。即ち、実施例 2は次の利点 を有する。
(1) 化合物半導体領域 4aをェピタキシャル成長で形成する時に自然発生的に生じ る p型シリコン半導体層 9aを使用して第 1及び第 2の保護ダイオード 43a、 35aを構成 するので、過電圧保護手段を有する半導体発光装置のコストを低減することができる
(2) 化合物半導体領域 4aの一方の主面 42側に第 1及び第 2の電極 5a、 6aの両方 が配置されて 、るので、外部回路に対する電気的接続が容易になる。
(3) 第 2の電極 6aの下に第 1及び第 2の保護ダイオード 34a、 35aのための n型半導 体部分 7aと p型シリコン半導体層 9aと n型バッファ層 16aと n型化合物半導体層 17aと が配置されているので、平面的に見て第 1及び第 2の保護ダイオード 34a、 35aのた めの特別なスペースが不要になり、半導体発光装置の小型化が可能になる。
実施例 3
[0052] 図 10に示す実施例 3の半導体発光装置は、変形されたシリコン基板 3bを有する他 は図 7と実質的に同一に形成されている。図 10のシリコン基板 3bは、 n型半導体部 分 7bの他に主半導体領域 4aのェピタキシャル成長時に自発発生的に生じた p型シリ コン半導体層 9bを有する。この p型シリコン半導体層 9bは図 7の p型シリコン半導体層 9aと実質的に同一のものである。しかし、図 10の p型シリコン半導体層 9bは、環状溝 力 成る第 3の切欠き部 13bを有し、この第 3の切欠き部 13bによって第 1の部分 9bl と第 2の部分 9b2とに分割されている。更に詳細には、主半導体領域 4aの一方の主 面 42から他方の主面 43に至るように第 1の切欠き部 21bが形成され、この第 1の切 欠き部 21bの底面に第 3の切欠き部 13bが環状に形成されている。従って、第 1の切 欠き部 21bの底面に p型シリコン半導体層 9bが露出し、第 3の切欠き部 13bの底面に シリコン基板 3bの n型半導体部分 7bが露出している。
[0053] 絶縁膜 22bは第 1の切欠き部 21b及び第 3の切欠き部 13bの壁面を覆っている。第 1の電極 5bは光透過性導電膜 20aにォーミック接触していると共に p型シリコン半導 体層 9bの第 1の部分 9blにォーミック接触している。図 10の第 2の電極 6aは図 7と同 様に n型化合物半導体層 17aにォーミック接触して 、る。
[0054] 図 10の実施例 3の半導体発光装置は、 p型シリコン半導体層 9bの第 1の部分 9bl が生じるように第 3の切欠き部 13bを形成する点を除いて図 7の実施例 2の半導体発 光装置と同様な方法で製造される。
[0055] 図 11は図 10の実施例 3の半導体発光装置の等価回路を示す。この図 11の第 1及 び第 2の端子 31b、 32bは図 10の第 1及び第 2の電極 5b、 6aに対し、発光ダイオード 33aは図 10の n型化合物半導体層 16aと活性層 17aと p型化合物半導体層 19aとに 対応し、第 1の保護ダイオード 34aは図 10の n型半導体部分 7bと p型シリコン半導体 層 9bの第 2の部分 9b2との間の pn接合に対応し、第 2の保護ダイオード 35aは p型シ リコン半導体層 9bの第 2の部分 9b2と n型バッファ層 16aとの間の pn接合に対応し、 新たに追加された第 3の保護ダイオード 36は、 p型シリコン半導体層 9bの第 1の部分 9blと n型半導体部分 7bとの間の pn接合に対応する。実施例 3で追加された第 3の 保護ダイオード 36は、第 1及び第 2の保護ダイオード 34a、 35aに対して直列に接続 され且つ第 2の保護ダイオード 35aと同一の方向性を有する。従って、第 2及び第 3の 保護ダイオード 35a、 36の組み合せの逆方向の降伏電圧は、図 5の特性線 Bと同様
2 に発光ダイオード 33aの降伏電圧よりも低く設定されている。第 1の保護ダイオード 34 aの降伏電圧は図 5の特性線 Bと同様に発光ダイオード 33aの導通開始電圧（立上り
1
電圧)よりも高く設定されて!ヽる。
[0056] 図 10の実施例 10の半導体発光装置は、図 7の実施例 2と同様な効果を有する他 に、追加された第 3の保護ダイオード 36の分だけ逆方向耐圧を高くすることができる という効果を有する。 実施例 4
[0057] 図 12に示す実施例 4の半導体発光装置は、第 1の電極 5cとシリコン基板 3aの n型 半導体部分 7aとの間にショットキーノリアダイオードを構成するための金属層 50を有 する点を除いて図 7と同一に構成されている。ショットキー電極としての金属層 50は、 第 3の切欠き部 13aの中に形成され、シリコン基板 3aの n型半導体部分 7aにショットキ 一接触している。なお、ショットキー金属層 50は絶縁膜 22aによって p型シリコン半導 体層 9a及び主半導体領域 4aから電気的に分離されている。第 1の電極 5cは、光透 過性導電膜 20aにォーミック接触し、且つショットキー金属層 50にもォーミック接触し ている。なお、第 1の電極 5cをショットキー金属層 50と同一材料で形成こともできる。
[0058] 図 12の半導体発光装置は、ショットキー金属層 50を形成する工程を除いて図 7の 実施例 2と同一の方法で形成される。
[0059] 図 13は図 12の実施例 4の半導体発光装置の等価回路を示す。図 13の第 1及び第 2の端子 31c、 32cは図 12の第 1及び第 2の電極 5c、 6aに対応し、発光ダイオード 33 aは n型化合物半導体層 16aと活性層 18aと p型化合物半導体層 19aとに対応し、第 1 の保護ダイオード 34aは n型半導体部分 7aと p型シリコン半導体層 9aとの間の pn接合 に対応し、第 2の保護ダイオード 35aは p型シリコン半導体層 9aと n型バッファ層 16aと の間の pn接合に対応し、追加された第 3の保護ダイオード 36aは金属層 50と n型半 導体層 7aとの間のショットキーバリアに対応する。図 13のショットキーバリアダイォー ドから成る第 3の保護ダイオード 36aは図 11の第 3の保護ダイオード 36と同様に第 1 及び第 2の保護ダイオード 34a、 35aに対して直列に接続され且つ第 2の保護ダイォ ード 35aと同一の方向性を有する。従って、図 12の実施例 4によっても図 10の実施 例 3と同一の効果を得ることができる。
実施例 5
[0060] 図 14に示す実施例 5の半導体発光装置は、変形されたシリコン基板 3bを有し、こ の他は図 7と実質的に同一に構成されている。図 14のシリコン基板 3bは、図 1の実施 例 1のシリコン基板 3と同様に p型半導体部分 7bの他に n型シリコン半導体層 8a及び p型シリコン半導体層 9aを有する。図 1では n型シリコン半導体層 8がシリコン基板 3の 一方の主面 11の一部のみ力もの選択拡散によって形成されている力 図 14の n型シ リコン半導体層 8aはシリコン基板 3bの一方の主面 11の全体力 の拡散によって形成 されている。図 14の p型シリコン半導体層 9aは図 1の p型シリコン半導体層 9と同様に 主半導体領域 4aのェピタキシャル成長時に自然発生的に生じたものである。
[0061] 図 14のシリコン基板 3bに形成された第 3の切欠き部 13bは p型半導体部分 7bを露 出させるように形成され、第 1の切欠き部 21aに連続している。第 1の電極 5dは光透 過性導電膜 20aにォーミック接触していると共にシリコン基板 3bの p型半導体部分 7b にォーミック接触している。絶縁膜 22bは第 1の切欠き部 21a及び第 3の切欠き部 13b の壁面を覆っている。
[0062] 図 14の半導体発光装置を製造する時には、まず、 p型シリコン基板の一方の主面 に n型不純物を注入 (インプラント）し且つ拡散して図 5 (A)に示す n型シリコン半導体 層 8^を形成する。次に、 p型半導体部分 7 と n型シリコン半導体層 8^とから成るシ リコン基板 3 の一方の主面上に図 2 (B)及び図 8 (B)と同様に主半導体領域 4'をェ ピタキシャル成長によって形成する。このェピタキシャル成長時に n型バッファ層 W 及び n型化合物半導体層 17'の 3族元素がシリコン基板 3b こ熱拡散して p型シリコ ン半導体層 9a'が得られる。 p型シリコン半導体層 9a'の深さは n型シリコン半導体層 8aの深さよりも浅いので、 p型シリコン半導体層 9a'と p型半導体部分 7bとの間に n型 シリコン半導体層 8a'が残存する。
[0063] 次に、図 15 (B)の主半導体領域 4aの第 1の部分と第 2の部分とを除去することによ つて図 15(C)に示す第 1及び第 2の切欠き部 21a、 40を形成し、また、シリコン基板 3b の一部を除去することによって第 3の切欠き部 13bを形成する。次に、図 14の絶縁膜 22b、 41、第 1及び第 2の電極 5d、 6aを形成して半導体発光装置を完成させる。
[0064] 図 16は図 14の半導体発光装置の等価回路を示す。図 16の第 1及び第 2の端子 3 ld、 32dは図 14の第 1及び第 2の電極 5d、 6aに対応し、発光ダイオード 33aは n型化 合物半導体層 17aと活性層 18aと p型化合物半導体層 19aとに対応し、第 1の保護ダ ィオード 34はシリコン基板 3bの p型半導体部分 7bと n型シリコン半導体層 8aとの間の pn接合に対応し、第 2の保護ダイオード 35は n型シリコン半導体層 8aと p型シリコン 半導体層 9aとの間の pn接合に対応し、第 3の保護ダイオード 36bは p型シリコン半導 体層 9aと n型バッファ層 16aとの間の pn接合に対応している。第 3の保護ダイオード 3 6bは第 1及び第 2の保護ダイオード 34, 35に対して直列に接続され且つ第 1の保護 ダイオード 34と同一の方向性を有する。従って、第 1の保護ダイオード 34と第 3の保 護ダイオード 36bとの組み合せによって所望の逆方向耐圧が得られる。
[0065] 図 16の等価回路は図 11及び図 13の等価回路と本質的に同一である。従って、図 14の実施例によっても図 11及び図 13の実施例と同様な効果を得ることができる。
[0066] 本発明は上述の実施例に限定されるものではなぐ例えば次の変形が可能なもの である。
(1) 図 1、図 10、図 12及び図 14の実施例 1、 3、 4、 5の主半導体領域 4、 4aにおけ る n型バッファ層 16、 16a、及び n型化合物半導体層 17, 17aを p型バッファ層及び p 型化合物半導体層に変え、 p型化合物半導体層 19, 19aを n型化合物半導体層に 変えることができる。
(2) 図 1の実施例において、第 2の電極 6をシリコン基板 3の一方の主面 11に配置 することができる。
(3) 主半導体領域 4又は 4aに、周知の電流分散用化合物半導体層及びォーミック コンタ外用化合物半導体層を設けることができる。
(4) 光透過性導電膜 20又は 20aを省いて第 1の電極 5、 5a、 5c又は 5dを p型化合 物半導体層 19又は 19aに直接に接続することができる。また、光透過性導電膜 20の 代わりに網目状又は格子状の導電膜を p型化合物半導体層 19又は 19aの上に配置 することができる。
(5) 第 1の切欠き部 21又は 21aを主半導体領域 4又は 4aの一方の主面 42の中に 孔状に形成しな 、で、主半導体領域 4又は 4aの側面に溝状に形成することができる
(6) 主半導体領域 4又は 4aは窒化物半導体力 成ることが望ましいが、これ以外の 別の化合物半導体で形成することもできる。

Claims

請求の範囲
[1] 一方及び他方の主面を有し、且つ前記一方の主面の第 1の部分から所定の深さに 形成された n型シリコン半導体層と前記 n型シリコン半導体層を囲む p型半導体部分 とを含んでいるシリコン基板を用意する工程と、
前記シリコン基板の前記一方の主面上に 3族元素を含んでいる第 1導電型化合物 半導体をェピタキシャル成長させて第 1導電型化合物半導体層を形成し且つ前記第 1導電型化合物半導体層の上に第 2導電型化合物半導体をェピタキシャル成長させ て第 2導電型化合物半導体層を形成して主半導体領域を得ると同時に前記第 1導 電型化合物半導体層の 3族元素を前記シリコン基板の前記一方の主面から前記シリ コン基板の中に前記 n型シリコン半導体層よりも浅く熱拡散させて p型シリコン半導体 層を得る工程と、
前記主半導体領域の一部を除去し、前記シリコン基板の前記一方の主面の前記第 1 の部分を露出させる工程と、
前記シリコン基板の前記一方の主面の前記第 1の部分に溝を形成し、前記 p型シリ コン半導体層を、前記 n型シリコン半導体層の上に配置された第 1の部分と前記第 1 の部分力も電気的に分離された第 2の部分とに分割すると共に、前記 p型シリコン半 導体層の前記第 1の部分と前記 n型シリコン半導体層との間の pn接合の端、及び前 記シリコン基板の p型半導体部分と前記 n型シリコン半導体層との間の pn接合の端を 前記溝に露出させる工程と、
前記シリコン基板の前記一方の主面の第 2の部分の上に残存した前記主半導体領 域の前記第 2導電型化合物半導体層と前記 p型シリコン半導体層の前記第 1の部分 とに接続された第 1の電極を形成する工程と、
前記シリコン基板の前記 p型半導体部分に接続された第 2の電極を形成する工程と を有して!/、ることを特徴とする半導体発光装置の製造方法。
[2] 一方及び他方の主面を有する n型シリコン基板を用意する工程と、
前記シリコン基板の前記一方の主面上に 3族元素を含んでいる n型化合物半導体 をェピタキシャル成長させて n型化合物半導体層を形成し且つ前記 n型化合物半導 体層の上に p型化合物半導体をェピタキシャル成長させて p型化合物半導体層を形 成して主半導体領域を得ると同時に前記 n型化合物半導体層の 3族元素を前記シリ コン基板の前記一方の主面力 所定の深さに熱拡散させて P型シリコン半導体層を 得る工程と、
前記主半導体領域の一部及び前記 P型シリコン半導体層の一部を除去して前記シ リコン基板の前記 P型シリコン半導体層に隣接している n型半導体部分を露出させる 工程と、
前記 P型化合物半導体層の一部を除去して前記 n型化合物半導体層の一部を露 出させる工程と、
前記 P型化合物半導体素層と前記シリコン基板の n型半導体部分とに接続された 第 1の電極を形成する工程と、
前記 n型化合物半導体層に接続された第 2の電極を形成する工程と
を備えて!/、ることを特徴とする半導体発光装置の製造方法。
一方及び他方の主面を有する n型シリコン基板を用意する工程と、
前記シリコン基板の前記一方の主面上に 3族元素を含んでいる第 1導電型化合物 半導体をェピタキシャル成長させて第 1導電型化合物半導体層を形成し且つ前記第 1導電型化合物半導体層の上に第 2導電型化合物半導体をェピタキシャル成長させ て第 2導電型化合物半導体層を形成して主半導体領域を得ると同時に前記第 1導 電型化合物半導体層の 3族元素を前記シリコン基板の前記一方の主面から所定の 深さに拡散させて P型シリコン半導体層を得る工程と、
前記主半導体領域の一部を除去して前記 P型シリコン半導体層の一部を露出させ る工程と、
前記シリコン基板の前記 p型シリコン半導体層に溝を形成し、前記 p型シリコン半導体 層を、露出表面を有する第 1の部分と前記第 1の部分力 電気的に分離され且つ前 記第 1導電型化合物半導体層に隣接している第 2の部分とに分割する工程と、 前記第 2導電型化合物半導体層の一部を除去して前記第 1導電型化合物半導体 層の一部を露出させる工程と、
前記第 2導電型化合物半導体層と前記 p型シリコン半導体層の前記第 1の部分とに 接続された第 1の電極を形成する工程と、 前記第 1導電型化合物半導体層に接続された第 2の電極を形成する工程と を備えて!/、ることを特徴とする半導体発発光装置の製造方法。
[4] 一方及び他方の主面を有する n型シリコン基板を用意する工程と、
前記シリコン基板の前記一方の主面上に 3族元素を含んでいる第 1導電型化合物 半導体層をェピタキシャル成長させて第 1導電型化合物半導体層を形成し且つ前記 第 1導電型化合物半導体層の上に第 2導電型化合物半導体をェピタキシャル成長さ せて第 2導電型化合物半導体層を形成して主半導体領域を得ると同時に前記第 1 導電型化合物半導体層の 3族元素を前記シリコン基板の前記一方の主面から所定 の深さに拡散させて P型シリコン半導体層を得る工程と、
前記主半導体領域の一部及び前記 P型シリコン半導体層の一部を除去して前記シ リコン基板の n型半導体部分を露出させる工程と、
前記第 2導電型化合物半導体層の一部を除去して前記第 1導電型化合物半導体 層の一部を露出させる工程と、
前記シリコン基板の前記露出した n型半導体部分にショットキー接触する金属層を 設ける工程と、
前記第 2導電型化合物半導体層と前記金属層とに接続された第 1の電極を形成す る工程と、
前記第 1導電型化合物半導体層に接続された第 2の電極を形成する工程と を備えて!/、ることを特徴とする半導体発光装置の製造方法。
[5] 一方及び他方の主面を有し、且つ前記一方の主面から所定の深さに形成された n 型シリコン半導体層と前記 n型シリコン半導体層に隣接する p型半導体部分とを含ん でいるシリコン基板を用意する工程と、
前記シリコン基板の前記一方の主面上に 3族元素を含んでいる第 1導電型化合物 半導体をェピタキシャル成長させて第 1導電型化合物半導体層を形成し且つ前記第 1導電型化合物半導体層の上に第 2導電型化合物半導体をェピタキシャル成長させ て第 2導電型化合物半導体層を形成して主半導体領域を得ると同時に前記第 1導 電型化合物半導体層の 3族元素を前記シリコン基板の前記一方の主面から前記 n型 シリコン半導体層よりも浅い深さに拡散させて p型シリコン半導体層を得る工程と、 前記主半導体領域の一部及び前記 p型シリコン半導体層の一部及び前記 n型シリ コン半導体層の一部を除去して前記シリコン基板の p型半導体部分を露出させるェ 程と、
前記第 2導電型化合物半導体層の一部を除去して前記第 1導電型化合物半導体 層の一部を露出させる工程と、
前記第 2導電型化合物半導体層と前記シリコン基板の p型半導体部分とに接続さ れた第 1の電極を形成する工程と、
前記第 1導電型化合物半導体層に接続された第 2の電極を形所成する工程と を備えて!/、ることを特徴とする半導体発光装置の製造方法。
[6] 前記主半導体領域を形成する工程に、更に、前記第 1導電型化合物半導体層又 は n型化合物半導体層と前記第 2導電型化合物半導体層又は p型化合物半導体層 との間に活性層を形成することが含まれていることを特徴とする請求項 1乃至 5のい ずれかに記載の半導体発光装置の製造方法。
[7] 一方及び他方の主面を有し、且つ前記一方の主面の所定部分に第 1の深さを有す るように形成された n型シリコン半導体層と前記 n型シリコン半導体層を囲む p型半導 体部分とを含んでいるシリコン基板と、
前記シリコン基板の前記一方の主面上にェピタキシャル成長によって形成されたも のであり且つ 3族元素を含んでいる第 1導電型化合物半導体層と前記第 1導電型化 合物半導体層の上にェピタキシャル成長によって形成された第 2導電型化合物半導 体層とを有している主半導体領域と、
前記シリコン基板の前記一方の主面の前記所定部分を露出させるように前記主半導 体領域に形成された切欠き部と、
前記主半導体領域のェピタキシャル成長中における前記第 1導電型化合物半導 体層の 3族元素の熱拡散によって前記シリコン基板の中に形成されたものであり、且 つ前記シリコン基板の前記一方の主面力 の深さが前記第 1の深さよりも浅い第 2の 深さである P型シリコン半導体層と、
前記 P型シリコン半導体層を前記 n型シリコン半導体層の上に配置された第 1の部分 と前記第 1の部分力 電気的に分離された第 2の部分とに分割するように前記 p型シ リコン半導体層に形成された溝と、
前記第 2導電型化合物半導体層と前記 p型シリコン半導体層の前記第 1の部分とに 接続された第 1の電極と、
前記シリコン基板の前記 p型半導体部分に接続された第 2の電極と
を備え、前記 p型シリコン半導体層の前記第 1の部分と前記 n型シリコン半導体層とに よって第 1の保護ダイオードが形成され、前記シリコン基板の前記 n型シリコン半導体 層と前記 P型半導体部分とによって第 2の保護ダイオードが形成されていることを特 徴とする半導体発光装置。
[8] 一方及び他方の主面を有する n型シリコン基板と、
前記シリコン基板の前記一方の主面上にェピタキシャル成長によって形成されたも のであり且つ 3族元素を含んでいる n型化合物半導体層と前記 n型化合物半導体層 の上にェピタキシャル成長によって形成された p型化合物半導体層とを有している主 半導体領域と、
前記シリコン基板の前記一方の主面の一部を露出させるように前記主半導体領域に 形成された第 1の切欠き部と、
前記 n型化合物半導体層の一部を露出させるために前記 p型化合物半導体層に形 成された第 2の切欠き部と、
前記主半導体領域のェピタキシャル成長中における前記 n型化合物半導体層の 3 族元素の熱拡散によって前記シリコン基板の前記一方の主面から所定の深さに前記 シリコン基板の中に形成された p型シリコン半導体層と、
前記シリコン基板の n型半導体部分の一部を露出させるように前記 p型シリコン半導 体層に形成され且つ前記第 1の切欠き部に連続して 、る第 3の切欠き部と、 前記 P型化合物半導体層に接続されていると共に前記第 1及び第 3の切欠き部を 介して前記シリコン基板の n型半導体部分に接続されている第 1の電極と、
前記第 2の切欠き部を介して前記 n型化合物半導体層に接続されて!、る第 2の電 極と
を備えていることを特徴とする半導体発光装置。
[9] 一方及び他方の主面を有する n型シリコン基板と、 前記シリコン基板の前記一方の主面上にェピタキシャル成長によって形成されたも のであり且つ 3族元素を含んでいる第 1導電型化合物半導体層と前記第 1導電型化 合物半導体層の上にェピタキシャル成長によって形成された第 2導電型化合物半導 体層とを有している主半導体領域と、
前記シリコン基板の前記一方の主面を露出させるように前記主半導体領域 に形成 された第 1の切欠き部と、
前記第 1導電型化合物半導体層の一部を露出させるように前記第 2導電型化合物半 導体層に形成された第 2の切欠き部と、
前記主半導体領域のェピタキシャル成長中における前記第 1導電型化合物半導 体層の 3族元素の熱拡散によって前記シリコン基板の前記一方の主面から所定の深 さに前記シリコン基板の中に形成されたものであり且つ前記第 1の切欠き部に露出し ている第 1の部分と前記第 1導電型化合物半導体層に隣接している第 2の部分とを 有している p型シリコン半導体層と、
前記 P型シリコン半導体層の前記第 1の部分と前記第 2の部分とを分離するように前 記 p型シリコン半導体層に形成された溝と、
前記第 2導電型化合物半導体層に接続されていると共に前記第 1の切欠き部を介し て前記 P型シリコン半導体層の前記第 1の部分に接続されている第 1の電極と、 前記第 2の切欠き部を介して前記第 1導電型化合物半導体層に接続されている第 2の電極と
を備えていることを特徴とする半導体発光装置。
一方及び他方の主面を有する n型シリコン基板と、
前記シリコン基板の前記一方の主面上にェピタキシャル成長によって形成されたも のであり且つ 3族元素を含んでいる第 1導電型化合物半導体層と前記第 1導電型化 合物半導体層の上にェピタキシャル成長によって形成された第 2導電型化合物半導 体層とを有している主半導体領域と、
前記シリコン基板の前記一方の主面の一部を露出させるように前記主半導体領域に 形成された第 1の切欠き部と、
前記第 1導電型化合物半導体層の一部を露出させるように前記第 2導電型化合物半 導体層に形成された第 2の切欠き部と、
前記主半導体領域のェピタキシャル成長中における前記第 1導電型化合物半導 体層の 3族元素の熱拡散によって前記シリコン基板の前記一方の主面から所定の深 さに前記シリコン基板の中に形成された p型シリコン半導体層と、
前記シリコン基板の n型半導体部分の一部を露出させるように前記 p型シリコン半導 体層に形成され且つ前記第 1の切欠き部に連続して 、る第 3の切欠き部と、 前記第 3の切欠き部に露出している前記シリコン基板の前記 n型半導体部分の一 部にショットキー接触して 、る金属層と、
前記第 2導電型化合物半導体層に接続されていると共に前記第 1の切欠き部を介し て前記金属層に接続されて!ヽる第 1の電極と、
前記第 2の切欠き部を介して前記第 1導電型化合物半導体層に接続されている第 2の電極と
を備えていることを特徴とする半導体発光装置。
一方及び他方の主面を有し、且つ前記一方の主面から第 1の深さに形成された n 型シリコン半導体層と前記 n型シリコン半導体層に隣接する p型半導体部分とを含ん でいるシリコン基板と、
前記シリコン基板の前記一方の主面上にェピタキシャル成長によって形成されたも のであり且つ 3族元素を含んでいる第 1導電型化合物半導体層と前記第 1導電型化 合物半導体層の上にェピタキシャル成長によって形成された第 2導電型化合物半導 体層とを有している主半導体領域と、
前記シリコン基板の前記一方の主面の一部を露出させるように前記主半導体領域に 形成された第 1の切欠き部と、
前記第 1導電型化合物半導体層の一部を露出させるように第 2導電型化合物半導体 層に形成された前記第 2の切欠き部と、
前記主半導体領域のェピタキシャル成長中における前記第 1導電型化合物半導 体層の 3族元素の熱拡散によって前記シリコン基板の前記一方の主面から前記第 1 の深さよりも浅い第 2の深さに前記シリコン基板の中に形成された p型シリコン半導体 層と、 前記シリコン基板の P型半導体部分の一部を露出させように前記 P型シリコン半導体 層及び前記 n型シリコン半導体層に形成され且つ前記第 1の切欠き部に連続してい る第 3の切欠き部と、
前記第 2導電型化合物半導体層に接続されていると共に前記第 1及び第 3の切欠 き部を介して前記シリコン基板の P型半導体部分に接続されている第 1の電極と、 前記第 2の切欠き部を介して前記第 1導電型化合物半導体層に接続されている第 2の電極と
を備えていることを特徴とする半導体発光装置。
前記主半導体領域は、更に、前記第 1導電型化合物半導体層又は n型化合物半 導体層と前記第 2導電型化合物半導体層又は p型化合物半導体層との間に配置さ れた活性層を有して 、ることを特徴とする請求項 7乃至 11の 、ずれかに記載の半導 体発光装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270719A (zh) * 2011-08-26 2011-12-07 环科电子有限公司 白光led外延结构及其生产工艺

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004005269B4 (de) * 2003-11-28 2005-09-29 Osram Opto Semiconductors Gmbh Lichtemittierendes Halbleiterbauelement mit einer Schutzdiode
DE102007022947B4 (de) 2007-04-26 2022-05-05 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterkörper und Verfahren zur Herstellung eines solchen
DE102008022942A1 (de) 2008-05-09 2009-11-12 Osram Opto Semiconductors Gmbh Strahlungsemittierender Halbleiterchip
US8471288B2 (en) * 2009-09-15 2013-06-25 Toyoda Gosei Co., Ltd. Group III nitride semiconductor light-emitting device including an auxiliary electrode in contact with a back surface of an n-type layer
DE102009053064A1 (de) * 2009-11-13 2011-05-19 Osram Opto Semiconductors Gmbh Dünnfilm-Halbleiterbauelement mit Schutzdiodenstruktur und Verfahren zur Herstellung eines Dünnfilm-Halbleiterbauelements
KR101039896B1 (ko) * 2009-12-03 2011-06-09 엘지이노텍 주식회사 발광소자 및 그 제조방법
KR101055768B1 (ko) * 2009-12-14 2011-08-11 서울옵토디바이스주식회사 전극패드들을 갖는 발광 다이오드
DE102010027679A1 (de) 2010-07-20 2012-01-26 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement
US9620670B2 (en) * 2010-09-02 2017-04-11 Micron Technology, Inc. Solid state lighting dies with quantum emitters and associated methods of manufacturing
CN102130144B (zh) * 2010-09-28 2013-02-13 映瑞光电科技(上海)有限公司 白色led芯片及其形成方法
DE102011011378A1 (de) * 2011-02-16 2012-08-16 Osram Opto Semiconductors Gmbh Trägersubstrat und Verfahren zur Herstellung von Halbleiterchips
JP5772213B2 (ja) * 2011-05-20 2015-09-02 サンケン電気株式会社 発光素子
KR101813934B1 (ko) * 2011-06-02 2018-01-30 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
US9490239B2 (en) 2011-08-31 2016-11-08 Micron Technology, Inc. Solid state transducers with state detection, and associated systems and methods
US8809897B2 (en) 2011-08-31 2014-08-19 Micron Technology, Inc. Solid state transducer devices, including devices having integrated electrostatic discharge protection, and associated systems and methods
CN102810609B (zh) * 2012-08-16 2015-01-21 厦门市三安光电科技有限公司 一种紫外半导体发光器件及其制造方法
EP2755245A3 (en) * 2013-01-14 2016-05-04 LG Innotek Co., Ltd. Light emitting device
EP2976785A4 (en) * 2013-03-21 2017-01-18 Bourns, Inc. Transient voltage suppressor, design and process
US9099861B2 (en) * 2013-05-23 2015-08-04 Inpaq Technology Co., Ltd. Over-voltage protection device and method for preparing the same
KR102100936B1 (ko) * 2013-07-10 2020-04-16 서울바이오시스 주식회사 정전방전 보호 기능을 갖는 발광 다이오드 칩
DE102014102029A1 (de) * 2014-02-18 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
DE102015111485A1 (de) 2015-07-15 2017-01-19 Osram Opto Semiconductors Gmbh Optoelektronisches Halbleiterbauelement
DE102015111487A1 (de) * 2015-07-15 2017-01-19 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Halbleiterchips und optoelektronischer Halbleiterchip

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10200159A (ja) * 1997-01-10 1998-07-31 Rohm Co Ltd 半導体発光素子
JPH11507182A (ja) * 1996-03-28 1999-06-22 シーメンス アクチエンゲゼルシヤフト 半導体集積回路
JP2000004047A (ja) * 1998-06-16 2000-01-07 Toshiba Corp 半導体発光装置及びその製造方法
WO2005029588A1 (ja) * 2003-09-24 2005-03-31 Sanken Electric Co., Ltd. 窒化物系半導体素子及びその製造方法
US20050168899A1 (en) * 2004-02-02 2005-08-04 Sanken Electric Co., Ltd. Light-emitting semiconductor device with a built-in overvoltage protector

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6657256B2 (en) * 2001-05-22 2003-12-02 General Semiconductor, Inc. Trench DMOS transistor having a zener diode for protection from electro-static discharge

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11507182A (ja) * 1996-03-28 1999-06-22 シーメンス アクチエンゲゼルシヤフト 半導体集積回路
JPH10200159A (ja) * 1997-01-10 1998-07-31 Rohm Co Ltd 半導体発光素子
JP2000004047A (ja) * 1998-06-16 2000-01-07 Toshiba Corp 半導体発光装置及びその製造方法
WO2005029588A1 (ja) * 2003-09-24 2005-03-31 Sanken Electric Co., Ltd. 窒化物系半導体素子及びその製造方法
US20050168899A1 (en) * 2004-02-02 2005-08-04 Sanken Electric Co., Ltd. Light-emitting semiconductor device with a built-in overvoltage protector

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
CALLEJA E. ET AL.: "Effect of Ga/Si interdiffusion on optical and transport properties of GaN layers grown on Si(111) by molecular-beam epitaxy", PHYSICAL REVIEW B, vol. 58, no. 3, 1998, pages 1550 - 1559, XP003016043 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270719A (zh) * 2011-08-26 2011-12-07 环科电子有限公司 白光led外延结构及其生产工艺

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