KR101813934B1 - 발광 소자 및 발광 소자 패키지 - Google Patents

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Abstract

발광 소자는 기판, 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 도전형 질화물 반도체층과 제1 도전형 질화물 반도체층을 포함하고 상기 제1 도전형 질화물 반도체층과 상기 제2 도전형 질화물 반도체층이 pn 접합하는 터널 접합층, 상기 제1 도전형 반도체층에 오믹 접촉하는 제1 도전형 제1 전극, 및 상기 터널 접합층의 제1 도전형 질화물 반도체층에 오믹 접촉하는 제1 도전형 제2 전극을 포함한다.

Description

발광 소자 및 발광 소자 패키지{A LIGHT EMITTING DEVICE AND A LIGHT EMITTING DEVCIE PACKAGE}
본 발명은 발광 소자 및 발광 소자 패키지에 관한 것이다.
일반적으로, 발광 다이오드(Light Emitting Diode : 이하, 'LED'라 칭함)는 전자와 홀의 재결합이라는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시켜 신호를 보내고 받는데 사용되는 반도체 소자이다.
일반적으로 LED는 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화기기, 광통신 등에 사용되며, 그 종류는 IRED(Infrared Emitting Diode)와 VLED(Visible Light Emitting Diode)로 나누어진다.
LED에 있어서, 발광되는 광의 주파수(혹은 파장)는 반도체 재료의 밴드 갭(band gap)에 관한 함수로서, 작은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 낮은 에너지와 긴 파장의 광자가 발생되고, 넓은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 짧은 파장의 광자가 발생된다. 따라서, 발광하고자 하는 빛의 종류에 따라서 소자의 반도체 재료가 선택된다.
실시 예는 반사도 및 광 추출 효율을 향상시킨 발광 소자 및 발광 소자 패키지를 제공한다.
실시 예에 따른 발광 소자는 기판, 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 도전형 질화물 반도체층과 제1 도전형 질화물 반도체층을 포함하며, 상기 제1 도전형 질화물 반도체층과 상기 제2 도전형 질화물 반도체층이 pn 접합하는 터널 접합층, 상기 제1 도전형 반도체층에 오믹 접촉하는 제1 도전형 제1 전극, 및 상기 터널 접합층의 제1 도전형 질화물 반도체층에 오믹 접촉하는 제1 도전형 제2 전극을 포함한다. 상기 활성층은 250nm ~ 340nm의 파장을 갖는 광을 방출할 수 있다.
상기 제1 도전형 제1 전극 및 상기 제2 도전형 제2 전극은 Al, Al/Ti, 또는 Al 합금을 포함하는 반사 전극일 수 있다.
상기 제1 도전형 질화물 반도체층은 복수의 제1 도전형 클래드층을 포함하며, 상기 복수의 제1 도전형 클래드층은 도펀트의 농도 및/또는 조성이 다를 수 있다.
상기 제2 도전형 질화물 반도체층은 복수의 제2 도전형 클래드층을 포함하며, 상기 복수의 제2 도전형 클래드층은 도펀트의 농도 및/또는 조성이 다를 수 있다.
상기 제1 도전형 제2 전극은 상기 제1 도전형 질화물 반도체층을 관통하여 상기 제2 도전형 질화물 반도체층과 쇼트키 접촉할 수 있다.
상기 제1 도전형 제2 전극은 상기 제1 도전형 질화물 반도체층의 상면 및 상기 제1 도전형 질화물 반도체층의 관통된 부분과 오믹 접촉하는 오믹 접촉부, 및 상기 제2 도전형 질화물 반도체층과 쇼트키 접촉하는 쇼트키 접촉부를 포함할 수 있다.
상기 터널 접합층은 상기 제2 도전형 질화물 반도체층을 노출하는 적어도 하나의 홀을 포함하며, 상기 제1 도전형 제2 전극은 상기 적어도 하나의 홀의 측면 및 밑면 상에 배치되며, 노출되는 상기 제2 도전형 질화물 반도체층과 쇼트키 접촉할 수 있다.
상기 터널 접합층은 상기 제2 도전형 질화물 반도체층을 노출하는 적어도 하나의 홀을 포함하며, 상기 발광 소자는 상기 적어도 하나의 홀 내에 채워지는 투광성 절연층을 더 포함하며, 상기 제1 도전형 제2 전극은 상기 제1 도전형 질화물 반도체층 및 상기 투광성 절연층 상에 배치될 수 있다.
상기 홀의 밑면과 상기 활성층 사이에는 적어도 하나의 제2 도전형 클래드층이 위치할 수 있다.
실시 예에 따른 발광 소자 패키지는 서브 마운트, 실시 예에 따른 발광 소자, 상기 서브 마운트의 상면에 배치되는 제1 금속층과 제2 금속층, 상기 제1 금속층과 상기 발광 소자의 상기 제1 도전형 제1 전극을 전기적으로 연결하는 제1 범프부, 및 상기 제2 금속층과 상기 발광 소자의 상기 제1 도전형 제2 전극을 전기적으로 연결하는 제2 범프부를 포함한다.
실시 예는 반사도 및 광 추출 효율을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 2는 제2 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 3은 제3 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 4는 제4 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 5는 빛의 파장에 따른 알루미늄, 금, 및 은의 반사율을 나타낸다.
도 6은 제5 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 7은 제6 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 8은 실시 예에 따른 발광 소자 패키지의 단면도를 나타낸다.
도 9는 일반적인 플립칩용 DUV 발광 소자를 나타낸다.
도 10은 실시 예에 따른 조명 장치의 분해 사시도이다.
도 11a는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 11b는 도 11a에 도시된 표시 장치의 광원 부분의 단면도이다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자, 발광 소자 패키지, 조명 장치, 및 표시 장치를 설명한다.
도 1은 제1 실시 예에 따른 발광 소자(100)의 단면도를 나타낸다. 도 1을 참조하면, 발광 소자(100)는 기판(110), 버퍼층(112), 제1 도전형 반도체층(115), 활성층(120), 및 터널 접합층(tunnel junction layer, 125), 제1 도전형 제1 전극(152), 및 제1 도전형 제2 전극(154)을 포함한다.
기판(110)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(110)의 상면에는 요철 패턴이 형성될 수 있다.
버퍼층(112)은 기판(110)과 제1 도전형 반도체층(115) 사이에 배치된다. 버퍼층(112)은 기판(110)과 제1 도전형 반도체층(115) 사이의 격자 상수 및 열 팽창 계수의 차이에 기인하는 스트레스(stress)를 완화하여 제1 도전형 반도체층(115) 및 그 상부에 배치되는 활성층(120), 및 터널 접합층(125)에 크랙(crack)이 발생하는 방지할 수 있다.
제1 도전형 반도체층(115)은 버퍼층(112)과 활성층(120) 사이에 배치된다. 제1 도전형 반도체층(115)은 질화물계 반도체층일 수 있다. 제1 도전형 반도체층(115)은 n형 도펀트(예: Si, Ge, Sn 등)가 도핑된 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체층일 수 있다. 예컨대, 제1 도전형 반도체층(115)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중에서 선택될 수 있으며, n형 도펀트(예: Si, Ge, Sn 등)가 도핑될 수 있다.
활성층(120)은 제1 도전형 반도체층(115) 상에 배치되며, 3족-5족 원소의 화합물 반도체 재료일 수 있으며, 양자선(Quantum wire) 구조, 양자점(Quantum dot) 구조, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW : Multi Quantum Well) 중 적어도 하나의 구조를 포함하는 형태일 수 있다.
활성층(120)이 양자우물구조로 형성된 경우 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다. 우물층은 장벽층의 에너지 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
도 1에 도시된 활성층(120)은 250nm ~ 340nm의 파장을 갖는 광(DUV; Deep Ultra Violit)을 방출한다.
터널 접합층(125)은 제2 도전형 질화물 반도체층(130) 및 제1 도전형 질화물 반도체층(140)을 포함하며, 제2 도전형 질화물 반도체층(130)과 제1 도전형 질화물 반도체층(140)은 PN 접합된 구조를 갖는다.
제2 도전형 질화물 반도체층(130)은 p형 도펀트(예: Mg, Zn,Ca,Sr,Ba 등)가 도핑된 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다.
예컨대, 제2 도전형 질화물 반도체층(130)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중에서 선택될 수 있으며, p형 도펀트(예: Mg, Zn,Ca,Sr,Ba 등)가 도핑될 수 있다.
제2 도전형 질화물 반도체층(130)은 단일 또는 복수의 층일 수 있다. 제2 도전형 질화물 반도체층(130)은 복수의 제2 도전형 클래드층들(132,134,136)을 포함할 수 있다. 그리고 복수의 제2 도전형 클래드층들(132,134,136)은 도펀트의 농도 및/또는 조성이 다를 수 있다.
예컨대, 제2 도전형 질화물 반도체층(130)은 p-AlGaN층(132), p-GaN층(134), 및 p+ GaN층(136)을 포함할 수 있다. 여기서 p+는 p에 비하여 도펀트 농도가 큰 것을 의미할 수 있다.
제1 도전형 질화물 반도체층(140)은 n형 도펀트(예: Si, Ge, Sn 등)가 도핑된 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있으며, 단일 또는 복수의 층일 수 있다. 제1 도전형 질화물 반도체층(140)은 복수의 제1 도전형 클래드층들(142,144)을 포함할 수 있다. 그리고 복수의 제1 도전형 클래드층들(142,144)은 도펀트의 농도 및/또는 조성이 다를 수 있다.
예컨대, 제1 도전형 질화물 반도체층(140)은 n+ GaN층(142) 및 n-GaN층(144)을 포함할 수 있다. 여기서 n+는 n에 비하여 도펀트 농도가 큰 것을 의미할 수 있다.
제1 도전형 제1 전극(152)은 제1 도전형 반도체층(115) 상에 배치될 수 있다. 예컨대, 제1 도전형 반도체층(115)의 일부 영역을 노출하도록 터널층(125), 활성층(120), 및 제1 도전형 반도체층(115)은 메사 식각(mesa etching)될 수 있으며, 제1 도전형 제1 전극(152)은 노출되는 제1 도전형 반도체층 상에 배치될 수 있다. 그리고 제1 도전형 제2 전극(154)은 터널 접합층(125) 상에 배치될 수 있다.
제1 도전형 제1 전극(152)은 제1 도전형 반도체층(115)과 오믹 접촉하고, 제1 도전형 제2 전극(154)은 터널 접합층(125)의 제1 도전형 질화물 반도체층(140)과 오믹 접촉할 수 있다.
제1 도전형 제1 전극(152) 및 제1 도전형 제2 전극(154)은 n형 질화물 반도체층와 오믹 접촉할 수 있는 반사 물질로 이루어지는 반사 전극일 수 있다. 제1 도전형 제1 전극(152) 및 제1 도전형 제2 전극(154)은 n형 질화물 반도체층과 오믹 접촉하고, p형 질화물 반도체층과는 쇼트키(schottky) 접촉을 할 수 있다.
예컨대, 제1 도전형 제1 전극(152) 및 제1 도전형 제2 전극(154)은 Al, Al/Ti, 또는 Al 합금(예컨대, Ti/Al alloy)일 수 있다. 제1 도전형 제1 전극(152) 및 제1 도전형 제2 전극(154)은 동일한 물질로 동일한 공정에서 형성할 수 있기 때문에, 전극 형성을 위한 증착 공정의 횟수를 줄일 수 있다.
제1 도전형 제1 전극(152) 및 제1 도전형 제2 전극(154)을 통하여 터널 접합층(125)에 역방향 바이어스가 인가되면, 제2 도전형 질화물 반도체층(130)의 가전자대(valence band)에 있던 전자(electron)가 제1 도전형 질화물 반도체층(140)으로 터널링(tunneling)하게 된다. 이와 같은 전자의 터널링에 기인하여 제2 도전형 질화물 반도체층(130)에는 정공(hole)이 생성되고, 생성된 정공은 역방향 바이어스에 의하여 활성층(120)으로 주입된다.
이렇게 활성층(120)은 제2 도전형 질화물 반도체층(130)으로부터 주입되는 정공과 제1 도전형 반도체층(115)으로부터 주입되는 전자를 재결합하여 광을 생성할 수 있다.
도 9는 일반적인 수평형 DUV 발광 소자(1)를 나타낸다. 도 9를 참조하면, 발광 소자(1)는 기판(10), 버퍼층(15), n형 반도체층(20), 활성층(30), p형 반도체층(40,50), 제1 전극(62), 및 제2 전극(64)을 포함한다.
일반적으로 수평형 DUV 발광 소자(1)는 p형 반도체층(45,50)과 제2 전극(64)이 오믹 접촉하고, 반사층 역할을 하는 제2 전극(64)의 재료로 Ni/Au, 또는 Ag을 사용한다.
그러나 p-GaN은 360nm이하 파장을 갖는 빛의 흡수율이 높으며, Ag 또는 Au는 360nm이하의 파장을 갖는 빛에 대한 반사율이 낮다.
도 5는 빛의 파장에 따른 알루미늄, 금, 및 은의 반사율을 나타낸다. 도 5를 참조하면, 360nm이하 파장을 갖는 빛에 대하여 Au은 반사율이 40%이하이고, Ag은 30%이하이다. 반면에 360nm이하 파장을 갖는 빛에 대하여 Al은 반사율이 90% 이상임을 알 수 있다.
그런데 알루미늄(Al)은 제1 도전형 반도체층(예컨대, n-GaN)과는 오믹 접촉이 용이하나, 제2 도전형 반도체층(예컨대, p-GaN)과는 오믹 접촉이 용이하지 않다.
제1 실시 예는 반사 전극들(152,154)의 재료로 Al 또는 Al합금을 사용하고, 오믹 접촉을 용이하도록 하기 위하여 터널 접합층(125)을 구비하여, 반사도 및 광 추출 효율을 향상시킨 DUV용 발광 소자를 구현할 수 있다.
도 2는 제2 실시 예에 따른 발광 소자(200)의 단면도를 나타낸다. 도 1에 도시된 제1 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 2를 참조하면, 발광 소자(200)는 기판(110), 버퍼층(112), 제1 도전형 반도체층(115), 활성층(120), 및 터널 접합층(125), 제1 도전형 제1 전극(152), 및 제1 도전형 제2 전극(210)을 포함한다.
터널 접합층(125)은 제2 도전형 질화물 반도체층(130) 및 제1 도전형 질화물 반도체층(140)을 포함하며, 제2 도전형 질화물 반도체층(130)과 제1 도전형 질화물 반도체층(140)은 PN 접합된 구조를 갖는다.
제1 도전형 제2 전극(210)은 제1 도전형 질화물 반도체층(140) 상에 배치되고, 일부는 제1 도전형 질화물 반도체층(140)을 관통하여 제2 도전형 질화물 반도체층(130)과 쇼트키(schottky) 접촉한다.
제1 도전형 제2 전극(210)은 오믹 접촉부(201) 및 쇼트키 접촉부(203)를 포함할 수 있다. 오믹 접촉부(201)는 제1 도전형 질화물 반도체층(140)의 상면 및 관통된 제1 도전형 질화물 반도체층(140) 부분과 오믹 접촉하는 부분이고, 쇼트키 접촉부(203)는 제1 도전형 질화물 반도체층(140)을 관통하여 제2 도전형 질화물 반도체층(130)과 쇼트키 접촉하는 부분일 수 있다. 쇼트키 접촉부(203)와 활성층(120) 사이에는 제2 도전형 질화물 반도체층(130)의 일부가 위치하여, 쇼트키 접촉부(203)와 활성층(120)은 서로 접촉하지 않는다.
쇼트키 접촉부(203)는 쇼트키 접촉부(203)와 활성층(203) 사이에는 적어도 하나의 제2 도전형 클래드층(예컨대, 132)이 위치할 수 있다.
터널 접합층(125)은 제2 도전형 질화물 반도체층(130)을 노출하는 적어도 하나의 홀(220)을 가질 수 있다. 그리고 제1 도전형 제2 전극(210)은 홀(220) 내에 채워지며, 노출되는 제2 도전형 질화물 반도체층(130)과 쇼트키 접촉할 수 있다.
이때 제1 도전형 제2 전극(210)과 제2 도전형 질화물 반도체층(130)이 쇼트키 접촉하는 부분으로는 전류가 흐르지 않기 때문에, 쇼트키 접촉 부분(212)은 전류의 집중을 막는 전류 차단층(Current Blocking Layer) 역할을 할 수 있다.
제2 실시 예는 쇼트키 접촉 부분(212)에 의하여 전류 집중을 억제하여 발광 소자(200)의 발광 효율을 향상될 수 있다.
도 3은 제3 실시 예에 따른 발광 소자(300)의 단면도를 나타낸다. 도 1에 도시된 제1 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 3을 참조하면, 발광 소자(300)는 기판(110), 버퍼층(112), 제1 도전형 반도체층(115), 활성층(120), 및 터널 접합층(125), 제1 도전형 제1 전극(152), 및 제1 도전형 제2 전극(210)을 포함한다.
터널 접합층(125)은 제2 도전형 질화물 반도체층(130)을 노출하는 적어도 하나의 홀(301)을 가질 수 있다.
제1 도전형 제2 전극(310)은 제1 도전형 질화물 반도체층(140) 및 홀(301)의 측면 및 밑면 상에 배치되며, 노출되는 제2 도전형 질화물 반도체층(130)과 쇼트키 접촉할 수 있다.
제1 도전형 제2 전극(310)은 오믹 접촉부(311) 및 쇼트키 접촉부(315)를 포함한다.
오믹 접촉부(311)는 제1 도전형 질화물 반도체층(140)의 상면 및 홀(301)에 의하여 노출되는 제1 도전형 질화물 반도체층(140)의 일부와 오믹 접촉할 수 있다.
쇼트키 접촉부(315)는 홀(301)에 의하여 노출되는 제2 도전형 질화물 반도체층(140)과 쇼트키 접촉할 수 있다.
홀(301)의 밑면과 활성층(120) 사이에는 복수의 제2 도전형 클래드층들(132,134,136) 중 적어도 하나의 제2 도전형 클래드층(132)이 위치할 수 있다.
제1 도전형 제2 전극(310)과 제2 도전형 질화물 반도체층(130)이 쇼트키 접촉하는 부분(212)으로는 전류가 잘 흐르지 않기 때문에, 쇼트키 접촉 부분(212)은 전류의 집중을 막는 전류 차단층(Current Blocking Layer) 역할을 할 수 있다. 따라서 제2 실시 예는 쇼트키 접촉 부분(212)에 의하여 전류 집중을 억제하여 발광 소자(300)의 발광 효율을 향상될 수 있다.
또한 제2 실시 예 및 제3 실시 예는 홀(220, 301)이 형성되는 터널 접합층(125) 부분은 다른 부분에 비하여 두께가 얇기 때문에, 광 흡수율이 낮고, 제1 도전형 제2 전극(310)의 반사도를 향상시켜 광 추출 효율을 향상시킬 수 있다.
따라서 제2 실시 예 및 제3 실시 예는 제1 실시 예에 비하여 발광 효율 및 반사도가 향상될 수 있다.
도 4는 제4 실시 예에 따른 발광 소자(400)의 단면도를 나타낸다. 도 1에 도시된 제1 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 4를 참조하면, 발광 소자(400)는 기판(110), 버퍼층(112), 제1 도전형 반도체층(115), 활성층(120), 및 터널 접합층(125), 절연층(410), 제1 도전형 제1 전극(152), 및 제1 도전형 제2 전극(420)을 포함한다.
터널 접합층(125)은 적어도 하나의 홀(401)을 가질 수 있다. 적어도 하나의 홀(401)은 제2 도전형 질화물 반도체층(130)을 노출할 수 있다. 또는 홀(401)은 복수의 제1 도전형 클래드층들(142,144) 중 어느 하나를 노출할 수 있다.
홀(401)의 밑면과 활성층(120) 사이에는 적어도 하나의 제2 도전형 클래드층(예컨대, 132)이 위치할 수 있다. 또는 홀(401)의 밑면과 활성층(120) 사이에는 적어도 하나의 제1 도전형 클래드층 및 제2 도전형 질화물 반도체층(130)이 위치할 수 있다.
절연층(410)은 적어도 하나의 홀(401) 내에 채워진다. 절연층(410)은 투광성절연층일 수 있으며, 예컨대, SiO2, SiNx, TiO2, Ta2O3, SiON, SiCN 중 적어도 어느 하나로 형성될 수 있다.
제1 도전형 제2 전극(420)은 터널 접합층(125) 및 절연층(410) 상에 배치된다. 예컨대, 제1 도전형 제2 전극(420)은 제1 도전형 질화물 반도체층(140) 및 절연층(420)을 덮을 수 있다.
제1 도전형 제2 전극(420) 아래의 절연층(410)을 통하여 전류가 흐르지 않기 때문에, 절연층(140)은 전류의 집중을 막는 전류 차단층(Current Blocking Layer) 역할을 할 수 있다. 따라서 제4 실시 예는 절연층(410)에 의하여 전류 집중을 억제하여 발광 소자(400)의 발광 효율을 향상시킬 수 있다.
도 6은 제5 실시 예에 따른 발광 소자(500-1)의 단면도를 나타낸다. 도 6을 참조하면, 발광 소자(500-1)는 제1 도전형 제2 전극층(310), 보호층(320), 발광 구조물(340), 패시베이션층(350), 및 제1 도전형 제1 전극(360)을 포함한다.
제1 도전형 제2 전극층(310)은 발광 구조물(120-1)을 지지하고, 제1 전원(예컨대, 음(-)의 전원)을 공급한다. 제1 도전형 제2 전극층(310)은 지지층(301), 및 반사층(305)을 포함할 수 있다.
지지층(301)은 구리(Cu), 텅스텐(W), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 금속층이거나, Si, Ge, GaAs, ZnO, SiC 중 적어도 하나를 포함할 수 있다.
반사층(305)은 지지층(301) 및 발광 구조물(3240) 사이에 배치될 수 있다. 반사층(305)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
지지층(301)과 반사층(305) 사이에는 접합층(bonding layer)이 개재될 수 있다. 이때 접합층은 지지층(301)으로부터의 금속 이온의 확산을 방지하고, 지지층(301)과 반사층(305)을 접합시키는 역할을 할 수 있다. 접합층은 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
보호층(320)은 제1 도전형 제2 전극층(310)의 가장 자리 영역 상에 배치된다. 예컨대, 보호층(320)은 지지층(301)의 가장 자지 영역 상에 배치될 수 있다. 또는 다른 실시 예에서 보호층(320)은 반사층(305)의 가장 자리 영역 상에 배치될 수 있다.
보호층(320)은 단위 칩으로 구분하기 위한 발광 구조물(340)의 아이솔레이션 식각(isolation etching)시 발광 구조물(340)과 제1 도전형 제2 전극층(310) 사이의 계면이 박리되는 것을 방지하여 발광 소자(500-1)의 신뢰성이 저하되는 현상을 감소시킬 수 있다. 보호층(320)은 전기 절연성 물질, 예를 들어, ZnO, SiO2, Si3N4, TiOx(x는 양의 실수), 또는 Al2O3 등으로 형성될 수 있다.
발광 구조물(340)은 제1 도전형 제2 전극층(310) 상에 배치된다. 발광 구조물(340)의 측면은 단위 칩으로 구분하기 위한 아이솔레이션(isolation) 에칭 과정에서 경사면이 될 수 있다.
발광 구조물(340)은 제1 도전형 제2 전극층(310) 상에 순차적으로 적층되는 터널 접합층(330), 활성층(344), 및 제1 도전형 반도체층(346)을 포함한다.
터널 접합층(330)은 제1 도전형 질화물 반도체층(332) 및 제2 도전형 질화물 반도체층(334)을 포함하며, 제1 도전형 질화물 반도체층(332)과 제2 도전형 질화물 반도체층(334)은 PN 접합된 구조를 갖는다.
여기서 제1 도전형 질화물 반도체층(332)은 도 1에서 설명한 제1 도전형 질화물 반도체층(140)과 동일할 수 있으며, 제2 도전형 질화물 반도체층(334)은 도 1에서 설명한 제2 도전형 질화물 반도체층(130)과 동일할 수 있다.
따라서 도 6에는 도시되지 않았지만, 제1 도전형 질화물 반도체층(332)은 복수의 제1 도전형 클래드층들, 예컨대, n+ GaN층 및 n-GaN층을 포함할 수 있다. 그리고 제2 도전형 질화물 반도체층(334)은 복수의 제2 도전형 클래드층들, 예컨대, p-AlGaN층, p-GaN층, 및 p+ GaN층을 포함할 수 있다.
제1 도전형 제2 전극층(310)은 제1 도전형 질화물 반도체층(332)과 오믹 접촉하며, 제1 도전형 질화물 반도체층(332)을 관통하여 제2 도전형 질화물 반도체층(334)과 쇼트키(schottky) 접촉한다.
예컨대, 반사층(305)은 반사층(305)의 일부는 제1 도전형 질화물 반도체층(332)을 관통하여 제2 도전형 질화물 반도체층(334)과 쇼트키 접촉할 수 있다.
제1 도전형 제2 전극층(310)은 오믹 접촉부(362) 및 쇼트키 접촉부(364)를 포함할 수 있다. 오믹 접촉부(362)는 제1 도전형 질화물 반도체층(332)의 일면 및 관통된 제1 도전형 질화물 반도체층(332) 부분과 오믹 접촉하는 부분일 수 있다. 그리고 쇼트키 접촉부(364)는 제1 도전형 질화물 반도체층(332)을 관통하여 제2 도전형 질화물 반도체층(334)과 쇼트키 접촉하는 부분일 수 있다.
쇼트키 접촉부(364)와 활성층(344) 사이에는 제2 도전형 질화물 반도체층(334)가 위치하여, 쇼트키 접촉부(364)와 활성층(344)은 서로 접촉하지 않는다. 즉 쇼트키 접촉부(364)와 활성층(344) 사이에는 적어도 하나의 제2 도전형 클래드층이 위치할 수 있다. 쇼트키 접촉부(364)는 제1 도전형 제1 전극(360)과 제1 방향으로 오버랩될 수 있다. 여기세 제1 방향은 제1 도전형 제2 전극층(310)으로부터 발광 구조물(340)로 향하는 방향일 수 있다.
제1 도전형 제2 전극층(310)과 제2 도전형 질화물 반도체층(334)이 쇼트키 접촉하는 부분으로는 전류가 흐르지 않기 때문에, 쇼트키 접촉부(364)는 전류의 집중을 막는 전류 차단층(Current Blocking Layer) 역할을 할 수 있다. 제5 실시 예는 쇼트키 접촉부(364)에 의하여 전류 집중을 억제하여 발광 소자(500)의 발광 효율을 향상될 수 있다.
패시베이션층(350)은 발광 구조물(340)을 전기적으로 보호하기 위하여 발광 구조물(340)의 측면을 감싼다. 패시베이션층(350)은 보호층(320)과 접촉할 수 있다. 패시베이션층(350)은 전기 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있다.
활성층(334), 및 제1 도전형 반도체층(346)은 도 1에서 상술한 바와 동일할 수 있다. 제1 도전형 반도체층(346)은 광 추출 효율을 향상시키기 위하여 표면에 거칠기(roughness, 370)를 가질 수 있다.
도 7은 제6 실시 예에 따른 발광 소자(500-2)의 단면도를 나타낸다. 도 6에 도시된 제5 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 7을 참조하면, 발광 소자(500-2)는 제1 도전형 제2 전극층(310-1), 보호층(320), 절연층(430), 발광 구조물(340), 패시베이션층(350), 및 제1 도전형 제1 전극(360)을 포함한다.
제1 도전형 제2 전극층(310-1)은 지지층(301) 및 반사층(305-1)을 포함하며, 제1 도전형 질화물 반도체층(332)과 오믹 접촉한다. 예컨대, 반사층(305-1)은 제1 도전형 질화물 반도체층(332)과 오믹 접촉한다.
터널 접합층(330)은 적어도 하나의 홀(405)을 가질 수 있다. 적어도 하나의 홀(405)은 제2 도전형 질화물 반도체층(334)을 노출할 수 있다. 또는 홀(405)은 복수의 제1 도전형 클래드층들 중 어느 하나를 노출할 수 있다.
홀(405)과 활성층(344) 사이에는 적어도 하나의 제2 도전형 클래드층이 위치할 수 있다. 또는 홀(405)과 활성층(344) 사이에는 적어도 하나의 제1 도전형 클래드층 및 제2 도전형 질화물 반도체층이 위치할 수 있다.
절연층(430)은 적어도 하나의 홀(420) 내에 채워진다. 절연층(420)은 투광성절연층일 수 있으며, 예컨대, SiO2, SiNx, TiO2, Ta2O3, SiON, SiCN 중 적어도 어느 하나로 형성될 수 있다.
절연층(430)은 제1 도전형 제2 전극층(310-1)과 제2 도전형 질화물 반도체층(334) 사이에 위치하며, 절연층(140)을 통하여 전류가 흐르지 않기 때문에 절연층(430)은 전류의 집중을 막는 전류 차단층(Current Blocking Layer) 역할을 할 수 있다. 따라서 제6 실시 예는 절연층(430)에 의하여 전류 집중을 억제하여 발광 소자(500-2)의 발광 효율을 향상시킬 수 있다.
도 8은 실시 예에 따른 발광 소자 패키지(600)의 단면도를 나타낸다. 도 1에 도시된 제1 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 8을 참조하면, 발광 소자 패키지(600)는 서브 마운트(submount, 610), 발광 소자(501), 제1 금속층(222), 제2 금속층(224), 제1 범프부(230), 및 제2 범프부(240)를 포함한다.
서브 마운트(610)는 발광 소자(501)를 실장한다. 서브 마운트(610)는 패키지 몸체(package body) 또는 인쇄 회로 기판(Printed Circuit Board) 등으로 구현될 수 있으며, 발광 소자(501)가 플립 칩 본딩(flip chip bonding)될 수 있는 다양한 형태일 수 있다.
발광 소자(501)는 서브 마운트(610) 상에 배치되고, 제1 범프부(230) 및 제2 범프부(240)에 의하여 서브 마운트(610)와 전기적으로 연결된다.
도 8에 도시된 발광 소자(501)는 제1 실시 예를 나타내지만, 이에 한정되는 것은 아니며, 발광 소자(501)는 제2 내지 제4 실시 예에 따른 발광 소자(100 내지 400)일 수 있다. 도 8에는 도 1에 도시된 발광 소자를 뒤집어 도시한다.
서브 마운트(610)는 제1 도전형 제1 전극(152) 및 제1 도전형 제2 전극(154) 아래에 배치된다. 즉 제1 도전형 제1 전극(152)과 제1 도전형 제2 전극(154)은 서브 마운트와 마주보도록 배치될 수 있다.
서브 마운트(610)는 폴리프탈아미드(PolyPhthal Amide, PPA), 액정 고분자(Liquid Crystal Polymer, LCP), 폴리아미드9T(PolyAmide9T, PA9T), 등과 같은 수지, 금속, 감광성 유리(photo sensitive glass), 사파이어, 세라믹, 인쇄회로기판(Printed Circuit Board) 등을 포함할 수 있다. 그러나 실시 예에 따른 서브 마운트(610)가 이러한 물질로 한정되는 것은 아니다.
제1 금속층(222) 및 제2 금속층(224)은 서브 마운트(610) 상면에 서로 전기적으로 분리되도록 배치된다. 여기서 서브 마운트(610)의 상면은 발광 소자(501)에 대향하는 면일 수 있다.
제1 금속층(222)과 제1 도전형 제1 전극(152)은 서로 수직 방향으로 정렬되고, 제2 금속층(224)과 제1 도전형 제2 전극(154)은 서로 수직 방향으로 정렬될 수 있다. 여기서 수직 방향은 서브 마운트(610)로부터 발광 소자(501)로 향하는 방향일 수 있다.
제1 범프부(230) 및 제2 범프부(240)는 서브 마운트(610) 상에 서로 전기적으로 분리되어 배치된다.
제1 범프부(230)는 제1 도전형 제1 전극(152)과 제1 금속층(222) 사이에 배치되고, 제1 도전형 제1 전극(152)과 제1 금속층(222)을 전기적으로 연결한다.
제2 범프부(240)는 제1 도전형 제2 전극(154, 210, 310, 또는 420)과 제2 금속층(224) 사이에 배치되고, 제1 도전형 제2 전극(154, 210, 310, 또는 420)과 제2 금속층(224)을 전기적으로 연결한다.
제1 범프부(230)는 제1 확산 방지 접착층(232), 제1 범퍼(bumper, 236), 및 제2 확산 방지 접착층(234)을 포함한다. 제1 범퍼(236)는 제1 도전형 전극(152)과 제1 금속층(222) 사이에 배치되며, 제1 도전형 전극(152)과 제1 금속층(222)을 전기적으로 연결할 수 있다.
제1 확산 방지 접착층(232)은 제1 도전형 제1 전극(152)과 제1 범퍼(236) 사이에 배치되고, 제1 도전형 제1 전극(152)과 제1 범퍼(236)를 접합시킨다. 제1 확산 방지 접착층(232)은 제1 범퍼(236)와 제1 도전형 제1 전극(152) 사이의 접착력을 향상시키고, 제1 범퍼(236)에 포함된 이온이 제1 도전형 제1 전극(152)을 통하여 제1 도전형 반도체층(115)으로 침투 또는 확산하는 것을 방지한다.
제2 확산 방지 접착층(234)은 제1 범퍼(236)와 제1 금속층(222) 사이에 배치되고, 제1 범퍼(236)와 제1 금속층(222)을 접합시킨다. 제2 확산 방지 접착층(234)은 제1 범퍼(236)와 제1 금속층(222) 사이의 접착력을 향상시키고, 제1 범퍼(236)에 포함된 이온이 제1 금속층(222)을 통하여 서브 마운트(610)로 침투 또는 확산하는 것을 방지하는 한다.
제2 범프부(240)는 제3 확산 방지 접착층(242), 제2 범퍼(246), 및 제4 확산 방지 접착층(244)을 포함한다. 제2 범퍼(246)는 제1 도전형 제2 전극(154)과 제2 금속층(224) 사이에 배치되며, 제1 도전형 제2 전극(154)과 제2 금속층(224)을 전기적으로 연결한다.
제3 확산 방지 접착층(242)은 제1 도전형 제2 전극(154)과 제2 범퍼(246) 사이에 배치되고, 제1 도전형 제2 전극(154)과 제2 범퍼(246)를 접합시킨다. 제3 확산 방지 접착층(242)은 제2 범퍼(246)와 제1 도전형 제2 전극(154) 사이의 접착력을 향상시키고, 제2 범퍼(246)에 포함된 이온이 제1 도전형 제2 전극(154)을 통하여 터널 접합층(125)으로 침투 또는 확산하는 것을 방지한다.
제4 확산 방지 접착층(244)은 제2 범퍼(246)와 제2 금속층(224) 사이에 배치되고, 제2 범퍼(246)와 제2 금속층(224)을 접합시킨다. 제4 확산 방지 접착층(244)은 제2 범퍼(246)와 제2 금속층(224) 사이의 접착력을 향상시키고, 제2 범퍼(246)에 포함된 이온이 제2 금속층(224)을 통하여 서브 마운트(610)로 침투 또는 확산하는 것을 방지한다.
제1 내지 제4 확산 방지 접착층(232,234,242,244)은 Pt, Ti, W/Ti, Au 중 적어도 하나 또는 이들의 합금일 수 있다. 제1 및 제2 범프(236,246)는 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 및 주석(Sn) 중 적어도 하나를 포함할 수 있다.
발광 소자 패키지(600)는 DUV에 대한 반사도가 큰 Al 또는 Al합금을 사용하는 제1 도전형 제1 전극(152) 및 제1 도전형 제2 전극(154)을 구비한다. 그리고 제1 도전형 제1 전극(152) 및 제1 도전형 제2 전극(154)과 오믹 접촉을 용이하도록 하기 위하여 PN 접합을 갖는 터널 접합층(125)을 구비한다. 따라서 발광 소자 패키지(600)는 250nm ~ 340nm의 파장을 갖는 광에 대하여 반사도를 향상시켜, 발광 소자 패키지의 광 추출 효율을 향상시킬 수 있다.
도 8에 도시된 실시 예에 따른 발광 소자 패키지(600)는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 10은 실시 예에 따른 조명 장치의 분해 사시도이다.
도 10을 참조하면, 조명 장치는 광을 투사하는 광원(750)과 광원(750)이 내장되는 하우징(700)과 광원(750)의 열을 방출하는 방열부(740) 및 광원(750)과 방열부(740)를 하우징(700)에 결합하는 홀더(760)를 포함한다.
하우징(700)은 전기 소켓(미도시)에 결합되는 소켓 결합부(710)와, 소켓 결합부(710)와 연결되고 광원(750)이 내장되는 몸체부(730)를 포함한다. 몸체부(730)에는 하나의 공기 유동구(720)가 관통하여 형성될 수 있다.
하우징(700)의 몸체부(730) 상에 복수 개의 공기 유동구(720)가 구비되며, 공기 유동구(720)는 하나이거나, 복수 개일 수 있다. 공기 유동구(720)는 몸체부(730)에 방사상으로 배치되거나 다양한 형태로 배치될 수 있다.
광원(750)은 기판(754) 상에 구비되는 복수 개의 발광 소자 패키지(752)를 포함한다. 기판(754)은 하우징(700)의 개구부에 삽입될 수 있는 형상일 수 있으며, 후술하는 바와 같이 방열부(740)로 열을 전달하기 위하여 열전도율이 높은 물질로 이루어질 수 있다. 복수 개의 발광 소자 패키지는 상술한 실시 예들 중 어느 하나일 수 있다.
광원(750)의 하부에는 홀더(760)가 구비되며, 홀더(760)는 프레임 및 다른 공기 유동구를 포함할 수 있다. 또한, 도시되지는 않았으나 광원(750)의 하부에는 광학 부재가 구비되어 광원(750)의 발광 소자 패키지(752)에서 투사되는 빛을 확산, 산란 또는 수렴시킬 수 있다.
도 11a는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타내고, 도 11b는 도 11a에 도시된 표시 장치의 광원 부분의 단면도이다.
도 11a 및 도 11b를 참조하면, 표시 장치는 백라이트 유닛 및 액정 표시 패널(860), 탑 커버(Top cover, 870), 및 고정부재(850)를 포함한다.
백라이트 유닛은 바텀 커버(Bottom cover, 810)와, 바텀 커버(810)의 내부의 일측에 마련되는 발광 모듈(880)과, 바텀 커버(810)의 전면에 배치되는 반사판(820)과, 반사판(820)의 전방에 배치되며 발광 모듈(880)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(830)과, 도광판(30)의 전방에 배치되는 광학 부재(840)를 포함한다. 액정 표시 장치(860)는 광학 부재(840)의 전방에 배치되며, 탑 커버(870)는 액정 표시 패널(860)의 전방에 마련되며, 고정 부재(850)는 바텀 커버(810)와 탑 커버(870) 사이에 배치되어 바텀 커버(810)와 탑 커버(870)를 함께 고정시킨다.
도광판(830)은 발광 모듈(880)에서 방출되는 광이 면광원 형태로 출사되도록 안내하는 역할을 하고, 도광판(830)의 후방에 배치되는 반사판(820)은 발광 모듈(880)에서 방출된 광이 도광판(830)방향으로 반사되도록 하여 광 효율을 높이는 역할을 한다. 다만, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 도광판(830)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다. 여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
도광판(830)은 발광 모듈(880)에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(830)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
광학 부재(840)가 도광판(830)의 상부에 구비되어 도광판(830)에서 출사되는 빛을 소정 각도로 확산시킨다. 광학 부재(840)는 도광판(830)에 의해 인도된 빛을 액정 표시 패널(860) 방향으로 균일하게 조사되도록 하다. 광학 부재(840)로는 확산 시트, 프리즘 시트 또는 보호 시트 등의 광학 시트가 선택적으로 적층되거나, 마이크로 렌즈 어레이를 사용할 수도 있다. 이때, 복수 개의 광학 시트를 사용할 수도 있으며, 광학 시트는 아크릴 수지, 폴리우레탄 수지 또는 실리콘 수지 등과 같은 투명 수지로 이루어질 수 있다. 그리고, 상술한 프리즘 시트 내에 형광 시트가 포함될 수도 있음은 상술한 바와 동일하다.
광학 부재(840)의 전면에는 액정 표시 패널(860)이 구비될 수 있다. 여기서, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있음은 당연하다. 바텀 커버(810) 상에는 반사판(820)이 놓이게 되고, 반사판(820)의 위에는 도광판(830)이 놓이게 된다. 그리하여 반사판(820)은 방열부재(미도시)와 직접 접촉될 수도 있다. 발광 모듈(880)은 발광 소자 패키지(882) 및 인쇄회로기판(881)을 포함한다. 발광 소자 패키지(882)는 인쇄회로기판(881) 상에 실장된다. 여기서 발광 소자 패키지(881)은 도 8에서 설명한 실시 예일 수 있다.
인쇄회로기판(881)은 브라켓(812) 상에 접합될 수 있다. 여기서, 브라켓(812)은 발광 소자 패키지(882)의 고정 외에 열방출을 위하여 열전도율이 높은 물질로 이루어질 있고, 도시되지는 않았으나, 브라켓(812)과 발광 소자 패키지(882) 사이에는 열 패드가 구비되어 열 전달을 용이하게 할 수 있다. 그리고, 브라켓(812)는 도시된 바와 같이 'ㄴ'자 타입으로 구비되어, 가로부(812a)는 바텀 커버(810)에 의하여 지지되고, 세로부(812b)는 인쇄회로기판(881)을 고정할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 112: 버퍼층
120: 활성층 125: 터널 접합층
130: 제2 도전형 질화물 반도체층 132 내지 136: 제2 도전형 클래드층
140: 제1 도전형 질화물 반도체층 142 내지 144: 제1 도전형 클래드층
152: 제1 도전형 제1 전극 154,210,310,420: 제1 도전형 제2 전극
201: 오믹 접촉부 203: 쇼트키 접촉부
220, 301: 홀 230: 제1 범프부
232,234,242,244: 확산 방지 접착층 236,246: 범프
240: 제2 범프부 601: 서브 마운트.

Claims (10)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 제1 질화물 반도체층, 및 상기 제1 질화물 반도체층 상에 배치되는 제2 질화물 반도체층을 포함하고, 상기 제2 질화물 반도체층과 상기 제1 질화물 반도체층은 pn 접합하는 접합층;
    상기 제1 도전형 반도체층에 접촉하는 제1 전극; 및
    상기 제2 질화물 반도체층을 관통하는 제2 전극을 포함하며,
    상기 제2 전극은,
    상기 제2 질화물 반도체층의 상면 및 상기 제2 질화물 반도체층의 관통된 부분과 오믹 접촉하는 오믹 접촉부; 및
    상기 제1 질화물 반도체층과 쇼트키 접촉하는 쇼트키 접촉부를 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 활성층은 250nm ~ 340nm의 파장을 갖는 광을 방출하는 발광 소자.
  3. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극은 Al, Al과 Ti, 또는 Al 합금을 포함하는 반사 전극인 발광 소자.
  4. 제1항에 있어서,
    상기 제2 질화물 반도체층은 복수의 제1 도전형 클래드층들을 포함하며, 상기 복수의 제1 도전형 클래드층들은 도펀트의 농도 및/또는 조성이 다른 발광 소자.
  5. 제4항에 있어서,
    상기 제1 질화물 반도체층은 복수의 제2 도전형 클래드층들을 포함하며, 상기 복수의 제2 도전형 클래드층들은 도펀트의 농도 및/또는 조성이 다른 발광 소자.
  6. 제1항에 있어서,
    상기 접합층은 상기 제1 질화물 반도체층을 노출하는 적어도 하나의 홀을 포함하며,
    상기 제2 전극은 상기 적어도 하나의 홀의 측면 및 밑면 상에 배치되며, 노출되는 상기 제1 질화물 반도체층과 쇼트키 접촉하는 발광 소자.
  7. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 제1 질화물 반도체층, 및 상기 제1 질화물 반도체층 상에 배치되는 제2 질화물 반도체층을 포함하고, 상기 제2 질화물 반도체층과 상기 제1 질화물 반도체층은 pn 접합하고, 상기 제1 질화물 반도체층을 노출하는 적어도 하나의 홀을 갖는 접합층;
    상기 제1 도전형 반도체층에 접촉하는 제1 전극;
    상기 적어도 하나의 홀 내에 채워지는 절연층; 및
    상기 제2 질화물 반도체층 및 상기 절연층 상에 배치되고, 상기 접합층의 제2 질화물 반도체층에 오믹 접촉하는 제2 전극을 포함하는 발광 소자.
  8. 제7항에 있어서, 상기 절연층은,
    투광성이고, SiO2, SiNx, TiO2, Ta2O3, SiON, SiCN 중 적어도 어느 하나로 형성되는 발광 소자.
  9. 제7항에 있어서,
    상기 적어도 하나의 홀의 밑면과 상기 활성층 사이에는 적어도 하나의 제2 도전형 클래드층이 위치하는 발광 소자.
  10. 서브 마운트;
    상기 서브 마운트 상에 배치되는 제1 금속층 및 제2 금속층;
    상기 서브 마운트 상에 배치되는 청구항 제1항 내지 제9항 중 어느 한 항에 기재된 발광 소자;
    상기 발광 소자와 상기 제1 금속층을 연결하는 제1 범프부; 및
    상기 발광 소자와 상기 제2 금속층을 연결하는 제2 범프부를 포함하는 발광 소자 패키지.
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