KR101827974B1 - 발광 소자 - Google Patents
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Abstract
실시 예는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물, 상기 제2 반도체층 상에 배치되는 그래핀층, 및 상기 그래핀층 상에 배치되는 전극층을 포함한다.
Description
본 발명은 발광 소자 및 발광 소자 패키지에 관한 것이다.
일반적으로, 발광 다이오드(Light Emitting Diode : 이하, 'LED'라 칭함)는 전자와 홀의 재결합이라는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시켜 신호를 보내고 받는데 사용되는 반도체 소자이다.
LED에 있어서, 발광되는 광의 주파수(혹은 파장)는 반도체 재료의 밴드 갭(band gap)에 관한 함수로서, 작은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 낮은 에너지와 긴 파장의 광자가 발생되고, 넓은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 짧은 파장의 광자가 발생된다. 따라서, 발광하고자 하는 빛의 종류에 따라서 소자의 반도체 재료가 선택된다.
LED 고휘도를 구현하기 위해서 광추출 효율을 높이는게 중요하다. 광 추출 효율을 높이기 위하여 플립칩(flip-chip) 구조, 표면 요철 형성(surface texturing), 요철이 형성된 사파이어 기판(patterned sapphire substrate: PSS), 광결정 (photonic crystal) 기술, 및 반사 방지막 (anti-reflection layer) 구조 등을 이용한 다양한 방법들이 연구되고 있다.
일반적으로 발광 소자는 빛을 발생하는 반도체층인 발광 구조물과, 전원이 공급되는 제1 전극과 제2 전극과, 전류 분산을 목적으로 하는 전류 차단층과, 발광 구조물과 오믹 접촉하는 오믹층과, 광추출 효율을 향상시키기 위한 ITO(Indium Tin Oxide)층을 포함할 수 있다. 이러한 일반적인 발광 소자의 구조에 대해서는 공개번호 10-2011-0093480에 개시되어 있다.
실시 예는 발광 효율 및 광추출 효율을 향상시킬 수 있는 발광 소자를 제공한다.
실시 예에 따른 발광 소자는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물, 상기 제2 반도체층 상에 배치되는 그래핀층, 및 상기 그래핀층 상에 배치되는 전극층을 포함한다.
상기 그래핀층은 적어도 하나의 그래핀 단일층을 포함할 수 있다. 상기 그래핀층의 두께는 1nm이하일 수 있다. 상기 전극층은 상기 그래핀층을 관통하여 상기 제2 반도체층과 접촉할 수 있다.
상기 발광 소자는 상기 제2 반도체층 상에 배치되는 보조 전극을 더 포함하며, 상기 그래핀층은 상기 보조 전극의 측면과 상면 상에 배치될 수 있다.
상기 보조 전극은 상기 전극층과 수직 방향으로 적어도 일부가 오버랩될 수 있다.
상기 발광 소자는 상기 제2 반도체층 내에 배치되며, 상면이 상기 제2 반도체층으로부터 노출되는 보조 전극을 더 포함하며, 상기 그래핀층은 상기 제2 반도체층과 상기 보조 전극의 상면 상에 배치될 수 있다.
상기 제2 반도체층은 홈을 가지며, 상기 보조 전극은 상기 홈 내에 배치되고, 상기 그래핀층은 상기 제2 반도체층과 상기 보조 전극 상에 배치될 수 있다.
상기 발광 소자는 상기 제2 반도체층과 상기 그래핀층 사이에 배치되고, 상기 전극층과 수직 방향으로 적어도 일부가 오버랩되는 전류 차단층을 더 포함할 수 있다.
또는 상기 발광 소자는 상기 제2 반도체층과 상기 보조 전극 사이에 배치되며, 적어도 일 부분이 상기 보조 전극 및 상기 전극층과 수직 방향으로 오버랩되는 전류 차단층을 더 포함할 수 있다. 상기 전류 차단층의 상면은 상기 보조 전극의 하면과 접촉할 수 있다.
상기 제1 반도체층은 n형 도펀트가 도핑된 반도체층이고, 상기 제2 반도체층은 p형 도펀트가 도핑된 반도체층일 수 있다. 상기 발광 소자는 상기 제1 반도체층 아래에 배치되는 기판을 더 포함할 수 있다.
또한 상기 제1 반도체층 p형 도펀트 도핑된 반도체층이고, 상기 제2 반도체층은 n형 도펀트가 도핑된 반도체층일 수 있다. 상기 발광 소자는 상기 제1 반도체층 아래에 배치되는 오믹층, 및 상기 오믹층 아래에 배치되는 반사층을 더 포함할 수 있다.
실시 예는 발광 효율 및 광추출 효율을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 2는 제2 실시 예에 따른 발광 소자의 단면도를 나타낸다
도 3은 제3 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 4는 제4 실시 예에 따른 발광 소자의 단면도를 나타낸다
도 5는 제5 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 6은 제6 실시 예에 따른 발광 소자의 단면도를 나타낸다
도 7은 제7 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 8은 제8 실시 예에 따른 발광 소자의 단면도를 나타낸다
도 9는 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 10은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다.
도 11은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 2는 제2 실시 예에 따른 발광 소자의 단면도를 나타낸다
도 3은 제3 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 4는 제4 실시 예에 따른 발광 소자의 단면도를 나타낸다
도 5는 제5 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 6은 제6 실시 예에 따른 발광 소자의 단면도를 나타낸다
도 7은 제7 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 8은 제8 실시 예에 따른 발광 소자의 단면도를 나타낸다
도 9는 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 10은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다.
도 11은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
실시 예의 설명에 있어서, 각 구성요소(element)의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성요소(element)가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성요소(element)가 상기 두 구성요소(element) 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"로 표현되는 경우 하나의 구성요소(element)를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예들을 설명한다.
도 1은 제1 실시 예에 따른 발광 소자(10)의 단면도를 나타낸다. 도 1을 참조하면, 발광 소자(10)는 기판(110), 발광 구조물(120), 그래핀층(graphene layer, 130), 전류 차단층(current blocking layer, 135), 제1 전극(142), 및 제2 전극(144)을 포함한다.
기판(110)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 또한 기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs 중 적어도 하나를 포함하는 물질일 수 있다. 이러한 기판(110)의 상면에는 요철 패턴이 형성될 수 있다.
또한 기판(110) 위에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴, 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다. 버퍼층 또는 언도프드 반도체층은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 버퍼층은 기판과의 격자 상수의 차이를 줄여주게 되며, 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
발광 구조물(120)은 빛을 발생하는 반도체층일 수 있으며, 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 포함할 수 있다. 발광 구조물(120)은 기판(110) 상에 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)이 순차로 적층된 구조일 수 있다.
제1 도전형 반도체층(122)은 반도체 화합물로 형성될 수 있다. 제1 도전형 반도체층(122)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.
예컨대, 제1 도전형 반도체층(122)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제1 도전형 반도체층(122)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, n형 도펀트(예: Si, Ge, Sn 등)가 도핑될 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 제1 도전형 반도체층(122) 및 제2 도전형 반도체층(126)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(124)은 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(124)이 양자우물구조인 경우 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다. 우물층은 장벽층의 에너지 밴드 갭보다 낮은 밴드 갭을 갖는 물질일 수 있다.
제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있다. 제2 도전형 반도체층(126)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.
예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체일 수 있다. 예를 들어 제2 도전형 반도체층(126)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나를 포함할 수 있으며, p형 도펀트(예컨대, Mg, Zn, Ca, Sr, Ba)가 도핑될 수 있다.
발광 구조물(120)는 제1 도전형 반도체층(122) 일부를 노출할 수 있다. 즉 발광 구조물(120)은 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부가 식각되어 제1 도전형 반도체층(122)의 일부를 노출할 수 있다. 식각에 의하여 노출되는 제1 도전형 반도체층(122)의 노출면은 활성층(124)의 하면보다 낮다.
그래핀층(130)은 제2 도전형 반도체층(126) 상에 배치된다. 그래핀층(130)은 적어도 하나의 그래핀 단일층을 포함하며, 복수의 그래핀 단일층이 적층된 구조일 수 있다. 그래핀층(130)의 두께는 1nm이하일 수 있다. 두께가 1nm이하에서 그래핀층(130)은 높은 광투과도를 가질 수 있다. 그래핀층(130)은 제2 도전형 반도체층(126)과 오믹 접촉(ohmic contact)할 수 있다.
전류 차단층(135)은 제2 도전형 반도체층(126)과 그래핀층(130) 사이에 배치된다. 전류 차단층(135)은 제2 전극(144)과 수직 방향으로 적어도 일부가 오버랩(overlap)될 수 있다. 여기서 수직 방향은 제1 도전형 반도체층(122)으로부터 제2 도전형 반도체층(126)으로 향하는 방향 또는 발광 구조물(120)과 수직인 방향일 수 있다.
전류 차단층(135)은 발광 구조물(120)의 특정 부분으로 전류가 집중되는 현상을 완화하여 발광 소자(10)의 발광 효율을 향상시킬 수 있다. 전류 차단층(135)은 전기 절연 물질, 또는 제2 도전형 반도체층과 쇼트키 접촉(schottky contact)을 형성하는 물질일 수 있다. 예컨대, 전류 차단층(135)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
제1 전극(142)은 노출되는 제1 도전형 반도체층(122) 상에 배치되며, 제1 전원이 공급된다. 제2 전극(144)은 그래핀층(130) 상에 배치되며, 그래핀층(130)과 접촉하고, 제2 전원이 공급된다. 제1 전극(142) 및 제2 전극(144)은 금속 물질로 형성될 수 있다. 제1 전극(142) 및 제2 전극(144)는 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다. 예컨대, 제1 전극(142) 및 제2 전극(144)은 Mg, Zn, Al, Ag, Ni,Cr,Ti,Pd,Ir, Sn, Ru, Pt, Au, Hf 중 적어도 어느 하나를 포함할 수 있다.
그래핀(graphene)은 연필심에 쓰이는 흑연을 의미하는 그래파이트(graphite)와 탄소 이중 결합을 가진 분자를 위미하는 접미사인 'ene'이 결합된 조어이며, 탄소가 육각형의 형태로 서로 연결된 벌집 모양의 2차원 평면 구조를 이루는 물질이다. 그래핀은 얇고 투명하며 화학적으로 안정성이 높은 탄소로 구성되어 있기 때문에 전기 전도성이 뛰어나다. 예컨대, 그래핀은 실리콘보다 전기 전도도가 100배 이상 높다.
실시 예는 그래핀층(130)의 전기 전도도가 높기 때문에 제2 전극(144)으로부터 제2 도전형 반도체층(126)으로 공급되는 전류의 분산(current spreading)을 향상시켜 발광 효율을 향상시킬 수 있다. 또한 실시 예는 그래핀층(130)을 1nm이하의 두께로 구현하기 때문에 발광 소자(10)의 광추출 효율을 향상시킬 수 있다.
도 1에는 도시하지 않았지만, 다른 실시 예는 그래핀층(130) 상에 배치되는 투명 전도성 산화물층을 더 포함할 수 있다. 예컨대, 투명 전도성 산화물층은 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx,RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 어느 하나일 수 있으며, 단층 또는 다층 구조일 수 있다.
도 2는 제2 실시 예에 따른 발광 소자(20)의 단면도를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 2를 참조하면, 발광 소자(20)는 기판(110), 발광 구조물(120), 그래핀층(130-1), 전류 차단층(135), 제1 전극(142), 및 제2 전극(144)을 포함한다.
그래핀층(130-1)은 제2 도전형 반도체층(126) 상에 배치되고, 제2 도전형 반도체층(126)의 일부를 노출시킨다. 제2 전극(144)은 제2 도전형 반도체층(126)의 노출되는 일부 상에 배치되며, 노출되는 제2 도전형 반도체층(126)과 오믹 접촉한다.
전류 차단층(135)은 제2 전극(144)과 제2 도전형 반도체층(126) 사이에 배치되며, 전류 차단층(135)의 적어도 일부분은 제2 도전형 반도체층(126)과 수직 방향으로 오버랩될 수 있다. 전류 차단층(135)의 상면은 제2 전극(144)의 하면과 접촉할 수 있다.
제1 실시 예에서는 제2 도전형 반도체층(126)과 제2 전극(144) 사이에 그래핀층(130)이 개재되나, 제2 실시 예에서는 제2 전극(144)이 그래핀층(130-1)을 관통하여 제2 도전형 반도체층(126)과 직접 접촉하는 점이 다르다.
제2 전극(144)이 제2 도전형 반도체층(126)과 직접 오믹 접촉하기 때문에, 제2 실시 예는 제1 실시 예와 비교할 때, 전류 주입 효율(current injection efficiency) 및 내부 양자 효율이 향상될 수 있다.
도 3은 제3 실시 예에 따른 발광 소자(30)의 단면도를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 3을 참조하면, 발광 소자(30)는 기판(110), 발광 구조물(120), 보조 전극(310), 그래핀층(130-2), 전류 차단층(135), 제1 전극(142), 및 제2 전극(144)을 포함한다.
보조 전극(310)은 제2 도전형 반도체층(126)의 일 영역 상에 배치되며, 제2 도전형 반도체층(126)과 오믹 접촉할 수 있다. 즉 보조 전극(310)은 제2 도전형 반도체층(126)과 그래핀층(130-2) 사이에 배치될 수 있다.
보조 전극(310)은 제2 도전형 반도체층(126)과 오믹 접촉하는 금속 물질, 예컨대, Mg, Zn, Al, Ag, Ni,Cr,Ti,Pd,Ir, Sn, Ru, Pt, Au, Hf 중 적어도 어느 하나를 포함하며, 단일 또는 멀티층 구조일 수 있다. 보조 전극(310)은 제2 전극(144)과 수직 방향으로 적어도 일부가 오버랩될 수 있다.
그래핀층(130-2)은 제2 도전형 반도체층(126) 및 보조 전극(310) 상에 배치된다. 그래핀층(130-2)은 제2 도전형 반도체층(126)의 다른 영역 및 보조 전극(310)을 덮을 수 있다. 예컨대, 그래핀층(130-2)은 보조 전극(310)의 측면 및 상면에 배치될 수 있다. 그래핀층(130-2)의 두께는 보조 전극(310)을 덮기에 충분하도록 90nm 이하일 수 있다.
전류 차단층(135)은 보조 전극(310)과 제2 도전형 반도체층(126) 사이에 위치하며, 적어도 일 부분이 보조 전극(310) 및 제2 전극(144)과 수직 방향으로 오버랩될 수 있다. 전류 차단층(135)의 상면은 보조 전극(310)의 하면과 접촉할 수 있다.
보조 전극(310)과 제2 도전형 반도체층(126)과의 일함수의 차이는 그래핀층(130-2)과 제2 도전형 반도체층(126)과의 일함수의 차이보다 작다. 이로 인하여 제1 실시 예에 비하여 제3 실시 예는 오믹 접촉이 향상될 수 있어 전류 주입 효율(current injection efficiency) 및 내부 양자 효율이 향상될 수 있다.
도 4는 제4 실시 예에 따른 발광 소자(40)를 나타낸다. 도 1에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 4를 참조하면, 발광 소자(40)는 기판(110), 발광 구조물(120), 보조 전극(310-1), 그래핀층(130-3), 전류 차단층(135), 제1 전극(142), 및 제2 전극(144)을 포함한다.
보조 전극(310-1)은 제2 도전형 반도체층(126) 내에 배치되며, 상면은 제2 도전형 반도체층(126)으로부터 노출된다. 보조 전극(310-1)의 측면과 하면은 제2 도전형 반도체층(126)과 오믹 접촉할 수 있다. 예컨대, 제2 도전형 반도체층(126)은 홈(410)을 가지며, 보조 전극(310-1)은 홈(410) 내에 배치될 수 있다.
그래핀층(130-3)은 제2 도전형 반도체층(126) 및 보조 전극(310-1) 상에 배치된다. 그래핀층(130-3)은 홈(410) 내에 배치되는 보조 전극(310-1)의 상면과 접촉한다. 제2 전극(144)은 그래핀층(130-3) 상에 배치된다. 전류 차단층(135)은 적어도 일부가 수직 방향으로 보조 전극(310-1)과 오버랩되도록 보조 전극(310-1) 아래에 위치할 수 있다.
보조 전극(310-1)의 측면과 하면이 모두 제2 도전형 반도체층(126)과 오믹 접촉하기 때문에 제3 실시 예와 비교할 때, 제4 실시 예는 전류 주입 효율(current injection efficiency) 및 내부 양자 효율이 향상될 수 있다.
도 5는 제5 실시 예에 따른 발광 소자(50)를 나타낸다. 발광 소자(50)는 제2 전극층(205), 보호층(240), 전류 차단층(Current Blocking Layer; 245), 발광 구조물(250), 그래핀층(260), 패시베이션층(265), 및 제1 전극(270)을 포함한다.
제2 전극층(205)은 제1 전극(270)과 함께 발광 구조물(250)에 전원을 제공한다. 제2 전극층(205)은 지지층(support, 210), 접합층(bonding layer, 215), 배리어층(barrier layer, 220), 반사층(reflective layer, 225), 및 오믹층(ohmic layer, 230)을 포함한다.
지지층(210)는 발광 구조물(250)을 지지한다. 지지층(210)은 금속 또는 반도체 물질로 형성될 수 있다. 또한 지지층(210)은 전기 전도성과 열 전도성이 높은 물질로 형성될 수 있다. 예컨대, 지지층(210)는 구리(Cu), 구리 합금(Cu alloy), 금(Au), 니켈(Ni), 몰리브덴(Mo), 및 구리-텅스텐(Cu-W) 중 적어도 하나를 포함하는 금속 물질이거나, 또는 Si, Ge, GaAs, ZnO, SiC 중 적어도 하나를 포함하는 반도체일 수 있다.
접합층(215)은 지지 부재(210)와 배리어층(220) 사이에 배치된다. 접합층(215)은 지지층(210)을 배리어층(220)에 접합하는 본딩층(bonding layer)의 역할을 한다. 접합층(215)은 금속 물질, 예를 들어, In,Sn, Ag, Nb, Pd, Ni, Au, Cu 중 적어도 하나를 포함할 수 있다. 접합층(215)은 지지층(210)을 본딩 방식으로 접합하기 위해 형성하는 것이므로 지지층(210)을 도금이나 증착 방법으로 형성하는 경우에는 접합층(215)은 생략될 수 있다.
배리어층(220)은 반사층(225), 오믹층(230), 및 보호층(240)의 아래에 배치되며, 접합층(215) 및 지지층(210)의 금속 이온이 반사층(225), 및 오믹층(230)을 통과하여 발광 구조물(250)로 확산하는 것을 방지한다. 예컨대, 배리어층(220)은 Ni, Pt, Ti,W,V, Fe, Mo 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
반사층(225)은 배리어층(220) 상에 배치된다. 반사층(225)은 발광 구조물(250)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선할 수 있다. 반사층(225)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
반사층(225)은 금속 또는 합금과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예를 들어, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 형성할 수 있다.
오믹층(230)은 반사층(225)과 발광 구조물(250) 사이에 배치된다. 예컨대, 오믹층(230)은 반사층(225)과 제2 도전형 반도체층(252) 사이에 배치될 수 있다.
오믹층(230)은 제2 도전형 반도체층(252)에 오믹 접촉(ohmic contact)되어 발광 구조물(250)에 전원이 원활히 공급되도록 할 수 있다. 투광성 전도층과 금속을 선택적으로 사용하여 오믹층(230)을 형성할 수 있다. 예컨대 오믹층(230)은 제2 도전형 반도체층(252)과 오믹 접촉하는 금속 물질, 예컨대, Ag, Ni,Cr,Ti,Pd,Ir, Sn, Ru, Pt, Au, Hf 중 적어도 어느 하나를 포함할 수 있다.
보호층(240)은 제2 전극층(205)의 가장 자리 영역 상에 배치된다. 예컨대, 보호층(240)은 오믹층(230)의 가장 자리 영역, 또는 반사층(225)의 가장 자리 영역, 또는 배리어층(220)의 가장 자리 영역, 또는 지지층(210)의 가장 자리 영역 상에 배치될 수 있다.
보호층(240)은 발광 구조물(250)과 제2 전극층(205) 사이의 계면이 박리되어 발광 소자(50)의 신뢰성이 저하되는 것을 방지할 수 있다. 보호층(240)은 오믹층(230)과 반사층(225)보다 전기 전도성이 낮은 물질, 또는 제2 도전형 반도체층(252)과 쇼트키 접촉(schottcky contact)을 형성하는 물질, 또는 전기 절연성 물질로 형성될 수 있다. 예를 들어, 보호층(240)은 ZnO, SiO2, Si3N4, TiOx(x는 양의 실수), 또는 Al2O3 등으로 형성될 수 있다. 보호층(240)은 적어도 일부가 수직 방향으로 제1 전극(270)과 오버랩될 수 있다.
전류 차단층(245)은 오믹층(230)과 발광 구조물(250) 사이에 배치된다. 전류 차단층(245)의 상면은 제2 도전형 반도체층(252)과 접촉하고, 전류 차단층(245)의 하면, 또는 하면과 측면은 오믹층(230)과 접촉할 수 있다.
전류 차단층(245)은 수직 방향으로 제1 전극(270)과 적어도 일부가 오버랩되도록 배치된다. 여기서 수직 방향은 제2 도전형 반도체층(252)로부터 제1 도전형 반도체층(256)으로 향하는 방향일 수 있다. 전류 차단층(245)은 보호층(240)과 동일한 물질로 형성될 수 있다. 전류 차단층(245)은 오믹층(230)과 제2 도전형 반도체층(252) 사이에 형성되거나, 반사층(225)과 오믹층(230) 사이에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(250)은 오믹층(230) 및 보호층(240) 상에 배치된다. 발광 구조물(250)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 될 수 있다.
발광 구조물(250)은 복수의 3족 내지 5족 원소의 화합물 반도체층들을 포함할 수 있다. 예컨대, 발광 구조물(250)은 오믹층(230) 및 보호층(240) 상에 순차적으로 적층되는 제2 도전형 반도체층(252), 활성층(254), 및 제1 도전형 반도체층(256)을 포함할 수 있다. 제2 도전형 반도체층(252), 활성층(254), 및 제1 도전형 반도체층(256)은 도 1에서 설명한 제2 도전형 반도체층(126), 활성층(124), 및 제1 도전형 반도체층(122)과 동일할 수 있으며, 이에 중복을 피하기 위하여 설명을 생략한다.
그래핀층(260)은 제1 도전형 반도체층(256) 상에 배치된다. 그래핀층(260)은 적어도 하나의 그래핀 단일층을 포함하며, 복수의 그래핀 단일층이 적층된 구조일 수 있다. 그래핀층(260)의 두께는 1nm이하일 수 있다. 두께가 1nm이하에서 그래핀층(260)은 높은 광투과도를 가질 수 있다. 그래핀층(260)은 제1 도전형 반도체층(256)과 오믹 접촉(ohmic contact)할 수 있다.
패시베이션층(265)은 발광 구조물(250)을 전기적으로 보호하기 위하여 발광 구조물(250)의 측면에 배치된다. 패시베이션층(265)은 그래핀층(260)의 상면 일부 또는 보호층(240)의 상면에도 배치될 수 있다. 패시베이션층(265)은 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있다.
제1 전극(270)은 그래핀층(260)의 상에 배치된다. 제1 전극(270)은 소정의 패턴 형상일 수 있다. 제1 도전형 반도체층(256)의 상면은 광 추출 효율을 증가시키기 위해 러프니스 패턴(미도시)이 형성될 수 있다. 또한 광 추출 효율을 증가시키기 위하여 제1 전극(270)의 상면에도 러프니스 패턴(미도시)이 형성될 수 있다.
제5 실시 예는 그래핀층(260)의 전기 전도도가 높기 때문에 제1 전극(270)으로부터 제1 도전형 반도체층(256)으로 흐르는 전류의 분산(current spreading)을 향상시킬 수 있다. 또한 제5 실시 예는 그래핀층(260)을 1nm이하의 두께로 구현하기 때문에 발광 소자(50)의 광추출 효율을 향상시킬 수 있다.
도 6은 제6 실시 예에 따른 발광 소자(60)를 나타낸다. 도 5에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 6을 참조하면, 발광 소자(60)는 제2 전극층(205), 보호층(240), 전류 차단층(245), 발광 구조물(250), 그래핀층(260-1), 패시베이션층(265), 및 제1 전극(270)을 포함한다.
그래핀층(260-1)은 제1 도전형 반도체층(256)의 일부를 노출시킨다. 제2 전극(270)은 제1 도전형 반도체층(256)의 노출되는 일부 상에 배치되며, 노출되는 제1 도전형 반도체층(256)과 오믹 접촉한다.
제6 실시 예에서는 제1 전극(270)이 그래핀층(260-1)을 관통하여 제1 도전형 반도체층(256)과 직접 접촉하기 때문에 제5 실시 예와 비교할 때, 전류 주입 효율 및 내부 양자 효율이 향상될 수 있다.
도 7은 제7 실시 예에 따른 발광 소자(70)를 나타낸다. 도 5에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 7을 참조하면, 발광 소자(70)는 제2 전극층(205), 보호층(240), 전류 차단층(245), 발광 구조물(250), 보조 전극(420), 그래핀층(260-2), 패시베이션층(265), 및 제1 전극(270)을 포함한다.
보조 전극(420)은 제1 도전형 반도체층(256)의 일 영역 상에 배치되며, 제1 도전형 반도체층(256)과 오믹 접촉할 수 있다. 보조 전극(420)은 제1 도전형 반도체층(256)과 오믹 접촉하는 금속 물질일 수 있으며, 예컨대, Mg, Zn, Al, Ag, Ni,Cr,Ti,Pd,Ir, Sn, Ru, Pt, Au, Hf 중 적어도 어느 하나를 포함하며, 단일 또는 멀티층 구조일 수 있다. 보조 전극(420)은 제1 전극(270)과 수직 방향으로 적어도 일부가 오버랩될 수 있다.
그래핀층(260-2)은 제1 도전형 반도체층(256) 및 보조 전극(420) 상에 배치된다. 그래핀층(260-2)은 제1 도전형 반도체층(256)의 다른 영역 및 보조 전극(420)을 덮을 수 있다. 예컨대, 그래핀층(260-2)은 보조 전극(420)의 측면 및 상면에 배치될 수 있다. 그래핀층(260-2)의 두께는 보조 전극(420)을 덮기에 충분하도록 90nm 이하일 수 있다.
보조 전극(420)과 제1 도전형 반도체층(256)과의 일함수의 차이는 그래핀층(260-2)과 제1 도전형 반도체층(256)과의 일함수의 차이보다 작다. 이로 인하여 제6 실시 예에 비하여 제7 실시 예는 전류 주입 효율(current injection efficiency) 및 내부 양자 효율이 향상될 수 있다.
도 8은 제8 실시 예에 따른 발광 소자(80)를 나타낸다. 도 5에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 8을 참조하면, 발광 소자(80)는 제2 전극층(205), 보호층(240), 전류 차단층(245), 발광 구조물(250), 보조 전극(420-1), 그래핀층(260-3), 패시베이션층(265), 및 제1 전극(270)을 포함한다.
보조 전극(420-1)은 제1 도전형 반도체층(256) 내에 배치되며, 상면은 제1 도전형 반도체층(256)으로부터 노출된다. 보조 전극(420-1)의 측면과 하면은 제1 도전형 반도체층(256)과 오믹 접촉할 수 있다. 예컨대, 제1 도전형 반도체층(256)은 홈(430)을 가지며, 보조 전극(420-1)은 홈(430) 내에 배치될 수 있다.
그래핀층(260-3)은 제1 도전형 반도체층(256) 및 보조 전극(420-1) 상에 배치된다. 그래핀층(260-3)은 홈(430) 내에 배치되는 보조 전극(420-1)의 상면과 접촉한다. 제1 전극(270)은 그래핀층(260-3) 상에 배치된다.
보조 전극(420-1)의 측면과 하면이 모두 제1 도전형 반도체층(256)과 오믹 접촉하기 때문에 제7 실시 예와 비교할 때, 제8 실시 예는 전류 주입 효율 및 내부 양자 효율이 향상될 수 있다.
도 9는 실시 예에 따른 발광 소자 패키지를 나타낸다. 도 9를 참조하면, 발광 소자 패키지는 패키지 몸체(510), 제1 금속층(512), 제2 금속층(514), 발광 소자(520), 제1 와이어(522), 제2 와이어(524), 반사판(530) 및 수지층(540)을 포함한다.
패키지 몸체(510)는 일측 영역에 캐비티(cavity)가 형성된 구조이다. 이때 캐비티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
제1 금속층(512) 및 제2 금속층(514)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)의 표면에 배치된다. 발광 소자(520)는 제1 와이어(522) 및 제2 와이어(524)를 통하여 제1 금속층(512) 및 제2 금속층(514)과 전기적으로 연결된다.
예컨대, 제1 와이어(522)는 도 1 내지 도 4에 도시된 발광 소자(10,20,30,40)의 제2 전극(144)과 제1 금속층(512)을 전기적으로 연결하고, 제2 와이어(524)는 제1 전극(142)과 제2 금속층(514)을 전기적으로 연결할 수 있다.
반사판(530)은 발광 소자(520)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(510)의 캐비티 측벽에 형성된다. 반사판(530)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광 소자(520)를 포위하여 발광 소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 수지층(540)은 발광 소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다.
도 9에 도시된 실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 10은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다. 도 10을 참조하면, 조명 장치는 광을 투사하는 광원(750)과 광원(750)이 내장되는 하우징(700)과 광원(750)의 열을 방출하는 방열부(740) 및 광원(750)과 방열부(740)를 하우징(700)에 결합하는 홀더(760)를 포함한다.
하우징(700)은 전기 소켓(미도시)에 결합되는 소켓 결합부(710)와, 소켓 결합부(710)와 연결되고 광원(750)이 내장되는 몸체부(730)를 포함한다. 몸체부(730)에는 하나의 공기 유동구(720)가 관통하여 형성될 수 있다.
하우징(700)의 몸체부(730) 상에 복수 개의 공기 유동구(720)가 구비되며, 공기 유동구(720)는 하나이거나, 복수 개일 수 있다. 공기 유동구(720)는 몸체부(730)에 방사상으로 배치되거나 다양한 형태로 배치될 수 있다.
광원(750)은 기판(754) 상에 구비되는 복수 개의 발광 소자 패키지(752)를 포함한다. 기판(754)은 하우징(700)의 개구부에 삽입될 수 있는 형상일 수 있으며, 후술하는 바와 같이 방열부(740)로 열을 전달하기 위하여 열전도율이 높은 물질로 이루어질 수 있다. 이때 기판(754) 상에 구비되는 발광 소자 패키지(752)는 도 9에 도시된 실시 예에 따른 발광 소자 패키지일 수 있다.
광원(750)의 하부에는 홀더(760)가 구비되며, 홀더(760)는 프레임 및 다른 공기 유동구를 포함할 수 있다. 또한, 도시되지는 않았으나 광원(750)의 하부에는 광학 부재가 구비되어 광원(750)의 발광 소자 패키지(752)에서 투사되는 빛을 확산, 산란 또는 수렴시킬 수 있다.
도 11은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 11을 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 상기 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상의 발광 소자 패키지(835)를 포함하여 이루어진다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 도 9에 도시된 실시 예에 따른 발광 소자 패키지일 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(1860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110:기판 120,250: 발광 구조물
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층 130,260: 그래핀층
135,245: 전류 차단층 142,270: 제1 전극
144,205: 제2 전극 210: 지지층
215: 접합층 220: 배리어층
225: 반사층 230: 오믹층
240: 보호층 265: 패시베이션층
510: 몸체 512: 제1 금속층
514: 제2 금속층 520: 발광 소자
522: 제1 와이어 524: 제2 와이어
530: 반사판 540: 수지층
122: 제1 도전형 반도체층 124: 활성층
126: 제2 도전형 반도체층 130,260: 그래핀층
135,245: 전류 차단층 142,270: 제1 전극
144,205: 제2 전극 210: 지지층
215: 접합층 220: 배리어층
225: 반사층 230: 오믹층
240: 보호층 265: 패시베이션층
510: 몸체 512: 제1 금속층
514: 제2 금속층 520: 발광 소자
522: 제1 와이어 524: 제2 와이어
530: 반사판 540: 수지층
Claims (15)
- 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물;
상기 제2 반도체층 상에 배치되는 보조 전극;
상기 보조 전극의 측면과 상면, 상기 제2 반도체층 상에 배치되는 그래핀층(graphene layer); 및
상기 그래핀층 상에 배치되는 전극; 을 포함하는 발광 소자. - 제1항에 있어서, 상기 그래핀층은,
적어도 하나의 그래핀 단일층을 포함하는 발광 소자. - 제1항에 있어서,
상기 그래핀층의 두께는 1nm이하인 발광 소자. - 제1항에 있어서,
상기 전극은 상기 그래핀층을 관통하여 상기 제2 반도체층과 접촉하는 발광 소자. - 삭제
- 제1항에 있어서,
상기 보조 전극은 상기 전극과 수직 방향으로 적어도 일부가 오버랩되는 발광 소자. - 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물;
상기 제2 반도체층 상에 배치되는 그래핀층(graphene layer); 및
상기 제2 반도체층 내에 배치되며, 상면이 상기 제2 반도체층으로부터 노출되는 보조 전극을 포함하며,
상기 그래핀층은 상기 제2 반도체층과 상기 보조 전극의 상면 상에 배치되는 발광 소자. - 제7항에 있어서,
상기 제2 반도체층은 홈을 가지며, 상기 보조 전극은 상기 홈 내에 배치되고, 상기 그래핀층은 상기 제2 반도체층과 상기 보조 전극 상에 배치되는 발광 소자. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 제2 반도체층과 상기 그래핀층 사이에 배치되고, 상기 전극과 수직 방향으로 적어도 일부가 오버랩되는 전류 차단층을 더 포함하는 발광 소자. - 제1항 내지 제4항, 제6항 내지 제8항 중 어느 한 항에 있어서,
상기 제2 반도체층과 상기 보조 전극 사이에 배치되며, 적어도 일 부분이 상기 보조 전극 및 상기 전극과 수직 방향으로 오버랩되는 전류 차단층을 더 포함하는 발광 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
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| JP2003243703A (ja) * | 2002-02-18 | 2003-08-29 | Sharp Corp | 半導体発光素子 |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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