KR101998764B1 - 발광 소자 - Google Patents

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Abstract

발광 소자는 제1 반도체층, 상기 제1 반도체층 내에 위치하고, Al을 포함하는 질화물 반도체를 포함하는 전위 완화층, 상기 제1 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 반도체층을 포함하며, 상기 전위 완화층은 Al의 함량비가 증가하는 제1 완화층, 및 Al의 함량비가 감소하는 제2 완화층을 포함한다.

Description

발광 소자{A LIGHT EMITTING DEVICE}
실시 예는 발광 소자에 관한 것이다.
일반적으로, 발광 다이오드(Light Emitting Diode : 이하, 'LED'라 칭함)는 전자와 홀의 재결합이라는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시켜 신호를 보내고 받는데 사용되는 반도체 소자이다.
LED에 있어서, 발광되는 광의 주파수(혹은 파장)는 반도체 재료의 밴드 갭(band gap)에 관한 함수로서, 작은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 낮은 에너지와 긴 파장의 광자가 발생되고, 넓은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 짧은 파장의 광자가 발생된다. 따라서, 발광하고자 하는 빛의 종류에 따라서 소자의 반도체 재료가 선택된다.
LED 고휘도를 구현하기 위해서 광추출 효율을 높이는게 중요하다. 광 추출 효율을 높이기 위하여 플립칩(flip-chip) 구조, 표면 요철 형성(surface texturing), 요철이 형성된 사파이어 기판(patterned sapphire substrate: PSS), 광결정 (photonic crystal) 기술, 및 반사 방지막 (anti-reflection layer) 구조 등을 이용한 다양한 방법들이 연구되고 있다.
일반적으로 발광 소자는 빛을 발생하는 반도체층인 발광 구조물과, 전원이 공급되는 제1 전극과 제2 전극과, 전류 분산을 목적으로 하는 전류 차단층과, 발광 구조물과 오믹 접촉하는 오믹층과, 광추출 효율을 향상시키기 위한 ITO(Indium Tin Oxide)층을 포함할 수 있다.
실시 예는 관통 전위 밀도를 감소시키고, 저전류 특성 및 신뢰성을 향상시킬 수 있는 발광 소자를 제공한다.
실시 예에 따른 발광 소자는 제1 반도체층; 상기 제1 반도체층 내에 위치하고, Al을 포함하는 질화물 반도체를 포함하는 전위 완화층; 상기 제1 반도체층 상에 배치되는 활성층; 및 상기 활성층 상에 배치되는 제2 반도체층을 포함하며, 상기 전위 완화층은 Al의 함량비가 증가하는 제1 완화층, 및 Al의 함량비가 감소하는 제2 완화층을 포함한다.
상기 제1 완화층 및 상기 제2 완화층 각각은 AlyGa(1-y)N(0<y<1)의 조성식을 가질 수 있다. 상기 제1 완화층의 Al의 함량비는 상기 활성층에 인접할수록 증가하고, 상기 제2 완화층의 Al의 함량비는 상기 활성층에 인접할수록 감소할 수 있다.
상기 제1 완화층의 Al의 함량비는 선형적으로 증가하고, 상기 제2 완화층의 Al의 함량비는 선형적으로 감소할 수 있다.
상기 제1 완화층과 상기 제2 완화층 사이의 경계면에서의 상기 제1 완화층의 Al의 함량비와 상기 제2 완화층의 Al의 함량비는 서로 동일하고, 최대일 수 있다.
상기 제1 완화층과 상기 제2 완화층 사이의 경계면을 기준으로 상기 제1 완화층의 Al의 함량비와 상기 제2 완화층의 Al의 함량비는 대칭적일 수 있다.
상기 제1 완화층의 Al의 함량비는 비선형적으로 증가할 수 있고, 상기 제2 완화층의 Al의 함량비는 비선형적으로 감소할 수 있다.
상기 제1 완화층은 상기 활성층에 인접할수록 상기 Al의 함량비가 증가하는 복수의 제1층들을 포함할 수 있고, 상기 제2 완화층은 상기 활성층에 인접할수록 상기 Al의 함량비가 감소하는 복수의 제2층들을 포함할 수 있다.
상기 복수의 제1층들 및 상기 복수의 제2층들은 AlyGa(1-y)N(0<y<1)의 조성식을 가질 수 있다. 상기 제1층들 및 상기 제2층들은 초격자 구조를 가질 수 있다.
상기 전위 완화층은 상기 제1 완화층과 상기 제2 완화층 사이에 위치하고, Al의 함량비가 1인 질화물로 이루어질 수 있다.
상기 전위 완화층은 인접하는 제1층들 사이 및 인접하는 제2층들 사이 각각에 배치되는 Al을 포함하지 않는 질화물 반도체층을 더 포함할 수 있다.
상기 발광 소자는 상기 제1 반도체층 아래에 배치되는 기판; 상기 제2 반도체층 상에 배치되는 전도층; 상기 제1 반도체층 상에 배치되는 제1 전극; 및 상기 전도층 상에 배치되는 제2 전극을 더 포함할 수 있다.
상기 발광 소자는 상기 제1 반도체층 상에 배치되는 제1 전극; 상기 제2 반도체층 아래에 배치되는 반사층; 상기 제2 반도체층과 상기 반사층 사이에 배치되는 오믹 영역; 및 상기 반사층 아래에 배치되는 지지층을 더 포함할 수 있다.
실시 예는 관통 전위 밀도를 감소시키고, 저전류 특성 및 신뢰성을 향상시킬 수 있다.
도 1은 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 전위 완화층의 제1 실시 예를 나타낸다.
도 3은 도 2에 도시된 전위 완화층의 Al 함량비를 나타낸다
도 4는 도 1에 도시된 전위 완화층의 제2 실시 예를 나타낸다.
도 5는 도 4에 도시된 전위 완화층의 Al 함량비를 나타낸다.
도 6은 도 1에 도시된 전위 완화층의 제3 실시 예를 나타낸다.
도 7은 도 6에 도시된 전위 완화층의 Al 함량비를 나타낸다.
도 8은 도 1에 도시된 전위 완화층의 제4 실시 예를 나타낸다.
도 9는 도 8에 도시된 전위 완화층의 Al 함량비를 나타낸다.
도 10은 도 1에 도시된 전위 완화층의 제5 실시 예를 나타낸다.
도 11은 도 10에 도시된 전위 완화층의 Al 함량비를 나타낸다.
도 12는 다른 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 13은 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 14는 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다.
도 15는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 16은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자를 설명한다.
도 1은 실시 예에 따른 발광 소자(100)의 단면도를 나타낸다.
도 1을 참조하면, 발광 소자(100)는 기판(110), 버퍼층(115), 언도프트 반도체층(undoped semiconductor layer, 120), 제1 반도체층(131), 활성층(134), 제2 반도체층(136), 전도층(140), 전위 완화층(132), 제1 전극(152), 제2 전극(154)을 포함한다.
기판(110)은 반도체 물질 성장에 적합한 물질, 또는 캐리어 웨이퍼로 형성될 수 있다. 또한 기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs 중 적어도 하나를 포함하는 물질일 수 있다. 이러한 기판(110)의 상면에는 광 추출 향상을 위하여 요철 패턴이 형성될 수 있다.
버퍼층(115)은 기판(110)과 제1 반도체층(131) 사이의 격자 상수 차이에 의한 격자 부정합을 완화하기 위하여 제1 반도체층(131)과 기판(110) 사이에 배치된다. 버퍼층(115)은 3족 원소 및 5족 원소를 포함하는 질화물 반도체일 수 있다.예컨대 버퍼층은 InAlGaN, GaN, AlN, AlGaN, InGaN 중에서 적어도 하나를 포함할 수 있다. 버퍼층(115)은 단일층 또는 다층 구조일 수 있으며, 2족 원소 또는 4족 원소가 불순물로 도핑될 수도 있다.
언도프트 반도체층(120)은 제1 반도체층(131)과 버퍼층(115) 사이에 배치되고, 도핑하지 않는 3족 및 5족 원소의 화합물 반도체, 예컨대, GaN계 반도체를 이용하여 형성될 수 있다.
제1 반도체층(131)은 언도프트 반도체층(120) 상에 배치될 수 있으며, 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.
예컨대, 제1 반도체층(131)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있으며, n형 도펀트(예: Si, Ge, Sn 등)가 도핑될 수 있다.
활성층(134)은 제1 반도체층(131) 및 제2 반도체층(136)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(134)은 제1 반도체층(131)과 제2 반도체층(136) 사이에 배치되고, 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있다.
활성층(134)은 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등일 수 있다.
활성층(134)이 양자우물구조인 경우, 활성층(134)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다. 우물층은 장벽층의 에너지 밴드 갭보다 낮은 밴드 갭을 갖는 물질일 수 있다.
제2 반도체층(136)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.
예컨대, 제2 반도체층(136)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체일 수 있으며, p형 도펀트(예컨대, Mg, Zn, Ca, Sr, Ba)가 도핑될 수 있다.
제2 반도체층(136), 활성층(134) 및 제1 반도체층(131)의 일부가 제거되어 제1 반도체층(131)의 일부가 노출될 수 있다. 제1 반도체층(131), 전위 완화층(132), 활성층(134), 및 제2 반도체층(136)은 빛을 발생하는 발광 구조물(130)을 이룰 수 있다.
전도층(140)은 제2 반도체층 상에 배치되며, 전반사를 감소시킬 뿐만 아니라, 투광성이 좋기 때문에 활성층(134)으로부터 제2 반도체층(136)으로 방출되는 빛의 추출 효율을 증가시킬 수 있다.
전도층(140)은 투명 전도성 산화물, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx,RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 이루어질 수 있다.
제1 전극(152)은 노출되는 제1 반도체층(131) 상에 배치될 수 있고, 제2 전극(154)은 전도층(140) 상에 배치될 수 있다.
전위 완화층(132)은 제1 반도체층(131)이 수직 방향으로 서로 이격되는 2개의 부분들(131-1, 131-2)로 구분되도록 제1 반도체층(131) 내에 삽입될 수 있다.
제1 반도체층(131)은 전위 완화층(132)에 의하여 수직 방향으로 서로 이격하는 2개의 부분들로 구분될 수 있다. 여기서 수직 방향은 제1 반도체층(131)으로부터 제2 반도체층(136)으로 향하는 방향일 수 있다,
예컨대, 제1 반도체층(131)은 전위 완화층(132) 하부에 위치하는 하단 부분(131-1) 및 전위 완화층(132) 상부에 위치하는 상단 부분(131-2)으로 구분될 수 있다.
전위 완화층(132)은 알루미늄(Al)을 포함하는 복수의 완화층들을 구비할 수 있다. 복수의 완화층들은 질화물 반도체층일 수 있다.
예컨대, 전위 완화층(132)은 AlyGa(1-y)N(0<y<1)의 조성식을 가질 수 있다.
복수의 질화물 반도체층들은 Al의 함량비(y)가 증가하는 제1 완화층 및 Al의 함량비(y)가 감소하는 제2 완화층을 포함할 수 있다.
도 2는 도 1에 도시된 전위 완화층(132)의 제1 실시 예를 나타내며, 도 3은 도 2에 도시된 전위 완화층(132)의 Al 함량비(y)를 나타낸다. X1-X2는 전위 완화층(132)이 위치하는 구간일 수 있다.
도 2 및 도 3을 참조하면, 전위 완화층(132)은 Al을 포함하는 제1 완화층(210)과 Al을 포함하는 제2 완화층(220)을 포함할 수 있다. 제2 완화층(220)은 제1 완화층(210) 상에 위치할 수 있다.
제1 완화층(210) 및 제2 완화층(220) 각각은 AlyGa(1-y)N(0<y<1)의 조성식을 가질 수 있다. 활성층(134)에 인접할수록 제1 완화층(210)의 Al 함량비는 증가할 수 있으며, 제2 완화층(220)의 Al 함량비는 감소할 수 있다.
예컨대, 제1 완화층(210)의 Al 함량비는 선형적으로 증가할 수 있으며, 제2 완화층(220)의 Al 함량비는 선형적으로 감소할 수 있다.
제1 완화층(210)과 제2 완화층(220) 사이의 경계면(X3)에서의 Al 함량비(y1)는 서로 동일할 수 있으며, 최대일 수 있다. 즉 제1 완화층(210)의 Al 함량비의 최대치(y1)는 제2 완화층(210)의 Al 함량비의 최대치와 동일할 수 있다.
제1 완화층(210)과 제2 완화층(220)의 경계면(X3)을 기준으로 제1 완화층(210)의 Al 함량비와 제2 완화층(220)의 Al 함량비는 서로 대칭일 수 있다. 서로 대칭적인 Al 함량비를 갖도록 함으로써 격자 상수의 완화를 향상시킬 수 있고, 비대칭적인 Al 함량비를 갖는 전위 완화층에 비하여 관통 전위 밀도를 더 감소시킬 수 있다.
Al 함량비가 점진적으로 증가 및 감소하는 전위 완화층(132)이 제1 반도체층(131) 내에 삽입되기 때문에, 실시 예는 관통 전위 밀도(Threading Dislocation Density)를 줄일 수 있으며, 품질이 좋은 제1 반도체층(131)의 제2 부분(131-2), 활성층(134) 및 제2 반도체층(136)을 성장시킬 수 있다. 양질의 에피층들(epitaxial layers; 131-2,134,136)을 얻을 수 있기 때문에, 실시 예는 발광 소자의 저전류 특성 및 신뢰성을 향상시킬 수 있다.
또한 UV 파장의 빛에 대한 흡수가 적은 Al을 포함하는 질화물 반도체를 전위 완화층(132)으로 사용하기 때문에, 실시 예는 UV 파장을 발출하는 발광 소자에 적용할 경우, 광도를 향상시킬 수 있다.
도 4는 도 1에 도시된 전위 완화층의 제2 실시 예(132-1)를 나타내며, 도 5는 도 4에 도시된 전위 완화층(132-1)의 Al 함량비(y)를 나타낸다. X1-X2는 전위 완화층(132-1)이 위치하는 구간일 수 있다.
도 4 및 도 5를 참조하면, 전위 완화층(132-1)은 Al을 포함하는 제1 완화층(210), 제2 완화층(220), 및 제3 완화층(310)을 포함할 수 있다. 제3 완화층(310)은 제1 완화층(210) 및 제2 완화층(220) 사이에 배치될 수 있다.
제1 완화층(210) 및 제2 완화층(220)은 도 2 및 도 3에서 설명한 바와 동일할 수 있다.
제3 완화층(310)은 Al 함량비가 1인 질화물층(예컨대, AlN)일 수 있다. 제3 완화층(310)을 기준으로 제1 완화층(210)의 Al 함량비와 제2 완화층(220)의 Al 함량비는 서로 대칭일 수 있다.
제3 완화층(310)은 제1 완화층(210)과 제2 완화층(220) 사이에 위치함으로써, 전위를 밴딩(bending)하는 역할을 할 수 있다. 이로 인하여 관통 전위 밀도가 감소할 수 있다.
도 6은 도 1에 도시된 전위 완화층의 제3 실시 예(132-2)를 나타내며, 도 7은 도 6에 도시된 전위 완화층(132-2)의 Al 함량비를 나타낸다.
도 6 및 도 7을 참조하면, 전위 완화층(132-2)은 Al 함량비이 비선형적으로 증가하는 제1 완화층(410), 및 Al 함량비이 비선형적으로 감소하는 제2 완화층(420)을 포함할 수 있다. 제2 완화층(420)은 제1 완화층(410) 상에 배치될 수 있다.
제1 완화층(410)은 적층되는 복수의 제1층들(410-1 내지 410-n, n>1인 자연수)을 포함할 수 있다. 복수의 제1층들(410-1 내지 410-n, n>1인 자연수) 각각은 AlyGa(1-y)N(0<y<1)의 조성식을 가질 수 있다.
복수의 제1층들(410-1 내지 410-n, n>1인 자연수) 각각은 서로 다른 Al 함량비를 가질 수 있으며, 활성층(134)에 인접할수록 제1층들(410-1 내지 410-n, n>1인 자연수)의 Al 함량비는 증가할 수 있다. 복수의 제1층들(410-1 내지 410-n, n>1인 자연수) 각각에 포함되는 Al 함량비는 일정할 수 있다.
제2 완화층(420)은 적층되는 복수의 제2층들(420-1 내지 420-n, n>1인 자연수)을 포함할 수 있다. 복수의 제2층들(410-1 내지 410-n, n>1인 자연수) 각각은 AlyGa(1-y)N(0<y<1)의 조성식을 가질 수 있다.
복수의 제2층들(420-1 내지 420-n, n>1인 자연수) 각각은 서로 다른 Al 함량비를 가질 수 있으며, 활성층(134)에 인접할수록 제2층들(420-1 내지 420-n, n>1인 자연수)의 Al 함량비는 감소할 수 있다. 복수의 제2층들(420-1 내지 420-n, n>1인 자연수) 각각에 포함되는 Al 함량비는 일정할 수 있다.
제1 완화층(410)과 제2 완화층(420)의 경계면(X3)을 기준으로 제1층들(410-1 내지 410-n, n>1인 자연수)의 Al 함량비와 제1층들(420-1 내지 420-n, n>1인 자연수)의 Al 함량비는 서로 대칭일 수 있다.
제1층들(410-1 내지 410-n, n>1인 자연수) 각각은 Al 함량비가 서로 다른 초격자 구조일 수 있고, 제2층들(420-1 내지 420-n, n>1인 자연수) 각각은 Al 함량비가 서로 다른 초격자(superlattice) 구조일 수 있다. 제1 완화층(410)과 제2 완화층(420)이 초격자 구조이기 때문에, 초격자 구조가 아닌 구조와 비교할 때 실시 예는 격자 상수를 더 완화할 수 있고, 관통 전위 밀도를 더 감소시킬 수 있다.
도 8은 도 1에 도시된 전위 완화층의 제4 실시 예(132-3)를 나타내며, 도 9는 도 8에 도시된 전위 완화층(132-3)의 Al 함량비를 나타낸다.
도 8 및 도 9를 참조하면, 전위 완화층(132-3)은 제1 완화층(410), 제2 완화층(420), 및 제3 완화층(310)을 포함할 수 있다.
제3 완화층(310)은 제1 완화층(410) 및 제2 완화층(420) 사이에 배치될 수 있으며, 제1 완화층(410) 및 제2 완화층(420)은 도 6 및 도 7에서 설명한 바와 동일할 수 있으며, 제3 완화층(310)은 도 4 및 도 5에서 설명한 바와 동일할 수 있다.
제3 완화층(310)은 제1 완화층(410)과 제2 완화층(420) 사이에 위치함으로써, 전위를 밴딩(bending)하는 역할을 할 수 있다. 이로 인하여 관통 전위 밀도가 감소할 수 있다.
도 10은 도 1에 도시된 전위 완화층의 제5 실시 예(132-4)를 나타내며, 도 11은 도 10에 도시된 전위 완화층(132-4)의 Al 함량비를 나타낸다.
도 10 및 도 11을 참조하면, 전위 완충층(132-4)은 제1 완충층(410'), 제2 완충층(420'), 및 제3 완충층(310)을 포함할 수 있다.
제1 완충층(410')은 제1층들(410-1 내지 410-n, n>1인 자연수), 및 제1층들(410-1 내지 410-n, n>1인 자연수) 사이에 위치하는 제3층(510)을 포함할 수 있다. 제3층(510)은 인접하는 제1층들 사이 및 인접하는 제2층들 사이에 배치될 수 있다.
제2 완충층(420')은 제2층들(420-1 내지 420-n, n>1인 자연수), 및 제2층들(420-1 내지 420-n, n>1인 자연수) 사이에 위치하는 제3층(510)을 포함할 수 있다. 제1층들(410-1 내지 410-n, n>1인 자연수) 및 제2층들(420-1 내지 420-n, n>1인 자연수)은 도 8 및 도 9에서 설명한 바와 동일할 수 있다.
제3층(510)은 Al을 포함하지 않는 질화물 반도체, 예컨대, GaN일 수 있다.
제1층들(410-1 내지 410-n, n>1인 자연수), 제2층들(420-1 내지 420-n, n>1인 자연수), 및 제3층(510)은 초격자 구조일 수 있다.
초격자 구조의 제1층들(410-1 내지 410-n, n>1인 자연수), 제2층들(420-1 내지 420-n, n>1인 자연수), 및 제3층(510)을 구비함으로써, 실시 예는 관통 전위 밀도를 감소시킬 수 있고, 에피층들의 품질을 향상시켜 저전류 특성 및 신뢰성을 향상시킬 수 있다.
도 12는 다른 실시 예에 따른 발광 소자(200)의 단면도를 나타낸다.
도 12를 참조하면, 발광 소자(200)는 제2 전극(505), 보호층(540), 전류 차단층(Current Blocking Layer; 545), 발광 구조물(550), 패시베이션층(565), 및 제1 전극(570)을 포함한다.
제2 전극(505)은 제1 전극(570)과 함께 발광 구조물(550)에 전원을 제공한다. 제2 전극(505)은 지지층(support, 510), 접합층(bonding layer, 515), 배리어층(barrier layer, 520), 반사층(reflective layer, 525), 및 오믹 영역(ohmic region, 530)을 포함할 수 있다.
지지층(510)는 발광 구조물(550)을 지지할 수 있다. 지지층(510)은 금속 또는 반도체 물질로 형성될 수 있다. 또한 지지층(510)은 전기 전도성과 열 전도성이 높은 물질로 형성될 수 있다.
예컨대, 지지층(510)는 구리(Cu), 구리 합금(Cu alloy), 금(Au), 니켈(Ni), 몰리브덴(Mo), 및 구리-텅스텐(Cu-W) 중 적어도 하나를 포함하는 금속 물질이거나, 또는 Si, Ge, GaAs, ZnO, SiC 중 적어도 하나를 포함하는 반도체일 수 있다.
접합층(515)은 지지층(510)와 배리어층(520) 사이에 배치될 수 있으며, 지지층(510)과 배리어층(520)을 접합시키는 본딩층(bonding layer)의 역할을 할 수 있다.
접합층(515)은 금속 물질, 예를 들어, In,Sn, Ag, Nb, Pd, Ni, Au, Cu 중 적어도 하나를 포함할 수 있다. 접합층(515)은 지지층(510)을 본딩 방식으로 접합하기 위해 형성하는 것이므로 지지층(510)을 도금이나 증착 방법으로 형성하는 경우에는 접합층(515)은 생략될 수 있다.
배리어층(520)은 반사층(525), 오믹 영역(530), 및 보호층(540)의 아래에 배치될 수 있으며, 접합층(515) 및 지지층(510)의 금속 이온이 반사층(525), 및 오믹 영역(530)을 통과하여 발광 구조물(550)로 확산하는 것을 방지할 수 있다. 예컨대, 배리어층(520)은 Ni, Pt, Ti,W,V, Fe, Mo 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층으로 이루어질 수 있다.
반사층(525)은 배리어층(520) 상에 배치될 수 있으며, 발광 구조물(550)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선할 수 있다. 반사층(525)은 광 반사 물질, 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
반사층(525)은 금속 또는 합금과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있으며, 예를 들어, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 형성할 수 있다.
오믹 영역(530)은 반사층(525)과 제2 반도체층(552) 사이에 배치될 수 있으며, 제2 반도체층(552)에 오믹 접촉(ohmic contact)되어 발광 구조물(550)에 전원이 원활히 공급되도록 할 수 있다.
오믹 영역(530)은 투광성 전도층과 금속을 선택적으로 사용하여 형성될 수 있다. 예컨대 오믹 영역(530)은 제2 반도체층(552)과 오믹 접촉하는 금속 물질, 예컨대, Ag, Ni,Cr,Ti,Pd,Ir, Sn, Ru, Pt, Au, Hf 중 적어도 어느 하나를 포함할 수 있다.
보호층(540)은 제2 전극(505)의 가장 자리 영역 상에 배치될 수 있다. 예컨대, 보호층(540)은 오믹 영역(530)의 가장 자리 영역, 또는 반사층(525)의 가장 자리 영역, 또는 배리어층(520)의 가장 자리 영역, 또는 지지층(510)의 가장 자리 영역 상에 배치될 수 있다.
보호층(540)은 발광 구조물(550)과 제2 전극(505) 사이의 계면이 박리되어 발광 소자(200)의 신뢰성이 저하되는 것을 방지할 수 있다. 보호층(540)은 전기 절연성 물질, 예를 들어, ZnO, SiO2, Si3N4, TiOx(x는 양의 실수), 또는 Al2O3 등으로 형성될 수 있다.
전류 차단층(545)은 오믹 영역(530)과 발광 구조물(550) 사이에 배치될 수 있다. 전류 차단층(545)의 상면은 제2 반도체층(552)과 접촉하고, 전류 차단층(545)의 하면, 또는 하면과 측면은 오믹 영역(530)과 접촉할 수 있다. 전류 차단층(545)은 오믹층(530)과 제2 반도체층(552) 사이에 형성되거나, 반사층(525)과 오믹 영역(530) 사이에 형성될 수 있으며, 이에 대해 한정하지는 않는다. 전류 차단층(545)은 수직 방향으로 제1 전극(570)과 적어도 일부가 오버랩되도록 배치될 수 있다.
발광 구조물(550)은 오믹 영역(530) 및 보호층(540) 상에 배치될 수 있다. 발광 구조물(550)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭 과정에서 경사면이 될 수 있다.
발광 구조물(550)은 제2 반도체층(552), 활성층(554), 제1 반도체층(556), 및 전위 완화층(580)을 포함할 수 있다. 제2 반도체층(552), 활성층(554), 및 제1 반도체층(556)은 도 1에서 설명한 제2 반도체층(136), 활성층(134), 및 제1 반도체층(131)과 동일할 수 있다.
전위 완화층(580)은 제1 반도체층(556) 내에 위치할 수 있으며, 상술한 실시 예들(132,132-1 내지 132-4) 중 어느 하나일 수 있다. 다만 제2 실시 예(200)는 수직형 발광 소자이기 때문에, 발광 구조물에 포함되는 반도체층들이 수평형 발광 소자인 제1 실시 예(100)와 비교할 때, 반대 순서로 위치할 뿐이다.
실시 예(200)는 상술한 바와 같이, 관통 전위 밀도(Threading Dislocation Density)를 줄일 수 있으며, 양질의 반도체층들(556,554,552)을 얻을 수 있고, 저전류 특성 및 신뢰성을 향상시킬 수 있다.
패시베이션층(565)은 발광 구조물(550)을 전기적으로 보호하기 위하여 발광 구조물(550)의 측면에 배치될 수 있다. 패시베이션층(565)은 제1 반도체층(556)의 상면 일부 또는 보호층(540)의 상면에도 배치될 수 있다. 패시베이션층(565)은 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있다.
제1 전극(570)은 제1 반도체층(556) 상에 배치될 수 있다. 제1 전극(570)은 소정의 패턴 형상일 수 있다. 제1 반도체층(556)의 상면은 광 추출 효율을 증가시키기 위해 러프니스(roughness, 미도시)가 형성될 수 있다. 또한 광 추출 효율을 증가시키기 위하여 제1 전극(570)의 상면에도 러프니스(미도시)가 형성될 수 있다.
도 13은 실시 예에 따른 발광 소자 패키지(600)를 나타낸다.
도 13을 참조하면, 발광 소자 패키지(600)는 패키지 몸체(610), 리드 프레임(612, 614), 발광소자(620), 반사판(625), 와이어(630) 및 수지층(640)을 포함한다.
패키지 몸체(610)의 상면에는 캐비티(cavity)가 형성될 수 있다. 캐비티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(610)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 패키지 몸체(610)의 재질, 구조 및 형상으로 한정되지 않는다.
리드 프레임(612, 614)은 열 배출이나 발광소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(610)에 배치된다. 발광 소자(620)는 리드 프레임(612, 614)과 전기적으로 연결된다. 발광 소자(620)는 실시 예들(100, 200) 중 어느 하나일 수 있다.
반사판(625)은 발광소자에서 방출된 빛을 소정의 방향으로 지향시키도록 패키지 몸체(610)의 캐비티 측벽에 형성된다. 반사판(625)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
수지층(640)은 패키지 몸체(610)의 캐비티 내에 위치하는 발광 소자(620)를 포위하여 발광소자(620)를 외부 환경으로부터 보호할 수 있다. 수지층(640)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(640)에는 발광 소자(620)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다.
도 14는 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다. 도 14를 참조하면, 조명 장치는 광을 투사하는 광원(750)과, 광원의 열을 방출하는 방열부(740)와, 광원(750)과 방열부(740)를 수납하는 하우징(700)과, 광원(750)과 방열부(740)를 하우징(700)에 결합하는 홀더(760)를 포함한다.
하우징(700)은 전기 소켓(미도시)에 결합되는 소켓 결합부(710)와, 소켓 결합부(710)와 연결되고 광원(750)이 내장되는 몸체부(730)를 포함할 수 있다. 몸체부(730)에는 하나의 공기 유동구(720)가 관통하여 형성될 수 있다.
하우징(700)의 몸체부(730) 상에 복수 개의 공기 유동구(720)가 구비될 수 있으며, 공기 유동구(720)는 하나이거나, 복수 개일 수 있다. 공기 유동구(720)는 몸체부(730)에 방사상으로 배치되거나 다양한 형태로 배치될 수 있다.
광원(750)은 기판(754) 상에 실장되는 복수 개의 발광 소자 패키지(752)를 포함할 수 있다. 기판(754)은 하우징(700)의 개구부에 삽입될 수 있는 형상일 수 있으며, 후술하는 바와 같이 방열부(740)로 열을 전달하기 위하여 열전도율이 높은 물질로 이루어질 수 있다. 예컨대, 발광 소자 패키지(752)는 도 13에 도시된 실시 예(600)일 수 있다.
광원(750)의 하부에는 홀더(760)가 구비되며, 홀더(760)는 프레임 및 다른 공기 유동구를 포함할 수 있다. 또한, 도시되지는 않았으나 광원(750)의 하부에는 광학 부재가 구비되어 광원(750)의 발광 소자 패키지(752)에서 투사되는 빛을 확산, 산란 또는 수렴시킬 수 있다.
도 15는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다. 도 15를 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 상기 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있으며, 발광 소자 패키지(835)는 도 13에 도시된 실시 예(600)일 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
도 16은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프(head lamp, 900)를 나타낸다. 도 16을 참조하면, 해드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903), 및 렌즈(904)를 포함한다.
발광 모듈(901)은 기판(미도시) 상에 배치되는 실시 예에 따른 발광 소자 패키지(600)를 포함할 수 있다.
리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.
쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.
발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 115: 버퍼층
120: 언도프트 반도체층 131: 제1 반도체층
134: 활성층 136: 제2 반도체층
140: 전도층 132: 전위 완화층
152: 제1 전극 154: 제2 전극.

Claims (14)

  1. 제1 반도체층;
    상기 제1 반도체층 내에 위치하고, Al을 포함하는 질화물 반도체를 포함하는 전위 완화층;
    상기 제1 반도체층 상에 배치되는 활성층; 및
    상기 활성층 상에 배치되는 제2 반도체층을 포함하며,
    상기 전위 완화층은,
    AlyGa(1-y)N(0<y<1)의 조성식을 갖고, 상기 활성층에 인접할수록 Al의 함량비가 증가하는 제1 완화층;
    상기 제1 완화층 상에 배치되고, AlxGa(1-x)N(0<x<1)의 조성식을 갖고, 상기 활성층에 인접할수록 Al의 함량비가 감소하는 제2 완화층; 및
    상기 제1 완화층과 상기 제2 완화층 사이에 배치되고, Al의 함량비가 1인 질화물로 이루어지는 제3 완화층을 포함하는 발광 소자.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 완화층의 Al의 함량비는 선형적으로 증가하고, 상기 제2 완화층의 Al의 함량비는 선형적으로 감소하는 발광 소자.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 완화층의 Al의 함량비는 비선형적으로 증가하고, 상기 제2 완화층의 Al의 함량비는 비선형적으로 감소하는 발광 소자.
  8. 제1항에 있어서,
    상기 제1 완화층은 복수의 제1층들을 포함하고, 상기 복수의 제1층들의 Al 함량비는 상기 활성층에 인접할수록 증가하고,
    상기 제2 완화층은 복수의 제2층들을 포함하고, 상기 복수의 제2층들의 Al 함량비는 상기 활성층에 인접할수록 감소하고,
    상기 제1층들 및 상기 제2층들은 초격자 구조를 갖는 발광 소자.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서, 상기 전위 완화층은,
    인접하는 제1층들 사이 및 인접하는 제2층들 사이 각각에 배치되는 Al을 포함하지 않는 질화물 반도체층을 더 포함하는 발광 소자.
  12. 삭제
  13. 삭제
  14. 삭제
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