KR102066618B1 - 발광 소자 - Google Patents

발광 소자 Download PDF

Info

Publication number
KR102066618B1
KR102066618B1 KR1020130072160A KR20130072160A KR102066618B1 KR 102066618 B1 KR102066618 B1 KR 102066618B1 KR 1020130072160 A KR1020130072160 A KR 1020130072160A KR 20130072160 A KR20130072160 A KR 20130072160A KR 102066618 B1 KR102066618 B1 KR 102066618B1
Authority
KR
South Korea
Prior art keywords
layer
electron blocking
blocking layer
semiconductor layer
light emitting
Prior art date
Application number
KR1020130072160A
Other languages
English (en)
Other versions
KR20150000138A (ko
Inventor
박찬근
김형준
박귀진
최재호
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020130072160A priority Critical patent/KR102066618B1/ko
Publication of KR20150000138A publication Critical patent/KR20150000138A/ko
Application granted granted Critical
Publication of KR102066618B1 publication Critical patent/KR102066618B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes

Abstract

실시 예는 제1 반도체층, 상기 제1 반도체층 상에 배치되고, 우물층과 장벽층을 포함하는 활성층, 상기 활성층 상에 배치되는 제1 전자 차단층, 상기 제1 전자 차단층 상에 배치되는 마스크층, 상기 마스크층에 의하여 노출되는 상기 제1 전자 차단층의 제1 영역 상에 배치되고 상기 제1 영역 상에 위치하는 상면 및 상기 상면과 상기 마스크층 사이에 위치하는 측면을 포함하는 제2 전자 차단층, 및 상기 마스크층 및 상기 제2 전자 차단층 상에 배치되는 제2 반도체층을 포함하며, 상기 제2 전자 차단층의 측면은 반극성 면이다.

Description

발광 소자{A LIGHT EMITTING DEVICE}
실시 예는 발광 소자에 관한 것이다.
GaN 등의 Ⅲ-Ⅴ족 질화물 반도체는, 우수한 물리적, 화학적 특성으로 인해 발광 다이오드(LED), 레이저 다이오드(LD), 태양 전지 등의 반도체 광소자의 핵심 소재로 각광을 받고 있다.
Ⅲ-Ⅴ족 질화물 반도체는 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다. 이러한 질화물 반도체 광소자는 핸드폰의 백라이트(backlight)나 키패드, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다. 특히, 디지털 제품이 진화함에 따라, 보다 큰 휘도와 높은 신뢰성을 갖는 질화물 반도체 광소자에 대한 요구가 증가하고 있다.
일반적으로 발광 다이오드는 사파어어 기판 상에 성장된 발광 구조물을 포함하는 구조를 가질 수 있다. 여기서 발광 구조물은 n형 반도체층, 활성층, 및 p형 반도체층을 포함할 수 있다. 활성층은 일반적으로 전자를 구속할 수 있는 다중 양자 우물 구조를 가질 수 있다.
n형 반도체층, 및 p형 반도체층으로부터 활성층으로 주입되는 전자 및 정공의 재결합에 의하여 빛이 발생할 수 있다.
전자 차단층(Current Blocking Layer)은 n형 반도체층으로부터 활성층으로 주입되는 전자가 p형 반도체층으로 넘어가는 것을 차단하여 누설 전류를 방지하기 위하여 활성층과 p형 반도체층 사이에 형성될 수 있다.
실시 예는 반도체층으로의 전류 흐름을 개선시킬 수 있고, 광 효율을 향상시킬 수 있는 발광 소자를 제공하는 것이다.
실시 예에 따른 발광 소자는 제1 반도체층; 상기 제1 반도체층 상에 배치되고, 우물층과 장벽층을 포함하는 활성층; 상기 활성층 상에 배치되는 제1 전자 차단층; 상기 제1 전자 차단층 상에 배치되는 마스크층; 상기 마스크층에 의하여 노출되는 상기 제1 전자 차단층의 제1 영역 상에 배치되고, 상기 제1 영역 상에 위치하는 상면 및 상기 상면과 상기 마스크층 사이에 위치하는 측면을 포함하는 제2 전자 차단층; 및 상기 마스크층 및 상기 제2 전자 차단층 상에 배치되는 제2 반도체층을 포함하며, 상기 제2 전자 차단층의 측면은 반극성 면(semipolar)이다.
상기 제2 전자 차단층의 상면의 면지수는 [0001]이고, 상기 제2 전자 차단층의 측면은 [1-101]의 면지수를 갖는 제1면, 또는 [11-22]의 면지수를 갖는 제2면 중 적어도 하나를 포함한다.
상기 제1 전자 차단층 및 상기 제2 전자 차단층 각각은 알루미늄을 포함하는 질화물 반도체층일 수 있다
상기 제2 전자 차단층의 측면의 알루미늄 함량은 상기 제2 전자 차단층의 상면의 알루미늄 함량보다 적을 수 있다.
상기 제2 전자 차단층의 측면과 상기 제2 반도체층 사이의 제1 경계면의 알루미늄 함량은 상기 제2 전자 차단층의 상면과 상기 제2 반도체층 사이의 제2 경계면의 알루미늄의 함량은 보다 적을 수 있다.
상기 제2 반도체층은 알루미늄을 포함하는 질화물 반도체층이고, 상기 제2 반도체층은 상기 제2 전자 차단층의 상면 아래에 위치하고 상기 제2 전자 차단층의 측면들 사이에 위치하는 제1 농도 영역, 및 상기 제2 전자 차단층의 상면과 상기 제2 반도체층의 상면 사이에 위치하는 제2 농도 영역을 포함하고, 상기 제1 농도 영역의 알루미늄 함량은 상기 제2 농도 영역의 알루미늄 함량보다 적을 수 있다.
상기 제2 전자 차단층은 상기 마스크층의 상면의 가장 자리, 및 측면 상에 배치될 수 있다.
상기 마스크층은 실리콘 질화막 또는 실리콘 산화막일 수 있다.
상기 발광 소자는 상기 제1 반도체층 아래에 배치되는 기판; 상기 제1 반도체층 상에 배치되는 제1 전극; 및 상기 제2 반도체층 상에 배치되는 제2 전극을 더 포함할 수 있다.
또는 상기 발광 소자는 상기 제1 반도체층 아래에 배치되는 제1 전극; 및 상기 제2 반도체층 상에 배치되는 제2 전극을 더 포함할 수 있으며, 상기 제2 전극은 반사층을 포함할 수 있다.
실시 예는 반도체층으로의 전류 흐름을 개선시킬 수 있고, 광 효율을 향상시킬 수 있으며, 관통 전위를 감소시킬 수 있고, 누설 전류를 감소시킬 수 있다.
도 1은 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 2 내지 도 6은 실시 예에 따른 발광 소자의 제조 방법을 나타낸다.
도 7은 도 1에 도시된 제2 전자 차단층의 일 실시 예에 따른 확대도를 나타낸다.
도 8a 및 도 8b는 제2 전자 차단층의 형성 과정을 나타낸다.
도 9a 및 도 9b는 제2 반도체층의 형성 과정을 나타낸다.
도 10은 도 1에 도시된 실시 예의 전류 흐름을 나타낸다.
도 11은 다른 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 12 내지 도 13은 다른 실시 예에 따른 발광 소자의 제조 방법을 나타낸다.
도 14는 실시 예에 따른 발광 소자 패키지를 나타낸다.
도 15는 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 16은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 17은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자 및 발광 소자 제조 방법을 제공한다.
도 1은 실시 예에 따른 발광 소자(100)의 단면도를 나타낸다.
발광 소자(100)는 기판(110), 제1 반도체층(120), 초격자층(130), 활성층(140), 제1 전자 차단층(150), 마스크층(mask layer, 160), 제2 전자 차단층(170), 제2 반도체층(180), 제1 전극(192), 및 제2 전극(194)을 포함한다.
기판(110)은 질화물 반도체 단결정을 성장시키기에 적합한 기판으로서, 예컨대, 사파이어 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 질화물 반도체 기판 중 어느 하나, 또는 GaN, InGaN, AlGaN, AlInGaN 중에서 적어도 어느 하나가 적층된 템플레이트(Template) 기판일 수 있다.
제1 반도체층(120)은 기판(110) 상에 배치되며, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제1 도전형 도펀트가 도핑될 수 있다.
제1 반도체층(120)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제1 반도체층(120)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, n형 도펀트(예: Si, Ge, Se, Te 등)가 도핑될 수 있다.
도 1에 도시되지는 않았지만, 기판(110)과 제1 반도체층(120) 사이의 격자 상수의 차이에 의한 격자 부정합을 완화하기 위하여 제1 반도체층(120)과 기판(110) 사이에 버퍼층이 배치될 수 있다.
버퍼층은 3족 원소 및 5족 원소를 포함하는 질화물 반도체일 수 있다. 예컨대, 버퍼층은 InAlGaN, GaN, AlN, AlGaN, InGaN 중에서 적어도 하나를 포함할 수 있다. 버퍼층은 단일층 또는 다층 구조일 수 있으며, 2족 원소 또는 4족 원소가 불순물로 도핑될 수도 있다.
초격자층(130)은 제1 반도체층(120) 상에 배치되며, GaN층/InGaN층, GaN/AlGaN층, 또는 GaN층/InAlGaN층으로 구성될 수 있다. 초격자층(130)은 제1 반도체층(120)과 활성층(140) 사이에 위치하며, 활성층(140)의 결정성을 향상시킬 수 있다. 초격자층(130)은 결정성 향상을 위하여 선택적으로 적용할 수 있는 것이기 때문에, 다른 실시 예에서는 초격자층(130)은 생략될 수 있다.
활성층(140)은 초격자층(130) 상에 배치될 수 있다. 초격자층(130)이 생략될 경우에는 활성층(140)은 제1 반도체층(120) 상에 배치될 수 있다.
활성층(140)은 제1 반도체층(120) 및 제2 반도체층(180)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(140)은 3족-5족, 2족-6족 등의 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 양자 점(Quantum Dot), 또는 양자 디스크(Quantum Disk) 구조를 가질 수 있다.
활성층(140)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다. 활성층(140)이 양자우물구조인 경우, 활성층(140)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(미도시) 및 InaAlbGa1 -a- bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(미도시)을 포함할 수 있다.
예컨대, 활성층(140)은 InGaN의 조성식을 갖는 우물층, 및 AlGaN의 조성식을 갖는 장벽층을 포함할 수 있다.
우물층의 에너지 밴드 갭은 장벽층의 에너지 밴드 갭보다 낮을 수 있다. 우물층 및 장벽층은 적어도 1회 이상 교대로 적층될 수 있다.
우물층 및 장벽층의 에너지 밴드 갭은 각 구간에 일정할 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 우물층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 일정할 수 있고, 장벽층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 일정할 수 있다.
또는 우물층의 에너지 밴드 갭은 점차 증가하거나 또는 점차 감소하는 구간을 포함할 수 있으며, 장벽층의 에너지 밴드 갭은 점차 증가하거나 또는 점차 감소하는 구간을 포함할 수 있다. 예컨대, 우물층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 점차 증가하거나 또는 감소할 수 있다. 또한 장벽층의 인듐(In) 및/또는 알루미늄(Al)의 조성은 점차 증가하거나 또는 감소할 수 있다.
제1 전자 차단층(150)은 활성층(140) 상에 배치되며, 제1 반도체층(120)으로부터 활성층(140)으로 주입되는 전자가 제2 반도체층(180)으로 넘어가는(overflow) 것을 차단하여 누설 전류를 방지한다.
제1 전자 차단층(150)의 에너지 밴드 갭은 활성층(140)의 장벽층의 에너지 밴드 갭보다 클 수 있다. 예컨대, 제1 전자 차단층(150)의 두께는 15nm ~ 25nm일 수 있다.
제1 전자 차단층(150)은 알루미늄(Al)을 포함하는 질화물 반도체층(예컨대, AlGaN)이거나, 알루미늄(Al) 및 인듐(In)을 포함하는 질화물 반도체층(예컨대, InAlGaN)일 수 있다. 제1 전자 차단층(150)은 홀(hole)의 원활한 이동을 위하여 제2 도전형 도펀트(예컨대, Mg, Zn, Ca, Sr, Ba)가 도핑될 수 있다.
제1 전자 차단층(150)의 알루미늄(Al)의 함량은 장벽층의 알루미늄(Al)의 함량보다 많을 수 있다. 제1 전자 차단층(150)의 알루미늄(Al) 함량은 구간 내에서 일정할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시 예에서는 제1 전자 차단층(150)의 알루미늄(Al) 함량은 구간 내에서 증가하거나 또는 감소할 수 있다.
마스크층(mask layer, 160)은 제1 전자 차단층(150) 상에 배치되며, 제1 전자 차단층(150)의 일 영역(S1, 도 3 참조)을 노출할 수 있다. 마스크층(160)은 제2 전자 차단층(170)의 선택적인 성장으로 위하여 형성되는 것으로, 마스크층(160)이 덮힌 제1 전자 차단층(150)의 다른 영역(S2, 도 3 참조) 상에는 제2 전자 차단층(170)의 성장이 차단될 수 있다.
마스크층(160)은 규칙적인 또는 불규칙적인 패턴 형상일 수 있다.
예컨대, 마스크층(160)은 핀 홀(pin hole), 또는 아일랜드(island) 중 적어도 하나를 포함할 수 있다. 여기서 핀 홀은 주위 형성물에 의해 둘러싸인 구멍을 의미할 수 있고, 아일랜드는 서로 분리되고, 이격되는 형성물들 각각을 의미할 수 있다. 핀 홀, 또는 아일랜드 사이의 공간에 의하여 제1 전자 차단층(150)의 일 영역(S1)이 노출될 수 있다. 예컨대, 마스크층(160)의 두께는 5nm ~ 15nm일 수 있다.
마스크층(160)의 두께가 5nm보다 작을 경우에는 커버리지(coverage)가 적어서 성장 차단이 어려울 수 있고, 두께가 15nm를 초과할 경우에는 커버리지가 많아 제2 전자 차단층(170)이 성장되지 않을 수 있다.
제2 전자 차단층(170)은 마스크층(160)에 의하여 노출되는 제1 전자 차단층(150)의 일 영역(S1, 도 3 참조) 상에 배치된다. 제2 전자 차단층(170)은 마스크층(160)에 의하여 서로 이격되는 복수의 아일랜드들(170-1 내지 170-n, n>1인 자연수)을 포함하는 구조일 수 있다.
제2 전자 차단층(170)의 에너지 밴드 갭은 활성층(140)의 장벽층의 에너지 밴드 갭보다 클 수 있다.
제2 전자 차단층(170)은 알루미늄(Al)을 포함하는 질화물 반도체층(예컨대, AlGaN)이거나, 알루미늄(Al) 및 인듐(In)을 포함하는 질화물 반도체층(예컨대, InAlGaN)일 수 있다. 제2 전자 차단층(170)은 홀(hole)의 원활한 이동을 위하여 제2 도전형 도펀트(예컨대, Mg, Zn, Ca, Sr, Ba)가 도핑될 수 있다.
제2 전자 차단층(170)의 알루미늄(Al)의 함량은 장벽층의 알루미늄(Al)의 함량비보다 많을 수 있다. 제2 전자 차단층(170)의 알루미늄(Al) 함량은 구간 내에서 일정할 수 있으나, 이에 한정되는 것을 아니다. 다른 실시 예에서는 제2 전자 차단층(170)의 알루미늄(Al) 함량은 구간 내에서 증가하거나 또는 감소할 수 있다.
도 7은 도 1에 도시된 제2 전자 차단층(170)의 일 실시 예에 따른 확대도를 나타낸다.
도 7을 참조하면, 제2 전자 차단층(170)의 하면(102)은 마스크층(160)에 의하여 노출되는 제1 전자 차단층(150)과 접할 수 있다.
제2 전자 차단층(170)의 하단은 마스크층(160)의 측면 및 상면의 가장 자리 부분과 접할 수 있다.
제2 전자 차단층(170)은 상면(101), 하면(102), 및 상면(101)과 하면(102) 사이에 위치하는 측면(103)을 포함할 수 있다. 제2 전자 차단층(170)의 측면(103)은 제1면(103-1), 제2면(103-2), 및 제3면(103-3)을 포함할 수 있다.
제1면(103-1)은 상면(101)과 인접하고, 마스크층(160) 상부에 위치한다.
제2면(103-2)은 하면(102)과 인접하고, 제1면(103-1)과 단차(T)를 가질 수 있으며, 마스크층(160)의 측면과 접할 수 있다.
제3면(103-3)은 제1면(103-1)과 제2면(103-2) 사이에 위치하고, 마스크층(160)의 상면 가장자리와 접할 수 있다.
마스크층(160)의 상면부터 제2 전자 차단층(170)의 상면까지의 거리(d1)는 20nm ~ 25nm일 수 있다.
d1이 20nm보다 작을 경우에는 제2 전자 차단층(170)이 전자를 차단하는 역할을 할 수 없으며, d1이 25nm보다 클 경우에는 제1 전자 차단층(170)과 제2 전자 차단층(170)이 합병(merge)되어 파셋(facet)면이 없어질 수 있다.
제2 전자 차단층(170)의 제1면(103-1)은 제2 전자 차단층(170)의 상면(101)으로부터 기울어진 경사면일 수 있다.
예컨대, 제2 전자 차단층(170)의 상면(101)은 기판(예컨대, 사파이어 기판) 의 C면(면지수[0001])과 평행할 수 있고, 제2 전자 차단층(170)의 제1면(103-1)은 파셋(facet)면 또는 반극성(semipolar) 면일 수 있다. 이때 제1면(103-1)의 면지수는 [1-101] 또는 [11-22]일 수 있다.
예컨대, 제2 전자 차단층(170)의 상면(101)의 알루미늄(Al)의 함량은 제2 전자 차단층(170)의 제1면(103-1)의 알루미늄(Al)의 함량보다 많을 수 있다. 이는 AlGaN 성장시 C방향으로 성장하는 면보다는 파셋면 방향으로 성장하는 면의 알루미늄(Al)의 함량이 적기 때문이다.
또는 제2 전자 차단층(170)의 제1면(103-1)과 제2 반도체층(180) 사이의 제1 경계면의 알루미늄 함량은 제2 전자 차단층(170)의 상면(101)과 제2 반도체층(180) 사이의 제2 경계면의 알루미늄의 함량보다 적을 수 있다.
알루미늄의 함량과는 반대로, 제2 전자 차단층(170)의 제1면(103-1)의 홀의 농도는 제2 전자 차단층(170)의 상면(101)의 홀의 농도보다 높을 수 있다. 이것은 제2 전자 차단층(170)의 제1면(103-1)에서는 도핑된 제2 도전형 도펀트(예컨대, Mg)의 활성화 에너지(activation energy)가 제2 전자 차단층(170)의 상면(101)보다 낮기 때문에 홀의 농도가 높을 수 있다.
이로 인하여 제2 전자 차단층(170)의 제1면(103-1)의 전기 저항이 제2 전자 차단층(170)의 상면(101)의 전기 저항보다 작을 수 있다. 이것은 제2 전자 차단층(170)의 상면(101)에 비하여 알루미늄의 함량이 적은 제2 전자 차단층(170)의 제1면(103-1)에 홀(hole)이 집중될 수 있기 때문이다.
제2 반도체층(180)은 마스크층(160) 및 제2 전자 차단층(170) 상에 배치될 수 있으며, 3족-5족, 2족-6족 등의 반도체 화합물일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
제2 반도체층(180)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제2 반도체층(180)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.
제2 반도체층(180), 제2 전자 차단층(170), 마스크층(160), 제2 전자 차단층(150), 활성층(140), 초격자층(130), 및 제1 전자 반도체층(120)의 일부가 제거되어 제1 반도체층(120)의 일부는 노출될 수 있다.
제1 전극(192)은 제1 반도체층(120)의 노출되는 일부 영역 상에 배치될 수 있고, 제2 전극(194)은 제2 반도체층(180) 상에 배치될 수 있다.
도 10은 도 1에 도시된 실시 예의 전류 흐름을 나타낸다. 도 10을 참조하면, 발광 소자(100)에 동작 전류가 인가되면, 전류(201)는 제2 전극(194)으로부터 반도체층들(180, 170, 150, 140, 130, 120)을 통과하여 제1 전극(192)으로 흐를 수 있다.
제2 전자 차단층(170)의 제1면(103-1)의 전기 저항이 제2 전자 차단층(170)의 상면(101)의 전기 저항보다 작기 때문에, 전류(201)는 제2 전자 차단층(170)의 상면(101)이 아닌 제2 전자 차단층(170)의 제1면(103-1)을 주로 통과하여 흐를 수 있다. 이는 전류는 전기 저항이 작은 쪽으로 흐르기 때문이다. 따라서 실시 예는 전류가 분산되어 반도체층들(180, 170, 150, 140, 130, 120)을 통과하여 흐를 수 있고, 이로 인하여 발광 효율을 향상시키고, 발광 소자(100)의 턴 온 전압(turn on voltage) 또는 동작 전압을 낮출 수 있다.
도 2 내지 도 6은 실시 예에 따른 발광 소자(100)의 제조 방법을 나타낸다.
도 2를 참조하면, 기판(110) 상에 제1 반도체층(120), 초격자층(130), 활성층(140), 및 제1 전자 차단층(150)을 형성한다.
예컨대, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PCVD; Plasma-enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등을 포함한 다양한 증착 및 성장 방법을 통하여 기판(110) 상에 제1 반도체층(120), 초격자층(130), 활성층(140), 및 제1 전자 차단층(150)을 순차적으로 형성할 수 있다.
예컨대, 제1 반도체층(120)은 알루미늄(Al)을 포함하는 질화물 반도체층(예컨대, n-AlxGa(1-x)N, 0<x<1)일 수 있으며, 발광하는 파장에 따라 Al의 함량을 달리할 수 있다. 즉 알루미늄(Al)의 함량을 증가시킬수록 발광하는 빛의 파장이 짧아질 수 있다.
예컨대, 알루미늄 함량이 7%일 경우에는 365nm 파장의 빛을 발광할 수 있고, 알루미늄의 함량이 4%일 경우에는 375nm 파장의 빛을 발광할 수 있다.
예컨대, 활성층(140)의 장벽층은 알루미늄(Al)을 포함하는 질화물 반도체층(예컨대, AlGaN)일 수 있으며, 알루미늄의 함량은 제1 전자 차단층(150), 및 제2 전자 차단층(170) 각각의 알루미늄의 함량보다 적을 수 있다.
제1 전자 차단층(150), 및 제2 전자 차단층(170) 각각은 알루미늄을 포함하는 질화물 반도체층(예컨대, AlGaN 또는 InAlGaN)일 수 있으며, 알루미늄 함량(Al)은 10% 이상일 수 있다. 예컨대, 제1 전자 차단층(150), 및 제2 전자 차단층(170)의 알루미늄 함량은 20% ~ 25%일 수 있으나, 이에 한정되는 것은 아니다.
도 3을 참조하면, 제1 전자 차단층(150)의 일부를 노출하도록 제1 전자 차단층(150) 상에 마스크층(160)을 형성한다. 여기서 마스크층(160)은 복수의 서로 이격하는 아일랜드들(162-1 내지 162-n, n>1인 자연수)을 포함할 수 있으며, 이웃하는 아일랜드들(예컨대, 162-1과 162-2) 사이로 제1 전자 차단층(150)의 일부 영역이 노출될 수 있다. 마스크층(160)은 불규칙적인 패턴을 가질 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서 마스크층(160)은 규칙적인 패턴일 수 있다.
마스크층(160)은 제1 전자 차단층(150)의 일부 영역(이하 "제1 영역(S1)"이라 한다)은 노출할 수 있고, 나머지 다른 영역(이하 "제2 영역(S2)"이라 한다)은 덮을 수 있다.
성장되는 막의 두께, 성장 온도, 및 성장 시간을 조절함으로써 마스크층(160)의 형상을 조절할 수 있다.
예컨대, 인 시츄(In-Situ) 공정에 의하여 제1 전자 차단층(150) 상에 실리콘 질화막(SiNx, x는 양의 실수), 또는 실리콘 산화막(SiO2)을 5nm ~ 15nm의 두께로 성장시킴으로써 제1 전자 차단층(150)의 제1 영역(S1)을 노출하는 마스크층(160)을 형성할 수 있다.
도 4를 참조하면, 마스크층(160)에 의하여 노출되는 제1 전자 차단층(150)의 제1 영역(S1) 상에 제2 전자 차단층(170)을 형성한다. 예컨대, 3 차원(dimension) 성장 방법에 의하여 제2 전자 차단층(170)을 형성할 수 있다.
마스크층(160)에 의하여 제2 영역(S2)에서는 제2 전자 차단층(170)의 성장이 차단되고, 마스크층(160)에 의하여 노출되는 제1 영역(S1)에서만 제3 차원 성장 방법에 의하여 제2 전자 차단층(170)이 성장될 수 있다.
도 8a 및 도 8b는 제2 전자 차단층(170)의 형성 과정을 나타낸다.
도 8a를 참조하면, 먼저 노출되는 제1 영역(S1) 위로 제2 전자 차단층(170-1)이 성장될 수 있다. 이때 제2 전자 차단층(170-1)은 [1-101]의 면지수를 갖는 제1 측면, 또는 [11-22]의 면지수를 갖는 제2 측면 중 적어도 하나를 포함하도록 성장될 수 있다.
예컨대, 마스크층(160)이 SiO2일 경우, [1-101] 또는 [11-22] 중 어느 하나의 면지수를 갖는 측면을 갖도록 제2 전자 차단층(170-1)을 성장시킬 수 있다.
마스크층(160)이 SiNx일 경우에는 제1 전자 차단층(150)을 랜덤(random)하게 마스킹하기 때문에, [1-101] 및 [11-22]를 랜덤(random)하게 갖도록 제2 전자 차단층(170-1)을 성장시킬 수 있다. 그러나 이에 한정되는 것은 아니며, 다른 실시 예에서는 압력 및 온도를 조절함으로써, [11-22]의 면지수를 갖는 제2 측면을 갖도록 성장시킬 수 있다.
도 8b를 참조하면, 제2 전자 차단층(170-1)을 [1-101] 또는 [11-22] 중 적어도 어느 하나의 면으로 3 차원 성장을 계속시킴으로써, [1-101]의 면지수를 갖는 제1 측면, 또는 [11-22]의 면지수를 갖는 제2 측면 중 적어도 하나(103-1)를 갖도록 제2 전자 차단층(170)을 형성할 수 있다.
3차원 성장에 의하여, 제2 전자 차단층(170)은 [0001]의 면지수를 갖는 상면(101)을 갖도록 성장될 수 있고, 마스크층(160)의 상면 가장 자리까지 확장되도록 성장될 수 있다.
제2 전자 차단층(170)의 상면(101)의 알루미늄(Al) 함량은 제2 전자 차단층(170)의 측면(103)의 알루미늄(Al) 함량보다 많을 수 있다.
예컨대, 알루미늄 함량을 22%인 AlGaN을 이용하여 제2 전자 차단층(170)을 성장시킬 경우, 제2 전자 차단층(170)의 상면(101)의 알루미늄(Al) 함량은 22%이나, 제2 전자 차단층(170)의 측면(103)의 알루미늄(Al) 함량은 22%보다 적을 수 있다.
도 5를 참조하면, 마스크층(160) 및 제2 전자 차단층(170) 상에 제2 반도체층(180)을 형성한다.
도 9a 및 도 9b는 제2 반도체층(180)의 형성 과정을 나타낸다.
도 9a를 참조하면, 2차원 성장 또는 3차원 성장에 의하여 마스크층(160) 및 제2 전자 차단층(170) 상에 알루미늄을 포함하는 질화물 반도체(예컨대, p-AlGaN) 또는 알루미늄을 포함하지 않는 질화물 반도체(예컨대, p-GaN)를 성장시킴으로써, 제2 반도체층(180-1)을 형성할 수 있다. 이때 제2 반도체층(180-1)은 도 9a에 도시된 화살표 방향으로 성장될 수 있으며, 전위(dislocation, 444)는 제2 반도체층(180-1)이 수평 방향과 수직 방향 사이의 경계가 되는 방향으로 진행될 수 있다.
즉 제2 전자 차단층(170) 아래에서 형성된 전위는 제2 전자 차단층(170) 및 제2 반도체층(180)에 의하여 진행 방향이 휘게 되고, 제2 반도체층(180) 내에 봉합되기 때문에 관통 전위(threading dislocation)를 감소시킬 수 있고, 이로 인하여 관통 전위에 기인하는 누설 전류를 감소시킬 수 있다.
예컨대, p-AlGaN으로 제2 반도체층(180)을 형성할 경우, 알루미늄 함량은 5% ~ 10%일 수 있으나, 이에 한정되는 것은 아니다.
제2 반도체층(180-1)은 제2 전자 차단층(170)의 상면(101), 및 측면(103)을 따라서 성장될 수 있다.
제2 반도체층(180-1)과 제2 전자 차단층(170)의 측면(103)의 제1 경계면(301)의 알루미늄 함량은 제2 반도체층(180-1)과 제2 전자 차단층(170)의 상면(101)의 제2 경계면(302)의 알루미늄(Al) 함량보다 적을 수 있다.
제1 경계면(301)의 알루미늄 함량이 제2 경계면(302)의 알루미늄 함량보다 적기 때문에, 제1 경계면(301)의 홀(hole) 농도는 제2 경계면(302)의 홀 농도보다 높을 수 있고, 이로 인하여 제1 경계면(301)의 전기 저항은 제2 경계면(302)의 전기 저항보다 낮을 수 있다.
도 9b를 참조하면, 2차원 성장 또는 3차원 성장에 의하여 제2 반도체층(180-1) 상에 질화물 반도체를 계속 성장시킴으로써, 제2 반도체층(180)을 형성할 수 있다.
알루미늄을 포함하는 질화물 반도체를 사용하여 제2 반도체층(180)을 형성할 경우, 제2 반도체층(180) 내에는 제1 농도 영역(401)과 제2 농도 영역(402)이 형성될 수 있다. 제1 농도 영역(401)의 알루미늄 함량은 제2 농도 영역(402)의 알루미늄 함량보다 적을 수 있다.
예컨대, 제1 농도 영역(401)은 기준 함량에 대비하여 알루미늄(Al)의 함량이 적은 영역일 수 있고, 제2 농도 영역(402)은 기준 함량에 대비하여 알루미늄의 함량이 많은 영역일 수 있다. 여기서 기준 함량은 제2 반도체층(180)을 형성할 때, 주입되는 알루미늄의 함량을 의미할 수 있다.
제1 농도 영역(401)은 제2 전자 차단층(170)의 측면들(103) 사이에 위치하는 영역일 수 있다. 제2 농도 영역(402)은 제2 전자 차단층(170)의 상면(101)과 제2 반도체층(180)의 상면(181) 사이에 위치하는 영역일 수 있다.
예컨대, p-AlxGa(1-x)N(x=0.07)의 조성식을 갖도록 제2 반도체층(180)을 형성할 경우, 기준 함량은 7%일 수 있고, 제1 농도 영역(401)의 알루미늄 함량은 7%보다 적을 수 있고, 제2 농도 영역(402)의 알루미늄 함량은 7%보다 많을 수 있다.
이와 같이 제1 농도 영역(401)과 제2 농도 영역(402) 간에 알루미늄 함량의 차이가 존재하기 때문에, 제1 농도 영역(401)과 제2 농도 영역(402) 간에는 홀 농도의 차이가 생길 수 있다. 즉 제1 농도 영역(401)의 홀 농도가 제2 농도 영역(402)의 홀 농도보다 높을 수 있다. 이로 인하여 제1 농도 영역(401)의 전기 저항이 제2 농도 영역(402)의 전기 저항보다 낮을 수 있다.
전류는 전기 저항이 높은 곳보다는 전기 저항이 낮은 곳으로 흐르기 때문에, 제2 전극(194)에서 제1 전극(192)으로의 전류 흐름(201, 도 10 참조)은 도 10에 도시된 바와 같을 수 있다.
따라서 실시 예는 전류 분산을 통하여 발광 구조물(305) 내의 전류의 흐름을 개선할 수 있고, 이로 인하여 광 효율을 향상시키고, 턴 온 전압을 낮출 수 있다.
도 6을 참조하면, 제2 반도체층(180), 제2 전자 차단층(170), 마스크층(160), 제1 전자 차단층(150), 활성층(140), 초격자층(130), 및 제1 반도체층(120)을 선택적으로 제거함으로써, 제1 반도체층(120)의 일부를 노출시킨다.
그리고 노출된 제1 반도체층(120)의 일부 상에 제1 전극(192)을 형성하고, 제2 반도체층(180) 상에 제2 전극(194)을 형성한다.
도 11은 다른 실시 예에 따른 발광 소자(200)의 단면도를 나타낸다. 도 1과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략히 하거나 또는 생략한다.
도 11을 참조하면, 발광 소자(200)는 제1 전극(220), 제1 반도체층(120), 초격자층(130), 활성층(140), 제1 전자 차단층(150), 마스크층(160), 제2 전자 차단층(170), 보호층(205), 패시베이션층(210), 및 제2 전극(190)을 포함한다.
제1 전극(220)은 제1 반도체층(120) 아래에 배치되고, 제1 반도체층(120)에 제1 전원을 공급할 수 있다. 제1 반도체층(120)의 표면에는 광 추출을 향상시키기 위하여 러프니스(121)가 형성될 수 있다.
도 1에서 설명한 바와 같이, 제1 반도체층(120) 상에는 초격자층(130), 활성층(140), 제1 전자 차단층(150), 마스크층(160), 제2 전자 차단층(170), 및 제2 반도체층(180)이 순차적으로 적층될 수 있다. 상술한 바와 같이, 초격자층(130)은 생략될 수 있다.
제2 전극(190)은 제2 반도체층(180) 상에 배치될 수 있으며, 제2 반도체층(180)에 제2 전원을 공급할 수 있다.
제2 전극(190)은 지지층(support layer, 195), 접합층(bonding layer, 194), 장벽층(barrier layer, 193), 반사층(reflector layer, 192), 및 오믹 영역(ohmic region, 191)을 포함할 수 있다.
오믹 영역(191)은 반사층(192)과 제2 반도체층(180) 사이에 배치될 수 있으며, 제2 반도체층(180)에 오믹 접촉(ohmic contact)되어 제2 전극(190)으로부터 제2 반도체층(180)으로 제2 전원이 원활히 공급되도록 할 수 있다.
예컨대, 오믹 영역(191)은 In, Zn, Sn, Ni, Pt, 및 Ag 중 적어도 하나를 포함할 수 있다. 또한 오믹 영역(191)은 투광성 전도층과 금속을 선택적으로 사용하여 형성할 수 있다. 예컨대, 오믹 영역(191)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 포함할 수 있으며, 단층 또는 다층으로 구현될 수 있다.
오믹 영역(191)은 제2 반도체층(180)에 캐리어(carrier)의 주입을 원활히 하기 위한 것으로 반드시 형성되어야 하는 것은 아니다. 예를 들어, 오믹 영역(191)을 생략하고, 반사층(192)으로 사용되는 물질을 제2 반도체층(180)과 오믹 접촉을 하는 물질로 선택할 수 있다.
반사층(192)은 오믹 영역(191)과 배리어층(193) 사이에 배치될 수 있다.
반사층(192)은 활성층(140)으로부터 입사되는 광을 반사시켜 주어, 발광 소자(200)의 광 추출 효율을 향상시킬 수 있다. 예컨대, 반사층(192)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 이들의 합금으로 형성될 수 있다.
또한 반사층(192)은 금속 또는 합금과 IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide) 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있다. 예를 들어, 반사층(192)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 형성할 수 있다. 반사층(192)은 광 추출 효율을 증가시키기 위한 것으로 반드시 형성되어야 하는 것은 아니며, 생략될 수 있다.
지지층(195)은 반사층(192) 상에 배치될 수 있고, 반도체층들(120, 130, 140, 150, 160, 170, 180)에 제2 전원을 제공할 수 있다.
예컨대, 지지층(195)은 금속 물질, 예컨대, 구리(Cu), 텅스텐(W), 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 또한 지지층(195)은 예컨대, Si, Ge, GaAs, ZnO, SiC 중 적어도 하나를 포함하는 캐리어 웨이퍼(carrier wafer)일 수 있다.
배리어층(193)은 지지층(195)과 반사층(192) 사이에 배치될 수 있으며, 지지층(195)에 포함된 이온이 반사층(192), 오믹 영역(191), 및 제2 반도체층(180)으로 확산되는 것을 방지할 수 있다. 예컨대, 배리어층(193)은 Ni, Pt, Ti, W, V, Fe, Mo 중 적어도 하나를 포함할 수 있으며, 단일층(single layer) 또는 멀티층(multilayer)일 수 있다.
접합층(194)은 배리어층(193)과 지지층(195) 사이에 배치될 수 있으며, 지지층(195)을 배리어층(193), 반사층(192), 또는 오믹 영역(191)에 접합시킬 수 있다. 예컨대, 접합층(194)은 Au, Sn, Ni, Nb, In, Cu, Ag 및 Pd 중 적어도 하나를 포함할 수 있다. 접합층(194)은 지지층(195)을 본딩 방식으로 접합하기 위해 형성하는 것이므로 지지층(195)이 도금이나 증착 방법으로 형성되는 경우에는 접합층(194)은 생략될 수 있다.
보호층(205)은 제2 전극(190)의 가장 자리 영역 아래에 배치될 수 있다.
예컨대, 보호층(205)은 오믹 영역(191)의 가장 자리 영역, 또는 반사층(192)의 가장 자리 영역, 또는 배리어층(193)의 가장 자리 영역, 또는 접합층(194)의 가장 자리 영역, 또는 지지층(195)의 가장 자리 영역 아래에 배치될 수 있다. 도 11에 도시된 실시 예에서 보호층(205)은 배리어층(193)의 가장 자리 영역 아래에 배치될 수 있으며, 반사층(192)의 측면과 접촉할 수 있다.
패시베이션층(210)은 반도체층들(120, 130, 140, 150, 160, 170, 180)로 이루어지는 발광 구조물(305)을 전기적으로 보호하기 위하여 발광 구조물(305)의 측면 상에 배치될 수 있다. 패시베이션층(210)은 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있다.
도 11에 도시된 실시 예(200)도 상술한 바와 같이, 전류 분산 및 광 효율을 향상시킬 수 있고, 턴 온 전압 또는 동작 전압을 낮출 수 있다.
도 12 내지 도 13은 다른 실시 예에 따른 발광 소자(200)의 제조 방법을 나타낸다.
도 2 내지 도 5에서 설명한 바에 따른 공정들을 수행한다.
다음으로 도 12를 참조하면, 제2 반도체층(180) 상에 단위 칩 영역을 구분할 수 있도록 패터닝된 보호층(205)을 형성한다. 여기서 단위 칩 영역이란 개별적인 칩 단위로 분리하여 동작할 수 있는 영역을 말한다. 보호층(205)은 마스크 패턴을 이용하여 단위 칩 영역의 가장자리에 형성될 수 있다.
그리고 보호층(205)에 의하여 노출되는 제2 반도체층(180) 상에 오믹 영역(191), 반사층(192), 및 배리어층(193)을 형성한다.
다음으로 배리어층(193) 상에 지지층(195)을 형성한다. 지지층(195)은 접합층(194)을 매개로 하여 배리어층(193)에 본딩될 수 있다. 또는 지지층(195)는 도금 또는 증착 방식에 의하여 배리어층(193) 상에 형성될 수도 있다.
다음으로 레이저 리프트 오프(Laser Lift Off) 방법 또는 화학적 리프트 오프(Chemical Lift Off) 방법을 이용하여, 기판(110)을 제1 반도체층(120)으로부터 제거한다.
도 13을 참조하면, 단위 칩 영역에 따라 반도체층들(120, 130, 140, 150, 160, 170, 180)을 식각하여, 반도체층들(120, 130, 140, 150, 160, 170, 180)을 단위 발광 구조물(305)로 분리한다. 이 공정을 아이솔레이션 에칭(isolation etching)이라 할 수 있으며, ICP(Inductively Coupled Plasma)와 같은 건식 식각에 의해 수행될 수 있다. 아이솔레이션 에칭에 의하여 보호층(205)의 일부가 노출될 수 있다.
다음으로 보호층(205), 및 발광 구조물(305)의 측면 상에 패시베이션층(210)을 형성한다. 패시베이션층(210)의 일부는 기판(110)이 제거됨으로써 노출되는 제1 반도체층(120)의 일부 표면 상에도 형성될 수 있다.
다음으로 노출되는 제1 반도체층(120)의 표면에 러프니스(121)를 형성하고, 노출되는 제1 반도체층(120)의 표면 상에 제1 전극(220)을 형성한다.
도 14는 실시 예에 따른 발광 소자 패키지(500)를 나타낸다.
도 14를 참조하면, 발광 소자 패키지(600)는 패키지 몸체(510), 제1 금속층(512), 제2 금속층(514), 발광 소자(520), 반사판(530), 와이어(530), 및 수지층(540)을 포함한다.
패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
패키지 몸체(510)는 상면의 일측 영역에 측면 및 바닥으로 이루어지는 캐비티(cavity)를 가질 수 있다. 이때 캐비티의 측벽은 경사지게 형성될 수 있다.
제1 금속층(512) 및 제2 금속층(514)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)의 표면에 배치된다. 발광 소자(520)는 제1 금속층(512) 및 제2 금속층(514)과 전기적으로 연결된다. 이때 발광 소자(520)는 실시 예들(100 또는 200) 중 어느 하나일 수 있다.
반사판(530)은 발광 소자(520)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(510)의 캐비티 측벽에 배치될 수 있다. 반사판(530)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광 소자(520)를 포위하여 발광 소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(540)은 발광 소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체를 포함할 수 있다.
실시 예에 따른 발광 소자 패키지(500)는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 15는 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 15를 참조하면, 조명 장치는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700), 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.
광원 모듈(1200)은 발광 소자(100, 또는 200), 또는 도 6에 도시된 발광 소자 패키지(500)를 포함할 수 있다.
커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.
커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.
광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230), 및 커넥터(1250)를 포함할 수 있다.
부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)들과 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.
부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.
예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.
홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.
전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650), 연장부(1670)를 포함할 수 있다.
가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.
내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.
도 16은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 16을 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 도 6에 도시된 실시 예(500)일 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
도 17은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프(head lamp, 900)를 나타낸다. 도 17을 참조하면, 해드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903), 및 렌즈(904)를 포함한다.
발광 모듈(901)은 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때 발광 소자 패키지는 도 6에 도시된 실시 예(100)일 수 있다.
리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.
쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.
발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 120: 제1 반도체층
130: 초격자층 140: 활성층
150: 제1 전자 차단층 160: 마스크층
170: 제2 전자 차단층 180: 제2 반도체층
192: 제1 전극 194: 제2 전극.

Claims (10)

  1. 제1 반도체층;
    상기 제1 반도체층 상에 배치되고, 우물층과 장벽층을 포함하는 활성층;
    상기 활성층 상에 배치되는 제1 전자 차단층;
    상기 제1 전자 차단층 상에 배치되는 마스크층;
    상기 마스크층에 의하여 노출되는 상기 제1 전자 차단층의 제1 영역 상에 배치되고, 상기 제1 영역 상에 위치하는 상면 및 상기 상면과 상기 마스크층 사이에 위치하는 측면을 포함하는 제2 전자 차단층; 및
    상기 마스크층 및 상기 제2 전자 차단층 상에 배치되는 제2 반도체층을 포함하며, 상기 제2 전자 차단층의 측면은 반극성 면(semipolar)이고,
    상기 제2 전자 차단층의 상면의 면지수는 [0001]이고, 상기 제2 전자 차단층의 측면은 [1-101]의 면지수를 갖는 제1면, 또는 [11-22]의 면지수를 갖는 제2면 중 적어도 하나를 포함하는 발광 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 전자 차단층 및 상기 제2 전자 차단층 각각은 알루미늄을 포함하는 질화물 반도체층이고,
    상기 제2 전자 차단층의 측면의 알루미늄 함량은 상기 제2 전자 차단층의 상면의 알루미늄 함량보다 적은 발광 소자.
  4. 삭제
  5. 제3항에 있어서,
    상기 제2 전자 차단층의 측면과 상기 제2 반도체층 사이의 제1 경계면의 알루미늄 함량은 상기 제2 전자 차단층의 상면과 상기 제2 반도체층 사이의 제2 경계면의 알루미늄의 함량보다 적은 발광 소자.
  6. 제3항에 있어서,
    상기 제2 반도체층은 알루미늄을 포함하는 질화물 반도체층이고,
    상기 제2 반도체층은 상기 제2 전자 차단층의 상면 아래에 위치하고 상기 제2 전자 차단층의 측면들 사이에 위치하는 제1 농도 영역, 및 상기 제2 전자 차단층의 상면과 상기 제2 반도체층의 상면 사이에 위치하는 제2 농도 영역을 포함하고,
    상기 제1 농도 영역의 알루미늄 함량은 상기 제2 농도 영역의 알루미늄 함량보다 적은 발광 소자.
  7. 제1항에 있어서,
    상기 제2 전자 차단층은 상기 마스크층의 상면의 가장 자리, 및 측면 상에 배치되고,
    상기 마스크층은 실리콘 질화막 또는 실리콘 산화막인 발광 소자.
  8. 삭제
  9. 삭제
  10. 삭제
KR1020130072160A 2013-06-24 2013-06-24 발광 소자 KR102066618B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130072160A KR102066618B1 (ko) 2013-06-24 2013-06-24 발광 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130072160A KR102066618B1 (ko) 2013-06-24 2013-06-24 발광 소자

Publications (2)

Publication Number Publication Date
KR20150000138A KR20150000138A (ko) 2015-01-02
KR102066618B1 true KR102066618B1 (ko) 2020-01-16

Family

ID=52474330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130072160A KR102066618B1 (ko) 2013-06-24 2013-06-24 발광 소자

Country Status (1)

Country Link
KR (1) KR102066618B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102356457B1 (ko) 2015-05-29 2022-01-27 삼성전자주식회사 반도체 레이저 다이오드 및 그 제조방법
KR20220016581A (ko) 2020-08-03 2022-02-10 에스트래픽 (주) 승강장 하부 설치형 스크린도어 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746369B1 (ko) 2005-12-30 2007-08-03 (재)대구경북과학기술연구원 전계발광소자용 백플레인의 구조와 그 제조 방법 및 이를포함하는 전계발광소자
WO2012059837A1 (en) 2010-11-04 2012-05-10 Koninklijke Philips Electronics N.V. Solid state light emitting devices based on crystallographically relaxed structures

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101798238B1 (ko) * 2011-06-24 2017-12-12 엘지이노텍 주식회사 발광소자
KR101285164B1 (ko) * 2011-10-14 2013-07-11 삼성전자주식회사 반도체 발광소자 및 이의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100746369B1 (ko) 2005-12-30 2007-08-03 (재)대구경북과학기술연구원 전계발광소자용 백플레인의 구조와 그 제조 방법 및 이를포함하는 전계발광소자
WO2012059837A1 (en) 2010-11-04 2012-05-10 Koninklijke Philips Electronics N.V. Solid state light emitting devices based on crystallographically relaxed structures

Also Published As

Publication number Publication date
KR20150000138A (ko) 2015-01-02

Similar Documents

Publication Publication Date Title
US8575635B2 (en) Light emitting device, light emitting device package, and lighting system
KR102007402B1 (ko) 발광소자
JP5971917B2 (ja) 発光素子及び該発光素子を含む映像表示装置
KR102066620B1 (ko) 발광 소자
KR101877396B1 (ko) 발광소자
KR102182024B1 (ko) 발광 소자
KR101954205B1 (ko) 발광 소자
KR102075644B1 (ko) 발광소자 및 조명시스템
KR20130005961A (ko) 발광 소자 및 그 제조방법
KR20110115384A (ko) 발광 소자 및 그 제조방법, 발광 소자 패키지 및 조명 시스템
KR102066618B1 (ko) 발광 소자
KR102160776B1 (ko) 발광 소자
KR102080774B1 (ko) 발광 소자
KR102080779B1 (ko) 발광 소자
KR20130043708A (ko) 발광소자
KR101850433B1 (ko) 발광 소자
KR102076238B1 (ko) 발광 소자
KR102194804B1 (ko) 발광 소자
KR102099442B1 (ko) 발광 소자 및 발광 소자 패키지
KR102034714B1 (ko) 발광 소자
KR101998764B1 (ko) 발광 소자
KR102066621B1 (ko) 발광 소자
KR102076237B1 (ko) 발광 소자
KR102087937B1 (ko) 발광 소자
KR102087938B1 (ko) 발광 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right