WO2007069632A1 - 炭化珪素バイポーラ型半導体装置 - Google Patents

炭化珪素バイポーラ型半導体装置 Download PDF

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silicon carbide
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bipolar semiconductor
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Ryosuke Ishii
Koji Nakayama
Yoshitaka Sugawara
Toshiyuki Miyanagi
Hidekazu Tsuchida
Isaho Kamata
Tomonori Nakamura
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The Kansai Electric Power Co., Inc.
Central Research Institute Of Electric Power Industry
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a silicon carbide bipolar semiconductor device having a mesa structure, and in particular, a technique for suppressing generation of stacking faults due to current conduction and an increase in area thereof, and when a reverse voltage is applied.
  • the present invention relates to an improvement in technology for improving withstand voltage. Background art
  • Wide gap semiconductor materials such as silicon carbide (SiC) have various excellent characteristics such as about 10 times higher dielectric breakdown strength than silicon (Si), and have high reverse voltage resistance. It attracts attention as a material suitable for the existing high-voltage power semiconductor device.
  • Bipolar semiconductor elements such as pn diodes, bipolar transistors, GTO, and GCT have a higher built-in voltage than bipolar semiconductor elements such as Schottky diodes and MOSFETs, but conduction in the drift layer due to minority carrier injection. The resistance is greatly reduced by the degree modulation. Therefore, in a high voltage and large current region such as for power use, a bipolar semiconductor element is used to reduce the loss.
  • bipolar semiconductor elements are made of SiC
  • performance superior to that of Si elements can be realized.
  • a pn diode made of SiC has a reverse recovery time of about 1Z20, which corresponds to the off-time speed, which is about 1Z3 lower than the pn diode made of Si, in the case of a 10kV high voltage device.
  • High speed and low power loss can be reduced to about 1Z5 or less, greatly contributing to energy saving.
  • Non-patent Document 1 SiC bipolar elements other than SiC pn diodes, such as SiC npn transistors, SiC S IAFETs, and SiC SUFETs.
  • SiC GTO using a p-type semiconductor layer with opposite polarity as a drift layer is also disclosed (Non-patent Document 2).
  • Non-patent Document 3 As a conventional pn diode using SiC, for example, there is a high-voltage diode having a planar structure as shown in FIG. 14 (Non-patent Document 3). The breakdown voltage of this pn diode is about 3.4 kV.
  • a SiC single crystal n + type substrate with a force sword electrode 5 on one side An n-type drift layer 2 is formed on the other surface of 1, and a p-type charge injection layer 3 is formed at the center of the n-type drift layer 2.
  • a p-type layer 51 for termination is formed on both sides of the p-type charge injection layer 3.
  • termination means various semiconductors provided around the pn junction in order to alleviate electric field concentration around the pn junction where the current of the high voltage semiconductor element flows. It is a layer.
  • Non-patent Document 4 As another conventional example of a high voltage diode using SiC, there is a structure shown in Fig. 15 (Non-patent Document 4). The breakdown voltage of this pn diode is 8.3kV. In this pn diode, a pn junction between the p-type charge injection layer 3 for injecting the charge and the n-type drift layer 2 is formed by an epitaxial growth technique, and then mesa is formed by reactive ion etching for element isolation. Forming a structure.
  • the mesa structure in this pn diode is that both end portions of the p-type charge injection layer 3 having a thickness of about 2 m formed on the entire surface of the n-type drift layer 2 are removed by mesa etching to a depth of 4 ⁇ m. More formed. After the formation of the mesa structure, a termination p-type layer 52 for relaxing the electric field concentration is formed. The device surface is protected by a silicon dioxide-silicon dioxide film (passivation layer 4) formed on the surface except for the portion where the anode electrode 6 is provided.
  • Non-Patent Document 1 edited by Hiroyuki Matsunami “Semiconductor SiC Technology and Applications” Nikkan Kogyo Shimbun, March 2003 31 0 218—221
  • Non-Patent Document 2 Materials Science Forum Volume 389—393 2000 1349—1352
  • Non-Patent Document 4 Materials Science Forum Volume 483—485 2005 969—972
  • Non-Patent Document 5 Journal of Applied Physics Volume 95 No. 3 2004 1485—1488
  • Non-Patent Document 6 Journal of Applied Physics Volume 92 No. 8 2004 4699—4704
  • Non-Patent Document 7 Journal of Crystal Growth, Polyum 262 2004 130-138
  • the pn diode having the planar structure shown in FIG. 14 since the p-type charge injection layer 3 is formed by ion implantation, crystal defects are formed in and around the P-type charge injection layer 3. For this reason, the on-voltage is relatively high when the charge injection efficiency is low during forward bias (when the anode 6 is positive). Also, the leakage current when applying a reverse bias is large. Therefore, it is difficult to obtain a semiconductor device with low loss and high withstand voltage.
  • the pn diode having the mesa structure shown in FIG. 15 since the p-type charge injection layer 3 is formed by the epitaxial growth method, crystal defects are reduced as compared with the pn diode shown in FIG. Therefore, the charge injection efficiency during forward bias is relatively high, and the on-voltage is relatively small.
  • FIG. 16 shows a state where minute emission due to a leakage current generated when a reverse bias is applied to the pn diode having the mesa shape of FIG. 15 is observed with an emission microscope. In this way, light emission is observed on the surface of the mesa wall, which indicates that a leak current is generated on the surface of the mesa wall.
  • the n-type drift layer 2 and the p-type charge injection layer 3 are formed by the epitaxial growth method, and these layers are formed from the surface of the SiC single crystal substrate (n + substrate 1). During the process of epitaxial growth, a part of the basal plane dislocation existing in the n + substrate 1 propagates as it is to the SiC epitaxial film.
  • the force basal plane dislocation where the vicinity of the interface between the n-type drift layer and the p-type charge injection layer is a region where electrons and holes recombine when energized is It is converted into a stacking fault by the recombination energy of electrons and holes generated during energization (Non-Patent Documents 5 to 7 above).
  • This stacking fault occurs as a planar defect having a shape such as a triangle, and its area increases as the energization time increases.
  • the stacking fault region acts as a high-resistance region when a current is passed, the forward voltage of the bipolar element increases as the stacking fault area increases.
  • An object of the present invention is to suppress the occurrence of a stacking defect and the area expansion thereof in a silicon carbide bipolar semiconductor device having a mesa shape, thereby suppressing an increase in forward voltage.
  • Another object of the present invention is to improve the breakdown voltage performance when a reverse voltage is applied in a silicon carbide bipolar semiconductor device having a mesa shape.
  • a silicon carbide drift layer of the first conductivity type is formed on the surface of a silicon carbide single crystal substrate by an epitaxial growth method
  • a second conductivity type silicon carbide charge injection layer is formed on the surface of the silicon carbide drift layer by an epitaxial growth method
  • a silicon carbide bipolar semiconductor device in which a mesa structure is formed on an element surface on which the silicon carbide drift layer and the silicon carbide charge injection layer are formed,
  • the mesa wall portion or the mesa wall portion and the mesa peripheral portion are formed with an energization deterioration preventing layer that spatially separates the surface from the pn junction interface.
  • an energization deterioration preventing layer is formed on the mesa wall portion or the mesa wall portion and the mesa peripheral portion.
  • the energization deterioration preventing layer is formed on the mesa wall at least in a region from the pn junction interface to the mesa end. As a result, the surface force of the mesa wall is separated from the pn junction interface between the silicon carbide drift layer and the silicon carbide charge injection layer by the energization deterioration preventing layer.
  • the energization deterioration preventing layer is formed on the entire mesa wall in the height direction. This prevents electric field concentration on the surface of the mesa wall when the energization deterioration preventing layer functions as an equipotential layer when a reverse voltage is applied, as will be described later.
  • the conduction deterioration preventing layer can be formed by ion implantation. Specifically, the conduction deterioration is caused by the second conductivity type silicon carbide conductive layer formed by implanting the second conductivity type impurity ions, or by the amorphous layer made of silicon carbide single crystal in an amorphous state by ion implantation. A prevention layer can be constructed.
  • the thickness and concentration of the second conductivity type silicon carbide conductive layer are larger than the diffusion distance of minority carriers diffusing from the first conductivity type silicon carbide drift layer to the silicon carbide conductive layer. What is necessary is just to design so that the layer thickness of a silicon conductive layer may become thick enough.
  • the boundary between the second conductivity type silicon carbide conductive layer and the second conductivity type silicon carbide charge injection layer is usually distinguished by the difference in impurity concentration. However, the boundary between the silicon carbide conductive layer and the silicon carbide charge injection layer is not necessarily clear.
  • the conduction deterioration preventing layer is a second conductivity type silicon carbide conductive layer formed by ion implantation
  • the impurity concentration of the silicon carbide conductive layer is the impurity concentration of the second conductivity type charge injection layer.
  • the silicon carbide drift layer of the first conductivity type is applied when a forward voltage is applied. Charge injection into the surface (no longer works as a charge injection layer). Therefore, in this case, in order to prevent charge injection from the silicon carbide conductive layer to the first conductivity type silicon carbide drift layer, a second conductivity type inner silicon carbide conductive layer is provided inside the silicon carbide conductive layer.
  • the impurity concentration of the inner silicon carbide conductive layer is sufficiently lower than the impurity concentration of the second conductivity type silicon carbide charge injection layer.
  • the conduction deterioration preventing layer is a silicon carbide conductive layer of the second conductivity type formed by ion implantation and a silicon carbide low resistance layer having a sufficiently high impurity concentration
  • the silicon carbide low resistance layer is Since the resistance is small, it becomes substantially equipotential when a reverse voltage is applied.
  • substantially equipotential includes the case where only the surface side of the silicon carbide low-resistance layer is equipotential, and the potential difference is such that the electric field concentration on the surface of the mesa wall portion and the mesa peripheral portion can be suppressed. It is small enough!
  • the surface potential of the mesa wall portion and the mesa peripheral portion becomes the same as a whole when a reverse voltage is applied. This suppresses the flow of current through the surface of the mesa wall and the mesa periphery when a reverse voltage is applied with no electric field distribution throughout the layer. In other words, electric field concentration caused by defects and roughness formed on the mesa wall surface and the surface near the edge of the mesa can be prevented, and the reduction in withstand voltage and the occurrence of leakage current can be suppressed due to these defects and roughness. .
  • the depletion layer generated when the reverse voltage is applied is set on the inner side. Since the entire silicon carbide low resistance layer can be equipotentially contained within the silicon carbide conductive layer, the function as an equipotential layer can be fully exhibited simultaneously with the role of the energization deterioration preventing layer.
  • the conduction deterioration preventing layer is a silicon carbide conductive layer of the second conductivity type formed by ion implantation, it is preferable that a metal film is formed on the surface of the silicon carbide conductive layer.
  • the surface potential of the mesa wall portion and the mesa peripheral portion as a whole becomes equipotential when the reverse voltage is applied. For this reason, the flow of current through the surface of the mesa wall portion and the mesa peripheral portion is suppressed when a reverse voltage with no electric field distribution is applied to the entire layer. In other words, electric field concentration caused by defects and roughness formed on the mesa wall surface and the surface near the edge of the mesa is prevented, and it is possible to suppress a decrease in withstand voltage and occurrence of leak current caused by these defects and roughness. it can.
  • the energization deterioration preventing layer is preferably an amorphous layer formed by ion implantation.
  • an amorphous layer formed by ion implantation into a silicon carbide single crystal has a high resistance, an electric field distribution exists on the surface of the mesa wall, and a mesa wall is applied when a reverse voltage is applied due to force resistance. Current flow through the surface of the peripheral portion of the mesa is suppressed. In other words, electric field concentration caused by defects and roughness formed on the surface near the mesa wall surface and mesa edge is prevented, and the reduction of withstand voltage and leakage current caused by these defects and roughness are suppressed. can do.
  • This electric field relaxation layer is preferably formed continuously from the energization deterioration preventing layer.
  • the electric field relaxation layer is composed of a plurality of annular layers that are different in concentration of the second conductivity type impurities and that are continuous in the radial direction.
  • the electric field relaxation layer preferably has a JTE (Junction Termination Extension) structure.
  • the depletion layer spreads outward when a reverse voltage is applied, and the breakdown voltage performance is further improved.
  • a second conduction deterioration preventing layer of the first conductivity type is formed on the outer peripheral edge portion of the electric field relaxation layer by ion implantation.
  • the first conductivity type layer is formed by ion implantation at the outer peripheral edge of the electric field relaxation layer, so that it exists on the pn junction interface at the outer peripheral edge of the electric field relaxation layer and the surface of the mesa peripheral part.
  • the surface defect region to be separated is spatially separated. Therefore, since carrier recombination does not occur in the surface defect region in the mesa peripheral portion, generation of stacking faults due to defects existing in the surface of the mesa peripheral portion and area expansion thereof are suppressed.
  • the silicon carbide bipolar semiconductor device of the present invention According to the silicon carbide bipolar semiconductor device of the present invention, the occurrence of stacking faults due to current conduction and the expansion of the area thereof are suppressed, thereby suppressing an increase in forward voltage.
  • the silicon carbide bipolar semiconductor device of the present invention has high withstand voltage performance when a reverse voltage is applied.
  • FIG. 1 is a cross-sectional view showing a first embodiment of a bipolar semiconductor device of the present invention.
  • FIG. 2 is a cross-sectional view showing a second embodiment of the bipolar semiconductor device of the present invention.
  • FIG. 3 is a cross-sectional view showing an example of an electric field relaxation layer.
  • FIG. 4 is a cross-sectional view showing a third embodiment of the bipolar semiconductor device of the present invention.
  • FIG. 5 is a cross-sectional view showing a fourth embodiment of the bipolar semiconductor device of the present invention.
  • FIG. 6 is a cross-sectional view illustrating a specific example of the method for manufacturing the bipolar semiconductor device of the fourth embodiment.
  • FIG. 7 is a cross-sectional view showing a fifth embodiment of the bipolar semiconductor device of the present invention.
  • FIG. 8 is a cross-sectional view illustrating a specific example of the method for manufacturing the bipolar semiconductor device of the fifth embodiment.
  • FIG. 9 is a cross-sectional view showing a sixth embodiment of the bipolar semiconductor device of the present invention.
  • FIG. 10 is a cross-sectional view showing a seventh embodiment of the bipolar semiconductor device of the present invention.
  • FIG. 11 is a cross-sectional view showing a mesa peripheral portion in a bipolar semiconductor device of a fifth embodiment.
  • FIG. 12 is a cross-sectional view showing a mesa structure.
  • FIG. 13 is a graph showing the relationship between the reverse voltage and the depletion layer width for each doping concentration of the p-type conductive layer.
  • FIG. 14 is a cross-sectional view of a conventional pn diode.
  • FIG. 15 is a cross-sectional view of a conventional pn diode.
  • FIG. 16 is an example of observation of leakage current with an emission microscope.
  • FIG. 1 is a cross-sectional view showing a first embodiment of a silicon carbide bipolar semiconductor device (pn diode) according to the present invention.
  • pn diode silicon carbide bipolar semiconductor device
  • an n-type drift layer 2 having a low impurity concentration is formed by an epitaxial growth method on an n + substrate 1 that is an n-type SiC single crystal substrate having a high impurity concentration.
  • n-type drift layer 2 On the n-type drift layer 2, a p-type charge injection layer 3 having a low impurity concentration is formed by an epitaxial growth method.
  • the element structure is separated from the surroundings by forming a trapezoidal mesa.
  • This mesa shape is formed by etching the n-type drift layer 2 and the p-type charge injection layer 3 formed by the epitaxial growth method by a reactive ion etching method which is a kind of mesa etching method.
  • the "mesa wall portion” represents a region (reference numeral 7) from the outer peripheral surface of the mesa shape to the inside vicinity thereof.
  • ⁇ represents the lower end of the mesa wall 7 (symbol 8), and ⁇ mesa periphery '' refers to the area around the mesa from the mesa end 8 to the outside horizontal plane force (near etching bottom: Reference 10).
  • the p-type conductive layer 20 is formed on the entire mesa wall 7.
  • This p-type conductive layer 20 is formed by ion implantation of boron, aluminum or the like. After ion implantation, heat treatment at 1800 ° C is performed in an argon gas atmosphere to activate the implanted ions.
  • the element surface is protected by the passivation film 4 except for the region where the anode electrode 6 is formed.
  • the nossivation film 4 may be formed by silicon nitride or the like.
  • An anode electrode 6 is formed on the mesa upper surface.
  • the anode electrode 6 is formed, for example, by removing a portion of the passivation film 4 formed on the element surface by thermal oxidation to form the anode electrode 6 and then using an electron beam heating vapor deposition device on the surface of the p-type charge injection layer 3. It is formed by depositing Al, Ni, etc., followed by heat treatment.
  • a force sword electrode 5 is formed on the back surface of the element on the n substrate 1 side.
  • the force sword electrode 5 is formed, for example, by peeling the film formed on the back surface of the element by thermal oxidization during the formation of the passivation film 4 on the element surface from the n + substrate 1 and then removing nickel or the like using an electron beam heating vapor deposition device. It is formed by vapor deposition and subsequent heat treatment.
  • n-type drift layer 2 Thickness 60 / zm, impurity concentration 5 X 10 14 cm— 3
  • P-type charge injection layer 3 Thickness 2 / ⁇ ⁇ , impurity concentration 3 X 10 18 cm 3
  • P-type conductive layer 20 Thickness 640nm, impurity concentration 1.5 X 10 17 cm " 3
  • the P-type conductive layer 20 functions as an energization deterioration preventing layer that spatially separates the surface of the mesa wall 7 and the pn junction interface.
  • the p-type conductive layer 20 By providing the p-type conductive layer 20, recombination of electrons and holes on the surface of the mesa wall 7 is prevented. As a result, the occurrence of roughness and the stacking fault due to the defects existing on the surface of the mesa wall portion 7 and the area expansion thereof are greatly suppressed.
  • the p-type conductive layer 20 is formed in the mesa wall at least in a region from the pn junction interface between the n-type drift layer 2 and the p-type injection layer 3 to the mesa end. As a result, the surface force of the mesa wall 7 is separated at the pn junction interface by the p-type conductive layer 20.
  • the p-type conductive layer 20 may be formed continuously from the mesa wall 7 to the mesa peripheral part 10 in the vicinity thereof. Thereby, also in the mesa peripheral portion 10 near the mesa end portion, the surface and the pn junction interface are spatially separated, and recombination of electrons and holes on the surface of the mesa peripheral portion 10 is prevented.
  • the thickness of the p-type conductive layer 20 is preferably 200 nm to l ⁇ m, more preferably 500 nm to l ⁇ m.
  • the impurity concentration of the p-type conductive layer 20 is preferably 10 18 cm 3 or less, more preferably 1 X
  • FIG. 2 is a cross-sectional view showing a second embodiment of the silicon carbide bipolar semiconductor device (pn diode) of the present invention.
  • pn diode silicon carbide bipolar semiconductor device
  • the basic configuration is the same as that of the first embodiment, but the electric field relaxation layer 31 is formed in the mesa peripheral portion 10.
  • the electric field relaxation layer 31 is formed by ion implantation of p-type impurities. [0062] By forming the electric field relaxation layer 31, when a reverse voltage is applied, a depletion layer spreads in a region where the electric field relaxation layer 31 is formed, and the breakdown voltage performance is further improved by this depletion layer.
  • the electric field relaxation layer 31 is formed in an annular shape around the mesa.
  • the electric field relaxation layer 31 is preferably formed continuously from the p-type conductive layer 20.
  • a plurality of annular layer force electric field relaxation layers 31 that are different in p-type impurity concentration and are continuous in the radial direction are formed.
  • JTE Jointcti on Termination Extension structure
  • the electric field relaxation layer 31 is formed by a plurality of continuous annular p-type terminations 3la to 31c.
  • the impurity concentrations in these p-type terminations 31a to 31c are different from each other. As an example, the impurity concentration is gradually decreased toward the outermost edge.
  • the p-type terminations 31a to 31c may have substantially the same radial width, but they may have different widths, such as increasing the radial width of the inner p-type termination 31a as shown in the figure. Good.
  • the number of annular p-type terminations is three, and the number should be increased.
  • FIG. 3 (b) a plurality of spaced annular p-type terminations 31c!
  • the electric field relaxation layer 31 is formed by ⁇ 31 g!
  • the impurity concentrations in these p-type terminations 3 ld to 3 lg may be the same or different from each other.
  • the p-type terminations 3 ld to 31 g may have different widths such as increasing the radial width of the inner p-type termination 31 d as shown in FIG. In the figure, the number of annular p-type terminations is four, but the number may be increased.
  • FIG. 4 is a cross-sectional view showing a third embodiment of the silicon carbide bipolar semiconductor device (pn diode) of the present invention. Note that the components corresponding to the above-described embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the basic configuration is the same as that of the first embodiment, but the p-type low resistance layer 11 that functions as an energization deterioration preventing layer is formed on the mesa wall 7, and A P-type conductive layer 21 is formed adjacent to the inside.
  • This p-type conductive layer 21 is formed by ion implantation of boron, aluminum or the like. After ion implantation, activate the implanted ions Therefore, heat treatment at 1800 ° C is performed in an argon gas atmosphere.
  • Examples of specific dimensions, impurity concentrations, and the like in the pn diode of this embodiment are as follows.
  • n-type drift layer 2 thickness 60 ⁇ m, doping concentration 5 X 10 14 cm " 3
  • P-type charge injection layer 3 thickness 2 m, doping concentration 3 X 10 18 cm— 3
  • P-type low resistance layer 11 thickness 120nm, doping concentration 2.5 X 10 2 ° cm " 3
  • P-type conductive layer 21 thickness 440 nm, the doping concentration 1. 5 X 10 17 cm "3
  • the p-type low resistance layer 11 functions as an energization deterioration preventing layer that spatially separates the surface of the mesa wall 7 and the pn junction interface.
  • the p-type low resistance layer 11 By providing the p-type low resistance layer 11, recombination of electrons and holes on the surface of the mesa wall 7 is prevented.
  • the occurrence of roughness and stacking faults due to the surface roughness of the mesa wall 7 and the expansion of the area are greatly suppressed.
  • the p-type low resistance layer 11 makes the surface potential of the entire surface of the mesa wall portion 7 equal potential when a reverse voltage is applied. As a result, electric field concentration caused by defects and roughness formed on the surface of the mesa wall portion 7 is prevented, and the occurrence of leak current is suppressed if the withstand voltage is reduced due to these defects and roughness.
  • the impurity concentration of the p-type low resistance layer 11 is high, so that the p-type low resistance layer 11 is changed to the n-type drift layer 2. Charge injection may occur.
  • the p-type conductive layer 21 is provided inside the p-type low resistance layer 11, and the impurity concentration thereof is sufficiently lower than that of the P-type charge injection layer 3. This prevents charge injection into silicon carbide drift layer 2 and prevents new crystal defects from occurring during operation.
  • the p-type conductive layer 21 having the layer thickness and the impurity concentration appropriately set is provided adjacent to the inside of the p-type low-resistance layer 11, so that a reverse voltage is applied.
  • a depletion layer that sometimes occurs can be accommodated inside the p-type conductive layer 21 and the entire p-type low-resistance layer 11 becomes equipotential, so that the function as the equipotential layer can be sufficiently exhibited.
  • the p-type low resistance layer 11 and the p-type conductive layer 21 are formed in the mesa wall portion 7 at least in a region from the pn junction interface between the n-type drift layer 2 and the p-type charge injection layer 3 to the mesa edge. Is done. As a result, the pn junction interface force p-type low resistance layer 11 and the p-type conductive layer 21 separate from the surface of the mesa wall 7.
  • p-type low resistance layer 11 and p-type conductive layer 21 are formed on the entire mesa wall in the height direction.
  • the p-type low resistance layer 11 functions as an equipotential layer when a reverse voltage is applied, and electric field concentration on the surface of the mesa wall 7 can be prevented.
  • the p-type low resistance layer 11 and the p-type conductive layer 21 may be formed continuously from the mesa wall 7 to the mesa periphery in the vicinity thereof.
  • the surface and the pn junction interface are spatially separated, and recombination of electrons and holes on the surface of the mesa peripheral portion 10 is prevented.
  • the entire surface of the region where the p-type low resistance layer 11 is formed in the mesa peripheral portion 10 becomes equipotential.
  • electric field concentration caused by defects and roughness formed on the surface of the mesa peripheral portion 10 is prevented, and a decrease in withstand voltage and occurrence of leakage current due to these defects and roughness are suppressed.
  • the p-type low resistance layer is also formed on the surface of the P-type charge injection layer 3, thereby forming the p-type low resistance layer.
  • the layer can be used as a contact layer for the anode electrode 6.
  • the thickness of the p-type low resistance layer 11 is preferably 50 nm to 500 nm, more preferably 100 nm to 4 OOnm, and even more preferably 1 OOnm to 200 nm.
  • the impurity concentration of the p-type low resistance layer 11 is preferably 10 19 cm 3 or more, more preferably 1
  • Impure If the material concentration is too low, the p-type low resistance layer 11 will not be equipotential when reverse voltage is applied. On the other hand, if the impurity concentration is too high, new crystal defects are likely to occur when the p-type low resistance layer 11 is formed.
  • the impurity concentration and the thickness of the p-type conductive layer 21 need to be set so that the depletion layer formed when the reverse voltage is applied is accommodated inside the p-type conductive layer 21.
  • the depletion layer reaches the outside of the p-type conductive layer 21, that is, the p-type low-resistance layer 11, a potential distribution is formed inside the p-type low-resistance layer 11.
  • the entire p-type low-resistance layer 11 Cannot be made equipotential.
  • FIG. 13 shows the reverse noise-depletion layer width characteristics when the impurity concentration of the p-type conductive layer 21 is changed.
  • the thickness and impurity concentration of the p-type conductive layer 21 are set so as to be within the allowable depletion layer width.
  • the thickness of the p-type conductive layer 21 is preferably 200 nm to l ⁇ m, more preferably 500 nm to l ⁇ m.
  • the impurity concentration of the p-type conductive layer 21 is preferably 1 X 10 18 cm 3 or less, more preferably 1 X 10
  • the impurity concentration is too low, it is necessary to perform ion implantation deeply.
  • FIG. 5 is a cross-sectional view showing a fourth embodiment of the silicon carbide bipolar semiconductor device (pn diode) of the present invention. Note that the components corresponding to the above-described embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the basic configuration is the same as that of the first embodiment, but the electric field relaxation layer 31 is formed in the mesa peripheral portion 10.
  • the electric field relaxation layer 31 is formed by ion implantation of p-type impurities.
  • the electric field relaxation layer 31 is formed in an annular shape around the mesa.
  • the electric field relaxation layer 31 is preferably formed continuously from the p-type low resistance layer 11.
  • a plurality of annular layer force electric field relaxation layers 31 that are different in p-type impurity concentration and are continuous in the radial direction are formed.
  • JTE (Juncti on Termination Extension) Structure S preferred ⁇ .
  • the structure shown in FIG. 3 described above can be given.
  • a cm 3 n-type drift layer 2 is formed by an epitaxial growth method.
  • a p-type charge injection layer 3 having a thickness of 2 m and an impurity concentration of 3 ⁇ 10 18 cm 3 is formed on the n-type drift layer 2 by an epitaxial growth method.
  • n-type drift layer 2 and the p-type charge injection layer 3 thus formed by the epitaxial growth method are etched by the reactive ion etching method to form a mesa having a height of 4 m.
  • a thermal oxide film is formed on the surface of the element, and the thermal oxide film is peeled off to reduce SiC surface defects.
  • aluminum is ion-implanted to form 3 lb of p-type termination having a depth force of 00 nm from the surface force and an impurity concentration force of S3 ⁇ 10 17 cm ⁇ 3 .
  • a p-type low resistance layer 11 that is X 10 2 ° cm 3 is formed.
  • a p-type low resistance layer is simultaneously formed on the upper surface of the mesa by ion implantation of an obliquely upward force, and this becomes a contact layer 42 with the anode electrode.
  • the SiC crystal plane of the mesa periphery is the (0001) plane, and the crystal plane of the mesa wall is the (11 20) plane.
  • the thickness of the passivation film 4 is 40 nm at the mesa periphery and 160 ⁇ m at the mesa wall.
  • SiC consumed as an oxide film is 80 nm at the mesa wall, so the actual thickness of the p-type low resistance layer 11 is 120 nm.
  • the passivation film formed on the surface of the n + substrate 1 is removed, nickel is deposited using an electron beam heating vaporizer, and heat treatment is performed to form a force sword electrode.
  • the region for forming the anode electrode is removed from the passivation film 4 formed on the surface of the ⁇ -type charge injection layer 3, and the surface of the contact layer 42 is made of aluminum, titanium, etc. using an electron beam heating vapor deposition device. Is deposited and heat treatment is performed to form an anode electrode.
  • FIG. 7 is a cross-sectional view showing a fifth embodiment of the silicon carbide bipolar semiconductor device (pn diode) of the present invention. Note that the components corresponding to the above-described embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the basic configuration is the same as that of the above-described embodiment.
  • P-type conductive layer 22 is formed on the entire mesa wall 7, and metal film 12 is further formed on the surface of mesa wall 7. Is formed.
  • the reverse voltage is applied to the metal film 12, the surface potential of the entire surface of the mesa wall 7 is made equal.
  • electric field concentration caused by defects and roughness formed on the surface of the mesa wall 7 is prevented, and a decrease in withstand voltage and occurrence of leakage current due to these defects and roughness are suppressed.
  • the metal film 12 is formed, for example, by depositing about 1 Onm of aluminum, nickel, or the like using an electron beam heating vapor deposition apparatus. Note that the thickness of the metal film 12 is not limited to this as long as the mesa wall surface can be equipotential when a reverse voltage is applied, and may be an appropriate thickness depending on the case. In addition, the anode electrode can be covered by simultaneously covering the surface of the p-type charge injection layer 3 with the metal film 12.
  • the p-type conductive layer 22 is formed by ion implantation of boron, aluminum or the like. After ion implantation, heat treatment at 1800 ° C is performed in an argon gas atmosphere to activate the implanted ions.
  • the p-type conductive layer 22 functions as an energization deterioration preventing layer that spatially separates the surface of the mesa wall 7 and the pn junction interface.
  • the P-type conductive layer 22 prevents a short circuit between the n-type drift layer 2 and the p-type charge injection layer 3 due to the metal film 12.
  • the thickness and impurity concentration of the p-type conductive layer 22 are set so that the depletion layer width is within an allowable range at the time of reverse bias in consideration of withstand voltage and the like.
  • the p-type conductive layer 22 is formed in the mesa wall at least in a region from the pn junction interface between the n-type drift layer 2 and the p-type charge injection layer 3 to the mesa end.
  • the p-type conductive layer 22 continuously from the mesa wall portion 7 to the mesa peripheral portion 10 in the vicinity thereof.
  • the surface and the pn junction interface are spatially separated, and recombination of electrons and holes on the surface of the mesa peripheral portion 10 is prevented.
  • the thickness and impurity concentration of the p-type conductive layer 22 can be appropriately set within the range having the above-described functions.
  • the thickness and the impurity concentration are set within the same range as the p-type conductive layer 20 in the above-described embodiment.
  • the electric field relaxation layer 31 is formed in the mesa peripheral portion 10.
  • the electric field relaxation layer 31 is formed by ion implantation of p-type impurities.
  • the depletion layer spreads in the region where the electric field relaxation layer 31 is formed, and the breakdown voltage performance is further improved by this depletion layer.
  • the electric field relaxation layer 31 is formed in a ring shape around the mesa.
  • the electric field relaxation layer 31 is preferably formed continuously from the p-type conductive layer 22.
  • the concentration of p-type impurities is different, and a plurality of annular layer force electric field relaxation layers 31 continuous in the radial direction are formed.
  • JTE Jointcti on Termination Extension structure
  • the process until the p-type conductive layer 22 is formed is basically the same as the process from FIG. 6 (a) to FIG. 6 (b). That is, an n-type drift layer 2 and a p-type charge injection layer 3 are formed on an n + substrate 1 by an epitaxy method and etched by a reactive ion etching method to form a mesa.
  • a passivation film 4 is formed on the element surface by thermal oxidation.
  • the passivation film formed on the surface of the n + substrate 1 is removed, nickel is deposited using an electron beam heating vaporizer, and heat treatment is performed to form a force sword electrode.
  • a part of the mesa surface and a part of the mesa periphery is removed from the passivation film 4 formed on the surface of the p-type charge injection layer 3.
  • about 1Onm of aluminum, nickel, etc. is deposited on the mesa wall where the SiC is exposed and the mesa periphery in the vicinity using an electron beam evaporation apparatus. A film 12 is formed.
  • an anode is formed by evaporating aluminum and titanium on the upper surface of the mesa using an electron beam heating vaporizer and performing heat treatment. Further, by forming the metal film 12 so as to cover the surface of the p-type charge injection layer 3, the metal film 12 can be used as an anode electrode.
  • FIG. 9 is a cross-sectional view showing a sixth embodiment of the silicon carbide bipolar semiconductor device (pn diode) of the present invention. Note that the components corresponding to the above-described embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the amorphous layer 13 is formed on the force mesa wall 7 whose basic configuration is the same as that of the above-described embodiment.
  • the amorphous layer 13 is formed by bringing the SiC single crystal into an amorphous (non-crystalline) state by ion implantation of argon or the like into the mesa wall 7.
  • the thickness of the amorphous layer 13 is not particularly limited, but is about 100 to 200 nm as an example.
  • the amorphous layer 13 functions as an energization deterioration preventing layer that spatially separates the surface of the mesa wall 7 and the pn junction interface. By providing the amorphous layer 13, recombination of electrons and holes on the surface of the mesa wall 7 is prevented. As a result, it is possible to greatly suppress the occurrence of stacking faults due to roughness and defects existing on the surface of the mesa wall 7 and the area expansion. [0120] Furthermore, since the amorphous layer 13 has a high resistance, the flow of current through the surface of the mesa wall 7 is suppressed by the resistance when a reverse voltage is applied. That is, electric field concentration caused by defects and roughness formed on the surface of the mesa wall portion 7 is prevented, and a decrease in withstand voltage and occurrence of a leakage current starting from these defects and roughness are suppressed.
  • the amorphous layer 13 may be formed continuously from the mesa wall portion 7 to the mesa peripheral portion 10 in the vicinity thereof. As a result, even at the mesa peripheral portion 10 in the vicinity of the mesa edge portion, the surface and the pn junction interface are spatially separated, and recombination of electrons and holes at the surface of the mesa peripheral portion 10 is prevented. Is done. Furthermore, when the reverse voltage is applied, in the region where the amorphous layer 13 is formed in the mesa peripheral portion 10, the electric field concentration caused by the defects or roughness formed on the surface of the mesa peripheral portion 10 is prevented. Reduction of withstand voltage and occurrence of leakage current due to roughness are suppressed.
  • FIG. 10 is a cross-sectional view showing a seventh embodiment of the silicon carbide bipolar semiconductor device (pn diode) of the present invention. Note that the components corresponding to the above-described embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the basic configuration is the same as that of the above-described embodiment, but an annular n-type layer 41 is formed on the outer edge portion of the p-type electric field relaxation layer 31.
  • This n-type layer 41 is formed by ion implantation.
  • the doping concentration of the n-type impurity is higher than the doping concentration of the n-type drift layer 2, for example, in the range of 1 ⁇ 10 17 cm 3 to 1 ⁇ 10 18 cm 3 .
  • the electric field relaxation layer 31 can have various structures as described in FIG. 3, for example, as shown in FIG. 11 (a), p-type terminations 3 la to 31c having different concentrations are formed. It may be.
  • the structure on the mesa wall surface may be any structure in the first to sixth embodiments described above.
  • the n-type layer 41 By providing this n-type layer 41, as shown in Fig. 9 (b), the pn junction interface 43 that gives energy to promote generation of stacking faults and area expansion when energized in the forward direction, and the mesa The surface defect region 44 existing on the peripheral surface is spatially separated. Ie The n-type layer 41 functions as a second energization deterioration preventing layer.
  • the current conduction path is as shown by the arrow in FIG. 9 (b), and the forward current passing through the pn junction interface 43 flows from the n-type layer 41 to the n-type drift layer 2.
  • carrier recombination does not occur in the surface defect region 44 around the mesa.
  • production of the stacking fault resulting from the defect which exists in the surface of a mesa peripheral part, and the area expansion are suppressed.
  • the force described by taking the pn diode as an example.
  • Bipolar semiconductor devices other than this such as a thyristor, a gate turn-off thyristor (GTO), an insulated gate bipolar transistor (IGBT), and a bipolar junction
  • GTO gate turn-off thyristor
  • IGBT insulated gate bipolar transistor
  • BJT bipolar junction
  • a force using an SiC substrate in which an n-type drift layer and a p-type charge injection layer are formed on an n-type substrate may be used.
  • the conductivity type of the SiC low resistance layer and the SiC conductive layer formed by ion implantation on the mesa wall are also opposite.
  • a floating ring structure As a structure for improving the withstand voltage, a floating ring structure, a plate ring structure, etc. can be applied in addition to the JTE structure.

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Abstract

　ＳｉＣ単結晶基板の表面に第１導電型のＳｉＣドリフト層および第２導電型のＳｉＣ電荷注入層をエピタキシャル成長したメサ型形状をもつＳｉＣバイポーラ型半導体装置において、積層欠陥の発生およびその面積拡大を抑制し、これにより順方向電圧の増加を抑制すること。また、逆方向電圧の印加時における耐圧性能を高めること。 　メサ壁部またはメサ壁部およびメサ周辺部に、その表面とｐｎ接合界面とを空間的に分離する通電劣化防止層を形成した。ある態様では、逆方向電圧の印加時に等電位となる第２導電型の炭化珪素低抵抗層により通電劣化防止層を構成した。別の態様では、第２導電型の炭化珪素導電層により通電劣化防止層を構成するとともに、その表面に、逆方向電圧の印加時に等電位となる金属膜を形成した。さらに別の態様では、高抵抗のアモルファス層により通電劣化防止層を構成した。

Description

明 細 書
炭化珪素バイポーラ型半導体装置
技術分野
[0001] 本発明は、メサ構造が形成された炭化珪素バイポーラ型半導体装置に関するもの であり、特に、電流通電による積層欠陥の発生およびその面積拡大を抑制する技術 および、逆方向電圧の印加時における耐電圧を向上させる技術の改良に関する。 背景技術
[0002] 炭化珪素（SiC)などのワイドギャップ半導体材料は、シリコン（Si)に比べて絶縁破 壊強度が約 10倍高いなど各種の優れた特性を有しており、高い耐逆電圧特性を有 する高耐圧パワー半導体装置に好適な材料として注目されている。
[0003] pnダイオードやバイポーラトランジスタ、 GTO、 GCTなどのバイポーラ半導体素子 は、ショットキーダイオードや MOSFETなどのュ-ポーラ半導体素子に比べてビルト イン電圧が高いが、少数キャリアの注入によるドリフト層の伝導度変調により抵抗が大 幅に小さくなる。したがって、電力用途などの高電圧大電流領域では、損失を小さく するためにノ ィポーラ半導体素子が用いられて 、る。
[0004] SiCでこれらのバイポーラ半導体素子を構成すると、 Si素子に比べて格段に優れた 性能を実現できる。例えば、 SiCで構成した pnダイオードは、 10kVの高耐圧素子の 場合、 Siで構成した pnダイオードに比べて順方向電圧が約 1Z3と低ぐオフ時の速 度に相当する逆回復時間が約 1Z20以下と高速であり、電力損失を約 1Z5以下に 低減でき省エネルギー化に大きく貢献できる。
[0005] SiC pnダイオード以外の SiCバイポーラ素子、例えば SiC npnトランジスタ、 SiC S IAFET、 SiC SUFETなどについても同様に電力損失が低減されることが報告され ている（非特許文献 1)。この他、ドリフト層として反対極性をもつ p型半導体層を用い た SiC GTOなども開示されて ヽる（非特許文献 2)。
[0006] SiCを用いた従来の pnダイオードとして、例えば図 14に示すようなプレーナ構造の 高耐圧ダイオードがあり（非特許文献 3)、この pnダイオードの耐圧は約 3. 4kVであ る。この pnダイオードでは、一方の面に力ソード電極 5を有する SiC単結晶 n+型基板 1の他方の面に n型ドリフト層 2が形成され、 n型ドリフト層 2の中央部に p型電荷注入 層 3が形成されている。 p型電荷注入層 3の両側には、ターミネーシヨン用の p型層 51 が形成されている。
[0007] ここで「ターミネーシヨン」とは、高耐圧半導体素子の電流が流される pn接合部の周 囲における電界集中を緩和するために、この pn接合部の周囲に設けた各種の半導 体層のことである。図 14の pnダイオードでは、電流を流すための pn接合と、電界集 中を緩和するためのターミネーシヨン用の p型層 51と n型ドリフト層 2との間の pn接合 力 硼素やアルミニウム等のイオン打ち込みにより形成されて 、る。
[0008] SiCを用いた高耐圧ダイオードの他の従来例として、図 15に示した構造のものがあ る（非特許文献 4)。この pnダイオードの耐圧は 8. 3kVである。この pnダイオードでは 、電荷を注入する p型電荷注入層 3と n型のドリフト層 2との間の pn接合をェピタキシャ ル成長技術で形成した後、素子分離を行うために反応性イオンエッチングによりメサ 構造を形成している。
[0009] この pnダイオードにおけるメサ構造は、 n型ドリフト層 2の全面に形成した厚さ約 2 mの p型電荷注入層 3の両端部分を深さ 4 μ mまでメサエッチングで除去することによ り形成される。メサ構造を形成した後、電界集中を緩和するためのターミネーシヨン用 の p型層 52が形成される。素子表面は、アノード電極 6を設ける部分を除いて当該表 面に形成された二酸ィ匕珪素の膜 (パッシベーシヨン層 4)で保護されている。
非特許文献 1 :松波弘之編著 「半導体 SiC技術と応用」 日刊工業新聞社 2003年 3月 31 0 218— 221頁
非特許文献 2 :マテリアルスサイエンスフォーラム（Materials Science Forum)ボリユー ム 389— 393 2000年 1349— 1352頁
特干文献 3： Internationalし onference on； silicon Carbide, III— Nitride and Related Materialsの予稿集 1997年 136— 137頁
非特許文献 4:マテリアルスサイエンスフォーラム（Materials Science Forum)ボリユー ム 483— 485 2005年 969— 972頁
非特許文献 5 :ジャーナルォブアプライドフィジックス（Journal of Applied Physics) ボリューム 95 No. 3 2004年 1485— 1488頁 非特許文献 6 :ジャーナルォブアプライドフィジックス（Journal of Applied Physics) ボリューム 92 No. 8 2004年 4699— 4704頁
非特許文献 7：ジャーナノレォブクリスタノレグロウス (Journal of Crystal Growth) ボリ ユーム 262 2004年 130— 138頁
発明の開示
発明が解決しょうとする課題
[0010] 図 14のプレーナ構造の pnダイオードの場合、 p型電荷注入層 3をイオン打ち込み により形成するため P型電荷注入層 3とその周辺に結晶欠陥が形成される。そのため 順バイアス時 (アノード 6が正の場合)の電荷注入効率が低ぐオン電圧が比較的高 い。また、逆バイアス印加時におけるリーク電流が大きい。したがって、低損失で高耐 圧の半導体装置とすることは困難である。
[0011] 一方、図 15のメサ構造を設けた pnダイオードでは、 p型電荷注入層 3をェピタキシ ャル成長法により形成するため図 14の pnダイオードに比べて結晶欠陥が少なくなる 。そのため順バイアス時の電荷の注入効率が比較的高ぐオン電圧が比較的小さい
[0012] しかし、メサ型構造を備えたバイポーラ型半導体素子では、メサ形成時にメサ壁面 およびメサ周辺部の表面に欠陥、荒れ等が生じ、逆バイアス印加時には、これらの欠 陥、荒れ等に電界が集中してリーク電流が発生し易くなる。
[0013] 図 16は、図 15のメサ型形状を有する pnダイオードに対して逆バイアスを印加したと きに生じたリーク電流による微小発光をェミッション顕微鏡で観察した様子を示してい る。このようにメサ壁部の表面で発光が認められ、メサ壁部の表面でリーク電流が生じ ていることがわ力る。
[0014] また、図 15の pnダイオードではェピタキシャル成長法により n型ドリフト層 2および p 型電荷注入層 3を形成しているが、 SiC単結晶基板 (n+基板 1)の表面からこれらの層 をェピタキシャル成長させる工程にぉ 、て、 n+基板 1に存在するべーサルプレーン転 位（basal plane dislocation)の一部が SiCェピタキシャル膜にそのまま伝播する。
[0015] pnダイオードなどのバイポーラ素子では、 n型ドリフト層と p型電荷注入層との界面 付近が通電時に電子と正孔が再結合する領域となる力 ベーサルプレーン転位は、 通電時に発生する電子と正孔の再結合エネルギーによって積層欠陥（stacking fault )へと変換される (上記の非特許文献 5〜7)。この積層欠陥は、三角形等の形状を有 する面状の欠陥として発生し、その面積は通電時間の増加に伴って拡大する。
[0016] 特に、メサ形成時にメサ壁部の表面およびメサ周辺部の表面には欠陥および荒れ が生じて!/、るので、この表面付近にぉ 、てキャリアの再結合が起きるとべーサルプレ ーン転位の積層欠陥への変換および積層欠陥面積の拡大が非常に起こり易くなる。
[0017] 積層欠陥の領域は、電流通電時に高抵抗領域として作用するため、積層欠陥の面 積拡大に伴ってバイポーラ素子の順方向電圧が増加することになる。
[0018] 本発明は、メサ型形状をもつ炭化珪素バイポーラ型半導体装置において、積層欠 陥の発生およびその面積拡大を抑制し、これにより順方向電圧の増加を抑制するこ とを目的としている。
[0019] また本発明は、メサ型形状をもつ炭化珪素バイポーラ型半導体装置において、逆 方向電圧の印加時における耐圧性能を高めることを目的としている。
課題を解決するための手段
[0020] 本発明のバイポーラ型半導体装置は、炭化珪素単結晶基板の表面にェピタキシャ ル成長法により第 1導電型の炭化珪素ドリフト層が形成され、
前記炭化珪素ドリフト層の表面にェピタキシャル成長法により第 2導電型の炭化珪 素電荷注入層が形成され、
前記炭化珪素ドリフト層および前記炭化珪素電荷注入層が形成された側の素子面 にメサ構造が形成された炭化珪素バイポーラ型半導体装置であって、
メサ壁部またはメサ壁部およびメサ周辺部に、その表面と pn接合界面とを空間的に 分離する通電劣化防止層が形成されていることを特徴とする。
[0021] このように、メサ壁部またはメサ壁部およびメサ周辺部に通電劣化防止層を形成し
、通電劣化防止層によってメサ壁部ゃメサ周辺部の表面と pn接合界面とを空間的に 分離したので、メサ壁部ゃメサ周辺部の表面には pn接合界面が存在しな 、。
[0022] したがって、メサ壁部の表面では電子と正孔の再結合が生じな!/、ので、メサ壁部や メサ周辺部の表面に存在する荒れ、欠陥に起因する積層欠陥の発生およびその面 積拡大を大幅に抑制することができる。これにより、順方向電圧の増加が抑制され、 損失が小さくなる。
[0023] 通電劣化防止層は、メサ壁部にお 、て、少なくとも pn接合界面からメサ端部までの 領域に形成される。これにより、炭化珪素ドリフト層と炭化珪素電荷注入層との pn接 合界面が、通電劣化防止層によってメサ壁部の表面力 分離される。
[0024] 好ましくは、通電劣化防止層は、メサ壁部において、その高さ方向の全体に形成さ れる。これにより、後述するように通電劣化防止層が逆方向電圧の印加時において 等電位の層として機能する場合に、メサ壁部の表面における電界集中を防止するこ とがでさる。
[0025] 通電劣化防止層は、イオン打ち込みによって形成することができる。具体的には、 第 2導電型の不純物イオンを打ち込むことにより形成された第 2導電型の炭化珪素導 電層、あるいはイオン打ち込みにより炭化珪素単結晶をアモルファス状態としたァモ ルファス層によって通電劣化防止層を構成することができる。
[0026] なお、第 2導電型の炭化珪素導電層の層厚および濃度は、第 1導電型の炭化珪素 ドリフト層から当該炭化珪素導電層へ拡散する少数キャリアの拡散距離に比べて当 該炭化珪素導電層の層厚が十分厚くなるように設計すればよい。この第 2導電型の 炭化珪素導電層は、通常は不純物濃度の相違によって第 2導電型の炭化珪素電荷 注入層との境界が区別される。しかし、炭化珪素導電層と炭化珪素電荷注入層との 境界は必ずしも明確である必要はな 、。
[0027] 前記通電劣化防止層が、イオン打ち込みによって形成した第 2導電型の炭化珪素 導電層である場合において、当該炭化珪素導電層の不純物濃度が第 2導電型の電 荷注入層の不純物濃度と同等もしくはそれよりも高い場合 (あるいは当該炭化珪素導 電層の濃度が十分に低くない場合)、順方向電圧を印加したとき、当該炭化珪素導 電層から第 1導電型の炭化珪素ドリフト層へと電荷注入が生じてしまう (もはや電荷注 入層として働いてしまう)。そこでこの場合には、当該炭化珪素導電層から第 1導電型 の炭化珪素ドリフト層へと電荷注入が生じないように、当該炭化珪素導電層の内側に 第 2導電型の内側炭化珪素導電層を形成する。
[0028] この場合、当該内側炭化珪素導電層の不純物濃度は、第 2導電型の炭化珪素電 荷注入層の不純物濃度に比べて十分低 、ことが望ま 、。 [0029] 前記通電劣化防止層が、イオン打ち込みによって形成した第 2導電型の炭化珪素 導電層である場合で且つ、不純物濃度が十分高い炭化珪素低抵抗層の場合この炭 化珪素低抵抗層は、抵抗が小さいので逆方向電圧の印加時に実質的に等電位とな る。ここで「実質的に等電位」とは、炭化珪素低抵抗層の表面側のみが等電位である 場合を含み、またメサ壁部ゃメサ周辺部の表面における電界集中を抑止できる程度 に電位差が充分に小さ!ヽ場合を含む。
[0030] このように炭化珪素低抵抗層を設けることで、逆方向電圧の印加時においてメサ壁 部ゃメサ周辺部の表面電位が全体として等電位となる。このため、層全体に電界分 布が無ぐ逆方向電圧の印加時においてメサ壁部ゃメサ周辺部の表面を通じた電流 の流れが抑制される。すなわち、メサ壁面やメサ端部近傍の表面に形成された欠陥 や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧 の低下やリーク電流の発生を抑制することができる。
[0031] また、炭化珪素低抵抗層の内側に隣接した第 2導電型の内側炭化珪素導電層の 層厚および不純物濃度を適切に設定することで、逆方向電圧の印加時に生じる空乏 層を内側炭化珪素導電層の内部に収めることができ、炭化珪素低抵抗層の全体が 等電位となるので、通電劣化防止層の役割と同時に等電位層としての機能も充分に 発現させることができる。
[0032] 前記通電劣化防止層が、イオン打ち込みによって形成した第 2導電型の炭化珪素 導電層である場合、当該炭化珪素導電層の表面に、金属膜が形成されていることが 好ましい。
[0033] このように金属膜を設けることで、逆方向電圧の印加時においてメサ壁部やメサ周 辺部の表面電位が全体として等電位となる。このため、層全体に電界分布が無ぐ逆 方向電圧の印加時においてメサ壁部ゃメサ周辺部の表面を通じた電流の流れが抑 制される。すなわち、メサ壁面やメサ端部近傍の表面に形成された欠陥や荒れにより 生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリー ク電流の発生を抑制することができる。
[0034] また、通電劣化防止層は、イオン打ち込みによって形成したアモルファス層であるこ とが好ましい。 [0035] 炭化珪素単結晶へのイオン打ち込みによって形成されたアモルファス層は、高抵 抗であるので、メサ壁部の表面には電界分布は存在する力 抵抗によって逆方向電 圧の印加時にメサ壁部ゃメサ周辺部の表面を通じた電流の流れが抑制される。すな わち、メサ壁面やメサ端部近傍の表面に形成された欠陥や荒れにより生ずる電界集 中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電流の発生 を抑制することができる。
[0036] 上記した発明において、メサ周辺部には、第 2導電型の電界緩和層が形成されて 、ることが好まし!/、。
[0037] この電界緩和層は、通電劣化防止層から連続して形成されて 、ることが好ま 、。
[0038] また、電界緩和層の 1つの態様では、当該電界緩和層が、第 2導電型の不純物の 濃度がそれぞれ異なり、径方向に連続した複数の環状の層から構成されている。
[0039] また、電界緩和層は、 JTE (Junction Termination Extension)構造であることが好ま しい。
[0040] 電界緩和層を形成することで、逆方向電圧の印加時に空乏層が外側に広がり耐圧 性能がさらに向上する。
[0041] 電界緩和層の外周縁部には、イオン打ち込みによって、第 1導電型である第 2の通 電劣化防止層が形成されて 、ることが好ま 、。
[0042] このように、電界緩和層の外周縁部にイオン打ち込みで第 1導電型の層を形成する ことによって、電界緩和層の外周縁部における pn接合界面と、メサ周辺部の表面に 存在する表面欠陥領域とが空間的に分離される。したがって、メサ周辺部の表面欠 陥領域ではキャリアの再結合が生じないので、メサ周辺部の表面に存在する欠陥に 起因する積層欠陥の発生およびその面積拡大が抑制される。
発明の効果
[0043] 本発明の炭化珪素バイポーラ型半導体装置によれば、電流通電による積層欠陥の 発生およびその面積拡大が抑制され、これにより順方向電圧の増加が抑制される。
[0044] また本発明の炭化珪素バイポーラ型半導体装置は、逆方向電圧の印加時におけ る耐圧性能が高い。
図面の簡単な説明 [図 1]図 1は、本発明のバイポーラ型半導体装置における第 1の実施形態を示した断 面図である。
[図 2]図 2は、本発明のバイポーラ型半導体装置における第 2の実施形態を示した断 面図である。
[図 3]図 3は、電界緩和層の一例を示した断面図である。
[図 4]図 4は、本発明のバイポーラ型半導体装置における第 3の実施形態を示した断 面図である。
[図 5]図 5は、本発明のバイポーラ型半導体装置における第 4の実施形態を示した断 面図である。
[図 6]図 6は、第 4の実施形態のバイポーラ型半導体装置の製造方法の具体例を説 明する断面図である。
[図 7]図 7は、本発明のバイポーラ型半導体装置における第 5の実施形態を示した断 面図である。
[図 8]図 8は、第 5の実施形態のバイポーラ型半導体装置の製造方法の具体例を説 明する断面図である。
[図 9]図 9は、本発明のバイポーラ型半導体装置における第 6の実施形態を示した断 面図である。
[図 10]図 10は、本発明のバイポーラ型半導体装置における第 7の実施形態を示した 断面図である。
[図 11]図 11は、第 5の実施形態のバイポーラ型半導体装置におけるメサ周辺部を示 した断面図である。
[図 12]図 12は、メサ構造を示した断面図である。
[図 13]図 13は、 p型導電層の各ドーピング濃度に対する逆方向電圧と空乏層幅との 関係を示したグラフである。
[図 14]図 14は、従来の pnダイオードの断面図である。
[図 15]図 15は、従来の pnダイオードの断面図である。
[図 16]図 16は、ェミッション顕微鏡によるリーク電流の観察例である。
符号の説明 [0046] 1 n+基板
2 n型ドリフト層
3 p型電荷注入層
4 パッシベーシヨン膜
5 力ソード電極
6 アノード電極
7 メサ壁部
8 メサ端部
9 メサ上部
10 メサ周辺部
11 p型低抵抗層
12 金属膜
13 アモルファス層
20 p型導電層
21 p型導電層
22 p型導電層
31 電界緩和層
31a〜31g p型ターミネーシヨン
41 n型層
42 コンタクト層
43 pn接合界面
44 表面欠陥領域
発明を実施するための最良の形態
[0047] 以下、図面を参照しながら本発明について説明する。図 1は、本発明の炭化珪素 バイポーラ型半導体装置 (pnダイオード）における第 1の実施形態を示した断面図で ある。本実施形態の pnダイオードは、不純物濃度が高い n型の SiC単結晶基板であ る n+基板 1の上に、ェピタキシャル成長法によって不純物濃度が低い n型ドリフト層 2 が形成されている。 [0048] n型ドリフト層 2の上には、ェピタキシャル成長法によって不純物濃度が低い p型電 荷注入層 3が形成されている。
[0049] p型電荷注入層 3から n型ドリフト層 2への pn接合界面を介した通電経路となる領域 は、台状のメサを形成することによって素子構造が周囲から分離されている。このメサ 型形状は、ェピタキシャル成長法により形成された n型ドリフト層 2および p型電荷注 入層 3をメサエッチング法の一種である反応性イオンエッチング法によりエッチングし て形成される。
[0050] なお、以下の記述において、図 12に示したように、「メサ壁部」とは、メサ型形状の 外周面からその内側近傍までの領域 (符号 7)を表し、「メサ端部」とは、メサ壁部 7の 下端部 (符号 8)を表し、「メサ周辺部」とは、メサの周囲におけるメサ端部 8から外方 の水平面力もその内側近傍までの領域 (エッチング底面:符号 10)のことである。
[0051] 本実施形態では、図 1に示したように、メサ壁部 7の全体に p型導電層 20が形成さ れている。この p型導電層 20は、硼素、アルミニウム等のイオン打ち込みによって形 成される。イオン打ち込み後、注入イオンを活性ィ匕するため、アルゴンガス雰囲気中 で 1800°Cの熱処理を行う。
[0052] 素子表面は、アノード電極 6が形成された領域を除いてパッシベーシヨン膜 4により 保護されている。ノッシベーシヨン膜 4は、熱酸化による二酸化珪素の膜で形成でき る力 この他、窒化珪素などによって形成してもよい。
[0053] メサ上面部にはアノード電極 6が形成されている。アノード電極 6は、例えば、熱酸 化により素子表面に形成したパッシベーシヨン膜 4のうち、アノード電極 6を形成する 部分を除去した後、 p型電荷注入層 3の表面に電子線加熱蒸着器を用いて Al、 Ni等 を蒸着し、その後熱処理を行うことによって形成される。
[0054] n基板 1側の素子裏面には、力ソード電極 5が形成されている。力ソード電極 5は、 例えば、素子表面のパッシベーシヨン膜 4の形成時に熱酸ィヒによって素子裏面に形 成された膜を n+基板 1から剥離した後、電子線加熱蒸着器を用いてニッケル等を蒸 着し、その後熱処理を行うことによって形成される。
[0055] 本実施形態の pnダイオードにおける具体的な寸法、不純物濃度等の一例は次の 通りである。なお、図 1およびその他の図面における pnダイオードの断面図はあくま でも説明用のものであり、その実際の寸法等は、本明細書の記載および、従来技術 に基づいて当業者が理解する所による。
n+基板 1 :厚さ 350 /ζ πι、不純物濃度 7. 5 X 1018cm— 3
n型ドリフト層 2 :厚さ 60 /z m、不純物濃度 5 X 1014cm— 3
P型電荷注入層 3 :厚さ 2 /ζ πι、不純物濃度 3 X 1018cm 3
メサ壁部 7の高さ：4 m
P型導電層 20 :厚さ 640nm、不純物濃度 1. 5 X 1017cm"3
P型導電層 20は、メサ壁部 7の表面と pn接合界面とを空間的に分離する通電劣化 防止層として機能する。 p型導電層 20を設けることによって、メサ壁部 7の表面におけ る電子と正孔の再結合が防止される。これにより、メサ壁部 7の表面に存在する荒れ、 欠陥に起因する積層欠陥の発生およびその面積拡大が大幅に抑制される。
[0056] p型導電層 20は、メサ壁部において、少なくとも n型ドリフト層 2と p型注入層 3との pn 接合界面からメサ端部までの領域に形成される。これにより、 pn接合界面が、 p型導 電層 20によってメサ壁部 7の表面力も分離される。
[0057] 必要に応じて、メサ壁部 7からその近傍におけるメサ周辺部 10まで連続して p型導 電層 20を形成してもよい。これにより、メサ端部近傍のメサ周辺部 10においても、そ の表面と pn接合界面とが空間的に分離され、メサ周辺部 10の表面における電子と 正孔の再結合が防止される。
[0058] p型導電層 20の厚さは、好ましくは 200nm〜l μ m、より好ましくは 500nm〜l μ mである。
[0059] また、 p型導電層 20の不純物濃度は、好ましくは 1018cm 3以下、より好ましくは 1 X
1017cm— 3〜5 X 1017cm— 3、さら好ましくは 1 X 1017cm— 3〜2 X 1017cm— 3である。
[0060] 図 2は、本発明の炭化珪素バイポーラ型半導体装置 (pnダイオード）における第 2 の実施形態を示した断面図である。なお、上述した第 1の実施形態と対応する構成 要素は同一の符号で示しその詳細な説明を省略する。
[0061] 本実施形態では、基本的な構成は第 1の実施形態と同様であるが、メサ周辺部 10 に電界緩和層 31を形成している。この電界緩和層 31は、 p型の不純物をイオン打ち 込みすることによって形成される。 [0062] 電界緩和層 31を形成することによって、逆方向電圧の印加時に、電界緩和層 31を 形成した領域に空乏層が広がり、この空乏層によって耐圧性能がさらに向上する。
[0063] 電界緩和層 31は、メサの周囲に環状に形成される。また、電界緩和層 31は、 p型 導電層 20から連続して形成されて 、ることが好ま 、。
[0064] 電界緩和層 31の 1つの態様では、 p型の不純物の濃度がそれぞれ異なり、径方向 に連続した複数の環状の層力 電界緩和層 31が構成されて 、る。特に、 JTE (Juncti on Termination Extensionノ構造であること力 S好まし ヽ。
[0065] 電界緩和層 31の具体的な構造の一例を図 3に示した。図 3 (a)では、複数の連続し た環状の p型ターミネーシヨン 3 la〜31cによって電界緩和層 31を形成している。こ れらの p型ターミネーシヨン 31a〜31cにおける不純物濃度は互いに異なっている。 一例としては、最外縁に向カゝつて不純物濃度を徐々に減少させる。 p型ターミネーシ ヨン 31a〜31cは、径方向の幅をほぼ同じ長さとしてもよいが、同図のように内側の p 型ターミネーシヨン 31aの径方向の幅を長くするなど、互いに異なる幅としてもよい。 また、同図では環状の p型ターミネーシヨンの数を 3つとしている力 さらにその数を多 くしてちょい。
[0066] 図 3 (b)では、複数の離間した環状の p型ターミネーシヨン 31c！〜 31gによって電界 緩和層 31を形成して!/、る。これらの p型ターミネーシヨン 3 ld〜3 lgにおける不純物 濃度は互いに同一であっても異なって 、てもよ 、。 p型ターミネーシヨン 3 ld〜31gは 、同図のように内側の p型ターミネーシヨン 31dの径方向の幅を長くするなど、互いに 異なる幅としてもよい。また、同図では環状の p型ターミネーシヨンの数を 4つとしてい るが、さらにその数を多くしてもよい。
[0067] 図 4は、本発明の炭化珪素バイポーラ型半導体装置 (pnダイオード）における第 3 の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は 同一の符号で示しその詳細な説明を省略する。
[0068] 本実施形態では、基本的な構成は第 1の実施形態と同様であるが、通電劣化防止 層として機能する p型低抵抗層 11がメサ壁部 7に形成されて ヽると共に、その内側に 隣接して P型導電層 21が形成されている。この p型導電層 21は、硼素、アルミニウム 等のイオン打ち込みによって形成される。イオン打ち込み後、注入イオンを活性ィ匕す るため、アルゴンガス雰囲気中で 1800°Cの熱処理を行う。
[0069] 本実施形態の pnダイオードにおける具体的な寸法、不純物濃度等の一例は次の 通りである。
n+基板 1 :厚さ 350 /ζ πι、ドーピング濃度 7. 5 X 1018cm— 3
n型ドリフト層 2 :厚さ 60 μ m、ドーピング濃度 5 X 1014cm"3
P型電荷注入層 3：厚さ 2 m、ドーピング濃度 3 X 1018cm— 3
メサ壁部 7の高さ：4 m
P型低抵抗層 11 :厚さ 120nm、ドーピング濃度 2. 5 X 102°cm"3
P型導電層 21 :厚さ 440nm、ドーピング濃度 1. 5 X 1017cm"3
上述したように、 p型低抵抗層 11は、メサ壁部 7の表面と pn接合界面とを空間的に 分離する通電劣化防止層として機能する。 p型低抵抗層 11を設けることによって、メ サ壁部 7の表面における電子と正孔の再結合が防止される。これにより、メサ壁部 7の 表面に存在する荒れ、欠陥に起因する積層欠陥の発生およびその面積拡大を大幅 に抑制される。
[0070] さらに p型低抵抗層 11は、逆方向電圧の印加時においてメサ壁部 7の表面全体の 表面電位を等電位とする。これにより、メサ壁部 7の表面に形成された欠陥や荒れに より生ずる電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下ゃリ ーク電流の発生が抑制される。
[0071] しかし、メサ壁部 7に p型低抵抗層 11のみを形成した場合、 p型低抵抗層 11の不純 物濃度が高 、ため、 p型低抵抗層 11から n型ドリフト層 2へ電荷の注入が生じるおそ れがある。
[0072] そこで本実施形態では、 p型低抵抗層 11の内側に p型導電層 21を設けて、その不 純物濃度を P型電荷注入層 3よりも充分に低くしている。これにより、炭化珪素ドリフト 層 2へ電荷の注入が防止され、さらに、運転時に新たな結晶欠陥が生じることが防止 される。
[0073] また、メサ壁部 7に p型低抵抗層 11のみを形成した場合、 p型低抵抗層 11と n型ドリ フト層 2との界面カ¾11接合となり、逆方向電圧の印加時において pn接合界面力 p 型低抵抗層 11の内部へ空乏層が広がる。これにより、 p型低抵抗層 11の内部におけ る pn接合界面側に電界分布が生じ、等電位層としての機能が阻害されることがある。
[0074] しかし本実施形態では、 p型低抵抗層 11の内側に隣接して、層厚および不純物濃 度が適切に設定された p型導電層 21を設けているので、逆方向電圧の印加時に生 じる空乏層を p型導電層 21の内部に収めることができ、 p型低抵抗層 11の全体が等 電位となるので、等電位層としての機能を充分に発現させることができる。
[0075] p型低抵抗層 11および p型導電層 21は、メサ壁部 7において、少なくとも n型ドリフト 層 2と p型電荷注入層 3との pn接合界面からメサ端部までの領域に形成される。これ により、 pn接合界面力 p型低抵抗層 11および p型導電層 21によってメサ壁部 7の表 面から分離される。
[0076] 好ましくは、 p型低抵抗層 11および p型導電層 21は、メサ壁部において、その高さ 方向の全体に形成される。これにより、 p型低抵抗層 11が逆方向電圧の印加時にお いて等電位層として機能し、メサ壁部 7の表面における電界集中を防止することがで きる。
[0077] 必要に応じて、メサ壁部 7からその近傍におけるメサ周辺部まで連続して p型低抵 抗層 11および p型導電層 21を形成してもよい。これにより、メサ端部近傍におけるメ サ周辺部 10においても、その表面と pn接合界面とが空間的に分離され、メサ周辺部 10の表面における電子と正孔の再結合が防止される。さらに、逆方向電圧の印加時 にお 、て、メサ周辺部 10における p型低抵抗層 11が形成された領域の表面全体が 等電位となる。これにより、メサ周辺部 10の表面に形成された欠陥や荒れにより生ず る電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電 流の発生が抑制される。
[0078] さらに、図 6において後述するように、 p型低抵抗層 11の形成工程において、 p型低 抵抗層を P型電荷注入層 3の表面にも形成することで、この p型低抵抗層をアノード 電極 6のコンタクト層として利用することできる。
[0079] p型低抵抗層 11の厚さは、好ましくは 50nm〜500nm、より好ましくは 100nm〜4 OOnm、さらに好ましくは 1 OOnm〜 200nmである。
[0080] また、 p型低抵抗層 11の不純物濃度は、好ましくは 1019cm 3以上、より好ましくは 1
X 1019cm— 3〜1 X 1022cm— 3、さら好ましくは 1 X 102°cm— 3〜1 X 1021cm— 3である。不純 物濃度が薄過ぎると逆方向電圧の印加時に p型低抵抗層 11が等電位にならなくなる 。一方、不純物濃度が濃すぎると、 p型低抵抗層 11の形成時に新たな結晶欠陥を生 じ易くなる。
[0081] p型導電層 21の不純物濃度とその厚さは、逆方向電圧の印加時に形成される空乏 層が p型導電層 21の内側で収まるように設定する必要がある。 p型導電層 21の外側 、すなわち p型低抵抗層 11までこの空乏層が達すると、 p型低抵抗層 11の内側に電 位分布が形成されてしま ヽ、 p型低抵抗層 11の全体を等電位とすることができなくな る。図 13は、 p型導電層 21の不純物濃度を変化させた場合の逆ノ ィァス—空乏層 幅特性を示している。耐電圧等を考慮して、許容空乏層幅に収まるように、 p型導電 層 21の厚さおよび不純物濃度が設定される。
[0082] p型導電層 21の厚さは、好ましくは 200nm〜l μ m、より好ましくは 500nm〜l μ mである。
[0083] p型導電層 21の不純物濃度は、好ましくは 1 X 1018cm 3以下、より好ましくは 1 X 10
"cm— 3〜5 X 1017cm— 3、さらに好ましくは 1 X 1017cm— 3〜2 X 1017cm— 3である。不純物 濃度が濃過ぎると、 p型導電層 21から n型ドリフト層 2へ電荷が注入される場合がある
。また、不純物濃度が薄過ぎると、イオン打ち込みを深く行う必要がある。
[0084] 図 5は、本発明の炭化珪素バイポーラ型半導体装置 (pnダイオード）における第 4 の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は 同一の符号で示しその詳細な説明を省略する。
[0085] 本実施形態では、基本的な構成は第 1の実施形態と同様であるが、メサ周辺部 10 に電界緩和層 31を形成している。この電界緩和層 31は、 p型の不純物をイオン打ち 込みすることによって形成される。
[0086] 電界緩和層 31を形成することによって、逆方向電圧の印加時に、電界緩和層 31を 形成した領域に空乏層が広がり、この空乏層によって耐圧性能がさらに向上する。
[0087] 電界緩和層 31は、メサの周囲に環状に形成される。また、電界緩和層 31は、 p型 低抵抗層 11から連続して形成されて 、ることが好ま 、。
[0088] 電界緩和層 31の 1つの態様では、 p型の不純物の濃度がそれぞれ異なり、径方向 に連続した複数の環状の層力 電界緩和層 31が構成されて 、る。特に、 JTE (Juncti on Termination Extension)構造であること力 S好まし ヽ。
[0089] 電界緩和層の具体例としては、上述した図 3に示した構造を挙げることができる。
[0090] 以下、図 6を参照しながら、本実施形態の pnダイオードの製造方法の一例につい て説明する。
[0091] 図 6 (a)に示したように、厚さ 350 μ m、不純物濃度 7. 5 X 1018cm— 3の n基板 1の上 に、厚さ 60 m、不純物濃度 5 X 1014cm 3の n型ドリフト層 2をェピタキシャル成長法 により形成する。この n型ドリフト層 2の上に、厚さ 2 m、不純物濃度 3 X 1018cm 3の p 型電荷注入層 3をェピタキシャル成長法により形成する。
[0092] このようにェピタキシャル成長法で形成された n型ドリフト層 2および p型電荷注入層 3を、反応性イオンエッチング法によりエッチングして高さ 4 mのメサを形成する。
[0093] メサを形成した後、素子表面に熱酸化膜を形成し、この熱酸化膜を剥離すること〖こ よって、 SiCの表面欠陥を低減する。
[0094] 次に、アルミニウムをイオン打ち込みして、表面力らの深さ力 00nm、不純物濃度 力 S3 X 1017cm— 3である p型ターミネーシヨン 3 lbを形成する。
[0095] 次に、図 6 (b)に示したように、メサ壁部 7およびその近傍のメサ周辺部に斜め上方 力 アルミニウムをイオン打ち込みして、メサ壁部 7の表面からの深さが 640nm、ドー ビング濃度が 1. 5 1017«11—3でぁる 型導電層21を形成する。同時に、表面からの 深さ力 00nm、ドーピング濃度が 6 X 1017cm— 3である p型ターミネーシヨン 3 laを形成 する。
[0096] 次に、図 6 (c)に示したように、メサ壁部およびその近傍のメサ周辺部にアルミニウム をイオン打ち込みして、メサ壁面の表面力もの深さが 200nm、ドーピング濃度が 2. 5
X 102°cm 3であるである p型低抵抗層 11を形成する。
[0097] この際、斜め上方力 のイオン打ち込みによって、メサ上面部にも p型低抵抗層が 同時に形成され、これはアノード電極とのコンタクト層 42となる。
[0098] p型低抵抗層 11を形成した後、注入イオンを活性ィ匕するため、アルゴンガス雰囲気 中で 1800°Cの熱処理を行う。その後、熱酸化膜を形成しこれをパッシベーシヨン膜 4 とする（図 6 (d) )。
[0099] メサ周辺部の SiC結晶面が（0001)面であり、メサ壁部の結晶面が（11 20)面で あること力ら、パッシベーシヨン膜 4の厚さはメサ周辺部で 40nm、メサ壁部では 160η mとなる。この際、酸ィ匕膜として消費される SiCはメサ壁部では 80nmとなるため、実 質的な p型低抵抗層 11の厚さは 120nmとなる。
[0100] その後、 n+基板 1の表面に形成されたパッシベーシヨン膜を除去し、電子線加熱蒸 着器を用いてニッケルを蒸着し、熱処理を行うことで力ソード電極を形成する。同様 に、 ρ型電荷注入層 3の表面に形成されたパッシベーシヨン膜 4のうち、アノード電極 を形成する領域を除去し、コンタクト層 42の表面に電子線加熱蒸着器を用いてアル ミニゥム、チタン等を蒸着し、熱処理を行うことでアノード電極を形成する。
[0101] 図 7は、本発明の炭化珪素バイポーラ型半導体装置 (pnダイオード）における第 5 の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は 同一の符号で示しその詳細な説明を省略する。
[0102] 本実施形態では、基本的な構成は上述した実施形態と同様である力 メサ壁部 7の 全体に P型導電層 22が形成され、さらにメサ壁部 7の表面に金属膜 12が形成されて いる。金属膜 12は、逆方向電圧の印加時においてメサ壁部 7の表面全体の表面電 位を等電位とする。これにより、メサ壁部 7の表面に形成された欠陥や荒れにより生ず る電界集中が防止され、これらの欠陥や荒れを起点とした耐電圧の低下やリーク電 流の発生が抑制される。
[0103] 金属膜 12は、例えば、電子線加熱蒸着装置を用いてアルミニウムやニッケル等を 1 Onm程度蒸着することによって形成される。なお、金属膜 12の厚さは、逆方向電圧 の印加時にメサ壁面を等電位とすることができればこれに限らず場合に応じて適宜 の厚さとすることができる。また、金属膜 12によって p型電荷注入層 3の表面も同時に 覆うことで、アノード電極を覆うことも可能である。
[0104] p型導電層 22は、硼素、アルミニウム等のイオン打ち込みによって形成される。ィォ ン打ち込み後、注入イオンを活性ィ匕するため、アルゴンガス雰囲気中で 1800°Cの熱 処理を行う。
[0105] p型導電層 22は、メサ壁部 7の表面と pn接合界面とを空間的に分離する通電劣化 防止層として機能する。 p型導電層 22を設けることによって、メサ壁部 7の表面におけ る電子と正孔の再結合が防止される。これにより、メサ壁部 7の表面に存在する荒れ、 欠陥に起因する積層欠陥の発生およびその面積拡大を大幅に抑制される。また、 P 型導電層 22は、金属膜 12による n型ドリフト層 2と p型電荷注入層 3との短絡を防止 する。また、 p型導電層 22の厚さおよび不純物濃度は、耐電圧等を考慮して、すなわ ち、逆バイアス時にぉ 、て空乏層幅が許容範囲内に収まるように設定される。
[0106] p型導電層 22は、メサ壁部において、少なくとも n型ドリフト層 2と p型電荷注入層 3と の pn接合界面からメサ端部までの領域に形成される。
[0107] また、メサ壁部 7からその近傍におけるメサ周辺部 10まで連続して p型導電層 22を 形成することが好ましい。これにより、メサ端部近傍におけるメサ周辺部 10においても 、その表面と pn接合界面とが空間的に分離され、メサ周辺部 10の表面における電子 と正孔の再結合が防止される。
[0108] p型導電層 22の厚さと不純物濃度は、上記した機能を有する範囲内で適宜に設定 することができるが、例えば上述した実施形態における p型導電層 20と同様な範囲に 設定される。
[0109] 本実施形態では、メサ周辺部 10に電界緩和層 31を形成している。この電界緩和層 31は、 p型の不純物をイオン打ち込みすることによって形成される。
[0110] 電界緩和層 31を形成することによって、逆方向電圧の印加時に、電界緩和層 31を 形成した領域に空乏層が広がり、この空乏層によって耐圧性能がさらに向上する。
[0111] 電界緩和層 31は、メサの周囲に環状に形成される。また、電界緩和層 31は、 p型 導電層 22から連続して形成されて ヽることが好ま ヽ。
[0112] 電界緩和層 31の 1つの態様では、 p型の不純物の濃度がそれぞれ異なり、径方向 に連続した複数の環状の層力 電界緩和層 31が構成されて 、る。特に、 JTE (Juncti on Termination Extensionノ構造であること力 S好まし ヽ。
[0113] 電界緩和層の具体例としては、上述した図 3に示した構造を挙げることができる。
[0114] 以下、図 8を参照しながら、第 5の実施形態の pnダイオードの製造方法の一例につ いて説明する。なお、 p型導電層 22を形成するまでの工程は、基本的に図 6 (a)から 図 6 (b)までの工程と同じである。すなわち、 n+基板 1の上に n型ドリフト層 2および p型 電荷注入層 3をェピタキシャル成長法により形成し、反応性イオンエッチング法により エッチングしてメサを形成する。次にアルミニウムをイオン打ち込みして p型ターミネ一 シヨン 3 lbを形成し、続いてメサ壁部 7およびメサ端部近傍のメサ周辺部にアルミ-ゥ ムをイオン打ち込みして P型導電層 22を形成する。この際、同時に p型ターミネーショ ン 3 laが形成される。
[0115] その後、図 8 (a)に示したように熱酸ィ匕により素子表面にパッシベーシヨン膜 4を形 成する。
[0116] その後、 n+基板 1の表面に形成されたパッシベーシヨン膜を除去し、電子線加熱蒸 着器を用いてニッケルを蒸着し、熱処理を行うことで力ソード電極を形成する。同様 に、図 8 (b)に示したように、 p型電荷注入層 3の表面に形成されたパッシベーシヨン 膜 4のうち、メサ表面およびメサ周辺部の一部の領域を除去する。次に、図 8 (c)に示 したように、この SiCが露出したメサ壁部およびその近傍におけるメサ周辺部に、電子 線加熱蒸着装置を用いてアルミニウム、ニッケル等を約 lOnm蒸着し、金属膜 12を 形成する。また、メサ上面に電子線加熱蒸着器を用いてアルミニウム、チタンを蒸着 し、熱処理を行うことでアノード電極を形成する。また、 p型電荷注入層 3の表面も覆う ように金属膜 12を形成することで、金属膜 12をアノード電極として併用することが可 能である。
[0117] 図 9は、本発明の炭化珪素バイポーラ型半導体装置 (pnダイオード）における第 6 の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は 同一の符号で示しその詳細な説明を省略する。
[0118] 本実施形態では、基本的な構成は上述した実施形態と同様である力 メサ壁部 7に アモルファス層 13が形成されている。アモルファス層 13は、メサ壁部 7に対して例え ばアルゴンなどをイオン打ち込みすることによって、 SiC単結晶をアモルファス（非晶 質)状態にすることで形成される。アモルファス層 13の厚さは、特に限定されないが、 一例としては 100〜200nm程度である。
[0119] アモルファス層 13は、メサ壁部 7の表面と pn接合界面とを空間的に分離する通電 劣化防止層として機能する。アモルファス層 13を設けることによって、メサ壁部 7の表 面における電子と正孔の再結合が防止される。これにより、メサ壁部 7の表面に存在 する荒れ、欠陥に起因する積層欠陥の発生およびその面積拡大を大幅に抑制され る。 [0120] さらに、アモルファス層 13は高抵抗であるので、逆方向電圧の印加時にメサ壁部 7 の表面を通じた電流の流れが抵抗によって抑制される。すなわち、メサ壁部 7の表面 に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを 起点とした耐電圧の低下やリーク電流の発生が抑制される。
[0121] 必要に応じて、メサ壁部 7からその近傍におけるメサ周辺部 10まで連続してァモル ファス層 13を形成してもよい。これにより、メサ端部の近傍におけるメサ周辺部 10に おいても、その表面と pn接合界面とが空間的に分離され、メサ周辺部 10の表面にお ける電子と正孔の再結合が防止される。さらに、逆方向電圧の印加時において、メサ 周辺部 10におけるアモルファス層 13が形成された領域では、メサ周辺部 10の表面 に形成された欠陥や荒れにより生ずる電界集中が防止され、これらの欠陥や荒れを 起点とした耐電圧の低下やリーク電流の発生が抑制される。
[0122] なお、アモルファス層 13の外面には、パッシベーシヨン膜 4を形成することが望まし い。
[0123] 図 10は、本発明の炭化珪素バイポーラ型半導体装置 (pnダイオード）における第 7 の実施形態を示した断面図である。なお、上述した実施形態と対応する構成要素は 同一の符号で示しその詳細な説明を省略する。
[0124] 本実施形態では、基本的な構成は上述した実施形態と同様であるが、 p型の電界 緩和層 31の外縁部に、環状の n型層 41が形成されている。この n型層 41はイオン打 ち込みによって形成される。 n型不純物のドーピング濃度は n型ドリフト層 2のドーピン グ濃度に比べて高ぐ例えば 1 X 1017cm 3〜1 X 1018cm 3の範囲内である。
[0125] 電界緩和層 31は、図 3において説明したような各種の構造とすることができ、例え ば図 11 (a)のように、それぞれ濃度が異なる p型ターミネーシヨン 3 la〜31cを形成し たものであってもよい。
[0126] また、メサ壁面における構造は上述した第 1〜第 6の実施形態におけるいずれの構 造であってもよい。
[0127] この n型層 41を設けることによって、図 9 (b)に示したように、順方向への通電時に 積層欠陥の発生および面積拡大を促進させるエネルギーを与える pn接合界面 43と 、メサ周辺部の表面に存在する表面欠陥領域 44とが空間的に分離される。すなわち 、 n型層 41は第 2の通電劣化防止層として機能する。
[0128] 電流通電経路は図 9 (b)の矢印に示したようになり、 pn接合界面 43を通過した順方 向電流は n型層 41から n型ドリフト層 2へ流れていく。このように、メサ周辺部の表面欠 陥領域 44ではキャリアの再結合が生じないようになる。これにより、メサ周辺部の表面 に存在する欠陥に起因する積層欠陥の発生およびその面積拡大が抑制される。
[0129] 以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定 されることはなく、その要旨を逸脱しない範囲内において各種の変形、変更が可能で ある。
[0130] 例えば、上記の実施形態では pnダイオードを例として説明した力 これ以外のバイ ポーラ型半導体装置、例えばサイリスタ、ゲートターンオフサイリスタ（GTO)、絶縁ゲ ートバイポーラトランジスタ (IGBT)、ノ ィポーラ接合トランジスタ (BJT)などにも本発 明を適用できる。
[0131] 上述した実施形態では、 n型の基板の上に n型ドリフト層および p型電荷注入層を形 成した SiC基板を用いた力 これらの導電型を反対にしたものを用いてもよい。この 場合、メサ壁面にイオン打ち込みによって形成される SiC低抵抗層および SiC導電 層も、その導電型が反対になる。
[0132] 耐電圧を向上させるための構造として、 JTE構造などの他、フローティングリング構 造、プレートリング構造などを適用することができる。

Claims

請求の範囲
[1] 炭化珪素単結晶基板の表面にェピタキシャル成長法により第 1導電型の炭化珪素 ドリフト層が形成され、
前記炭化珪素ドリフト層の表面にェピタキシャル成長法により第 2導電型の炭化珪 素電荷注入層が形成され、
前記炭化珪素ドリフト層および前記炭化珪素電荷注入層が形成された側の素子面 にメサ構造が形成された炭化珪素バイポーラ型半導体装置であって、
メサ壁部またはメサ壁部およびメサ周辺部に、その表面と pn接合界面とを空間的に 分離する通電劣化防止層が形成されていることを特徴とする炭化珪素バイポーラ型 半導体装置。
[2] 前記通電劣化防止層が、メサ壁部において、少なくとも pn接合界面からメサ端部ま での領域に形成されて 、ることを特徴とする請求項 1に記載の炭化珪素バイポーラ 型半導体装置。
[3] 前記通電劣化防止層が、メサ壁部において、その高さ方向の全体に形成されてい ることを特徴とする請求項 2に記載の炭化珪素バイポーラ型半導体装置。
[4] 前記通電劣化防止層が、イオン打ち込みによって形成されていることを特徴とする 請求項 1〜3のいずれかに記載の炭化珪素バイポーラ型半導体装置。
[5] 前記通電劣化防止層が、第 2導電型の炭化珪素導電層であることを特徴とする請 求項 4に記載の炭化珪素バイポーラ型半導体装置。
[6] 前記通電劣化防止層の内側に、当該通電劣化防止層から前記炭化珪素ドリフト層 への電荷注入を防止する第 2導電型の内側炭化珪素導電層が形成されていることを 特徴とする請求項 5に記載の炭化珪素バイポーラ型半導体装置。
[7] 前記内側炭化珪素導電層の不純物濃度が、前記炭化珪素電荷注入層の不純物 濃度よりも低いことを特徴とする請求項 6に記載の炭化珪素バイポーラ型半導体装置
[8] 前記通電劣化防止層が、逆方向電圧の印加時に実質的に等電位となる第 2導電 型の炭化珪素低抵抗層であることを特徴とする請求項 7に記載の炭化珪素バイポー ラ型半導体装置。
[9] 前記通電劣化防止層の表面に、金属膜が形成されていることを特徴とする請求項
5に記載の炭化珪素バイポーラ型半導体装置。
[10] 前記金属膜が、メサ壁部において、その高さ方向の全体に形成されていることを特 徴とする請求項 9に記載の炭化珪素バイポーラ型半導体装置。
[11] 前記通電劣化防止層が、アモルファス層であることを特徴とする請求項 4に記載の 炭化珪素バイポーラ型半導体装置。
[12] 前記アモルファス層力 メサ壁部において、その高さ方向の全体に形成されている ことを特徴とする請求項 11に記載の炭化珪素バイポーラ型半導体装置。
[13] メサ周辺部に、第 2導電型の電界緩和層が形成されていることを特徴とする請求項
1〜12のいずれかに記載の炭化珪素バイポーラ型半導体装置。
[14] 前記電界緩和層が、前記通電劣化防止層から連続して形成されていることを特徴 とする請求項 13に記載の炭化珪素バイポーラ型半導体装置。
[15] 前記電界緩和層が、第 2導電型の不純物の濃度がそれぞれ異なり、径方向に連続 した複数の環状の層からなることを特徴とする請求項 14に記載の炭化珪素バイポー ラ型半導体装置。
[16] 前記電界緩和層力 JTE (Junction Termination Extension)構造であることを特徴と する請求項 13〜15のいずれかに記載の炭化珪素バイポーラ型半導体装置。
[17] 前記電界緩和層の外周縁部に、イオン打ち込みによって、第 1導電型である第 2の 通電劣化防止層が形成されていることを特徴とする請求項 13〜 16のいずれかに記 載の炭化珪素バイポーラ型半導体装置。
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