WO2007055309A1 - 半導体装置の製造方法 - Google Patents

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Ryuta Maruyama
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Rohm Co., Ltd.
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device such as an LSI.
  • the metal wiring has a laminated structure such as a Ti (titanium) layer and a TiN (titanium nitride) layer.
  • an AlCu layer 92 having an alloying force of A1 (aluminum) and Cu (copper), and a Ti layer A TiZTiN layer 93 formed by laminating TiN layers and a BARC (Bottom Anti-Reflective Coating) layer 94 are sequentially stacked from the semiconductor substrate 91 side. Thereafter, a resist pattern 95 is formed in a portion corresponding to a region where the metal wiring on the BARC layer 94 is to be formed by photolithography technology.
  • the upper layer etching process for removing unnecessary portions of the TiZTiN layer 93 and the BARC layer 94 is performed in order to reliably remove unnecessary portions of the TiZTiN layer 93 (the etching end point (the AlCu layer 92 is exposed)).
  • the time is detected and continued for a predetermined time. That is, the upper layer etching process includes a main etching process until the etching end point is detected, and an over-etching process in which etching is continued after the main etching process.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-97428
  • the etching rate of the TiZTiN layer 93 and the BARC layer 94 is the AlCu layer.
  • etching species such as radicals that cannot react with the AlCu layer 92 form side surfaces of the TiZTiN layer 93 as shown in FIG. 4 (b). Attacking causes side etching of the TiZTi N layer 93 (side etching). When such side etching occurs, the portion of the metal wiring 96 constituted by the TiZTiN layer 93 and the BARC layer 94 may fall off, and the resistance value of the metal wiring 96 may vary.
  • an object of the present invention is to provide a method of manufacturing a semiconductor device that can suppress the occurrence of side etching of an upper layer of a metal wiring.
  • a method of manufacturing a semiconductor device of the present invention etches a metal layer including a lower layer having a first metal material force and an upper layer having a second metal material force different from the first metal material.
  • a method of manufacturing a semiconductor device having a metal wiring wherein the upper layer is selectively etched under a condition such that an etching rate of the upper layer is higher than an etching rate of the lower layer.
  • An upper main etching step that is terminated in response to the exposure of the upper layer, and after the upper main etching step, the upper layer overetching is performed under the condition that the upper layer etching rate and the lower layer etching rate substantially coincide with each other.
  • An upper layer over-etching step, and after this upper layer over-etching step, the lower layer is selectively etched. And a degree lower etching E.
  • the upper layer etching rate is lower.
  • the upper layer is etched under such a condition that the etching rate is higher than the above etching rate.
  • the upper layer main etching process is terminated in response to this, and the upper layer over-etching process is started.
  • the conditions are changed so that the etching rate of the upper layer and the etching rate of the lower layer substantially coincide.
  • about half of the etching species contribute to the etching of the upper layer remaining on the lower layer, and the remaining half contribute to the etching of the lower layer exposed by removing the upper layer.
  • etching of the side surfaces of the upper layer constituting the metal wiring can be suppressed, and the occurrence of wiring defects such as variations in resistance values due to dropout of the upper layer portion of the metal wiring can be suppressed.
  • the metal wiring may include a first metal wiring portion formed in an annular shape and a second metal wiring portion formed in a region surrounded by the first metal wiring portion.
  • the upper layer is formed by laminating a titanium nitride layer having a titanium nitride force and a titanium layer having a titanium force.
  • the lower layer is an aluminum copper layer made of an alloy of aluminum and copper. There may be.
  • FIG. 1 is a plan view of a semiconductor device manufactured by a method according to an embodiment of the present invention.
  • FIG. 2 is a flowchart showing a step of forming a metal wiring pattern in the order of steps.
  • FIG. 3 is a schematic cross-sectional view showing a step of forming a metal wiring pattern in the order of steps.
  • FIG. 4 is a schematic cross-sectional view showing the steps of forming a metal wiring pattern by a conventional method in the order of the steps. Explanation of symbols
  • FIG. 1 is a plan view of a semiconductor device manufactured by a method according to an embodiment of the present invention.
  • a metal wiring 12 having a laminated structure is patterned on a semiconductor substrate 11 that forms the base of the semiconductor device shown in FIG.
  • the metal wiring 12 includes, for example, a first metal wiring portion 13 formed in a square ring shape and a second metal wiring portion 14 formed in a region surrounded by the first metal wiring portion 13.
  • the first metal wiring portion 13 and the second metal wiring portion 14 are electrically connected to the functional elements built in the semiconductor substrate 11, respectively! Speak.
  • FIG. 2 is a flowchart showing the process of forming the pattern of the metal wiring 12 in the order of processes
  • FIG. 3 is a schematic cross-sectional view showing the process in the order of processes.
  • an AlCu layer 15, which also has an alloying force of A1 and Cu, a Ti layer, and a TiN layer are formed on the semiconductor substrate 11.
  • a laminated TiZTiN layer 16 and a BARC layer 17 are formed by sequentially stacking from the semiconductor substrate 11 side.
  • a resist pattern 18 is formed in a portion corresponding to a region where the metal wiring 12 (the first metal wiring portion 13 and the second metal wiring portion 14) on the BARC layer 17 is to be formed by photolithography technology ( Step Sl).
  • an upper layer etching process is performed to remove unnecessary portions (portions that should be masked by the resist pattern 18) of the TiZTiN layer 16 and the BARC layer 17.
  • This upper layer etching process is achieved by, for example, an ICP (Inductively Coupled Plasma) etching apparatus that uses two different types of high frequency power.
  • ICP Inductively Coupled Plasma
  • etching is performed under conditions such that the etching rate of the Ti / TiN layer 16 and the BARC layer 17 is larger than the etching rate of the AlCu layer 15 (step S 2).
  • CI / CHF ZAr is used as the etching gas, and the flow rate of each gas is CI / CHF / Ar: 80/10/35
  • the pressure in the processing chamber (not shown) containing the semiconductor substrate 11 is set to 8 mTorr, and the first high-frequency power RFs and the second high-frequency power RFb are set to 600 W and 100 W, respectively.
  • the etching process (upper layer main etching process) under such conditions is continued until the etching end point is detected, which is the time when the AlCu layer 15 is exposed.
  • the etching end point is determined based on the change in the emission intensity. Can be detected.
  • the etching condition force is changed to a condition in which the etching rate of the Ti / TiN layer 16 and the etching rate of the AlCu layer 15 substantially match, and the AlCu layer 15
  • An upper layer over-etching process is performed to reliably remove unnecessary portions of the TiZTiN layer 16 from above (step S4).
  • the etching gas is changed to CI / BC1 ZAr and the flow rate of each gas is CI / BC1 / Ar: 60/4
  • the etching condition is that the etching rate of the AlCu layer 15 is the etching rate of the TiZTiN layer 16 and the BARC layer 17.
  • the lower layer is removed to remove unnecessary portions of the AlCu layer 15 (the portions masked by the resist pattern 18).
  • An etching process is performed (step S5). This lower layer etching process is continued until a predetermined time elapses after the unnecessary portion of the AlCu layer 15 is removed and the layer immediately below the AlCu layer 15 is exposed, for example.
  • step S6 the resist pattern 18 on the BARC layer 17 is removed (step S6), whereby the metal wiring 12 is formed on the semiconductor substrate 11 as shown in FIG. A pattern is obtained.
  • the etching conditions of the TiZTiN layer 16 and the BARC layer 17 are higher than the etching rate of the AlCu layer 15. The condition is such that it increases. Then, when it is detected that the AlCu layer 15 is exposed, the upper layer main etching process is terminated, and the upper layer overetching process is started. In this upper layer over-etching process, the etching conditions are changed so that the etching rate of the TiZTiN layer 16 and the etching rate of the AlCu layer 15 substantially coincide.
  • the etching species such as radicals in the plasma contribute to the etching of unnecessary portions of the TiZTiN layer 16 remaining on the AlCu layer 15, and the remaining half of the TiZTiN layer 16 and the BARC layer 17 are removed.
  • This contributes to the etching of the exposed AlCu layer 15. Therefore, the side surface of the TiZTiN layer 16 constituting the metal wiring 12 can be suppressed from being etched, and the resistance value due to the portion of the metal wiring 12 constituted by the TiZTiN layer 16 and the BARC layer 17 falling off can be suppressed. Generation of wiring defects such as variations can be suppressed.
  • a TiZTiN layer formed by laminating a Ti layer and a TiN layer may be further formed immediately below the AlCu layer 15.
  • unnecessary portions of the TiZTiN layer (exposed by removing the AlCu layer 15 are exposed).
  • An etching step is performed to remove the portion.
  • the numerical values specifically shown as the etching conditions of the upper layer main etching process and the upper layer overetching process are examples, and other values such as the frequencies of the first high-frequency power RFs and the second high-frequency power RFb are shown. It may be changed appropriately according to the conditions.

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Abstract

　本発明の半導体装置の製造方法は、第１金属材料からなる下層および前記第１金属材料とは異なる第２金属材料からなる上層を含む金属層をエッチングして、金属配線を有する半導体装置を製造する方法である。この製造方法では、前記上層のエッチングレートが前記下層のエッチングレートよりも高くなるような条件で前記上層が選択的にエッチングされる。このエッチングは、前記下層が露出したことに応答して終了される。その後、前記上層のエッチングレートと前記下層のエッチングレートとがほぼ一致するような条件で前記上層のオーバエッチングが行われる。そして、前記下層が選択的にエッチングされる。

Description

明 細 書
半導体装置の製造方法
技術分野
[0001] 本発明は、 LSIなどの半導体装置の製造方法に関する。
背景技術
[0002] LSIなどの半導体装置には、半導体基板上にパターン形成される金属配線の信頼 性を向上させるために、その金属配線に Ti (チタン)層および TiN (窒化チタン)層な どの積層構造を採用したものがある。
このような金属配線をパターン形成する工程では、たとえば、図 4 (a)に示すように、 半導体基板 91上に、 A1 (アルミニウム）および Cu (銅）の合金力もなる AlCu層 92と、 Ti層および TiN層を積層してなる TiZTiN層 93と、 BARC (Bottom Anti-Reflective Coating)層 94とが、半導体基板 91側から順に積み重ねて形成される。その後、フォ トリソグラフィ技術により、 BARC層 94上の金属配線を形成すべき領域に対応する部 分に、レジストパターン 95が形成される。そして、このレジストパターン 95をマスクとし て、 Ti/TiN層 93および BARC層 94のエッチングレートが AlCu層 92のエッチング レートよりも大きくなるような条件 (ガス種、出力など)で、ドライエッチング (プラズマェ ツチング）が行われることにより、 TiZTiN層 93および BARC層 94の不要な部分が 除去されていく。
[0003] この TiZTiN層 93および BARC層 94の不要な部分を除去するための上層エッチ ング工程は、 TiZTiN層 93の不要な部分を確実に除去するために、エッチング終点 (AlCu層 92が露出した時点）が検出されてカゝら所定時間だけ継続された後に終了さ れる。すなわち、上層エッチング工程には、エッチング終点が検出されるまでのメイン エッチング工程と、そのメインエッチング工程の後さらにエッチングが継続されること によるオーバエッチング工程とが含まれる。
[0004] 上層エッチング工程が終了すると、次、で、図 4 (c)に示すように、レジストパターン 95をマスクとして、 AlCu層 92の不要な部分を除去するためのドライエッチングが行 われる。そして、 AlCu層 92の不要な部分が除去されると、この AlCu層 92の不要な 部分を除去するためのドライエッチングが終了されて、 BARC層 94上のレジストパタ ーン 95が除去されることにより、図 4 (d)に示すように、半導体基板 91上に金属配線 96のパターンが得られる。
特許文献 1：特開平 11― 97428号公報
発明の開示
発明が解決しょうとする課題
[0005] ところが、オーバエッチング工程では、 TiZTiN層 93および BARC層 94の不要な 部分がほぼ除去されているため、メインエッチング工程と同じ条件、つまり TiZTiN層 93および BARC層 94のエッチングレートが AlCu層 92のエッチングレートよりも大き くなるような条件でドライエッチングが行われると、図 4 (b)に示すように、 AlCu層 92と 反応不可能なラジカルなどのエッチング種が TiZTiN層 93の側面を攻撃し、 TiZTi N層 93の側面のエッチング（サイドエッチング）が生じる。このようなサイドエッチング が生じると、金属配線 96の TiZTiN層 93および BARC層 94により構成される部分 が脱落し、金属配線 96の抵抗値のばらつきを生じるおそれがある。
[0006] そこで、本発明の目的は、金属配線の上層のサイドエッチングの発生を抑制するこ とができる、半導体装置の製造方法を提供することである。
課題を解決するための手段
[0007] 前記の目的を達成するための本発明の半導体装置の製造方法は、第 1金属材料 力 なる下層および前記第 1金属材料とは異なる第 2金属材料力 なる上層を含む 金属層をエッチングして、金属配線を有する半導体装置を製造する方法であって、 前記上層のエッチングレートが前記下層のエッチングレートよりも高くなるような条件 で前記上層を選択的にエッチングし、このエッチングにより前記下層が露出したこと に応答して終了される上層メインエッチング工程と、この上層メインエッチング工程の 後、前記上層のエッチングレートと前記下層のエッチングレートとがほぼ一致するよう な条件で前記上層のオーバエッチングを行う上層オーバエッチング工程と、この上層 オーバエッチング工程の後、前記下層を選択的にエッチングする下層エッチングェ 程とを含む。
[0008] この方法によれば、上層メインエッチング工程では、上層のエッチングレートが下層 のエッチングレートよりも高くなるような条件で上層のエッチングが行われる。そして、 そのエッチングにより下層が露出すると、これに応答して、上層メインエッチング工程 が終了され、上層オーバエッチング工程が開始される。この上層オーバエッチングェ 程では、エッチング条件力 上層のエッチングレートと下層のエッチングレートとがほ ぼ一致するような条件に変更される。これにより、エッチング種の約半数が下層上に 残留する上層のエッチングに寄与し、残りの約半数が上層が除去されて露出した下 層のエッチングに寄与する。そのため、金属配線を構成する上層の側面がエツチン グされることを抑制することができ、金属配線の上層部分が脱落することによる抵抗 値のばらつきなどの配線不良の発生を抑制することができる。
[0009] 前記金属配線は、環状に形成された第 1金属配線部分と、この第 1金属配線部分 に囲まれる領域内に形成された第 2金属配線部分とを備えて ヽてもよ ヽ。
とくに、環状の第 1金属配線部分に囲まれる領域内に形成された第 2金属配線部分 を有する構成にぉ 、て、第 2金属配線部分の上層にサイドエッチングが発生しやす いため、このような構成の半導体装置の製造方法に本発明が適用されることにより、 第 2金属配線部分の上層のサイドエッチングの発生を効果的に抑制することができる
[0010] なお、前記上層は、窒化チタン力もなる窒化チタン層とチタン力もなるチタン層とを 積層して形成されており、前記下層は、アルミニウムと銅との合金カゝらなるアルミ銅層 であってもよい。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を 参照して次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0011] [図 1]この発明の一実施形態に係る方法により製造される半導体装置の平面図であ る。
[図 2]金属配線をパターン形成する工程を工程順に示すフローチャートである。
[図 3]金属配線をパターン形成する工程を工程順に示す図解的な断面図である。
[図 4]従来の方法により金属配線をパターン形成する工程をその工程順に示す図解 的な断面図である。 符号の説明
[0012] 12 金属配線
13 第 1金属配線部分
14 第 2金属配線部分
15 AlCu層
16 Ti/TiN層
発明を実施するための最良の形態
[0013] 以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図 1は、この発明の一実施形態に係る方法により製造される半導体装置の平面図 である。
図 1に示す半導体装置の基体をなす半導体基板 11上には、積層構造を有する金 属配線 12がパターン形成されている。
[0014] 金属配線 12は、たとえば、四角環状に形成された第 1金属配線部分 13と、この第 1 金属配線部分 13に囲まれる領域内に形成された第 2金属配線部分 14とを備えてい る。これらの第 1金属配線部分 13および第 2金属配線部分 14は、それぞれ半導体基 板 11に作り込まれた機能素子と電気的に接続されて！ヽる。
図 2は、金属配線 12をパターン形成する工程を工程順に示すフローチャートであり 、図 3は、その工程を工程順に示す図解的な断面図である。
[0015] 金属配線 12をパターン形成する工程では、まず、図 3 (a)に示すように、半導体基 板 11上に、 A1および Cuの合金力もなる AlCu層 15と、 Ti層および TiN層を積層して なる TiZTiN層 16と、 BARC層 17とが、半導体基板 11側から順に積み重ねて形成 される。その後、フォトリソグラフィ技術により、 BARC層 17上の金属配線 12 (第 1金 属配線部分 13および第 2金属配線部分 14)を形成すべき領域に対応する部分に、 レジストパターン 18が形成される（ステップ Sl)。
[0016] 次いで、 TiZTiN層 16および BARC層 17の不要な部分（レジストパターン 18によ りマスキングされて ヽな 、部分）を除去するための上層エッチング工程が行われる。こ の上層エッチング工程は、たとえば、互いに異なる 2種類の高周波電力を使用する I CP (Inductively Coupled Plasma)エッチング装置により達成される。 上層エッチング工程では、まず、レジストパターン 18をマスクとして、 Ti/TiN層 16 および BARC層 17のエッチングレートが AlCu層 15のエッチングレートよりも大きくな るような条件でのエッチングが行われる (ステップ S 2)。具体的には、エッチングガスと して CI /CHF ZArが使用され、各ガスの流量が CI /CHF /Ar: 80/10/35
2 3 2 3
sccmに設定され、半導体基板 11を収容する処理チャンバ（図示せず）内の圧力が 8 mTorrに設定され、第 1高周波電力 RFsおよび第 2高周波電力 RFbがそれぞれ 600 Wおよび 100Wに設定される。
[0017] このような条件でのエッチング工程（上層メインエッチング工程）は、 AlCu層 15が露 出する時点であるエッチング終点が検出されるまで継続される。 TiZTiN層 16およ び BARC層 17が除去されて、 AlCu層 15が露出すると、プラズマ中のイオンおよびラ ジカルなどの発光強度が変化するので、その発光強度の変化に基づいて、エツチン グ終点を検出することができる。
[0018] エッチング終点が検出されると (ステップ S3の YES)、エッチング条件力 Ti/TiN 層 16のエッチングレートと AlCu層 15のエッチングレートとがほぼ一致するような条件 に変更されて、 AlCu層 15上から TiZTiN層 16の不要部分を確実に除去するため の上層オーバエッチング工程が行われる（ステップ S4)。具体的には、エッチングガ スが CI /BC1 ZArに変更されるとともに、各ガスの流量が CI /BC1 /Ar: 60/4
2 3 2 3
0Z40sccmに変更される。また、処理チャンバ内の圧力が lOmTorrに変更され、第 1高周波電力 RFsおよび第 2高周波電力 RFbがそれぞれ 350Wおよび 150Wに変 更される。
[0019] このようにエッチング条件が変更されることにより、図 3 (b)に示すように、プラズマ中 のラジカルなどのエッチング種の約半数が AlCu層 15上に残留する TiZTiN層 16の 不要部分のエッチングに寄与し、残りの約半数が TiZTiN層 16および BARC層 17 が除去されて露出した AlCu層 15のエッチングに寄与する。これにより、金属配線 12 を構成する TiZTiN層 16 (AlCu層 15上に残すべき TiZTiN層 16)の側面がエッチ ングされることを抑制することができる。
[0020] 上層オーバエッチング工程の開始力 所定時間が経過すると、エッチング条件が、 AlCu層 15のエッチングレートが TiZTiN層 16および BARC層 17のエッチングレー トよりも大きくなるような条件に変更されて、図 3 (c)に示すように、 AlCu層 15の不要 な部分 (レジストパターン 18によりマスキングされて 、な 、部分)を除去するための下 層エッチング工程が行われる (ステップ S5)。この下層エッチング工程は、たとえば、 AlCu層 15の不要な部分が除去されて、 AlCu層 15の直下の層が露出した時点から 所定時間が経過するまで続けられる。
[0021] そして、下層エッチング工程が終了すると、 BARC層 17上のレジストパターン 18が 除去されることにより（ステップ S6)、図 3 (d)に示すように、半導体基板 11上に金属 配線 12のパターンが得られる。
以上のように、 TiZTiN層 16および BARC層 17の不要な部分を除去するための 上層メインエッチング工程では、エッチング条件力 TiZTiN層 16および BARC層 1 7のエッチングレートが AlCu層 15のエッチングレートよりも大きくなるような条件とされ る。そして、 AlCu層 15が露出したことが検出されると、上層メインエッチング工程が 終了され、上層オーバエッチング工程が開始される。この上層オーバエッチング工程 では、エッチング条件が、 TiZTiN層 16のエッチングレートと AlCu層 15のエツチン グレートとがほぼ一致するような条件に変更される。これにより、プラズマ中のラジカル などのエッチング種の約半数が AlCu層 15上に残留する TiZTiN層 16の不要部分 のエッチングに寄与し、残りの約半数が TiZTiN層 16および BARC層 17が除去さ れて露出した AlCu層 15のエッチングに寄与する。そのため、金属配線 12を構成す る TiZTiN層 16の側面がエッチングされることを抑制することができ、金属配線 12の TiZTiN層 16および BARC層 17により構成される部分が脱落することによる抵抗値 のばらつきなどの配線不良の発生を抑制することができる。
[0022] 本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容 を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定 して解釈されるべきではなぐ本発明の精神および範囲は添付の請求の範囲によつ てのみ限定される。
たとえば、 AlCu層 15の直下に、 Ti層および TiN層を積層してなる TiZTiN層がさ らに形成されてもよい。この場合、 AlCu層 15の不要な部分を除去するための下層ェ ツチング工程の終了後に、 TiZTiN層の不要な部分 (AlCu層 15の除去により露出 した部分)を除去するためのエッチング工程が行われる。
また、上述の実施形態において、上層メインエッチング工程および上層オーバエツ チング工程のエッチング条件として具体的に示した数値は、一例であり、第 1高周波 電力 RFsおよび第 2高周波電力 RFbの周波数などの他の条件に応じて適宜変更さ れてもよい。
この出願は、 2005年 11月 11日に日本国特許庁に提出された特願 2005— 3276 96号に対応しており、この出願の全開示はここに引用により組み込まれるものとする

Claims

請求の範囲
[1] 第 1金属材料からなる下層および前記第 1金属材料とは異なる第 2金属材料からな る上層を含む金属層をエッチングして、金属配線を有する半導体装置を製造する方 法であって、
前記上層のエッチングレートが前記下層のエッチングレートよりも高くなるような条件 で前記上層を選択的にエッチングし、このエッチングにより前記下層が露出したこと に応答して終了される上層メインエッチング工程と、
この上層メインエッチング工程の後、前記上層のエッチングレートと前記下層のエツ チングレートとがほぼ一致するような条件で前記上層のオーバエッチングを行う上層 オーバエッチング工程と、
この上層オーバエッチング工程の後、前記下層を選択的にエッチングする下層エツ チング工程とを含むことを特徴とする、半導体装置の製造方法。
[2] 前記金属配線は、環状に形成された第 1金属配線部分と、この第 1金属配線部分 に囲まれる領域内に形成された第 2金属配線部分とを備えていることを特徴とする、 請求項 1記載の半導体装置の製造方法。
[3] 前記上層は、窒化チタン力もなる窒化チタン層とチタン力もなるチタン層とを積層し て形成されており、
前記下層は、アルミニウムと銅との合金力もなるアルミ銅層であることを特徴とする、 請求項 1記載の半導体装置の製造方法。
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