KR20020053569A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
본 발명은 반도체 기판상에 장벽층, 제 1 도전층이 순차적으로 적층된 구조를 포함하는 반도체 소자의 금속 배선 형성 방법에 있어서, 제 1 도전층 상에 600 내지 1200Å 두께의 ARC층을 적층하여 제 2 도전층을 형성하는 제 1 단계와; 제 2 도전층 상에 감광막을 증착하고, 증착되는 감광막의 소정 부분을 선택적으로 노광하는 제 2 단계와; 제 2 단계로부터 형성되는 감광막의 노광 부위를 식각처리하는 제 3 단계와; 식각 처리된 감광막을 패턴 마스크로 하여 ARC층을 플루오르 계열의 가스를 사용하여 건식 식각하는 제 4 단계와; 장벽층, 제 1 도전층을 순차 건식 식각하는 제 5 단계로 이루어진다. 따라서, 본 발명은 안정적인 공정을 확보할 수 있어서 생산성을 높이는 효과가 있을 뿐만 아니라, 금속막 식각시 레지스트 마스크의 손실을 줄일 수 있어서 금속 탑 노치(metal top notch) 등을 방지할 수 있다. 또한, 본 발명은 금속 상부의 ARC(TiN/Ti, 혹은 TiN)막을 두껍게 사용하므로 금속 마스킹 재작업시 건식 방식의 애슁 처리가 가능하고, 미세한 크랙 현상을 없애는 효과가 있다. 또한, 본 발명은 금속 마스킹 재작업 처리를 수행하더라도 금속 마이크로 브릿지 등의 불량을 감소시키는 효과가 있으며, 금속과 금속간의 접촉 저항을 감소시켜 제품의 신뢰성을 높이는 효과가 있다. 또한, 본 발명은 플루오르 계열의 가스를 사용함에 따른 파티클 감소, 즉, 레지시트 손실로부터 발생되는 폴리머성 파티클을 대폭 감소시키는 효과가 있다.
Description
본 발명은 반도체 소자의 금속 배선 형성 기술에 관한 것으로, 특히, 반도체 콘택트 식각 공정에서 ARC(Anti Reflective Coating)층으로 사용되는 TiN층을 완충층(a buffer layer)으로 사용하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 금속 배선 형성 공정에서 콘택트 식각 공정은, 상부 도전층과 하부 도전층과의 연결을 위해 절연층에서 소정 부분 노출시키는 과정을 포함한다. 즉, 반도체 소자 금속 배선 형성 공정은, 알루미늄 도전막 패턴이 형성된 반도체 기판 상에 절연막을 형성하고, 이 절연막의 소정 부분을 식각하는 과정을 포함한다.
이때, 절연막을 식각하는 경우, 식각 가스에 의한 폴리머(polymer)가 하부 알루미늄 표면에서 발생되는데, 이러한 폴리머는 상부 도전층과의 콘택트 저항을 상승시켜 제품의 품질과 신뢰성에 치명적인 문제를 발생시킬 소지가 있었다.
즉, 종래의 금속 배선 공정에서는 절연막의 과도한 식각으로 인해 알루미늄의 스퍼터링(sputtering)을 초래하고, 이러한 스퍼터링은 홀 측벽에 크라운 현상을 야기시켜 후속하는 습식 세정 공정을 과도하게 요구한다는 문제가 있었다. 특히, 습식 세정에 사용되는 솔벤트(solvent)는 높은 온도에서 화재 발생의 소지가 있는 바, 80℃이상의 온도 사용은 현실적으로 불가능하며, 역으로, 낮은 온도에서 장시간 습식 세정하는 경우에는 시간 및 운용면에서 매우 비효율적이고 비합리적이라는 문제가 제기되었다. 즉, 완전히 제거되지 않은 폴리머로 인해 콘택트 저항에 관련한 문제가 여전히 잔존하며, 충분하지 못한 식각은 제품으로써의 제기능을 수행하지 못하는 문제가 있었다.
또한, 충분한 식각과 충분한 습식 세정 처리에 의해 공정이 완료된 경우라도, 건식 식각시 하부 도전층 상부에 침투된 불순물은 육안으로 확인이 용이하지 않다는 문제가 있었다. 특히, 알루미늄이 노출될 경우에는 알루미늄과 플로라인이상호 반응하여 증발성 물질이 아닌 AlF3으로 인해 더욱 심각한 문제를 야기할 수도 있을 것이다.
한편, 알루미늄까지 식각하기 위해 ARC막층을 얇게 침착하는 경우, 마스크 작업의 반복이 요구되며, 이러한 마스크 재작업은 크랙(crack)을 발생시켜 화학 물질의 침투를 용이하게 하는 바, 알루미늄을 쉽게 부식시키고 마이크로 브릿지(micro bridge) 불량을 야기할 수도 있다는 문제가 제기되었다.
이러한 종래의 문제를 해결하기 위한 일환으로, TiN 구조의 ARC막층을 소정 두께, 예컨대, 500∼1000Å으로 두껍게 설정하여 ARC막층 소정 위치까지 식각하고, 이어서 플루오르, O2, Ar 등의 혼합 가스를 사용하여 콘택트 에치시 형성된 하부 도전층 상부 표면내의 오염 물질을 제거하여 줌으로써 상/하부의 콘택트 저항을 감소시킬 수 있는 기술이 제안되었다.
그러나, 이러한 반도체 소자의 금속 배선 형성 공정에서도 몇 가지 심각한 문제가 여전히 잔존하고 있었다.
즉, 금속막 식각시 기존의 BCl3혹은 Cl2등의 염소(chlorine)계열의 가스를 사용하게 되면, 물리적인 힘을 이용한 식각 특성으로 인하여 과도한 레지스트의 손실이 발생하는 바, ARC층 하부의 알루미늄 합금 에치 및 Ti/TiN 장벽층의 식각시 탑 노치(top notch) 발생 가능성으로 인해 충분한 식각을 하지 못하는 문제가 제기되었다. 또한, 과도한 레지스트 손실은 식각 챔버내에 과도한 폴리머성 파티클을 생성하여 챔버 세정을 빈번히 해야 할 뿐만 아니라, 제품 생산성 및 제품 수율에악영향을 미치는 문제가 제기되었다.
게다가, ARC층을 이용한 공정은 마스킹 작업을 보다 수월하게 하기 위한 것임에도 불구하고, 후속하는 비아 콘택트 공정에서 콘택트 부위의 저항 문제를 보상(데미지 층(damage layer)을 제거시켜야만 함)하는 공정이 추가로 요구되는 문제가 제기되었다.
따라서, 본 발명은 상술한 문제들을 해결하기 위해 안출한 것으로, 반도체 콘택트 에치 공정에서 하부 도전층과의 연결을 위하여 ARC막으로 사용되는 TiN층을 오염 물질 제거용 버퍼층으로 사용하기 위해 두껍게 형성하는 경우, 금속막 식각시 플루오르(fluorine) 계열의 가스를 이용하여 패터닝함으로써, 크랙(crack) 현상을 없애고 레지시트 손실(resist loss)로부터 발생되는 폴리머성 파티클(particle)을 줄이도록 한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 기판상에 장벽층, 제 1 도전층이 순차적으로 적층된 구조를 포함하는 반도체 소자의 금속 배선 형성 방법에 있어서, 제 1 도전층 상에 기설정 두께의 ARC층을 적층하여 제 2 도전층을 형성하는 제 1 단계와; 제 2 도전층 상에 감광막을 증착하고, 증착되는 감광막의 소정 부분을 선택적으로 노광하는 제 2 단계와; 제 2 단계로부터 형성되는 감광막의 노광 부위를 식각처리하는 제 3 단계와; 식각 처리된 감광막을 패턴 마스크로 하여 ARC층을 건식 식각하는 제 4 단계와; 장벽층, 제 1 도전층을 순차 건식 식각하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법을제공한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 공정 순서를 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판
102 : Ti/TiN 장벽층
104 : 알루미늄 합금 도전층
106 : Ti/TiN ARC층
108 : 감광막
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
설명에 앞서, 본 발명은 알루미늄 금속층상에 기설정 두께의 ARC층(Ti/TiN)을 적층함으로써 Ti/TiN/알루미늄/Ti/TiN 도전층이 비아 콘택트 식각 공정에서 드러나지 않게 하는 것으로, 이러한 ARC층을 기설정된 가스들을 사용하여 선택적으로 식각하는 과정들로 이루어지는 것을 그 특징으로 한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속 배선 형성 공정 순서를 나타낸 단면도이다.
먼저, 도 1a를 참조하면, 반도체 기판(100)상에 Ti/TiN 장벽층(102), 알루미늄 합금 도전층(104)을 각각 적층하고, 그 상부에 도전층(104)의 반사를 방지하기 위하여 기설정 두께의 TiN/Ti막으로 된 ARC층(106)을 적층함으로써, Ti/TiN/알루미늄/Ti/TiN 구조로 이루어진 도전층을 형성한다.
이때, 본 과정에 적용되는 ARC층(106)은 일반적인 ARC층에서 볼 수 있는 통상적인 두께, 즉, 300 내지 400Å의 두께가 아닌 600 내지 1200Å의 두께로 형성하는데, 그 이유는 금속 마스킹 재작업시 여러 번(2회 이상)의 건식 방식의 에슁(ashing) 처리를 가능케 하고, 미세한 크랙 현상을 방지하기 위해서이며, 이러한 ARC층(106)의 두께 변형은 본 발명의 가장 큰 특징 중에 하나이다.
또한, 본 발명에 적용되는 ARC층(106)은 비아 콘택트 식각시 완충층(abuffer layer)으로서 사용될 수 있을 것이다. 여기서, 완충이라 함은, 비아 식각시 폴리머(polymer)가 포함된 데미지 층(a damage layer)을 형성하였다가 다시 이를 플라즈마 방식으로 제거한다는 의미를 포함한다.
다음으로, 도 1b를 참조하면, 상술한 도 1a의 과정에서 형성된 Ti/TiN/알루미늄/Ti/TiN 구조의 도전층 상에 감광막(108)을 증착하고, 증착되는 감광막(108)의 소정 부분을 선택적으로 노광한다.
도 1c에서는, 상술한 도 1b의 과정에서 형성된 감광막(108)의 노광 부위를 식각 처리한다. 이러한 식각 공정에 사용되는 식각액으로는 현상액, 바람직하게는 알카리성 현상액일 수 있을 것이다.
다음, 도 1d를 참조하면, 상술한 도 1c의 과정에서 식각 처리된 감광막(108)을 패턴 마스크로 하여 ARC층(106)을 건식 식각(dry etch)한다.
이때, 도 1d의 공정은 플루오르(fluorine) 계열의 CF4가스를 주 식각원(main etchant)으로 사용하고, Ar 가스를 희석제(dilute)로 사용하여 구현될 수 있을 것이다.
또한, 상술한 건식 식각 공정은, 바람직하게는, 50 내지 300watts의 전력, 10 내지 30mT의 압력, 50 내지 200sccm의 Ar 가스, 20 내지 100sccm의 CF4가스의 환경하에서 수행될 수 있을 것이다.
끝으로, 도 1e를 참조하면, 상술한 Ti/TiN 장벽층(102)과 알루미늄 합금 도전층(104)을 순차적으로 식각함으로써, 본 발명에 따른 공정을 종료하게 된다.
이때, 도 1e의 공정은 BCl3, Cl2가스를 주 식각원으로 사용하고, CHF3를 폴리머(polymer) 가스로 사용하며, 상기 Ar 가스를 희석제로 사용하여 구현될 수 있을 것이다.
이상과 같이, 본 발명의 바람직한 실시예를 설명하였으나, 반드시 한정되는 것은 아니며, 하기에 기술하는 특허청구범위내에서 다양한 변형이 가능함을 당업자라면 용이하게 알 수 있을 것이다.
따라서, 본 발명은 안정적인 공정을 확보할 수 있어서 생산성을 높이는 효과가 있을 뿐만 아니라, 금속막 식각시 레지스트 마스크의 손실을 줄일 수 있어서 금속 탑 노치(metal top notch) 등을 방지할 수 있다. 또한, 본 발명은 금속 상부의 ARC(TiN/Ti, 혹은 TiN)막을 두껍게 사용하므로 금속 마스킹 재작업시 2회 이상의 건식 방식의 애슁 처리가 가능하고, 미세한 크랙 현상을 없애는 효과가 있다. 또한, 본 발명은 금속 마스킹 재작업 처리를 수행하더라도 금속 마이크로 브릿지 등의 불량을 감소시키는 효과가 있으며, 금속과 금속간의 접촉 저항을 감소시켜 제품의 신뢰성을 높이는 효과가 있다. 또한, 본 발명은 플루오르 계열의 가스를 사용함에 따른 파티클 감소, 즉, 레지시트 손실로부터 발생되는 폴리머성 파티클을 대폭 감소시키는 효과가 있다.
Claims (8)
- 반도체 기판상에 장벽층, 제 1 도전층이 순차적으로 적층된 구조를 포함하는 반도체 소자의 금속 배선 형성 방법에 있어서,상기 제 1 도전층 상에 기설정 두께의 ARC(Anti Reflective Coating)층을 적층하여 제 2 도전층을 형성하는 제 1 단계와;상기 제 2 도전층 상에 감광막을 증착하고, 증착되는 감광막의 소정 부분을 선택적으로 노광하는 제 2 단계와;상기 제 2 단계로부터 형성되는 상기 감광막의 노광 부위를 식각처리하는 제 3 단계와;상기 식각 처리된 감광막을 패턴 마스크로 하여 상기 ARC층을 건식 식각하는 제 4 단계와;상기 장벽층, 상기 제 1 도전층을 순차 건식 식각하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 장벽층은 Ti/TiN 금속층이고, 상기 제 1 도전층은 Al-Cu 합금층이며, 상기 제 2 도전층은 Ti/TiN/알루미늄/Ti/TiN 구조로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 ARC층은 비아 콘택트(via contact) 식각시 완충층(a buffer layer)으로 사용되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 3 항에 있어서,상기 완충층은 비아 에치시 폴리머가 포함된 데미지 층(a damage layer)을 생성하고, 상기 데미지 층을 플라즈마 방식을 이용하여 제거함으로써 구현되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 기설정 두께는 600 내지 1200Å인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 4 단계는 플루오르(fluorine) 계열의 CF4가스를 주 식각원(main etchant)으로 사용하고, Ar 가스를 희석제(dilute)로 사용하여 구현되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항 또는 제 6 항에 있어서,상기 제 5 단계는 BCl3, Cl2가스를 주 식각원으로 사용하고, CHF3를 폴리머(polymer) 가스로 사용하며, 상기 Ar 가스를 희석제로 사용하여 구현되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 4 단계는 50 내지 300watts의 전력, 10 내지 30mT의 압력, 50 내지 200sccm의 Ar 가스, 20 내지 100sccm의 CF4가스의 환경하에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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Cited By (2)
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|---|---|---|---|---|
| KR100798160B1 (ko) * | 2004-12-07 | 2008-01-28 | 동경 엘렉트론 주식회사 | 플라즈마 에칭방법 |
| US7488689B2 (en) | 2004-12-07 | 2009-02-10 | Tokyo Electron Limited | Plasma etching method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62281348A (ja) * | 1986-05-29 | 1987-12-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2000
- 2000-12-27 KR KR10-2000-0083232A patent/KR100378064B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100798160B1 (ko) * | 2004-12-07 | 2008-01-28 | 동경 엘렉트론 주식회사 | 플라즈마 에칭방법 |
| US7488689B2 (en) | 2004-12-07 | 2009-02-10 | Tokyo Electron Limited | Plasma etching method |
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| Publication number | Publication date |
|---|---|
| KR100378064B1 (ko) | 2003-03-29 |
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