JPS62281348A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62281348A JPS62281348A JP12411586A JP12411586A JPS62281348A JP S62281348 A JPS62281348 A JP S62281348A JP 12411586 A JP12411586 A JP 12411586A JP 12411586 A JP12411586 A JP 12411586A JP S62281348 A JPS62281348 A JP S62281348A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概要〕
ポリＳｉ膜を下層にもつＡｌ配線のパターニングにおい
て、Ａｌ被膜上に反射防止膜として窒化チタン（ＴｉＮ
：チタンナイトライド）を使用し、パターニング後Ｔｉ
Ｎ膜を４１表面にそのまま残し下層のポリＳｉの侵食を
なくし、且つＡｌ配線のマイグレーション、熱処理時の
ＡＩ突起発生を防止する。
て、Ａｌ被膜上に反射防止膜として窒化チタン（ＴｉＮ
：チタンナイトライド）を使用し、パターニング後Ｔｉ
Ｎ膜を４１表面にそのまま残し下層のポリＳｉの侵食を
なくし、且つＡｌ配線のマイグレーション、熱処理時の
ＡＩ突起発生を防止する。
本発明はＳｔ基板上のポリＳｉ膜を下層にもつＡｌ配線
の形成方法に関する。
の形成方法に関する。
コンタクト孔内で、Ｓｔ基板に配線のへｌ、またはアル
ミニウム珪素（ＡＩ−３ｉ）合金が接してオーミックコ
ンタクトを形成する場合に、界面にＳｉが析出してコン
タクト抵抗を高くするので、ポリＳ＋を下に敷いてその
上にＡｌ配線を形成する方法がとられている。
ミニウム珪素（ＡＩ−３ｉ）合金が接してオーミックコ
ンタクトを形成する場合に、界面にＳｉが析出してコン
タクト抵抗を高くするので、ポリＳ＋を下に敷いてその
上にＡｌ配線を形成する方法がとられている。
また一方において、Ａｌ配線のパターニングを通常のり
ソグラフィ技術を用いて行う時は、フォトレジストの膜
をＡＩ被膜上に塗布形成し、マスクを重ね露光して行う
が、このときへ１被膜に直接フォトレジストを被覆した
ものでは、Ａｌ被膜による反射が強いため、マスクのＣ
ｒ等の遮光膜の下にまで光が廻り込み、フォトレジスト
のパターンが細くなりその結果Ａｌ配線も痩せ、抵抗大
、マイグレーションの原因となる。
ソグラフィ技術を用いて行う時は、フォトレジストの膜
をＡＩ被膜上に塗布形成し、マスクを重ね露光して行う
が、このときへ１被膜に直接フォトレジストを被覆した
ものでは、Ａｌ被膜による反射が強いため、マスクのＣ
ｒ等の遮光膜の下にまで光が廻り込み、フォトレジスト
のパターンが細くなりその結果Ａｌ配線も痩せ、抵抗大
、マイグレーションの原因となる。
このため反射を抑えるため、ＡＩ被被膜表面に反射防止
膜として、Ｓｉ膜を被覆して、その上にフォトレジスト
層を形成する方法がとられている。
膜として、Ｓｉ膜を被覆して、その上にフォトレジスト
層を形成する方法がとられている。
然しなから、この方法においては、ＡＩの上層の反射防
止膜のＳｉ膜と下層のポリＳｉ層が同材質であるため、
邪魔になる上層の反射防止用のＳｉ膜をエツチング除去
するとき、下層のポリＳｉも深（侵食され、甚だしい時
は配線が浮いたりする欠点を有している。
止膜のＳｉ膜と下層のポリＳｉ層が同材質であるため、
邪魔になる上層の反射防止用のＳｉ膜をエツチング除去
するとき、下層のポリＳｉも深（侵食され、甚だしい時
は配線が浮いたりする欠点を有している。
また他の反射防止の方法としてフォトレジスト中に色素
をいれる方法が試みられているが、いまり実用にいたっ
ていない。
をいれる方法が試みられているが、いまり実用にいたっ
ていない。
以上のような状況で、ＡＩの反射を抑制し、且つ有害な
副作用のない方法が望まれている。
副作用のない方法が望まれている。
第２図はＡｌ配線断面模式図である。
この図において、１はＳｉ基板で、この上に絶縁膜たる
ＰＳＧ膜２を約１μｍの厚さにＣＶＤ法で被着形成し、
このＰＳＧ膜２にコンタクト孔を開口する。
ＰＳＧ膜２を約１μｍの厚さにＣＶＤ法で被着形成し、
このＰＳＧ膜２にコンタクト孔を開口する。
不純物（例えば燐Ｐ）をドープしたポリＳｉ膜３を約２
０００人の厚さ、ＣＶＤ法で被着する。ついで、Ａｌ被
膜４を厚さ約８０００人スパッタリング法で被着する。
０００人の厚さ、ＣＶＤ法で被着する。ついで、Ａｌ被
膜４を厚さ約８０００人スパッタリング法で被着する。
ここで、ポリＳｉ膜３をつける目的は、Ａｌ被膜４がコ
ンタクト孔の底部隅で凹みを生じ断線、抵抗大となるの
で、これを防止するためと、下のＳｉ基板１を保護する
ためである。
ンタクト孔の底部隅で凹みを生じ断線、抵抗大となるの
で、これを防止するためと、下のＳｉ基板１を保護する
ためである。
ついで、Ａｌ被膜４の上に反射防止膜としてＳｉ膜を形
成して配線パターニングを行う。
成して配線パターニングを行う。
本発明で特に問題点とし改善をはかろうとする点は、こ
の図のＡ・１−Ａ・２断面に表示される。
の図のＡ・１−Ａ・２断面に表示される。
したがって、今後説明する第３図および第１図は全てこ
のＡ・１−Ａ・２断面におけるものである。
のＡ・１−Ａ・２断面におけるものである。
第３図（ａ）〜（ｅ）は従来例におけるＡｌ配線形成工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
第３図（ａ）はＡＩ被被膜形成した状態を示す。
これは第２図において説明した方法と同様にして形成さ
れる。
れる。
第３図（ｂ）は配線パターン形成の露光を行った状態を
示す。
示す。
Ａｌ被膜４の上に反射防止膜としてＳｉ膜８を厚さ１０
０〜２００人、ＣＶＤ法で形成する。
０〜２００人、ＣＶＤ法で形成する。
ついで、フォトレジスト６を塗布した後、配線パターン
形成用のマスク７を重ね、露光を行う。
形成用のマスク７を重ね、露光を行う。
このとき反射防止膜のＳｉ膜８は露光用の近紫外線光に
対して最も反射が少ない膜厚となっているため、フォト
レジスト６において、マスク７のＣｒの蔭の部分への光
の廻り込みは最少限に押さえられる。
対して最も反射が少ない膜厚となっているため、フォト
レジスト６において、マスク７のＣｒの蔭の部分への光
の廻り込みは最少限に押さえられる。
第３図（ｃ）はフォトレジストをパターニングした状態
を示す。
を示す。
現像を行うとマスク７におけるＣｒのパターンと略同じ
サイズのフォトレジスト６ａのパターンを形成すること
が出来る。
サイズのフォトレジスト６ａのパターンを形成すること
が出来る。
第３図（ｄ）はポリＳｉ膜までパターニングした状態を
示す。
示す。
フォトレジスト６ａをマスクにしてＣＩ系ガスによる異
方性エツチングによりＳｉ膜８、Ａｌ被膜４、ポリＳｉ
層３を順次エツチングして夫々のパターン８ａ、４ａ、
３ａを形成する。
方性エツチングによりＳｉ膜８、Ａｌ被膜４、ポリＳｉ
層３を順次エツチングして夫々のパターン８ａ、４ａ、
３ａを形成する。
Ｃ１系ガスとしてはＣ１２、ＢＣｌｉまたは５ｉＣ１ａ
を使用する。
を使用する。
第３図（ｅ）はＳｉ膜を除去した状況を示す。
フォトレジスト６ａを除去した後、反射防止膜として使
用したＳｉ膜８ａはＡＩと反応し易く有害なので、ＣＦ
４ ドライエツチングにより除去する。
用したＳｉ膜８ａはＡＩと反応し易く有害なので、ＣＦ
４ ドライエツチングにより除去する。
このときへ１被膜４ａの上下のＳｉ膜８ａとポリＳｉ膜
３ａが同質のＳｉであるため、除去したいＳｉ膜８ａだ
けでなく、残しておきたいポリＳｉ膜３ａまでエソチン
グしてしまい、Ａｌ被膜４ａのパターンの下にアンダー
カット９を生じ、場合によっては配線が剥離することが
ある。
３ａが同質のＳｉであるため、除去したいＳｉ膜８ａだ
けでなく、残しておきたいポリＳｉ膜３ａまでエソチン
グしてしまい、Ａｌ被膜４ａのパターンの下にアンダー
カット９を生じ、場合によっては配線が剥離することが
ある。
更に、コンタクト孔で、Ａｌ被膜４ａのカバーの良くな
い所では、ポリＳｉ膜３ａに孔が貫通し、その下方のＳ
ｉ基板ｌに穴を生ずる恐れがある。
い所では、ポリＳｉ膜３ａに孔が貫通し、その下方のＳ
ｉ基板ｌに穴を生ずる恐れがある。
ポリＳｉ膜３ａは不純物がドープされているのでＡｌと
反応しにくい。
反応しにくい。
従来例におけるＡｌ被膜上の反射防止膜としてＳｉ膜を
使用したものは、このＳｉ膜除去時、Ａｌ被膜の下層の
ポリＳｉ膜が同時にエツチングされ、アンダーカットを
生ずる欠点を有する。
使用したものは、このＳｉ膜除去時、Ａｌ被膜の下層の
ポリＳｉ膜が同時にエツチングされ、アンダーカットを
生ずる欠点を有する。
上記問題点の解決は、シリコン基板（１）上にポリ５ｉ
ｌｌ莫（３）を被着し、このポリｓｉｎ莫（３）上にア
ルミニウム被膜（４）を形成する工程と、前記Ａｌ被膜
（４）の表面に反射防止膜として窒化チタン膜（５）を
形成し、この上にフォトレジスト（６）の膜層を形成し
、このフォトレジスト（６）をバターニングする工程と
、前記のバターニングしたフォトレジスト（６ａ）をマ
スクとした異方性エツチングにより、窒化チタン膜（５
）、Ａｌ被膜（４）およびポリＳｉ膜（３）を順次バタ
ーニングする工程と、続いて、残存するフォトレジスト
（６ａ）を除去する工程とを含む本発明による半導体装
置の製造方法により達成される。
ｌｌ莫（３）を被着し、このポリｓｉｎ莫（３）上にア
ルミニウム被膜（４）を形成する工程と、前記Ａｌ被膜
（４）の表面に反射防止膜として窒化チタン膜（５）を
形成し、この上にフォトレジスト（６）の膜層を形成し
、このフォトレジスト（６）をバターニングする工程と
、前記のバターニングしたフォトレジスト（６ａ）をマ
スクとした異方性エツチングにより、窒化チタン膜（５
）、Ａｌ被膜（４）およびポリＳｉ膜（３）を順次バタ
ーニングする工程と、続いて、残存するフォトレジスト
（６ａ）を除去する工程とを含む本発明による半導体装
置の製造方法により達成される。
本発明は、従来、Ａｌ被膜上の反射防止膜としてＳｉ膜
を使用していたものを窒化チタン膜とするものである。
を使用していたものを窒化チタン膜とするものである。
窒化チタン膜は除去を必要としないため、ポリＳｉ膜に
アンダーカットを生ずるエツチングそのものがなくなり
へｌ被膜下層のポリＳｉ膜は侵食を受けることがない。
アンダーカットを生ずるエツチングそのものがなくなり
へｌ被膜下層のポリＳｉ膜は侵食を受けることがない。
第１図（ａ）〜（ツ）は本発明におけるＡｌ配線形成工
程を説明するための断面模式図である。
程を説明するための断面模式図である。
これら図において、第２図、第３図に示すものと同じ名
称のものは同じ符号で示す。
称のものは同じ符号で示す。
第１図（ａ）はＡｌ被膜を形成した状態を示す。
この図において、１はＳｉ基板で、この上に絶縁膜たる
ＰＳＧ膜２を約１μｍの厚さにＣＶＤ法で被着形成し、
このＰＳＧ膜２に図示されないコンタクト孔を開口する
。
ＰＳＧ膜２を約１μｍの厚さにＣＶＤ法で被着形成し、
このＰＳＧ膜２に図示されないコンタクト孔を開口する
。
不純物（例えばＦ： Ｐ ）をドープしたポリＳｉ膜３
を約２０００人の厚さ、ＣＶＯ法で被着する。ついで、
Ａｌ被膜４を厚さ約８０００人スパンタリング法で被着
する。
を約２０００人の厚さ、ＣＶＯ法で被着する。ついで、
Ａｌ被膜４を厚さ約８０００人スパンタリング法で被着
する。
第１図（ｂ）はフォトレジストをバターニングしを状態
を示す。
を示す。
Ａｌ被膜４の上に反射防止膜としてＴｉＮ膜５を厚さ２
００〜２０００人、リアクティフ゛スパッタリング法で
被着形成する。ターゲットとしてＴｉを、ガスとしては
Ａｒ ： Ｎ２ ＝１ ： １〜１ ： ２ を用
いる。
００〜２０００人、リアクティフ゛スパッタリング法で
被着形成する。ターゲットとしてＴｉを、ガスとしては
Ａｒ ： Ｎ２ ＝１ ： １〜１ ： ２ を用
いる。
ついで、フォトレジスト６を塗布した後、配線パターン
形成用のフォトレジスト６ａのパターンを通常のりソグ
ラフィ技術で形成する。
形成用のフォトレジスト６ａのパターンを通常のりソグ
ラフィ技術で形成する。
第１図（ｃ）はポリＳｉ膜までバターニングした状態を
示す。
示す。
フォトレジスト６ａをマスクにしてＣＩ系ガスによる異
方性エツチングによりＴｉＮ膜５、Ａｌ被膜４、ポリＳ
ｉ膜３を順次エツチングして夫々のパターン５ａ、４ａ
、３ａを形成する。
方性エツチングによりＴｉＮ膜５、Ａｌ被膜４、ポリＳ
ｉ膜３を順次エツチングして夫々のパターン５ａ、４ａ
、３ａを形成する。
ＣＩ系ガスとしてはｃ＋ｚ 、ＢＣｌ３または５ｉＣＩ
４を使用する。
４を使用する。
第１図（ｄ）はフォトレジストを除去した状況を示す。
フォトレジスト６ａを除去する。ＴｉＮ膜５ａは下層の
Ａｌ被膜４ａと反応せず、悪影響がないのでそのまま残
す。寧ろＡｌ被膜配線上にＴｉＮ膜５ａがあると熱処理
時のＡＩの突起発生を防止する効果がある。
Ａｌ被膜４ａと反応せず、悪影響がないのでそのまま残
す。寧ろＡｌ被膜配線上にＴｉＮ膜５ａがあると熱処理
時のＡＩの突起発生を防止する効果がある。
ＴｉＮ膜の反射防止効果はＳｉ膜と略同等であり、さら
に、ＴｉＮ膜の方がＳｉ膜よりも反射率が低くなる膜厚
範囲が広く、膜厚に対する自由度が大である。
に、ＴｉＮ膜の方がＳｉ膜よりも反射率が低くなる膜厚
範囲が広く、膜厚に対する自由度が大である。
以上詳細に説明したように、ポリＳｉ膜を下層にもつＡ
ｌ配線のバターニングにおいて、へ１被膜上に反射防止
膜として、Ａｌと反応しないＴｉＮ膜を使用し、パター
ニング後ＴｉＮ膜を４１表面にそのまま残し、従来この
反射防止膜の除去のエツチングで起きていた下層のポリ
Ｓｉの侵食をなくし、且つＡＩ配線表面をＴｉＮ膜でカ
バーすることにより熱処理時のＩＩＩ突起発生を防止す
る。
ｌ配線のバターニングにおいて、へ１被膜上に反射防止
膜として、Ａｌと反応しないＴｉＮ膜を使用し、パター
ニング後ＴｉＮ膜を４１表面にそのまま残し、従来この
反射防止膜の除去のエツチングで起きていた下層のポリ
Ｓｉの侵食をなくし、且つＡＩ配線表面をＴｉＮ膜でカ
バーすることにより熱処理時のＩＩＩ突起発生を防止す
る。
更にこのＴｉＮ膜の反射防止効果はＳｉ膜と略同等で、
広い膜厚範囲にわたって反射率が低いので膜厚制御がラ
フでよい利点を有する。
広い膜厚範囲にわたって反射率が低いので膜厚制御がラ
フでよい利点を有する。
第１図（ａ）〜（ｄ）は本発明におけるＡＩ配線形成工
程を説明するための断面模式図、 第２図はＡＩ配線断面模式図、 第３図（ａ）〜（ｅ）は従来例にお゛けるＡｌ配線形成
工程を説明するための断面模式図である。 これら図において、 １はＳｉ基板、 ２はＰＳＧ膜、 ３．３ａはポリＳｉ膜、 ４．４ａはＡＩ被被膜 ５．５ａはＴｉＮ膜、 ６．６ａはフォトレジスト ナ、発明にむけろＡＩ−西こ、６泉−禿）陣り事１乞言
之明１だめの断面ネ賦図 第 １ 図 Ａ−／ Ａ、ｅ配繰断資渠弐口 宅２ 固 ′従シに仮・ｊに゛ぢ乙するＡｌ西こ、１鼎ｊ杉オこニ
オ￥−をも窓可干ＪろＦカの断面榎戊図 毛 ３ 図 ｍ亡斗づ隼］（朝けろＡな己、も皐呵珍方気ユ巳’１Ｌ
Ｅｉ之６月Ｊろ氏めの断面献図 第 ３ 図
程を説明するための断面模式図、 第２図はＡＩ配線断面模式図、 第３図（ａ）〜（ｅ）は従来例にお゛けるＡｌ配線形成
工程を説明するための断面模式図である。 これら図において、 １はＳｉ基板、 ２はＰＳＧ膜、 ３．３ａはポリＳｉ膜、 ４．４ａはＡＩ被被膜 ５．５ａはＴｉＮ膜、 ６．６ａはフォトレジスト ナ、発明にむけろＡＩ−西こ、６泉−禿）陣り事１乞言
之明１だめの断面ネ賦図 第 １ 図 Ａ−／ Ａ、ｅ配繰断資渠弐口 宅２ 固 ′従シに仮・ｊに゛ぢ乙するＡｌ西こ、１鼎ｊ杉オこニ
オ￥−をも窓可干ＪろＦカの断面榎戊図 毛 ３ 図 ｍ亡斗づ隼］（朝けろＡな己、も皐呵珍方気ユ巳’１Ｌ
Ｅｉ之６月Ｊろ氏めの断面献図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 シリコン〔Ｓｉ〕基板（１）上にポリＳｉ膜（３）を被
着し、このポリＳｉ膜（３）上にアルミニウム〔Ａｌ〕
被膜（４）を形成する工程と、 前記Ａｌ被膜（４）の表面に反射防止膜として窒化チタ
ン膜（５）を形成し、この上にフォトレジスト（６）の
膜層を形成し、このフォトレジスト（６）をパターニン
グする工程と、 前記のパターニングしたフォトレジスト（６ａ）をマス
クとした異方性エッチングにより、窒化チタン膜（５）
、Ａｌ被膜（４）およびポリＳｉ膜（３）を順次パター
ニングする工程と、 続いて、残存するフォトレジスト（６ａ）を除去する工
程とを 含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12411586A JPS62281348A (ja) | 1986-05-29 | 1986-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12411586A JPS62281348A (ja) | 1986-05-29 | 1986-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62281348A true JPS62281348A (ja) | 1987-12-07 |
Family
ID=14877296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12411586A Pending JPS62281348A (ja) | 1986-05-29 | 1986-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62281348A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266746A (ja) * | 1988-04-18 | 1989-10-24 | Sony Corp | 半導体装置 |
| JPH01312852A (ja) * | 1988-06-10 | 1989-12-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100378064B1 (ko) * | 2000-12-27 | 2003-03-29 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
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1986
- 1986-05-29 JP JP12411586A patent/JPS62281348A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01266746A (ja) * | 1988-04-18 | 1989-10-24 | Sony Corp | 半導体装置 |
| JPH01312852A (ja) * | 1988-06-10 | 1989-12-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100378064B1 (ko) * | 2000-12-27 | 2003-03-29 | 동부전자 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
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