WO2006090656A1

WO2006090656A1 - パルス電流による磁壁移動に基づいた磁気抵抗効果素子および高速磁気記録装置

Info

Publication number: WO2006090656A1
Application number: PCT/JP2006/302924
Authority: WO
Inventors: Masahiko Ichimura; Hiromasa Takahashi; Gen Tatara
Original assignee: Osaka University
Priority date: 2005-02-23
Filing date: 2006-02-20
Publication date: 2006-08-31

Abstract

　高速磁化反転が可能で、臨界電流密度の低い磁気抵抗素子および固体メモリを実現すること。　第１の磁化固定層、磁化自由層、第２の磁化固定層からなり、前記第１の磁化固定層と前記第２の磁化固定層とを略反平行とし、前記第１磁化固定層と前記磁化自由層間、あるいは前記第２磁化固定層と前記磁化自由層間の両方の遷移領域が磁壁をトラップでき、かつ、どちらか一方に磁壁が存在する構造を備え、前記第１、第２磁化固定層の間に、１ｎｓのパルス幅の直流電流密度が１０６Ａ／ｃｍ２を超えない値のパルス電流を供給する。

Description

明細書

パルス電流による磁壁移動に基づいた磁気抵抗効果素子および高速磁気記録装置

技術分野

[0001] 本発明は、パルス電流の印加に伴う低電流密度かつ高速な磁壁移動による磁化反転過程を利用した記憶、磁気抵抗効果を利用して読み出しをする固体メモリ素子およびこれらを利用した装置に関する。

背景技術

[0002] 磁気抵抗効果は、磁性体に磁場を印加したとき、あるいは磁性体の磁ィ匕状態が変化したとき電気抵抗が変化する現象である。この効果を利用した磁気抵抗効果素子として、従来カゝら磁気ヘッドや磁気センサが知られ、最近では不揮発性固体磁気メモリ素子（MRAM)なども試作されるようになってきて!/ヽる。

[0003] 現在試作されている MRAMの主要な形態は、ビット線とワード線の交点にトンネル磁気抵抗 (TMR)素子が配置されたマトリックス状の構造を持つ。各配線に流した電流の作る合成磁場により、 TMR素子の磁ィ匕の向きを反転させ記録の書き込みを行う。つまり TMR素子カモリセルの役割を担う。メモリセルの情報を読み出すためには、メモリセルからのリーク電流が存在するため、 MOSトランジスタによるセルの選択が必須となる。これらの構造を有する MRAMは、その構造ゆえ、プロセス技術の複合化という欠点、ならびに、高密度大容量化に適さない以下の 3つの欠点が指摘されている。一つは、メモリセルの縮小化による有効な反転磁場条件が狭くなること。もう一つは、磁性体の薄膜化による反転磁場の増大、それにともなう配線電流、消費電力の増大。最後の一つは、セル選択のための MOSトランジスタを有するため DRAMと同程度し力集積できな、ことである。

[0004] 一方、最近、反転磁場を利用しない磁化反転過程であるスピントルクが提案され（非特許文献 1、 2)、実際にスピントルクによる磁化反転が確認された (非特許文献 3, 4)。このスピントルクによって、メモリセルへの書き込みが提案されている。し力しながら、スピントルクによる磁ィ匕反転は、現在、以下の 2つの技術的課題を抱えている。一つは、スピントルクによる磁ィ匕反転過程の動作速度は、緩和時間により決定されてしまうことである。これは、この磁化反転過程は、磁ィ匕の緩和 (ダンピング）により引き起こされる準定常状態における磁ィ匕回転を利用するためであり、したがって高速磁ィ匕反転が要求される固体メモリには対応できない。もう一つは、磁ィ匕反転を引き起こすスピントルクの生成には、 10⁸AZcm²の程度の高い臨界電流密度が必要とされることである。

[0005] 非特許文献 1：フィジカルレビュー B39卷、 6995— 7002頁（1989) 1^. Rev. B 39, 6995-7002 (1989))

非特許文献 2 :フィジカルレビュー B54卷、 9353— 9358頁（1996) (Phys. Rev. B 54 , 9353-9358 (1996))

非特許文献 3 :フィジカルレビューレターズ 84卷、 3149— 3152頁（2000) (Phys. Re v. Lett. 84, 3149-3152 (2000))

非特許文献 4:アプライドフィジックスレターズ 78卷、 3663— 3665頁（2001) (Appl. Phys. Lett. 78, 3663-3665 (2001))

発明の開示

発明が解決しょうとする課題

[0006] 本発明の目的は、スピントルク磁化反転と同様、反転磁場を利用しない磁化反転過程によるメモリセルへの書き込みにおいて、低い臨界電流密度、ならびに高速磁ィ匕反転過程を有する磁気抵抗効果素子および磁気記録装置を提供することにある。課題を解決するための手段

[0007] 上記目的を達成するため、本発明の高速磁気記録装置は、第 1の磁ィ匕固定層、磁ィ匕自由層、第 2の磁化固定層からなり、前記第 1の磁化固定層と前記第 2の磁化固定層とを略反平行とし、前記第 1磁化固定層と前記磁化自由層間、あるいは前記第 2 磁ィ匕固定層と前記磁ィ匕自由層間の両方の遷移領域が磁壁をトラップでき、かつ、どちらか一方に磁壁が存在する構造を備え、前記第 1、第 2磁ィ匕固定層の間に、 0. 6 〜2. Onsの範囲の、十分短いパルス幅のパルス電流を供給する。

[0008] 上記構成において、パルス電流の直流電流密度が 10⁶AZcm²を超えない値で磁壁が 2つの遷移領域の間で移動することにより磁ィ匕自由層の磁ィ匕を反転させることが可能となる。磁ィ匕自由層の磁ィ匕反転により、上記第 1あるいは第 2磁ィ匕固定層間の遷移領域の相対磁ィ匕の向きの変化による磁気抵抗を検出する。

発明の効果

[0009] 本発明の磁気抵抗効果素子によれば、磁化反転に必要な臨界電流密度が低ぐかつ高速に書き込みのできる磁気記憶装置が実現できる。

発明を実施するための最良の形態

[0010] 以下、図面を参照しつつ本発明の実施の形態について説明する。

実施例 1

[0011] (固体メモリ素子への応用）

図 1は本発明の磁気抵抗効果素子 10を説明するための概念図であり、図 2は図 1 に示す磁気抵抗効果素子 10の特性を説明する図である。

[0012] 幅および厚さが lOOnmの Coからなる強磁性細線を通常の電子線リソグラフィー技術により作成する。次に、強磁性細線の端部力も長さ 200nmの領域を第 1の強磁性細線部 11とし、これに隣接して、幅、厚さ、および、長さ 20nmの第 1の狭窄部 12、これに隣接して、幅および厚さが 100nm、長さが lOnmの強磁性微小領域部 13、これに隣接して、幅、厚さ、および、長さ 20nmの第 2の狭窄部 14、これに隣接して、幅、厚さ、および、長さ lOOnmの第 2の強磁性細線部 15となるように、通常の電子線リソグラフィー技術により加工する。

[0013] ここで、第 1、第 2の強磁性細線部 11、 15のそれぞれの磁ィ匕の向きが逆 (反平行）になるように、外部磁場により、一方の磁化を反転させて、磁ィ匕固定層とする。強磁性微小領域部 13が磁ィ匕自由層である。以下、それぞれの層の機能に着目して、第 1 、第 2の強磁性細線部 11、 15を第 1、第 2の磁ィ匕固定層 11、 15、また強磁性微小領域部 13を磁ィ匕自由層 13と呼ぶ。

[0014] また、第 1、第 2の狭窄部 12, 14は、前記第 1、第 2の磁ィ匕固定層 11、 15、および磁ィ匕自由層 13に比べ、幅、厚さ、および、長さ共に小さく作成される部分であり、第 1 、第 2の狭窄部 12, 14を第 1、第 2の遷移領域と呼ぶ。第 1、第 2の遷移領域は、上述した Coのみならず、他の例としては、複数の膜厚を有する連続した磁性体の膜厚変化部分 (ステップ）、磁性体 Z絶縁体積層構造の絶縁体部分、あるいは前記絶縁体部分に形成されるピンホールなどで形成しても良ヽ。これらは通常の電子線リソダラフィー技術により加工できる。

[0015] 磁気抵抗効果素子 10における第 1、 2の磁ィ匕固定層 11、 15と接触する電極を外部に設け、さらに磁ィ匕自由層 13の外部にも電極を設ける。まず、第 1の磁ィ匕固定層 11 と磁ィ匕自由層 13の外部電極間に、測定用の直流電源 16と計測用のメータ 17を接続して測定用の直流電流（大きさは、 0. 3 X 10"⁴A ( = 0. 03mA) )を流す。次に、磁ィ匕固定層 11側と 15側との外部電極間にパルス電流源 18から 1 X 10^_4Aの電流で 1 nsのパルス幅の直流電流を供給し、 30s間隔で電流の極性を反転させることを繰り返す。素子入力部で測定したときの電流密度は 10⁶AZcm²である。すると、第 1の磁化固定層 11側と磁ィ匕自由層 13側の外部電極間には図 2に見られる電圧信号が観測される。

[0016] これは、第 1、第 2の磁ィ匕固定層 11、 15のいずれか一方の磁ィ匕の向きを反転させた際、第 1、第 2の遷移領域 12、 14のいずれか一方に磁壁が導入され、その磁壁が第 1、第 2の磁ィ匕固定層 11、 15間に加えられるパルス電流により移動することで、磁化自由層 13の磁ィ匕の方向が変化したと考えられる。別の言い方をすれば、パルス電流幅 Insの時間内に、磁壁が磁ィ匕自由層 13を走り切ってしまう。走りきつた磁壁が勝手に戻ったりしないよう、 30秒待ってから、測定電流もノルス電流も極性を反転したら、ほぼ同様に、磁壁の走る向きだけは反対に走り切る動作をしていると言うことができる。

[0017] 図 2における出力信号を、前述のように磁ィ匕固定層 11と磁ィ匕自由層 13間の磁気抵抗と考え、磁気抵抗率に換算すると約 250%になる。これは、図 2の結果から以下のようにして得られる。図 2において得られた電圧の大体の値を見積もると、電圧の大きぃ咅分は約 550mV、 /J、さい咅分は約 150mVなので、

(550- 150) /150=400/150 = 8/3 = 2. 666666

となる。すなわち、約 250%と言うことになる。なお、図 2に示す特性は、第 2の磁化固定層 15と磁ィ匕自由層 13の外部電極間に、測定用の直流電源 16と計測用のメータ 1 7を接続して直流電流を流して計測した場合でも同じように得られる。ただし、出力信号の波形は反転する。 [0018] 同様の測定を、磁ィ匕固定層 11と 15の外部電極間に供給する電流を単なる直流電流とした場合は、図 2と等価な結果が観測されるには 10⁹AZcm²以上の大きさの電流密度の電流を供給する必要がある。

[0019] すなわち、本発明によれば、単なる直流電流による駆動と比べて、 3桁小さい電流で動作する固体メモリ素子が得られることになる。

[0020] 表 1は、図 1に示す磁気抵抗効果素子 10の各部のサイズ、すなわち、磁化固定層

11と 15、狭窄部 12, 14及び磁化自由層 13を種々変更したときの磁気抵抗率を示す表である。

[0021] [表 1]

表 1

表 1に示すケースは、第 1の磁ィ匕固定層 11側と磁ィ匕自由層 13側の外部電極間に、測定用の直流電流 0. 03mAを流し、磁化固定層 11, 15間に 10^_4Aレベルの電流で nsレベルのパルス幅の直流電流を供給し、 30s間隔で電流の極性を反転させることを繰り返して上述のようにして得た磁気抵抗率を示すものである。表 1の No. 1のケースは、上述の例である。

表 1の No. l〜No. 4の結果から分かるように、パルス電流を 1 X 10^_4A、第 1、第 2 の狭窄部 12, 14の大きさを 20nmX 20nm X 20nmとしたとき、パルス電流のパルス幅と磁ィ匕自由層 13の長さとの関係は、図 3に示すように、比例関係が見られる。そして、図 3に示す範囲で得られる磁気抵抗率が 200— 250%となっていることが分かる [0023] 表 1の No. 5は、第 1、第 2の狭窄部 12, 14の大きさを 40nm X 40nmX 40nmとし、他の条件をパルス No. 1と同じものとした場合の結果を示す。これ力分力るように、第 1、第 2の狭窄部 12, 14を大きくすると磁気抵抗率が大きく低下する。逆に言えば、大きな磁気抵抗率を得るためには、第 1、第 2の狭窄部 12, 14の大きさを 20nm X 20nm X 20nm以下とすることが必要であることがわかる。これは、小さければ小さい程、大きな磁気抵抗率を得ることができると言えるが、製造プロセスから限界がある実施例 2

[0024] (固体メモリへの応用）

次に、図 1に示した磁気抵抗効果素子 10を用いた固体メモリの例を説明する。図 4 は、図 1に示した磁気抵抗効果素子 10をメモリ素子とし、 X—Yマトリクス状に配列した例として縦 2列、横 2列の場合の固体メモリを構成した例を示す接続図である。図 4 では、ビットライン 311 , 311と、読み出し用ワードライン 312 , 312、書き込み用ヮ

1 2 1 2

一ドライン 313， 313との交^;に図 1記載のメモリ素子 300 ， 300 ， 300 および

1 2 11 12 21

300 が配置されている。ビットライン 311 , 311はそれぞれメモリ素子の第 2の磁ィ匕

22 1 2

固定層 15に接続されている。メモリ素子のそれぞれに対し、読み出し用ワードライン 312 , 312のそれぞれと、書き込み用ワードライン 313 , 313のそれぞれが設けら

1 2 1 2

れ、それぞれ磁ィ匕自由層 13および第 1の磁ィ匕固定層 11に接続されている。 318はビットラインのデコーダ、 319は、読み出し用ワードライン 312 , 312のデコーダで

1 1 2

ある。 319は書き込み用ワードライン 313 , 313のデコーダである。デコーダ 318は

2 1 2

書き込みあるいは読み出しのアドレス指定に対応して、ビットライン 311 , 311の一

1 2 つを選択する。デコーダ 319は読み出しのアドレス指定に対応して、ワードライン 31 2 , 312の一つを選択する。デコーダ 319は書き込みのアドレス指定に対応して、

1 2 2

ワードライン 313

1， 313の一つを選択する。また、デコーダ 319には書き込みのアド 2 2

レス指定に対応する書き込みデータも入力される。

[0025] ワードライン 312、ワードライン 312はゲートである MOS—FET316、 MOS—F

1 2 1

ET316の開閉により、データライン 314に選択的に接続される。ワードライン 313

2 1、ワードライン 313はゲートである MOS— FET317 および MOS— FET317 、M OS-FET317 および MOS— FET317 のいずれかの開閉により、電源線 315

21 22 1 および 315に選択的に接続される。電源線 315

1、 315は、それぞれ、図 2の入力パ

2 2

ルスを供給する正負の電源線である。デコーダ 319は書き込みのアドレス指定に対

2

応する書き込みデータも入力されるので、磁気抵抗効果素子 300 , 300 , 300

11 12 21 および 300 に書き込むべきデータに応じて、電源線 315および 315のいずれか

22 1 2

がゲートである MOS— FET317 および MOS— FET317

11 12、MOS— FET317

21 および MOS—FET317 のいずれかの開閉により、正あるいは負の電源に接続さ

22

れ、所定の電流が供給される。

[0026] 例えば、メモリ素子 300 にデータを書き込むときは、ビットライン 311と、電源線 31

11 1

5および 315のいずれかに接続されたワードライン 313との間に 10⁶AZcm²で In

1 2 1

sのパルス幅の電流を供給することにより、メモリ素子 300 における第 1の遷移領域 1

11

2あるいは第 1の遷移領域 14にある磁壁が供給電流の極性により移動、あるいは保持される。すなわち、磁壁の移動に伴って図 1における磁ィ匕自由層 13の磁ィ匕の方向を変化させることにより書き込みが行われる。このとき、ワードライン 313を電源線 31 5および 315のいずれに接続するかは、書き込むべきデータにより選択される。

1 2 一方、読み出しは、例えば、ビットライン 311と、データライン 314と選択的に接続されたワードライン 312との間に電圧を印加することにより、図 1における磁ィ匕固定層 11 、磁ィ匕自由層 13の磁ィ匕の相対向きに依存した抵抗を読み出すことにより行われる。本発明の図 1における磁気抵抗効果素子は、磁気抵抗率が 250%に達するので、読み出しの際 MOS— FETでセル選択を行う必要がな、。

[0027] 図 5は、上述の図 4に示した固体メモリをシリコン基板上に実装した例を一つのメモリ素子 110について模式的に示す断面図である。シリコン基板 120の上に、第 1のヮ一ドライン 111 (図 4のワードライン 313に対応する）、第 1の磁ィ匕固定層 11、第 1の遷移領域 12、磁ィ匕自由層 13、第 2のワードライン 117 (図 4のワードライン 312に対応する）、第 2の遷移領域 14、第 2の磁ィ匕固定層 15、ビットライン 116 (図 3のビットライン 3 11に対応する）を、半導体分野で常用されるリソグラフィー技術により形成する。ビットライン 116は紙面と平行に形成され、第 1のワードライン 111および第 2のワードライン 117は紙面に垂直方向に形成される。その他の層ある、は領域は層間絶縁膜 11 8で埋められる。

[0028] 図 5は 1メモリ素子のみを示す力これが X—Yマトリクス状にシリコン基板 120上に形成される。図の例では、ビットライン、ワードラインの配線材料に Cuを、強磁性材料には Coを用いた。ビットライン 116、第 1のワードライン 111は、それぞれ、第 1、第 2 の磁ィ匕固定層 11, 15に接続されているので、磁ィ匕固定層をそのまま用いてもよい。すなわち、第 1、第 2の磁ィ匕固定層 11, 15は、メモリ素子単位で独立している必要は無い。また、第 1、第 2の磁ィ匕固定層 11, 15を Coとするときは、これの固有抵抗はそれほど大きくないから、電気回路的にも問題はない。こうすることにより、リソグラフィー、磁ィ匕固着のプロセスがより簡便になる。

実施例 3

[0029] (他のタイプの固体メモリ素子への応用）

図 6は本発明の磁気抵抗効果素子 20の断面構造を示す図である。磁化固定層となる太さ ΙΟΟηπι φ、長さ lOOnmの Co細線 21上に、厚さ lOnmの絶縁体層 26を形成して第 1の遷移領域を設ける。続いて厚さ lOnm磁ィ匕自由層 23を形成する。次いで、厚さ lOnmの絶縁体層 27を形成して第 2の遷移領域を設ける。さらに太さ 100η ιη φ、長さ lOOnmの Co細線 25による磁ィ匕固定層を形成する。各部位の機能は図 1 と同様である。第 1、第 2の遷移領域となる絶縁体 26, 27を設ける時点で、 Co細線 2 1, 23上に Auのナノメーターサイズの微粒子を乗せておく。厚さ lOnmの絶縁体層 2 6, 27を形成する際には、この微粒子が絶縁体層中にピンホール 28, 29を形成して遷移領域として機能する。ここで、絶縁体層 26, 27は、例えば、 Al Oで形成するの

2 3

がよい。

[0030] ピンホールを形成するために、 Co細線 21, 23上に Auのナノメーターサイズの微粒子を乗せる際、一つずつ乗せるということはできないから、例えば、適当な数の Auのナノメーターサイズの微粒子を振り撒くということが実際的であり、その結果、 Co細線

21 , 23上に乗る Auのナノメーターサイズの微粒子は、統計的に分布した数となる。図 6では、これを断面位置で 3個、 2個とした。もちろん平面として見ればもっと多いかもしれないし、場合によっては、一つだけ、と言うこともありうる。図 7は、図 6における第 1の遷移領域としての絶縁体層 26にピンホール 28が 5個形成されている様子を模視的に斜視図の形で示す図である。断面位置の 3個のピンホール 28の他に 2個のピンホール 28が形成されて!、る状態を示すものとして!/、る。

[0031] 磁気抵抗効果素子 20においても、外部電極を設置し、 10⁶AZcm²の電流密度で Insのパルス幅の直流電流を供給し一定時間間隔で電流の極性を反転させることを繰り返すと、図 2と同様の信号出力が得られる。本発明の磁気抵抗効果素子 20は、図 2で説明したのと同様の計算によると、磁気抵抗率が 300%に達する。

実施例 4

[0032] (さらに異なるタイプの固体メモリ素子への応用）

図 8、図 9は本発明の磁気抵抗効果素子 40の平面構造および対応する模式的な斜視図を示す図である。この実施例では、厚さ lOnmの Coの薄層の両端に第 1、第 2 の磁ィ匕固定層 41、 45が、中央部に磁ィ匕自由層 43が形成され、これらの間に切り込みを設けて、第 1、第 2の遷移領域 42、 44としている。さら〖こは磁ィ匕自由層 43の磁ィ匕情報を読み出すためのトンネル磁気接合 46が磁ィ匕自由層 43の中央部に配置されている。また、図 8から分力るように、トンネル磁気接合 46は、絶縁体トンネルバリア層 47、および磁ィ匕固定層 48から構成されている。各部位の機能は図 1と同様であるが、トンネル磁気接合 46が機能するためには、磁ィ匕固定層 48の磁ィ匕の向きは磁ィ匕固定層 41、 45のどちらか一方の磁ィ匕の向きと同じにする必要がある。

[0033] 図 8の磁ィ匕自由層 43の長さを lOnmとした場合、 10⁶AZcm²の電流密度で Insのパルス幅の直流電流を供給し一定時間間隔で電流の極性を反転させることを繰り返すと、図 2と同様の信号出力が得られる。

[0034] 磁気抵抗効果素子 40はプレーナ一構造を有しており、隣接するメモリ素子の磁ィ匕固定層を共有することが可能なので、固体メモリへの応用に際し高密度化に有利な構造である。

実施例 5

[0035] (さらに異なるタイプの固体メモリ素子への応用）

図 10は本発明の磁気抵抗効果素子 50の断面構造を示す図である。まず、シリコン基板 120上に、数原子層分の高さ、長さ lOnmのステップを形成する。その上に Co を蒸着し表面を平坦化することで、結果的に Coの厚さが相対的に薄い磁ィ匕自由層 5 3が形成できる。シリコン基板 120上のステップが磁ィ匕自由層 53に対応し、前記シリコン基板上のステップエッジが第 1、第 2の遷移領域 52、 54となる。磁ィ匕固定層 51、 55の一方の磁ィ匕は、外部磁場により他方の磁化と反対向きにしておく。さらには磁化自由層 53の磁ィ匕情報を読み出すためのトンネル磁気接合 46 (絶縁体トンネルバリァ層 47、および磁ィ匕固定層 48)を配置する。この構成は、図 7, 8で説明した磁気抵抗効果素子 40の切り込みにより形成した第 1、第 2の遷移領域 42、 44をステップエツジにより 52、 54により形成したものである。

[0036] 磁気抵抗効果素子 50においても、外部電極を設置し、 10⁶AZcm²の電流密度で Insのパルス幅の直流電流を供給し一定時間間隔で電流の極性を反転させることを繰り返すと、図 2と同様の信号出力が得られる。磁気抵抗効果素子 50も、磁気抵抗効果素子 40同様プレーナー構造を有しており、隣接するメモリ素子の磁ィヒ固定層を共有することが可能なので、固体メモリへの応用に際し高密度化に有利な構造である。

実施例 6

[0037] (さらに異なるタイプの固体メモリ素子への応用）

図 11は本発明の磁気抵抗効果素子 60の断面構造を示す図である。太さ 50nm、厚さ lOOnmの Co細線 61上に厚さ 10nmの Cu62を蒸着して遷移領域とする。 Co細線 61は磁ィ匕固定層である。続いて厚さ 50nm磁ィ匕自由層 63を形成する。外部磁場により、磁ィ匕自由層 63の磁ィ匕の向きを磁ィ匕固定層 61の磁化と反対方向にしておく。

[0038] 磁気抵抗効果素子 60における磁ィ匕固定層 61と、磁ィ匕自由層 63の外部に電極を設ける。まず、磁ィ匕固定層 61から磁ィ匕自由層 63への方向に、外部電極間に測定用の電流を流しておく。測定用電流は、 10²AZcm²の大きさの電流密度で直流である。次に、外部電極間に 10⁶AZcm²の大きさの電流密度で Insのパルス幅の直流電流を供給し、 10s間隔で電流の極性を反転させることを繰り返す。すると、図 2と同様の出力信号が観測される。この例でも、同様の測定を外部電極間に供給する電流を単なる直流電流とした場合には、図 2と等価な結果が観測されるには 10⁹AZcm²以上の大きさの電流密度を供給する必要がある。

[0039] 磁気抵抗効果素子 60は 2端子素子であるので、固体メモリへの応用に際し高集積度、高密度化に有利である。

実施例 7

[0040] (他のタイプの固体メモリへの応用）

次に、図 11に示した磁気抵抗効果素子 60を用いた固体メモリの例を説明する。図 12は、図 11に示した磁気抵抗効果素子 60を X—Yマトリクス状に配列した例として縦 2列、横 2列の場合の固体メモリを示す図である。図 12では、ビットライン 711 ビットライン 711と、ワードライン 712、ワードライン 712との交点に図 11記載の磁気抵

2 1 2

抗効果素子 700が配置されている。 715はビットラインのデコーダ、 716はワードラインのデコーダである。デコーダ 715および 716が書き込みあるいは読み出しのァドレス指定に対応して、ビットラインおよびワードラインの一つが選択され磁気抵抗効果素子 700に電流が供給される。なお、ワードラインは MOS— FET714のゲートの開閉により、データライン 713に選択的に接続される。

[0041] 例えば、ビットライン 711と、データライン 713と選択的に接続されたワードライン 71 2との間に 10⁶AZcm²で Insのパルス幅の電流を供給することにより、図 11における磁ィ匕自由層の磁ィ匕の向きが反転、あるいは保持される。すなわち、図 10における磁ィ匕自由層の磁ィ匕の方向を変化させることにより書き込みが行われる。一方、読み出しは、例えば、ビットライン 711と、データライン 713と選択的に接続されたワードライン 712との間に電圧を印加することにより、図 11における磁ィ匕固定層 61、磁ィ匕自由層 63の磁ィ匕の相対向きに依存した抵抗を読み出すことにより行われる。

[0042] なお、上述の実施例では、図 11の磁気抵抗効果素子 60の磁ィ匕自由層の長さを 50 nmとした他は全て磁化自由層の長さを lOnmとし、書き込みのパルス電流の幅を In s、大きさを 10⁶AZcm²とする例とした力これらの磁ィ匕自由層の長さを 1 μ mとし、書き込みのパルス電流の幅を 100nsとしても、書き込みのパルス電流の大きさを 10⁶A /cm²とできる。

産業上の利用可能性

[0043] 本発明によれば、単なる直流電流による駆動と比べて、 3桁小さ、電流で動作する固体メモリ素子が得られるとともに、固体メモリとしても、リソグラフィー、磁化固着のプロセスがより簡便にできるものとなる。図面の簡単な説明

[0044] [図 1]本発明の磁気抵抗効果素子 10を説明するための概念図である。

[図 2]図 1に示す磁気抵抗効果素子 10の特性を説明する図である。

[図 3]図 1に示す磁気抵抗効果素子 10のパルス電流のパルス幅と磁ィ匕自由層 13の長さとの関係を示す図である。

[図 4]図 1に示した磁気抵抗効果素子 10をメモリ素子とし、 X—Yマトリクス状に配列した例として縦 2列、横 2列の場合の固体メモリを構成した例を示す接続図である。

[図 5]図 4に示した固体メモリをシリコン基板上に実装した例を一つのメモリ素子 110 について模式的に示す断面図である。

[図 6]本発明の磁気抵抗効果素子 20の断面構造を示す図である。

[図 7]図 6における第 1の遷移領域としての絶縁体層 26にピンホール 28が 5個形成されている様子を模視的に斜視図の形で示す図である。

[図 8]本発明の磁気抵抗効果素子 40の模式的な平面構造を示す図である。

[図 9]本発明の磁気抵抗効果素子 40の模式的な斜視図である。

[図 10]本発明の磁気抵抗効果素子 50の断面構造を示す図である。

[図 11]本発明の磁気抵抗効果素子 60の断面構造を示す図である。

[図 12]図 11に示した磁気抵抗効果素子 60を X—Yマトリクス状に配列した例として縦

2列、横 2列の場合の固体メモリを示す図である。

符号の説明

[0045] 10, 20, 40, 50, 60· ··磁気抵抗効果素子、 11, 21, 41, 51, 61· ··第 1の磁ィ匕固定層、 12, 26, 42, 52, 62· ··第 1の遷移領域、 13, 23, 43, 53, 63· ··磁ィ匕自由層、 14, 27, 44, 54· ··第 2の遷移領域、 15, 25, 45, 55· ··第 2の磁ィ匕固定層、 16· ·· 測定用の直流電源、 17· ··計測用のメータ、 18· ··パルス電流源、 28, 29· ··ピンホール、 46· ··トンネル磁気接合、 47· ··絶縁体トンネルバリア層、 48· ··磁ィ匕固定層、 110 , 300, 700· ··メモリ素子、 116, 311 , 311 , 711 , 711 …ビットライン、 117, 31

1 2 1、 2

2 , 312…読み出し用ワードライン、 111, 313 , 313…書き込み用ワードライン、 3

1 2 1 2

14…データライン、 315 , 315…電源線、 316 , 316 , 317 , 317 , 317 , 3

1 2 1 2 11 12 211

17 〜MOS—FET、 318…ビットラインのデコーダ、 319…読み出し用ワードラインのデコーダ、 319…書き込み用ワードラインのデコーダ、 118…層間絶縁膜、 712

2 1

， 712…ワードライン、 713···データライン、 714- MOS— FET、 715···ビットライン

2

のデコーダ、 716···ワードラインのデコーダ。

Claims

請求の範囲

[1] 第 1の磁化固定層 Z磁化自由層 Z第 2の磁化固定層を有する磁気抵抗効果素子にあって、該磁ィ匕固定層 Z磁ィ匕自由層あるいは磁ィ匕自由層 Z第 2の磁ィ匕固定層の少なくとも一方の境界となる磁ィ匕固定層と磁ィ匕自由層間の遷移領域に磁壁発生を誘導するための機構を備え、これら磁ィ匕固定層の磁ィ匕の向きを略反平行に設定し、磁化固定層 Z磁化自由層の遷移領域のいずれか一方に磁壁が存在する構造において、所定のパルス幅の電流を印加することにより、直流電流密度 10⁶AZcm²を超えない電流で磁壁が 2つの遷移領域の間で移動することにより磁ィ匕自由層の磁ィ匕を反転させ、相対磁ィ匕の向きの変化に伴う磁気抵抗を検出することを特徴とする磁気抵抗効果素子。

[2] 磁化固定層 Z磁化自由層または磁ィ匕自由層 Z磁化固定層の遷移領域に磁壁発生を誘導するための機構として遷移領域が他の領域より断面積が小さいものとされて

V、る請求項 1記載の磁気抵抗素子。

[3] 磁化固定層 Z磁化自由層が 100 X 100 X lOOnmのオーダの大きさであるとき、遷移領域が 20 X 20 X 20nmのオーダの大きさである請求項 2記載の磁気抵抗素子。

[4] 磁ィ匕固定層 Z磁ィ匕自由層 Z磁ィ匕固定層の構造として構成されるとともに、磁ィ匕固定層 Z磁化自由層または磁化自由層 Z磁化固定層の遷移領域に磁壁発生を誘導するための機構として前記遷移領域が絶縁材料で構成されるとともに、該絶縁材料内に磁ィ匕固定層一磁ィ匕自由層または磁ィ匕自由層一磁ィ匕固定層に連なるピンホールを形成したものである請求項 1記載の磁気抵抗効果素子。

[5] 磁化固定層 Z磁化自由層 Z磁化固定層の構造が単一の平板状の強磁性体材料で構成され、かつ、磁ィ匕自由層上に絶縁体トンネルバリア層と磁ィ匕固定層から構成されるトンネル磁気接合を備えるとともに、磁化固定層 z磁化自由層の遷移領域に磁壁発生を誘導するための機構として前記単一の平板状の強磁性体材料に切り込みを形成したものである請求項 1記載の磁気抵抗効果素子。

[6] 磁ィ匕固定層 Z磁ィ匕自由層 Z磁ィ匕固定層の構造として構成されるとともに、磁ィ匕固定層 Z磁化自由層または磁化自由層 Z磁化固定層の遷移領域に磁壁発生を誘導するための機構として前記磁ィ匕自由層の膜厚が磁ィ匕固定層の膜厚より薄いものとされ、かつ、磁ィ匕自由層上に絶縁体トンネルバリア層と磁ィ匕固定層から構成されるトンネル磁気接合を備える請求項 1記載の磁気抵抗効果素子。

[7] 前記所定のパルス幅の電流が 0. 3ns以上 1. 6ns以下の範囲のパルス幅の電流である請求項 1記載の磁気抵抗効果素子。

[8] 第 1の磁化固定層 Z磁化自由層 Z第 2の磁ィ匕固定層を有し、これら磁ィ匕固定層の磁ィ匕の向きを略反平行に設定した磁気抵抗効果素子をメモリ素子としてマトリックス状に配置するとともに、前記各メモリ素子の第 1の磁ィ匕固定層または第 2の磁ィ匕固定層にビットラインを、前記各メモリ素子の第 2の磁ィ匕固定層または第 1の磁ィ匕固定層にワードラインを接続し、前記各メモリ素子の磁ィ匕自由層にデータラインを、それぞれ、書き込みアドレスあるいは読み出しアドレスに応じて選択的に接続して、前記第 1の磁化固定層一前記第 2の磁化固定層間に所定のパルス幅の電流を記憶すべきデータに応じた極性で印加することにより、直流電流密度 10⁶AZcm²を超えない電流で前記磁ィ匕自由層の磁ィ匕を反転させて、前記第 1の磁ィ匕固定層 Z磁ィ匕自由層または前記磁化自由層 Z第 2の磁ィ匕固定層の間の 2つの遷移領域の間で磁壁が移動することにより前記各メモリ素子にデータを磁気記憶させ、前記各メモリ素子のデータラインと前記各メモリ素子の第 1の磁ィ匕固定層または第 2の磁ィ匕固定層のビットラインとの間で磁気記憶されたデータを読み出すことを特徴とする磁気記録装置。

[9] 前記所定のパルス幅の電流が 0. 3ns以上 1. 6ns以下の範囲のパルス幅の電流である請求項 8記載の磁気記録装置。

[10] 前記第 1の磁ィ匕固定層一前記第 2の磁ィ匕固定層間にきわめて短いパルス幅の電流を記憶すべきデータに応じた極性で印加するため、前記各メモリ素子の第 2の磁化固定層または第 1の磁ィ匕固定層に接続されるワードラインは記憶すべきデータ〖こ応じて正負の異なった電源線に選択的に接続される請求項 8記載の磁気記録装置。

[11] 磁化固定層 Z絶縁体層 Z磁化自由層を有する磁気抵抗効果素子をメモリ素子としてマトリックス状に配置するとともに、前記各メモリ素子の磁ィ匕自由層にビットラインを、前記各メモリ素子の磁ィ匕固定層にワードラインを接続し、前記各ワードラインにデータラインを、それぞれ、書き込みアドレスあるいは読み出しアドレスに応じて選択的に接続して、前記磁化固定層一前記磁化自由層間に所定のパルス幅の電流を記憶すべきデータに応じた極性で印加することにより、直流電流密度 10⁶AZcm²を超えない電流で前記磁ィ匕自由層の磁ィ匕を反転させて、前記磁化固定層 Z磁化自由層間の遷移領域の間で磁壁が移動することにより前記各メモリ素子にデータを磁気記憶させ、前記各メモリ素子のデータラインに接続されたワードラインと前記各メモリ素子の磁ィ匕自由層のビットラインとの間で磁気記憶されたデータを読み出すことを特徴とする磁気記録装置。

前記所定のパルス幅の電流が 0. 3ns以上 1. 6ns以下の範囲のパルス幅の電流である請求項 11記載の磁気記録装置。