WO2006077685A1 - 試験装置及び試験方法 - Google Patents

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WO2006077685A1
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Shinichi Kobayashi
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    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31919—Storing and outputting test patterns

Definitions

  • the present invention relates to a test apparatus and a test method.
  • the present invention relates to a test apparatus and a test method for compressing and storing a test program used for testing a device under test.
  • This application is related to the following US applications: For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
  • a test apparatus tests a device under test (DUT) to be tested based on a test program.
  • the test program should compare the instruction to be executed by the test equipment with the test pattern output to each terminal of the device under test or the output force pattern output for each terminal of the device under test. Including patterns and.
  • Figure 7 shows the compression format of the conventional test program.
  • the NOP instruction no operation instruction
  • the test patterns ⁇ 0, 1, 1 for each of ⁇ Terminal 1, Terminal 2, Terminal 3, Terminal 4 ⁇ , 0 ⁇ is output.
  • the NOP instruction is executed in the second instruction cycle, and each of test patterns ⁇ 1, 0, 1, 0 ⁇ is output for each of ⁇ terminal 1, terminal 2, terminal 3, terminal 4 ⁇ .
  • the IDXI instruction which is a repeated instruction, is executed in the third instruction cycle, and the test pattern ⁇ 1, 1, 1, 0 ⁇ is applied to ⁇ terminal 1, terminal 2, terminal 3, terminal 4 ⁇ for 100 cycles.
  • the size of the test program is reduced by using repeated instructions.
  • an object of the present invention is to provide a test apparatus and a test method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. In addition, the dependent claims define further advantageous specific examples of the present invention.
  • a test apparatus for testing a device under test, wherein the command execution unit sequentially executes commands included in the test program of the device under test for each command cycle.
  • a predetermined pattern string that identifies a predetermined pattern string among a plurality of test pattern strings that also have a plurality of test pattern forces to be sequentially output to the terminals of the device under test during the instruction cycle period.
  • a default pattern memory that is stored in association with identification information, and the test pattern string that is output in association with each instruction during the instruction cycle for executing the instruction, or is output in the instruction cycle period.
  • a test pattern memory for storing the predetermined pattern identification information for identifying the predetermined pattern sequence to be executed, and when executing one instruction, the test stored in the test pattern memory in association with the one instruction.
  • a test pattern memory reading unit for reading a pattern string or the predetermined pattern identification information, and when the test pattern memory reading unit reads the predetermined pattern identification information, the predetermined pattern identification information is associated with the predetermined pattern identification information.
  • a pattern string or the predetermined pattern string read by the default pattern reading unit is the device under test.
  • the device under test includes a plurality of the terminals, and the test apparatus corresponds to each of the plurality of terminals, the test pattern memory, the test pattern memory reading unit, the predetermined pattern reading unit, And a test pattern output unit.
  • the first test pattern memory corresponding to the first terminal of the device under test stores one test pattern string in association with the one command, and corresponds to the second terminal of the device under test
  • the first test pattern memory reading unit corresponding to the first terminal stores one predetermined pattern identification information in association with the one instruction
  • the first test pattern memory reading unit corresponding to the first terminal The second test pattern memory reading unit corresponding to the second terminal reads the one test pattern sequence stored in the first test pattern memory in association with the one instruction.
  • the second predetermined pattern identification information stored in the second test pattern memory in association with the second test pattern memory, and the second predetermined pattern reading unit corresponding to the second terminal includes the first predetermined pattern
  • the predetermined pattern sequence stored in the predetermined pattern memory in association with the identification information is read, and the first test pattern output unit corresponding to the first terminal executes the one instruction.
  • the one test pattern string is output to the first terminal during the command cycle period, and the second test pattern output unit corresponding to the second terminal is configured to output the first test pattern string during the one instruction cycle period.
  • the one predetermined pattern sequence may be output to the second terminal.
  • the test pattern memory is associated with each command, stores test pattern format information for identifying whether the test pattern string or the predetermined pattern identification information stores a deviation, and the test pattern string And the test pattern data including the deviation of the predetermined pattern identification information, and the test pattern memory reading unit stores the test pattern stored in the test pattern memory in association with the one command.
  • the format information and the test pattern data are read out, and the predetermined pattern reading unit reads the test pattern data when the test pattern format information is information indicating that the default pattern identification information is stored.
  • the default pattern sequence stored in the default pattern memory in association with the default pattern identification information included in the There.
  • the test pattern memory stores the test pattern sequence in association with each command in the case of a predetermined specific value, and identifies that the test pattern memory is not the specific value.
  • Test pattern format information used as pattern identification information is stored, and when the test pattern format information is the specific value, the test pattern sequence is stored, and the test pattern memory reading unit is configured to store the one command
  • the test pattern format information is read out
  • the test pattern sequence information is read out when the test pattern format information is the specific value
  • the predetermined pattern read unit is configured to read out the test pattern format information. If it is not a value !, read the default pattern sequence stored in the default pattern memory in association with the test pattern format information. Also not good.
  • a test apparatus for testing a device under test, wherein the instruction execution unit sequentially executes instructions included in the test program of the device under test for each instruction cycle.
  • a predetermined pattern sequence among the expected value pattern sequence that is a plurality of expected value pattern powers to be sequentially compared with a plurality of output patterns sequentially output from the terminal device of the device under test during the instruction cycle period.
  • a predetermined pattern memory for identifying and storing the predetermined pattern sequence in association with the predetermined pattern identification information, and corresponding to each instruction and compared with the plurality of output patterns during an instruction cycle period for executing the instruction.
  • the expected value pattern sequence or the default pattern sequence that identifies the default pattern sequence to be compared with the plurality of output patterns during the instruction cycle.
  • Over emissions identification An expected value pattern memory for storing information, and an expectation for reading the expected value pattern string or the predetermined pattern identification information stored in the expected value pattern memory in association with the one instruction when executing one instruction.
  • a test apparatus including an expected value comparison unit that compares an output pattern sequence.
  • a test method for testing a device under test by a test apparatus an instruction execution step for sequentially executing instructions included in the test program of the device under test for each instruction cycle;
  • a preset default pattern sequence is used as the default pattern identification information for identifying the default pattern sequence.
  • a predetermined pattern memory stage to be stored in association with each other, and the test pattern string to be output during an instruction cycle period for executing the instruction in association with each instruction, or the predetermined pattern string to be output during the instruction cycle period
  • the test pattern memory stage for storing the predetermined pattern identification information for identifying the
  • the test pattern memory read step for reading the test pattern string or the predetermined pattern identification information stored in the test pattern memory in association with one instruction, and the predetermined pattern identification information is read in the test pattern memory read step.
  • test pattern memory read step corresponds to the test pattern memory read step, or the test pattern output step for outputting the predetermined pattern sequence read in the predetermined pattern read step to the terminal of the device under test.
  • a test method is provided. [0013] According to a fourth aspect of the present invention, there is provided a test method for testing a device under test by a test apparatus, and executing an instruction sequentially executing instructions included in the test program of the device under test for each instruction cycle.
  • a predetermined pattern sequence that is set in advance among the expected value pattern sequence consisting of a plurality of expected value patterns to be sequentially compared with the stage and a plurality of output patterns sequentially output from the terminal of the device under test during the instruction cycle period.
  • a predetermined pattern memory stage that stores the predetermined pattern sequence in association with the predetermined pattern identification information, and is compared with the plurality of output patterns in an instruction cycle period for executing the instruction in association with each instruction.
  • the expected value pattern sequence to be or the predetermined pattern sequence to be compared with the plurality of output patterns during the instruction cycle An expected value pattern memory stage for storing the predetermined pattern identification information to be identified; and when executing one instruction, the expected value pattern stored in the expected value pattern memory stage in association with the one instruction.
  • the read expected value pattern sequence or the default pattern read in the default pattern reading step.
  • FIG. 1 shows a configuration of a test apparatus 10 according to an embodiment of the present invention.
  • FIG. 2 shows a sequential pattern generation unit 142 and a sequence according to an embodiment of the present invention. The configuration of the signal pattern generation unit 146 is shown.
  • FIG. 3 shows an example of pattern format information according to the embodiment of the present invention.
  • FIG. 4 shows an example of a test program according to the embodiment of the present invention.
  • FIG. 5 shows a compression format of the test program according to the embodiment of the present invention.
  • Fig. 5A shows the test program before compression
  • Fig. 5B shows the test program after compression.
  • FIG. 6 shows an example of pattern format information according to a modification of the embodiment of the present invention.
  • FIG. 1 shows a configuration of a test apparatus 10 according to the present embodiment.
  • the test apparatus 10 is a test apparatus that tests the DUT 100 including one or a plurality of terminals, and includes a main memory 102, a central pattern control unit 112, and a plurality of channel blocks 130.
  • the main memory 102 stores the test program of the DUT 100, and records the output pattern output by the DUT 100 as a result of executing the test program.
  • the main memory 102 includes an instruction memory 104, a plurality of test pattern memories 106, a plurality of expected value pattern memories 108, and a digital capture memory 110.
  • the instruction memory 104 stores each instruction included in the test program.
  • Each of the plurality of test pattern memories 106 is provided corresponding to each terminal of the DUT 100, and stores a test pattern string used for each terminal in association with each instruction and used during the instruction cycle period for executing the instruction.
  • the test pattern sequence includes a plurality of test patterns to be sequentially output to the terminals of the DUT 100 during the instruction cycle. For example, when the test apparatus 10 generates a 32-bit signal per instruction cycle and outputs it to the DUT 100, the test pattern memory 106 associates with each instruction and outputs a 32-bit signal during one instruction cycle. Stores 32 test pattern sequences corresponding to the test signal.
  • Each of the plurality of expected value pattern memories 108 is provided corresponding to each terminal of the DUT 100, and an expected value pattern string used during an instruction cycle period for executing the instruction is associated with each instruction.
  • the expected value pattern sequence includes a plurality of expected value patterns to be sequentially compared with a plurality of output patterns that are sequentially output from the terminal power of the DUT 100 during the instruction cycle.
  • the digital capture memory 110 records the output pattern output by the DUT 100 as a result of executing the test program.
  • the instruction memory 104, the plurality of test pattern memories 106, the plurality of expected value pattern memories 108, and / or the digital capture memory 110 are divided into separate memory modules constituting the main memory 102. May be provided as different storage areas within the same memory module.
  • the central pattern control unit 112 is connected to the main memory 102 and the plurality of channel blocks 130 and performs processing common to each terminal of the DUT 100.
  • the central pattern control unit 112 includes a pattern list memory 114, a vector generation control unit 116, a central capture control unit 120, and a pattern result memory 122.
  • the pattern list memory 114 stores the start Z end address of the routine in the instruction memory 104, the start address of the test pattern in the test pattern memory 106, and the expected value pattern for each of the main routine and each subroutine of the test program.
  • the start address of the expected value pattern in the memory 108 is stored.
  • the vector generation control unit 116 is an example of an instruction execution unit according to the present invention, and sequentially executes instructions included in the test program of the DUT 100 for each instruction cycle. More specifically, the vector generation control unit 116 sequentially reads out the instructions from the start address to the end address from the pattern list memory 114 for each routine, and executes them sequentially.
  • the central capture control unit 120 receives the pass / fail judgment results for each terminal of the DUT 100 from each channel block 130 and totals the pass / fail judgment results of the DUT 100 for each routine.
  • the pattern result memory 122 stores the pass / fail judgment result of the DUT 100 for each routine.
  • Each of the plurality of channel blocks 130 is provided corresponding to each terminal of the DUT 100. It is.
  • Each channel block 130 includes a channel pattern generation unit 140, a timing generation unit 160, a driver 170, and a comparator 180.
  • the channel pattern generation unit 140 generates a test pattern sequence or an expected value pattern sequence to be used for testing the terminal, and compares the output pattern sequence and the expected value pattern sequence of the DUT 100.
  • the channel pattern generation unit 140 includes a default pattern memory 118, a sequential pattern generation unit 142, a format control unit 144, a sequential pattern generation unit 146, a hunt compare unit 148, a fail capture control unit 150, a fail Caption memory 152 is included.
  • the default pattern memory 118 is a default pattern that identifies a preset default pattern sequence among the test pattern sequence and Z or an expected value pattern sequence (hereinafter collectively referred to as "pattern sequence"). Stored in association with pattern identification information.
  • pattern sequence an expected value pattern sequence
  • the test pattern memory 106 and / or the expected value pattern memory 108 for the same pattern string as the default pattern string, replaces the pattern string itself with the default pattern identification information of the default pattern string.
  • the sequential pattern generation unit 142 receives from the vector generation control unit 116 the start address of the test pattern sequence to be output corresponding to the routine to be executed. Then, the sequential pattern generation unit 142 reads the test pattern sequence from the test pattern memory 106 in order from the start address corresponding to each instruction cycle, and sequentially outputs it to the format control unit 144.
  • the format control unit 144 functions as a test pattern output unit according to the present invention together with the driver 170, and converts the test pattern sequence into a format for controlling the driver 170.
  • the sequential pattern generation unit 146 receives the start address of the expected value pattern sequence from the vector generation control unit 116 corresponding to the routine to be executed. Then, the sequential pattern generation unit 146 reads the expected value pattern from the expected value pattern memory 108 in order from the corresponding start address according to each instruction cycle, and sequentially selects the hunt 'compare unit 148 and the fail capture control. Output to part 150.
  • the hunt compare unit 148 is an example of the expected value comparison unit according to the present invention, and receives the output pattern sequence output from the DUT 100 via the comparator 180 and compares it with the expected value pattern sequence.
  • the 'Compare part 14 8 has a hunt function that starts comparison with the expected value pattern string on condition that a specific header pattern is output from DUT100 for the output pattern string output from DUT100 with indefinite timing. ,.
  • the fail capture control unit 150 receives the match Z mismatch information between the output pattern sequence and the expected value pattern sequence of the DUT 100 from the non-competitor unit 148, and generates a DUT 100 pass / fail judgment result for the corresponding terminal. To do.
  • the failcapture memory 152 stores file information including the result of the hunt processing by the hunt compare unit 148 and the value of the output pattern that does not match the expected value.
  • the timing generation unit 160 generates a timing at which the driver 170 outputs each test pattern in the test pattern sequence, and a timing at which the comparator 180 takes in the output pattern of the DUT 100.
  • the driver 170 functions as a test pattern output unit according to the present invention together with the format control unit 144, and is output by the format control unit 144 in the channel pattern generation unit 140 at the timing specified by the timing generation unit 160. Output each test pattern to DUT100.
  • the comparator 180 acquires the output pattern output from the terminal of the DUT 100 at the timing specified by the timing generation unit 160 and supplies the output pattern to the hunt compare unit 148 and the digital capture memory 110 in the channel block 130.
  • FIG. 2 shows a configuration of the sequential pattern generation unit 142 and the sequential pattern generation unit 146 according to the present embodiment.
  • Sequential pattern generation unit 142 includes a pattern memory reading unit 200, a default pattern reading unit 210, and a pattern selection unit 220.
  • the non-turn memory reading unit 200 is an example of a test pattern memory reading unit according to the present invention, and when the test apparatus 10 executes a command of ⁇ , it is stored in the test pattern memory 106 in association with the one command. Read the test pattern string or default pattern identification information.
  • the pattern memory reading unit 200 reads the default pattern identification information
  • the default pattern reading unit 210 reads a default pattern sequence stored in the default pattern memory 118 in association with the default pattern identification information.
  • the default pattern reading unit 210 converts the default pattern identification information into a corresponding default pattern string.
  • the pattern selection unit 220 is a test pattern sequence read from the test pattern memory 106 by the pattern memory reading unit 200 corresponding to the one instruction or a predetermined pattern during the instruction cycle period for executing the one instruction.
  • the pattern reading unit 210 selects the default pattern sequence read from the default pattern memory 118 and outputs it to the format control unit 144. More specifically, the no-turn selection unit 220 determines whether the test pattern string or the predetermined pattern identification information is read from the test pattern memory 106 in association with the one instruction, and the test pattern string is read. If it is output, the test pattern sequence output from the pattern memory reading unit 200 is output to the format control unit 144.
  • the default pattern string output from the default pattern reading unit 210 is output to the format control unit 144.
  • the format control unit 144 and the driver 170 which are examples of the test pattern output unit according to the present invention, are connected to the driver 170 with the test pattern sequence or the default pattern sequence selected by the pattern selection unit 220. Output to the DUT100 terminal.
  • the pattern memory reading unit 200 in the sequential pattern generation unit 146 is an example of an expected value pattern memory reading unit according to the present invention.
  • the test apparatus 10 executes a command, it is associated with the one command. Then, the expected value pattern string or the predetermined pattern identification information stored in the expected value pattern memory 108 is read out. Similar to the default pattern reading unit 210 in the sequential pattern generation unit 142, the default pattern reading unit 210, when the pattern memory reading unit 200 reads the default pattern identification information, corresponds to the default pattern identification information corresponding to the default pattern identification information. Convert to pattern sequence.
  • the pattern selection unit 220 performs the pattern memory reading unit 200 corresponding to the one instruction during the instruction cycle period for executing the one instruction.
  • the expected value pattern string read from the expected value pattern memory 108 or the default pattern string read by the default pattern reading unit 210 from the default pattern memory 118 is selected and output to the format control unit 144.
  • the hunt 'compare unit 148 which is an example of the expected value comparison unit according to the present invention, includes the pattern selection unit 2
  • the expected value pattern sequence or default pattern sequence selected by 20 is compared with an output pattern sequence that also has a plurality of output pattern forces output from the DUT 100 terminal.
  • the channel pattern generation unit 140 replaces the configuration in which the sequential pattern generation unit 142 and the sequential pattern generation unit 146 described above are provided separately, and includes the sequential pattern generation unit 142 and the sequential pattern generation unit 146.
  • a configuration including a common sequential pattern generation unit having functions may be adopted.
  • FIG. 3 shows an example of pattern format information according to the present embodiment.
  • the purpose of the test pattern memory 106 and / or the expected value pattern memory 108 is to make it possible to discriminate whether or not a deviation is stored in the pattern string or the predetermined pattern identification information.
  • Test pattern format information and Z or expected value pattern format information (hereinafter collectively referred to as “pattern format information”) are stored in association with each command.
  • pattern format information Z or expected value pattern format information
  • the 0th bit of the pattern format information according to the present embodiment is used as vector length information for designating the vector length of the pattern string used during one instruction cycle.
  • the test apparatus 10 includes a plurality of operation modes having different vector lengths of pattern strings used during one instruction cycle.
  • the test apparatus 10 has a smaller number of, for example, one pattern compared to the first operation mode (high speed mode) in which a test is performed using a test pattern string or an expected value pattern string having 32 pattern forces, for example, and the high speed mode.
  • a second operation mode (low speed mode) in which a test is performed using a test pattern sequence or an expected value pattern sequence.
  • the vector length information specifies whether the pattern sequence corresponding to the pattern format information is handled as the pattern sequence in the first operation mode or the second operation mode.
  • the pattern format information stores a pattern string in the case of a predetermined specific value (the 1st and 3rd bits are ⁇ 000 ⁇ ). Identify that.
  • the test pattern memory 106 and / or the expected value pattern memory 108 store the pattern sequence of the first operation mode, that is, the pattern sequence having 32 pattern powers, together with the pattern format information, in association with the command.
  • the test pattern memory 106 and / or the expected value pattern memory 108 store the pattern format information in association with the command, and no turn string is added.
  • the test apparatus 10 performs the following operation. First, when executing one instruction, the pattern memory reading unit 200 reads pattern format information from the test pattern memory 106 or the expected value pattern memory 108, and the pattern format information is a specific value (the 0th to 3rd bits are “ If it is 0000 "), the pattern string is further read. Next, when the pattern format information is not a specific value, the default pattern reading unit 210 reads a default pattern sequence stored in the default pattern memory 118 in association with the pattern format information. Then, the pattern selection unit 220 selects the pattern sequence output by the pattern memory reading unit 200 when the pattern format information is a specific value, and the default pattern reading unit 210 outputs when the pattern format information is not a specific value. Select the default pattern column.
  • the pattern format information is obtained when a specific value is set in advance (the 1st and 3rd bits are "000” and "111").
  • the test pattern memory 106 and / or the expected value pattern memory 108 are executed during 16 consecutive instruction cycle periods.
  • the pattern format information and the pattern string of the second operation mode that is, the pattern string with 1 pattern power per instruction are stored.
  • the 1st to 3rd bits are "1 11"
  • the test pattern memory 106 and / or the expected value pattern memory 108 are associated with instructions corresponding to the number of patterns executed during the instruction cycle corresponding to the number of patterns specified by the 4th to 7th bits. Number of patterns along with pattern format information
  • the test pattern memory 106 and the Z or expected value pattern memory 108 correspond to one pattern format information by changing the 4th to 7th bits. Variable length patterns can be stored.
  • the test apparatus 10 performs the following operation. First, when executing one instruction, the pattern memory reading unit 200 reads pattern format information from the test pattern memory 106 or the expected value pattern memory 108, and the pattern format information is a specific value (the 0th to 3rd bits are “ If it is 1000 "or" 1111 "), the pattern string is further read.
  • the default pattern reading unit 210 reads a default pattern sequence stored in the default pattern memory 118 in association with the pattern format information. Then, the pattern selection unit 220 selects the pattern sequence output from the pattern memory reading unit 200 when the pattern format information is a specific value, and the default pattern output from the default pattern reading unit 210 when the pattern format information is not a specific value. Select the pattern column. In the second operation mode, each pattern of the selected pattern sequence is sequentially used from the one instruction to a plurality of instruction cycle periods.
  • FIG. 4 shows an example of a test program according to the present embodiment.
  • the test program illustrated in Fig. 4 is a test that is output to the DUT 100 during the instruction cycle during which a plurality of instructions to be executed sequentially and each instruction and each terminal (CH1 to CH4) are executed.
  • Pattern string The instruction memory 104 stores each instruction shown in FIG.
  • each of the plurality of test pattern memories 106 associates with each instruction and outputs a test pattern string output during the instruction cycle period for executing the instruction or a predetermined pattern string output during the instruction cycle period. Stores pattern format information used as default pattern identification information to be identified.
  • the test pattern memory 106 of the terminal CH1 stores the test pattern string ⁇ 011 ... 110 ⁇
  • the test pattern memory 106 of the terminal CH2 Stores the pattern sequence ⁇ 000 ... 110 ⁇
  • the test pattern memory 106 of terminal CH3 stores the test pattern sequence ⁇ 011 ... 000 ⁇
  • the test pattern memory 106 of terminal CH4 stores the test pattern sequence ⁇ 001 .. 110 ⁇ is stored, more specifically, the test pattern memory 106 adds these test pattern sequences to the notation format information of the specific value (the 0th to 3rd bits are "0000") and the pattern format information. Stored as a pair with the pattern string.
  • the test pattern memory 106 of the terminal CH1 and the terminal CH2 stores the pattern format information CODEH1 (the 0-3rd) other than the specific value. If the bit is “0001”), the test pattern memory 106 of the terminal CH3 has pattern format information CODEH2 (0th to 3rd bits “0010”) other than the specific value, and the test pattern memory 106 of the terminal CH4 has a non-specific value. Stores pattern format information CODEH3 (0th to 3rd bits are "0011").
  • the plurality of test pattern memories 106 can store different default pattern identification information for each terminal in association with the same command.
  • the test pattern memory 106 of the terminal CH1 has pattern format information CODEH1 other than the specific value, and the terminals CH2 to 4 have pattern format information of the specific value and Stores test pattern string.
  • test pattern sequence having a large amount of data is stored corresponding to the same instruction, or is replaced with predetermined pattern identification information. Can be determined independently for each terminal, and the data volume of the test program can be reduced more efficiently.
  • the first test pattern memory 106 corresponding to the first terminal of the DUT 100 stores one test pattern string in association with one instruction
  • the second test pattern memory corresponding to the second terminal of the DUT 100 may store pattern format information including one predetermined pattern identification information in association with the one instruction.
  • the first pattern memory reading unit 200 corresponding to the first terminal of the DUT 100 associates the pattern format information of the specific value stored in the first test pattern memory 106 in association with the one instruction and one Read the test pattern string.
  • the second pattern memory reading unit 200 corresponding to the second terminal stores the one pattern format information that is not a specific value stored in the second test pattern memory 106 in association with the one instruction. read out.
  • the second default pattern reading unit 210 corresponding to the second terminal stores one default pattern string stored in the default pattern memory 118 in association with one not-turn format information that is not a specific value. read out. Then, the first channel pattern generation unit 140 and the driver 170 corresponding to the first terminal receive the one read from the first test pattern memory 106 during one instruction cycle period for executing the one instruction. The test pattern string is output to the first terminal. On the other hand, the second format control unit 144 and the driver 170 corresponding to the second terminal are read by the second predetermined pattern reading unit 210 during the one instruction cycle period. A single default pattern string is output to the second terminal.
  • pattern format information for designating a test pattern string or predetermined pattern identification information for each test pattern memory 106 is provided for each terminal. It can be stored independently, increasing the possibility of compressing the test program.
  • test pattern sequence is stored in the test pattern memory 106 as an example. However, the same applies to the case where the expected value pattern sequence is stored in the expected value pattern memory 108. Omitted.
  • FIG. 5 shows a compression format of the test program according to the present embodiment.
  • Figure 5A shows the test program before compression.
  • This test program is a test pattern sequence in which the test apparatus 10 is operated in the first operation mode (high speed mode) in the first and second lines and the 28th to 30th lines, and the pattern force is 32 patterns per instruction cycle. Is output. In lines 3–27, test equipment 10 is operated in the second operation mode (low speed mode) and one pattern is output per instruction cycle.
  • FIG. 5B shows a test program after compression.
  • the test pattern sequence ⁇ VA1 ... VA32 ⁇ before compression is stored in the default pattern memory 118 as a default pattern sequence corresponding to the default pattern identification information HI.
  • the test pattern string ⁇ V A1... VA32 ⁇ before compression is stored in the test pattern memory 106 after being replaced with the pattern format information CODEH 1 designating the default pattern identification information HI.
  • the test pattern strings ⁇ VB1 ... VB32 ⁇ , ⁇ VD1 ... VD32 ⁇ , and ⁇ VE1 ... VE32 ⁇ before compression are the default pattern identification information “H2 ⁇ H4” and ⁇ H5 ”. Is stored in the test pattern memory 106 after being replaced by CODEH2, CODEH4, and CODEH5.
  • test pattern sequence ⁇ SA1 ... SA16 ⁇ sequentially output corresponding to the 16 consecutive instructions in the second operation mode is the default in the second operation mode corresponding to the default pattern identification information "L1". It is stored in the default pattern memory 118 as a pattern string.
  • test pattern sequence ⁇ VX1 ... VX32 ⁇ before compression is the test pattern memory as a set of the pattern format information CODEH0 of the specific value (1st to 4th bits is "0000") and the test pattern sequence.
  • the test pattern sequence ⁇ SA17 ... SA25 ⁇ before compression has a specific value ( Test pattern memory as a set of pattern format information CODEL7 in which the 1st to 4th bits are "1111” and the 5th to 8th bits are "9”) and the test pattern string ⁇ SA17 ... SA25 ⁇ with 9 patterns Stored in 106.
  • the test apparatus 10 stores many test pattern sequences that appear frequently in the default pattern memory 118 as the default pattern sequence, so that many test programs included in the test program can be stored.
  • the test pattern string can be replaced with pattern format information that specifies the predetermined pattern string, and the size of the test program can be reduced efficiently.
  • test pattern sequence is stored in the test pattern memory 106 as an example. However, the same applies to the case where the expected value pattern sequence is stored in the expected value pattern memory 108. Omitted.
  • FIG. 6 shows an example of pattern format information according to a modification of the present embodiment.
  • the test pattern memory 106 and Z or the expected value pattern memory 108 are associated with each command, pattern format information 600 for identifying whether the deviation of the predetermined pattern identification information or pattern sequence is stored,
  • the pattern identification information 610 and the test pattern data including any of the pattern strings 620 are stored.
  • the pattern format information 600 is 1 bit. When it is “0”, it is identified that the pattern identification information 610 is stored in association with the command.
  • the test pattern memory 106 and Z or the expected value pattern memory 108 store a set of the pattern format information 600a and test pattern data including the turn identification information 610 in association with the command.
  • the test pattern memory 106 and the Z or expected value pattern memory 108 store a set of the pattern format information 600b and the test pattern data including the pattern sequence 620 in association with the command.
  • the test apparatus 10 using pattern format information according to the present modification employs the same functions and configurations as the test apparatus 10 shown in Figs. 1 to 5 except for the following points.
  • the pattern memory reading unit 200 When executing one instruction, stores test pattern format information and test pattern data stored in the test pattern memory 106 in association with the one instruction. Data. Then, when the test pattern format information is information indicating that the default pattern identification information is stored, the default pattern reading unit 210 associates the default pattern identification information with the default pattern identification information included in the test pattern data. The default pattern string stored in the default pattern memory 118 is read. Thereafter, the test apparatus 10 outputs a test pattern sequence or a predetermined pattern sequence to the DUT 100 in the same manner as the test apparatus 10 shown in FIGS.
  • the pattern format information according to this modification does not include information specifying one of the first operation mode and the second operation mode, but whether the pattern format information 600 includes the information by increasing the number of bits. Include the information in the pattern identification information 610 or the pattern string 620.
  • test pattern string is stored in the test pattern memory 106
  • expected value pattern string is stored in the expected value pattern memory 108, and the description thereof will be omitted.
  • a pattern sequence stored in a plurality of test pattern memories 106 and Z or a plurality of expected value pattern memories 108 for the same instruction is stored in the DUT 100.
  • Each terminal can be compressed independently, increasing the compression efficiency of the test program.
  • the average amount of data read from the test pattern memory 106 and / or the expected value pattern memory 108 per instruction can be reduced, and the required throughput of the main memory 102 can be compared. It can be kept low.

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Abstract

　試験プログラムに含まれる命令を順次実行する命令実行部と、既定パターン列を、既定パターン識別情報に対応付けて格納する既定パターンメモリと、各命令に対応付けて、命令サイクル期間中に出力する試験パターン列、又は、当該命令サイクル期間中に出力する既定パターン列を識別する既定パターン識別情報を格納する試験パターンメモリと、一の命令に対応付けて試験パターンメモリに格納された試験パターン列又は既定パターン識別情報を読み出す試験パターンメモリ読出部と、既定パターン識別情報を読み出した場合に、当該既定パターン識別情報に対応付けられた既定パターン列を読み出す既定パターン読出部と、命令サイクル期間中に、試験パターンメモリ読出部が読み出した試験パターン列、又は、既定パターン読出部が読み出した既定パターン列を被試験デバイスの端子に対して出力する試験パターン出力部とを備える試験装置を提供する。

Description

明 細 書
試験装置及び試験方法
技術分野
[0001] 本発明は、試験装置及び試験方法に関する。特に本発明は、被試験デバイスの試 験に用いる試験プログラムを圧縮して記憶する試験装置及び試験方法に関する。本 出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定 国については、下記の出願に記載された内容を参照により本出願に組み込み、本出 願の一部とする。
1.米国特許出願 11Z039, 394 出願日 2005年 01月 19日
背景技術
[0002] 試験装置は、試験対象となる被試験デバイス (DUT: Device Under Test)の試験を 、試験プログラムに基づいて行う。試験プログラムは、各命令サイクル毎に、試験装置 が実行すべき命令と、被試験デバイスの各端子に対して出力する試験パターン又は 被試験デバイスの各端子力 出力された出力パターンと比較する期待値パターンと を含む。
従来、試験プログラムのデータ量を低減するため、繰返し命令を用いて試験プログ ラムを圧縮する試験装置が用いられている。図 7は、従来の試験プログラムの圧縮形 式を示す。図 7の試験プログラムにおいては、第 1命令サイクルにおいて NOP命令（ ノーオペレーション命令）が実行され、 {端子 1,端子 2,端子 3,端子 4}のそれぞれに 対して試験パターン {0, 1, 1, 0}のそれぞれが出力される。同様に、第 2命令サイク ルにおいては NOP命令が実行され、 {端子 1,端子 2,端子 3,端子 4}のそれぞれに 対して試験パターン { 1, 0, 1, 0}のそれぞれが出力される。そして、第 3命令サイク ルにおいて繰返し命令である IDXI命令が実行され、 100サイクルの間 {端子 1,端子 2,端子 3,端子 4}に対して試験パターン { 1, 1, 1, 0}が出力され続ける。このように 、従来の試験装置においては、全端子について複数命令サイクルの間同じパターン を用い続ける場合に、繰返し命令を用いて試験プログラムのサイズを小さくして 、る。
[0003] なお、現時点で先行技術文献の存在を認識して!/、な 、ので、先行技術文献に関 する記載を省略する。
発明の開示
発明が解決しょうとする課題
[0004] これに対し、近年の電子デバイスの高速ィ匕に伴って、電子デバイス力 入出力され る信号の伝送速度が飛躍的に高くなつてきている。このような電子デバイスを試験す るためには、より高速に試験パターン又は期待値パターンを発生する試験装置が要 求される。
ここで、試験プログラムを実行する命令サイクルの短縮によっては、試験装置の性 能を飛躍的に向上させるのが難しい。そこで、 1命令サイクルの間に複数の試験バタ ーン又は期待値パターンを供給することにより、比較的低速に命令を実行しつつ高 速にパターンを生成する試験装置を実現するのが現実的である。このような試験装 置において繰返し命令を用いた圧縮方式を用いると、全端子について、複数命令サ イタルの間完全に同一のパターン列を用い続ける場合にのみ圧縮可能であり、一部 でも異なるパターン列となる場合には圧縮することができない。このため、繰返し命令 を用いた圧縮方式を用いるのみでは、圧縮効率が低下し試験プログラムを格納する メモリ領域が不足してしまう可能性がある。
[0005] そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提 供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組 み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する 課題を解決するための手段
[0006] 本発明の第 1の形態によると、被試験デバイスを試験する試験装置であって、命令 サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行す る命令実行部と、命令サイクル期間中に被試験デバイスの端子に対して順次出力す るべき複数の試験パターン力もなる試験パターン列のうち予め設定された既定バタ ーン列を、当該既定パターン列を識別する既定パターン識別情報に対応付けて格 納する既定パターンメモリと、各命令に対応付けて、当該命令を実行する命令サイク ル期間中に出力する前記試験パターン列、又は、当該命令サイクル期間中に出力 する前記既定パターン列を識別する前記既定パターン識別情報を格納する試験パ ターンメモリと、一の命令を実行する場合において、前記一の命令に対応付けて前 記試験パターンメモリに格納された前記試験パターン列又は前記既定パターン識別 情報を読み出す試験パターンメモリ読出部と、前記試験パターンメモリ読出部が前記 既定パターン識別情報を読み出した場合に、当該既定パターン識別情報に対応付 けて前記既定パターンメモリに格納された前記既定パターン列を読み出す既定バタ 一ン読出部と、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対 応して前記試験パターンメモリ読出部が読み出した前記試験パターン列、又は、前 記既定パターン読出部が読み出した前記既定パターン列を前記被試験デバイスの 端子に対して出力する試験パターン出力部とを備える試験装置を提供する。
[0007] 前記被試験デバイスは複数の前記端子を備え、当該試験装置は、複数の前記端 子のそれぞれに対応して、前記試験パターンメモリ、前記試験パターンメモリ読出部 、前記既定パターン読出部、及び前記試験パターン出力部を備えてもよい。
[0008] 前記被試験デバイスの第 1端子に対応する第 1の前記試験パターンメモリが前記一 の命令に対応付けて一の前記試験パターン列を格納し、前記被試験デバイスの第 2 端子に対応する第 2の前記試験パターンメモリが前記一の命令に対応付けて一の前 記既定パターン識別情報を格納している場合において、前記第 1端子に対応する第 1の前記試験パターンメモリ読出部は、前記一の命令に対応付けて前記第 1の試験 パターンメモリに格納された前記一の試験パターン列を読み出し、前記第 2端子に対 応する第 2の前記試験パターンメモリ読出部は、前記一の命令に対応付けて前記第 2の試験パターンメモリに格納された前記一の既定パターン識別情報を読み出し、前 記第 2端子に対応する第 2の前記既定パターン読出部は、前記一の既定パターン識 別情報に対応付けて前記既定パターンメモリに格納された一の前記既定パターン列 を読み出し、前記第 1端子に対応する第 1の前記試験パターン出力部は、前記一の 命令を実行する一の前記命令サイクル期間中に、前記一の試験パターン列を前記 第 1端子に対して出力し、前記第 2端子に対応する第 2の前記試験パターン出力部 は、前記一の命令サイクル期間中に、前記一の既定パターン列を前記第 2端子に対 して出力してもよい。 [0009] 前記試験パターンメモリは、各命令に対応付けて、前記試験パターン列又は前記 既定パターン識別情報の 、ずれを格納して 、るかを識別する試験パターン形式情 報と、前記試験パターン列及び前記既定パターン識別情報の!/、ずれかを含む試験 パターンデータとを格納し、前記試験パターンメモリ読出部は、前記一の命令に対応 付けて前記試験パターンメモリに格納された、前記試験パターン形式情報及び前記 試験パターンデータを読み出し、前記既定パターン読出部は、前記試験パターン形 式情報が、前記既定パターン識別情報を格納して ヽることを示す情報であった場合 に、前記試験パターンデータに含まれる前記既定パターン識別情報に対応付けて前 記既定パターンメモリに格納された前記既定パターン列を読み出してもよい。
[0010] 前記試験パターンメモリは、各命令に対応付けて、予め定められた特定値の場合 に前記試験パターン列を格納して 、ることを識別し、前記特定値でな 、場合に前記 既定パターン識別情報として用いられる試験パターン形式情報を格納すると共に、 前記試験パターン形式情報が前記特定値である場合には前記試験パターン列を格 納し、前記試験パターンメモリ読出部は、前記一の命令を実行する場合において、 前記試験パターン形式情報を読み出し、前記試験パターン形式情報が前記特定値 である場合に前記試験パターン列を読み出し、前記既定パターン読出部は、前記試 験パターン形式情報が前記特定値でな!、場合に、当該試験パターン形式情報に対 応付けて前記既定パターンメモリに格納された前記既定パターン列を読み出してもよ い。
[0011] 本発明の第 2の形態によると、被試験デバイスを試験する試験装置であって、命令 サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行す る命令実行部と、命令サイクル期間中に被試験デバイスの端子カゝら順次出力される 複数の出力パターンと順次比較されるべき複数の期待値パターン力 なる期待値パ ターン列のうち予め設定された既定パターン列を、当該既定パターン列を識別する 既定パターン識別情報に対応付けて格納する既定パターンメモリと、各命令に対応 付けて、当該命令を実行する命令サイクル期間中に前記複数の出力パターンと比較 されるべき前記期待値パターン列、又は、当該命令サイクル期間中に前記複数の出 力パターンと比較されるべき前記既定パターン列を識別する前記既定パターン識別 情報を格納する期待値パターンメモリと、一の命令を実行する場合において、前記一 の命令に対応付けて前記期待値パターンメモリに格納された前記期待値パターン列 又は前記既定パターン識別情報を読み出す期待値パターンメモリ読出部と、前記期 待値パターン読出部が前記既定パターン識別情報を読み出した場合に、当該既定 パターン識別情報に対応付けて前記既定パターンメモリに格納された前記既定バタ 一ン列を読み出す既定パターン読出部と、前記一の命令を実行する命令サイクル期 間中に、前記一の命令に対応して前記期待値パターンメモリ読出部が読み出した前 記期待値パターン列、又は、前記既定パターン読出部が読み出した前記既定パター ン列と、前記被試験デバイスの端子力 出力される複数の前記出力パターン力 な る出力パターン列とを比較する期待値比較部とを備える試験装置を提供する。 本発明の第 3の形態によると、被試験デバイスを試験装置により試験する試験方法 であって、命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令 を順次実行する命令実行段階と、命令サイクル期間中に被試験デバイスの端子に対 して順次出力するべき複数の試験パターン力 なる試験パターン列のうち予め設定 された既定パターン列を、当該既定パターン列を識別する既定パターン識別情報に 対応付けて格納する既定パターンメモリ段階と、各命令に対応付けて、当該命令を 実行する命令サイクル期間中に出力する前記試験パターン列、又は、当該命令サイ クル期間中に出力する前記既定パターン列を識別する前記既定パターン識別情報 を格納する試験パターンメモリ段階と、一の命令を実行する場合において、前記一の 命令に対応付けて前記試験パターンメモリに格納された前記試験パターン列又は前 記既定パターン識別情報を読み出す試験パターンメモリ読出段階と、前記試験バタ ーンメモリ読出段階において前記既定パターン識別情報を読み出した場合に、当該 既定パターン識別情報に対応付けて前記既定パターンメモリ段階において格納され た前記既定パターン列を読み出す既定パターン読出段階と、前記一の命令を実行 する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出 段階において読み出した前記試験パターン列、又は、前記既定パターン読出段階 において読み出した前記既定パターン列を前記被試験デバイスの端子に対して出 力する試験パターン出力段階とを備える試験方法を提供する。 [0013] 本発明の第 4の形態によると、被試験デバイスを試験装置により試験する試験方法 であって、命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令 を順次実行する命令実行段階と、命令サイクル期間中に被試験デバイスの端子から 順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンか らなる期待値パターン列のうち予め設定された既定パターン列を、当該既定パターン 列を識別する既定パターン識別情報に対応付けて格納する既定パターンメモリ段階 と、各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記複数の出 力パターンと比較されるべき前記期待値パターン列、又は、当該命令サイクル期間 中に前記複数の出力パターンと比較されるべき前記既定パターン列を識別する前記 既定パターン識別情報を格納する期待値パターンメモリ段階と、一の命令を実行す る場合において、前記一の命令に対応付けて前記期待値パターンメモリ段階におい て格納された前記期待値パターン列又は前記既定パターン識別情報を読み出す期 待値パターンメモリ読出段階と、前記期待値パターン読出段階にぉ 、て前記既定パ ターン識別情報を読み出した場合に、当該既定パターン識別情報に対応付けて前 記既定パターンメモリに格納された前記既定パターン列を読み出す既定パターン読 出段階と、前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応し て前記期待値パターンメモリ読出段階において読み出した前記期待値パターン列、 又は、前記既定パターン読出段階において読み出した前記既定パターン列と、前記 被試験デバイスの端子力 出力される複数の前記出力パターン力もなる出力パター ン列とを比較する期待値比較段階とを備える試験方法を提供する。
[0014] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0015] 本発明によれば、試験プログラムを効率よく圧縮して記憶する試験装置を提供する ことができる。
図面の簡単な説明
[0016] [図 1]本発明の実施形態に係る試験装置 10の構成を示す。
[図 2]本発明の実施形態に係るシーケンシャルパターン生成部 142及びシーケンシ ャルパターン生成部 146の構成を示す。
[図 3]本発明の実施形態に係るパターン形式情報の一例を示す。
[図 4]本発明の実施形態に係る試験プログラムの一例を示す。
[図 5]本発明の実施形態に係る試験プログラムの圧縮形式を示す。図 5Aは圧縮前の 試験プログラム、図 5Bは圧縮後の試験プログラムである。
[図 6]本発明の実施形態の変形例に係るパターン形式情報の一例を示す。
[図 7]従来の試験プログラムの圧縮形式を示す。
符号の説明
10 試験装置
100 DUT
102 メインメモリ
104 命令メモリ
106 試験パターンメモリ
108 期待値パターンメモリ
110 デジタルキヤプチヤメモリ
112 セントラルパターン制御部
114 パターンリストメモリ
116 ベクタ生成制御部
118 既定パターンメモリ
120 セントラルキヤプチャ制御部
122 パターンリザルトメモリ
130 チャネルブロック
140 チャネルパターン生成部
142 シーケンシャルパターン生成部
144 フォーマット制御部
146 シーケンシャルパターン生成部
148 ハント.コンペァ部
150 フェイルキヤプチャ制御部 152 フェイルキヤプチヤメモリ
160 タイミング生成部
170 ドライバ
180 コンノ レータ
200 パターンメモリ読出部
210 既定パターン読出部
220 パターン選択部
600a〜b パターン形式情報
610 パターン識別情報
620 パターン列
発明を実施するための最良の形態
[0018] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0019] 図 1は、本実施形態に係る試験装置 10の構成を示す。試験装置 10は、 1又は複数 の端子を備える DUT100を試験する試験装置であり、メインメモリ 102と、セントラル パターン制御部 112と、複数のチャネルブロック 130とを備える。
[0020] メインメモリ 102は、 DUT100の試験プログラムを格納し、試験プログラムを実行し た結果 DUT100が出力する出力パターンを記録する。メインメモリ 102は、命令メモ リ 104と、複数の試験パターンメモリ 106と、複数の期待値パターンメモリ 108と、デジ タルキヤプチヤメモリ 110とを有する。
[0021] 命令メモリ 104は、試験プログラムに含まれる各命令を格納する。複数の試験パタ ーンメモリ 106のそれぞれは、 DUT100の各端子に対応して設けられ、各命令に対 応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を各端 子毎に格納する。ここで試験パターン列は、命令サイクル期間中に DUT100の端子 に対して順次出力するべき複数の試験パターンを含む。例えば、試験装置 10が 1命 令サイクル当たり 32ビットの信号を発生し DUT100に対して出力する場合、試験パ ターンメモリ 106は、各命令に対応付けて、 1命令サイクル期間中に出力する 32ビッ トの信号に対応する 32個の試験パターン力 なる試験パターン列を格納する。
[0022] 複数の期待値パターンメモリ 108のそれぞれは、 DUT100の各端子に対応して設 けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期 待値パターン列を各端子毎に格納する。ここで、期待値パターン列は、命令サイクル 期間中に DUT100の端子力 順次出力される複数の出力パターンと順次比較され るべき複数の期待値パターンを含む。デジタルキヤプチヤメモリ 110は、試験プロダラ ムを実行した結果 DUT100が出力する出力パターンを記録する。
[0023] 以上において、命令メモリ 104、複数の試験パターンメモリ 106、複数の期待値パタ ーンメモリ 108、及び/又はデジタルキヤプチヤメモリ 110は、メインメモリ 102を構成 する別個のメモリモジュールに分割して設けられてもよぐ同一のメモリモジュール内 の異なる記憶領域として設けられてもよ 、。
[0024] セントラルパターン制御部 112は、メインメモリ 102及び複数のチャネルブロック 13 0に接続され、 DUT100の各端子に共通の処理を行う。セントラルパターン制御部 1 12は、パターンリストメモリ 114と、ベクタ生成制御部 116と、セントラルキヤプチャ制 御部 120と、パターンリザルトメモリ 122とを有する。
[0025] パターンリストメモリ 114は、試験プログラムのメインルーチンや各サブルーチンのそ れぞれについて、命令メモリ 104における当該ルーチンの開始 Z終了アドレス、試験 パターンメモリ 106における試験パターンの開始アドレス、期待値パターンメモリ 108 における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部 116は本 発明に係る命令実行部の一例であり、命令サイクル毎に、 DUT100の試験プロダラ ムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部 116は、各ル 一チン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ 114か ら順次読み出して、順次実行する。
[0026] セントラルキヤプチャ制御部 120は、 DUT100の各端子毎の良否判定結果を各チ ャネルブロック 130から受けて、各ルーチン毎の DUT100の良否判定結果を集計す る。パターンリザルトメモリ 122は、各ルーチン毎の DUT100の良否判定結果を格納 する。
[0027] 複数のチャネルブロック 130のそれぞれは、 DUT100の各端子に対応して設けら れる。各チャネルブロック 130は、チャネルパターン生成部 140と、タイミング生成部 1 60と、ドライバ 170と、コンパレータ 180とを有する。
[0028] チャネルパターン生成部 140は、当該端子の試験に用いる試験パターン列又は期 待値パターン列を生成し、 DUT100の出力パターン列及び期待値パターン列の比 較を行う。チャネルパターン生成部 140は、既定パターンメモリ 118と、シーケンシャ ルパターン生成部 142と、フォーマット制御部 144と、シーケンシャルパターン生成部 146と、ハント'コンペァ部 148と、フェイルキヤプチャ制御部 150と、フェイルキヤプチ ヤメモリ 152とを含む。
[0029] 既定パターンメモリ 118は、試験パターン列及び Z又は期待値パターン列（以下「 パターン列」と総称する。）のうち予め設定された既定パターン列を、当該既定パター ン列を識別する既定パターン識別情報に対応付けて格納する。ここで、試験パター ンメモリ 106及び/又は期待値パターンメモリ 108は、既定パターン列と同一のパタ ーン列については、当該パターン列自体に代えて、当該既定パターン列の既定パタ ーン識別情報を格納する。
[0030] シーケンシャルパターン生成部 142は、実行するルーチンに対応して出力すべき 試験パターン列の開始アドレスを、ベクタ生成制御部 116から受信する。そして、シ ーケンシャルパターン生成部 142は、各命令サイクルに対応して当該開始アドレスか ら順に試験パターンメモリ 106から試験パターン列を読み出して、順次フォーマット制 御部 144へ出力する。フォーマット制御部 144は、ドライバ 170と共に本発明に係る 試験パターン出力部として機能し、試験パターン列を、ドライバ 170を制御するため のフォーマットに変換する。
[0031] シーケンシャルパターン生成部 146は、実行するルーチンに対応して、期待値パタ ーン列の開始アドレスをべクタ生成制御部 116から受信する。そして、シーケンシャ ルパターン生成部 146は、各命令サイクルに対応して当該開始アドレスカゝら順に期 待値パターンメモリ 108から期待値パターンを読み出して、順次ハント 'コンペァ部 14 8及びフェイルキヤプチャ制御部 150へ出力する。ハント'コンペァ部 148は、本発明 に係る期待値比較部の一例であり、コンパレータ 180を介して DUT100が出力した 出力パターン列を入力し、期待値パターン列と比較する。ここでノヽント 'コンペァ部 14 8は、 DUT100から出力されるタイミングが不定の出力パターン列については、 DU T100から特定のヘッダパターンが出力されたことを条件として期待値パターン列と の比較を開始するハント機能を有してょ 、。
[0032] フェイルキヤプチャ制御部 150は、 DUT100の出力パターン列及び期待値パター ン列の一致 Z不一致の情報をノヽント 'コンペァ部 148から受けて、当該端子について の DUT100の良否判定結果を生成する。フェイルキヤプチヤメモリ 152は、ハント'コ ンペア部 148によるハント処理の結果や期待値と不一致となった出力パターンの値 等を含むフ ィル情報を格納する。
[0033] タイミング生成部 160は、ドライバ 170が試験パターン列内の各試験パターンを出 力するタイミング、及び、コンパレータ 180が DUT100の出力パターンを取り込むタ イミングを生成する。ドライバ 170は、フォーマット制御部 144と共に本発明に係る試 験パターン出力部として機能し、タイミング生成部 160により指定されたタイミングに おいて、チャネルパターン生成部 140内のフォーマット制御部 144により出力される 各試験パターンを DUT100へ出力する。コンパレータ 180は、タイミング生成部 160 により指定されたタイミングにおいて、 DUT100の端子から出力された出力パターン を取得し、チャネルブロック 130内のハント 'コンペァ部 148及びデジタルキヤプチャ メモリ 110へ供給する。
[0034] 図 2は、本実施形態に係るシーケンシャルパターン生成部 142及びシーケンシャル パターン生成部 146の構成を示す。
シーケンシャルパターン生成部 142は、パターンメモリ読出部 200と、既定パターン 読出部 210と、パターン選択部 220とを含む。ノターンメモリ読出部 200は、本発明 に係る試験パターンメモリ読出部の一例であり、試験装置 10がーの命令を実行する 場合において、当該一の命令に対応付けて試験パターンメモリ 106に格納された試 験パターン列又は既定パターン識別情報を読み出す。既定パターン読出部 210は、 パターンメモリ読出部 200が既定パターン識別情報を読み出した場合に、当該既定 ノ ターン識別情報に対応付けて既定パターンメモリ 118に格納された既定パターン 列を読み出す。これにより既定パターン読出部 210は、既定パターン識別情報を対 応する既定パターン列に変換する。 [0035] パターン選択部 220は、当該一の命令を実行する命令サイクル期間中に、当該一 の命令に対応してパターンメモリ読出部 200が試験パターンメモリ 106から読み出し た試験パターン列、又は、既定パターン読出部 210が既定パターンメモリ 118から読 み出した既定パターン列を選択し、フォーマット制御部 144へ出力する。より具体的 には、ノターン選択部 220は、当該一の命令に対応付けて試験パターン列又は既 定パターン識別情報のいずれが試験パターンメモリ 106から読み出されたかを判別 し、試験パターン列が読み出された場合にはパターンメモリ読出部 200から出力され た当該試験パターン列をフォーマット制御部 144へ出力する。一方、既定パターン識 別情報が読み出された場合には、既定パターン読出部 210から出力された既定バタ 一ン列をフォーマット制御部 144へ出力する。これを受けて、本発明に係る試験パタ ーン出力部の一例であるフォーマット制御部 144及びドライバ 170は、パターン選択 部 220により選択された試験パターン列又は既定パターン列を、ドライバ 170に接続 された DUT100の端子に対して出力する。
[0036] シーケンシャルパターン生成部 146は、シーケンシャルパターン生成部 142と同様 の構成を採るため、以下相違点を除き説明を省略する。シーケンシャルパターン生 成部 146内のパターンメモリ読出部 200は、本発明に係る期待値パターンメモリ読出 部の一例であり、試験装置 10がーの命令を実行する場合において、当該一の命令 に対応付けて期待値パターンメモリ 108に格納された期待値パターン列又は既定パ ターン識別情報を読み出す。既定パターン読出部 210は、シーケンシャルパターン 生成部 142内の既定パターン読出部 210と同様にして、パターンメモリ読出部 200が 既定パターン識別情報を読み出した場合に、当該既定パターン識別情報に対応す る既定パターン列に変換する。
パターン選択部 220は、シーケンシャルパターン生成部 142内のパターン選択部 2 20と同様にして、当該一の命令を実行する命令サイクル期間中に、当該一の命令に 対応してパターンメモリ読出部 200が期待値パターンメモリ 108から読み出した期待 値パターン列、又は、既定パターン読出部 210が既定パターンメモリ 118から読み出 した既定パターン列を選択し、フォーマット制御部 144へ出力する。これを受けて、本 発明に係る期待値比較部の一例であるハント'コンペァ部 148は、パターン選択部 2 20により選択された期待値パターン列又は既定パターン列と、 DUT100の端子から 出力される複数の出力パターン力もなる出力パターン列とを比較する。
[0037] なお、チャネルパターン生成部 140は、以上に示したシーケンシャルパターン生成 部 142及びシーケンシャルパターン生成部 146を別個に設ける構成に代えて、シー ケンシャルパターン生成部 142及びシーケンシャルパターン生成部 146の機能を有 する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。
[0038] 図 3は、本実施形態に係るパターン形式情報の一例を示す。本実施形態にお!、て 、試験パターンメモリ 106及び/又は期待値パターンメモリ 108は、パターン列又は 既定パターン識別情報の 、ずれが格納されて ヽるかを判別可能とすることを目的とし て、試験パターン形式情報及び Z又は期待値パターン形式情報 (以下「パターン形 式情報」と総称する。）を各命令に対応付けて格納する。以下、パターン形式情報の コード形式の一例を、図 3を用いて説明する。
[0039] 本実施形態に係るパターン形式情報の第 0ビットは、 1命令サイクル期間中に使用 するパターン列のベクタ長を指定するべクタ長情報として用いられる。ここで、本実施 形態に係る試験装置 10は、 1命令サイクル期間中に使用するパターン列のベクタ長 が異なる複数の動作モードを備える。一例として試験装置 10は、例えば 32パターン 力もなる試験パターン列又は期待値パターン列を用いて試験を行う第 1動作モード（ ハイスピードモード）と、ハイスピードモードと比較し少数の、例えば 1パターンからな る試験パターン列又は期待値パターン列を用いて試験を行う第 2動作モード (ロース ピードモード)とを備える。そして、ベクタ長情報は、当該パターン形式情報に対応す るパターン列を、第 1動作モード又は第 2動作モードのいずれのパターン列として扱う かを指定する。
[0040] 第 1動作モード (第 0ビットが" 0")において、パターン形式情報は、予め定められた 特定値 (第 1— 3ビットが〃 000〃)の場合にパターン列を格納して ヽることを識別する。 この場合、試験パターンメモリ 106及び/又は期待値パターンメモリ 108は、命令に 対応付けて、当該パターン形式情報と共に、第 1動作モードのパターン列、すなわち 32パターン力もなるパターン列を格納する。
[0041] また、第 1動作モードにおいて、パターン形式情報は、特定値でない場合 (第 1—3 ビットが〃 001〃から〃 111〃）に既定パターン識別情報として用いられる。この場合、試 験パターンメモリ 106及び/又は期待値パターンメモリ 108は、命令に対応付けて当 該パターン形式情報を格納し、ノターン列は付加されな 、。
[0042] 第 1動作モードにおいて、試験装置 10は、以下の動作を行う。まず、パターンメモリ 読出部 200は、一の命令を実行する場合において、試験パターンメモリ 106又は期 待値パターンメモリ 108からパターン形式情報を読み出し、パターン形式情報が特定 値 (第 0— 3ビットが" 0000")である場合にパターン列を更に読み出す。次に、既定 ノ ターン読出部 210は、パターン形式情報が特定値でない場合に、当該パターン形 式情報に対応付けて既定パターンメモリ 118に格納された既定パターン列を読み出 す。そして、パターン選択部 220は、パターン形式情報が特定値である場合にパター ンメモリ読出部 200が出力したパターン列を選択し、パターン形式情報が特定値でな い場合に既定パターン読出部 210が出力した既定パターン列を選択する。
[0043] 一方、第 2動作モード (第 0ビットが": T)において、パターン形式情報は、予め定め られた特定値 (第 1—3ビットが" 000"、及び" 111")の場合に、パターン列を格納し ていることを識別する。第 1—3ビットが" 000"の場合、試験パターンメモリ 106及び/ 又は期待値パターンメモリ 108は、連続する 16命令サイクル期間中に実行される 16 命令に対応付けて、当該パターン形式情報と共に、第 2動作モードのパターン列、す なわち命令当たり 1パターン力もなるパターン列を格納する。また、第 1—3ビットが" 1 11"の場合、試験パターンメモリ 106及び/又は期待値パターンメモリ 108は、第 4— 7ビットにより指定されるパターン数に相当する命令サイクル期間中に実行されるバタ ーン数分の命令に対応付けて、当該パターン形式情報と共に、パターン数分の長さ を有する第 2動作モードのパターン列を格納する。試験パターンメモリ 106及び Z又 は期待値パターンメモリ 108は、この第 4— 7ビットを変えることにより、 1つのパターン 形式情報に対応して可変長のパターンを格納することができる。
[0044] また、第 2動作モードにおいて、パターン形式情報は、特定値でない場合 (第 1—3 ビットが〃 001〃から〃 110〃）に既定パターン識別情報として用いられる。この場合、試 験パターンメモリ 106及び/又は期待値パターンメモリ 108は、命令に対応付けて当 該パターン形式情報を格納し、ノターン列は付加されな 、。 [0045] 第 2動作モードにおいて、試験装置 10は、以下の動作を行う。まず、パターンメモリ 読出部 200は、一の命令を実行する場合において、試験パターンメモリ 106又は期 待値パターンメモリ 108からパターン形式情報を読み出し、パターン形式情報が特定 値 (第 0— 3ビットが" 1000 "又は" 1111")である場合にパターン列を更に読み出す。 次に、既定パターン読出部 210は、パターン形式情報が特定値でない場合に、当該 ノ ターン形式情報に対応付けて既定パターンメモリ 118に格納された既定パターン 列を読み出す。そして、パターン選択部 220は、パターン形式情報が特定値である 場合にパターンメモリ読出部 200が出力したパターン列を選択し、パターン形式情報 が特定値でない場合に既定パターン読出部 210が出力した既定パターン列を選択 する。第 2動作モードにおいては、当該一の命令から複数の命令サイクル期間の間 に渡って、選択されたパターン列の各パターンが順次用いられる。
[0046] 図 4は、本実施形態に係る試験プログラムの一例を示す。図 4に例示した試験プロ グラムは、順次実行されるべき複数の命令と、各命令及び各端子 (CH1から CH4)に 対応付けて当該命令を実行する命令サイクル期間中に DUT100へ出力される試験 パターン列とを含む。命令メモリ 104は、図 4に示した各命令を格納する。また、複数 の試験パターンメモリ 106のそれぞれは、各命令に対応付けて、当該命令を実行す る命令サイクル期間中に出力する試験パターン列、又は、当該命令サイクル期間中 に出力する既定パターン列を識別する既定パターン識別情報として用いられるバタ ーン形式情報を格納する。
[0047] 例えば、第 1行目の命令" ΝΟΡΊこ対応付けて、端子 CH1の試験パターンメモリ 10 6は試験パターン列 {011...110}を格納し、端子 CH2の試験パターンメモリ 106は試験 パターン列 {000...110}を格納し、端子 CH3の試験パターンメモリ 106は試験パターン 列 {011...000}を格納し、端子 CH4の試験パターンメモリ 106は試験パターン列 {001... 110}を格納する。より具体的には、試験パターンメモリ 106は、これらの試験パターン 列を、特定値 (第 0— 3ビットが" 0000")のノターン形式情報及び当該パターン形式 情報に付加されたパターン列との組として格納する。
[0048] また例えば、第 3行目の命令〃 IDXI 100〃に対応付けて、端子 CH1及び端子 CH 2の試験パターンメモリ 106は特定値以外のパターン形式情報 CODEH1 (第 0— 3 ビットが" 0001")を、端子 CH3の試験パターンメモリ 106は特定値以外のパターン 形式情報 CODEH2 (第 0— 3ビットが" 0010")を、端子 CH4の試験パターンメモリ 1 06は特定値以外のパターン形式情報 CODEH3 (第 0— 3ビットが" 0011")をそれぞ れ格納する。このように、複数の試験パターンメモリ 106は、同一の命令に対応付け て、各端子毎に異なる既定パターン識別情報を格納することができる。
[0049] また例えば、第 9行目の命令" ΝΟΡΊこ対応付けて、端子 CH1の試験パターンメモ リ 106は特定値以外のパターン形式情報 CODEH1を、端子 CH2から 4は特定値の パターン形式情報及び試験パターン列を格納する。
[0050] 以上に示した試験プログラムの格納形式によれば、同一の命令に対応して、データ 量の大きい試験パターン列自体を格納するか、又は、既定パターン識別情報に置き 換えて格納するかを各端子毎に独立に定めることができ、試験プログラムのデータ量 をより効率良く低減することができる。
[0051] より具体的には、 DUT100の第 1端子に対応する第 1の試験パターンメモリ 106が 一の命令に対応付けて一の試験パターン列を格納し、 DUT100の第 2端子に対応 する第 2の試験パターンメモリ 106が当該一の命令に対応付けて一の既定パターン 識別情報を含むパターン形式情報を格納してもよい。そしてこの場合、 DUT100の 第 1端子に対応する第 1のパターンメモリ読出部 200は、当該一の命令に対応付け て第 1の試験パターンメモリ 106に格納された特定値のパターン形式情報及び一の 試験パターン列を読み出す。一方、第 2端子に対応する第 2のパターンメモリ読出部 200は、当該一の命令に対応付けて第 2の試験パターンメモリ 106に格納された、特 定値でな!、一のパターン形式情報を読み出す。
[0052] 次に、第 2端子に対応する第 2の既定パターン読出部 210は、特定値でない一の ノターン形式情報に対応付けて既定パターンメモリ 118に格納された、一の既定パ ターン列を読み出す。そして、第 1端子に対応する第 1のチャネルパターン生成部 14 0及びドライバ 170は、当該一の命令を実行する一の命令サイクル期間中に、第 1の 試験パターンメモリ 106から読み出された一の試験パターン列を第 1端子に対して出 力する。一方、第 2端子に対応する第 2のフォーマット制御部 144及びドライバ 170は 、当該一の命令サイクル期間中に、第 2の既定パターン読出部 210により読み出され た一の既定パターン列を第 2端子に対して出力する。
[0053] 以上に示した試験装置 10によれば、同一命令に対応して、各試験パターンメモリ 1 06に対して試験パターン列又は既定パターン識別情報を指定するパターン形式情 報を各端子毎に独立に格納することができ、試験プログラムを圧縮する可能性を高 めることができる。
[0054] なお、図 4においては試験パターンメモリ 106に試験パターン列を格納する場合を 例として説明したが、期待値パターンメモリ 108に期待値パターン列を格納する場合 についても同様であるため説明を省略する。
[0055] 図 5は、本実施形態に係る試験プログラムの圧縮形式を示す。
図 5 Aは圧縮前の試験プログラムである。本試験プログラムは、第 1—2行目、及び 第 28— 30行目において、試験装置 10を、第 1動作モード (ハイスピードモード)で動 作させ、命令サイクル当たり 32パターン力もなる試験パターン列を出力させる。また、 第 3— 27行目において、試験装置 10を、第 2動作モード (ロースピードモード)で動 作させ、命令サイクル当たり 1パターンを出力させる。
[0056] 図 5Bは圧縮後の試験プログラムである。本試験プログラムにおいて、圧縮前の試 験パターン列 {VA1...VA32}は、既定パターン識別情報〃 HI〃に対応する既定パター ン列として既定パターンメモリ 118に格納される。そして、圧縮前の試験パターン列 {V A1...VA32}は、既定パターン識別情報〃 HI〃を指定するパターン形式情報 CODEH 1に置換されて試験パターンメモリ 106に格納される。同様にして、圧縮前の試験パ ターン列 {VB1...VB32}、 {VD1...VD32}、及び {VE1...VE32}は既定パターン識別情報" H2 〃H4"、及び〃 H5"を指定するパターン形式情報 CODEH2、 CODEH4、及び CODEH5に置換されて試験パターンメモリ 106に格納される。
[0057] また、第 2動作モードの連続する 16命令に対応して順次出力される試験パターン 列 {SA1...SA16}は、既定パターン識別情報 "L1"に対応する第 2動作モードの既定パ ターン列として既定パターンメモリ 118に格納される。
また、圧縮前の試験パターン列 {VX1...VX32}は、特定値 (第 1—4ビットが" 0000") のパターン形式情報 CODEH0と、当該試験パターン列との組として試験パターンメ モリ 106に格納される。同様に、圧縮前の試験パターン列 {SA17...SA25}は、特定値（ 第 1—4ビットが" 1111"、かつ、第 5— 8ビットが" 9")のパターン形式情報 CODEL7 と、パターン数が 9の試験パターン列 {SA17...SA25}の組として試験パターンメモリ 106 に格納される。
[0058] 以上に示した試験プログラムの圧縮方式によれば、試験装置 10は、頻出する試験 パターン列を既定パターン列として既定パターンメモリ 118に格納しておくことにより 、試験プログラムに含まれる多くの試験パターン列を、当該既定パターン列を指定す るパターン形式情報に置換することができ、試験プログラムのサイズを効率良く低減 することができる。
[0059] なお、図 5においては試験パターンメモリ 106に試験パターン列を格納する場合を 例として説明したが、期待値パターンメモリ 108に期待値パターン列を格納する場合 についても同様であるため説明を省略する。
[0060] 図 6は、本実施形態の変形例に係るパターン形式情報の一例を示す。
本変形例に係る試験パターンメモリ 106及び Z又は期待値パターンメモリ 108は、 各命令に対応付けて、既定パターン識別情報又はパターン列の 、ずれを格納して いるかを識別するパターン形式情報 600と、パターン識別情報 610及びパターン列 6 20の 、ずれかを含む試験パターンデータとを格納する。一例としてパターン形式情 報 600は 1ビットであり、"0 "の場合には当該命令に対応付けてパターン識別情報 61 0を格納していることを識別する。この場合、試験パターンメモリ 106及び Z又は期待 値パターンメモリ 108は、当該命令に対応付けて、当該パターン形式情報 600aと、 ノターン識別情報 610を含む試験パターンデータとの組を格納する。一方、パター ン形式情報 600が" 1 "の場合には、当該命令に対応付けてパターン列 620を格納し ていることを識別する。この場合、試験パターンメモリ 106及び Z又は期待値パター ンメモリ 108は、当該命令に対応付けて、当該パターン形式情報 600bと、パターン 列 620を含む試験パターンデータとの組を格納する。
[0061] 本変形例に係るパターン形式情報を用いる試験装置 10は、以下の点を除き図 1か ら 5に示した試験装置 10と同様の機能及び構成を採る。本変形例に係るパターンメ モリ読出部 200は、一の命令を実行する場合において、当該一の命令に対応付けて 試験パターンメモリ 106に格納された、試験パターン形式情報及び試験パターンデ ータを読み出す。そして、既定パターン読出部 210は、試験パターン形式情報が、既 定パターン識別情報を格納して ヽることを示す情報であった場合に、試験パターン データに含まれる既定パターン識別情報に対応付けて既定パターンメモリ 118に格 納された既定パターン列を読み出す。以下、試験装置 10は、図 1から 5に示した試験 装置 10と同様にして、試験パターン列又は既定パターン列を DUT100へ出力する
[0062] なお、本変形例に係るパターン形式情報は、第 1動作モード及び第 2動作モードの 一方を指定する情報を含まないが、パターン形式情報 600のビット数を増やして当該 情報を含めるか、パターン識別情報 610又はパターン列 620中に当該情報を含めて ちょい。
また、図 6においては試験パターンメモリ 106に試験パターン列を格納する場合を 例として説明したが、期待値パターンメモリ 108に期待値パターン列を格納する場合 についても同様であるため説明を省略する。
[0063] 以上に示した通り、本実施形態に係る試験装置 10によれば、同一命令について複 数の試験パターンメモリ 106及び Z又は複数の期待値パターンメモリ 108に格納さ れるパターン列を、 DUT100の各端子毎に独立に圧縮することができ、試験プログ ラムの圧縮効率を高めることができる。また、試験プログラムを効率良く圧縮する結果 、命令当たりに試験パターンメモリ 106及び/又は期待値パターンメモリ 108から読 み出す平均データ量を低減することができ、メインメモリ 102の要求スループットを比 較的低く抑えることができる。
[0064] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から 明らかである。
産業上の利用可能性
[0065] 本発明によれば、試験プログラムを効率よく圧縮して記憶する試験装置を提供する ことができる。

Claims

請求の範囲
[1] 被試験デバイスを試験する試験装置であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実 行する命令実行部と、
命令サイクル期間中に被試験デバイスの端子に対して順次出力するべき複数の試 験パターン力もなる試験パターン列のうち予め設定された既定パターン列を、当該既 定パターン列を識別する既定パターン識別情報に対応付けて格納する既定パター ンメモリと、
各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する前記試 験パターン列、又は、当該命令サイクル期間中に出力する前記既定パターン列を識 別する前記既定パターン識別情報を格納する試験パターンメモリと、
一の命令を実行する場合にお!、て、前記一の命令に対応付けて前記試験パター ンメモリに格納された前記試験パターン列又は前記既定パターン識別情報を読み出 す試験パターンメモリ読出部と、
前記試験パターンメモリ読出部が前記既定パターン識別情報を読み出した場合に 、当該既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前 記既定パターン列を読み出す既定パターン読出部と、
前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試 験パターンメモリ読出部が読み出した前記試験パターン列、又は、前記既定パター ン読出部が読み出した前記既定パターン列を前記被試験デバイスの端子に対して 出力する試験パターン出力部と
を備える試験装置。
[2] 前記被試験デバイスは複数の前記端子を備え、
当該試験装置は、複数の前記端子のそれぞれに対応して、前記試験パターンメモ リ、前記試験パターンメモリ読出部、前記既定パターン読出部、及び前記試験パター ン出力部を備える
請求項 1記載の試験装置。
[3] 前記被試験デバイスの第 1端子に対応する第 1の前記試験パターンメモリが前記一 の命令に対応付けて一の前記試験パターン列を格納し、前記被試験デバイスの第 2 端子に対応する第 2の前記試験パターンメモリが前記一の命令に対応付けて一の前 記既定パターン識別情報を格納して 、る場合にぉ ヽて、
前記第 1端子に対応する第 1の前記試験パターンメモリ読出部は、前記一の命令 に対応付けて前記第 1の試験パターンメモリに格納された前記一の試験パターン列 を読み出し、
前記第 2端子に対応する第 2の前記試験パターンメモリ読出部は、前記一の命令 に対応付けて前記第 2の試験パターンメモリに格納された前記一の既定パターン識 別情報を読み出し、
前記第 2端子に対応する第 2の前記既定パターン読出部は、前記一の既定パター ン識別情報に対応付けて前記既定パターンメモリに格納された一の前記既定パター ン列を読み出し、
前記第 1端子に対応する第 1の前記試験パターン出力部は、前記一の命令を実行 する一の前記命令サイクル期間中に、前記一の試験パターン列を前記第 1端子に対 して出力し、
前記第 2端子に対応する第 2の前記試験パターン出力部は、前記一の命令サイク ル期間中に、前記一の既定パターン列を前記第 2端子に対して出力する
請求項 2記載の試験装置。
前記試験パターンメモリは、各命令に対応付けて、前記試験パターン列又は前記 既定パターン識別情報の 、ずれを格納して 、るかを識別する試験パターン形式情 報と、前記試験パターン列及び前記既定パターン識別情報の!/、ずれかを含む試験 パターンデータとを格納し、
前記試験パターンメモリ読出部は、
前記一の命令に対応付けて前記試験パターンメモリに格納された、前記試験バタ ーン形式情報及び前記試験パターンデータを読み出し、
前記既定パターン読出部は、前記試験パターン形式情報が、前記既定パターン識 別情報を格納して 、ることを示す情報であった場合に、前記試験パターンデータに 含まれる前記既定パターン識別情報に対応付けて前記既定パターンメモリに格納さ れた前記既定パターン列を読み出す
請求項 1記載の試験装置。
[5] 前記試験パターンメモリは、各命令に対応付けて、予め定められた特定値の場合 に前記試験パターン列を格納して 、ることを識別し、前記特定値でな 、場合に前記 既定パターン識別情報として用いられる試験パターン形式情報を格納すると共に、 前記試験パターン形式情報が前記特定値である場合には前記試験パターン列を格 納し、
前記試験パターンメモリ読出部は、前記一の命令を実行する場合において、前記 試験パターン形式情報を読み出し、前記試験パターン形式情報が前記特定値であ る場合に前記試験パターン列を読み出し、
前記既定パターン読出部は、前記試験パターン形式情報が前記特定値でな 、場 合に、当該試験パターン形式情報に対応付けて前記既定パターンメモリに格納され た前記既定パターン列を読み出す
請求項 1記載の試験装置。
[6] 被試験デバイスを試験する試験装置であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実 行する命令実行部と、
命令サイクル期間中に被試験デバイスの端子力 順次出力される複数の出力バタ ーンと順次比較されるべき複数の期待値パターン力もなる期待値パターン列のうち予 め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別 情報に対応付けて格納する既定パターンメモリと、
各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記複数の出 力パターンと比較されるべき前記期待値パターン列、又は、当該命令サイクル期間 中に前記複数の出力パターンと比較されるべき前記既定パターン列を識別する前記 既定パターン識別情報を格納する期待値パターンメモリと、
一の命令を実行する場合にお!、て、前記一の命令に対応付けて前記期待値バタ ーンメモリに格納された前記期待値パターン列又は前記既定パターン識別情報を読 み出す期待値パターンメモリ読出部と、 前記期待値パターン読出部が前記既定パターン識別情報を読み出した場合に、 当該既定パターン識別情報に対応付けて前記既定パターンメモリに格納された前記 既定パターン列を読み出す既定パターン読出部と、
前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期 待値パターンメモリ読出部が読み出した前記期待値パターン列、又は、前記既定パ ターン読出部が読み出した前記既定パターン列と、前記被試験デバイスの端子から 出力される複数の前記出力パターン力 なる出力パターン列とを比較する期待値比 較部と
を備える試験装置。
被試験デバイスを試験装置により試験する試験方法であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実 行する命令実行段階と、
命令サイクル期間中に被試験デバイスの端子に対して順次出力するべき複数の試 験パターン力もなる試験パターン列のうち予め設定された既定パターン列を、当該既 定パターン列を識別する既定パターン識別情報に対応付けて格納する既定パター ンメモリ段階と、
各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する前記試 験パターン列、又は、当該命令サイクル期間中に出力する前記既定パターン列を識 別する前記既定パターン識別情報を格納する試験パターンメモリ段階と、
一の命令を実行する場合にお!、て、前記一の命令に対応付けて前記試験パター ンメモリに格納された前記試験パターン列又は前記既定パターン識別情報を読み出 す試験パターンメモリ読出段階と、
前記試験パターンメモリ読出段階において前記既定パターン識別情報を読み出し た場合に、当該既定パターン識別情報に対応付けて前記既定パターンメモリ段階に おいて格納された前記既定パターン列を読み出す既定パターン読出段階と、 前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試 験パターンメモリ読出段階において読み出した前記試験パターン列、又は、前記既 定パターン読出段階において読み出した前記既定パターン列を前記被試験デバィ スの端子に対して出力する試験パターン出力段階と
を備える試験方法。
被試験デバイスを試験装置により試験する試験方法であって、
命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実 行する命令実行段階と、
命令サイクル期間中に被試験デバイスの端子力 順次出力される複数の出力バタ ーンと順次比較されるべき複数の期待値パターン力もなる期待値パターン列のうち予 め設定された既定パターン列を、当該既定パターン列を識別する既定パターン識別 情報に対応付けて格納する既定パターンメモリ段階と、
各命令に対応付けて、当該命令を実行する命令サイクル期間中に前記複数の出 力パターンと比較されるべき前記期待値パターン列、又は、当該命令サイクル期間 中に前記複数の出力パターンと比較されるべき前記既定パターン列を識別する前記 既定パターン識別情報を格納する期待値パターンメモリ段階と、
一の命令を実行する場合にお!、て、前記一の命令に対応付けて前記期待値バタ ーンメモリ段階において格納された前記期待値パターン列又は前記既定パターン識 別情報を読み出す期待値パターンメモリ読出段階と、
前記期待値パターン読出段階において前記既定パターン識別情報を読み出した 場合に、当該既定パターン識別情報に対応付けて前記既定パターンメモリに格納さ れた前記既定パターン列を読み出す既定パターン読出段階と、
前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記期 待値パターンメモリ読出段階において読み出した前記期待値パターン列、又は、前 記既定パターン読出段階において読み出した前記既定パターン列と、前記被試験 デバイスの端子力 出力される複数の前記出力パターン力もなる出力パターン列とを 比較する期待値比較段階と
を備える試験方法。
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