WO2006075425A1 - 半導体装置 - Google Patents

Abstract

　本発明に係る半導体装置は、入力電流ｉ１に応じた出力電流ｉ２をＩＣ内に供給する内部電流生成部（１）と、内部電流生成部（１）の入力端側に外部抵抗（Ｒｅｘ）を接続するための外部端子（２）と、内部電流生成部（１）の入力端と外部端子（２）との間に接続された電流制限素子（３）と、電流制限素子（３）の一端電圧ＶＡが第１閾値電圧ＶＢより高いときに入力電流ｉ１を引き込む第１電流制限部（４）と、外部端子（２）の端子電圧ＶＣが第２閾値電圧より高いときに入力電流ｉ１を引き込む第２電流制限部（５）とを有して成る。これにより、外部端子の状態に依らず、その内部回路を確実に動作させてシステムの破綻を未然に回避することが可能となる。

Description

明 細 書

半導体装置

技術分野

[0001] 本発明は、外部抵抗を適宜選択することで内部電流を自由に設定することが可能 な半導体装置に関するものである。

背景技術

[0002] 従来より、カレントミラー回路の入力端側に内部電流設定用の外部抵抗を接続する ための外部端子を有して成り、ユーザが外部抵抗を適宜選択することで、内部電流 を自由に設定することが可能な半導体装置が開示'提案されている (例えば、特許文 献 1を参照)。

[0003] なお、従来の半導体装置には、図 4 (a)に示すように、外部端子 Texが地絡 (グラン ドショートのほか、これに類する低電位部へのショート全般を含む、以下同様)した場 合の電流制限手段として、カレントミラー回路の入力端と外部端子 Texとの間に内部 抵抗 RLを挿入して成るものがある。

[0004] また、従来の半導体装置には、図 4 (b)に示すように、外部端子 Texが地絡した場 合だけでなぐ外部端子 Texが天絡 (Vccショートのほか、これに類する高電位部へ の短絡全般を含む、以下同様)した場合や、外部端子 Texが開放された場合の電流 制限手段として、カレントミラー回路の入力端力も所定のバイアス電流 ibias (すなわ ち内部電流 iの最小設定値)を弓 Iき込む定電流源を有して成るものもある。

特許文献 1 :特開平 6— 180806号公報

発明の開示

発明が解決しょうとする課題

[0005] 確かに、図 4 (a)に示した従来技術であれば、外部端子 Texが地絡した場合でも、 内部電流 iの最大値制限をかけることができる。し力しながら、当該従来技術では、外 部端子 Texが天絡した場合や開放された場合に内部電流 iの最小値制限ができない ため、最悪の場合には内部回路が動作不能となってシステムが破綻する、という課題 かあつた。 [0006] 一方、図 4 (b)に示した従来技術であれば、外部端子 Texの地絡時における内部 電流 iの最大値制限だけでなく、外部端子 Texの天絡時や開放時における内部電流 iの最小値制限をかけることも可能である。し力しながら、当該従来技術では、外部端 子 Texの状態に依らず、常に一定のノ ィァス電流 ibiasが引き込まれていた。そのた め、外部端子 Texの端子電圧が所定値に固定されていても、内部電流 i =外部端子 Texの端子電圧 Z外部抵抗 Rexの抵抗値、という単純な法則式が崩れるため、選択 すべき外部抵抗 Rexの抵抗値が算出し難ぐユーザピリティが損なわれる、という課 題があった。

[0007] 本発明は、上記の問題点に鑑み、外部端子の状態に依らず、その内部回路を確実 に動作させてシステムの破綻を未然に回避することが可能な半導体装置の提供を目 的とする。

課題を解決するための手段

[0008] 上記目的を達成すベぐ本発明に係る半導体装置は、その入力端に流れる入力電 流に応じた出力電流を生成して内部回路に供給する内部電流生成部と、前記内部 電流生成部の入力端側に内部電流設定用の外部抵抗を接続するための外部端子 と、を有して成る半導体装置において、前記内部電流生成部の入力端と前記外部端 子との間に接続された電流制限素子と、前記電流制限素子の一端電圧が第 1閾値 電圧よりも高いときに前記入力電流を引き込む第 1電流制限部及び前記外部端子の 端子電圧が第 2閾値電圧よりも高いときに前記入力電流を引き込む第 2電流制限部 の少なくとも一方と、を有して成る構成 (第 1の構成）

としている。このような構成とすることにより、外部端子の状態に依らず、その内部回 路を確実に動作させてシステムの破綻を未然に回避することが可能となる。

[0009] なお、上記第 1の構成から成る半導体装置において、第 1電流制限部は、前記電 流制限素子の一端電圧と第 1閾値電圧が差動入力される差動増幅回路と、その入 力端に流れる前記差動増幅回路の出力電流に応じて前記電流制限素子の一端か ら前記入力電流を引き込む第 1カレントミラー回路と、を有して成る構成 (第 2の構成） にするとよい。このような構成とすることにより、簡易な構成で第 1電流制限部を実現 することが可能となる。 [0010] また、上記第 1の構成力も成る半導体装置において、第 2電流制限部は、その入力 端に流れる電流に応じて前記電流制限素子の一端から前記入力電流を引き込む第 2カレントミラー回路と、前記外部端子と第 2カレントミラー回路の入力端との間に接続 されて前記外部端子の端子電圧が第 2閾値電圧よりも高いときに導通するスィッチ回 路と、を有して成る構成 (第 3の構成）にするとよい。このような構成とすることにより、 簡易な構成で第 2電流制限部を実現することが可能となる。

[0011] また、上記第 2の構成から成る半導体装置にて、前記スィッチ回路は、一端が前記 外部端子に接続される抵抗と、アノードが前記抵抗に接続され、力ソードが第 2カレン トミラー回路の入力端に接続されるダイオード或いはダイオード列と、を有して成る構 成 (第 4の構成）にするとよい。このような構成とすることにより、簡易な構成でスィッチ 回路を実現することが可能となる。

[0012] 或いは、上記第 1の構成から成る半導体装置において、第 2電流制限部は、第 2閾 値電圧を生成する直流電圧源と、前記外部端子の端子電圧と第 2閾値電圧との高低 に応じて出力論理が変遷されるコンパレータと、前記コンパレータの出力信号に基づ いて前記外部端子の端子電圧が第 2閾値電圧よりも高いときに前記電流制限素子の 一端力も前記入力電流を引き込むトランジスタと、を有して成る構成 (第 5の構成）とし てもよ!/、。このように第 2閾値電圧を温度特性のな 、直流電圧源 (例えばバンドギヤッ プ電源回路）によって生成することにより、上記のダイオード或いはダイオード列を用 いた構成と異なり、素子の温度特性の影響を受けずに済むというメリットがある。

[0013] また、上記第 1の構成から成る半導体装置は、前記外部端子に所定のバイアス電 圧を印加するバイアス部を有して成る構成 (第 6の構成）にするとよい。このように、バ ィァス部を用いて外部端子の端子電圧を予め定めておく構成であれば、半導体装置 のユーザは、所望の内部電流を得るために選択すべき外部抵抗の抵抗値を極めて 容易に算出することができる。従って、半導体装置のユーザピリティ向上を図ることが 可能となる。

[0014] なお、上記第 6の構成から成る半導体装置において、前記バイアス部は、コレクタ が前記電流制限素子の一端に接続され、ェミッタが前記外部端子に接続された npn 型バイポーラトランジスタを用いて成る構成 (第 7の構成）にするとよい。このような構 成とすることにより、簡易な構成でバイアス部を実現することが可能となる。

[0015] また、上記第 1の構成力も成る半導体装置において、前記電流制限素子は、抵抗 などの直流インピーダンス素子である構成 (第 8の構成）にするとよい。

[0016] また、上記第 1の構成力も成る半導体装置において、前記内部電流生成部は、一 対のトランジスタ力も成るカレントミラー回路である構成 (第 9の構成）にするとよい。こ のような構成とすることにより、簡易な構成で内部電流生成部を実現することが可能と なる。

発明の効果

[0017] 上記したように、本発明に係る半導体装置であれば、外部端子の状態に依らず、そ の内部回路を確実に動作させてシステムの破綻を未然に回避することが可能となる。 図面の簡単な説明

[0018] [図 1]は、本発明に係る半導体装置の一実施形態を示す回路図である。

[図 2]は、外部抵抗 Rexの抵抗値と電流 il、 i2との関係を示す図である。

[図 3]は、第 2電流制限部 5の別構成例を示す図である。

[図 4]は、半導体装置の一従来例を示す図である。

符号の説明

[0019] 1 内部電流生成部

2 外部端子

3 電流制限素子

4 第 1電流制限部

5 第 2電流制限部

6 ノィァス §

P1〜P4 pnp型バイポーラトランジスタ

N1〜N7 npn型バイポーラトランジスタ

Rex 外部抵抗

RL1〜RL3 内部抵抗

D1〜D3 ダイオード

II、 12 定電流源 LI 電源ライン

CMP コンノ レータ

E1 直流電圧源

発明を実施するための最良の形態

[0020] 図 1は、本発明に係る半導体装置の一実施形態を示す回路図であり、特に、半導 体装置内部で使用される内部電流を生成する回路部周辺を示している。本図に示 す通り、本実施形態の半導体装置は、内部電流生成部 1と、外部端子 2と、電流制限 素子 3と、第 1電流制限部 4と、第 2電流制限部 5と、バイアス部 6と、を有して成る。

[0021] 内部電流生成部 1は、 pnp型バイポーラトランジスタ Pl、 P2を有して成る。トランジ スタ Pl、 P2のェミッタは、いずれも電源ライン L1に接続されており、トランジスタお、 P2のベースは、いずれもトランジスタ P1のコレクタに接続されている。すなわち、内部 電流生成部 1は、トランジスタ Pl、 P2から成るカレントミラー回路であり、その入力端（ トランジスタ P1のコレクタ）に流れる入力電流 ilに応じた出力電流 i2を生成し、当該 出力電流 i2を半導体装置内部で使用する内部電流として、その出力端 (トランジスタ P2のコレクタ)から半導体装置の内部回路に供給する。

[0022] 外部端子 2は、内部電流生成部 1の入力端側に内部電流設定用の外部抵抗 Rex を接続するための端子である。なお、外部抵抗 Rexは、半導体装置の外部において 、その一端が外部端子 2に接続され、他端が接地される。このような外部端子 2を備 えた構成とすることにより、半導体装置のユーザは、外部抵抗 Rexを適宜選択するこ とで、入力電流 il (延いては出力電流 i2)を所定の可変範囲内で自由に設定すること が可能となる。

[0023] 電流制限素子 3は、内部電流生成部 1の入力端と外部端子 2との間に接続される直 流インピーダンス素子 (本実施形態では抵抗 RL1)である。このような構成とすること により、外部端子 2が地絡した場合や、外部抵抗 Rexの抵抗値が過小設定された場 合でも、電流制限素子 3によって入力電流 ilの最大値 (延いては出力電流 i2の最大 値)が制限されるため、内部回路を確実に動作させてシステムの破綻を未然に回避 することが可能となる（図 2を参照)。

[0024] 第 1電流制限部 4は、 pnp型バイポーラトランジスタ P3、 P4と、 npn型ノ ィポーラトラ ンジスタ N1〜N4と、定電流源 II、 12と、ダイオード D1と、抵抗 RL2と、を有して成る 。トランジスタ Nl、 N2のェミッタは互いに接続されており、その接続ノードは、定電流 源 IIを介して接地されている。トランジスタ N1のコレクタは、トランジスタ P4のコレクタ に接続されている。トランジスタ N1のベースは、抵抗 RL1の一端 (A点）に接続されて いる。トランジスタ N2のコレクタは、電源ライン L1に接続されている。トランジスタ N2 のベースは、抵抗 RL2の一端 (B点）に接続されるとともに、定電流源 12を介して接地 もされている。抵抗 RL2の他端は、ダイオード D1の力ソードに接続されている。ダイ オード D1のアノードは、電源ライン L1に接続されている。トランジスタ!^、 P4のェミツ タは、いずれも電源ライン L1に接続されており、トランジスタ!^、 P4のベースは、い ずれもトランジスタ P4のコレクタに接続されている。トランジスタ P3のコレクタは、トラン ジスタ N3のコレクタに接続されている。トランジスタ N3、 N4のェミッタは、いずれも接 地されている。トランジスタ N4のコレクタは、抵抗 RL1の一端 (A点）に接続されてい る。トランジスタ N3、 N4のベースは、いずれもトランジスタ N3のコレクタに接続されて いる。なお、ダイオード D1は、内部電流生成部 1のトランジスタ P1と同一のプロセス で形成されている。また、抵抗 RL2は、電流制限素子 3としての抵抗 RL1と同一のプ ロセスで、かつ、その抵抗値が互いに一致するように形成されている。

[0025] すなわち、第 1電流制限部 4は、第 1閾値電圧 VB (B点電圧)を生成する閾値電圧 生成回路 (ダイオード Dl、抵抗 RL2、及び、定電流源 12)と、抵抗 RL1の一端電圧 V A (A点電圧）と第 1閾値電圧 VBが差動入力される差動増幅回路（トランジスタ Nl〜 N2及び定電流源 II)と、その入力端に流れる差動増幅回路の出力電流に応じて抵 抗 RL1の一端 (A点)から入力電流 ilを引き込む第 1カレントミラー回路（トランジスタ P3〜P4及びトランジスタ N3〜N4)と、を有して成り、入力電流 ilの増減に応じて制 限抵抗 RL1の電圧降下量が変動することを利用して、入力電流 ilの最小値に制限 をかける構成とされている。

[0026] より具体的に述べると、第 1電流制限部 4は、外部端子 2が開放された場合や外部 抵抗 Rexの抵抗値が過大設定された場合など、抵抗 RL1で生じる電圧降下が小さく なって抵抗 RL1の一端電圧 VAが第 1閾値電圧 VBよりも高くなると、上記の差動増 幅回路を動作させ、その差動入力電圧 VA、 VBが釣り合うように、抵抗 RL1の一端（ A点)から予め設定された電流分だけ入力電流 ilを引き込む構成とされている。例え ば、定電流源 II、 12に各々流れる定電流値の比が 2 : 1とされている場合、第 1電流 制限部 4で引き込まれる入力電流 ilの大きさは、定電流源 12に流れる定電流と一致 する。

[0027] このような構成とすることにより、外部端子 2が開放された場合や外部抵抗 Rexの抵 抗値が過大設定された場合でも、第 1電流制限部 4によって入力電流 ilの最小値（ 延いては出力電流 i2の最小値）が制限されるため、内部回路を確実に動作させてシ ステムの破綻を未然に回避することが可能となる（図 2を参照)。

[0028] 第 2電流制限部 5は、 npn型バイポーラトランジスタ N5、 N6と、抵抗 RL3と、ダイォ ード D2、 D3と、を有して成る。トランジスタ N5、 N6のェミッタは、いずれも接地されて いる。トランジスタ N5、 N6のベースは、いずれもトランジスタ N6のコレクタに接続され ている。トランジスタ N5のコレクタは、抵抗 RL1の一端 (A点）に接続されている。トラ ンジスタ N6のコレクタは、ダイオード D3の力ソードに接続されている。ダイオード D3 のアノードは、ダイオード D2の力ソードに接続されており、ダイオード D2のアノードは 、抵抗 RL3を介して、外部端子 2に接続されている。

[0029] 言い換えれば、第 2電流制限部 5は、その入力端に流れる電流に応じて抵抗 RL1 の一端 (A点)から入力電流 ilを引き込む第 2カレントミラー回路（トランジスタ N5、 N 6)と、外部端子 2と第 2カレントミラー回路の入力端（トランジスタ N6のコレクタ）との間 に接続されて外部端子 2の端子電圧 VC (C点電圧）が第 2閾値電圧（トランジスタ N6 のコレクタ .ェミッタ間降下電圧 +ダイオード D2、 D3の順方向降下電圧 +抵抗 RL3 の降下電圧)よりも高いときに導通するスィッチ回路 (ダイオード D2〜D3、及び、抵 抗 RL3)と、を有して構成とされている。

[0030] このような構成とすることにより、外部端子 2が天絡した場合でも、第 2電流制限部 5 によって入力電流 ilを流すことができ、かつ、その入力電流 ilの最大値 (延いては出 力電流 i2の最大値）が第 2電流制限部 5の直流インピーダンス成分 (抵抗 RL3、ダイ オード D2〜D3)や電流制限素子 3 (抵抗 RL1)によって制限されるため、内部回路 を確実に動作させてシステムの破綻を未然に回避することが可能となる（図 2を参照） [0031] なお、本実施形態では、第 2電流制限部 5の駆動スレツショルド電圧を設定するスィ ツチ回路として、 2つのダイオード D2、 D3を挿入した構成を例示して説明を行ったが 、本発明の構成はこれに限定されるものではなぐ内部回路を確実に動作可能な入 力電流 ilが引き込めさえすれば、ダイオードの挿入数は適宜調整が可能である。

[0032] ノ ィァス部 6は、外部端子 2に所定のノィァス電圧を印加する手段であり、本実施 形態では、コレクタが抵抗 RL1の一端 (A点）に接続され、ェミッタが外部端子 2に接 続された npn型バイポーラトランジスタ N7を用いて、バイアス部 6が構成されて 、る。 なお、トランジスタ N7のベース電圧 Vbiasについては、単純に基準電圧を抵抗分割 することで得られる分圧電圧を用いてもよいし、該分圧電圧を一旦バッファリングする ことでその電圧精度を高めてもよい。或いは、外部端子 2の端子電圧をフィードバック することで、ベース電圧 Vbiasを高精度に制御してもよい。いずれにせよ、バイアス部 6を用いて外部端子 2の端子電圧を予め定めておく構成であれば、半導体装置のュ 一ザは、入力電流 il =外部端子 2の端子電圧 VCZ外部抵抗 Rexの抵抗値、という 単純な法則式に基づき、選択すべき外部抵抗 Rexの抵抗値を容易に算出することが できる。従って、半導体装置のユーザピリティ向上を図ることが可能となる。

[0033] 上記したように、本実施形態の半導体装置であれば、外部端子 2が地絡した場合 や外部抵抗 Rexの抵抗値が過小設定された場合のほか、外部端子 2が開放された 場合や外部抵抗 Rexの抵抗値が過大設定された場合、若しくは、外部端子 2が天絡 した場合にも、所定範囲内の内部電流 i2を供給し続けることができる。従って、本実 施形態の半導体装置であれば、外部端子 2の状態に依らず、その内部回路を確実 に動作させてシステムの破綻を未然に回避することが可能となる。

[0034] 例えば、出力電流 i2によって内部発振回路の発振周波数が決定される半導体装 置に本発明を適用すれば、外部端子 2の短絡等が生じた場合でも、内部発振回路を 確実に動作させて、その発振出力を用いるシステムの破綻を未然に回避することが 可能となる。もちろん、上記の適用例はあくまでも例示であって、本発明の適用対象 力 れに限定されることを示すものではなぐ外部抵抗を適宜選択することで内部電 流を自由に設定することが可能な半導体全般に広く適用することが可能である。

[0035] なお、外部端子 2の短絡時等における入力電流 ilの最大値、最小値 (延いては出 力電流 i2の最大値、最小値）については、回路定数 (抵抗 RL1〜RL3の抵抗値など )を適宜調整することで、内部回路のスペックに応じて個別に設定しておけばよい。

[0036] また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種 々の変更をカ卩えることが可能である。

[0037] 例えば、上記の pnp型バイポーラトランジスタ P1〜P4の代わりに、 Pチャネル電界 効果トランジスタを用い、 npn型バイポーラトランジスタ N1〜N7の代わりに、 Nチヤネ ル電界効果トランジスタを用いる構成としても構わな 、。

[0038] また、第 2電流制限部 5の内部構成については、図 3に示す通り、コンパレータ CM Pを用いて構成しても構わない。すなわち、第 2電流制限部 5は、第 2閾値電圧 Vxを 生成する直流電圧源 E1と、外部端子 2の端子電圧 VCと第 2閾値電圧 Vxとの高低に 応じて出力論理が変遷されるコンパレータ CMPと、コンパレータ CMPの出力信号に 基づいて外部端子 2の端子電圧 VCが第 2閾値電圧 Vxよりも高いときに電流制限素 子 3の一端力 入力電流 ilを引き込むトランジスタ N5と、を有して成る構成としてもよ い。

[0039] このような構成とすることにより、第 2閾値電圧 Vxを温度特性のない直流電圧源 E1

(例えばバンドギャップ電源回路）によって生成することで、ダイオード D2、 D3を用い た構成と異なり、素子の温度特性の影響を受けずに済むというメリットがある。

産業上の利用可能性

[0040] 本発明は、外部抵抗を適宜選択することで内部電流を自由に設定することが可能 な半導体装置の信頼性向上を図る上で有用な技術である。

Claims

請求の範囲

[1] その入力端に流れる入力電流に応じた出力電流を生成して内部回路に供給する 内部電流生成部と、前記内部電流生成部の入力端側に内部電流設定用の外部抵 抗を接続するための外部端子と、前記内部電流生成部の入力端と前記外部端子と の間に接続された電流制限素子と、前記電流制限素子の一端電圧が第 1閾値電圧 よりも高いときに前記入力電流を引き込む第 1電流制限部及び前記外部端子の端子 電圧が第 2閾値電圧よりも高いときに前記入力電流を引き込む第 2電流制限部の少 なくとも一方と、を有して成ることを特徴とする半導体装置。

[2] 第 1電流制限部は、前記電流制限素子の一端電圧と第 1閾値電圧が差動入力され る差動増幅回路と、その入力端に流れる前記差動増幅回路の出力電流に応じて前 記電流制限素子の一端力 前記入力電流を引き込む第 1カレントミラー回路と、を有 して成ることを特徴とする請求項 1に記載の半導体装置。

[3] 第 2電流制限部は、その入力端に流れる電流に応じて前記電流制限素子の一端 から前記入力電流を引き込む第 2カレントミラー回路と、前記外部端子と第 2カレント ミラー回路の入力端との間に接続されて前記外部端子の端子電圧が第 2閾値電圧よ りも高いときに導通するスィッチ回路と、を有して成ることを特徴とする請求項 1に記載 の半導体装置。

[4] 前記スィッチ回路は、一端が前記外部端子に接続される抵抗と、アノードが前記抵 抗に接続され、力ソードが第 2カレントミラー回路の入力端に接続されるダイオード或 いはダイオード列と、を有して成ることを特徴とする請求項 3に記載の半導体装置。

[5] 第 2電流制限部は、第 2閾値電圧を生成する直流電圧源と、前記外部端子の端子 電圧と第 2閾値電圧との高低に応じて出力論理が変遷されるコンパレータと、前記コ ンパレータの出力信号に基づいて前記外部端子の端子電圧が第 2閾値電圧よりも高 いときに前記電流制限素子の一端から前記入力電流を引き込むトランジスタと、を有 して成ることを特徴とする請求項 1に記載の半導体装置。

[6] 前記外部端子に所定のバイアス電圧を印加するバイアス部を有して成ることを特徴 とする請求項 1に記載の半導体装置。

[7] 前記ノ ィァス部は、コレクタが前記電流制限素子の一端に接続され、ェミッタが前 記外部端子に接続された npn型バイポーラトランジスタを用いて構成されて ヽることを 特徴とする請求項 6に記載の半導体装置。

[8] 前記電流制限素子は、直流インピーダンス素子であることを特徴とする請求項 1に 記載の半導体装置。

[9] 前記内部電流生成部は、一対のトランジスタ力も成るカレントミラー回路であることを 特徴とする請求項 1に記載の半導体装置。