WO2006046554A1 - セラミック多層基板及びその製造方法 - Google Patents

Abstract

　特許文献１、２に記載の多層セラミック基板の場合には、チップ型セラミック電子部品を内蔵したセラミックグリーンシートの積層体を焼成して多層セラミック基板を得るため、焼成によって得られた多層セラミック基板の内蔵チップ型セラミック電子部品にクラックが生じたり、場合によってはチップ型セラミック電子部品が破壊されることすらあった。 　本発明のセラミック多層基板の製造方法は、複数のセラミックグリーンシート１１１Ａを積層してなるセラミックグリーン積層体１１１と、このセラミックグリーン積層体１１１の内部に配置され、外部端子電極部１１３Ｂを有するチップ型セラミック電子部品１１３とを、同時に焼成することによって、チップ型セラミック電子部品１３を内蔵したセラミック多層基板１０を製造する際に、チップ型セラミック電子部品１１３とセラミックグリーン積層体１１１との間に予めペースト層１１５を介在させ、これら三者を焼成する。

Description

明 細 書

セラミック多層基板及びその製造方法

技術分野

[0001] 本発明は、セラミック多層基板及びその製造方法に関し、更に詳しくは、チップ型セ ラミック電子部品を内蔵するセラミック多層基板及びその製造方法に関するものであ る。

背景技術

[0002] 従来のこの種の技術としては特許文献 1に記載の電子部品内蔵多層セラミック基板 や、特許文献 2に記載の多層セラミック基板およびその製造方法がある。

[0003] 特許文献 1に記載された電子部品内蔵多層セラミック基板は、多層セラミック基板と 、多層セラミック基板内の凹部または貫通孔力 形成される空間内に収容されたチッ プ型セラミック電子部品と、多層セラミック基板の層間または空間内に設けられて 、る 上記チップ型電子部品を配線して 、る導体と備えて 、る。このように多層セラミック基 板内の空間内にチップ型電子部品を収容するため、平面性を悪ィ匕させることなぐ所 望形状の多層セラミック基板が得られる。

[0004] 特許文献 2に記載された多層セラミック基板及びその製造方法の場合には、セラミ ック機能素子を予め焼成して得られたプレート状の焼結体プレート（チップ型セラミツ ク電子部品に相当する）をもって、コンデンサ素子、インダクタ素子及び抵抗素子等 の機能素子を作製しておき、これらの機能素子を未焼結複合積層体内に内蔵させる 。未焼結複合積層体は、基体用グリーン層と、難焼結性材料を含む拘束層と、配線 導体とを備えており、これを焼成した時、拘束層の作用により、基体用グリーン層は主 面方向での収縮が抑制される。拘束層を用いた無収縮工法によって焼成するため、 セラミック機能素子を内蔵した状態で未焼結複合積層体を問題なく焼成することがで きると共に、セラミック機能素子と基体用グリーン層との間で成分の相互拡散が生じ ず、機能素子の特性が焼成後も維持される。

[0005] 特許文献 1：特公平 06 - 32378号公報

特許文献 2：特開 2002— 084067号公報 発明の開示

発明が解決しょうとする課題

[0006] し力しながら、特許文献 1及び特許文献 2に記載の多層セラミック基板の場合には、 チップ型セラミック電子部品を内蔵したセラミックグリーンシートの積層体を焼成して 多層セラミック基板を得るため、焼成によって得られた多層セラミック基板の内蔵チッ プ型セラミック電子部品にクラックが生じたり、場合によってはチップ型セラミック電子 部品が破壊されることすらあった。この現象は、拘束層を用いた無収縮工法において も認められた。また、これらの多層セラミック基板は、チップ型セラミック電子部品とセ ラミックグリーンシートとが密着した状態で焼成されるため、チップ型セラミック電子部 品とセラミック層との間における材料成分の相互拡散を防止することが難しぐ特許文 献 2に記載の技術でさえもチップ型電子部品の特性が低下する虞があった。

[0007] また、特許文献 1に記載のように、チップ型セラミック電子部品を収納する凹部また は貫通孔がキヤビティとして形成されて ヽる多層セラミック基板の場合には、基板強 度がキヤビティの部分で著しく低下するという問題もあった。

[0008] 本発明は、上記課題を解決するためになされたもので、チップ型セラミック電子部 品にクラック等の損傷がなぐし力もチップ型セラミック電子部品の特性が低下するこ とのな 、、信頼性の高 、セラミック多層基板及びその製造方法を提供することを目的 としている。

課題を解決するための手段

[0009] 本発明者は、セラミック多層基板に内蔵されたチップ型セラミック電子部品が損傷 する原因について種々検討した結果、以下の知見を得た。

即ち、セラミック多層基板のセラミック層とチップ型セラミック電子部品との熱膨張係 数が大きく異なる場合にチップ型セラミック電子部品にクラックが発生したり、破損し たりすることが判った。無収縮工法を採用することによって基板の面方向の収縮を抑 制すれば、収縮しないチップ型セラミック電子部品を内蔵させることができる。ところ 力 積層セラミックコンデンサ等のチップ型セラミック電子部品は高誘電率材料によつ て構成されていることが多ぐ高誘電率材料は一般に熱膨張係数が大きい。これに対 して、セラミック層となるセラミックグリーン層の材料は、低誘電率材料によって構成さ れることが多ぐ低誘電率材料は一般に熱膨張係数が小さい。

[0010] そのため、チップ型セラミック電子部品とセラミックグリーン層が密着した状態でこれ らを焼成した後、常温まで冷却すると、冷却時にチップ型セラミック電子部品がセラミ ック層より大きく収縮し、セラミック層からチップ型セラミック電子部品に対して引っ張り 力が働く。チップ型セラミック電子部品は、セラミック材料によって形成されているが、 セラミック材料は引つ張り応力に対して弱 、ため、セラミック層からの引っ張り力によつ てクラックが発生したり、破損したりする。このため、セラミック多層基板に内蔵させる チップ型セラミック電子部品の構成材料が制限されることになる。換言すれば、チップ 型セラミック電子部品とセラミック層とが密着して 、なければ、チップ型セラミック電子 部品が損傷したり、チップ型セラミック電子部品の構成材料が制限されたりする不都 合を解消することができる。

[0011] 本発明は、上記知見に基づいてなされたもので、請求項 1に記載のセラミック多層 基板の製造方法は、複数のセラミックグリーン層を積層してなるセラミックグリーン積 層体と、このセラミックグリーン積層体の内部に配置され、セラミック焼結体を素体とし 且つ端子電極を有するチップ型セラミック電子部品とを、同時に焼成することによつ て、チップ型セラミック電子部品を内蔵するセラミック多層基板を製造する方法であつ て、上記チップ型セラミック電子部品と上記セラミックグリーン積層体との間に予め密 着防止材を介在させ、上記セラミックグリーン積層体、上記チップ型セラミック電子部 品及び上記密着防止材を焼成することを特徴とするものである。

[0012] また、本発明の請求項 2に記載のセラミック多層基板の製造方法は、請求項 1に記 載の発明において、上記密着防止材を上記セラミック焼結体の表面に付与する工程 を備えたこと特徴とするものである。

[0013] また、本発明の請求項 3に記載のセラミック多層基板の製造方法は、請求項 1また は請求項 2に記載の発明において、上記密着防止材として、上記セラミックグリーン 層の焼結温度以下で燃焼または分解する榭脂を用いること特徴とするものである。

[0014] また、本発明の請求項 4に記載のセラミック多層基板の製造方法は、請求項 1また は請求項 2に記載の発明において、上記密着防止材として、上記セラミックグリーン 層の焼結温度では実質的に焼結しないセラミック粉末を用いること特徴とするもので ある。

[0015] また、本発明の請求項 5に記載のセラミック多層基板の製造方法は、請求項 1〜請 求項 4の 、ずれか 1項に記載の発明にお 、て、上記セラミックグリーン層を低温焼結 セラミック材料によって形成し、上記セラミックグリーン積層体の内部に銀または銅を 主成分とする導体パターンを形成すること特徴とするものである。

[0016] また、本発明の請求項 6に記載のセラミック多層基板の製造方法は、請求項 1〜請 求項 5の 、ずれか 1項に記載の発明にお 、て、上記セラミックグリーン積層体の一方 の主面または両主面に、上記セラミックグリーン層の焼結温度では実質的に焼結しな い難焼結性粉末力 なる収縮抑制層を付与する工程を備えたこと特徴とするもので ある。

[0017] また、本発明の請求項 7に記載のセラミック多層基板は、複数のセラミック層が積層 され且つ導体パターンを有するセラミック積層体と、上下のセラミック層の界面に設け られ、セラミック焼結体を素体とし且つ端子電極を有するチップ型セラミック電子部品 と、を備えたセラミック多層基板であって、上記セラミック積層体と上記チップ型セラミ ック電子部品の上記素体との界面に空隙が介在することを特徴とするものである。

[0018] また、本発明の請求項 8に記載のセラミック多層基板は、複数のセラミック層が積層 され且つ導体パターンを有するセラミック積層体と、上下のセラミック層の界面に設け られ、セラミック焼結体を素体とし且つ端子電極を有するチップ型セラミック電子部品 と、を備えたセラミック多層基板であって、上記セラミック積層体と上記チップ型セラミ ック電子部品の上記素体との界面に未焼結セラミック粉末が介在することを特徴とす るものである。

[0019] また、本発明の請求項 9に記載のセラミック多層基板は、請求項 7または請求項 8に 記載の発明において、上記セラミック層は、低温焼結セラミック層であることを特徴と するものである。

発明の効果

[0020] 本発明の請求項 1〜請求項 9に記載の発明によれば、チップ型セラミック電子部品 にクラック等の損傷がなぐし力もチップ型セラミック電子部品の特性が低下すること のな 、、信頼性の高 、セラミック多層基板及びその製造方法を提供することができる 図面の簡単な説明

[0021] [図 l] (a)、（b)はそれぞれ本発明のセラミック多層基板の一実施形態を示す図で、 (a )はその全体を示す断面図、（b)は（a)の要部を拡大して示す断面図である。

[図 2] (a)〜 (c)はそれぞれ図 1に示すセラミック多層基板の製造工程の要部を示す 工程図で、（a)はセラミックグリーンシートを示す断面図、（b)は (a)に示すセラミックグ リーンシートにチップ型セラミック電子部品を載置する状態を示す断面図、 (c)は (b) に示すチップ型セラミック電子部品を拡大して示す断面図である。

[図 3]図 1に示すセラミック多層基板の製造工程で、セラミックグリーン積層体を形成 する工程を示す断面図である。

[図 4] (a)〜 (c)はそれぞれ図 1に示すセラミック多層基板の製造工程で、 (a)は焼成 前のセラミックグリーン積層体を示す断面図、（b)は焼成後のセラミック多層基板を示 す断面図、（c)は (b)に示すセラミック多層基板に表面実装部品を搭載した状態を示 す断面図である。

[図 5] (a)、 (b)はそれぞれ本発明のセラミック多層基板の他の実施形態を示す図で、 (a)はその全体を示す断面図、（b)は (a)の要部を拡大して示すに断面図である。

[図 6] (a)、 (b)はそれぞれ図 5に示すセラミック多層基板の製造方法の要部を示す図 で、（a)はチップ型セラミック電子部品を内蔵させる直前を示す断面図、（b)は内蔵さ せた直後を示す断面図である。

[図 7]本発明のセラミック多層基板の更に他の実施形態の要部を拡大して示す断面 図である。

[図 8]本発明のセラミック多層基板の更に他の実施形態の要部を拡大して示す断面 図である。

[図 9]本発明のセラミック多層基板の更に他の実施形態の要部を拡大して示す断面 図である。

符号の説明

[0022] 10、 10A、 10B、 10C、 10D セラミック多層基板

11 セラミック積層体 11A セラミック層

12 導体パターン

13、 113 チップ型セラミック電子部品

13A 外部端子電極 (端子電極）

15 粉末層 (未焼結粉末）

16、 16A 拘束層（収縮抑制層）

111 セラミックグリーン積層体

111A セラミックグリーンシート（セラミックグリーン層）

115 ペースト層 (密着防止材）

V 空隙

発明を実施するための最良の形態

[0023] 以下、図 1〜図 9に示す実施形態に基づいて本発明を説明する。

[0024] 第 1の実施形態

本実施形態のセラミック多層基板 10は、図 1の（a)に示すように、複数のセラミック 層 11Aが積層され且つ内部導体パターン 12が形成されたセラミック積層体 11と、上 下のセラミック層 11 Aの界面に複数配置され、セラミック焼結体を素体とし且つその 両端部に外部端子電極 13Aを有するチップ型セラミック電子部品 13と、を備えて構 成されている。また、セラミック積層体 11の両主面（上下両面）にはそれぞれ表面電 極 14、 14が形成されている。

[0025] セラミック積層体 11の一方の主面 (本実施形態では上面）には表面電極 14を介し て複数の表面実装部品 20が実装されている。表面実装部品 20としては、半導体素 子、ガリウム砒素半導体素子等の能動素子やコンデンサ、インダクタ、抵抗等の受動 素子等が半田や導電性榭脂を介して、あるいは Au、 Al、 Cu等のボンディングワイヤ 一を介してセラミック積層体 11上面の表面電極 14に電気的に接続されている。チッ プ型セラミック電子部品 13と表面実装部品 20は、表面電極 14及び内部導体パター ン 12を介して互いに電気的に接続されている。このセラミック多層基板 10は、他方の 主面 (本実施形態では、下面）の表面電極 14を介してマザ一ボード等の実装基板に 実装することができる。 [0026] 而して、セラミック積層体 11を構成するセラミック層 11Aの材料は、セラミック材料で あれば特に制限されな 、が、例えば低温焼結セラミック（LTCC： Low Temperature Co-fired Ceramic)材料が好ましい。低温焼結セラミック材料とは、 1050°C以下の温 度で焼結可能であって、比抵抗の小さな銀や銅等と同時焼成が可能なセラミック材 料である。低温焼結セラミックとしては、具体的には、アルミナゃフォルステライト等の セラミック粉末にホウ珪酸系ガラスを混合してなるガラス複合系 LTCC材料、 ZnO— MgO-Al O SiO系の結晶化ガラスを用いた結晶化ガラス系 LTCC材料、 BaO

2 3 2

-A1 O -SiO系セラミック粉末や Al O -CaO-SiO— MgO— B O系セラミツ

2 3 2 2 3 2 2 3 ク粉末等を用いた非ガラス系 LTCC材料等が挙げられる。

[0027] セラミック積層体 11の材料として低温焼結セラミック材料を用いることによって、内 部導体パターン 12及び表面電極 14に Agまたは Cu等の低抵抗で低融点をもつ金 属を用いることができ、セラミック積層体 11と内部導体パターン 12とを 1050°C以下 の低温で同時焼成することができる。

[0028] また、セラミック材料として、高温焼結セラミック（HTCC : High Temperature Co-fir ed Ceramic)材料を使用することもできる。高温焼結セラミック材料としては、例えば、 アルミナ、窒化アルミニウム、ムライト、その他の材料にガラスなどの焼結助材をカロえ、 1100°C以上で焼結されたものが用いられる。このとき、内部導体パターン 12及び表 面電極 14としては、モリブデン、白金、パラジウム、タングステン、ニッケル及びこれら の合金から選択される金属を使用する。

[0029] セラミック積層体 11は、図 1の（a)に示すように、その内部に形成された内部導体パ ターン 12と、その上下両面に形成された表面電極 14、 14とを有している。内部導体 パターン 12は、上下のセラミック層 11Aの界面に沿って所定のパターンで形成され た面内導体 12Aと、上下の面内導体 12Aを接続するように所定のパターンで配置し て形成されたビア導体 12Bとから形成されている。

[0030] チップ型セラミック電子部品 13は、図 1の（a)、 (b)に示すように、上下のセラミック 層 11A、 11Aの界面に配置され、その外部端子電極 13Aが上下のセラミック層 11A 、 11Aの界面に形成された面内導体 12Aに接続されている。面内導体 12Aの外部 端子電極 13Aとの接続部 12Cは、チップ型セラミック電子部品 13と一緒に下側のセ ラミック層 11 Aに食 、込んで断面形状が外部端子電極 13Aの端面の略下半分から 底面に渡って略 L字状に形成されている。また、同図の（b)に拡大して示すように、チ ップ型セラミック電子部品 13の外部端子電極 13A以外の部分、即ちセラミック素体 部 13Bとセラミック層 11 Aとの間には空隙 Vが形成され、セラミック素体部 13Bがセラ ミック層 11Aから離間している。この空隙 Vは、後述するように焼成工程で密着防止 材を介して形成されるもので、焼成時にチップ型セラミック電子部品 13の熱膨張係数 とセラミック層 11の熱膨張係数との差に起因するチップ型セラミック電子部品 13の損 傷を防止すると共に、空隙 Vを介してセラミック素体部 13Bとセラミック層 11 A間の材 料成分の相互拡散を防止する機能を有して 、る。

[0031] チップ型セラミック電子部品 13としては、特に制限されないが、例えばチタン酸バリ ゥムゃフェライト等の 1050°C以上、更には 1200°C以上で焼成されたセラミック焼結 体を素体としたもの、例えば図 1の（b)に示す積層セラミックコンデンサの他、インダク タ、フィルタ、ノラン、カップラ等のチップ型セラミック電子部品を用いることができ、こ れらのチップ型セラミック電子部品を目的に応じて単数あるいは複数適宜選択して用 いることができる。本実施形態のチップ型セラミック電子部品 13は、同図に示すように 、複数のセラミック層が積層されてなるセラミック素体部 13Bと、上下のセラミック層間 に介在し且つ左右の外部端子電極 13A、 13Aから互いに対向する外部端子電極 1 3A、 13Aに向けてそれぞれ延びる複数の内部電極 13Cと、を有し、セラミック素体部 13Bのセラミック層とその上下の内部電極 13C、 13Cとでコンデンサが形成されて!ヽ る。

[0032] チップ型セラミック電子部品 13は、図 1の（a)に示すように、セラミック積層体 11内 に複数個設けられている。複数個のチップ型セラミック電子部品 13は、それぞれ同 一種のもの、つまりセラミック層の材料、層の厚み、積層数が実質的に同一のもので、 同図に示すように、セラミック積層体 11の上面から同一深さのセラミック層 11A上に 纏めて配置されている。このように複数個のチップ型セラミック電子部品 13が同一界 面に配置されているため、焼成時に各チップ型セラミック電子部品 13に大きな圧力 や収縮力が作用しても、これらの圧力は全てのチップ型セラミック電子部品 13に対し て実質的に同一大きさで作用するため、複数個のチップ型セラミック電子部品 13間 の特性値のバラツキを抑制することができる。

[0033] また、複数個のチップ型セラミック電子部品 13は、図 1の（b)に示すように、それぞ れのセラミック素体部 13Bのセラミック層及び内部電極 13Cがセラミック層 11 Aの界 面に対して平行に配置されて 、る。セラミック素体部 13Bのセラミック層がセラミック層 11 Aに平行であるため、セラミック層 11 Aの界面に対して垂直な方向の圧力や収縮 力が作用しても、これらの圧力はチップ型セラミック電子部品 13が劈開する方向に対 して垂直に作用するため、チップ型セラミック電子部品 13にクラックが発生することを 防止することができる。

[0034] また、チップ型セラミック電子部品 13において、その厚みを A、その長手方向の長さ を Bと定義すると、厚み Aと長さ Bは、 2≤ (B/A)≤40の関係を満たすことが好まし い。 BZAが 2未満ではチップ型セラミック電子部品 13の厚みが相対的に大きくなつ て圧縮作用による圧電効果を受け易くなるため、特性値のバラツキが生じ易ぐまた、 BZA力 0を超えるとチップ型セラミック電子部品 13の厚みが薄くなつて機械的強度 が弱くなり、加圧時の圧力で割れ易くなる。尚、チップ型セラミック電子部品の厚みと は、そのセラミック層の積層方向の厚みである。

[0035] また、複数個のチップ型セラミック電子部品 13は、同一のセラミック層 11A上に配 置されていることが好ましいが、必要に応じて上下のセラミック層 11A、 11Aの界面 のいずれの場所にも配置することもできる。複数個のチップ型セラミック電子部品 13 は、上下の異なる複数の界面に渡って複数積層して配置しても良い。それぞれの複 数個のチップ型セラミック電子部品 13は、目的に応じて、面内導体 12Aの接続部 12 Cを介して互いに直列及び/または並列に接続して、セラミック多層基板 10の多機 能化、高性能化を実現することができる。

[0036] また、表面実装部品 20は、図 1の（a)に示すようにチップ型セラミック電子部品 13と 適宜組み合わせて用 、られる。チップ型セラミック電子部品 13と表面実装部品 20と は表面電極 14、内部導体パターン 12を介して互いに接続されている。表面実装部 品 20が集積回路等の電源ノイズの影響を受けやす 、部品である場合には、表面実 装部品 20の電源端子及び接地端子の直下近傍で積層セラミックコンデンサをチップ 型セラミック電子部品 13として接続することにより、集積回路等の表面実装部品 20の 端子配置の制約を受けることなぐまた、別途マザ一ボードにチップ型セラミック電子 部品（例えば、積層セラミックコンデンサ)を実装することなぐ電源電圧の安定供給 及び出力の発振防止など、高効率でノイズ除去を行うことができる。

[0037] 次いで、図 2〜図 4を参照しながらセラミック多層基板 10の製造方法について説明 する。

本実施形態では無収縮工法を用いてセラミック多層基板 10を作製する場合にっ ヽ て説明する。無収縮工法とは、セラミック積層体 11としてセラミック材料を用いた場合 にセラミック積層体の焼成前後でセラミック積層体の平面方向の寸法が実質的に変 化しな!/、工法のことを云う。

[0038] 本実施形態ではまず、例えば低温焼結セラミック材料を含むスラリーを用いて、セラ ミックグリーンシートを所定枚数作製する。また、図 2の（a)、 （b)に示すように、セラミ ック焼結体を素体とするチップ型セラミック電子部品 113を搭載するためのセラミック グリーンシート 111Aには所定のパターンでビアホールを形成する。これらのビアホー ル内に例えば Agまたは Cuを主成分とする導電性ペーストを充填してビア導体部 11 2Bを形成する。更に、スクリーン印刷法を用いて同種の導電性ペーストをセラミックグ リーンシート 111A上に所定のパターンで塗布して、面内導体部 112Aを形成し、面 内導体部 112Aとビア導体部 112Bとを適宜接続する。その他のセラミックグリーンシ ート 111Aもこれと同一要領で作製する。

[0039] 尚、焼成時のチップ型セラミック電子部品については符号「113」を附し、焼成後の 降温時以降のチップ型セラミック電子部品については符号「13」を附して説明する。

[0040] 一方、図 2の（c)に示すようにセラミック焼結体を素体とするチップ型セラミック電子 部品 113を準備し、このチップ型セラミック電子部品 113の外部端子電極部 113A以 外のセラミック素体部 113Bの全周面に熱分解性の樹脂からなる榭脂ペーストを密着 防止材として塗布して、厚み 1〜30 mのペースト層 115を形成する。尚、密着防止 材は、セラミック素体部 113Bの全周面に形成されていることが好ましいが、その少な くとも一部に形成されていれば良い。特に、大きな圧力が加わる上下の面に形成され ていることが好ましい。

[0041] 密着防止材としては、焼成時にはチップ型セラミック電子部品 113とセラミックダリー ンシート 111Aとの間の材料成分の相互拡散を防止し、焼成後にはチップ型セラミツ ク電子部品 113の収縮を許容するための非拘束領域を形成する材料であれば、特 に制限されない。このような密着防止材としては、本実施形態のように焼成によって 燃焼、分解して空隙 Vを形成する榭脂や、焼成によっても焼結せずセラミック素体部 13Bと固着しないセラミック粉末材料等を用いることができる。燃焼性の榭脂としては 、例えばプチラール系榭脂を用いることができ、分解性の榭脂としては、例えばアタリ ル系榭脂を用いることができる。セラミック粉末材料としては、後述する難焼結性粉末 等を用いることができる。尚、榭脂ペースト中には、空隙の形成を妨げない程度に低 温焼結セラミック材料が含まれて 、ても良 、。

[0042] チップ型セラミック電子部品 113のセラミック素体部 113Bにペースト層 115を形成 した後、チップ型セラミック電子部品 113が配置されるセラミックグリーンシート 111A の面内導体部 112Aに、スプレー等を用いて有機系接着剤を塗布または噴霧して有 機系接着剤層（図示せず)を形成する。その後、図 2の (b)に示すように、チップ型セ ラミック電子部品 113の外部端子電極部 113A、 113Aをセラミックグリーンシート 11 1 Aの面内導体部 112Aに位置合わせした後、チップ型セラミック電子部品 113をセ ラミックグリーンシート 111 A上に搭載して、チップ型セラミック電子部品 113の外部端 子電極部 113Aを、有機系接着剤層を介して面内導体部 112A上に接合、固定する 。尚、有機系接着剤としては、合成ゴムや合成樹脂と可塑剤を加えた混合物などを 使用することができる。また、有機系接着剤層の厚みは、塗布の場合には 3 /z m以下 、噴霧の場合には 1 μ m以下が好ましい。

[0043] その後、図 3に示すように面内導体部 112A及びビア導体部 112Bを有するセラミツ クグリーンシート 111Aとチップ型セラミック電子部品 113が搭載されたセラミックダリ 一ンシート 111 Aとを所定の順序で拘束層 116上に積層し、最上層の表面電極部 11 4を有するセラミックグリーンシート 111 Aを積層して、拘束層 116上にセラミックダリー ン積層体 111を形成する。更に、このセラミックグリーン積層体 111の上面に拘束層 1 16を積層し、上下の拘束層 116を介してセラミックグリーン積層体 111を所定の温度 及び圧力で熱圧着して、図 4の（a)に示す圧着体 110を得る。拘束層 116としては、 セラミックグリーン積層体 111の焼結温度では焼結しな 、難焼結性粉末 (例えば A1 O等のように焼結温度の高いセラミック粉末）、具体的には Al Oを主成分として含

3 2 3

むと共に有機バインダを副成分として含むスラリー力 同図に示すようにシート状に 形成されたものを用いる。

[0044] 然る後、図 4の（a)に示す圧着体 110を例えば空気雰囲気中 870°Cで焼成して、図 4の（b)に示すセラミック多層基板 10を得る。焼成温度としては、低温焼結セラミック 材料が焼結する温度、例えば 800〜1050°Cの範囲が好ましい。焼成温度が 800°C 未満ではセラミックグリーン積層体 111のセラミック成分が十分に焼結しない虞があり 、 1050°Cを超えると焼成時に内部導体パターン 12の金属粒子が溶融してセラミック グリーン積層体 111内へ拡散する虞がある。

[0045] セラミックグリーン積層体 111を焼成する際に、チップ型セラミック電子部品 113の セラミック素体部 113Bの周面に形成されたペースト層 115は、燃焼または熱分解し、 図 1の（b)に示すようにチップ型セラミック電子部品 113のセラミック素体部 113Bとセ ラミックグリーンシート 111Aの間に狭い空隙 Vができる。このため、セラミックグリーン シート 111 Aが焼結する段階でセラミック層 11 Aとチップ型セラミック電子部品 113の セラミック素体部 113Bとの間での材料成分の相互拡散を確実に防止することができ 、焼成後のチップ型セラミック電子部品 13の特性を低下させることがない。また、チッ プ型セラミック電子部品 113の外部端子電極部 113Aと面内導体部 112Aは、焼結 する際にそれぞれの金属粒子が粒成長して一体化して接続される。

[0046] チップ型セラミック電子部品 113は、焼成時に外部端子電極部 113Aを介して面内 導体部 112Aと一体的に強固に接続され、またペースト層 115の燃焼、分解によって セラミックグリーンシート 111Aとの間に空隙 Vが形成されるため、焼成後の降温時に 、チップ型セラミック電子部品 13とセラミック層 11 Aとの間に大きな熱膨張係数差が あっても、チップ型セラミック電子部品 13の収縮に伴って延性に富む面内導体 12A が延びるため、チップ型セラミック電子部品 13には無理な引っ張り力が働かず、チッ プ型セラミック電子部品 13にクラックが発生したり、チップ型セラミック電子部品 13が 損傷したりすることはない。

[0047] 焼成後には、ブラスト処理や超音波洗浄処理によって上下の拘束層 116を除去し て、セラミック多層基板 10を得ることができる。更に、図 4の（c)に示すようにセラミック 多層基板 10の表面電極 14に所定の表面実装部品 20を半田等の手法で実装して 最終製品を得ることができる。尚、チップ型セラミック電子部品 113の外部端子電極 部 113Aは、導電性ペーストを塗布して焼き付けたものであっても、導電性ペーストを 塗布して乾燥させて焼き付ける前のものであっても良い。

[0048] 以上説明したように本実施形態によれば、複数のセラミックグリーンシート 111Aを 積層してなるセラミックグリーン積層体 111と、このセラミックグリーン積層体 111の内 部に配置され、セラミック焼結体を素体とし且つその両端に外部端子電極部 113 Aを 有するチップ型セラミック電子部品 113とを、同時に焼成することによって、チップ型 セラミック電子部品 13を内蔵するセラミック多層基板 10を製造することができる。この 際に、予めセラミック素体部 113Bの全周面にペースト層 115が形成されたチップ型 セラミック電子部品 113を上下のセラミックグリーンシート 111A、 111 Aの界面に配 置し、セラミックグリーンシート 111Aとチップ型セラミック電子部品 113のセラミック素 体部 113Bとの間にペースト層 115を介在させて、これら三者を焼成するようにしたた め、焼成時にペースト層 115が燃焼、分解してチップ型セラミック電子部品 113のセ ラミック素体部 113Bとセラミックグリーンシート 111 Aの間に空隙 Vができ、チップ型 セラミック電子部品 113のセラミック素体部 113Bとセラミック層 11 Aとの間で材料成 分の相互拡散がなぐチップ型セラミック電子部品 13の特性が低下することがなぐま た、焼成後の降温時にはチップ型セラミック電子部品 13はセラミック層 11Aとの間に 空隙 Vがあってセラミック層 11Aに拘束されずに延性のある面内導体 12Aを介して 収縮するため、チップ型セラミック電子部品 13に無理な引っ張り力が作用せず、チッ プ型セラミック電子部品 13にクラックを生じたり、チップ型セラミック電子部品 13が損 傷することちない。

[0049] 従って、本実施形態によれば、チップ型セラミック電子部品 13にクラック等の損傷 がなぐし力もチップ型セラミック電子部品 13の特性が低下することのない、信頼性の 高 、セラミック多層基板 10を得ることができる。

[0050] また、本実施形態によれば、セラミック層 11 Aは低温焼結セラミック層であるため、 内部導体パターン 12及び表面電極 14として Agまたは Cu等の低抵抗で安価な金属 を用いることができ、製造コストの低減や高周波数特性の向上に寄与することができ る。

[0051] 第 2の実施形態

本実施形態においても、第 1の実施形態と同一または相当部分には同一符号を附 して説明する。

[0052] 本実施形態のセラミック多層基板 10Aは、例えば図 5の（a)、 (b)に示すように、セ ラミック積層体 11、内部導体パターン 12、チップ型セラミック電子部品 13を備え、セ ラミック積層体 11の上面には複数の表面実装部品 20が搭載されている。本実施形 態のセラミック多層基板 10Aは、セラミック積層体 11内の内部導体パターン 12に対 するチップ型セラミック電子部品 13の接続構造を異にする以外は第 1の実施形態と 実質的に同様に構成されている。即ち、チップ型セラミック電子部品 13のセラミック素 体部 13Bの周囲には空隙 Vが形成され、セラミック層 11 Aから離間して 、る。

[0053] 本実施形態における接続構造では、チップ型セラミック電子部品 13が接続部 12C を介して面内導体 12Aに接続されている。この接続部 12Cは、図 5の (b)に示すよう に第 1、第 2接続導体 12D、 12Eによって形成されている。第 1接続導体 12Dは、同 図に示すように、チップ型セラミック電子部品 13が配置された上下のセラミック層 11 A、 11 Aの界面に設けられた面内導体 12Aから下側のセラミック層 11 Aと外部端子 電極 13Aの端面との界面に沿って下方に延び、外部端子電極 13 Aの下面まで達し て、側面の断面形状が L字状に形成されている。第 2接続導体 12Eは、同図に示す ように、チップ型セラミック電子部品 13が配置された上下のセラミック層 11A、 11Aの 界面に設けられた面内導体 12Aから上側のセラミック層 11Aと外部端子電極 13Aの 端面との界面に沿って上方に延び、外部端子電極 13Aの上面まで達して、側面の 断面形状が倒 L字状に形成されている。第 1、第 2接続導体 12D、 12Eの幅は、少な くともチップ型セラミック電子部品 13の幅に相当する寸法に形成されていることが好 ましい。

[0054] 従って、第 1、第 2接続導体 12D、 12Eは、チップ型セラミック電子部品 13の上面端 部、端面及び下面端部を連続して被覆し、その外部端子電極 13Aを上下両面から 掴むように断面が角張った C字形状 (以下、単に「C字形状」と称す。）を呈する接続 部 12Cとして形成され、外部端子電極 13Aの三面、好ましくは両側面を含めた五面 に対して電気的に接続されている。第 1、第 2接続導体 12D、 12Eは、それぞれ面内 導体 12Aの線幅より広く形成されているため、面内導体 12Aとの間で面内導体 12A の幅方向の位置ズレがあっても面内導体 12Aと確実に接続され、面内導体 12Aと外 部端子電極 13Aとを確実に接続するようになって 、る。

[0055] 本実施形態の接続構造を得るためには、図 6の（a)、 (b)に示すように、予めスクリ ーン印刷等の手法で第 1、第 2接続導体部 112D、 112Eが形成された上下のセラミ ックグリーンシート 111 A、 111， A内にセラミック素体部 113Bの外周面にペースト層 115が形成されたセラミック焼結体を素体とするチップ型セラミック電子部品 113を内 蔵させる。そして、チップ型セラミック電子部品 113を内蔵するセラミックグリーンシー ト 111A、 l l l 'Aを他のセラミックグリーンシート 111Aと所定の順序で積層し、その 上下を拘束層で挟持した状態で焼成すると、チップ型セラミック電子部品 113のぺー スト層 115が燃焼、分解して、図 5の (b)に示すようにチップ型セラミック電子部品 13 のセラミック素体部 13Bの周囲に空隙 Vを有するセラミック多層基板 10Aが得られる 。本実施形態では、チップ型セラミック電子部品 13と面内導体 12Aとが接続部 12C を介してより確実に接続され、接続信頼性を高めることができる他、第 1の実施形態と 同様の作用効果を期することができる。

[0056] 第 3の実施形態

第 1、第 2の実施形態では密着防止材として榭脂を用いてチップ型セラミック電子部 品 13のセラミック素体部 13Bとセラミック層 11 Aとの間に空隙 Vを形成する場合につ いて説明したが、本実施形態では密着防止材として難焼結性粉末を用いる。難焼結 性粉末としては、前述した拘束層と同様に、セラミック層 11 Aの焼結温度では焼結し ない粉末材料であれば特に制限されず、例えば Al O等のように焼結温度がセラミツ

2 3

ク層 11Aの焼結温度より高いセラミック粉末が好ましい。本実施形態においても、第 1 、第 2の実施形態と同一または相当部分には同一符号を附して説明する。

[0057] 即ち、本実施形態のセラミック多層基板 10Bは、図 7に示すようにチップ型セラミック 電子部品 13のセラミック素体部 13Bとセラミック層 11 Aの間に難焼結性粉末力もなる 粉末層 15が形成されている以外は、図 1に示す第 1の実施形態のセラミック多層基 板 10と実質的に同様に構成されている。 [0058] セラミック多層基板 10Bを作製する際には、第 1、第 2の実施形態における榭脂ぺ 一ストに代えて難焼結性粉末を主成分とし、有機バインダを副成分とするペースト (粉 末ペースト）をチップ型セラミック電子部品のセラミック素体部の外周面に塗布して粉 末ペースト層を形成する以外は、第 1、第 2の実施形態と同様に作製する。焼成時に は、粉末ペースト層の有機バインダ等の副成分が燃焼、分解して消失して実質的に 未焼結の難焼結性粉末のみが残って粉末層 15を形成する。チップ型セラミック電子 部品 13は、焼成後の降温時に膨張状態力も収縮する際にセラミック層 11Aに拘束さ れることがなく粉体層 15に沿って収縮することができ、延いてはチップ型セラミック電 子部品 13にクラックが発生したり、チップ型セラミック電子部品 13が破損することもな い。

[0059] また、チップ型セラミック電子部品 13のセラミック素体部 13Bとセラミック層 11 Aとの 間には粉末層 15が介在するため、セラミック素体部 13Bとセラミック層 11 Aとの間で の材料成分の相互拡散を確実に防止することができる。従って、本実施形態におい ても第 1、第 2の実施形態と同様の作用効果を期することができる。

[0060] 第 4の実施形態

本実施形態のセラミック多層基板 10Cは、図 8に示すようにセラミック積層体 11内の 内部導体パターン 12のチップ型セラミック電子部品 13に対する接続部 12Cの形態 を異にする以外は第 3の実施形態と実質的に同様に構成されている。即ち、本実施 形態では、同図に示すようにチップ型セラミック電子部品 13のセラミック素体部 13Bと セラミック層 11 Aの間に難焼結性粉末からなる粉末層 15が形成されて 、る。内部導 体パターン 12のチップ型セラミック電子部品 13との接続部 12Cは、同図に示すよう に第 1、第 2接続導体 12D、 12Eによって形成され、実質的に第 2の実施形態の接続 構造と同様に構成されている。従って、本実施形態においても図 7に示す第 3の実施 形態のセラミック多層基板 10Bと同様の作用効果を期することができる。

[0061] 第 5の実施形態

本実施形態のセラミック多層基板 10Dは、図 9に示すようにセラミック層 11Aの間に 拘束層 16 Aが適宜介在して 、る以外は、図 7に示す第 3の実施形態のセラミック多層 基板 10Bと同様に構成されている。従って、以下では、第 3の実施形態と同一または 相当部分には同一符号を附して本実施形態を説明する。

[0062] 本実施形態では、セラミックグリーン積層体を作製する際に、例えば、セラミックダリ ーンシートと拘束層とを重ねて複合シートを作製する。そして、チップ型セラミック電 子部品を内蔵させる時には、一枚の複合シートのセラミックグリーンシート側に面内導 体部及びビア導体部を形成し、このセラミックグリーンシート上にチップ型セラミック電 子部品を搭載して、粉末ペースト層がセラミック素体部に形成されたチップ型セラミツ ク電子部品をセラミックグリーンシート上に接合、固定する。次いで、他の複合シート のセラミックグリーンシートをチップ型セラミック電子部品側に向けて積層する。後は、 チップ型セラミック電子部品を内蔵した複合シートと他の複合シートとを積層してセラ ミックグリーン積層体を作製し、焼成する。セラミックグリーン積層体の焼成時には、チ ップ型セラミック電子部品のセラミック素体部とセラミックグリーンシートとの間の粉末 ペースト層の有機バインダが燃焼して粉末層が形成されると共にセラミックグリーンシ ートのガラス成分が拘束層中に拡散し、拘束層のセラミック材料が結合して一体ィ匕し 、図 9に示すように、セラミック積層体 11内でチップ型セラミック電子部品 13のセラミツ ク素体部 13Bとセラミック層 11 Aの間に粉末層 15が形成されると共に他の上下のセ ラミック層 11 A、 11 A間に拘束層 16Aが形成される。

[0063] 本実施形態によれば、チップ型セラミック電子部品 13のセラミック素体部 13Bとセラ ミック層 11Aの間に粉末層 15が介在するため、第 3の実施形態と同様の作用効果が 奏し得られると共に、セラミックグリーン積層体内にその積層方向全体に渡って複数 の拘束層を所定間隔毎に介在させてセラミックグリーン積層体を焼成するため、焼成 時にセラミックグリーン積層体の表面から中心部まで均等に各セラミック層の面方向 の収縮を抑制することができ、基板内部のクラックを防止することができると共に基板 の反りを防止することができる。尚、本実施形態では粉末層 15を設ける場合につい て説明したが、粉末層 15に代えて空隙 Vを設けても良い。

[0064] 尚、上記各実施形態では、密着防止材はセラミック素体部 113Bの表面にペースト 層 115として形成した例について説明した力 密着防止材カもなるペースト層はセラ ミック素体部 113Bに対応させてセラミックグリーンシート 111 A側に形成しても良!、。 実施例 [0065] 実施例 1

本実施例ではチップ型セラミック電子部品に熱分解性の榭脂からなるペースト層を 形成し、無収縮工法で焼成してセラミック多層基板を作製し、チップ型セラミック電子 部品（積層セラミックコンデンサ）のクラックの有無をもって、焼成後の降温時に積層 セラミックコンデンサに無理な引っ張り力が作用しているか否かを調べた。また、内蔵 された積層セラミックコンデンサの容量を測定し、容量変動を介して材料成分の相互 拡散の程度を調べた。

[0066] 〔セラミック多層基板の作製〕

セラミック多層基板を作製するには、まず、 Al Oをフイラ一とし、セラミック材料とし

2 3

てホウ珪酸ガラスを焼結助材とする低温焼結セラミック材料を用いてスラリーを調製し 、このスラリーをキャリアフィルム上に塗布して複数枚のセラミックグリーンシートを作 製した。そして、一枚のセラミックグリーンシートに対してレーザー加工によりビアホー ルをそれぞれ形成した後、セラミックグリーンシートを平滑な支持台の上に密着させ た状態で、 Ag粉末を主成分とする導電性ペーストを、メタルマスクを用いてビアホー ル内に押し込むことによってビア導体部を形成した。このセラミックグリーンシートに同 一の導電性ペーストをスクリーン印刷して所定のパターンで面内導体部を形成した。 他のセラミックダリーシートについても同様にしてビア導体部及び面内導体部を適宜 形成した。この低温焼結セラミック材料力もなるセラミック層の熱膨張係数は 7ppm/ °Cである。

[0067] 次いで、セラミック焼結体を素体とするチップ型セラミック電子部品として積層セラミ ックコンデンサを用意した。この積層セラミックコンデンサは、 1300°Cで焼成されたセ ラミック焼結体（サイズ： 1. Omm X O. 3mm X O. 3mm、内部電極； Pd、容量規格： 8 OpF、熱膨張係数： 14ppmZ°C)からなり、その両端に Agを主成分とする導電性べ 一ストを塗布して外部端子電極部が形成されて！、る。外部端子電極部にはメツキ処 理が施されていない。積層セラミックコンデンサの容量のバラツキは 3CV=4. 0%で あった。そして、積層セラミックコンデンサのセラミック素体部の外周面に熱分解性の 榭脂ペーストを薄く塗布してペースト層を形成した。その後、例えばスプレーを用いて 所定のセラミックグリーンシート上に有機系接着剤を塗布して面内導体部に有機系 接着剤層を形成した後、マウンターを用いて積層セラミックコンデンサを所定の面内 導体部に合わせて搭載し、積層セラミックコンデンサを面内導体部に接合、固定した

[0068] 本実施例では、焼成後の厚さが 50 μ mになる 200mm X 200mm角のセラミックグ リーンシートを 10枚積層し、複数の積層セラミックコンデンサを焼成後に基板表面か ら 250 mの深さで、厚さ方向の中間部に位置するようにセラミックグリーンシートの 積層体内に配置して圧着した。積層セラミックコンデンサは、 lOmmX IOmm角の領 域に 10個ずつ内蔵させた。従って、 200mm X 200mm角のセラミックグリーンシート の圧着体内には 4000個の積層セラミックコンデンサが同一深さに配置されて 、るこ とになる。

[0069] 200mmX 200mm角の圧着体の両面に拘束層となるシートを積層した後、この積 層体を例えば lOMPa以上の圧力で仮圧着した。拘束層としては、 Al Oにセラミック

2 3 グリーンシートに使用されるホウ珪酸ガラスを 0. 5重量％添加して形成されたシートを 使用した。ホウ珪酸ガラスを微量添加することにより、基板との密着性を高め、シート による収縮抑制効果を高めている。ホウ珪酸ガラスは微量であるため、セラミック材料 の焼成温度では拘束層は焼結しない。仮圧着の圧力が lOMPa未満ではセラミック グリーンシート同士の圧着が不十分で、層間剥離を生じる場合がある。仮圧着後、例 えば 20MPa以上、 250MPa以下の圧力で積層体の本圧着を行った。この圧力が 2 OMPa未満では上下のセラミックグリーンシート間の圧着が不十分で、焼成時に層間 剥離を生じる虞がある。この圧力が 250MPaを超えると積層セラミックコンデンサが破 損したり、導体パターンが断線したりする虞がある。本圧着後、 870°Cの空気雰囲気 中で圧着体の焼成を行った後、拘束層であるシートを除去して、 0. 5mm厚のセラミ ック多層基板を得た。

[0070] また、比較例 1として、セラミック素体部の外周面に熱分解性の榭脂を塗布してな!ヽ 積層セラミックコンデンサを用いた以外は、実施例 1と同一要領でセラミック多層基板 を作製した。

[0071] 〔セラミック多層基板の評価〕

X線探傷法を用いて、実施例 1と比較例 1の各セラミック多層基板内の 4000個の積 層セラミックコンデンサについてクラックの有無を調べ、その結果を表 1に示した。また 、 LCRメータを用いて、実施例 1と比較例 1の各セラミック多層基板内の 4000個の積 層セラミックコンデンサについて 1MHzの条件でそれぞれの容量を測定し、その結果 を表 2に示した。尚、表 1、表 2において、部品は積層セラミックコンデンサを意味し、 基板はセラミック多層基板を意味する。

[0072] [表 1]

[0073] [表 2]

[0074] 表 1に示す結果によれば、実施例 1の場合にはいずれの積層セラミックコンデンサ にもクラックが検出されな力つたことから、積層セラミックコンデンサとセラミック層との 間のペースト層が燃焼、分解して空隙ができ、積層セラミックコンデンサとセラミック層 とが密着せず、焼成後の降温時に生じる熱膨張係数差に起因する熱応力を延性の 富む面内導体で緩和できることが判った。

[0075] これに対して、比較例 1の場合には 4000個中 56個にクラックが検出されたことから

、積層セラミックコンデンサとセラミック層とが密着していて、焼成後の降温時に積層 セラミックコンデンサがセラミック層より大きく収縮する際に、セラミック層と積層セラミツ クコンデンサとの間で無理な引っ張り力が作用することが判った。

[0076] また、表 2に示す結果によれば、実施例 1のセラミック多層基板の場合には内蔵前 のチップ型セラミック電子部品の容量のバラツキと同一で実質的に変化しな力つたこ とから、実施例 1のセラミック多層基板の場合には焼成時に積層セラミックコンデンサ とセラミック層との間に空隙ができ、積層セラミックコンデンサとセラミック層とが密着せ ず、これら両者間における材料成分の相互拡散のないことが判った。

[0077] これに対して、比較例 1のセラミック多層基板の場合には内蔵前のチップ型セラミツ ク電子部品の容量のバラツキより大きくなつていることから、焼成時に積層セラミックコ ンデンサとセラミック層とが密着し、積層セラミックコンデンサとセラミック層との間で材 料成分の相互拡散があり、容量のバラツキが大きくなることが判った。

[0078] 実施例 2

〔セラミック多層基板の作製〕

本実施例では、セラミックセラミック多層基板の上面から 100 mの深さに位置するよ うに積層セラミックコンデンサを配置し、積層セラミックコンデンサに塗布する密着防 止材として実施例 1の熱分解性の榭脂ペーストに代えて難焼結性材料 (Al O )を含

2 3 むペーストを塗布した以外は実施例 1と同一要領でセラミック多層基板を作製した。

[0079] また、実施例 2に対する参考例 1として実施例 1と同様に積層セラミックコンデンサに 熱分解性の榭脂ペーストを塗布し、この積層セラミックコンデンサを実施例 2と同一の 要領で配置して実施例 2と同様にセラミック多層基板を作製した。

[0080] 〔セラミック多層基板の評価〕

実施例 2及び参考例 1の各セラミック多層基板について実施例 1と同様に X線探傷 法を用いて積層セラミックコンデンサにクラックが発生している力否かを観察し、その 結果を表 3に示した。また、これらの各セラミック多層基板について LCRメータを用い て実施例 1と同様にそれぞれの容量を測定し、その結果を表 4に示した。更に、セラミ ック多層基板の表面に表面実装部品を実装し、それぞれのセラミック多層基板にクラ ックが発生して 、る力否かを観察した。

[0081] [表 3]

[0082] [表 4]

表 3、表 4に示す結果によれば、実施例 2及び参考例 1のいずれの場合にも積層セ ラミックコンデンサにクラックが検出されな力つたことから、セラミック積層体内の如何 なる場所に積層セラミックコンデンサを配置してもクラックを生じないことが判った。 [0084] また、表 4に示す結果によれば、実施例 2及び参考例 1のいずれの場合にも積層セ ラミックコンデンサの容量が実質的に同一の値を示すことから、セラミック積層体内の 如何なる場所に積層セラミックコンデンサを配置しても積層セラミックコンデンサの特 性が低下しな 、ことが判った。

[0085] 更に、実施例 2及び参考例 1それぞれのセラミック多層基板に表面実装部品を実装 した結果、実施例 2のセラミック多層基板にはクラックが検出されなカゝつたが、参考例 1のセラミック多層基板には基板にクラックが検出された。この結果から、実施例 2の 場合には積層セラミックコンデンサとセラミック層との間に粉末層があって空隙がない ため、クラックの発生を防止できることが判った。これに対して、参考例 1の場合には チップ型セラミック電子部品とセラミック層との間に空隙があるため、基板にクラックを 生じることが判った。

[0086] 実施例 3

〔セラミック多層基板の作製〕

本実施例では、低温焼結セラミック材料に用いられる焼結助材の添加量を変化さ せて拘束層に添加することによって、セラミックグリーンシートの積層体に対する拘束 層の密着力を変化させ、表 5に示すように積層体の平面方向の収縮量を制御した以 外は、実施例 1と同一要領でセラミック多層基板を作製した。

[0087] 〔セラミック多層基板の評価〕

本実施例にぉ ヽても実施例 1と同様に X線探傷法で評価を行 ヽ、その結果を表 5に 示した。

[0088] [表 5]

[0089] 表 5に示す結果によれば、セラミック層の収縮量が ± 5%を超えると積層セラミックコ ンデンサのセラミック素体部にペースト層を設けて焼成したにも拘らず、積層セラミツ クコンデンサ、基板の双方にクラックが発生することが判った。換言すれば、積層セラ ミックコンデンサにペースト層を設けても、セラミック層を構成する低温焼結セラミック 材料の収縮量を ± 5%以内に抑える必要があることが判った。従って、拘束層への焼 結助材の添加量は、 ± 5%の範囲内の収縮量を示す、 0. 1〜1. 6重量％に設定す ることが好ま U、ことが判った。

[0090] 実施例 4

〔セラミック多層基板の作製〕

本実施例では、実施例 1と同一の基板材料を用いると共にチップ型セラミック電子 部品の配置も実施例 1と同様にした。本実施例では、密着防止材として、実施例 2と 同様の難焼結粉末を含む粉末ペーストをチップ型セラミック電子部品に塗布した。そ して、セラミック積層体の内部導体パターン及びチップ型セラミック電子部品の外部 端子電極として Cuを用い、また、チップ型セラミック電子部品として、大きさ 1. 6mm X O. 8mm X O. 3mm、内部電極 Ni、焼成温度 1200°C、容量規格 0. 1 F、熱膨 張係数 10. 5ppm/°Cの積層セラミックコンデンサを用いた。そして、焼成温度を表 6 に示すように変えてセラミック多層基板を作製し、粉末ペースト層に対する焼成温度 の影響を調べた。

[0091] 〔セラミック多層基板の評価〕

本実施例にぉ 、ても実施例 1と同様に X線探傷法で評価を行 ヽ、その結果を表 6に 示した。

[0092] [表 6]

[0093] 表 6に示す結果によれば、焼成温度が 1050°Cを超えると、焼成時にセラミック層の ガラス成分が積層セラミックコンデンサの粉末層に染み込み、粉末層が焼結し、積層 セラミックコンデンサとセラミック層とが粉末層を介して強固に接合されて、粉末層本 来の機能を果たさな 、ことが判った。 [0094] 尚、本発明は、上記各実施形態に何等制限されるものではなぐ本発明の趣旨に 反しない限り、本発明に含まれる。

産業上の利用可能性

[0095] 本発明は、電子機器などに使用されるセラミック多層基板及びその製造方法に好 適に利用することができる。

Claims

請求の範囲

[1] 複数のセラミックグリーン層を積層してなるセラミックグリーン積層体と、このセラミツ クグリーン積層体の内部に配置され、セラミック焼結体を素体とし且つ端子電極を有 するチップ型セラミック電子部品とを、同時に焼成することによって、チップ型セラミツ ク電子部品を内蔵するセラミック多層基板を製造する方法であって、

上記チップ型セラミック電子部品と上記セラミックグリーン積層体との間に予め密着 防止材を介在させ、

上記セラミックグリーン積層体、上記チップ型セラミック電子部品及び上記密着防止 材を焼成することを特徴とするセラミック多層基板の製造方法。

[2] 上記密着防止材を上記セラミック焼結体の表面に付与する工程を備えたこと特徴と する請求項 1に記載のセラミック多層基板の製造方法。

[3] 上記密着防止材として、上記セラミックグリーン層の焼結温度以下で燃焼または分 解する榭脂を用いること特徴とする請求項 1または請求項 2に記載のセラミック多層 基板の製造方法。

[4] 上記密着防止材として、上記セラミックグリーン層の焼結温度では実質的に焼結し な 、セラミック粉末を用いること特徴とする請求項 1または請求項 2に記載のセラミック 多層基板の製造方法。

[5] 上記セラミックグリーン層を低温焼結セラミック材料によって形成し、上記セラミック グリーン積層体の内部に銀または銅を主成分とする導体パターンを形成すること特 徴とする請求項 1〜請求項 4のいずれ力 1項に記載のセラミック多層基板の製造方法

[6] 上記セラミックグリーン積層体の一方の主面または両主面に、上記セラミックダリー ン層の焼結温度では実質的に焼結しない難焼結性粉末からなる収縮抑制層を付与 する工程を備えたこと特徴とする請求項 1〜請求項 5のいずれか 1項に記載のセラミ ック多層基板の製造方法。

[7] 複数のセラミック層が積層され且つ導体パターンを有するセラミック積層体と、上下 のセラミック層の界面に設けられ、セラミック焼結体を素体とし且つ端子電極を有する チップ型セラミック電子部品と、を備えたセラミック多層基板であって、 上記セラミック積層体と上記チップ型セラミック電子部品の上記素体との界面に空 隙が介在することを特徴とするセラミック多層基板。

[8] 複数のセラミック層が積層され且つ導体パターンを有するセラミック積層体と、上下 のセラミック層の界面に設けられ、セラミック焼結体を素体とし且つ端子電極を有する チップ型セラミック電子部品と、を備えたセラミック多層基板であって、

上記セラミック積層体と上記チップ型セラミック電子部品の上記素体との界面に未 焼結セラミック粉末が介在することを特徴とするセラミック多層基板。

[9] 上記セラミック層は、低温焼結セラミック層であることを特徴とする請求項 7または請 求項 8に記載のセラミック多層基板。