WO2006018943A1 - 位相同期回路 - Google Patents

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WO2006018943A1
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inputs
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Hiroaki Nakaya
Yasuhiko Sasaki
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Renesas Technology Corp
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Definitions

  • the present invention relates to a phase synchronization circuit.
  • the phase synchronization circuit is used in a semiconductor integrated circuit, a circuit module, and a system that operate using a clock or a strobe.
  • a semiconductor chip In general, in order to accurately exchange signals with an external device, a semiconductor chip needs to synchronize signals inside and outside the chip. In such synchronization, the transition time of the semiconductor chip is accurately input so as to maintain a constant timing relationship with the transition time of the clock (or strobe, which is not distinguished in this application). It is common practice to generate a controlled internal clock and use this chip internal clock for signal acquisition. The following conventional techniques exist for such a phase locked loop.
  • Non-Patent Document 1 two delay sequences (FDA, BDA) are arranged in parallel in opposite directions, and a control circuit MCC is arranged in parallel in two delay sequences between them.
  • a load circuit that has the same delay time as the clock driver connected to the output is designed as a dummy and connected to the input of the delay string FDA.
  • This circuit detects the position where the phase is synchronized in the delay train FDA from the delay train FDA and the control circuit MCC, and inputs the same position force clock of the delay train BDA to transmit the clock in the opposite direction to the delay train FDA.
  • Patent Document 1 has a ring-type coarse delayer that roughly adjusts the phase and a fine delayer that finely adjusts the phase, and adopts a ring-type and hierarchical structure so that the entire circuit is achieved. The area and number of gates are reduced. The amount of delay is determined by sequentially comparing the phase of the external clock and the feedback clock using a single phase detector. This is determined by giving to the fine delay and the coarse delay.
  • Non-Patent Document 1 IEEE Journal of Solid-state Circuits, Vol. 31, No. 11, November 1996, ppl656- 1668
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-69424
  • the phase synchronization circuit can shorten the time required for the internal clock to synchronize the phase with the external clock.
  • the phase synchronization circuit shown in Non-Patent Document 1 has a problem that the circuit scale increases as the frequency range is expanded. In other words, in order to satisfy the phase matching accuracy required when the operating frequency is the highest, the delay time of one delay stage in the delay train must be shortened. Therefore, in order to synchronize a low-frequency clock using the delay stage having the delay time determined in this way, the number of delay stages must be increased. Therefore, there was a problem that the number of elements and gates would increase.
  • phase-locked loop circuit that can be used is desired. In other words, it is desirable to achieve both the phase matching accuracy of the phase-locked loop and the frequency range, and to suppress the increase in circuit scale as much as possible.
  • Patent Document 1 was found in a patent search conducted after the completion of the present invention.
  • the 1S ring type delay train is used, and this is in common with the present invention.
  • the DLL disclosed in Patent Document 1 uses a ring-type delay train only for the delay train for coarse adjustment.
  • one phase detector sequentially performs phase comparison for each step of the fine delay, there is a possibility that the time until phase synchronization may be lengthened, and the time required for synchronization is considered! Nah ...
  • phase synchronization circuit that can achieve a wide frequency range and complete phase synchronization in a short time is desired.
  • the phase synchronization circuit of the present invention includes a first delay string, a first selector that selectively inputs one of the outputs of the first reference clock and the first delay string to the first delay string, Select multiple phase comparators that compare the phase of each delay stage included in one delay train with the second reference clock, the second delay train, and either the external clock or the output of the second delay train A second selector for inputting to the second delay string and an output control circuit for selectively outputting the output from each delay stage of the second delay string as an internal clock.
  • the number of laps and the number of delay stages of the first delay string required for the delayed signal from the first delay string of the first reference clock to synchronize with the second reference clock are grasped, and the external clock corresponding to the grasped number of laps and the number of delay stages is obtained.
  • the delay signal of the second delay train is output as the internal clock.
  • the phase locked loop circuit includes a first delay string, a first selector that selectively inputs one of the first reference clock and the output of the first delay string to the first delay string, A phase comparator that performs phase comparison between the delayed signal of the first delay sequence of the first reference clock and the second reference clock; a delay control circuit that controls a delay amount of the delayed signal input to the phase comparator; and a second delay A second selector that selectively inputs either the external clock or the output of the second delay string to the second delay string, and the output output from each delay stage of the second delay string as the internal clock.
  • an output control circuit that selectively outputs the first delay train and a delay signal generated by the first delay train of the first reference clock to synchronize with the second reference clock.
  • the delay signal generated by the second delay train of the external clock is output as the internal clock, and the delay control circuit variably controls the delay amount of the delay signal input to the phase comparator.
  • first selector and the second selector, the first delay string and the second delay string have their delay times. It is preferable that the circuit configuration and layout be the same so that they are the same. If the same reference clock is given as the first reference clock and the second reference clock, the external clock and the internal clock are synchronized with a time difference of one cycle.
  • the number of cycles until synchronization can be shortened. Therefore, when the synchronization circuit is not used, it is possible to reduce the power when not operating by stopping the clock input itself. At that time, if the power supply of the synchronous circuit itself is also turned off, it is possible to reduce the power consumption during the system standby by preventing the leakage current.
  • a phase synchronization circuit capable of synchronizing at high speed with a small number of elements and gates can be realized.
  • FIG. 1 is a diagram showing a phase locked loop of the present invention.
  • FIG. 2 is a diagram illustrating a circuit configuration example of a delay train.
  • FIG. 3 is a diagram illustrating a circuit configuration example of an output control circuit.
  • FIG. 4 (a) is a diagram showing a first circuit configuration example of the phase comparator array
  • FIG. 4 (b) is a diagram showing a second circuit configuration example of the phase comparator array.
  • FIG. 5 is a diagram showing another phase synchronization circuit of the present invention.
  • FIG. 6 is a diagram showing a modification of the phase locked loop of FIG.
  • FIG. 7 is a diagram showing a modification of the phase locked loop of FIG.
  • FIG. 8 (a) is a diagram showing a circuit configuration example of a pulse generation circuit
  • FIG. 8 (b) is a diagram showing a circuit configuration example of a clock recovery circuit.
  • FIG. 9 is a flowchart when the control range of the target stage number is variable.
  • FIG. 10 is a timing chart of the phase synchronization circuit.
  • FIG. 11 Use the phase locked loop of the present invention! This is an example of a system configuration.
  • FIG. 12 is a diagram showing another phase synchronization circuit of the present invention.
  • FIG. 13 is a diagram showing another phase synchronization circuit of the present invention.
  • FIG. 14 is a diagram showing a configuration example of a noise distribution circuit and a configuration of a clock recovery circuit.
  • FIG. 15 is a diagram showing another phase synchronization circuit of the present invention.
  • FIG. 16 is a diagram showing another phase synchronization circuit of the present invention.
  • FIG. 17 is a diagram showing a circuit configuration example of a pulse generation circuit, a circuit configuration example of a clock recovery circuit, and a circuit configuration of a pulse distribution circuit.
  • FIG. 18 is a timing chart of the phase synchronization circuit.
  • FIG. 19 is a diagram showing a layout example of a delay string portion of a phase synchronization circuit.
  • FIG. 1 shows a basic configuration of the phase locked loop of the present invention.
  • the phase synchronization circuit shown in Figure 1 has a fixed time (phase) relationship with the external clock ECLK (time relationship (phase relationship) equal to the time difference (phase difference) between the first reference clock ERCLK 1 and the second reference clock ERCLK2))
  • This circuit outputs the internal clock ICLK so that
  • the first circulation delay block 101 includes a selector SEL1 that uses the first reference clock ERCLK1 as one of the two inputs, and a delay string DL1 that receives the signal output from the selector SEL1.
  • the output 104 of the delay string DL1 is connected to the other input of the two inputs of the selector SEL1.
  • the selector SEL1 selects which input signal is output to the delay string DL1 by the first selector control circuit SELCON1.
  • the output group 120 for each delay stage constituting the delay train DL1 is input to the phase comparator array PCA and phase-compared with the second reference clock ERCLK2.
  • the second round delay block 112 includes a selector SEL2 that uses the external clock ECLK as one of the two inputs, and a delay string DL 2 that receives the signal output from the selector SEL2.
  • the output 110 of the delay string DL2 is connected to the other input of the two inputs of the selector SEL2.
  • the selector SEL2 is selected by the second selector control circuit SELCON2 to output either signal to the delay string DL2.
  • Output control circuit OS-CON receives signal 113 indicating the phase comparison result from phase comparator array PCA and signal 114 from the delay stage at a predetermined position in delay string DL1.
  • the output control circuit OS-CON counts the signal 114 to determine the number of times the external clock ECLK is circulated in the second circulation delay block 112.
  • the signal 113 determines from which delay stage of the delay sequence DL2 the output signal is output as the internal clock ICLK.
  • the delay sequence DL1 and the delay sequence DL2 are configured by a plurality of delay stages.
  • the number of delay stages in the delay train is determined so that the time for the signal to pass through the selector SEL 1 and the delay train DL 1 is shorter than the time difference between the reference clock ERCLK1 and the reference clock ERCLK2. Conversely, if the time for the signal to pass is longer than the time difference between the reference clocks, there is no need to circulate the external clock.
  • the first reference clock ERCLK1 is passed through the first round delay block 101 composed of the selector SEL1 and the delay train DL1 multiple times, and further passed through the delay stages inside the selector SEL1 and the delay train DL1, so that the first The reference clock ERCLK1 is added to the number of laps, and a signal 120 delayed by a delay stage is generated.
  • the phase comparator array PCA has a plurality of phase comparators that simultaneously compare the temporal context and compare each phase. The unit is determined to be in phase when certain conditions are met.
  • Information on the number of signal passing rounds of the first round delay block 101 and the position (number of stages) of the output from the delay train DL 1 when this phase is the same hereinafter referred to as "target round number” and "target stage number" Is generated.
  • the total delay time when passing through the first lap delay block 101 through the target number of laps and further passing through the selector SEL1 and the target stage number inside the delay train is the time difference (position between the two reference clocks). Phase difference).
  • the target number of laps and the target stage number of the first lap delay block 101 determined in this manner are transmitted to the output control circuit OS-CON.
  • the output control circuit OS—CON outputs from the delay row DL2 The output is controlled as the internal clock ICLK.
  • FIG. 2 is a circuit example of the delay string DL1 or DL2.
  • Delay stage with constant time step Are connected in cascade.
  • Each delay stage may be any circuit as long as it has a fixed delay time.
  • it is a circuit in which logic circuits (inverter circuits, NAND circuits, etc.) as CMOS circuits are connected in cascade.
  • the circuit is a cascade connection of differential amplifiers using a neutral circuit.
  • each delay stage 201 to 204 is configured by a CMOS inverter.
  • FIG. 3 shows a configuration example of the output control circuit OS-CON.
  • the output control circuit OS — CON receives the output 121 from each delay stage of the delay string DL2, the output 113 from the phase comparator array PCA, and the output 114 from a predetermined delay stage of the delay string DL1 as inputs. This circuit generates ICLK.
  • Target cycle number counter TRN—CLT, target stage number register TSN—REG that holds the target stage number that the phase comparator has determined to match.
  • the selector SEL that selects the output from the delay string DL2 with the number of stages that matches the value in the target stage number register, and the current number-of-turns counter CRN— CLT and the target number-of-times counter TRN— CLT Counter CMP for detecting the coincidence of each value of the current lap counter CRN—CLT and a signal transmission control circuit for controlling the output from the selector SEL to the outside by the coincidence signal generated by the counter comparator CMP Has STC.
  • the target lap counter TRN—CLT is output from the first reference clock ERCLK1 until the phase comparator array PCA determines that the phase match between the delayed signal of the first reference clock ERCLK1 and the second reference clock ERCLK2. Measures and holds how many times the first lap delay block 101 has circulated. Specifically, the loop state is grasped by receiving the output 114 having a predetermined delay stage force of the delay string DL1, the output indicating the phase coincidence is received from the phase comparator array PCA, the target number of laps is determined, Hold. The number of phase matching stages at this time is held in the target stage number register TSN-REG. The signal transmission control circuit STC is controlled so that the external clock ECLK delayed by the determined target number of rotations and the target stage number is output as the internal clock ICLK.
  • FIG. 4 (a) is a configuration example of the phase comparator array PCA.
  • Phase comparator array PCA The phase comparison stage 400 is repeatedly arranged, and FIG. 4 (a) shows three stages of the output 120 from the delay string DL1.
  • the phase comparison stage 400 is composed of a D flip-flop 401 and a NOR logic circuit 402 which is inverted by one side of two inputs.
  • the second reference clock ERCLK2 is input to the clock terminal CLK of the D flip-flop, and the delay signal 120 of the first reference clock ERCLK1 is input to each delay stage of the delay string DL1 to the data terminal D of the flip-flop. Force is input.
  • Each of the two inputs of the NOR logic circuit receives the output Q from its own flip-flop and the output Q from the adjacent flip-flop.
  • each flip-flop must output a value of 1 to the output Q and transition to 1. Output a value of 0 to output Q.
  • the second reference clock ERCLK2 transitions as a flip-flop clock from the input side (left side in the figure) to a certain number of stages.
  • the signal has already propagated to 1 and after that, it has become 0 because the input from the delay sequence has not yet changed. Therefore, the output of the flip-flop corresponding to the delay stage that outputs the delay signal of the first reference clock ERCLK1 that transitions at the timing of transition of the second reference clock ERCLK2 is 1, and the output of the flip-flop right next to it is 0. .
  • the phase comparison stage 400 shown in FIG. 4 (a) outputs power only by the phase delay stage corresponding to the delay stage that outputs the delay signal synchronized with the second reference clock ER CLK2, and the other phase delay stages Outputs 0.
  • FIG. 4 (b) is a modification of the phase comparator array PCA, in which a reset (interrupt) RESET is applied at any timing so that all outputs can be set to zero. Such a reset is performed when the phase synchronization circuit completes the synchronization operation, immediately after the power is turned on, immediately after startup from the sleep, or when the system is reset.
  • a reset interrupt
  • the selector control circuit SELCON1 controls the output of the selector SEL1. First, connect the first input (above selector SEL1) and delay line DL1. Switching from the first input to the second input (below the selector SEL1) is performed after the first reference clock ERCLK1 has passed through the selector SEL1.
  • switching from the second input to the first input is performed when the first reference clock ER CLK1 is changed after the phase synchronization is completed (that is, when the phase comparator array PCA outputs a phase matching signal). It is made at any time between the time until the next input.
  • the selector control circuit SELCON2 controls the output of the selector SEL2. Force First, the first input (below the selector SEL2) is connected to the delay string DL2. Switching from the first input to the second input (above selector SEL2) is performed after the second reference clock ERCLK2 has passed through selector SEL2.
  • switching from the second input to the first input is performed after the external clock ECLK circulates the second delay circuit 112 for the target number of times controlled by the output control circuit OS-CON. This is done at any time during the time until is entered next.
  • FIG. 5 shows another configuration of the phase locked loop of the present invention.
  • a phase comparator PC and a selector SEL3 for selecting one from a plurality of delay outputs from the first round delay block 101 are provided. Which output the selector SEL3 selects from the plurality of delayed outputs 120 is controlled by the control circuit RS-CON.
  • the phase comparator PC is a signal (DN signal) indicating whether the phase of the signal selected by the selector SEL3 from the plurality of delay outputs 120 is delayed with respect to the second reference clock ERCLK2.
  • One of the signal indicating UP (up signal) and the signal indicating phase matching (LOCK signal) is output. Since there is only one phase comparator, the value of the target number of laps and the number of target stages starts from, for example, the target number of laps 0 and the target stage number 0, and the delayed signal of the first reference clock ERCLK 1 is sent to the phase comparator PC. Each time it is input, the target number of steps is increased by one.
  • the target stage number reaches the final stage number of the delay sequence DL1
  • the target number of laps is increased by 1
  • the target stage number is set to 0 again
  • the target is output every time the first reference clock ERCLK1 is input again.
  • the target number of rotations that is the number of times that the first reference clock ERCLK1 has circulated the first circulation delay block 101 by that time and the number of target steps that is the number of phases when the phases match are Output control circuit OS— Notified to CON. Note that the target number of laps and the target number of steps are not limited to the above-described method, and for example, it is conceivable to perform measurement using a signal 502 of a predetermined position force in the delay train DL1.
  • control circuit RS-CON variably increases or decreases the control of the target stage number.
  • FIG. 9 shows one mode of such variable stage number control.
  • FIG. 9 is a flowchart for explaining the operation of the case where the number of stages of the delay string DL1 is 10. First, the deviation of the target number of revolutions TR and the target stage number TS is initialized to 0 (S 1).
  • Step 1 controls the target number of laps TR.
  • the phase comparator PC issues a DN signal
  • the target frequency TR is increased by 1 (S2, S3). This is repeated until the UP signal is issued.
  • the target lap number TR is decremented by 1 (S4), and the target lap number TR is determined.
  • the target stage number TS is set to a predetermined number of stages (5 stages, which is half of 10 stages in the example of Fig. 9) (S4).
  • the target stage number TS is controlled.
  • the target stage number TS is set to 5 stages and the phase comparator PC power SUP signal is issued, the target number of revolutions TR remains unchanged.
  • the target stage number TS is added by 3 stages to 8 stages (S5, S6).
  • phase comparator PC issues a DN signal
  • the target number of revolutions TR does not change
  • the target stage number TS is reduced by three stages to two stages (S5, S7). If the phase comparator PC force SLOCK signal is issued, the process proceeds to step 3 (S5, S8).
  • the phase comparator PC issues an UP signal.
  • step 3 S9, S10, S8.
  • phase comparator PC When the phase comparator PC generates a DN signal, the target number of revolutions TR does not change, and the target stage number TS is reduced by one stage to 7 stages (S9, Sl l). Phase comparator PC power SLOCK If a signal is issued, go to step 3 (S9, S8).
  • step 3 S12, S13, S8
  • the process proceeds to step 3 (S12, S8).
  • step 3 S14, S15, S8).
  • the phase comparator PC issues a LOCK signal, go to step 3 (S14, S8).
  • the target step number TS is set to 3 steps and the phase comparator PC power SUP signal is issued, the target number of rotations TR does not change and the target step number TS is increased by 1 step to 4 steps. Go to step 3 (S17, S18, S8).
  • the phase comparator PC force SLOCK signal is issued, the process proceeds to step 3 (S17, S8).
  • step 3 the following operation control is performed.
  • the phase comparator PC issues an UP signal
  • the target step number TS is incremented by one and the phase match is checked again (S21, 20) .
  • the target step number is decreased by one step.
  • the phase matching is checked again (S22, S20), and nothing is changed when the LOCK signal is issued (S20).
  • the target stage number TS is the final stage number of the delay string DL1
  • the phase comparator PC issues an UP signal
  • the target number of rounds TR is increased by 1
  • the target stage number TS is set to 0.
  • the phase comparator PC is D
  • the target number of laps TR is decreased by 1, and the phase matching is checked with the target stage number TS as the maximum number.
  • step 2 the number of steps to be controlled is reduced in steps of 3 and 1 here.
  • the value is not limited to this value.
  • the size of the control is reduced to about half so that the convergence is accelerated.
  • FIG. 6 shows a pulse generation circuit PGC, a clock recovery circuit CRC, and a dummy delay circuit DDC for compensating for the delay difference at the input part of the phase synchronization circuit shown in FIG.
  • the pulse generation circuit PGC changes the duty ratio between the “0” state and the “1” state of the external clock ECLK. Typically, when the external clock ECLK has a duty of 50%, it is changed to a duty ratio smaller than this duty ratio (for example, 10%, or a fixed time width instead of the ratio).
  • the time of the “1” state originally possessed by the external clock ECLK can be changed to be shorter.
  • the signal circulates through the second delay circulation block 112 it is possible to generate a pulse that is sufficiently shorter than the time required for one rotation.
  • the clock signal with the duty ratio reduced in this way is restored to the original ratio by the clock restoration circuit CRC. Furthermore, a fixed delay occurs due to the addition of the pulse generation circuit PGC and the clock recovery circuit CRC in the path from the external clock ECLK to the internal clock ICLK. Therefore, the amount of delay generated by the first delay circuit block 101 Compared to the case where no additional circuit is added, the number may be reduced. Therefore, the dummy delay circuit DDC is added in order to measure the correct target number of rotations and the target stage number by subtracting the fixed delay amount accompanying the additional circuit in consideration of this.
  • FIG. 7 shows an example in which a noise generation circuit PGC, a clock recovery circuit CRC, and a dummy delay circuit DDC are similarly added to the phase synchronization circuit shown in FIG.
  • FIG. 8 (a) shows a configuration example of the pulse generation circuit PGC shown in FIGS. 6 and 7.
  • FIG. 8 (a) shows a configuration example of the pulse generation circuit PGC shown in FIGS. 6 and 7.
  • CMOS inverter 803 is connected to a delay train DL 3 that delays an input signal 801.
  • a logical sum of the output signal 804 and the input signal 801 is generated by an AND element 805 and becomes an output 806.
  • the delay string DL3 may be any delay element, and the CMOS inverter may be any circuit that generates inverted logic.
  • the delay string DL3 can be configured with a series connection of CMOS inverters.
  • FIG. 8B shows a configuration example of the clock recovery circuit CRC. While the signal is output in a short time when the signal rises, it is output with a long delay time when the signal falls, thereby increasing the pulse width.
  • the pulse width can be controlled by changing the delay amount setting.
  • the selector 816 shows an example composed of a CMOS composite gate, but it can be any if it has a function as a selector! /.
  • FIG. 10 is a timing diagram of the phase synchronization circuit shown in FIG. 1, in which the first reference clock ERCL K1 and the second reference clock ERCLK2 are shifted by a quarter of one cycle T of the clock. Assume that
  • the phase comparator array PCA outputs the signal 113 at the timing of the second reference clock ERCLK2, and outputs a result of four stages, which is the target stage number TS.
  • the number of laps until this time (when the second reference clock ER CLK2 is input) is counted by the signal 114, and this lap number becomes the target lap number TR.
  • the number of laps is two.
  • the output control circuit OS-CON is notified by signal 113 and signal 114 that the target stage number is four and the target number of laps is two. Based on this result, when the signal with the external clock ECLK input power circulates the circulatory delay block 112 by the target number of laps two times and then passes through the target number of laps four times in the delay train DL2, the delay is delayed.
  • Output control from the DL2 is received by the output control circuit OS—CON, which controls the output from the external clock ECL K as an internal clock ICLK with a time difference of one quarter of one cycle T.
  • FIG. 11 is a block diagram showing the connection relationship between DDR-SDRAM 1101 and LSI 1102 as one application example of the phase locked loop of the present invention.
  • the DDR SDRAM 1101 and the LSI 1102 are connected via the memory interface 1103.
  • the phase for controlling the phase for reading the data of the DDR SDRAM 1101 into the memory interface 1103 is controlled.
  • a phase synchronization circuit 1104 is provided! This phase synchronization circuit 1104 allows the LSI 1102 to reliably read the data in the DDR — SDRAM 1101.
  • the above embodiment is a case where phase synchronization is performed using a pulse generation circuit (PGC) and using one edge of a clock.
  • PPC pulse generation circuit
  • PGDC1 pulse generation / distribution circuit
  • FIG. 12 shows an integer multiple delay of one cycle using only the cyclic delay unit 112 using the generation block 115 and the generation block 116 having the same configuration as the generation block 115 in the phase locked loop of the present invention described above. Is a diagram of an embodiment corresponding to a case where phase synchronization is generated.
  • a selector 102 having a reference clock (ERCLK1) as shown in FIG. 12 as one input of two inputs, and a delay sequence having a signal output from the selector 102 as an input 103 (DL1), and the output 104 of the delay sequence 103 is connected to the other input of the two inputs of the selector 102.
  • the selector 102 is further connected to the second input by the selector control circuit 105 (SELCON1). Which input signal is output from the two inputs is selected.
  • the synchronization circuit of the present invention is a phase comparator that receives at least one of the output groups of the reference clock 2 (ERCLK2) and the delay train 103 (DL1) constituting the delay train 103 (DL1).
  • the phase comparison result between the reference clock 2 and the input of the output group power is output to the output signal control circuit 107 (OS) in the generation blocks 115 and 116 described below. Output to -CON).
  • the synchronization circuit of the present invention synchronizes the internal clock ICLK so as to maintain a certain time relationship with the external clock ECLK (a time relationship equal to the time difference between the reference clock 1 and the reference clock 2).
  • the external clock is input to the pulse generation and distribution circuit (PGDC1), one side edge of the external input clock ECLK is converted into a pulse, and the converted pulse is distributed to the two generation blocks 115 and 116 in sequence ( ECLK1, ECLK2), the pulse signal distributed in each block is delayed based on the above phase comparison result, and each delayed signal (ICLK1, ICLK2) is input to the clock recovery circuit (CRC2) as internal clock ICLK The clock is restored and output.
  • PGDC1 pulse generation and distribution circuit
  • the pulse generation circuit in the pulse generation / distribution circuit changes the duty ratio between 0 and 1 of the external input clock (ECLK).
  • the duty ratio is changed to a smaller duty ratio (for example, 10%).
  • a smaller duty ratio for example, 10%
  • the signal circulates in the delay circuit block 112 it becomes possible to generate a pulse that is sufficiently shorter than the time of one circuit. For example, the leading transition of the preceding signal is again at the same position. Before returning to, the signal at that position can be returned to the level before the rising transition (ie, 0). If it does not return to the level before the rising transition, the signal level at all positions becomes 1, preventing the signal from being propagated thereafter.
  • the distribution pulse ECLK1 and the generation block 115 will be specifically described as an example.
  • a selector 108 that uses the pulse (ECLK1) input to the generation block 115 as one of the two inputs, and a delay sequence 109 (DL2) that receives the signal output from the selector 108 are provided.
  • the output 110 of the delay string 109 is connected to the other input of the two inputs of the selector 108, and the selector 108 is connected to either of the two inputs by the selector control circuit 111 (SELCO N2). It is determined whether or not is output.
  • the output signal control circuit 107 includes a signal 113 indicating a phase comparison result of the phase comparator array 106 (PCA), and a signal 114 from a predetermined position of the delay sequence 103. As input.
  • the output signal control circuit 107 selects at least one of the signals from which the pulse (ECLK1) to which the external clock force is also distributed passes through the delay train 109 and is output at a plurality of locations. Output the signal.
  • the delay train 103 and the delay train 109 are duplicated. In this case, the time required for the signal to pass through the selector 102 and the delay train 103 is shortened with respect to the time difference between the two reference clocks used in the synchronous circuit. The number of delay stages in the delay train is determined.
  • the reference clock 1 is obtained by passing the cyclic delay block 101 including the selector 102 and the delay sequence 103 a plurality of times, and further allowing a certain number of delay stages inside the selector 102 and the delay sequence 103 to pass therethrough.
  • a signal in which (ERCLK1) is delayed by a certain time is generated.
  • this delayed signal, the reference clock 2 (ERCLK 2), and the plurality of phase comparators existing in the force phase comparator array 106 are compared in time and their temporal relations at the same time. Is the same phase by satisfying a certain condition, information on the number of signal passing rounds of the cyclic delay block 101 and the position (number of stages) of the output from the delay train 103 (hereinafter referred to as the same phase) The target number of laps and the target step number are generated.
  • the target number of revolutions and the target number of stages of the circulation delay block 101 determined in this way are transmitted to the output signal control circuits 107 (OS-CON) of the generation blocks 115 and 116, respectively.
  • the output signal control circuit 107 uses the delay (109) after the pulse (ECLK1) force signal distributed from the external clock circulates the circulation delay block 112 by the target number of laps. When the number of target stages has passed, control is performed so that the output from the delay sequence 109 is output as a delay signal (ICLK1) for generating the internal clock ICLK.
  • the clock recovery circuit (CRC2) receives the output from the generation blocks 115 and 116, and recovers and outputs the internal clock ICLK.
  • phase comparator array 106 A plurality of phase comparators exist in the phase comparator array 106, and each phase comparator has an output and a reference clock of each of the plurality of delay stage forces existing in the delay train 103. Compare signal transition times with 2. [0090] Then, the number of output stages from the delay sequence 103 that makes a transition at the closest timing of both forces S is determined as the target stage number. At the same time, the output control circuit 107 counts the number of signal passing cycles of the cyclic delay block 101 up to that time, and does not output this as the target number of cycles.
  • FIG. 13 shows a basic configuration of another phase locked loop circuit according to the present invention. That is, here, instead of the phase comparator array 106 (PCA) in FIG. 12, one phase comparator 501 (PC) is provided.
  • PCA phase comparator array 106
  • PC phase comparator 501
  • a selector 1301 for selecting one of the plurality of delay outputs from the cyclic delay block 101 is provided. Which output the selector 1301 selects from the plurality of delayed outputs is controlled by the control circuit 503 (RS—CON).
  • the phase comparator 501 is a signal indicating whether the phase of the signal selected from the plurality of delayed outputs is advanced or delayed with respect to the reference clock 2 (advanced! / If there is a delay, the DN signal is output, and if it is delayed, the UP signal is output, and the phase match (LOCK signal) is output.
  • the values of the target number of rotations and the target number of stages are sequentially operated.
  • the phase comparator When a phase match is detected by the phase comparator, the number of times that the reference clock 1 has circulated the cyclic delay block 101 until that time is determined using the signal 504 from a predetermined position of the delay sequence 103.
  • the output control circuit 107 is notified of the target number of revolutions, which is the measurement result, and the target stage number when the phases match.
  • the control circuit 503 has a variable stage number control circuit 505 that variably increases / decreases control of the target stage number instead of increasing / decreasing one by one.
  • This variable stage number control circuit 505 is shown in the above embodiment.
  • FIG. 14 (a) shows an embodiment of the signal distribution circuit inside the pulse generation / distribution circuit (PGDC1) shown in FIG. 15 and FIG.
  • PGDC1 pulse generation / distribution circuit
  • Input signal 1401 is connected to inputs on one side of CMOS inverter 1402 and AND elements 1405 and 1406.
  • the input signal inverted by the CMOS inverter 1402 is input to the clock input of the flip-flop 1403. [0098] When the value of the clock input transitions from 0 to 1, the output value of the flip-flop is updated.
  • the input signal 1401 transitions from 1 to 0, the output of the CMOS inverter 1402, that is, the clock input of the flip-flop 1403 transitions from 0 to 1.
  • the output of flip-flop 1403 is connected to the input of CMOS inverter 1404 and the other input of AND element 1406.
  • the output of the CMOS inverter 1404 is connected to the data input of the flip-flop 1403 and the other input of the AND element 1405.
  • the output value of flip-flop 1403 is reset to zero.
  • the output value is 1, and 1 is input to the data input of the flip-flop 1403.
  • the AND element 1406 can output the input 1401.
  • the output value of CMOS inverter 1404 is 0, and this value is the same as the data input of flip-flop 1403 and A It is input to the input on one side of the ND element 1405. That is, input 1401 is connected
  • the input 1401 outputs the medium force of two connected AND elements only through the AND element 1405.
  • this series of operations is repeated, and the input 1401 is sequentially distributed to the two outputs.
  • FIG. 14 (b) shows an embodiment of the clock recovery circuit (CRC2).
  • the pulse width can be controlled by changing the setting of the delay amount.
  • CMOS composite gate now! / can be anything if it has a function as a power selector, showing an example of a CMOS composite gate now! /.
  • the delay stage 815 is selected at a time smaller than the duty ratio of the external clock (ECLK), the time ratio in the state of level 1 can be reduced. Conversely, it is equivalent to the duty ratio of the external clock. If it is selected, the input of the narrow pulse width can be widened and the pulse width can be changed. That is, the clock recovery circuit (CRC2) in FIGS.
  • CRC2 clock recovery circuit
  • FIG. 15 shows an implementation corresponding to phase synchronization in all phase ranges using the generation block 116 and the generation block 117 having the same configuration as the generation block 115 in the phase synchronization circuit of the present invention described above. It is an example figure.
  • the selector 102 (SEL1) having the reference clock (ERCLK1) as shown in FIG. 15 as one of the two inputs and the signal output from the selector 102 as inputs.
  • a delay string 103 (DL1), and the output 104 of the delay string 103 is connected to the other input of the two inputs of the selector 102, and the selector 102 is further controlled by a selector control circuit 105 (SELCON1). Which input signal is output from the two inputs is selected.
  • the synchronization circuit of the present invention includes a phase comparator that receives at least one of the output groups of the reference clock 2 (ERCLK2) and the delay stage force constituting the delay train 103 (DL1) as an input.
  • a phase comparison result between the reference clock 2 and the input of the output group power is output to an output signal control circuit 107 (OS-CON) described below.
  • the synchronization circuit of the present invention synchronizes the internal clock ICLK so as to maintain a certain time relationship with the external clock ECLK (a time relationship equal to the time difference between the reference clock 1 and the reference clock 2).
  • the external clock is input to the pulse generation / distribution circuit (PGDC2), converted into pulses, and the converted pulses are distributed to the three generation blocks 115, 116, 117 in sequence (ECLK1, ECLK2, ECLK3)
  • the pulse signal distributed in each block is delayed, and each delayed signal (ICLK1, ICLK2, I CLK3) is input to the clock recovery circuit (CRC3) to recover the clock as the internal clock ICLK. Restored and output.
  • the pulse generation circuit in the pulse generation / distribution circuit (PGDC2) changes the duty ratio between 0 and 1 of the external input clock (ECLK).
  • the duty ratio is changed to a smaller duty ratio (for example, 10%).
  • the state can be changed so as to be in one state of shorter time than the time of one state originally possessed by the external clock (ECLK).
  • the signal circulates in the delay circuit 112 it is possible to generate a pulse that is sufficiently shorter than the time of one circuit. For example, the leading transition of the preceding signal is again at the same position. Before returning to, the signal at that position can be returned to the level before the rising transition (ie, 0). If it does not return to the level before the rising transition, the signal level at all positions becomes 1, preventing the signal from being propagated thereafter.
  • the clock recovery circuit determines the duty ratio of the external input clock (ECLK). It works to restore a clock with the same duty ratio.
  • the distribution pulse ECL K1 and the generation block 115 will be described as an example.
  • the selector 108 has the pulse (ECLK1) input to the generation block 115 as one of the two inputs, and the delay sequence 109 (DL2) has the signal output from the selector 108 as an input.
  • the output 110 of the delay string 109 is connected to the other input of the two inputs of the selector 108, and the selector 108 is connected to either of the two inputs by the selector control circuit 111 (SELCO N2). It is determined whether or not is output.
  • the output signal control circuit 107 includes a signal 113 that indicates a phase comparison result of the phase comparator array 106 (PCA), and a signal 114 from a predetermined position of the delay sequence 103. As input.
  • the output signal control circuit 107 selects at least one of the signals output by the pulse (ECLK1), to which the external clock force is also distributed, through the delay train 109 and is output at a plurality of points. Output the signal.
  • the delay train 103 and the delay train 109 are configured by a plurality of delay stages.
  • the selector 102 detects the time difference between the two reference clocks used in the synchronization circuit.
  • the number of delay stages in the delay sequence is determined so that the time for the signal to pass through the delay sequence 103 is shortened.
  • the reference clock 1 is obtained by passing the cyclic delay block 101 composed of the selector 102 and the delay string 103 a plurality of times, and further passing a certain number of delay stages inside the selector 102 and the delay string 103.
  • a signal in which (ERCLK1) is delayed by a certain time is generated.
  • the delayed signal and the reference clock 2 (ERCLK2) are simultaneously compared in time order in a plurality of phase comparators existing in the phase comparator array 106, and each phase comparator is compared.
  • the signal is determined to be in-phase by satisfying a certain condition, information on the number of signal passing rounds of the cyclic delay block 101 and the output position (number of stages) from the delay train 103 (hereinafter referred to as the same phase) , Called the target number of laps and the target number of steps).
  • the total delay time can be equal to the time difference between two reference clocks
  • the target number of laps and the target number of stages of the circulator delay block 101 determined in this way are transmitted to the output signal control circuit 107 (OS-CON) of each of the generation blocks 115, 116, and 117. .
  • the example in the generation block 115 will be described.
  • the output signal control circuit 107 after the signal of the pulse (ECLK1) force distributed from the external clock circulates the circulation delay block 112 by the target number of times, When the number of stages has passed, the output power from the delay sequence 109 is controlled so that it is output as a delay signal (ICLK1) for generating the internal clock ICLK.
  • the clock recovery circuit receives the output from the generation blocks 115, 116, and 117, and recovers and outputs the internal clock ICLK.
  • the phase comparator array 106 includes a plurality of phase comparators, and each phase comparator has an output from each of the plurality of delay stages existing in the delay train 103 and the reference clock 2. Compare signal transition times.
  • the output control circuit 107 counts the number of signal passing cycles of the cyclic delay block 101 up to that time, and does not output this as the target number of cycles.
  • FIG. 16 shows a basic configuration of another phase locked loop according to the present invention. That is, here, instead of the phase comparator array 106 (PCA) in FIG. 15, one phase comparator 501 (PC) is provided.
  • PCA phase comparator array 106
  • PC phase comparator 501
  • selector 1601 for selecting one of the plurality of delay outputs from cyclic delay block 101 is provided. Which output the selector 1601 selects from the plurality of delayed outputs is controlled by the control circuit 503 (RS—CON).
  • the phase comparator 501 is a signal indicating whether the phase of the signal selected from the plurality of delayed outputs is advanced or delayed with respect to the reference clock 2 (advanced! / If there is a delay, the DN signal is output, and if it is delayed, the UP signal is output, and the phase match (LOCK signal) is output.
  • the values of the target number of laps and the target stage number are sequentially operated.
  • the reference clock is detected by that time.
  • Output control is performed by the target number of laps, which is the result of measuring the number of laps of the lap delay block 101 using the signal 504 from the predetermined position of the delay train 103, and the target stage number when the phases match Circuit 107 is notified.
  • the control circuit 503 has a variable stage number control circuit 505 that variably increases / decreases control of the target stage number instead of increasing / decreasing one by one.
  • This variable stage number control circuit 505 is shown in the above embodiment.
  • FIG. 17 (a) shows an embodiment of the pulse generation circuit inside the pulse generation / distribution circuit (PGDC2) shown in FIG. 15 and FIG.
  • the input signal 1701 is delayed by the delay stage 1702 (DL), and the EXOR logic between the output 1703 and the input 1701 is generated by the EXOR element 1704 and becomes the output 1705.
  • PGDC2 pulse generation / distribution circuit
  • the delay stage may be any delay element.
  • Figure 17 (b) shows an example in which the delay stage is composed of a CMOS inverter.
  • FIG. 17 (c) shows an embodiment of the clock recovery circuit (CRC3) shown in FIG. 15 and FIG.
  • the OR logic of the three input pulse signals 1714, 1715, and 1716 is generated by the OR element 1717 and becomes the output 1718.
  • This generated signal 1718 is input to the clock input of the flip-flop 1719, and is divided by the flip-flop 1719 to become an output 1720.
  • the operation of this circuit is as follows. That is, when the input 1721 is initially 1 and transitions to 0 after a certain time, the output of the flip-flop 1719, that is, the output 1720 is reset to 0.
  • a CMOS inverter 1722 is connected to the output of the flip-flop 1719, and the output becomes the data input of the flip-flop 1719. In other words, when the output 1720 is reset to 0, the data input of the flip-flop is 1 power S by the CMOS inverter 1722.
  • FIG. 17 (d) shows an embodiment of the signal distribution circuit inside the pulse generation / distribution circuit (PGDC2) shown in FIG. 15 and FIG.
  • PGDC2 pulse generation / distribution circuit
  • the input signal 1722 is connected to the input on one side of the CMOS inverter 1723 and the AND elements 1727, 1728, and 1729!
  • the input signal inverted by the CMOS inverter 1723 is input to the clock inputs of the flip-flops 1724 and 1725.
  • the output value of the flip-flop is updated when the clock input value transitions from 0 to 1.
  • the input signal 1722 transitions from 1 to 0, the output of the CMOS inverter 1723, that is, the clock input of the flip-flops 1724 and 1725 transitions from 0 to 1.
  • the output of flip-flop 1724 is the data input of flip-flop 1725 and one side of NOR element 1726. Input and AND element connected to the other input of 1728!
  • flip-flop 1725 The output of flip-flop 1725 is connected to the other input of NOR element 1726 and the other input of AND element 1 729.
  • the output of NOR element 1726 is connected to the data input of flip-flop 17 24 and the other input of AND element 1727 !.
  • the output value of flip-flops 1724 and 1725 becomes 0 when the value of input 1730 such as a reset signal to which an external force is also input transitions from 1 to 0. At this time, since 0 is input to the two inputs of the NOR element 1726, the output value is 1, and 1 is input to the data input of the flip-flop 1724. Each time the value of input 1722 transitions from 1 to 0, the value of 1 goes in turn to the output of flip-flop 1724 and then the output of flip-flop 1725, and AND elements 1727, 1728, and 1729 correspondingly change input 1722. Ready to output
  • the output values of the flip-flops 1724 and 1725 are reset to 0.
  • the output value of the NOR element 1726 becomes 1, and a value of 1 is input to the data input of the flip-flop 1724 and the input on one side of the AND element 1727.
  • the input 1722 outputs the medium force of the three AND elements connected to each other only through the AND element 1728.
  • the value of input 1722 transitions from 1 to 0, the value of 0 input to the data input of flip-flop 1724 is output, the data input of flip-flop 1725, and the input on one side of NOR element 1726 And input to the input of one side of AND element 1728.
  • a value of 1 is output to the output, and this value is input to the other input of the NOR element 1726 and one input of the AND element 1729.
  • the AND element 1729 can output the input 1722.
  • the output value of the NOR element 1726 remains 0. That is, the input 1722 passes through only the medium AND element 1729 of three connected AND elements and is output.
  • the output of the NOR element 1726 becomes 1, and the AND element 1727 becomes ready to output the input 1722. That is, the input 1722 passes through only the AND element 1727 from the three connected AND elements and is output. Thus, according to the input 1722, this series of operations is repeated, and the input 1722 is sequentially distributed to the three outputs.
  • FIG. 18 is a timing diagram of the phase synchronization circuit of the present invention shown in FIG. 15.
  • the time difference between the reference clock 1 (ERCLK1) and the reference clock 2 (ERCLK2) is 3/4 of one cycle T of the clock. It is assumed that there is a gap.
  • the phase comparator array 106 (PCA) outputs the signal 113 to the generation blocks 115, 116, and 117 at the timing of the reference clock 2 (ER CLK2), resulting in five stages, which is the target number of stages.
  • the number of turns until this time (when ERCLK2 is input) is counted by signal 114, and this number of turns is the target number of turns.
  • the number of laps is now 5 laps.
  • the output inside each generation block 115, 116 and 117 The force signal control circuit 107 (OS—CON) is notified by the signal 113 and the signal 114 that the target stage number is five and the target number of laps is five.
  • the ECLK1, ECLK2, and ECLK3 signals generated by the pulse generation / distribution circuit (PGDC2) of the external clock ECLK are passed through the cyclic delay block 112 in each generation block to the target number of 5 cycles. After 5 laps, when the target number of stages in the delay train 109 passes on the 6th lap, the output from the delay train 109 is received by the output signal control circuit 107 (OS-CON), and ECLK1, ECLK2 And ECLK3 delay signals ICLK1, ICLK2, and ICLK3 are output.
  • OS-CON output signal control circuit 107
  • FIG. 19 shows a layout example of the delay train of the phase locked loop shown in FIG. Fig. 19 (a) shows the layout of the cells that make up the delay train, and Fig. 19 (b) shows the layout of the power lines that supply power to them.
  • the cell delay string DL11 corresponds to the delay string 103 in FIG. 15, and the delay strings DL21 to DL21 to 23 correspond to the delay string 109 in the generation blocks 115 to 117, respectively.
  • Delay sequence DL is composed of delay element DE. In the figure, it is displayed as a cell image.
  • the delay element DE can be composed of a plurality of NAND circuit cells.
  • the delay string DL11 is composed of a plurality of delay elements DE1 to DE6, and although not shown in the figure, the signals of the delay elements are sequentially delivered to the delay elements at the subsequent stage. That is, the output of the delay element DE1 is input to the delay element DE2, the output of the delay element DE2 is input to the delay element DE3, and a delay signal is generated.
  • This configuration is the same in the delay trains DL21 to DL21-23.
  • a register circuit R is provided adjacent to the delay trains DL21 to DL21. The register circuit R indicates the synchronized delay stage, and the synchronized delay signal is extracted from there.
  • FIG. 19 mainly shows the layout of the portion related to the delay sequence, and a control circuit and the like are arranged around this and between the delay sequence DL11 and the delay sequence DL21.
  • the power supply line VDD is indicated by a solid line
  • the power supply line VSS is indicated by a broken line.
  • the power supply lines are arranged in a mesh, and the first layer wiring extends in the X direction, and the second layer wiring for strengthening the power supply extends in the Y direction.
  • the delay strings DL11, DL21 to DL23 are arranged with their respective delay elements DE aligned in the X direction. U, hope to put. This is because the delay amount of each delay element is affected by the wiring capacitance between the delay elements. In order to equalize the delay amount of each delay element, it is desirable to equalize the wiring length (electric length) connecting the delay elements. Therefore, arrange the delay elements in the same position in the X direction. Furthermore, in the layout of FIG. 19, the second layer wiring is arranged between the delay elements in order to strengthen the power supply to each delay element. This minimizes the effects of power drops when the delay train is activated. Note that the example of FIG. 19 shows an example in which the second-layer wiring is arranged between all the delay elements.
  • a plurality of delay elements may be arranged.
  • the arrangement between the delay elements can be compressed, but even in that case, it is necessary to lay out the wiring so that the wiring length between the delay elements is equal so as not to change the delay amount of the delay elements.
  • the present invention relates to various semiconductor integrated circuit devices such as a microprocessor and a signal processor, a low power consumption key of a phase synchronization circuit used in various memories or cards such as a volatile Z nonvolatile memory, and the like. Suitable for miniaturization technology.

Landscapes

  • Pulse Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dram (AREA)

Abstract

　外部クロックをセレクタと短い遅延列とで構成される遅延周回ブロックを周回させ、低周波動作時に同期で必要となる長い遅延時間を生成して広い周波数に対応可能とする。また、位相比較器を複数並列配置して位相を一斉比較する、あるいは位相を逐次比較する場合でも遅延量を可変とすることで、短い時間で位相同期を完了可能とする。

Description

明 細 書
位相同期回路
技術分野
[0001] 本発明は位相同期回路に関する。位相同期回路は、クロックやストローブなどを用 いて動作する半導体集積回路、回路モジュール、システムに用いられる。例えば、マ イク口プロセッサ、マイクロコントローラ、信号処理プロセッサ、画像処理プロセッサ、 音声処理プロセッサや、揮発性メモリ（DRAM、 SRAM等）、不揮発性メモリ（フラッ シュメモリ等)などの各種メモリまたはメモリカードなどに用いられる。
背景技術
[0002] 一般に、半導体チップは外部デバイスと信号のやりとりを正確に行うために、チップ 内外での信号の時間的な同期を取る必要がある。このような同期には、半導体チップ の外部力 入力されたクロック (またはストローブ、本願では区別せず「クロック」と表記 する）の遷移時刻と一定のタイミング関係を保つように精度よくその遷移時刻が制御 された内部クロックを生成し、このチップ内部クロックを信号の取得に利用するといつ たことが広く行われている。さて、このような位相同期回路に関し、以下のような従来 技術が存在する。
[0003] 非特許文献 1では、 2本の遅延列（FDA、 BDA)を互いに逆向きに並列に並べ、そ の間に制御回路 MCCを 2本の遅延列に並列に並べ、遅延列 BDAの出力に接続さ れているクロックドライバと同じ遅延時間を持つ負荷回路をあら力じめダミーとして設 計し、遅延列 FDAの入力に接続する構成をとつている。この回路は、遅延列 FDAと 制御回路 MCCから遅延列 FDA内で位相が同期する位置を検出し、遅延列 BDAの 同じ位置力 クロックを入力して遅延列 FDAと逆向きにクロックを伝達することで、 2 サイクル遅れで位相が同期するという高速同期を実現するものである。
[0004] また、特許文献 1では、位相を粗く合わせこむリング型粗調遅延器と、位相を細かく 合わせこむ微調遅延器とを持ち、リング型および階層型の構造をとることで、回路全 体の面積やゲート数を削減している。遅延量は一つの位相検出器を用いて、外部ク ロックとフィードバッククロックとの位相を逐次比較し、その結果力も遅延量の増減を 微調遅延器と粗調遅延器に与えることで決定する。
非特許文献 1 : IEEE Journal of Solid-state Circuits, Vol. 31, No. 11, November 1996 , ppl656- 1668
特許文献 1：特開 2003— 69424号公報
発明の開示
発明が解決しょうとする課題
[0005] 位相同期回路は内部クロックが外部クロックと位相を同期するのに要する時間を短 くできるものが好ましい。一方、半導体チップコストを削減するという目的からは、これ をできるだけ小さなチップ面積、また少な!/、素子数やゲート数で実現することが好ま しい。また、より少ない電力（動作時、待機時の電力）で動作することが望ましい。
[0006] 非特許文献 1に示される位相同期回路は、その周波数範囲を広げると回路規模が 大きくなる問題点があった。すなわち、動作周波数が最も高い場合に必要となる位相 の一致精度を満足させるためには、遅延列内部の遅延段 1段の遅延時間は短くする 必要がある。そのため、このようにして決定された遅延時間の遅延段を用いて低い周 波数のクロックの同期をとるためには、遅延段数を多くせざるを得ない。そのため、素 子数やゲート数が増加してしまうという問題があった。
[0007] し力しながら、半導体集積回路に入力される信号の周波数の範囲は広がっており、 周波数毎に位相同期回路を設計し直すのは工数上困難であり、広い周波数範囲で 用いることができる位相同期回路が望まれている。すなわち、位相同期回路の位相 一致精度と周波数範囲とを両立させ、それに伴う回路規模の増大を極力抑えること が望まれる。
[0008] また、特許文献 1は本発明の完成後に行った特許調査にて見出されたものである
1S リング型の遅延列を用いている点で、本発明と共通点を有する。し力しながら、特 許文献 1に開示された DLLでは、粗調整のための遅延列に対してのみリング型の遅 延列を用いている。また、 1つの位相検出器で微調遅延器の一段ずつ逐次位相比 較を行っている為、位相同期までの時間が長くなるおそれがあり、同期に要する時間 につ 、ては配慮されて!ヽな 、。
[0009] チップ上の占有面積、ゲート数、電力の小さい回路でありながら、高い一致精度と 広い周波数範囲を両立させ、位相同期を短い時間で完了することが可能な位相同 期回路が望まれる。
[0010] 本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述 および添付図面から明らかになるであろう。
課題を解決するための手段
[0011] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0012] 本発明の位相同期回路は、第 1遅延列と、第 1基準クロックおよび第 1遅延列の出 力のいずれか一方を選択的に第 1遅延列に入力する第 1セレクタと、第 1遅延列に含 まれる各遅延段と第 2基準クロックとの位相比較を行う複数の位相比較器と、第 2遅 延列と、外部クロックおよび第 2遅延列の出力のいずれか一方を選択的に第 2遅延 列に入力する第 2セレクタと、第 2遅延列の各遅延段から出力される出力を内部クロッ クとして選択的に出力する出力制御回路とを有し、出力制御回路は、第 1基準クロッ クの第 1遅延列による遅延信号が第 2基準クロックと同期するのに要する第 1遅延列 の周回数および遅延段数を把握し、把握した周回数と遅延段数に応じた外部クロッ クの第 2遅延列による遅延信号を内部クロックとして出力する。
[0013] また、本発明の位相同期回路は、第 1遅延列と、第 1基準クロックおよび第 1遅延列 の出力のいずれか一方を選択的に第 1遅延列に入力する第 1セレクタと、第 1基準ク ロックの第 1遅延列による遅延信号と第 2基準クロックと位相比較を行う位相比較器と 、位相比較器に入力する遅延信号の遅延量を制御する遅延制御回路と、第 2遅延 列と、外部クロックおよび第 2遅延列の出力のいずれか一方を選択的に第 2遅延列に 入力する第 2セレクタと、第 2遅延列の各遅延段から出力される出力を内部クロックと して選択的に出力する出力制御回路とを有し、出力制御回路は、第 1基準クロックの 第 1遅延列による遅延信号が第 2基準クロックと同期するのに要する第 1遅延列の周 回数および遅延段数を把握し、把握した周回数と遅延段数に応じた外部クロックの 第 2遅延列による遅延信号を内部クロックとして出力し、遅延制御回路は、位相比較 器に入力する遅延信号の遅延量を可変に制御する。
[0014] なお、第 1セレクタと第 2セレクタ、第 1遅延列と第 2遅延列は、その遅延時間ができ るだけ同様になるように、回路構成やレイアウトに関して同様となるようにするのが好 ましい。また、第 1基準クロックおよび第 2基準クロックとして、同一の基準クロックを与 えれば、外部クロックと内部クロックが 1周期の時間差で同期するものである。
[0015] 本発明では、同期までのサイクル数が短くできるので、同期回路を使用していない 場合にはそのクロック入力自体を止めることにより、非動作時の電力を削減することも 可能となる。また、その際、同期回路の電源自体も落とすことを行えば、リーク電流の 防止によりシステム待機時の電力も削減することが可能となる。
発明の効果
[0016] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0017] 素子数やゲート数が少なぐ高速に同期可能な位相同期回路が実現できる。
図面の簡単な説明
[0018] [図 1]本発明の位相同期回路を示す図である。
[図 2]遅延列の回路構成例を示す図である。
[図 3]出力制御回路の回路構成例を示す図である。
[図 4]図 4 (a)は位相比較器アレーの第 1の回路構成例を、図 4 (b)は位相比較器ァレ 一の第 2の回路構成例を示す図である。
[図 5]本発明の別の位相同期回路を示す図である。
[図 6]図 1の位相同期回路の変形例を示す図である。
[図 7]図 5の位相同期回路の変形例を示す図である。
[図 8]図 8 (a)はパルス生成回路の回路構成例を、図 8 (b)はクロック復元回路の回路 構成例を示す図である。
[図 9]目標段数の制御幅を可変とした場合のフローチャートである。
[図 10]位相同期回路のタイミングチャートである。
[図 11]本発明の位相同期回路を用！ヽたシステム構成例である。
[図 12]本発明の他の位相同期回路を示す図である。
[図 13]本発明の他の位相同期回路を示す図である。
[図 14]ノ ルス配分回路の構成例、およびクロック復元回路の構成を示した図である。 [図 15]本発明の他の位相同期回路を示す図である。
[図 16]本発明の他の位相同期回路を示す図である。
[図 17]ノ ルス生成回路の回路構成例、クロック復元回路の回路構成例、およびパル ス配分回路の回路構成を示した図である。
[図 18]位相同期回路のタイミングチャートである。
[図 19]位相同期回路の遅延列部分のレイアウト例を示す図である。
発明を実施するための最良の形態
[0019] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の部材には原則として同一の符号を付し、そ の繰り返しの説明は省略する。
[0020] まず、図 1に本発明の位相同期回路の基本的な構成を示す。図 1に示す位相同期 回路は、外部クロック ECLKとある一定の時間 (位相）関係（第 1基準クロック ERCLK 1と第 2基準クロック ERCLK2との時間差 (位相差)に等しい時間関係 (位相関係)）を 保つように内部クロック ICLKを出力する回路である。
[0021] 第 1周回遅延ブロック 101では、第 1基準クロック ERCLK1を 2つの入力のうちの 1 つの入力とするセレクタ SEL1と、セレクタ SEL1から出力される信号を入力とする遅 延列 DL1とを有し、遅延列 DL1の出力 104は、セレクタ SEL1の 2つの入力のうちの 他方の入力に接続されて 、る。セレクタ SEL1は第 1セレクタ制御回路 SELCON1に より、どちらの入力信号を遅延列 DL1に出力するかを選択されている。遅延列 DL1 を構成する各遅延段力もの出力群 120は、位相比較器アレー PCAに入力され、第 2 基準クロック ERCLK2と位相比較がなされる。
[0022] 第 2周回遅延ブロック 112では、外部クロック ECLKを 2つの入力のうちの 1つの入 力とするセレクタ SEL2と、セレクタ SEL2から出力される信号を入力とする遅延列 DL 2とを有し、遅延列 DL2の出力 110は、セレクタ SEL2の 2つの入力のうちの他方の 入力に接続されている。セレクタ SEL2は第 2セレクタ制御回路 SELCON2により、ど ちらの信号を遅延列 DL2に出力するかを選択されて 、る。
[0023] 出力制御回路 OS— CONは、位相比較器アレー PCAからの位相比較結果を指示 する信号 113と遅延列 DL1の所定の位置の遅延段からの信号 114とが入力される。 出力制御回路 OS— CONは信号 114をカウントすることにより、第 2周回遅延ブロック 112で外部クロック ECLKを周回させる回数を決定する。また、信号 113により、遅延 列 DL2のどの遅延段からの出力信号を内部クロック ICLKとして出力するかを決定す る。
[0024] なお、遅延列 DL1および遅延列 DL2は、複数の遅延段で構成されて!、る。遅延列 中の遅延段数は、セレクタ SEL 1および遅延列 DL 1を信号が通過する時間が基準ク ロック ERCLK1と基準クロック ERCLK2との間の時間差よりも短くなるように決定して おく。逆に信号が通過する時間が基準クロック間の時間差よりも長ければ、外部クロッ クを周回させる必要はなくなる。
[0025] さて、図 1の回路の動作を説明する。第 1基準クロック ERCLK1をセレクタ SEL1お よび遅延列 DL1で構成される第 1周回遅延ブロック 101を複数回通過させ、さらにセ レクタ SEL1および遅延列 DL1の内部の遅延段を通過させることで、第 1基準クロック ERCLK1を周回分に加え通過した遅延段分遅延された信号 120が生成される。次 に、この遅延された信号 120と第 2基準クロック ERCLK2とについて、位相比較器ァ レー PCAの内部に存在する複数の位相比較器はその時間的前後関係を一斉に比 較し、各位相比較器は一定の条件を満たす場合には同位相であると判断する。この 同位相となるときの、第 1周回遅延ブロック 101の信号通過周回数と遅延列 DL 1から の出力の位置 (段数)に関する情報 (以下、「目標周回数」と「目標段数」と呼ぶ)を生 成する。
[0026] これにより、第 1周回遅延ブロック 101を目標周回数通過し、さらにセレクタ SEL1と 遅延列内部の目標段数を通過したときの総計の遅延時間が、 2つの基準クロックの 間の時間差 (位相差）に等しいようにすることができる。
[0027] このようにして決定された第 1周回遅延ブロック 101の目標周回数と目標段数は、 出力制御回路 OS— CONに伝えられる。出力制御回路 OS— CONは、外部クロック ECLK入力からの信号が第 2周回遅延ブロック 112を目標周回数だけ周回し、セレク タ SEL2と遅延列 DL2において目標段数だけ通過したとき、その遅延列 DL2からの 出力が、内部クロック ICLKとして出力されるように制御を行う。
[0028] 図 2は、遅延列 DL1または DL2の回路例である。一定の時間刻みを有する遅延段 が縦続に複数個接続されることで構成される。各遅延段は一定の遅延時間を有する ものであればいかなるものであっても構わないが、典型的には CMOS回路としての 論理回路 (インバータ回路や NAND回路など)を縦続接続した回路であったり、ノイボ ーラ回路による差動アンプを縦続接続した回路であることが多い。本実施例では、こ のような方式として、各遅延段 201〜204が CMOSインバータで構成された例を示し ている。
[0029] 図 3は、出力制御回路 OS— CONの構成例を示したものである。出力制御回路 OS — CONは、遅延列 DL2の各遅延段からの出力 121、位相比較器アレー PCAからの 出力 113および遅延列 DL1の所定の遅延段からの出力 114とを入力とし、内部クロ ック ICLKを生成する回路である。外部クロック ECLKを所定の時間分遅延させるた めに必要となる目標周回数を計測保持する目標周回数カウンタ TRN— CLT、位相 比較器が一致と判断した目標段数を保持する目標段数レジスタ TSN—REG、目標 段数レジスタの値に一致した段数の遅延列 DL2からの出力を選択するセレクタ SEL 、セレクタ SELからの出力回数を計測保持する現在周回数カウンタ CRN— CLT、目 標周回数カウンタ TRN— CLTと現在周回数カウンタ CRN— CLTのそれぞれの値の 一致を検出するカウンタ比較器 CMPおよびカウンタ比較器 CMPが生成した一致信 号により、セレクタ SELからの出力を外部へ出力するよう制御する信号送出制御回路 STCを有する。
[0030] 目標周回数カウンタ TRN— CLTは、位相比較器アレー PCAにより第 1基準クロッ ク ERCLK1の遅延信号と第 2基準クロック ERCLK2との位相一致の判定がなされる までに、第 1基準クロック ERCLK1が第 1周回遅延ブロック 101を何回周回したかを 計測し、保持する。具体的には、遅延列 DL1の所定の遅延段力もの出力 114を受け ることにより周回状態を把握し、位相比較器アレー PCAから位相一致を示す出力を 受けて、目標周回数を決定し、保持する。このときの位相一致段数は目標段数レジス タ TSN— REGに保持する。決定された目標周回数および目標段数分遅延された外 部クロック ECLKを、内部クロック ICLKとして出力されるよう信号送出制御回路 STC が制御される。
[0031] 図 4 (a)は、位相比較器アレー PCAの構成例である。位相比較器アレー PCAには 、位相比較段 400が繰返し配置されており、図 4 (a)は遅延列 DL1からの出力 120の うち 3段分について示している。位相比較段 400は、 Dフリップフロップ 401と 2つの入 力のうち片側力 Sインバートされて 、る NOR論理回路 402とから構成されて 、る。 Dフ リップフロップのクロック端子 CLKには、第 2基準クロック ERCLK2が入力されており 、同フリップフロップのデータ端子 Dには、第 1基準クロック ERCLK1の遅延信号 12 0が遅延列 DL1の各遅延段力 入力される。 NOR論理回路の 2つの入力にはそれ ぞれ、自段のフリップフロップからの出力 Qと右隣のフリップフロップからの出力 Qとが 入力される。
[0032] 各フリップフロップは、第 2基準クロック ERCLK2が遷移したときに、遅延段からの 出力が既に 1に遷移していれば、 1の値を出力 Qに出力し、 1に遷移していなければ 0の値を出力 Qに出力する。
[0033] 位相比較器アレー PCAへの複数の入力部では、図に示されるように、入力側（図 の左側）からある段数の位置までは第 2基準クロック ERCLK2がフリップフロップのク ロックとして遷移するときに既に信号が伝播して 1となっており、それより後段では未だ 遅延列からの入力が信号遷移していないため 0となっている。従って、第 2基準クロッ ク ERCLK2が遷移するタイミングで遷移する第 1基準クロック ERCLK1の遅延信号 を出力する遅延段に対応するフリップフロップの出力は 1、その右隣のフリップフロッ プの出力は 0となる。このため、図 4 (a)に示す位相比較段 400は第 2基準クロック ER CLK2と同期する遅延信号を出力する遅延段に対応する位相遅延段だけ力 を出 力し、他の位相遅延段は 0を出力する。
[0034] なお、図 4 (b)は位相比較器アレー PCAの変形例であり、任意のタイミングでリセッ ト（割り込み) RESETをかけて全ての出力が 0とできるようにしたものである。このよう なリセットは、位相同期回路において同期動作が完了した後、電源投入直後、スリー プからの起動直後、システムリセット、などの場合に行われるものである。
[0035] 図 1における第 1周回遅延ブロック 101および第 2周回遅延ブロック 112の入力部 に位置するセレクタ SEL1とセレクタ SEL2のそれぞれを制御するセレクタ制御回路 S ELCON1およびセレクタ制御回路 SELCON2の制御について説明する。
[0036] セレクタ制御回路 SELCON1はセレクタ SEL1の出力を制御するものである力 最 初に第 1入力（セレクタ SEL1の上側）と遅延列 DL1とを接続する。第 1入力から第 2 入力（セレクタ SEL1の下側）への切り替えは、第 1基準クロック ERCLK1のセレクタ S EL1通過後に行われる。
[0037] また、第 2入力から第 1入力への切り替えは、位相の同期が完了した時 (すなわち 位相比較器アレー PCAが位相一致信号を出した時)から後に、第 1基準クロック ER CLK1が次に入力されるまでの時間の間のいずれかの時刻においてなされる。
[0038] また、セレクタ制御回路 SELCON2はセレクタ SEL2の出力を制御するものである 力 最初に第 1入力（セレクタ SEL2の下側）と遅延列 DL2とを接続する。第 1入力か ら第 2入力（セレクタ SEL2の上側）への切り替えは、第 2基準クロック ERCLK2のセ レクタ SEL2通過後に行われる。
[0039] さらに、第 2入力から第 1入力への切り替えは、出力制御回路 OS— CONに制御さ れる目標周回数だけ外部クロック ECLKが第 2遅延周回ブロック 112を周回した後で 、外部クロック ECLKが次に入力されるまでの時間の間のいずれかの時刻において なされる。
[0040] 図 5は、本発明の位相同期回路の別の構成を示したものである。図 1における位相 比較器アレー PCAのかわりに、一つの位相比較器 PCと第 1周回遅延ブロック 101か らの複数の遅延出力から 1つを選択するセレクタ SEL3を有する。セレクタ SEL3が複 数の遅延出力 120からどの出力を選択するかは、制御回路 RS— CONにより制御さ れる。
[0041] 位相比較器 PCは、第 2基準クロック ERCLK2に対して、複数の遅延出力 120から セレクタ SEL3により選択された信号の位相が進んでいるかを示す信号 (DN信号)、 遅れて 、るかを示す信号 (UP信号)と、位相の一致を示す信号 (LOCK信号)の ヽず れかを出力する。位相比較器は 1つしか存在しないため、目標周回数と目標段数の 値は、例えば、目標周回数 0および目標段数 0から開始し、第 1基準クロック ERCLK 1の遅延信号が位相比較器 PCに入力される度に目標段数を 1ずつ増カロさせる。
[0042] この目標段数が遅延列 DL1の最終段数までいった際には目標周回数を 1だけ増 加させ、再度目標段数を 0にして再び第 1基準クロック ERCLK1が入力される度に目 標段数を 1ずつ増加させて 、く。 [0043] 位相の一致が検出されたとき、そのときまでに第 1基準クロック ERCLK1が第 1周回 遅延ブロック 101を周回した回数である目標周回数および位相一致した際の段数で ある目標段数が、出力制御回路 OS— CONに通知される。なお、目標周回数と目標 段数は上述の方法には限定されず、例えば遅延列 DL1の所定の位置力 の信号 5 04を用いて計測することも考えられる。
[0044] し力しながら、このような逐次比較して同期する段数を探索する方法は、同期完了 までに多くのサイクルを必要とする。そこで、制御回路 RS— CONは目標段数の制御 を可変的に増減させる。
[0045] このような可変段数制御の一態様について示したのが図 9である。図 9は、遅延列 DL1の段数が 10である場合を例にその動作を説明するフローチャートである。最初 に目標周回数 TRおよび目標段数 TSの 、ずれも 0に初期化される（S 1)。
[0046] その後、ステップ 1とステップ 2とステップ 3の三つの動作が実施される。ステップ 1は 目標周回数 TRの制御を行う。位相比較器 PCが DN信号を発した場合には、目標周 回数 TRを 1だけ増カロさせる（S2, S3)。これは UP信号が発せられるまで繰返し行わ れ、 UP信号が発せられると目標周回数 TRを 1だけ減じ (S4)、目標周回数 TRが確 定する。
[0047] また、このとき目標段数 TSを所定の段数（図 9の例では 10段の半分である 5段）に セットする（S4)。ステップ 2は目標段数 TSの制御を行う。 目標段数 TSが 5段にセット された後、位相比較器 PC力 SUP信号を発した場合には、目標周回数 TRは変わらず
、目標段数 TSが 3段足された 8段となる（S5, S6)。
[0048] また、位相比較器 PCが DN信号を発した場合には、目標周回数 TRは変わらず、 目標段数 TSが 3段減らされた 2段となる（S5, S7)。また、位相比較器 PC力 SLOCK 信号を発した場合には、ステップ 3へと移る（S5, S8)。
[0049] 目標段数 TSが 8段にセットされた後、位相比較器 PCが UP信号を発した場合には
、目標周回数 TRは変わらず、目標段数 TSが 1段足された 9段となりステップ 3へと移 る（S9, S10, S8)。
[0050] また、位相比較器 PCが DN信号を発した場合には、目標周回数 TRは変わらず、 目標段数 TSが 1段減らされた 7段となる（S9, Sl l)。また、位相比較器 PC力 SLOCK 信号を発した場合には、ステップ 3へと移る（S9, S8)。
[0051] さらに、目標段数が 7段にセットされた後、位相比較器 PCが DN信号を発した場合 には、目標周回数 TRは変わらず、目標段数 TSが 1段減らされた 6段となりステップ 3 へ移る（S12, S13, S8)。一方、位相比較器 PCが LOCK信号を発した場合には、 ステップ 3へと移る（S 12, S8)。
[0052] 一方、目標段数 TSが 2段にセットされた後、位相比較器 PCが UP信号を発した場 合には、目標周回数 TRは変わらず、目標段数 TSが 1段足された 3段となる（S14, S
16)。
[0053] 位相比較器 PCが DN信号を発した場合には、目標周回数 TRは変わらず、目標段 数 TSが 1段減らされた 1段となりステップ 3へと移る（S14, S15, S8)。また、位相比 較器 PCが LOCK信号を発した場合には、ステップ 3へと移る（S 14, S8)。さらに、目 標段数 TSが 3段にセットされた後、位相比較器 PC力 SUP信号を発した場合には、目 標周回数 TRは変わらず、目標段数 TSが 1段足された 4段となりステップ 3へと移る（ S17, S18, S8)。一方、位相比較器 PC力 SLOCK信号を発した場合には、ステップ 3 へと移る（S17, S8)。
[0054] 最後に、ステップ 3では以下の動作制御が行われる。位相比較器 PCが UP信号を 発した場合には、目標段数 TSが 1段足され再度位相の一致を検査し (S21, 20) , D N信号を発した場合には、目標段数が 1段減らされ再度位相の一致を検査し (S22, S 20)、 LOCK信号を発した場合には、何も変えない（S20)。
[0055] なお、この目標段数 TSが遅延列 DL1の最終段数である時、位相比較器 PCが UP 信号を発した場合には、目標周回数 TRを 1だけ増カロさせ、目標段数 TSを 0として位 相の一致を検査する。
[0056] 一方、目標段数 TSが遅延列 DL1の最小段数 (0段)である時、位相比較器 PCが D
N信号を発した場合には、目標周回数 TRを 1だけ減少させ、目標段数 TSを最大数 として位相の一致を検査する。
[0057] ここで、ステップ 2において、制御する段数をここでは 3、 1と段階的に減少させてい る力 この値には限定されない。この例では制御の大きさを約半分として収束を早く するようにしたものである。 [0058] 図 6は、図 1に示した位相同期回路の入力部にパルス生成回路 PGCとクロック復元 回路 CRC、またその遅延差を補償するためのダミー遅延回路 DDCをカ卩えたもので ある。
[0059] パルス生成回路 PGCは、外部クロック ECLKの「0」状態と「1」状態のデューティ比 率を変化させるものである。典型的には外部クロック ECLKがデューティ 50%である 場合、このデューティ比率より小さなデューティ比率 (例えば 10%、または比率では なく固定時間幅であってもよ 、）へと変化させるものである。
[0060] これによりもともと外部クロック ECLKが有していた「1」状態の時間をより短くするよう に変化させることができる。このようにすれば、第 2遅延周回ブロック 112を信号が周 回する場合に、 1周に要する時間より十分に短いパルスを生成することが可能となる 。それにより、全ての遅延段における信号レベル力 「l」状態となり信号の伝播が以降 行うことができなくなってしまうことを防止することができる。
[0061] このようにデューティ比率を小さくされたクロック信号は、クロック復元回路 CRCによ りもとの比率に復元される。さらに、外部クロック ECLKから内部クロック ICLKへの経 路にパルス生成回路 PGCとクロック復元回路 CRCが追加されることにより固定的な 遅延が生じるため、第 1遅延周回ブロック 101で生成する遅延量をこれらの回路の追 加がない場合と比較して少なくしてもよいことになる。そこで、ダミー遅延回路 DDCは 、これを考慮して追カ卩回路に伴う固定的遅延量を差し引いて正しい目標周回数と目 標段数とを計測するために追加されるものである。
[0062] 図 7は、図 5で示した位相同期回路に対して同様にノ ルス生成回路 PGC、クロック 復元回路 CRC、ダミー遅延回路 DDCを追加した例が示されている。図 8 (a)は、図 6 および図 7で示したパルス生成回路 PGCの構成例を示したものである。
[0063] 本回路は、入力信号 801を遅延させる遅延列 DL3に CMOSインバータ 803が接 続されている。その出力信号 804と入力信号 801との論理和が AND素子 805により 生成されて出力 806となる。さて、本回路の動作は下記のようになる。
[0064] すなわち、入力 801が最初 0であるとき 804は 1の状態であるため出力は 0となって いる。次に入力 801が 1に遷移すると AND論理の出力 806は二つの入力がともに 1 であるから 1となる。 [0065] し力し、遅延列 DL3の遅延量だけ時間が経過すると 804は 0に遷移するため、 AN D論理は 0となりこれが出力される。すなわち、出力が 1である時間を遅延列 DL3の 信号通過時間とするパルスが生成される。なお、遅延列 DL3はいかなる遅延素子で もよぐまた CMOSインバータは反転論理を生成すればいかなるものでもよいことは 言うまでもない。例えば、遅延列 DL3を CMOSインバータの直列接続で構成するこ とがでさる。
[0066] さらに図 8 (b)はクロック復元回路 CRCの構成例を示している。信号の立ち上がり時 には短い時間で信号が出力されるのに対し、信号の立ち下がり時には長い遅延時間 で出力されることにより、パルス幅を長くする。遅延量の設定を変えることによりパルス 幅を制御することが可能である。セレクタ 816は、 CMOS複合ゲートで構成された例 を示して 、るが、セレクタとしての機能を有するものであれば 、かなるものでもよ！/、。
[0067] 図 10は、図 1に示した位相同期回路のタイミング図であり、第 1基準クロック ERCL K1と第 2基準クロック ERCLK2とがクロックの 1周期 Tの 4分の 1だけずれているもの と仮定する。
[0068] 位相比較器アレー PCAは、第 2基準クロック ERCLK2のタイミングで信号 113を出 力し、 4段という結果が出て、これが目標段数 TSとなる。この時 (第 2基準クロック ER CLK2が入力された時)までの周回数は信号 114によりカウントしており、この周回数 が目標周回数 TRとなる。
[0069] この例では周回数は 2周となっている。出力制御回路 OS— CONは、信号 113と信 号 114により、目標段数が 4段、目標周回数が 2周という結果を伝えられる。この結果 を基に、外部クロック ECLK入力力もの信号が周回遅延ブロック 112を目標周回数の 2周だけ周回した後、 3周目に遅延列 DL2において目標段数の 4段だけ通過した時 、その遅延列 DL2からの出力を出力制御回路 OS— CONが受け、外部クロック ECL Kと 1周期 Tの 4分の 1の時間差を持つ内部クロック ICLKとして出力する制御を行う。
[0070] 図 11は、本発明の位相同期回路の応用例の 1つとして DDR— SDRAM1101と L SI1102の接続関係を表して!/ヽるブロック図である。 DDR— SDRAM1101と LSI11 02はメモリインタフェース 1103を介して接続されており、このメモリインタフェース 11 03内部に DDR— SDRAM1101のデータを読み込む為の位相を制御する為の位 相同期回路 1104を備えて!/、る。この位相同期回路 1104によって LSI1102は DDR — SDRAM1101のデータを確実に読み込むことが可能となる。
[0071] 以上の実施の形態は、パルス生成回路 (PGC)を使 、、クロックの片側エッジを用 いて位相同期を行った場合におけるものである。
[0072] 次に、パルス生成分配回路（PGDC1)を使い、クロックの片側エッジを用いて、周 回遅延部 112のみで 1周期の整数倍遅延を生成する場合における実施の形態を、 図面を参照して詳細に説明する。
[0073] 図 12は、上記記載の本発明の位相同期回路における生成ブロック 115と生成プロ ック 115と同じ構成を持つ生成ブロック 116とを用いて周回遅延部 112のみで 1周期 の整数倍遅延を生成し、位相同期をする場合に対応した実施例の図である。
[0074] すなわち、図 12に示されるような基準クロック（ERCLK1)を 2つの入力のうちの 1つ の入力とするセレクタ 102 (SEL1)と、セレクタ 102から出力される信号を入力とする 遅延列 103 (DL1)とを有し、上記遅延列 103の出力 104は、上記セレクタ 102の 2 つの入力のうちもう片方の入力に接続され、さらに上記セレクタ 102はセレクタ制御 回路 105 (SELCON1)により、二つの入力のうちどちらの入力信号が出力されるか 力 S選択されるちのである。
[0075] さらに、本発明の同期回路は、基準クロック 2 (ERCLK2)と上記遅延列 103 (DL1 )を構成する遅延段力ゝらの出力群のうち少なくとも 1つを入力とする位相比較器ァレ 一 106 (PCA)とを有し、上記基準クロック 2と上記出力群力もの入力との間の位相の 比較結果を、以下に記載する生成ブロック 115および 116内部の出力信号制御回路 107 (OS -CON)に出力する。
[0076] また、本発明の同期回路は、外部クロック ECLKとある一定の時間関係（基準クロッ ク 1と基準クロック 2の時間差に等しい時間関係）を保つように内部クロック ICLKを同 期させるために、外部クロックをパルス生成分配回路 (PGDC1)に入力し、外部入力 クロック ECLKの片側エッジをパルスに変換し、尚且つパルスに変換されたものを 2 つの生成ブロック 115および 116に夫々順に分配し（ECLK1, ECLK2)、上記位相 比較結果を基に夫々のブロックで分配されたパルス信号が遅延され、夫々の遅延信 号 (ICLK1, ICLK2)がクロック復元回路（CRC2)に入力され内部クロック ICLKとし てクロックが復元され出力される。
[0077] パルス生成分配回路 (PGDC1)内部のパルス生成回路は、外部入力クロック (EC LK)の 0と 1の状態のデューティ比率を変化させるものである。典型的には外部クロッ ク (ECLK)がデューティ 50%である場合を想定される場合に、このデューティ比率よ り小さなデューティ比率 (例えば 10%)へと変化させるものである。これによりもともと 外部クロック (ECLK)が有していた 1状態の時間に比較してより短い時間の 1状態と なるよう〖こ変ィ匕させることができる。
[0078] このようにすれば、遅延周回ブロック 112を信号が周回する場合に、 1周の時間より 十分に短いパルスを生成することが可能となり、例えば先行する信号の立ち上がり遷 移が再び同じ位置に戻ってくるまでに、その位置の信号を立ち上がり遷移前のレべ ル (すなわち 0)に戻しておくことが可能となる。もし立ち上がり遷移前のレベルに戻つ ていなければ、全ての位置における信号レベルが 1となり信号の伝播が以降行うこと ができなくなってしまうことを防止するものである。
[0079] 一方、クロック復元回路は、このようにデューティ比率が当初の外部入力波形のそ れ (ここでは 50%)から小さくなつている場合 (ここでは 10%)、これをもとの比率へと 復元する働きをする。
[0080] 具体的に分配パルス ECLK1と生成ブロック 115を例にとつて説明する。
[0081] 生成ブロック 115に入力されたパルス（ECLK1)を 2つの入力のうちの 1つの入力と するセレクタ 108と、セレクタ 108から出力される信号を入力とする遅延列 109 (DL2 )とを有し、上記遅延列 109の出力 110は、上記セレクタ 108の 2つの入力のうちもう 片方の入力に接続され、さらに上記セレクタ 108はセレクタ制御回路 111 (SELCO N2)により二つの入力のうちどちらの信号が出力されるかが決定されるものである。
[0082] さらに、出力信号制御回路 107 (OS— CON)は、位相比較器アレー 106 (PCA) 力もの位相比較結果を意味する信号 113と、遅延列 103の所定の位置からの信号 1 14とを入力として受け取る。
[0083] また、出力信号制御回路 107は、外部クロック力も分配されたパルス (ECLK1)が 遅延列 109を通過し複数の箇所力 出力された信号のうちの少なくとも 1つを選択し 、この選択された信号を出力する。なお、上記遅延列 103および遅延列 109は、複 数の遅延段より構成されるものであるが、このとき、本同期回路で利用する 2つの基 準クロックの時間差に対して、セレクタ 102および遅延列 103を信号が通過する時間 が短くなるように遅延列中の遅延段数は決定されるものである。
[0084] さて、上記構成の動作について詳細を説明すると以下のようになる。
[0085] すなわち、セレクタ 102および遅延列 103で構成される周回遅延ブロック 101を複 数回通過させ、さらにセレクタ 102および遅延列 103の内部の遅延段を一定段数通 過させることで、基準クロック 1 (ERCLK1)が一定の時間だけ遅延した信号が生成さ れる。
[0086] 次に、この遅延した信号と基準クロック 2 (ERCLK2)と力 位相比較器アレー 106 の内部に存在する複数の位相比較器においてその時間的前後関係が一斉に比較 され、各位相比較器が一定の条件を満たすことで同位相であると判断すると、この同 位相となるときの、周回遅延ブロック 101の信号通過周回数と遅延列 103からの出力 の位置 (段数)に関する情報 (以下、目標周回数と目標段数と呼ぶ)を生成する。
[0087] これにより、周回遅延ブロック 101を複数回（すなわち目標周回数)通過し、さらに セレクタ 102と遅延列内部の一定の遅延段数 (すなわち目標段数)を通過したときの 、総計の遅延時間が 2つの基準クロックの間の時間差に等しいようにすることができる 。次に、このようにして決定された周回遅延ブロック 101の目標周回数と目標段数が 、生成ブロック 115および 116の夫々の出力信号制御回路 107 (OS— CON)に伝え られる。
[0088] 生成ブロック 115における例を説明すると、出力信号制御回路 107は、外部クロック から分配されたパルス (ECLK1)力 の信号が周回遅延ブロック 112を目標周回数 だけ周回した後、遅延列 109において目標段数だけ通過したとき、その遅延列 109 からの出力が、内部クロック ICLKを生成する為の遅延信号 (ICLK1)として出力され るように制御を行う。クロック復元回路（CRC2)では、生成ブロック 115および 116か らの出力を受け、内部クロック ICLKを復元し出力する。
[0089] 位相比較器アレー 106の内部には、複数の位相比較器が存在し、それぞれの位相 比較器は、遅延列 103の内部に存在する複数の各々の遅延段力もの出力と基準ク ロック 2との信号の遷移時刻を比較する。 [0090] そして、両者力 Sもっとも近いタイミングで遷移しているような遅延列 103からの出力 段数を目標段数として、決定する。同時に、出力制御回路 107は、そのときまでの周 回遅延ブロック 101の信号通過周回数とを勘定し、これを目標周回数として出力ない し る。
[0091] 図 13は、本発明による別の位相同期回路の基本的な構成を示したものである。す なわち、ここでは、図 12における位相比較器アレー 106 (PCA)のかわりに、一つの 位相比較器 501 (PC)を有する。
[0092] そして、周回遅延ブロック 101からの複数の遅延出力から 1つを選択するためのセ レクタ 1301 (SEL4)を有する。セレクタ 1301が上記複数の遅延出力からどの出力を 選択するかは、制御回路 503 (RS— CON)により制御される。
[0093] 位相比較器 501は、基準クロック 2に対して、上記複数の遅延出力から選択された 信号の位相が進んで ヽるカゝ、それとも遅れて ヽるかを示す信号 (進んで!/ヽれば DN信 号、遅れていれば UP信号）と、位相の一致 (LOCK信号)を出力するものである。
[0094] 位相比較器は 1つしか存在しないため、目標周回数と目標段数の値は、逐次的に 操作される。位相比較器により、位相の一致が検出されると、そのときまでに基準クロ ック 1が周回遅延ブロック 101を何回周回したかを遅延列 103の所定の位置からの信 号 504を用いて計測した結果である目標周回数、および位相一致した際の目標段数 が出力制御回路 107に通知される。
[0095] しかし、このような操作は、同期完了までに基準クロック 1における多くのサイクルを 必要とするため、その時間が長くなつてしまい従来技術同様の問題が存在する。その ため、本発明では、制御回路 503はその内部に目標段数の制御を 1ずつ増減させる のではなく可変的に増減させる可変段数制御回路 505を有する。この可変段数制御 回路 505は上記実施例で示したものである。
[0096] 図 14 (a)は、図 15および図 16で示したパルス生成分配回路（PGDC1)内部の信 号分配回路の実施例を示したものである。
[0097] 入力信号 1401は、 CMOSインバータ 1402および AND素子 1405、 1406の片側 の入力に接続されている。 CMOSインバータ 1402により反転された入力信号は、フ リップフロップ 1403のクロック入力に入力される。 [0098] フリップフロップは、クロック入力の値が 0から 1に遷移した時、出力の値が更新され る。入力信号 1401が 1から 0に遷移した時、 CMOSインバータ 1402の出力、すなわ ちフリップフロップ 1403のクロック入力は 0から 1に遷移する。
[0099] この時、フリップフロップ 1403の出力の値が更新される。フリップフロップ 1403の出 力は、 CMOSインバータ 1404の入力および AND素子 1406の他方の入力に接続 されている。
[0100] CMOSインバータ 1404の出力は、フリップフロップ 1403のデータ入力および AN D素子 1405の他方の入力に接続されて!、る。入力 1407の値が 1から 0に遷移した 時、フリップフロップ 1403の出力の値はリセットされ 0になる。この時、 CMOSインバ ータ 1404の入力には 0が入力されている為、出力の値は 1となり、フリップフロップ 14 03のデータ入力には 1が入力される。
[0101] これにより、入力 1401の値が 1から 0に遷移するたびに、フリップフロップ 1403の出 力の値が 0、 1、0、 1と順に遷移し、 AND素子 1405および 1406がそれに対応して 入力 1401を出力できる状態となる。
[0102] さて、本回路の動作は下記のようになる。すなわち、入力 1407が最初 1で、ある時 間だけ経って 0に遷移した時、フリップフロップ 1403の出力の値は 0にリセットされる。 これにより、 CMOSインバータ 1404の出力の値は 1となり、フリップフロップ 1403の データ入力と AND素子 1405の片側の入力には 1の値が入力される。
[0103] また、 AND素子 1406の片側の入力には 0が入力されているため、 AND素子 140 6の他方の入力に接続されて!、る入力 1401は出力出来な 、状態となって!/、る。一方 、 AND素子 1405の片側の入力には 1が入力されており、他方に接続されている入 力 1401を出力できる状態になっている。すなわち、入力 1401は接続されている 2つ の AND素子の中力 AND素子 1405のみを通過し出力される。
[0104] 次に、入力 1401の値が 1から 0に遷移した時、フリップフロップ 1403のデータ入力 に入力されている 1の値が出力され、 CMOSインバータ 1404の入力および AND素 子 1406の片側の入力に入力される。
[0105] これにより、 AND素子 1406は入力 1401を出力できる状態となる。また CMOSイン バータ 1404の出力の値は 0となり、この値がフリップフロップ 1403のデータ入力と A ND素子 1405の片側の入力に入力される。すなわち、入力 1401は接続されている
2つの AND素子の中力 AND素子 1406のみを通過し出力される。
[0106] 次に、入力 1401の値が 1から 0に遷移した時、フリップフロップ 1403のデータ入力 に入力されている 0の値が出力され、 CMOSインバータ 1404の片側の入力および A
ND素子 1406の片側の入力に入力される。
[0107] これにより、 CMOSインバータ 1404の出力は 1となり、 AND素子 1405は入力 140
1を出力できる状態となる。すなわち、入力 1401は接続されている 2つの AND素子 の中力も AND素子 1405のみを通過し出力される。このように、入力 1401に従って、 この一連の動作が繰り返され、入力 1401が 2つの出力に順に分配される。
[0108] 図 14 (b)は、クロック復元回路（CRC2)の実施例を示している。
[0109] すなわち、 2つの入力をまず OR素子 1408で受け出力した信号の立ち上がり時に は短い時間で信号が出力されるのに対し、信号の立ち下がり時には長い遅延時間で 出力されることにより、パルス幅を長くするといつたことが可能となる。
[0110] 遅延量の設定を変えることによりパルス幅を制御することが可能である。セレクタ 81
6は今、 CMOS複合ゲートで構成された例を示している力 セレクタとしての機能を 有するものであれば 、かなるものでもよ！/、。
[0111] 今、遅延段 815を外部クロック (ECLK)のデューティ比率より小さい時間に選べば レベルが 1の状態の時間の比率を小さくできる力 逆に外部クロックのデューティ比率 と等し 、程度の時間に選べば、狭 、パルス幅の入力を広 、パルス幅にも変化させる ことが可能となる。すなわち、図 12および図 13におけるクロック復元回路（CRC2)は
、このようにして実現され得るものである。
[0112] 次に、クロックの両側エッジを用いて、周回遅延部 112のみで 1周期の整数倍遅延 を生成する場合における実施の形態を、図面を参照して詳細に説明する。
[0113] 図 15は、上記記載の本発明の位相同期回路における生成ブロック 115と同じ構成 を持つ生成ブロック 116および生成ブロック 117とを用いて全ての位相の範囲におけ る位相同期に対応した実施例の図である。
[0114] すなわち、図 15に示されるような基準クロック（ERCLK1)を 2つの入力のうちの 1つ の入力とするセレクタ 102 (SEL1)と、セレクタ 102から出力される信号を入力とする 遅延列 103 (DL1)とを有し、上記遅延列 103の出力 104は、上記セレクタ 102の 2 つの入力のうちもう片方の入力に接続され、さらに上記セレクタ 102はセレクタ制御 回路 105 (SELCON1)により、二つの入力のうちどちらの入力信号が出力されるか 力 S選択されるちのである。
[0115] さらに、本発明の同期回路は、基準クロック 2 (ERCLK2)と上記遅延列 103 (DL1 )を構成する遅延段力ゝらの出力群のうち少なくとも 1つを入力とする位相比較器ァレ 一 106 (PCA)とを有し、上記基準クロック 2と上記出力群力もの入力との間の位相の 比較結果を、以下に記載する出力信号制御回路 107 (OS— CON)に出力する。
[0116] さらに、本発明の同期回路は、外部クロック ECLKとある一定の時間関係（基準クロ ック 1と基準クロック 2の時間差に等しい時間関係）を保つように内部クロック ICLKを 同期させるために、外部クロックをパルス生成分配回路 (PGDC2)に入力し、パルス に変換し、尚且つパルスに変換されたものを 3つの生成ブロック 115, 116, 117に 夫々順に分配し (ECLK1, ECLK2, ECLK3)、上記位相比較結果を基に夫々の ブロックで分配されたパルス信号が遅延され、夫々の遅延信号 (ICLK1, ICLK2, I CLK3)がクロック復元回路（CRC3)に入力され内部クロック ICLKとしてクロックが復 元され出力される。パルス生成分配回路 (PGDC2)内部のパルス生成回路は、外部 入力クロック (ECLK)の 0と 1の状態のデューティ比率を変化させるものである。
[0117] 典型的には外部クロック (ECLK)がデューティ 50%である場合を想定される場合 に、このデューティ比率より小さなデューティ比率 (例えば 10%)へと変化させるもの である。これによりもともと外部クロック (ECLK)が有していた 1状態の時間に比較し てより短い時間の 1状態となるように変化させることができる。
[0118] このようにすれば、遅延周回ブロック 112を信号が周回する場合に、 1周の時間より 十分に短いパルスを生成することが可能となり、例えば先行する信号の立ち上がり遷 移が再び同じ位置に戻ってくるまでに、その位置の信号を立ち上がり遷移前のレべ ル (すなわち 0)に戻しておくことが可能となる。もし立ち上がり遷移前のレベルに戻つ ていなければ、全ての位置における信号レベルが 1となり信号の伝播が以降行うこと ができなくなってしまうことを防止するものである。
[0119] 一方、クロック復元回路 (CRC3)は、外部入力クロック（ECLK)のデューティ比率と 同じデューティ比率を持つクロックを復元する働きをする。具体的に分配パルス ECL K1と生成ブロック 115を例にとって説明する。
[0120] 生成ブロック 115に入力されたパルス（ECLK1)を 2つの入力のうちの 1つの入力と するセレクタ 108と、セレクタ 108から出力される信号を入力とする遅延列 109 (DL2 )とを有し、上記遅延列 109の出力 110は、上記セレクタ 108の 2つの入力のうちもう 片方の入力に接続され、さらに上記セレクタ 108はセレクタ制御回路 111 (SELCO N2)により二つの入力のうちどちらの信号が出力されるかが決定されるものである。
[0121] さらに、出力信号制御回路 107 (OS— CON)は、位相比較器アレー 106 (PCA) 力もの位相比較結果を意味する信号 113と、遅延列 103の所定の位置からの信号 1 14とを入力として受け取る。
[0122] また、出力信号制御回路 107は、外部クロック力も分配されたパルス (ECLK1)が 遅延列 109を通過し複数の箇所力 出力された信号のうちの少なくとも 1つを選択し 、この選択された信号を出力する。
[0123] なお、上記遅延列 103および遅延列 109は、複数の遅延段より構成されるものであ る力 このとき、本同期回路で利用する 2つの基準クロックの時間差に対して、セレク タ 102および遅延列 103を信号が通過する時間が短くなるように遅延列中の遅延段 数は決定されるものである。
[0124] さて、上記構成の動作について詳細を説明すると以下のようになる。
[0125] すなわち、セレクタ 102および遅延列 103で構成される周回遅延ブロック 101を複 数回通過させ、さらにセレクタ 102および遅延列 103の内部の遅延段を一定段数通 過させることで、基準クロック 1 (ERCLK1)が一定の時間だけ遅延した信号が生成さ れる。次に、この遅延した信号と基準クロック 2 (ERCLK2)とが、位相比較器アレー 1 06の内部に存在する複数の位相比較器においてその時間的前後関係が一斉に比 較され、各位相比較器が一定の条件を満たすことで同位相であると判断すると、この 同位相となるときの、周回遅延ブロック 101の信号通過周回数と遅延列 103からの出 力の位置 (段数)に関する情報 (以下、目標周回数と目標段数と呼ぶ)を生成する。
[0126] これにより、周回遅延ブロック 101を複数回（すなわち目標周回数)通過し、さらに セレクタ 102と遅延列内部の一定の遅延段数 (すなわち目標段数)を通過したときの 、総計の遅延時間が 2つの基準クロックの間の時間差に等しいようにすることができる
[0127] 次に、このようにして決定された周回遅延ブロック 101の目標周回数と目標段数が 、生成ブロック 115、 116、 117の夫々の出力信号制御回路 107 (OS— CON)に伝 えられる。生成ブロック 115における例を説明すると、出力信号制御回路 107は、外 部クロックから分配されたパルス（ECLK1)力 の信号が周回遅延ブロック 112を目 標周回数だけ周回した後、遅延列 109において目標段数だけ通過したとき、その遅 延列 109からの出力力 内部クロック ICLKを生成する為の遅延信号 (ICLK1)として 出力されるように制御を行う。
[0128] クロック復元回路（CRC3)では、生成ブロック 115、 116、 117からの出力を受け、 内部クロック ICLKを復元し出力する。位相比較器アレー 106の内部には、複数の位 相比較器が存在し、それぞれの位相比較器は、遅延列 103の内部に存在する複数 の各々の遅延段からの出力と基準クロック 2との信号の遷移時刻を比較する。
[0129] そして、両者力もっとも近いタイミングで遷移しているような遅延列 103からの出力 段数を目標段数として、決定する。同時に、出力制御回路 107は、そのときまでの周 回遅延ブロック 101の信号通過周回数とを勘定し、これを目標周回数として出力ない し る。
[0130] 図 16は、本発明による別の位相同期回路の基本的な構成を示したものである。す なわち、ここでは、図 15における位相比較器アレー 106 (PCA)のかわりに、一つの 位相比較器 501 (PC)を有する。
[0131] そして、周回遅延ブロック 101からの複数の遅延出力から 1つを選択するためのセ レクタ 1601 (SEL5)を有する。セレクタ 1601が上記複数の遅延出力からどの出力を 選択するかは、制御回路 503 (RS— CON)により制御される。
[0132] 位相比較器 501は、基準クロック 2に対して、上記複数の遅延出力から選択された 信号の位相が進んで ヽるカゝ、それとも遅れて ヽるかを示す信号 (進んで!/ヽれば DN信 号、遅れていれば UP信号）と、位相の一致 (LOCK信号)を出力するものである。
[0133] 位相比較器は 1つしか存在しないため、目標周回数と目標段数の値は、逐次的に 操作される。位相比較器により、位相の一致が検出されると、そのときまでに基準クロ ック 1が周回遅延ブロック 101を何回周回したかを遅延列 103の所定の位置からの信 号 504を用いて計測した結果である目標周回数、および位相一致した際の目標段数 が出力制御回路 107に通知される。
[0134] しかし、このような操作は、同期完了までに基準クロック 1における多くのサイクルを 必要とするため、その時間が長くなつてしまい従来技術同様の問題が存在する。その ため、本発明では、制御回路 503はその内部に目標段数の制御を 1ずつ増減させる のではなく可変的に増減させる可変段数制御回路 505を有する。この可変段数制御 回路 505は上記実施例で示したものである。
[0135] 図 17 (a)は、図 15および図 16で示したパルス生成分配回路（PGDC2)内部のパ ルス生成回路の実施例を示したものである。入力信号 1701は遅延段 1702 (DL)に より遅延され、その出力 1703と入力 1701との EXOR論理が EXOR素子 1704により 生成されて出力 1705となる。
[0136] さて、本回路の動作は下記のようになる。
[0137] すなわち、入力 1701が最初 0であるとき 1703は 0の状態であるため出力は 0となつ て 、る。次に入力 1701が 1に遷移すると EXOR論理の出力 1705は二つの入力が 0 と 1であるから 1となる。しかし、遅延段だけ時間が経過すると 1703は 1に遷移するた め、 EXOR論理は 0となりこれが出力される。
[0138] すなわち、出力が 1である時間は遅延段の信号通過時間となりパルスが生成される ことがわかる。なお、上記遅延段はいかなる遅延素子でもよいことは言うまでもない。 図 17 (b)は遅延段を CMOSインバータで構成した例である。
[0139] 図 17 (c)は、図 15および図 16で示したクロック復元回路（CRC3)の実施例を示し たものである。
[0140] 3つの入力パルス信号 1714と 1715と 1716との OR論理が OR素子 1717により生 成されて出力 1718となる。この生成信号 1718がフリップフロップ 1719のクロック入 力に入力され、このフリップフロップ 1719により分周されて、出力 1720となる。さて、 本回路の動作は下記のようになる。すなわち、入力 1721が最初 1で、ある時間だけ たって 0に遷移したときフリップフロップ 1719の出力、すなわち出力 1720は 0にリセ ットされる。 [0141] また、フリップフロップ 1719の出力には CMOSインバータ 1722が接続されており、 その出力がフリップフロップ 1719のデータ入力となる。すなわち、出力 1720が 0にリ セットされたとき、フリップフロップのデータ入力には、 CMOSインバータ 1722により 1力 S人力されること〖こなる。
[0142] 入力パルス信号 1714、 1715、 1716が最初 0である時、出力 1718は 0であり、フリ ップフ口ップの出力は変化しない。ある時、この 3つの入力パルス信号 1714、 1715、 1716のいずれかが 1に遷移すると、 OR論理の値が 0から 1に遷移し、これが出力さ れる。
[0143] この時、フリップフロップ 1719の出力力^)であり、データ入力に 1が入力されている 場合、出力の値 1720が 0から 1に遷移し、値を保持する。 CMOSインバータ 1722は 1から 0に遷移し、フリップフロップ 1719のデータ入力には 0が入力される。
[0144] 次に、 OR論理の出力 1718が 0の状態である時、 3つの入力パルス信号 1714、 17 15、 1716のいずれかが 1に遷移すると、 OR論理の値が 0から 1と遷移しこれがフリツ プフロップ 1719のクロック入力に入力され、出力 1720の値は、 1力も 0に遷移し、値 を保持する。
[0145] すなわち、フリップフロップ 1719のクロック入力に入力される値力 ^から 1に遷移し た時、フリップフロップ 1719の出力 1720の値力 力 1、ないしは 1から 0に遷移する 。つまり、入力パルス力もクロックが復元されることが分かる。
[0146] 図 17 (d)は、図 15および図 16で示したパルス生成分配回路（PGDC2)内部の信 号分配回路の実施例を示したものである。
[0147] 入力信号 1722は、 CMOSインノ ータ 1723および AND素子 1727、 1728、 172 9の片側の入力に接続されて!、る。 CMOSインバータ 1723により反転された入力信 号は、フリップフロップ 1724および 1725のクロック入力に入力される。
[0148] フリップフロップは、クロック入力の値が 0から 1に遷移した時、出力の値が更新され る。入力信号 1722が 1から 0に遷移した時、 CMOSインバータ 1723の出力、すなわ ちフリップフロップ 1724および 1725のクロック入力は 0から 1に遷移する。
[0149] この時、フリップフロップ 1724および 1725の出力の値が更新される。フリップフロッ プ 1724の出力は、フリップフロップ 1725のデータ入力と NOR素子 1726の片側の 入力および AND素子 1728の他方の入力に接続されて!、る。
[0150] フリップフロップ 1725の出力は、 NOR素子 1726の他方の入力および AND素子 1 729の他方の入力に接続されている。 NOR素子 1726の出力は、フリップフロップ 17 24のデータ入力および AND素子 1727の他方の入力に接続されて!、る。
[0151] 外部力も入力されるリセット信号などの入力 1730の値が 1から 0に遷移した時、フリ ップフロップ 1724および 1725の出力の値は 0になる。この時、 NOR素子 1726の二 つの入力には 0が入力されている為、出力の値は 1となり、フリップフロップ 1724のデ ータ入力には 1が入力される。この 1の値が、入力 1722の値が 1から 0に遷移するた びに、フリップフロップ 1724の出力、フリップフロップ 1725の出力と順に移り、 AND 素子 1727、 1728および 1729がそれに対応して入力 1722を出力できる状態となる
[0152] さて、本回路の動作は下記のようになる。
[0153] すなわち、入力 1730が最初 1で、ある時間だけ経って 0に遷移した時、フリップフロ ップ 1724およびフリップフロップ 1725の出力の値は 0にリセットされる。これにより、 NOR素子 1726の出力の値は 1となり、フリップフロップ 1724のデータ入力と AND 素子 1727の片側の入力には 1の値が入力される。
[0154] また、 AND素子 1728および 1729の片側の入力には 0が入力されているため、 A ND素子 1728および 1729の他方の入力に接続されている入力 1722は出力できな い状態となっている。一方、 AND素子 1727の片側の入力には 1が入力されており、 他方に接続されている入力 1722を出力できる状態になっている。すなわち、入力 17 22は接続されている 3つの AND素子の中力も AND素子 1727のみを通過し出力さ れる。
[0155] 次に、入力 1722の値が 1から 0に遷移した時、フリップフロップ 1724のデータ入力 に入力されている 1の値が出力され、フリップフロップ 1725のデータ入力と、 NOR素 子 1726の片側の入力および AND素子 1728の片側の入力に入力される。
[0156] 一方フリップフロップ 1725のデータ入力には 0が入力されていた為、出力の値は 0 のまま変わらない。これにより、 AND素子 1728は入力 1722を出力できる状態となる 。また NOR素子 1726の出力の値は 0となり、この値がフリップフロップ 1724のデー タ入力と AND素子 1727の片側の入力に入力される。
[0157] すなわち、入力 1722は接続されている 3つの AND素子の中力も AND素子 1728 のみを通過し出力される。次に、入力 1722の値が 1から 0に遷移した時、フリップフロ ップ 1724のデータ入力に入力されている 0の値が出力され、フリップフロップ 1725 のデータ入力と、 NOR素子 1726の片側の入力および AND素子 1728の片側の入 力に入力される。一方、フリップフロップ 1725のデータ入力には 1が入力されていた 為、出力には 1の値が出力され、この値が NOR素子 1726の他方の入力および AN D素子 1729の片側の入力に入力される。
[0158] これにより、 AND素子 1729は入力 1722を出力できる状態となる。また NOR素子 1726の出力の値は 0のまま変わらない。すなわち、入力 1722は接続されている 3つ の AND素子の中力 AND素子 1729のみを通過し出力される。
[0159] 次に、入力 1722の値が 1から 0に遷移した時、フリップフロップ 1724のデータ入力 に入力されている 0の値が出力され、フリップフロップ 1725のデータ入力と、 NOR素 子 1726の片側の入力および AND素子 1728の片側の入力に入力される。
[0160] 一方、フリップフロップ 1725のデータ入力にも 0が入力されていた為、出力には 0の 値が出力され、この値が NOR素子 1726の他方の入力および AND素子 1729の片 側の入力に入力される。
[0161] これにより、 NOR素子 1726の出力は 1となり、 AND素子 1727は入力 1722を出 力できる状態となる。すなわち、入力 1722は接続されている 3つの AND素子の中か ら AND素子 1727のみを通過し出力される。このように、入力 1722に従って、この一 連の動作が繰り返され、入力 1722が 3つの出力に順に分配される。
[0162] 図 18は、図 15に示した本発明の位相同期回路のタイミング図であり、基準クロック 1 (ERCLK1)と基準クロック 2 (ERCLK2)の時間差がクロックの 1周期 Tの 4分の 3だ けずれているものと仮定する。位相比較器アレー 106 (PCA)は、基準クロック 2 (ER CLK2)のタイミングで信号 113を生成ブロック 115、 116および 117へ出力し、 5段と いう結果が出て、これが目標段数となる。この時 (ERCLK2が入力された時)までの 周回数は信号 114で数えており、この周回数が目標周回数となる。
[0163] 今、周回数は 5周となっている。夫々の生成ブロック 115、 116および 117内部の出 力信号制御回路 107 (OS— CON)は、信号 113と信号 114により、目標段数が 5段 、目標周回数が 5周という結果を伝えられる。
[0164] この結果を基に、外部クロック ECLKがパルス生成分配回路 (PGDC2)により生成 された ECLK1、 ECLK2および ECLK3の信号がそれぞれの生成ブロック内部の周 回遅延ブロック 112を目標周回数の 5周だけ周回した後、 6周目に遅延列 109にお いて目標段数の 5段だけ通過した時、その遅延列 109からの出力を出力信号制御回 路 107 (OS— CON)が受け、 ECLK1、 ECLK2および ECLK3の遅延信号 ICLK1 、 ICLK2および ICLK3が出力される。これら 3つの出力 ICLK1、 ICLK2および ICL K3がクロック復元回路 (CRC3)に入力され、クロックが復元され、結果、外部クロック ECLKと 1周期 Tの 4分の 3の時間差を持つ内部クロック ICLKとして出力される。
[0165] 図 19に、図 15に示した位相同期回路の遅延列のレイアウト例を示す。図 19 (a)に は遅延列を構成するセル配置を示し、図 19 (b)にそれらに電源を供給する電源線の 配置を示している。セル遅延列 DL11が図 15の遅延列 103に、遅延列 DL21〜23 がそれぞれ生成ブロック 115〜 117の遅延列 109に相当する。遅延列 DLは遅延素 子 DEで構成される。図ではセルイメージで表示している。たとえば、遅延素子 DEは 複数の NAND回路のセルで構成することができる。遅延列 DL11は、複数の遅延素 子 DE1〜6で構成され、図では表示されないが遅延素子の信号は順次後段の遅延 素子に受け渡される。すなわち、遅延素子 DE1の出力は遅延素子 DE2に入力され 、遅延素子 DE2の出力は遅延素子 DE3に入力されるように構成され、遅延信号が 生成される。この構成は遅延列 DL21〜23でも同様である。また、遅延列 DL21〜2 3に隣接してレジスタ回路 Rが設けられる。レジスタ回路 Rは、同期した遅延段を指示 し、そこから同期した遅延信号が取り出される。なお、図 19は遅延列に関連する部分 のレイアウトを中心に示しており、この周囲や遅延列 DL11と遅延列 DL21の間には 制御回路等が配置される。
[0166] また、図 19 (b)では電源線 VDDを実線で、電源線 VSSを破線で示している。電源 線はメッシュ状に配置され、 X方向に延在するのが第 1層配線、 Y方向に延在するの が電源を強化するための第 2層配線である。
[0167] このように、遅延列 DL11、 DL21〜DL23は各遅延素子 DEを X方向に揃えて配 置することが望ま U、。これは各遅延素子の遅延量は遅延素子間の配線容量に影響 を受けるためである。各遅延素子の遅延量を等しくするためには、遅延素子間を接 続する配線長 (電気長）を等しくすることが望ましい。そのため、各遅延素子の X方向 の位置を揃えて配置する。さらに、図 19のレイアウトでは各遅延素子に対する電源を 強化するため、遅延素子間に第 2層配線が配置されている。これにより、遅延列が動 作したときの電源ドロップの影響を最小限にとどめることができる。なお、図 19の例は すべての遅延素子間に第 2層配線を配置した例を示している力 たとえば、複数の 遅延素子ごとに配置してもよい。この場合、遅延素子間の配置を圧縮することができ るわけであるが、その場合でも遅延素子の遅延量を変更しないよう、遅延素子間の配 線長を等しくするように配線をレイアウトする必要がある。
[0168] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
産業上の利用可能性
[0169] 本発明は、マイクロプロセッサや信号処理プロセッサなどの各種半導体集積回路装 置、および揮発性 Z不揮発性メモリなどの各種メモリまたはカードなどに用いられる 位相同期回路の低消費電力ィ匕、ならびに小型化技術に適している。

Claims

請求の範囲
[1] 第 1遅延列と、
第 1基準クロックおよび前記第 1遅延列の出力のいずれか一方を選択的に前記第 1 遅延列に入力する第 1セレクタと、
前記第 1遅延列に含まれる各遅延段と第 2基準クロックとの位相比較を行う複数の 位相比較器と、
第 2遅延列と、
外部クロックおよび前記第 2遅延列の出力のいずれか一方を選択的に前記第 2遅 延列に入力する第 2セレクタと、
前記第 2遅延列の各遅延段から出力される出力を内部クロックとして選択的に出力 する出力制御回路とを有し、
前記出力制御回路は、前記第 1基準クロックの前記第 1遅延列による遅延信号が 前記第 2基準クロックと同期するのに要する前記第 1遅延列の周回数および遅延段 数を把握し、前記把握した周回数と遅延段数に応じた前記外部クロックの前記第 2遅 延列による遅延信号を前記内部クロックとして出力することを特徴とする位相同期回 路。
[2] 請求項 1記載の位相同期回路において、
前記第 1基準クロックのデューティ比を変えて前記第 2セレクタに入力するパルス発 生回路と、
前記出力制御回路の出力のデューティ比を変えて前記内部クロックとして出力する クロック復元回路と、
前記外部クロックを所定時間遅延させて前記第 1セレクタに入力する遅延回路とを 有し、
前記遅延回路による遅延時間は、前記パルス発生回路および前記クロック復元回 路による遅延時間に相当することを特徴とする位相同期回路。
[3] 請求項 1記載の位相同期回路において、
前記第 1遅延列および前記第 2遅延列に含まれる各遅延段の遅延時間は、前記位 相同期回路が許容する最も高い周波数に対応した精度で設定されることを特徴とす る位相同期回路。
[4] 請求項 1記載の位相同期回路において、
前記第 1基準クロックおよび前記第 2基準クロックが同一であることを特徴とする位 相同期回路。
[5] 第 1遅延列と、
第 1基準クロックおよび前記第 1遅延列の出力のいずれか一方を選択的に前記第 1 遅延列に入力する第 1セレクタと、
前記第 1基準クロックの前記第 1遅延列による遅延信号と第 2基準クロックと位相比 較を行う位相比較器と、
前記位相比較器に入力する前記遅延信号の遅延量を制御する遅延制御回路と、 第 2遅延列と、
外部クロックおよび前記第 2遅延列の出力のいずれか一方を選択的に前記第 2遅 延列に入力する第 2セレクタと、
前記第 2遅延列の各遅延段から出力される出力を内部クロックとして選択的に出力 する出力制御回路とを有し、
前記出力制御回路は、前記第 1基準クロックの前記第 1遅延列による遅延信号が 前記第 2基準クロックと同期するのに要する前記第 1遅延列の周回数および遅延段 数を把握し、前記把握した周回数と遅延段数に応じた前記外部クロックの前記第 2遅 延列による遅延信号を前記内部クロックとして出力し、
前記遅延制御回路は、前記位相比較器に入力する遅延信号の遅延量を可変に制 御することを特徴とする位相同期回路。
[6] 請求項 5記載の位相同期回路において、
前記第 1基準クロックのデューティ比を変えて前記第 2セレクタに入力するパルス発 生回路と、
前記出力制御回路の出力のデューティ比を変えて前記内部クロックとして出力する クロック復元回路と、
前記外部クロックを所定時間遅延させて前記第 1セレクタに入力する遅延回路とを 有し、 前記遅延回路による遅延時間は、前記パルス発生回路および前記クロック復元回 路による遅延時間に相当することを特徴とする位相同期回路。
[7] 請求項 5の位相同期回路において、
前記第 1遅延列および前記第 2遅延列に含まれる各遅延段の遅延時間は、前記位 相同期回路が許容する最も高い周波数に対応した精度で設定されることを特徴とす る位相同期回路。
[8] 請求項 5の位相同期回路において、
前記第 1基準クロックおよび前記第 2基準クロックが同一であることを特徴とする位 相同期回路。
[9] 第 1、第 2および第 3のセレクタと、第 1、第 2および第 3の遅延列と、第 1、第 2および 第 3のセレクタ制御回路と、分配回路と、合成回路と、位相比較器アレーと、第 1およ び第 2の出力制御回路とより構成される位相同期回路であって、
前記第 1のセレクタは、
その二つの入力の片方に第 1の基準クロックが入力され、もう片方の入力には前記 第 1の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが 前記第 1のセレクタ制御回路により選択され、
前記第 1の遅延列は、
その入力には前記第 1のセレクタの出力が接続され、出力に前記第 1のセレクタの 二つの入力のうちの片方の入力が接続され、
前記位相比較器アレーは、
第 2の基準クロックと前記第 1の遅延列を構成する遅延段力 の出力群を入力とし、 これら二つの入力の間の位相の比較結果を、前記出力信号制御回路へ出力し、 前記分配回路は、
外部クロックを第 2セレクタおよび第 3セレクタに分配して出力し、
前記第 2のセレクタは、
その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入 力には前記第 2の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 2のセレクタ制御回路により選択され、 前記第 2の遅延列は、
その入力には前記第 2のセレクタの出力が接続され、出力に前記第 2のセレクタの 二つの入力のうちの片方の入力が接続され、
前記第 1の出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 2の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 2のセレクタおよび前記第 2の遅延列を複数回周回した後に出力し、
前記第 3のセレクタは、
その二つの入力の片方に分配された外部クロックの他方が入力され、もう片方の入 力には前記第 3の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 3のセレクタ制御回路により選択され、
前記第 3の遅延列は、
その入力には前記第 3のセレクタの出力が接続され、出力に前記第 3のセレクタの 二つの入力のうちの片方の入力が接続され、
前記第 2の出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 3の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 3のセレクタおよび前記第 3の遅延列を複数回周回した後に出力し、
前記合成回路は、
それぞれの出力を合成し、出力することを特徴とする位相同期回路。
[10] 請求項 9記載の位相同期回路において、
第 1の基準クロックと第 2の基準クロックと外部クロックが全て同一であることを特徴と する位相同期回路。
[11] 第 1、第 2、第 3および第 4のセレクタと、第 1、第 2および第 3の遅延列と、第 1、第 2 、第 3および第 4のセレクタ制御回路と、分配回路と、合成回路と、位相比較器と、段 数制御回路と、出力制御回路とより構成される位相同期回路であって、
前記第 1のセレクタは、
その二つの入力の片方に第 1の基準クロックが入力され、もう片方の入力には前記 第 1の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが 前記第 1のセレクタ制御回路により選択され、
前記第 1の遅延列は、
その入力には前記第 1のセレクタの出力が接続され、出力に前記第 1のセレクタの 二つの入力のうちの片方の入力が接続され、
前記第 4のセレクタは、前記段数制御回路からの信号に応じて前記第 1の遅延列か らの複数の出力のうち 1つを選択してこれを前記位相比較器に出力し、
前記位相比較器は、
第 2の基準クロックと前記第 1の遅延列を構成する遅延段力 の出力群を入力とし、 これら二つの入力の間の位相の比較結果を、前記出力信号制御回路へ出力し、 前記段数制御回路は、
前記位相比較器力もの比較結果に基づき、前記第 4のセレクタの複数の出力のうち の一つを変化させる時に、選択段数の位置に関し、あるサイクルにおける選択段数 位置とそれに引き続くサイクルにおける選択位置との段数差分が可変となるように制 御する機構を有し、
前記分配回路は、
外部クロックを第 2セレクタおよび第 3セレクタに分配して出力し、
前記第 2のセレクタは、
その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入 力には前記第 2の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 2のセレクタ制御回路により選択され、
前記第 2の遅延列は、
その入力には前記第 2のセレクタの出力が接続され、出力に前記第 2のセレクタの 二つの入力のうちの片方の入力が接続され、
前記出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 2の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 2のセレクタおよび前記第 2の遅延列を複数回周回した後に出力し、 前記第 3のセレクタは、
その二つの入力の片方に分配された外部クロックの他方が入力され、もう片方の入 力には前記第 3の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 3のセレクタ制御回路により選択され、
前記第 3の遅延列は、
その入力には前記第 3のセレクタの出力が接続され、出力に前記第 3のセレクタの 二つの入力のうちの片方の入力が接続され、
前記出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 3の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 3のセレクタおよび前記第 3の遅延列を複数回周回した後に出力し、
前記合成回路は、
それぞれの出力を合成し、出力することを特徴とする位相同期回路。
[12] 請求項 11記載の位相同期回路において、
第 1の基準クロックと第 2の基準クロックと外部クロックが全て同一であることを特徴と する位相同期回路。
[13] 第 1、第 2、第 3および第 4のセレクタと、第 1、第 2、第 3および第 4の遅延列と、第 1 、第 2、第 3および第 4のセレクタ制御回路と、分配回路と、合成回路と、位相比較器 アレーと、第 1、第 2および第 3の出力制御回路とより構成される位相同期回路であつ て、
前記第 1のセレクタは、
その二つの入力の片方に第 1の基準クロックが入力され、もう片方の入力には前記 第 1の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが 前記第 1のセレクタ制御回路により選択され、
前記第 1の遅延列は、
その入力には前記第 1のセレクタの出力が接続され、出力に前記第 1のセレクタの 二つの入力のうちの片方の入力が接続され、
前記位相比較器アレーは、 第 2の基準クロックと前記第 1の遅延列を構成する遅延段力 の出力群を入力とし、 これら二つの入力の間の位相の比較結果を、前記出力信号制御回路へ出力し、 前記分配回路は、
外部クロックを前記第 2セレクタ、前記第 3セレクタおよび前記第 4セレクタに分配し て出力し、
前記第 2のセレクタは、
その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入 力には前記第 2の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 2のセレクタ制御回路により選択され、
前記第 2の遅延列は、
その入力には前記第 2のセレクタの出力が接続され、出力に前記第 2のセレクタの 二つの入力のうちの片方の入力が接続され、
前記第 1の出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 2の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 2のセレクタおよび前記第 2の遅延列を複数回周回した後に出力し、
前記第 3のセレクタは、
その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入 力には前記第 3の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 3のセレクタ制御回路により選択され、
前記第 3の遅延列は、
その入力には前記第 3のセレクタの出力が接続され、出力に前記第 3のセレクタの 二つの入力のうちの片方の入力が接続され、
前記第 2の出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 3の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 3のセレクタおよび前記第 3の遅延列を複数回周回した後に出力し、
前記第 4のセレクタは、 その二つの入力の片方に分配された外部クロックの他方が入力され、もう片方の入 力には前記第 4の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 4のセレクタ制御回路により選択され、
前記第 4の遅延列は、
その入力には前記第 4のセレクタの出力が接続され、出力に前記第 4のセレクタの 二つの入力のうちの片方の入力が接続され、
前記第 3の出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 4の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 4のセレクタおよび前記第 4の遅延列を複数回周回した後に出力し、
前記合成回路は、
それぞれの出力を合成し、出力することを特徴とする位相同期回路。
[14] 請求項 13記載の位相同期回路において、
第 1の基準クロックと第 2の基準クロックと外部クロックが全て同一であることを特徴と する位相同期回路。
[15] 第 1、第 2、第 3、第 4および第 5のセレクタと、第 1、第 2、第 3および第 4の遅延列と 、第 1、第 2、第 3、第 4および第 5のセレクタ制御回路と、分配回路と、合成回路と、位 相比較器と、段数制御回路と、出力制御回路とより構成される位相同期回路であつ て、
前記第 1のセレクタは、
その二つの入力の片方に第 1の基準クロックが入力され、もう片方の入力には前記 第 1の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力されるかが 前記第 1のセレクタ制御回路により選択され、
前記第 1の遅延列は、
その入力には前記第 1のセレクタの出力が接続され、出力に前記第 1のセレクタの 二つの入力のうちの片方の入力が接続され、
前記第 5のセレクタは、
前記段数制御回路力 の信号に応じて前記第 1の遅延列力 の複数の出力のうち 1つを選択してこれを前記位相比較器に出力し、
前記位相比較器は、
第 2の基準クロックと前記第 1の遅延列を構成する遅延段力 の出力群を入力とし、 これら二つの入力の間の位相の比較結果を、前記出力信号制御回路へ出力し、 前記段数制御回路は、
前記位相比較器力もの比較結果に基づき、前記第 5のセレクタの複数の出力のうち の一つを変化させる時に、選択段数の位置に関し、あるサイクルにおける選択段数 位置とそれに引き続くサイクルにおける選択位置との段数差分が可変となるように制 御する機構を有し、
前記分配回路は、外部クロックを前記第 2セレクタ、前記第 3セレクタおよび前記第 4セレクタに分配して出力し、
前記第 2のセレクタは、
その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入 力には前記第 2の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 2のセレクタ制御回路により選択され、
前記第 2の遅延列は、
その入力には前記第 2のセレクタの出力が接続され、出力に前記第 2のセレクタの 二つの入力のうちの片方の入力が接続され、
前記出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 2の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 2のセレクタおよび前記第 2の遅延列を複数回周回した後に出力し、
前記第 3のセレクタは、
その二つの入力の片方に分配された外部クロックの一方が入力され、もう片方の入 力には前記第 3の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 3のセレクタ制御回路により選択され、
前記第 3の遅延列は、
その入力には前記第 3のセレクタの出力が接続され、出力に前記第 3のセレクタの 二つの入力のうちの片方の入力が接続され、
前記出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 3の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 3のセレクタおよび前記第 3の遅延列を複数回周回した後に出力し、
前記第 4のセレクタは、
その二つの入力の片方に分配された外部クロックの他方が入力され、もう片方の入 力には前記第 4の遅延列の出力が接続され、二つの入力のうちどちらの信号が出力 されるかが前記第 4のセレクタ制御回路により選択され、
前記第 4の遅延列は、
その入力には前記第 4のセレクタの出力が接続され、出力に前記第 4のセレクタの 二つの入力のうちの片方の入力が接続され、
前記出力信号制御回路は、
前記位相比較器アレー力 の比較結果を用いて、前記第 4の遅延列からの出力の うちの少なくとも 1つを選択し、この選択された信号を分配された外部クロックが前記 第 4のセレクタおよび前記第 4の遅延列を複数回周回した後に出力し、
前記合成回路は、
それぞれの出力を合成し、出力することを特徴とする位相同期回路。
請求項 15記載の位相同期回路において、
第 1の基準クロックと第 2の基準クロックと外部クロックが全て同一であることを特徴と する位相同期回路。
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