WO2005096622A1 - 受光部および固体撮像装置 - Google Patents

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WO2005096622A1
WO2005096622A1 PCT/JP2005/006301 JP2005006301W WO2005096622A1 WO 2005096622 A1 WO2005096622 A1 WO 2005096622A1 JP 2005006301 W JP2005006301 W JP 2005006301W WO 2005096622 A1 WO2005096622 A1 WO 2005096622A1
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capacitance
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PCT/JP2005/006301
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Seiichiro Mizuno
Haruhiro Funakoshi
Tetsuya Taka
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Hamamatsu Photonics K.K.
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Definitions

  • the present invention relates to a light receiving unit and a solid-state imaging device.
  • a solid-state imaging device includes a light detection unit in which a plurality of light receiving units are arranged one-dimensionally or two-dimensionally, and converts an electric signal value representing an incident intensity to the light receiving unit at each pixel position into a light receiving unit. And an image can be captured based on the electric signal value.
  • a solid-state imaging device even when the difference in the amount of incident light between pixel positions is large (that is, when the contrast of the image to be imaged is high), an image with excellent contrast can be obtained by imaging. Required.
  • the photosensor circuit disclosed in Patent Document 1 includes a photodiode as a light receiving unit, and accumulates a charge generated due to light incident on the photodiode in a capacitance unit in an integration circuit. A voltage corresponding to the amount of accumulated charge is output from the integration circuit. Further, in this solid-state imaging device, the capacitance value of the capacitance section in the integrating circuit is variable, thereby expanding the dynamic range of light detection. By using the technology disclosed in Patent Document 1 in a solid-state imaging device, a solid-state imaging device capable of obtaining an image with excellent contrast by imaging may be realized.
  • Patent Document 1 Japanese Patent No. 3146502
  • the light receiving unit includes: (1) a photodiode that generates an amount of electric charge according to the intensity of incident light; (2) a first capacitance unit and a second capacitance unit that respectively accumulate electric charge; (3) A gate terminal is connected to one or both of the first capacitance unit and the second capacitance unit, and the gate terminal is stored in one of the first capacitance unit and the second capacitance unit connected to the gate terminal. (4) The charge generated by the photodiode is transferred to the first capacitor via the first switch, and the second capacitor is transferred via the second switch. (5) Discharge transistor that initializes the charge of each of the first and second capacitance units, and (6) Amplification transistor force Outputs the output voltage selectively. And a selection transistor.
  • This light receiving section is provided with a first capacitance section and a second capacitance section for accumulating electric charge, respectively, and the electric charge of each of the first capacitance section and the second capacitance section is initialized by a discharging transistor.
  • the charge generated in the photodiode due to the incidence of light is transferred to the first capacitance section via the first switch via the transfer transistor, and to the second capacitance section via the second switch.
  • the first capacitor and / or the second capacitor are connected to the gate terminal of the amplifying transistor and stored in the first capacitor and the second capacitor connected to the gate terminal. A voltage corresponding to the amount of the charged electric charge is output via the amplification transistor and the selection transistor.
  • the solid-state imaging device includes: (1) MXN sections A to A arranged one-dimensionally or two-dimensionally, and K sections A in the m-th row and the n-th column.
  • each of the K light receiving units included in the section A is output from each of the K light receiving units and held in the holding unit.
  • M and N are integers of 1 or more, at least one of M and N is an integer of 2 or more, K is an integer of 2 or more, and m is any integer of 1 or more and M or less. , N is any integer from 1 to N.
  • m, n are integers of 1 or more, at least one of M and N is an integer of 2 or more, K is an integer of 2 or more, and m is any integer of 1 or more and M or less.
  • N is any integer from 1 to N.
  • a light receiving unit is arranged.
  • the amplifying transistor power also passes through the selection transistor.
  • the second voltage is held by the holding unit.
  • the arithmetic unit outputs m, n output from each of the K light receiving units included in section A.
  • the addition value of the first voltage held in the holding unit is calculated and output, and the second voltage of the second voltage held and held in the holding unit is output from each of the K light receiving units included in m and n in section A.
  • the average value is calculated and output.
  • the selection unit inputs the addition value and the average value output from the calculation unit for each section A, and adds the addition values m and n.
  • the added value is selected and output. Otherwise, the average value is selected and output.
  • the solid-state imaging device provides (1) K light receiving units m and n included in section A, respectively.
  • An input terminal is connected to the third end of the connection switching unit, and the first terminal and the first end of the connection switching unit are connected from the K light receiving units included in the section A to the input terminal.
  • the integrated value output from the integrating circuit card is input, and if the absolute value of the added value is smaller than the first predetermined value, the added value is output. If the absolute value of the added value is greater than or equal to the first predetermined value, It is preferable to further include a selection unit that outputs an average value when the absolute value of the average value is smaller than the second predetermined value, and outputs an integrated value when none of these values is used.
  • the electric charge generated in the above is input to the integration circuit via the connection switching unit, and is accumulated in the capacitor of the integration circuit. Then, an integration value corresponding to the amount of the accumulated charge is output as the integration circuit power. If a selection unit is further provided, this selection unit
  • any one of the added value and average value output by the operation unit and the integrated value output by the integration circuit is selected and output.
  • the solid-state imaging device according to the present invention can obtain an image having both excellent contrast and excellent S / N ratio.
  • FIG. 1 is a schematic configuration diagram of a solid-state imaging device 1 according to the present embodiment.
  • FIG. 2 is a diagram showing a section A and a storage section in the photodetection section 10 of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 5 is a configuration diagram of a holding circuit H in an m, n holding unit 20.
  • FIG. 3 is a diagram illustrating light reception of a section A in the light detection unit 10 of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 9 is a circuit diagram of an m and n section a and a partial holding circuit h of a holding circuit H in the holding section 20.
  • FIG. 4 is a sectional view of a photodiode PD.
  • FIG. 5 is an explanatory diagram of a calculation unit 30 of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 6 is a circuit diagram of an integration circuit 40 and a CDS circuit 50 of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 7 is a timing chart illustrating the operation of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 8 is a timing chart illustrating the operation of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 1 is a schematic configuration diagram of a solid-state imaging device 1 according to the present embodiment.
  • the solid-state imaging device 1 shown in FIG. 1 includes a light detection unit 10, a holding unit 20, an operation unit 30, an integration circuit 40, a CDS circuit 50, a selection unit 60, an AZD conversion circuit 70, and a bit shift circuit 80. Be prepared. In this figure, wires are shown between the elements. The number of these wires does not always match the actual number of wires.
  • the light detection unit 10 includes M X N sections A to A that are arranged one-dimensionally or two-dimensionally in a substantially rectangular area as a whole and have a common configuration.
  • Block A is row m
  • M and N are integers of 1 or more, at least one of M and N is an integer of 2 or more, K is an integer of 2 or more, and m is any integer of 1 or more and M or less. Where n is any integer from 1 to N.
  • the holding unit 20 includes N holding circuits H to H having a common configuration.
  • Each holding circuit H is N holding circuits H to H having a common configuration.
  • the arithmetic unit 30 is held and output by each of the ⁇ holding circuits ⁇ to ⁇ in the holding unit 20.
  • the obtained voltage is input, a required operation is performed based on the input voltage, and a voltage representing the result of the operation is output.
  • Only one integration circuit 40 is provided for ⁇ ⁇ ⁇ ⁇ sections A to A in the light detection unit 10.
  • the integrating circuit 40 includes K receiving sections included in each section ⁇ in the light detecting section 10.
  • the charge output from the optical unit is stored in a capacitor, and a voltage corresponding to the amount of the stored charge is output.
  • a CDS (Correlated Double Sampling) circuit 50 inputs a voltage output from the integration circuit and outputs a voltage corresponding to a difference between input voltages at a certain time and another time.
  • the selection unit 60 receives voltages output from the calculation unit 30 and the CDS circuit 50, selects one of the voltages, and outputs the selected voltage.
  • the AZD conversion circuit 70 receives the voltage (analog value) output from the selection unit 60, converts this voltage into a digital value, and outputs this digital value.
  • the bit shift circuit 80 receives the digital value output from the AZD conversion circuit 70, shifts the digital value by the required number of bits according to which is selected by the selector 60, and outputs the result.
  • FIG. 2 is a diagram showing a section A in the light detection unit 10 of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 4 is a configuration diagram of a holding circuit H in a holding unit 20.
  • FIG. Each partition A has a shared configuration
  • the circuit H includes 15 partial holding circuits h to h having a common configuration. Each retention time n 1,1 3,5
  • the partial holding circuit h in the path H is provided corresponding to each of the light receiving units a of the M sections A to A ⁇ ,]], ⁇ , ⁇ in the n-th column in the light detection unit 10. I have. Where i is any number from 1 to 3
  • FIG. 3 shows a light receiving section a of a section A in the light detecting section 10 of the solid-state imaging device 1 according to the present embodiment.
  • FIG. 3 is a circuit diagram of a partial holding circuit h of a holding circuit H in the holding unit 20.
  • Part a is a photodiode PD that generates an amount of electric charge according to the incident light intensity, and The first and second capacitors C and C, and the first and second capacitors C and C
  • an amplifying transistor T having a gate terminal connected to both or one of C and C;
  • the gate terminal of the amplifying transistor T is directly connected to the first capacitance unit C, and the first switch
  • the drain terminal of the transistor T is set to the bias potential V.
  • the 1 dd 1 source terminal is connected to the drain terminal of the selection transistor ⁇ . Tran for selection
  • the source terminal of the transistor T is connected to the wiring L. 1st capacity part C and 2nd capacity
  • Each of 12 11 12 may be a parasitic capacitance, or may be a capacitance portion intentionally created.
  • the drain terminal of the transfer transistor ⁇ is connected to the source terminal of the discharge transistor ⁇
  • the source terminal of transistor ⁇ is connected to the power source terminal of photodiode PD.
  • the Anode terminal of the photodiode PD is grounded.
  • the transfer transistor T inputs a transfer control signal Trans to its gate terminal, and
  • the transistor T inputs a discharge control signal Reset to its gate terminal, and outputs the discharge control signal.
  • the selection transistor T has its gate terminal connected to the m-th row
  • the voltage output from the amplification transistor T is output to the wiring L.
  • Each wiring L is connected to each of the M sections A to A in the n-th column in the light detection unit 10 by receiving ⁇ , ⁇ ,] ⁇ , ⁇ ⁇ , ⁇ It is connected to the selection transistor T of the optical section a.
  • a constant current source is connected to each wire L. ij n, i, j
  • the switch SW functions as a connection switching unit provided for each light receiving unit a, and has a first end connected to the discharge transistor T of the light receiving unit a, and a first end of the light receiving unit a.
  • the potential V is input to the discharging transistor T.
  • the switch SW is electrically connected between the first end and the bias 3 ⁇ ,] third end, and each of the discharge control signal Reset and the transfer control signal Trans is at a high level, the light receiving unit a Triggered by photodiode PD inside
  • the generated charge is input to the integration circuit 40.
  • each of the partial holding circuits h includes switches SW to SW and keys i, j 2126 capacitors C to C.
  • Each partial holding circuit h has three capacitors corresponding to capacitors C to C.
  • One voltage can be held.
  • a capacitor C is provided between the connection point between switch SW and switch SW and the ground potential.
  • the voltage V held in the capacitor C is output to the wiring L.
  • One end of the switch SW and one end of the switch SW are connected to each other.
  • a capacitor C is provided between the connection point between switch SW and switch SW and the ground potential.
  • the voltage V held in the capacitor C is output to the wiring L.
  • a capacitor C is provided between the connection point between switch SW and switch SW and the ground potential.
  • the voltage V held in the capacitor C is output to the wiring L.
  • FIG. 4 is a cross-sectional view of the photodiode PD (see FIG. 3).
  • Each photodiode PD is preferably of an embedded type as shown in this figure. That is, these photodiodes have an i-type second semiconductor region 102 on a p-type first semiconductor region 101 and a ⁇ + -type third semiconductor region 103 on this second semiconductor region 102. Then, the first semiconductor region 101 and the second semiconductor region 102 form a ⁇ junction, and the second semiconductor region 102 and the third semiconductor region 103 form a ⁇ junction. Further, an insulating layer 104 is provided over these semiconductor regions, and the second semiconductor region 102 is electrically connected to the metal layer 105. Thus, when the photodiode is a buried type, the occurrence of a leak current is suppressed, and the SZN ratio of light detection is excellent.
  • FIG. 5 is an explanatory diagram of the calculation unit 30 of the solid-state imaging device 1 according to the present embodiment.
  • the arithmetic unit 30 is connected to the 15 partial holding circuits h (see FIG. 3) in the holding unit circuit H via the wirings ⁇ L.
  • Each of them has an adder 31 and an averaging unit 32.
  • the adder 31 outputs, for each MXN section A in the photodetector 10 (see Fig. 1), the output from the 15 light receiving sections a (see Fig. 2) in the section Am, nm, n. Then, the addition value of the voltage V held in the capacitor C of each of the 15 partial holding circuits h in the holding circuit H is calculated.
  • the value V is obtained for each MXN section A in the photodetector 10 and is expressed by the following equation (1).
  • the averaging unit 32 is output from the 15 light receiving units a (see FIG. 2) in each of the MXN sections A in the photodetecting unit 10 (see FIG. 1) (see FIG. 1). Calculates the average value of the voltage V held in the capacitor C of each of the 15 partial holding circuits h, and outputs the average value V. At this time, the average value of the voltage V held in the capacitor C is subtracted from the average value of the voltage V held in the capacitor C. That is, the average value V is obtained for each of the M X N blocks A in the light detection unit 10 and is represented by the following equation (2).
  • FIG. 6 is a circuit diagram of the integration circuit 40 and the CDS circuit 50 of the solid-state imaging device 1 according to the present embodiment.
  • the integration circuit 40 includes an amplifier A, a capacitor C, and a switch SW.
  • the non-inverting input terminal of amplifier A is grounded.
  • the inverting input terminal of amplifier A is connected to wiring L.
  • the capacitor C and the switch SW are connected in parallel with each other, and are provided between the inverting input terminal and the output terminal of the amplifier A.
  • the switch SW when the switch SW is closed, the capacitor C is discharged, and the output voltage is initialized.
  • the switch SW is open, the electric charge flowing through the wiring is stored in the capacitor C, and a voltage V corresponding to the amount of the electric charge stored in the capacitor C is output.
  • the CDS circuit 50 has switches SW and SW, a capacitor C, and an amplifier A. One end of the capacitor C is grounded via the switch SW, and is connected to the input terminal of the amplifier A. The other end of the capacitor C is connected to the output terminal of the amplifier A of the integrating circuit 40 via the switch SW.
  • the switch SW Changes to the closed state and opens at the second time, and switches to the open state at the second time.
  • the selection unit 60 receives the addition value V and the average value V sum mean output from the calculation unit 30 and receives the voltage V output from the CDS circuit 50 (output from the integration circuit 40).
  • the thl mean th2 selection unit 60 outputs the average value V.
  • the selector 60 If neither of them is selected, the selector 60 outputs the integrated value V (that is, the voltage V) as mt cds. That is, the voltage V output from the selection unit 60 is expressed by the following equation (3). Also out
  • Any one of the addition value V, the average value V, and the voltage V is selected from the selection unit 60.
  • the AZD conversion circuit 70 receives the voltage V output from the selection unit 60,
  • the shift circuit 80 does not bit shift the digital value output from the AZD conversion circuit 70. If the voltage V output from the selection unit 60 is the average value V,
  • the shift circuit 80 shifts the digital value output from the AZD conversion circuit 70 by p bits.
  • the bit out cds When the voltage V output from the selection unit 60 is the voltage V, the bit out cds
  • the shift circuit 80 increases the digital value output from the AZD conversion circuit 70 by q bits. Shift (but p then q).
  • FIGS. 7 and 8 are timing charts illustrating the operation of the solid-state imaging device 1 according to the present embodiment. The operation described below is performed based on various control signals output from a control unit (not shown).
  • the switch SW provided for each light receiving section a is set so that the bias potential V is input to the discharging transistor T.
  • FIG. 7 shows, in order of the upward force, the gate terminal of the discharge transistor T (see FIG. 3) of the light receiving section a.
  • the operation shown in the figure is performed for all the light receiving sections a included in all the sections A in the light detection section 10.
  • each of the discharge control signal Reset and the transfer control signal Trans goes low.
  • the switch SW opens and closes at time t after closing and then
  • each light receiving unit a the above operation is performed, so that the time t to the time t
  • the charge generated by the photodiode PD by 13 is accumulated in the first capacitor C, and from time t
  • the charge generated by the photodiode PD by time t is accumulated in the second capacitor C.
  • the capacitance value of the first capacitance portion C is smaller and stronger than the junction capacitance portion of the photodiode PD.
  • FIG. 8 shows, in order of the upward force, the gate terminal of the discharge transistor T (see FIG. 3) of the light receiving section a.
  • the opening / closing operation of the switch SW on the road h and the opening / closing operation i, j 22 i, j 23 of the switch SW of the partial holding circuit h are shown.
  • the opening / closing operation is performed for all m, lm, N included in the N sections A to A in the m-th row in the light detection unit 10.
  • discharge control is performed for a certain period from time t.
  • the first capacitor C is connected to the gate terminal of the amplification transistor T.
  • the voltage V output to the wiring L via the line 12 4 is equal to the sum of the amounts of the electric charges stored in the first and second capacitors C and C, respectively. It depends. During this period, when the switch SW of the partial holding circuit h is closed and then opened, the capacitor C of the partial holding circuit h is connected to the capacitor C.
  • the voltage V of 22 i, j 22 is held.
  • This noise component includes fixed pattern noise generated by variation in the threshold value of the transistor ⁇ of each pixel, and the opening of the discharging transistor ⁇ of each pixel.
  • kTC noise is generated at the time of emission. During this period, when the switch SW of the partial holding circuit h is closed and then opened, the key of the partial holding circuit h is opened.
  • the holding circuits H 1 to H 2 in the holding unit 20 are sequentially turned into the partial holding times.
  • U 24 26 U 1, U 3, i, j Output to lines L to L. And an operation unit to which these voltages V, V, and V are input.
  • the addition value V and the average value V output from the calculation unit 30 are input to the selection unit 60.
  • the first capacitance section C saturates and m, n ⁇ ,] 11
  • the addition value V is selected as the voltage V output from the selector 60.
  • the average value V is selected as the voltage V output from the selector 60.
  • the light receiving sensitivity when the addition value V is output from the selection unit 60 is ⁇ , and the selection unit 6
  • K 15. 1st capacity part C and 2nd capacity
  • this ratio can be set to, for example, 64: 1.
  • both the first capacitance part C and the second capacitance part C may be saturated. This i, j 11 12
  • the discharge control signal Re is applied to each light receiving section a included in the section A.
  • the set and the transfer control signal Trans are set to the high level, and the charge generated by the photodiode PD is input to the integration circuit 40 via the switch SW and the wiring L.
  • the integration circuit 40 4 4 int is output from the integration circuit 40. Further, in the CDS circuit 50, the voltage output from the integration circuit 40 is input over the charge accumulation period in the integration circuit 40, and the charge accumulation period The voltage V corresponding to the difference between the voltages output from the integration circuit 40 is output at each of the initial time and the end time.
  • the capacitor c can be hardly saturated.
  • the average value V is output as the voltage V output from the selection section 60. Selected.
  • the voltage V is selected as the voltage V output from the selection unit 60. That is, select out cds
  • the voltage V output from the selector 60 is expressed by the above equation (3).
  • the voltage V output from the selection unit 60 is AZD-converted by the AZD conversion circuit 70 and
  • a digital value corresponding to the voltage V is output from the AZD conversion circuit 70. This AZD conversion out
  • the digital value output from the circuit 70 is shifted by the bit shift circuit 80 by the required number of bits in accordance with which is selected in the selector 60.
  • the digital value output from the AZD conversion circuit 70 is not bit-shifted.
  • the digital value output from the AZD conversion circuit 70 is shifted upward by ⁇ bits.
  • the digital value output from the AZD conversion circuit 70 is shifted upward by 3 ⁇ 4 bits.
  • p and q are the capacitance value of the first capacitance portion C of each light receiving portion a, the sum of the capacitance values of the first capacitance portion C and the second capacitance portion C of each light receiving portion a, and the division A Included receiver a
  • the digital value output from the bit shift circuit 80 Represents the amount of light incident on each section A, regardless of whether or not is selected.
  • the solid-state imaging device 1 reduces the amount of light incident on each section A.
  • the solid-state imaging device 1 does not amplify the signal charge output from the photodiode together with the noise together with the noise by the integrating circuit when the incident light power s is small.
  • the charge generated by the PD is
  • Transistor ⁇ and the selection transistor ⁇ output through the source follower circuit.
  • the capacitance value of the capacitance section that accumulates charges in the integration circuit 40 can be set in multiple stages. By doing so, the dynamic range of light detection can be further increased.
  • the present invention can be used for a light receiving unit and a solid-state imaging device.

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Abstract

　転送用トランジスタＴ２は、フォトダイオードＰＤで発生した電荷を、第１スイッチＳＷ１１を介して第１容量部Ｃ１１へ転送し、第２スイッチＳＷ１２を介して第２容量部Ｃ１２へ転送する。増幅用トランジスタＴ１は、第１容量部Ｃ１１および第２容量部Ｃ１２の双方または何れか一方にゲート端子が接続され、第１容量部および第２容量部のうちゲート端子に接続されているものに蓄積されている電荷の量に応じた電圧を出力する。

Description

受光部および固体撮像装置
技術分野
[0001] 本発明は、受光部および固体撮像装置に関するものである。
背景技術
[0002] 固体撮像装置は、複数の受光部が 1次元または 2次元に配列された光検出部を備 えており、各画素位置にある受光部への入射強度を表す電気信号値を該受光部か ら出力して、この電気信号値に基づいて画像を撮像することができる。このような固体 撮像装置においては、画素位置間の入射光量の差が大きい場合 (すなわち、撮像す べき画像におけるコントラストが高い場合)であっても、コントラストが優れた画像を撮 像により得ることが要求される。
[0003] ところで、特許文献 1に開示されたフォトセンサ回路は、受光部としてフォトダイォー ドを含み、このフォトダイオードへの光入射に伴い発生する電荷を積分回路内の容量 部に蓄積して、この蓄積した電荷の量に応じた電圧を積分回路から出力する。また、 この固体撮像装置では、積分回路内の容量部の容量値が可変であり、これにより、 光検出のダイナミックレンジの拡大を図っている。この特許文献 1に開示された技術 を固体撮像装置において利用することにより、コントラストが優れた画像を撮像により 得ることができる固体撮像装置を実現することができるとも考えられる。
特許文献 1：特許第 3146502号公報
発明の開示
発明が解決しょうとする課題
[0004] 特許文献 1に開示された技術では、積分回路の容量部の容量値を小さく設定する ことで、入射光量が小さい場合に高感度で光検出を行うものである。したがって、フォ トダイオードから出力される信号電荷が積分回路で増幅されるだけでなぐノイズも積 分回路で増幅され、光検出の SZN比がよくない。また、特許文献 1に開示された技 術を利用した固体撮像装置は、コントラストが優れた画像を得ることができても、その 画像の SZN比がよくない。 [0005] 本発明は、上記問題点を解消する為になされたものであり、コントラストおよび SZ N比の双方が優れた画像を得ることができる固体撮像装置、および、このような固体 撮像装置において好適に用いられる受光部を提供することを目的とする。
課題を解決するための手段
[0006] 本発明に係る受光部は、 (1)入射光強度に応じた量の電荷を発生するフォトダイォ ードと、 (2)各々電荷を蓄積する第 1容量部および第 2容量部と、 (3)第 1容量部およ び第 2容量部の双方または何れか一方にゲート端子が接続され、第 1容量部および 第 2容量部のうちゲート端子に接続されているものに蓄積されている電荷の量に応じ た電圧を出力する増幅用トランジスタと、 (4)フォトダイオードで発生した電荷を、第 1 スィッチを介して第 1容量部へ転送し、第 2スィッチを介して第 2容量部へ転送する転 送用トランジスタと、 (5)第 1容量部および第 2容量部それぞれの電荷を初期化する 放電用トランジスタと、 (6)増幅用トランジスタ力 出力される電圧を選択的に出力す る選択用トランジスタと、を備えることを特徴とする。
[0007] この受光部では、各々電荷を蓄積する第 1容量部および第 2容量部が備えられて いて、これら第 1容量部および第 2容量部それぞれは、放電用トランジスタにより電荷 が初期化される。光入射に伴いフォトダイオードで発生した電荷は、転送用トランジス タを経て、第 1スィッチを介して第 1容量部へ転送され、第 2スィッチを介して第 2容量 部へ転送される。第 1容量部および第 2容量部の双方または何れか一方と増幅用トラ ンジスタのゲート端子とが接続され、第 1容量部および第 2容量部のうちゲート端子に 接続されているものに蓄積されている電荷の量に応じた電圧が、増幅用トランジスタ および選択用トランジスタを経て出力される。
[0008] 本発明に係る固体撮像装置は、 (1) 1次元状または 2次元状に配列された M X N個 の区画 A 〜A を含み、第 m行第 n列にある区画 A 内に K個の上記の本発明に
1,1 M,N m,n
係る受光部が配置されている光検出部と、（2)区画 A に含まれる K個の受光部それ m,n
ぞれの増幅用トランジスタのゲート端子が第 1容量部および第 2容量部の何れか一方 に接続されて ヽるときに増幅用トランジスタカゝら選択用トランジスタを経て出力される 第 1電圧を保持するとともに、増幅用トランジスタのゲート端子が第 1容量部および第 2容量部の双方に接続されているときに増幅用トランジスタ力 選択用トランジスタを 経て出力される第 2電圧を保持する保持部と、 (3)区画 A に含まれる K個の受光部 m,n
それぞれから出力されて保持部に保持された第 1電圧の加算値を演算して出力する ととも〖こ、区画 A に含まれる K個の受光部それぞれカゝら出力されて保持部に保持さ m,n
れた第 2電圧の平均値を演算して出力する演算部と、を備えることを特徴とする。た だし、 Mおよび Nは 1以上の整数であり、 Mおよび Nのうち少なくとも一方は 2以上の 整数であり、 Kは 2以上の整数であり、 mは 1以上 M以下の任意の整数であり、 nは 1 以上 N以下の任意の整数である。ここで、各区画 A について、演算部から出力され m,n
る加算値および平均値を入力し、加算値の絶対値が所定値より小さければ加算値を 出力し、そうでなければ平均値を出力する選択部を更に備えるのが好適である。
[0009] この固体撮像装置では、光検出部において M X N個の区画 A 〜A 力 ^次元状
1,1 Μ,Ν または 2次元状に配列されており、第 m行第 η列にある区画 Α 内に K個の上記の本 m,n
発明に係る受光部が配置されている。区画 A
m,nに含まれる K個の受光部それぞれの 増幅用トランジスタのゲート端子が第 1容量部および第 2容量部の何れか一方に接 続されているときに増幅用トランジスタ力も選択用トランジスタを経て出力される第 1電 圧、および、増幅用トランジスタのゲート端子が第 1容量部および第 2容量部の双方 に接続されて ヽるときに増幅用トランジスタカゝら選択用トランジスタを経て出力される 第 2電圧は、保持部により保持される。
[0010] そして、演算部により、区画 A に含まれる K個の受光部それぞれから出力されて m,n
保持部に保持された第 1電圧の加算値が演算されて出力され、また、区画 A に含 m,n まれる K個の受光部それぞれから出力されて保持部に保持された第 2電圧の平均値 が演算されて出力される。選択部が更に設けられる場合には、この選択部により、各 区画 A について、演算部から出力される加算値および平均値が入力され、加算値 m,n
の絶対値が所定値より小さければ加算値が選択されて出力され、そうでなければ平 均値が選択されて出力される。
[0011] また、本発明に係る固体撮像装置は、（1)区画 A に含まれる K個の受光部それぞ m,n
れについて設けられ、該受光部の放電用トランジスタに接続された第 1端と、該受光 部の第 1容量部および第 2容量部それぞれの電荷を初期化するためのバイアス電位 を入力する第 2端と、第 3端とを有し、第 1端と第 2端との間または第 1端と第 3端との 間を電気的に接続する接続切替部と、 (2)接続切替部の第 3端に入力端子が接続さ れ、区画 A に含まれる K個の受光部から接続切替部の第 1端および第 3端を経て
m,n
流入した電荷をキャパシタに蓄積して、その蓄積した電荷の量に応じた積分値を出 力する積分回路と、を更に備えるのが好適である。
[0012] ここで、各区画 A について、演算部から出力される加算値および平均値を入力
m,n
するとともに、積分回路カゝら出力される積分値を入力し、加算値の絶対値が第 1所定 値より小さければ加算値を出力し、加算値の絶対値が第 1所定値以上であって平均 値の絶対値が第 2所定値より小さければ平均値を出力し、これらの何れでもなければ 積分値を出力する選択部を更に備えるのが好適である。
[0013] この場合には、或る区画 A に含まれる K個の受光部それぞれのフォトダイオード
m,n
で発生した電荷は、接続切替部を経て積分回路に入力され、この積分回路のキャパ シタに蓄積される。そして、その蓄積した電荷の量に応じた積分値が積分回路力 出 力される。選択部が更に設けられる場合には、この選択部により、各区画 A
m,nについ て、演算部力 出力される加算値および平均値ならびに積分回路力 出力される積 分値の何れかが選択されて出力される。
発明の効果
[0014] 本発明に係る固体撮像装置は、コントラストおよび S/N比の双方が優れた画像を 得ることができる。
図面の簡単な説明
[0015] [図 1]図 1は本実施形態に係る固体撮像装置 1の概略構成図である。
[図 2]図 2は本実施形態に係る固体撮像装置 1の光検出部 10内の区画 A および保
m,n 持部 20内の保持回路 Hの構成図である。
[図 3]図 3は本実施形態に係る固体撮像装置 1の光検出部 10内の区画 A の受光
m,n 部 a 、および、保持部 20内の保持回路 Hの部分保持回路 hの回路図である。
ij n i,j
[図 4]図 4はフォトダイオード PDの断面図である。
[図 5]図 5は本実施形態に係る固体撮像装置 1の演算部 30の説明図である。
[図 6]図 6は本実施形態に係る固体撮像装置 1の積分回路 40および CDS回路 50の 回路図である。 [図 7]図 7は本実施形態に係る固体撮像装置 1の動作を説明するタイミングチャートで ある。
[図 8]図 8は本実施形態に係る固体撮像装置 1の動作を説明するタイミングチャートで ある。
符号の説明
[0016] 1 固体撮像装置
10 光検出部
20 保持部
30 演算部
40 積分回路
50 CDS回路
60 選択部
70 AZD変換回路
80 ビットシフト回路
発明を実施するための最良の形態
[0017] 以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明す る。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を 省略する。
[0018] 図 1は、本実施形態に係る固体撮像装置 1の概略構成図である。
[0019] この図に示される固体撮像装置 1は、光検出部 10、保持部 20、演算部 30、積分回 路 40、 CDS回路 50、選択部 60、 AZD変換回路 70およびビットシフト回路 80を備 える。なお、この図では、各要素間に配線が示されている力 この線の本数は実際の 配線数と必ずしも一致して 、な 、。
[0020] 光検出部 10は、全体として略矩形の領域内に 1次元状または 2次元状に配列され ていて共通の構成を有する M X N個の区画 A 〜A を含む。区画 A は第 m行
1,1 M,N m,n 第 n列に位置している。後述するように、各区画 A 内には K個の受光部が配置され m,n
ている。ただし、 Mおよび Nは 1以上の整数であり、 Mおよび Nのうち少なくとも一方は 2以上の整数であり、 Kは 2以上の整数であり、 mは 1以上 M以下の任意の整数であ り、 nは 1以上 N以下の任意の整数である。
[0021] 保持部 20は、共通の構成を有する N個の保持回路 H〜Hを含む。各保持回路 H
1 N
は、光検出部 10内の第 n列にある M個の区画 A 〜A に対応して設けられている η Ι,η Μ,η
。演算部 30は、保持部 20内の Ν個の保持回路 Η〜Ηそれぞれに保持されて出力
1 Ν
された電圧を入力して、その入力電圧に基づいて所要の演算を行って、その演算結 果を表す電圧を出力する。
[0022] 積分回路 40は、光検出部 10内の Μ Χ Ν個の区画 A 〜A に対して 1つだけ設
1,1 Μ,Ν
けられている。この積分回路 40は、光検出部 10内の各区画 Α に含まれる K個の受
m,n
光部から出力された電荷をキャパシタに蓄積して、その蓄積した電荷の量に応じた 電圧を出力する。 CDS (Correlated Double Sampling,相関二重サンプリング）回路 5 0は、積分回路から出力される電圧を入力し、或る時刻および他の時刻それぞれに おける入力電圧の差に応じた電圧を出力する。
[0023] 選択部 60は、演算部 30および CDS回路 50それぞれから出力される電圧を入力し て、そのうちの何れか 1つの電圧を選択して出力する。 AZD変換回路 70は、選択部 60から出力された電圧 (アナログ値)を入力し、この電圧をデジタル値に変換して、こ のデジタル値を出力する。ビットシフト回路 80は、 AZD変換回路 70から出力された デジタル値を入力し、選択部 60にお 、て何れが選択されたかに応じて必要ビット数 だけデジタル値をシフトして出力する。
[0024] 図 2は、本実施形態に係る固体撮像装置 1の光検出部 10内の区画 A および保
m,n
持部 20内の保持回路 Hの構成図である。各区画 A 内には、共有の構成を有する
n m,n
K個（本実施形態では Κ= 15)の受光部 a 〜a が配置されて 、る。また、各保持
1,1 3,5
回路 Hは、共通の構成を有する 15個の部分保持回路 h 〜h を含む。各保持回 n 1,1 3,5
路 H内の部分保持回路 h は、光検出部 10内の第 n列にある M個の区画 A 〜A η ι,] Ι,η Μ,η それぞれの受光部 a に対応して設けられている。ただし、 iは 1以上 3以下の任意の ，J
整数であり、 jは 1以上 5以下の任意の整数である。
[0025] 図 3は、本実施形態に係る固体撮像装置 1の光検出部 10内の区画 A の受光部 a
m,n l
、および、保持部 20内の保持回路 Hの部分保持回路 hの回路図である。各受光
，J η ι,]
部 a は、入射光強度に応じた量の電荷を発生するフォトダイオード PDと、各々電荷 を蓄積する第 1容量部 C および第 2容量部 C と、第 1容量部 C および第 2容量部
12
C の双方または何れか一方にゲート端子が接続される増幅用トランジスタ Tと、フォ
12
トダイオード PDで発生した電荷を第 1容量部 C または第 2容量部 C へ転送する転
11 12
送用トランジスタ Tと、第 1容量部 C および第 2容量部 C それぞれの電荷を初期化
2 11 12
する放電用トランジスタ Tと、増幅用トランジスタ Tカゝら出力される電圧を選択的に出
3 1
力する選択用トランジスタ τと、を備える。
4
[0026] 増幅用トランジスタ Tのゲート端子は、直接に第 1容量部 C に接続され、第 1スイツ
1 11
チ SW および第 2スィッチ SW を介して第 2容量部 C に接続されている。増幅用ト
11 12 12
ランジスタ Tのドレイン端子はバイアス電位 V とされている。増幅用トランジスタ Tの
1 dd 1 ソース端子は、選択用トランジスタ τのドレイン端子と接続されている。選択用トラン
4
ジスタ Tのソース端子は配線 L と接続されている。第 1容量部 C および第 2容量
4 η,ι,] 11 部 C それぞれの他端は接地されている。第 1容量部 C および第 2容量部 C それ
12 11 12 ぞれは、寄生容量であってもよいし、意図的に作られた容量部であってもよい。
[0027] 転送用トランジスタ Τのドレイン端子は、放電用トランジスタ Τのソース端子に接続
2 3
され、第 1スィッチ SW を介して第 1容量部 C および増幅用トランジスタ Τのゲート
11 11 1 端子に接続され、第 2スィッチ SW を介して第 2容量部 C に接続されている。転送
12 12
用トランジスタ Τのソース端子は、フォトダイオード PDの力ソード端子に接続されてい
2
る。フォトダイオード PDのアノード端子は接地されている。放電用トランジスタ Τのド
3 レイン端子はスィッチ SW と接続されている。
，
[0028] 転送用トランジスタ Tは、そのゲート端子に転送制御信号 Transを入力し、その転
2
送制御信号 Transがハイレベルであってスィッチ SW または SW が閉じているとき
11 12
に、フォトダイオード PDで発生した電荷を容量部 C または C へ転送する。放電用ト
11 12
ランジスタ Tは、そのゲート端子に放電制御信号 Resetを入力し、その放電制御信
3
号 Resetがハイレベルであるときに、放電用トランジスタ Tのドレイン端子とスィッチ S
3
Wとの間を低抵抗にする。選択用トランジスタ Tは、そのゲート端子に第 m行選択
U 4
制御信号 Selを入力し、その第 m行選択制御信号 Selがハイレベルであるときに、 m m
増幅用トランジスタ Tから出力される電圧を配線 L へ出力する。
丄 ，，
[0029] 各配線 L は、光検出部 10内の第 n列にある M個の区画 A 〜A それぞれの受 η,ι,] Ι,η Μ,η 光部 a の選択用トランジスタ Tと接続されている。各配線 L には定電流源が接続さ ij n,i,j
れていて、各受光部 aの増幅用トランジスタ Tおよび選択用トランジスタ Tはソース
U 1 4 フォロワ回路を構成して！/、る。
[0030] スィッチ SWは、各受光部 a について設けられた接続切替部として作用するもの であり、該受光部 a の放電用トランジスタ Tに接続された第 1端と、該受光部 a の第
3
1容量部 C および第 2容量部 C それぞれの電荷を初期化するためのバイアス電位
11 12
V を入力する第 2端と、配線 Lを介して積分回路 40の入力端に接続された第 3端 bias 0
とを有していて、第 1端と第 2端との間または第 1端と第 3端との間を電気的に接続す る。
[0031] このスィッチ SW は、第 1端と第 2端との間が電気的に接続されているときには、バ i，J
ィァス電位 V を放電用トランジスタ Tに入力させる。また、スィッチ SW は、第 1端と bias 3 ι,] 第 3端との間が電気的に接続されていて、放電制御信号 Resetおよび転送制御信号 Transそれぞれがハイレベルであるときには、受光部 a 内のフォトダイオード PDで発 ，J
生した電荷を積分回路 40へ入力させる。
[0032] また、図 3に示されるように、各部分保持回路 h は、スィッチ SW 〜SW およびキ i,j 21 26 ャパシタ C 〜C を備える。各部分保持回路 h は、キャパシタ C 〜C に対応した 3
21 23 i,j 21 23
つの電圧を保持することができる。
[0033] スィッチ SW の一端とスィッチ SW の一端とが互いに接続され、スィッチ SW の
21 24 21 他端が配線 L に接続され、スィッチ SW の他端が配線 Lに接続されていて、スィ η,ι,] 24 1
ツチ SW とスィッチ SW との接続点と接地電位との間にキャパシタ C が設けられて
21 24 21
いる。スィッチ SW が開いているときにスィッチ SW が閉状態から開状態に転じると
24 21
、スィッチ SW が開状態に転じる直前に配線 L を経て入力する電圧 V がキャパシ
21 η,ι,] i,j タ C に保持される。スィッチ SW が開いていてスィッチ SW が閉じていると、キャパ
21 21 24
シタ C に保持されている電圧 V が配線 Lへ出力される。
21 l,i,j 1
[0034] スィッチ SW の一端とスィッチ SW の一端とが互いに接続され、スィッチ SW の
22 25 22 他端が配線 L に接続され、スィッチ SW の他端が配線 Lに接続されていて、スィ n,i,j 25 2
ツチ SW とスィッチ SW との接続点と接地電位との間にキャパシタ C が設けられて
22 25 22
いる。スィッチ SW が開いているときにスィッチ SW が閉状態から開状態に転じると
25 22 、スィッチ SW が開状態に転じる直前に配線 L を経て入力する電圧 V がキャパシ
22
タ C に保持される。スィッチ sw が開いていてスィッチ sw が閉じていると、キャパ
22 22 25
シタ C に保持されている電圧 V が配線 Lへ出力される。
22 2,i,j 2
[0035] スィッチ SW の一端とスィッチ SW の一端とが互いに接続され、スィッチ SW の
23 26 23 他端が配線 L に接続され、スィッチ SW の他端が配線 Lに接続されていて、スィ n,i,j 26 3
ツチ SW とスィッチ SW との接続点と接地電位との間にキャパシタ C が設けられて
23 26 23
いる。スィッチ SW が開いているときにスィッチ SW が閉状態から開状態に転じると
26 23
、スィッチ SW が開状態に転じる直前に配線 L を経て入力する電圧 V がキャパシ
23
タ C に保持される。スィッチ sw が開いていてスィッチ sw が閉じていると、キャパ
23 23 26
シタ C に保持されている電圧 V が配線 Lへ出力される。
23 3,i,j 3
[0036] 図 4は、フォトダイオード PD (図 3参照）の断面図である。各フォトダイオード PDは、 この図に示されるような埋込型のものであるのが好適である。すなわち、これらのフォ トダイオードは、 p型の第 1半導体領域 101上に ι 型の第 2半導体領域 102を有し、 この第 2半導体領域 102上に ρ+型の第 3半導体領域 103を有し、第 1半導体領域 10 1と第 2半導体領域 102とが ρη接合を形成しており、第 2半導体領域 102と第 3半導 体領域 103とが ρη接合を形成している。また、これらの半導体領域の上に絶縁層 10 4が設けられ、第 2半導体領域 102が金属層 105と電気的に接続されている。このよ うにフォトダイオードが埋込型のものである場合には、リーク電流の発生が抑制され、 光検出の SZN比が優れる。
[0037] 図 5は、本実施形態に係る固体撮像装置 1の演算部 30の説明図である。演算部 30 は、配線し〜Lを介して保持部回路 H内の 15個の部分保持回路 h (図 3参照)そ
1 3 n i,j
れぞれと接続されていて、加算部 31および平均部 32を備える。
[0038] 加算部 31は、光検出部 10内の M X N個の区画 A 毎に（図 1参照）、該区画 A m,n m,n 内の 15個の受光部 a (図 2参照)から出力されて保持回路 H内の 15個の部分保持 回路 hそれぞれのキャパシタ C に保持された電圧 V の加算値を演算して、この
21 Ι,ι,]
加算値 V を出力する。また、このとき、キャパシタ C に保持された電圧 V の加算 sum 21 Ι,ι,] 値から、キャパシタ C に保持された電圧 V の加算値を減算する。すなわち、加算
23 3,i,j
値 V は、光検出部 10内の M X N個の区画 A 毎に求められ、下記 (1)式で表され る。
[数 1]
…(り
Figure imgf000012_0001
[0039] 平均部 32は、光検出部 10内の M X N個の区画 A 毎に（図 1参照）、該区画 A 内の 15個の受光部 a (図 2参照)から出力されて保持回路 H内の 15個の部分保持 回路 hそれぞれのキャパシタ C に保持された電圧 V の平均値を演算して、この 平均値 V を出力する。また、このとき、キャパシタ C に保持された電圧 V の平 均値から、キャパシタ C に保持された電圧 V の平均値を減算する。すなわち、平 均値 V は、光検出部 10内の M X N個の区画 A 毎に求められ、下記 (2)式で表さ れる。
[数 2] ∑ 厂 ,ゾ） …
[0040] 図 6は、本実施形態に係る固体撮像装置 1の積分回路 40および CDS回路 50の回 路図である。
[0041] 積分回路 40は、アンプ A、キャパシタ Cおよびスィッチ SWを備える。アンプ Aの 非反転入力端子は接地されている。アンプ Aの反転入力端子は、配線 Lと接続され ている。キャパシタ Cおよびスィッチ SWは、互いに並列接続されていて、アンプ A の反転入力端子と出力端子との間に設けられている。この積分回路 40では、スイツ チ SWが閉じることにより、キャパシタ Cが放電され、出力電圧が初期化される。スィ ツチ SWが開いていると、配線しを経て流入する電荷がキャパシタ Cに蓄積され、こ のキャパシタ Cに蓄積された電荷の量に応じた電圧 V が出力される。
[0042] CDS回路 50は、スィッチ SW および SW 、キャパシタ Cならびにアンプ Aを有 する。キャパシタ Cの一端は、スィッチ SW を介して接地され、アンプ Aの入力端子 と接続されている。キャパシタ Cの他端は、スィッチ SW を介して積分回路 40のアン プ Aの出力端子と接続されている。この CDS回路 50では、第 1時刻にスィッチ SW が閉状態力 開状態に転じ、第 2時刻にスィッチ SW 力 状態力 開状態に転じる
52
ことで、第 1時刻および第 2時刻それぞれにおいて積分回路 40から出力される電圧 V の差に応じた電圧 V が出力される。
int cds
[0043] 選択部 60 (図 1参照）は、演算部 30から出力される加算値 V および平均値 V sum mean を入力するとともに、 CDS回路 50から出力される電圧 V (積分回路 40から出力さ cds
れる積分値 V と略同等)を入力する。そして、加算値 V の絶対値が第 1所定値 V int sum th より小さければ、選択部 60は加算値 V を出力する。加算値 V の絶対値が第 1
1 sum sum
所定値 V 以上であって、平均値 V の絶対値が第 2所定値 V より小さければ、 thl mean th2 選択部 60は平均値 V を出力する。
mean
[0044] これらの何れでもなければ、選択部 60は積分値 V (すなわち、電圧 V )を出力 mt cds する。すなわち、選択部 60から出力される電圧 V は、下記 (3)式で表される。また、 out
選択部 60からは、加算値 V ,平均値 V および電圧 V のうちの何れが選択さ sum mean cds
れて電圧 v として出力されたかを表す選択信号が出力される。
out
[数 3]
Figure imgf000013_0001
[0045] AZD変換回路 70 (図 1参照）は、選択部 60から出力された電圧 V を入力し、こ out
の電圧 V をデジタル値に変換して、このデジタル値を出力する。ビットシフト回路 80 out
は、 AZD変換回路 70から出力されたデジタル値を入力し、選択部 60において何れ が選択されたかに応じて必要ビット数だけデジタル値をシフトして出力する。
[0046] すなわち、選択部 60から出力される電圧 V が加算値 V である場合には、ビット out sum
シフト回路 80は、 AZD変換回路 70から出力されたデジタル値をビットシフトすること はない。選択部 60から出力される電圧 V が平均値 V である場合には、ビットシ out mean
フト回路 80は、 AZD変換回路 70から出力されたデジタル値を pビットだけ上位にシ フトする。また、選択部 60から出力される電圧 V が電圧 V である場合には、ビット out cds
シフト回路 80は、 AZD変換回路 70から出力されたデジタル値を qビットだけ上位に シフトする（ただし、 pく q)。
[0047] 次に、本実施形態に係る固体撮像装置 1の動作について説明する。
[0048] 図 7および図 8それぞれは、本実施形態に係る固体撮像装置 1の動作を説明するタ イミングチャートである。なお、以下に説明する動作は、制御部 (不図示)から出力さ れる各種の制御信号に基づいて為される。また、各受光部 a に対応して設けられて いるスィッチ SWは、バイアス電位 V が放電用トランジスタ Tに入力するように設定 bias 3
されている。
[0049] 図 7には、上力も順に、受光部 a の放電用トランジスタ T (図 3参照）のゲート端子
U 3
に入力する放電制御信号 Resetのレベル変化、受光部 a の転送用トランジスタ Tの
U 2 ゲート端子に入力する転送制御信号 Transのレベル変化、受光部 a のスィッチ SW の開閉動作、および、受光部 a のスィッチ SW の開閉動作、が示されている。この
1 U 12
図に示される動作は、光検出部 10内の全ての区画 A に含まれる全ての受光部 a
m,n ι,] において同時に行われる。
[0050] 時刻 t に、放電制御信号 Resetおよび転送制御信号 Transそれぞれがハイレべ
10
ルとなり、受光部 aのスィッチ SW およびスィッチ SW それぞれが閉じる。これによ i,j 11 12
り、フォトダイオード PD,第 1容量部 C および第 2容量部 C それぞれの電荷が初期
11 12
化される。
[0051] 時刻 t に、放電制御信号 Resetおよび転送制御信号 Transそれぞれがローレべ
11
ルに転じ、受光部 aのスィッチ SW およびスィッチ SW それぞれが開く。この状態 i,j 11 12
において、フォトダイオード PDに光が入射すると、当該入射光量に応じた量の電荷 がフォトダイオードで発生し、フォトダイオード PDの接合容量部に蓄積される。
[0052] 時刻 t に転送制御信号 Transがハイレベルに転じ、時刻 t に転送制御信号 Tran
12 15
sがローレベルに転じる。転送制御信号 Transがハイレベルである時刻 t から時刻 t
12 1 までの期間において、スィッチ SW がー且閉じた後に時刻 t に開き、その後に、ス
5 11 13
イッチ SW がー且閉じた後に時刻 t に開く。
[0053] 各受光部 a において、以上のような動作が行われることにより、時刻 t から時刻 t
13 までにフォトダイオード PDで発生した電荷が第 1容量部 C に蓄積され、時刻 t から
13 時刻 t までにフォトダイオード PDで発生した電荷が第 2容量部 C に蓄積される。 [0054] ただし、フォトダイオード PDの接合容量部より第 1容量部 C の容量値が小さく強い
11
光が入射した場合 (すなわち、第 1容量部 C が飽和する場合）には、時刻 t 力も時
11 11 刻 t までにフォトダイオード PDで発生した電荷のうち、第 1容量部 C の容量を超え
13 11
ない量の電荷力 第 1容量部 c に蓄積される。そして、この場合には、時刻 t 力も
11 11 時刻 t までにフォトダイオード PDで発生した電荷のうち第 1容量部 C の容量を超え
13 11 た分の電荷と、時刻 t から時刻 t までにフォトダイオード PDで発生した電荷とが、第
13 14
2容量部 C に蓄積される。
12
[0055] 図 8には、上力も順に、受光部 a の放電用トランジスタ T (図 3参照）のゲート端子
U 3
に入力する放電制御信号 Resetのレベル変化、受光部 a の選択用トランジスタ Tの
U 4 ゲート端子に入力する第 m行選択制御信号 Sel のレベル変化、受光部 a のスィッチ ，
SW の開閉動作、受光部 a のスィッチ SW の開閉動作、受光部 a力 出力される
11 i,j 12 i,j
電圧 V のレベル変化、部分保持回路 h のスィッチ SW の開閉動作、部分保持回
21
路 h のスィッチ SW の開閉動作、および、部分保持回路 h のスィッチ SW の開閉 i,j 22 i,j 23 動作、が示されている。
[0056] この図に示される動作のうち、放電制御信号 Resetおよび第 m行選択制御信号 Sel それぞれのレベル変化、ならびに、スィッチ SW およびスィッチ SW それぞれの m 11 12
開閉動作は、光検出部 10内の第 m行にある N個の区画 A 〜A に含まれる全て m,l m,N
の受光部 a において同時に行われ、また、光検出部 10内の第 1行〜第 M行につい ，
ては順次に行われる。
[0057] 上記時刻 t 後の時刻 t から時刻 t までの期間、第 m行選択制御信号 Sel力 Sハイ
15 20 23 m レベルになる。時刻 t から時刻 t までの期間の内、時刻 t から一定期間、放電制
22 23 22
御信号 Resetがハイレベルになる。時刻 t には、スィッチ SW およびスィッチ SW
20 11 12 それぞれは開いている。その後の時刻 t 〖こスィッチ SW およびスィッチ SW それ
21 11 12 ぞれが閉じて、時刻 t 以降で、放電制御信号 Resetがローレベルになる前にスイツ
22
チ SW およびスィッチ SW それぞれが開く。
11 12
[0058] また、時刻 t から時刻 t までの期間において、スィッチ sw およびスィッチ sw
20 21 11 12 それぞれが開いているので、増幅用トランジスタ Tのゲート端子に、第 1容量部 C は
1 11 接続されているが、第 2容量部 C は接続されていない。したがって、このとき選択用 トランジスタ Tを経て配線 L に出力される電圧 V は、第 1容量部 C に蓄積されて
4 η,ι,] Ι,ι,] 11
いる電荷の量に応じたものである。この期間に部分保持回路 hのスィッチ SW がー
U 21 且閉じた後に開くと、部分保持回路 hのキャパシタ C には、この電圧 V が保持さ
21 Ι,ι,ί れる。
[0059] 時刻 t から時刻 t までの期間において、スィッチ SW およびスィッチ SW それぞ
21 22 11 12 れが閉じているので、増幅用トランジスタ Tのゲート端子に、第 1容量部 C および第
1 11
2容量部 C の双方が接続されている。したがって、このとき選択用トランジスタ Tを
12 4 経て配線 L に出力される電圧 V は、第 1容量部 C および第 2容量部 C それぞ n,i,j 2,i,j 11 12 れに蓄積されている電荷の量の和に応じたものである。この期間に部分保持回路 h のスィッチ SW がー且閉じた後に開くと、部分保持回路 hのキャパシタ C には、こ
22 i,j 22 の電圧 V が保持される。
2,i,j
[0060] 時刻 t から時刻 t までの期間において、放電制御信号 Resetがー且ハイレベルと
22 23
なるので、このとき選択用トランジスタ Tを経て配線 L に出力される電圧 V は、ノ
4 η,ι,] 3,ι,] ィズ成分を表すものである。このノイズ成分には、各画素のトランジスタ τの閾値ばら つきにより発生する固定パターンノイズ、および、各画素の放電用トランジスタ Τの開
3 放時に発生する kTCノイズと呼ばれるランダム雑音、の二種類が含まれる。この期間 に部分保持回路 h のスィッチ SW がー且閉じた後に開くと、部分保持回路 h のキ
U 23 i,j ャパシタ C には、この電圧 V が保持される。ここで、図 8に示されているように、
23 3,i,j 一 且閉じた SW が開くのは、放電制御信号がローレベルになって一定期間後である。
23
[0061] 上記時刻 t 後に、保持部 20内の保持回路 H 〜H について順次に、部分保持回
23 1 N
路 h のスィッチ SW 〜SW が閉じると、部分保持回路 hから電圧 V 〜v が配
U 24 26 U 1,U 3,i,j 線 L 〜L へ出力される。そして、これら電圧 V , V および V を入力した演算部
1 3 Ι,ι,] 2,i,] 3,i,j
30により、光検出部 10内の M X N個の区画 A 毎に、加算値 V (上記 (1)式）およ m,n sum
び平均値 V (上記 (2)式)それぞれが、時刻 t 〜t での電圧 V から時刻 t 〜t mean 20 21 l,i,j 22 23 での電圧 V の差分信号、及び、時刻 t 〜t での電圧 V から時刻 t 〜t での電
3,i,j 21 22 2,i,j 22 23 圧 v の差分信号、として求められる。
3,i,j
[0062] このタイミングにより、上記二種類のノイズのうち、前者の固定パターンノイズのみが 除去できる。もし、後者のランダム雑音ノイズも取り除きたい場合は、全画素分の t 直 前での信号一フレーム分を別の場所に記憶させ、一フレーム前の t 直前の信号から
23
、 0寺刻 t 〜t での電圧 V 、及び、 0寺刻 t 〜t での電圧 V との差分を取れば良
20 21 l,i,j 21 22 2,i,j
い。ただし、この時は、時刻 t 〜t でのリセット動作は不要となる。
10 11
[0063] 演算部 30から出力された加算値 V および平均値 V は選択部 60に入力する。
sum mean
選択部 60では、加算値 V の絶対値が第 1所定値 V より小さい場合 (すなわち、
sum thl
区画 A への入射光量が比較的少なぐ受光部 a において第 1容量部 C が飽和し m,n ι,] 11
ていない場合）には、選択部 60から出力される電圧 V として加算値 V が選択され
out sum
る。一方、加算値 V の絶対値が第 1所定値 V 以上である場合 (すなわち、区画 A
sum thl
への入射光量が比較的多ぐ受光部 a において第 1容量部 C が飽和している場 m,n ι,] 11
合）には、選択部 60から出力される電圧 V として平均値 V が選択される。
out mean
[0064] このとき、選択部 60から加算値 V が出力されるときの受光感度を αとし、選択部 6
sum
0から平均値 V が出力されるときの受光感度を βとすると、両者の比は下記 (4)式
mean
で表される。なお、本実施形態では K= 15としている。第 1容量部 C および第 2容
11
量部 C それぞれの容量値を適切に設定することにより、この比を例えば 64: 1とする
12
ことができる。
[数 4] α : β (4)
し 1 1 し 1 1 し 12 し 1 1
[0065] ただし、或る区画 A への入射光量が更に多いと、その区画 A に含まれる受光
m,n m,n
部 a において第 1容量部 C および第 2容量部 C の双方が飽和する場合がある。こ i,j 11 12
のような場合には、その区画 A に含まれる各受光部 a において、放電制御信号 Re
m,n ι,]
setおよび転送制御信号 Transそれぞれがハイレベルとされ、フォトダイオード PDで 発生した電荷はスィッチ SWおよび配線 Lを経て積分回路 40へ入力する。
U 0
[0066] そして、区画 A 内の全てのフォトダイオード PDで発生した電荷は積分回路 40の
m,n
キャパシタ Cに蓄積され、このキャパシタ Cに蓄積された電荷の量に応じた電圧 V
4 4 int が積分回路 40から出力される。さらに、 CDS回路 50では、積分回路 40における電 荷蓄積期間に亘つて積分回路 40から出力される電圧が入力されて、電荷蓄積期間 の初期時刻および終了時刻それぞれにおいて積分回路 40から出力される電圧の差 に応じた電圧 V が出力される。
cds
[0067] 各受光部 a の第 1容量部 C および第 2容量部 C と比較して、積分回路 40のキヤ i,j 11 12
パシタ Cは容量値を大きくすることができるから、区画 A への入射光量が更に多い
4 m,n
場合であっても、キャパシタ cは飽和し難くすることができる。
4
[0068] そこで、加算値 V の絶対値が第 1所定値 V 以上であって平均値 V の絶対値 sum thl mean が第 2所定値 V より小さい場合 (すなわち、区画 A への入射光量が比較的多ぐ th2 m,n
受光部 a において第 1容量部 C が飽和している力 第 2容量部 C が飽和していな i,j 11 12 い場合）には、選択部 60から出力される電圧 V として平均値 V が選択される。
out mean
[0069] また、これらの何れでもない場合 (すなわち、区画 A への入射光量が更に多ぐ m,n
受光部 a において第 1容量部 C および第 2容量部 C の双方が飽和している場合） i,j 11 12
には、選択部 60から出力される電圧 V として電圧 V が選択される。すなわち、選 out cds
択部 60から出力される電圧 V は、上記 (3)式で表される。
out
[0070] 選択部 60から出力された電圧 V は AZD変換回路 70により AZD変換され、電 out
圧 V に対応するデジタル値が AZD変換回路 70から出力される。この AZD変換 out
回路 70から出力されたデジタル値は、ビットシフト回路 80により、選択部 60において 何れが選択されたかに応じて必要ビット数だけシフトされる。
[0071] 選択部 60から出力される電圧 V が加算値 V である場合には、ビットシフト回路 out sum
80では、 AZD変換回路 70から出力されたデジタル値がビットシフトされることはな ヽ 。選択部 60から出力される電圧 V が平均値 V である場合には、ビットシフト回路 out mean
80では、 AZD変換回路 70から出力されたデジタル値力 ¾ビットだけ上位にシフトさ れる。また、選択部 60から出力される電圧 V が電圧 V である場合には、ビットシフ out cds
ト回路 80では、 AZD変換回路 70から出力されたデジタル値力 ¾ビットだけ上位にシ フトされる。
[0072] ここで p, qは、各受光部 a の第 1容量部 C の容量値、各受光部 a の第 1容量部 C および第 2容量部 C それぞれの容量値の和、区画 A に含まれる受光部 aの個
11 12 m,n i,j 数、ならびに、積分回路 40のキャパシタ Cの容量値、に応じて適切に設定される。ビ
4
ットシフト回路 80から出力されるデジタル値は、選択部 60において何れの入力電圧 が選択されたかに拘らず、各区画 A への入射光量を表すものである。
m,n
[0073] 以上のように、本実施形態に係る固体撮像装置 1は、各区画 A への入射光量を
m,n
高 、ダイナミックレンジで測定することができ、コントラストが優れた画像を得ることが できる。また、本実施形態に係る固体撮像装置 1は、入射光量力 s小さい場合にフォト ダイオードから出力される信号電荷をノイズとともに積分回路で増幅するのではなぐ 各区画 A 内の受光部 a においてフォトダイオード PDで発生した電荷を増幅用トラ
m,n ι,]
ンジスタ τおよび選択用トランジスタ τ力 なるソースフォロワ回路を経て出力するの
1 4
で、 S/N比が優れた画像を得ることができる。
[0074] また、積分回路 40において電荷を蓄積する容量部の容量値が多段階に設定可能 であるのが好適である。このようにすることにより、更に光検出のダイナミックレンジを 大きくすることができる。
産業上の利用可能性
[0075] 本発明は、受光部および固体撮像装置に利用することができるものである。

Claims

請求の範囲
[1] 入射光強度に応じた量の電荷を発生するフォトダイオードと、
各々電荷を蓄積する第 1容量部および第 2容量部と、
前記第 1容量部および前記第 2容量部の双方または何れか一方にゲート端子が接 続され、前記第 1容量部および前記第 2容量部のうち前記ゲート端子に接続されてい るものに蓄積されている電荷の量に応じた電圧を出力する増幅用トランジスタと、 前記フォトダイオードで発生した電荷を、第 1スィッチを介して前記第 1容量部へ転 送し、第 2スィッチを介して前記第 2容量部へ転送する転送用トランジスタと、 前記第 1容量部および前記第 2容量部それぞれの電荷を初期化する放電用トラン ジスタと、
前記増幅用トランジスタ力も出力される電圧を選択的に出力する選択用トランジスタ と、
を備えることを特徴とする受光部。
[2] 固体撮像装置において、
Mおよび Nは 1以上の整数、 Mおよび Nのうち少なくとも一方は 2以上の整数、 Kは 2以上の整数、 mは 1以上 M以下の任意の整数、 nは 1以上 N以下の任意の整数とし
/こ 口ゝ
1次元状または 2次元状に配列された M X N個の区画 A 〜A を含み、第 m行
1,1 Μ,Ν
第 η列にある区画 Α 内に K個の請求項 1記載の受光部が配置されている光検出部 m,n
と、
区画 A に含まれる K個の受光部それぞれの前記増幅用トランジスタのゲート端子 m,n
が前記第 1容量部および前記第 2容量部の何れか一方に接続されているときに前記 増幅用トランジスタカゝら前記選択用トランジスタを経て出力される第 1電圧を保持する とともに、前記増幅用トランジスタのゲート端子が前記第 1容量部および前記第 2容量 部の双方に接続されているときに前記増幅用トランジスタ力 前記選択用トランジスタ を経て出力される第 2電圧を保持する保持部と、
区画 A に含まれる K個の受光部それぞれから出力されて前記保持部に保持され m,n
た前記第 1電圧の加算値を演算して出力するとともに、区画 A に含まれる K個の受 光部それぞれから出力されて前記保持部に保持された前記第 2電圧の平均値を演 算して出力する演算部と、
を備えることを特徴とする固体撮像装置。
各区画 A について、前記演算部から出力される加算値および平均値を入力し、 m,n
前記加算値の絶対値が所定値より小さければ前記加算値を出力し、そうでなければ 前記平均値を出力する選択部を更に備えることを特徴とする請求項 2記載の固体撮 像装置。
区画 A に含まれる K個の受光部それぞれについて設けられ、該受光部の前記放 m,n
電用トランジスタに接続された第 1端と、該受光部の前記第 1容量部および前記第 2 容量部それぞれの電荷を初期化するためのバイアス電位を入力する第 2端と、第 3 端とを有し、前記第 1端と前記第 2端との間または前記第 1端と前記第 3端との間を電 気的に接続する接続切替部と、
前記接続切替部の前記第 3端に入力端子が接続され、区画 A に含まれる K個の m,n
受光部から前記接続切替部の前記第 1端および前記第 3端を経て流入した電荷をキ ャパシタに蓄積して、その蓄積した電荷の量に応じた積分値を出力する積分回路と、 を更に備えることを特徴とする請求項 2記載の固体撮像装置。
各区画 A について、前記演算部から出力される加算値および平均値を入力する m,n
とともに、前記積分回路カゝら出力される積分値を入力し、前記加算値の絶対値が第 1 所定値より小さければ前記加算値を出力し、前記加算値の絶対値が前記第 1所定値 以上であって前記平均値の絶対値が第 2所定値より小さければ前記平均値を出力し 、これらの何れでもなければ前記積分値を出力する選択部を更に備えることを特徴と する請求項 4記載の固体撮像装置。
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