KR20240042621A - 복수의 장벽들, 이중 변환 이득 및 낮은 영역을 갖는 자체 교정 장벽 변조 픽셀 - Google Patents

복수의 장벽들, 이중 변환 이득 및 낮은 영역을 갖는 자체 교정 장벽 변조 픽셀 Download PDF

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덴버 로이드
아디 샤코니
스콧 존슨
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에이엠에스 센서스 유에스에이 인코포레이티드
에이엠에스 센서스 벨지움 비브이비에이
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Abstract

픽셀 배열이 제공되며, 픽셀 배열은 전자기 방사를 변환함으로써 전하 캐리어들을 축적하도록 구성된 포토 검출기, 포토 검출기에 전기적으로 커플링된 트랜스퍼 트랜지스터, 트랜스퍼 트랜지스터에 전기적으로 커플링된 확산 노드, 확산 노드 및 픽셀 공급 전압에 전기적으로 커플링된 리셋 트랜지스터, 적어도 제1 커패시터 및 제2 커패시터를 포함하는 샘플 및 유지 스테이지 ― 샘플 및 유지 스테이지의 입력은 증폭기를 통해 확산 노드에 전기적으로 커플링됨 ― 를 포함하고, 트랜스퍼 트랜지스터는 축적된 전하 캐리어들의 일부들을 확산 노드로 전달하기 위해 상이한 전압 레벨들로 펄스화되도록 구성되고, 적어도 제2 커패시터는 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하도록 구성되고, 제1 커패시터는 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하도록 구성된다. 추가로, 픽셀 배열을 동작시키는 방법 및 픽셀 배열을 포함하는 이미지 센서가 제공된다.

Description

복수의 장벽들, 이중 변환 이득 및 낮은 영역을 갖는 자체 교정 장벽 변조 픽셀
[0001] 본 출원은 2021년 11월 10일자로 출원된 미국 가출원 제63/263,861호 및 2021년 8월 10일자로 출원된 독일 특허 출원 제102021120779.7호의 이익을 주장하며, 이들은 그 전체가 참조로 본원에 통합된다.
[0002] 본 발명은 픽셀 배열, 이미지 센서 및 픽셀 배열을 동작시키는 방법에 관한 것이다.
[0003] CMOS 이미지 센서들은 카메라 모듈들, 스마트폰들, 태블릿 컴퓨터들, 랩탑들 등과 같은 광범위한 애플리케이션들에 사용된다. 일부 애플리케이션들의 경우 예를 들어, 85 dB 초과의 높은 동적 범위(HDR: high dynamic range)가 필요하다. 동적 범위(DR: dynamic range)는 한 측면에서는 낮은 광 조건에서 노이즈 플로어(noise floor)에 의해 제한되고 다른 측면에서는 높은 광 조건들에서 포화 효과들로 인해 제한된다. 추가로, 이러한 이미지 센서들에 포함되는 픽셀들의 크기는 작게 유지되어야 한다.
[0004] 달성하고자 하는 목적은 높은 동적 범위를 갖는 픽셀 배열 및 이러한 픽셀 배열을 동작시키기 위한 방법을 제공하는 것이다. 달성되어야 할 추가 목적은 높은 동적 범위를 갖는 픽셀 배열을 포함하는 이미지 센서를 제공하는 것이다.
[0005] 이러한 목적들은 독립 청구항들의 주제로 달성된다. 추가적인 개발들 및 실시예들은 종속 청구항들에 설명된다.
[0006] 본원 및 이하에서, "픽셀" 및 "픽셀 배열"이라는 용어는 다른 픽셀들과 함께 매트릭스라고도 칭하는 2차원 어레이로 배열될 수 있는 수광 요소를 지칭한다. 어레이의 픽셀들은 행들과 열들로 배열된다. "행(row)"과 "열(column)"이라는 용어들은 픽셀 어레이의 배향에만 의존하기 때문에 상호 교환 가능하게 사용될 수 있다. 픽셀은 또한 픽셀로 들어오고 픽셀로부터 나가는 신호들을 제어하기 위한 회로를 포함할 수 있다. 따라서, 픽셀은 소위 능동 픽셀을 형성할 수 있다. 픽셀은 임의의 파장 범위의 광을 수신할 수 있다. "광(light)"이라는 용어는 예를 들어, 적외선(IR) 방사, 자외선(UV) 방사 및 가시(VIS)광을 포함하여 일반적으로 전자기 방사를 지칭할 수 있다.
[0007] 일 실시예에서, 픽셀 배열은 전자기 방사를 변환함으로써 전하 캐리어들을 축적하도록 구성된 포토 검출기를 포함한다. 픽셀 배열은 글로벌 셔터 픽셀, 특히 VGS 픽셀로 약칭되는 전압 영역 글로벌 셔터 픽셀을 형성할 수 있다. 픽셀이 롤링 셔터 픽셀을 형성하는 것도 가능하다. 포토 검출기는 특히 포토다이오드 또는 핀형 포토다이오드일 수 있다. 포토다이오드는 기판, 특히 반도체 기판에 배열될 수 있다.
[0008] 일 실시예에서, 픽셀 배열은 포토 검출기에 전기적으로 커플링된 트랜스퍼 트랜지스터를 포함한다. 일 실시예에서, 픽셀 배열은 트랜스퍼 트랜지스터에 전기적으로 커플링된 확산 노드를 포함한다. 트랜스퍼 트랜지스터는 스위치를 형성한다. 트랜스퍼 트랜지스터의 제1 단자는 포토 검출기에 연결되고, 트랜스퍼 트랜지스터의 제2 단자는 확산 노드에 연결된다. 트랜스퍼 트랜지스터의 게이트에 전달 신호를 인가함으로써 전하 캐리어들이 포토 검출기로부터 확산 노드를 향하여 확산될 수 있다. 확산 노드는 플로팅 확산(floating diffusion) 노드, 약어로 FD 노드일 수 있다. FD 노드는 전하 캐리어들을 일시적으로 저장하기 위한 커패시턴스를 포함할 수 있다. 이하에서, FD 노드와 확산 노드라는 용어들은 동의어로 사용된다.
[0009] 일 실시예에서, 픽셀 배열은 확산 노드 및 픽셀 공급 전압에 전기적으로 커플링된 리셋 트랜지스터를 포함한다. 리셋 트랜지스터는 FD 노드를 리셋하기 위해 제공된다. 리셋 트랜지스터는 스위치를 형성한다. 리셋 트랜지스터의 제1 단자는 픽셀 공급 전압에 연결되고 제2 단자는 FD 노드에 커플링된다. 리셋 트랜지스터의 게이트에 리셋 신호를 인가함으로써 임의의 리던던트(redundant) 전하 캐리어들이 픽셀 공급기로 드레이닝(draining)된다.
[0010] 일 실시예에서, 픽셀 배열은 적어도 제1 커패시터와 제2 커패시터를 포함하는 샘플 및 유지 스테이지(sample-and-hold stage)를 포함한다. 샘플 및 유지 스테이지의 입력은 증폭기를 통해 확산 노드에 전기적으로 커플링된다. 샘플 및 유지 스테이지는 S/H 스테이지로 약칭될 수 있다. 제1 커패시터 및 제2 커패시터는 S/H 커패시터들로 칭할 수 있다. 증폭기는 S/H 스테이지에 포함될 수 있다. 증폭기는 소스 팔로워(source follower)로도 알려진 공통-드레인 증폭기로서 형성될 수 있다. 소스 팔로워의 게이트 단자는 FD 노드에 연결되며 증폭기의 입력 단자 역할을 한다. 공통 단자는 공급 전압에 연결될 수 있다. FD 노드에서의 전하 신호에 기초하여 증폭기의 출력 단자에서 증폭된 신호가 생성된다. 증폭기는 전압 버퍼로서 사용될 수 있다. 증폭기는 신호를 버퍼링하여 추가 픽셀 구성 요소들로부터 FD 노드를 커플링 해제하도록 구성될 수 있다. 커패시터들은 스위칭 트랜지스터들을 통해 증폭기의 출력 단자에 전기적으로 커플링된다. 커패시터들은 동일하거나 유사한 커패시턴스를 가질 수 있다.
[0011] 일 실시예에서, 트랜스퍼 트랜지스터는 축적된 전하 캐리어들의 일부들을 확산 노드로 전달하기 위해 상이한 전압 레벨들로 펄스화되도록 구성된다. 상이한 전압 레벨들은 부분적인 전압 레벨들일 수 있다. 따라서, 포토 검출기와 확산 노드 사이의 전위 장벽이 수정되거나 변조될 수 있다. 따라서, 픽셀 배열은 장벽 변조에 사용될 수 있다. 장벽에 따라, 축적된 전하 캐리어들의 일부들이 장벽을 극복하고 확산 노드로 전달될 수 있다.
[0012] 일 실시예에서, 적어도 제2 커패시터는 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하도록 구성된다. 낮은 변환 이득 신호는 LCG 신호로 지칭될 수 있다. LCG 신호는 제2 커패시터 상에 저장되거나 제1 커패시터 및 제2 커패시터 모두에 재분배될 수 있다. LCG 신호는 낮은 이득으로 생성된 신호를 지칭한다. 이는 신호가 축적된 전하 캐리어들의 일부, 특히 제1 부분에만 기초한다는 것을 의미할 수 있다. 이는 또한 LCG 신호가 추가로 감쇠된다는 것을 의미할 수 있다.
[0013] 일 실시예에서, 제1 커패시터는 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하도록 구성된다. 높은 변환 이득 신호는 HCG 신호로 지칭될 수 있다. HCG 신호는 제1 커패시터 상에 저장된다. HCG 신호는 높은 이득으로 생성된 신호를 지칭한다. 이는 신호가 주요 부분일 수 있는 축적된 전하 캐리어들의 나머지 부분에 기초한다는 것을 의미할 수 있다. 이는 또한 HCG 신호가 추가로 증폭됨을 의미할 수 있다.
[0014] 픽셀 배열 장벽은 트랜스퍼 게이트의 장벽 변조를 이용한다. 장벽 변조에 의해, 픽셀 배열의 동적 범위가 증가될 수 있다. 추가로, 픽셀 배열의 이러한 기능을 실현하기 위해 2 개의 커패시터들만 필요하다. 이는 픽셀 배열이 낮은 면적을 갖도록 허용한다.
[0015] 일 실시예에서, 픽셀 배열은 전자기 방사를 변환함으로써 전하 캐리어들을 축적하도록 구성된 포토 검출기, 포토 검출기에 전기적으로 커플링된 트랜스퍼 트랜지스터, 트랜스퍼 트랜지스터에 전기적으로 커플링된 확산 노드, 확산 노드 및 픽셀 공급 전압에 전기적으로 커플링된 리셋 트랜지스터, 적어도 제1 커패시터 및 제2 커패시터를 포함하는 샘플 및 유지 스테이지 ― 샘플 및 유지 스테이지의 입력은 증폭기를 통해 확산 노드에 전기적으로 커플링됨 ― 를 포함하고, 여기서 트랜스퍼 트랜지스터는 축적된 전하 캐리어들의 일부들을 확산 노드로 전달하기 위해 상이한 전압 레벨들로 펄스화되도록 구성되고, 적어도 제2 커패시터는 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하도록 구성되고, 여기서 제1 커패시터는 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하도록 구성된다.
[0016] 일 실시예에서, 낮은 변환 이득 신호 및 높은 변환 이득 신호는 공통 노이즈 레벨을 포함한다. 공통 노이즈 레벨은 특히 열 노이즈와 리셋 노이즈로 구성될 수 있다. 따라서, LCG 신호는 HCG 신호에 대한 기준 레벨로서 사용될 수 있다. 이는 HCG가 상관된 이중 샘플링, CDS(correlated double sampling)로 액세스될 수 있음을 의미한다. HCG 신호는 낮은 광 조건들에서 사용되므로, 열 노이즈가 관련 파라미터이다. 이러한 경우, LCG 신호는 어떠한 비디오 정보 없이 노이즈만을 포함할 수 있다. HCG 신호는 LCG 신호에 추가 비디오 신호를 더한 것과 동일할 수 있으며, 여기서 추가 비디오 신호는 노이즈가 없는 순수한 비디오 신호를 나타낼 수 있다. 따라서, HCG 신호의 노이즈는 LCG 신호의 잡음과 상관된다. 열 및 리셋 노이즈는 CDS에 의해 효과적으로 억제될 수 있다. CDS를 수행한다는 것은 HCG 신호에서 LCG 신호를 감산하는 것을 의미할 수 있다. 높은 광 조건들에서, LCG는 추가로 프로세싱된다. 여기서, 광자 샷(photon shot) 노이즈가 높은 조명 레벨들에서 지배적이므로 열 노이즈는 덜 관련된다. 여기서, 이중 델타 샘플링, DDS(double delta sampling)이면 충분하다. 추가 프로세싱을 위해 LCG 신호를 사용할지 또는 HCG 신호를 사용할지는 개개의 진폭 레벨들에 기초하여 결정될 수 있다.
[0017] 일 실시예에서, 높은 변환 이득 신호는 픽셀 특정 니 포인트(knee point) 값에 따라 픽셀 출력 신호를 조정하기 위한 교정 레벨을 나타낸다. 따라서, 교정 레벨에 기초하여 결정된 픽셀 특정 니 포인트 값에 따라 LCG 신호 및 HCG 신호에 기초하여 픽셀 출력 신호를 조정하는 것이 가능하다. 장벽 변조 및 HCG 신호의 전압 레벨들을 알면, 장벽에 대한 정보가 추론될 수 있다. 따라서, HCG 신호는 LCG 신호의 교정 레벨로서 사용될 수 있다. 이는 교정 레벨이 HCG 신호와 동일함을 의미할 수 있다.
[0018] 일 실시예에서, 픽셀 배열은 이중 변환 이득 트랜지스터 및 이중 변환 이득 커패시터를 추가로 포함한다. 이중 변환 이득 트랜지스터는 확산 노드를 이중 변환 이득 커패시터의 단자 노드에 연결하고, 리셋 트랜지스터는 상기 단자 노드와 이중 변환 이득 트랜지스터를 통해 확산 노드에 전기적으로 커플링된다. 이중 변환 이득은 DCG로 약칭될 수 있다. DCG 커패시터는 또한 이하에서 제3 커패시터로 명명될 수도 있다. DCG 트랜지스터는 이하에서 커플링 트랜지스터로 명명될 수 있다. DCG 트랜지스터 및 DCG 커패시터에 의해, LCG 신호 및 HCG 신호의 변환 이득이 조정될 수 있다. 일 실시예에서, 픽셀 배열은 적어도 2 개의 스위칭 트랜지스터들을 추가로 포함하며, 여기서 각각의 스위칭 트랜지스터는 샘플 및 유지 스테이지의 개개의 커패시터에 할당되고 개개의 커패시터의 단자 노드를 샘플 및 유지 스테이지의 입력에 커플링한다. 개개의 스위치 신호를 인가함으로써 LCG 신호와 HCG 신호는 개개의 커패시터로 전달되어 거기에 저장될 수 있다.
[0019] 일 실시예에서, 샘플 및 유지 스테이지의 제1 커패시터 및 제2 커패시터는 병렬로 배열된다. 본 실시예에서, 커패시터들은 할당된 스위칭 트랜지스터들에 의해 독립적으로 제어될 수 있다.
[0020] 일 실시예에서, 샘플 및 유지 스테이지의 적어도 2 개의 커패시터들은 캐스케이드(cascade)로 배열된다. 본 실시예에서, 제1 스위칭 트랜지스터는 증폭기의 출력 단자를 제1 커패시터의 단자 노드에 커플링한다. 제2 스위칭 트랜지스터는 제1 커패시터의 단자 노드를 제2 커패시터들의 단자 노드에 커플링한다. 병렬 배열의 경우보다 더 적은 회로 구성 요소들이 필요하다.
[0021] 일 실시예에서, 샘플 및 유지 스테이지는 정확히 2 개의 커패시터들을 포함한다.
[0022] 일 실시예에서, 샘플 및 유지 스테이지는 사전 결정된 개수의 추가 커패시터들을 추가로 포함하고, 추가 커패시터들의 각각은 축적된 전하 캐리어들의 추가 부분을 나타내는 추가 신호를 저장하도록 구성된다. 추가로, 추가 신호들의 각각은 픽셀 출력 신호를 조정하기 위한 추가 교정 레벨을 나타낼 수 있다.
[0023] 일 실시예에서, 픽셀 배열은 샘플 및 유지 스테이지의 출력에 커플링된 추가 증폭기 및 선택 트랜지스터를 포함하며, 선택 트랜지스터는 추가 증폭기를 열 버스(column bus)에 전기적으로 연결한다.
[0024] 추가로, 위의 실시예들 중 하나에 설명된 바와 같은 픽셀 배열을 포함하는 이미지 센서가 제공된다. 특히, 이미지 센서는 픽셀 배열들의 어레이를 포함할 수 있다. 이는 픽셀 배열에 대해 공개된 모든 특징들이 이미지 센서에 대해서도 개시되고 적용 가능하며 그 반대의 경우도 마찬가지임을 의미한다.
[0025] 이미지 센서는 스마트 폰들, 태블릿 컴퓨터들, 랩탑들 또는 카메라 모듈들과 같은 광전자 디바이스들에 편리하게 채용될 수 있다. 예를 들어, 카메라 모듈은 사진 촬영 및/또는 비디오 캡처를 위해 가시 영역에서 동작하도록 구성된다. 추가로, 픽셀 배열은 신호들이 픽셀 레벨 메모리, 즉, 제1 커패시터 및 제2 커패시터에 저장되기 때문에 글로벌 셔터 모드에서 동작하기에 특히 적합하다. 글로벌 셔터 모드는 특히 이미지 센서 디바이스가 픽셀들과 동기화되는 광원을 추가로 포함하는 적외선 애플리케이션들에 적합하다. 따라서, 이러한 이미지 센서를 포함하는 광전자 디바이스는 예를 들어, 3D 이미징 및/또는 식별 목적들을 위해 적외선(IR) 영역에서도 작동할 수 있다. 적외선 감도를 갖는 이미지 센서들은 비디오 피드가 필요한 어두운 환경들에서 사용될 수 있다. 이러한 애플리케이션들은 모바일 폰 얼굴 잠금 해제부터 운전자 모니터링 시스템들까지 도달한다. 둘 모두 단파 적외선(SWIR: short-wave infrared) 스펙트럼에 있는 조명기들을 배치할 수 있으므로, 폰 사용자/운전자는 자신을 조명하는 광에 의해 볼 수 없게 되지 않는다.
[0026] 추가로, 픽셀 배열을 동작시키기 위한 방법이 제공된다. 상술한 픽셀 배열은 본원에 설명된 픽셀 배열을 동작시키기 위한 방법에 바람직하게 채용될 수 있다. 이는 픽셀 배열이 이하의 방식으로 동작되도록 구성될 수 있음을 의미할 수 있다. 픽셀 배열 및 이미지 센서에 대해 개시된 모든 특징들은 픽셀 배열을 동작시키기 위한 방법에 대해서도 개시되며 그 반대도 마찬가지이다.
[0027] 본 방법의 일 실시예에서, 본 방법은 노출 기간 동안, 제1 적분 기간에, 픽셀 배열에 포함된 포토 검출기로 전하 캐리어들을 축적하는 단계를 포함한다. 본 방법은 노출 기간 동안, 제1 적분 기간의 끝에서, 축적된 전하 캐리어들의 일부를 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 제1 전압 레벨로 펄스화하는 단계를 추가로 포함하며, 여기서 상기 일부는 공급 전압으로 드레이닝되도록 구성된다. 제1 적분 기간은 노출 기간의 일부이다. 이는 노출 기간이 몇몇 적분 기간들, 예를 들어, 제1 적분 기간 및 제2 적분 기간으로 하위 분할됨을 의미할 수 있다. 제1 전압 레벨은 트랜스퍼 트랜지스터의 임계 전압 미만의 전압 레벨일 수 있다. 이는 제1 전압 레벨이 부분적인 전압 레벨임을 의미할 수 있다. 제1 전압 레벨을 트랜스퍼 트랜지스터에 인가함으로써, 포토 검출기와 확산 노드 사이의 전위 장벽이 낮아진다. 따라서, 과도한 전하 캐리어들이 포토 검출기로부터 확산 노드로 전달되는 낮아진 전위 장벽을 극복할 수 있다. 이러한 과도한 전하 캐리어들은 축적된 전하 캐리어들의 상기 일부로 지칭된다. 상기 일부는 공급 전압으로 드레이닝되도록 구성된다. 이는 상기 일부가 확산 노드로 전달된 후에, 확산 노드가 리셋됨을 의미할 수 있다. 확산 노드를 리셋하는 것은 위에 언급한 바와 같이, 확산 노드와 픽셀 공급 단자 사이에 연결된 리셋 트랜지스터에 리셋 신호를 인가함으로써 실현될 수 있다. 상기 일부의 드레이닝은 노출 기간의 끝에서 또는 노출 기간 후에, 예를 들어, 저장 기간의 시작에서 또는 전용 드레이닝 기간에 수행될 수 있다.
[0028] 일 실시예에서, 본 방법은 노출 기간 동안, 제2 적분 기간에, 포토 검출기로 전하 캐리어들을 계속하여 축적하는 단계를 추가로 포함한다. 제2 적분 기간은 노출 기간의 일부이다. 제2 적분 기간은 제1 적분 기간보다 더 늦다. 제2 적분 기간은 제1 적분 기간 직후에 후속될 수 있다. 노출 기간은 제1 적분 기간 및 제2 적분 기간을 포함하거나 이로 구성될 수 있다. 노출 기간은 더 많은 적분 기간들을 포함할 수 있다. 제2 적분 기간 후에 포토다이오드에서 축적된 전하 캐리어들은 제1 적분 기간 및 제2 적분 기간 동안 축적된 전하 캐리어들에서 드레이닝되는 전하 캐리어들의 일부를 뺀 것을 포함할 수 있다.
[0029] 일 실시예에서, 본 방법은 저장 기간 동안, 축적된 전하 캐리어들의 제1 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 제1 전압 레벨로 펄스화하는 단계 및 확산 노드에 커플링된 적어도 제2 커패시터 상의 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하는 단계를 추가로 포함한다. 저장 기간은 노출 기간 직후에 후속할 수 있다. 축적된 전하 캐리어들의 제1 부분을 전달하는 단계는 축적된 전하 캐리어들의 일부를 드레이닝하기 위해 확산 노드를 리셋한 후에 수행될 수 있다. 축적된 전하 캐리어들의 제1 부분은 축적된 전하 캐리어들의 일부와 상이하다. 그러나, 제1 전압 레벨이 트랜스퍼 게이트에 다시 인가되므로, 전위 장벽은 동일한 양만큼 낮아진다. 따라서, 축적된 전하 캐리어들의 제1 부분은 제2 적분 기간 동안 축적된 과도한 전하 캐리어들에 대응한다. 축적된 전하 캐리어들의 제1 부분은 드레이닝되지 않고 저장된다. 위에 언급한 바와 같이, 2 개의 커패시터들이 캐스케이드로 배열되는 경우, 축적된 전하 캐리어들의 제1 부분을 나타내는 LCG 신호는 양쪽 커패시터들 상에 분배될 수 있다. 커패시터들이 병렬로 배열되는 경우, LCG 신호는 제2 커패시터 상에 저장될 수 있다. LCG 신호를 저장하는 것은 커패시터들에 할당된 개개의 스위치들(스위칭 트랜지스터들)에 스위치 신호들을 인가함으로써 실현될 수 있다.
[0030] 일 실시예에서, 본 방법은 저장 기간 동안, 축적된 전하 캐리어들의 나머지 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 전체 전압 레벨로 펄스화하는 단계 및 확산 노드에 커플링된 제1 커패시터 상의 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하는 단계를 추가로 포함한다. 트랜스퍼 트랜지스터를 전체 전압 레벨로 펄스화하는 단계는 트랜스퍼 트랜지스터를 제1 전압 레벨로 펄스화하는 단계보다 더 늦게 수행된다. 전체 전압 레벨은 트랜스퍼 트랜지스터의 임계 전압 레벨을 초과하는 전압 레벨일 수 있다. 따라서, 전체 전압 레벨을 인가함으로써 트랜스퍼 트랜지스터는 전기적으로 도전 상태가 된다. 따라서, 전체 전압 레벨을 인가함으로써 포토 검출기와 확산 노드 사이의 전위 장벽은 제1 전압 레벨이 인가될 때의 전위 장벽보다 더 낮다. 특히, 전위 장벽은 완전히 소산될 수 있다. 따라서, 포토 검출기에서 축적된 나머지 전하 캐리어들은 확산 노드로 전달된다.
[0031] 일 실시예에서, 본 방법은 판독 기간 동안, 커패시터들 상에 저장된 낮은 변환 이득 신호 및 높은 변환 이득 신호를 판독하는 단계를 추가로 포함한다. 판독 기간은 저장 기간 직후에 후속할 수 있다. 개개의 신호들을 판독하는 것은 위에 언급한 바와 같이, 선택 트랜지스터에 선택 신호를 인가함으로써 수행될 수 있다. 선택 신호는 신호들이 저장된 커패시터들을 픽셀의 열 버스에 연결한다. 상술한 바와 같이, 커패시터들은 추가 증폭기를 통해 열 버스에 전기적으로 커플링될 수 있다. 추가 증폭기는 추가 소스 팔로워로서 구현될 수 있다.
[0032] 설명된 방법은 트랜스퍼 트랜지스터의 장벽 변조를 포함한다. 장벽 변조에 의해, 픽셀 배열의 동적 범위가 증가될 수 있다. 특히, 높은 광 조건들에서 축적된 전하 캐리어들의 일부를 드레이닝함으로써 픽셀 배열의 동적 범위가 증가된다. HCG 신호는 픽셀 출력 신호의 선형화 중에 필요한 니 포인트 교정 값을 포함한다. 특히, 제1 적분 기간과 제2 적분 기간의 지속 시간과 제1 전압 레벨을 각각 알면, 선형화된 신호를 재구성하는 것이 가능하다. 각각의 픽셀의 트랜스퍼 트랜지스터는 제조 프로세스에서 변형들 및 변동들을 겪는다. 따라서, 트랜스퍼 트랜지스터의 임계 전압은 각각의 픽셀마다 상이하다. 이는 제1 전압 레벨을 인가할 때 포토 검출기와 확산 노드 사이의 장벽이 각각의 픽셀마다 상이하다는 것을 의미할 수 있다. 그러나, 정확한 장벽 레벨을 아는 것은 고정 패턴 노이즈, FPN(fixed pattern noise)을 제거하는 것과 관련된다. 제1 전압 레벨과 픽셀의 HCG 신호(제1 전압 레벨을 인가한 후 축적된 전하 캐리어들의 나머지 부분에 대응)로부터, 장벽에 대한 출력 신호의 의존성에 대한 정보가 도출될 수 있다. 또한, 노출 기간 동안 인가된 제1 전압 레벨은 또한 저장 기간에도 인가되므로, 제1 적분 기간 및 제2 적분 기간의 비율과 HCG 신호가 제1 적분 기간의 끝에서 공급 전압으로 드레이닝된 전하 캐리어들의 양이 얼마나 많은지 결정하는 데 사용될 수 있다. 이러한 양과 LCG 신호가 주어지면, 높은 광 조건들에서 사용되는 픽셀 출력 신호가 재구성될 수 있다.
[0033] 추가로, 두 신호들이 모두 공통 노이즈 레벨에 기초하고, 확산 노드는 LCG와 HCG 신호를 저장하는 사이에 리셋되지 않기 때문에, LCG 신호는 HCG 신호에 대한 기준 레벨로서 역할을 할 수 있다. 따라서, 낮은 광 조건들에서 사용되는 HCG 신호에 대해 CDS가 수행될 수 있다(낮은 광 조건들에서, LCG 신호는 노이즈만 포함하고 비디오 정보는 포함하지 않음).
[0034] 일 실시예에서, 본 방법은 노출 기간 동안, 제1 적분 기간에, 픽셀 배열에 포함된 포토 검출기로 전하 캐리어들을 축적하는 단계, 제1 적분 기간의 끝에서, 축적된 전하 캐리어들의 일부를 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 제1 전압 레벨로 펄스화하는 단계 ― 상기 일부는 공급 전압으로 드레이닝되도록 구성됨 ―, 제2 적분 기간에, 포토 검출기로 전하 캐리어들을 계속하여 축적하는 단계를 포함한다. 본 방법은 저장 기간 동안, 축적된 전하 캐리어들의 제1 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 제1 전압 레벨로 펄스화하는 단계, 확산 노드에 커플링된 적어도 제2 커패시터 상의 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하는 단계, 축적된 전하 캐리어들의 나머지 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 전체 전압 레벨로 펄스화하는 단계, 확산 노드에 커플링된 제1 커패시터 상의 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하는 단계를 추가로 포함한다. 본 방법은 판독 기간 동안, 낮은 변환 이득 신호 및 커패시터들 상에 저장된 높은 변환 이득 신호를 판독하는 단계를 추가로 포함한다.
[0035] 일 실시예에서, 본 방법은 노출 기간 동안 그리고 제2 적분 기간 후에, 트랜스퍼 트랜지스터를 개개의 추가 전압 레벨로 적어도 한 번 추가로 펄스화하는 단계를 추가로 포함하며, 여기서 각각의 추가 펄스화로 축적된 전하 캐리어들의 추가 부분은 픽셀 공급 전압으로 드레이닝되도록 구성된다. 각각의 추가 펄스화 후에 개개의 추가 적분 기간에서, 포토 검출기로 전하 캐리어들을 추가로 계속 축적하는 것이 후속된다. 일 예에서, 추가 전압 레벨은 각각 제2 전압 레벨 또는 제3 전압 레벨이다. 일 예에서, 추가 적분 기간은 각각 제3 적분 기간 또는 제4 적분 기간이다. 제3 적분 기간은 제2 전압 레벨로의 펄스에 후속할 수 있다. 제4 적분 기간은 제3 전압 레벨 등으로의 펄스에 후속할 수 있다. 달리 말하면, 노출 기간 동안, 트랜스퍼 트랜지스터는 일부 부분 전압 레벨들로 n 회 펄스화될 수 있으며 전하가 공급을 통해 드레이닝된다. 공급할 축적된 전하 캐리어들의 부분들을 드레이닝하는 것은 노출 기간 후에 수행될 수 있다. 따라서, n 개의 추가 장벽 레벨들이 이용될 수 있기 때문에 동적 범위가 추가로 확장될 수 있다.
[0036] 일 실시예에서, 노출 기간 동안 연속적인 펄스들이 인가되는 전압 레벨들은 펄스별로 동일하거나 감소한다. 일 예에서, 제1 전압 레벨은 제2 전압 레벨 이상이다. 일 예에서, 제2 전압 레벨은 제3 전압 레벨 이상인 것 등이다.
[0037] 일 실시예에서, 노출 기간 동안 펄스화에 후속하는 적분 기간들은 적분 기간별로 감소한다. 이는 상기 적분 기간들의 시간 간격들이 감소함을 의미한다. 일 예에서, 제1 적분 기간은 제2 적분 기간보다 더 길다. 일 예에서, 제2 적분 기간은 제3 적분 기간보다 더 길며, 제3 적분 기간은 제4 적분 기간보다 더 길 수도 있는 등이다. 이러한 방식으로, 축적된 전하 캐리어들의 양은 적분 기간별로 감소한다. 따라서, 축적된 전하 캐리어들의 드레이닝된 부분들에 대한 정보는 손실되지 않고 전압 레벨들 및 적분 기간들에 대한 지식에 기초하여 재구성될 수 있다. 따라서, 선형화된 픽셀 출력 신호를 재구성하는 것이 가능하다.
[0038] 일 실시예에서, 높은 변환 이득 신호는 축적된 전하 캐리어들의 나머지 부분에 기초한 교정 레벨을 나타낸다. 노출 기간 동안 인가된 제1 전압 레벨이 또한 저장 기간 동안에도 인가되므로, HCG 신호는 교정 레벨을 포함한다.
[0039] 일 실시예에서, 본 방법은 교정 레벨에 기초하여 결정되는 픽셀 특정 니 포인트 값에 따라 낮은 변환 이득 신호 및/또는 높은 변환 이득 신호에 기초하여 픽셀 출력 신호를 조정하는 단계를 추가로 포함한다. 제1 전압 레벨과 HCG 신호가 주어지면, 장벽에 대한 정보가 도출될 수 있다. 따라서, HCG 신호는 LCG 신호에 대한 교정 레벨로서 사용될 수 있다. 이는 교정 레벨이 HCG 신호와 동일함을 의미할 수 있다. 달리 말하면, 축적된 전하 캐리어들의 드레이닝된 부분에 대한 정보는 손실되지 않고, 제1 전압 레벨과 HCG 신호 및 적분 기간들에 기초하여 재구성될 수 있다. 추가로, 트랜스퍼 트랜지스터의 변동들로 인해 발생하는 FPN을 제거하기 위한 사후 프로세싱에서 교정 레벨이 필요하다. 교정 레벨은 또한 적분 중에 발생한 추가의 n-1 펄스로 인해 발생한 FPN 변동을 제거하기 위한 기준으로서 사용될 수도 있다.
[0040] 일 실시예에서, 낮은 변환 이득 신호를 판독하는 것은 이중 델타 샘플링, DDS(double delta sampling)를 포함한다. DDS는 리셋 레벨을 LCG 신호에 대한 기준 레벨로서 사용하여 수행될 수 있다. 리셋 레벨은 판독 기간 동안, 예를 들어, HCG 및 LCG 신호가 판독된 후의 단계에서 판독될 수 있다. FD 노드를 리셋하는 것은 리셋 트랜지스터에 리셋 신호를 인가함으로써 수행된다. 리셋 레벨은 픽셀 배열의 논(non)-비디오 신호, 즉, 포토 검출기로부터의 비디오 신호가 없음을 지칭한다. FD 노드를 리셋함으로써 HCG 및 LCG 신호의 노이즈와 상관되지 않는 추가 노이즈가 도입된다. 그러나, 픽셀 배열의 리셋 레벨은 고정 패턴 노이즈, FPN에 대한 정보를 포함한다.
[0041] 일 실시예에서, 높은 변환 이득 신호를 판독하는 것은 상관된 이중 샘플링을 포함한다. 위에서 언급한 바와 같이, 두 신호들 모두 공통 노이즈 레벨에 기초하기 때문에, LCG 신호는 CDS를 수행하기 위한 HCG 신호에 대한 기준 레벨로서 사용될 수 있다. 따라서, LCG 신호는 HCG 신호로부터 감산될 수 있다.
[0042] 일 실시예에서, 확산 노드는 축적된 전하 캐리어들의 제1 부분과 축적된 전하 캐리어들의 나머지 부분을 전달하는 사이에 리셋되지 않으므로, 높은 변환 이득 신호와 낮은 변환 이득 신호는 공통 노이즈 레벨에 기초한다.
[0043] 일 실시예에서, 본 방법은 저장 기간 동안, 축적된 전하 캐리어들의 추가 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 개개의 추가 전압 레벨로 펄스화하는 단계, 및 확산 노드에 커플링된 추가 커패시터 상의 축적된 전하 캐리어들의 추가 부분을 나타내는 추가 신호를 저장하는 단계를 추가로 포함한다. 이는 S/H 스테이지가 제1 커패시터 및 제2 커패시터에 캐스케이드로 또는 병렬로 배열된 추가 커패시터들을 포함할 수 있음을 의미할 수 있다. 추가 전압 레벨은 노출 기간 동안 인가되는 개개의 전압 레벨일 수 있다. 즉, 추가 전압 레벨은 제2 전압 레벨, 제3 전압 레벨 등일 수 있다. 트랜스퍼 트랜지스터를 개개의 추가 전압 레벨로 펄스화하는 것은 저장 기간 동안 트랜스퍼 트랜지스터를 제1 전압 레벨로 펄스화하기 이전일 수 있다. 저장 기간 동안 대응하는 전압 레벨이 인가되는 순서는 노출 기간에 대응하는 펄스들이 인가되는 순서와 반대일 수 있다. 따라서, 축적된 전하 캐리어들의 대응하는 추가 부분은 개개의 전압 레벨로의 대응하는 펄스에서 노출 기간 동안 드레이닝된 전하 캐리어들의 일부에 대한 정보를 제공하여, 추가 교정 레벨로서의 역할을 할 수 있다.
[0044] 일 실시예에서, 추가 신호는 축적된 전하 캐리어들의 추가 부분에 기초한 추가 교정 레벨을 나타내고, 픽셀 출력 신호를 조정하는 것은 추가 교정 레벨에 기초하여 결정되는 추가 픽셀 특정 니 포인트 값에 따라 수행된다.
[0045] 일 실시예에서, 본 방법은 판독 기간 동안, 추가 커패시터 상에 저장된 추가 신호를 판독하는 단계를 추가로 포함하며, 여기서 추가 신호를 판독하는 것은 상관된 이중 샘플링을 포함한다. 이는 추가 신호(들), LCG 신호 및 HCG 신호가 공통 노이즈 레벨에 기초한다는 것을 의미할 수 있다.
[0046] 추가로, 픽셀 배열을 동작시키기 위한 다른 방법이 제공된다. 상술한 픽셀 배열은 또한 이러한 동작 방법에도 사용될 수 있다. 이는 픽셀 배열 및 이미지 센서에 대해 개시된 모든 특징들이 픽셀 배열을 동작시키는 이하의 방법에 대해서도 개시되며 그 반대의 경우도 마찬가지임을 의미한다. 추가로, 위에서 논의된 방법의 양태들은 또한 이하의 방법에도 관련된다. 따라서, 위의 방법의 실시예들은 또한 이하의 방법에 대해서도 개시되고 적용 가능하다.
[0047] 일 실시예에서, 픽셀 배열을 동작시키는 방법은 노출 기간 동안, 픽셀 배열에 포함된 포토 검출기로 전하 캐리어들을 축적하는 단계를 포함한다. 본 방법은 축적 동안: 축적된 전하 캐리어들의 일부를 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 제1 전압 레벨로 첫 번째로 펄스화하는 단계 ― 상기 일부는 공급 전압으로 드레이닝되도록 구성됨 ―; 축적된 전하 캐리어들의 제1 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 제1 전압 레벨로 두 번째로 펄스화하는 단계, 및 확산 노드에 커플링된 적어도 제2 커패시터 상의 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하는 단계를 수행하는 단계를 추가로 포함한다. 노출 기간의 끝에서, 본 방법은 축적된 전하 캐리어들의 나머지 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 전체 전압 레벨로 펄스화하는 단계를 추가로 포함한다. 전체 전압 레벨로 상기 펄스화하는 단계 후에, 본 방법은 확산 노드에 커플링된 제1 커패시터 상의 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하는 단계를 추가로 포함한다.
[0048] 일 실시예에서, 본 방법은 판독 기간 동안, 커패시터들 상에 저장된 낮은 변환 이득 신호 및 높은 변환 이득 신호를 판독하는 단계를 추가로 포함한다.
[0049] 제1 전압 레벨은 전체 전압 레벨보다 작을 수 있다. 전체 전압 레벨은 예를 들어, 2.8 V일 수 있다. 제1 전압 레벨은 예를 들어, 0.8 V일 수 있다. 커패시터 상에 높은 변환 이득 신호와 낮은 변환 이득 신호를 저장하는 것은 저장 기간 동안 수행될 수 있다. 따라서, 저장 기간은 노출 기간과 중첩될 수 있다. 제1 전압 레벨로의 제1 펄스로부터 제1 전압 레벨로의 제2 펄스까지의 기간을 제1 적분 기간이라 칭할 수 있다. 축적된 전하 캐리어들의 일부를 드레이닝하는 것은 상술한 바와 같이, 리셋 트랜지스터에 리셋 신호를 인가함으로써 달성된다.
[0050] 유리하게는, 픽셀 배열을 동작시키는 방법은 픽셀 배열의 동적 범위를 증가시키기 위해 트랜스퍼 트랜지스터의 장벽 변조를 사용한다. 유리하게는, 저장 커패시터들, 즉, 제1 커패시터 및 제2 커패시터에 대해서만 필요하며, 여기서 커패시터들 중 하나는 축적된 전하 캐리어들의 제1 부분을 나타내는 LCG 신호를 저장하고 커패시터들 중 다른 하나는 축적된 전하 캐리어들의 나머지 부분을 나타내는 HCG 신호를 저장한다. 유리하게는, 픽셀 출력 신호는 LCG 신호 및 HCG 신호에 기초하여 재구성될 수 있다. HCG 신호는 특히 높은 광 조건들에서 장벽 변조에 대한 교정 레벨을 나타낼 수 있다. LCG 신호는 특히 낮은 광 조건들에서 상관된 이중 샘플링에 대한 기준 레벨을 나타낼 수 있다.
[0051] 일 실시예에서, 축적된 전하 캐리어들의 제1 부분은 낮은 변환 이득을 인가함으로써 저장된다. 이는 LCG 신호가 낮은 변환 이득으로 샘플링/저장된다는 것을 의미할 수 있다. 이는 커플링 트랜지스터에 대한 커플링 신호를 활성화함으로써 달성될 수 있다. 커플링 트랜지스터는 이중 변환 이득 트랜지스터로 명명될 수 있다. 일 실시예에서, 축적된 전하 캐리어들의 나머지 부분은 높은 변환 이득을 인가함으로써 저장된다. 이는 LCG 신호가 낮은 변환 이득으로 샘플링/저장된다는 것을 의미할 수 있다. 이는 커플링 신호를 비활성화함으로써 달성될 수 있다. 이중 변환 이득 트랜지스터에 커플링 신호를 인가함으로써, 확산 노드는 제3 커패시터로 명명될 수 있는 이중 변환 이득 커패시터에 전기적으로 연결된다. 따라서, 확산 노드와 이중 변환 이득 커패시터가 단락될 수 있다. 확산 노드와 이중 변환 이득 커패시터를 단락시킴으로써 전체 커패시턴스가 증가된다. 전하를 일정하게 유지하면, 이는 전압 신호 감소로 이어진다. 따라서, 확산 노드 상의 전압이 압축될 수 있다. 따라서, 커패시턴스를 늘려 이득이 감소된다. 이는 확산 노드와 제3 커패시터가 단락되면 픽셀 배열이 감소된 이득을 갖는다는 것을 의미한다. 달리 말하면, 제3 커패시터가 확산 노드로부터 전기적으로 커플링 해제되면, 픽셀 배열은 증가된 이득을 갖는다. 따라서, 2 개의 상이한 변환 이득들이 제공될 수 있다. 이중 이득의 사용은 픽셀 배열의 더 큰 동적 범위를 허용한다. 유리하게는, 이중 이득은 장벽 변조와 조합될 수 있어 훨씬 더 큰 동적 범위를 허용한다. 유리하게는, 2 개의 저장 커패시터들, 즉, 제1 커패시터 및 제2 커패시터만이 필요하다. 따라서, 이중 변환 이득 모드에서, 두 이득들 모두 픽셀-레벨 커패시터들 상에 저장되며 열 레벨에서 재구성하는 데 이용 가능하다.
[0052] 제1 커패시터 및 제2커패시터는 병렬 또는 캐스케이드로 배열될 수 있다. 노출 기간 전에 포토다이오드와 확산 노드로부터 임의의 리던던트 전하 캐리어들을 제거하기 위한 리셋 기간이 있을 수 있다.
[0053] 일 실시예에서, 본 방법은 제1 전압 레벨로의 제1 펄스화 이후 및 제1 전압 레벨로의 제2 펄스화 이전에, 축적된 전하 캐리어들의 개개의 추가 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 개개의 추가 전압 레벨로 적어도 한 번 추가로 펄스화하는 단계를 추가로 포함하며, 여기서 상기 추가 부분은 공급 전압으로 드레이닝되도록 구성된다.
[0054] 일 예에서, 본 방법은 축적된 전하 캐리어들의 추가 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 제2 전압 레벨로 펄스화하는 단계를 포함하며, 여기서 상기 추가 부분은 공급 전압으로 드레이닝되도록 구성된다. 제2 전압 레벨은 제1 전압 레벨 미만일 수 있다. 제2 전압 레벨은 예를 들어, 0.4 V일 수 있다. 제2 전압 레벨로의 펄스로부터 제1 전압 레벨로의 제2 펄스까지의 기간을 제2 적분 기간이라 칭할 수 있다. 따라서, 제2 적분 기간은 제1 적분 기간 미만이고, 제1 적분 기간과 중첩된다.
[0055] 일 실시예에서, 제1 전압 레벨로의 제2 펄스까지 연속적인 펄스가 인가되는 전압 레벨들은 펄스별로 동일하거나 감소한다. 일 실시예에서, 높은 변환 이득 신호는 축적된 전하 캐리어들의 나머지 부분에 기초한 교정 레벨을 나타낸다. 일 실시예에서, 본 방법은 교정 레벨에 기초하여 결정되는 픽셀 특정 니 포인트 값에 따라 낮은 변환 이득 신호 및/또는 높은 변환 이득 신호에 기초하여 픽셀 출력 신호를 조정하는 단계를 추가로 포함한다. 일 실시예에서, 낮은 변환 이득 신호를 판독하는 것은 이중 델타 샘플링 판독이다. 일 실시예에서, 높은 변환 이득 신호를 판독하는 것은 상관된 이중 샘플링 판독이다.
[0056] 방법들의 추가 실시예들은 상술한 픽셀 배열 및 픽셀 배열을 동작시키는 방법의 실시예들로부터 숙련된 독자에게 명백해지며, 그 반대도 마찬가지이다. 픽셀 배열은 전압 영역 글로벌 셔터 픽셀을 형성할 수 있다. 대안적으로, 픽셀 배열은 롤링 셔터 픽셀을 형성한다. 개시된 방법은 픽셀의 파이프라인 모드(개개의 신호들을 S/H 커패시터들에 파이프라이닝)에 영향을 주지 않고 HDR을 달성한다. 복수의 장벽들을 사용하여 동적 범위가 추가로 확장될 수 있다. 2 개의 S/H 커패시터들만을 이용함으로써 픽셀 배열은 더 작은 면적을 가질 수 있다. 추가로, 이중 변환 이득 구성 요소들을 이용함으로써 낮은 광 성능이 개선될 수 있다. 본 방법은 자체-교정 장벽 변조를 이용하여, 추가 판독이 필요하지 않다. 이는 HCG 신호가 추가 장벽들을 교정하기 위한 기준 레벨로서 교정 레벨을 포함하므로 가능하다. 본 개시는 판독들 중 하나가 니 포인트 교정으로 사용되고 추가 니 포인트들이 기준 레벨로서 제1 니 포인트를 사용하여 교정되고 사용되는 임의의 시스템에 적용된다.
[0057] 추가로, 상술한 바와 같은 픽셀 배열을 포함하는 이미징 디바이스를 동작시키기 위한 방법이 제공된다. 이는 픽셀 배열 및 이미지 센서에 대해 개시된 모든 특징들이 이미징 디바이스를 동작시키는 방법에 대해서도 개시되고 그 반대의 경우도 마찬가지임을 의미한다.
[0058] 일 실시예에서, 이미징 디바이스를 동작시키는 방법은:
[0059] 노출 기간 동안:
[0060] 제1 적분 기간에서, 이미징 디바이스에 포함된 픽셀의 포토 검출기로 전하 캐리어들을 축적하는 단계,
[0061] 제1 적분 기간의 끝에서, 트랜스퍼 트랜지스터를 제1 전압 레벨로 첫 번째로 펄스화하는 단계 ― 트랜스퍼 트랜지스터는 포토 검출기에 전기적으로 커플링됨 ―,
[0062] 제2 적분 기간에서, 포토 검출기로 전하 캐리어를 계속해서 축적하는 단계,
[0063] 제2 적분 기간의 끝에서, 트랜스퍼 트랜지스터를 제2 전압 레벨로 두 번째로 펄스화하는 단계,
[0064] 제3 적분 기간에서, 포토 검출기로 전하 캐리어들을 계속해서 축적하는 단계, 및
[0065] 저장 기간 동안:
[0066] 트랜스퍼 트랜지스터에 전기적으로 커플링된 확산 노드 및 확산 노드에 전기적으로 커플링된 이득 변환 노드를 리셋하는 단계,
[0067] 축적된 전하 캐리어들의 제1 부분을 확산 노드 및 이득 변환 노드로 전달하기 위해 트랜스퍼 트랜지스터를 제1 전압 레벨로 세 번째로 펄스화하는 단계,
[0068] 확산 노드에 전기적으로 커플링된 한 쌍의 커패시터들 상의 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하는 단계,
[0069] 축적된 전하 캐리어들의 나머지 부분을 확산 노드로 전달하기 위해 트랜스퍼 트랜지스터를 임계 전압 레벨로 네 번째로 펄스화하는 단계,
[0070] 커패시터들의 쌍 중 제1 커패시터 상의 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하는 단계, 및
[0071] 판독 기간 동안:
[0072] 커패시터들의 쌍에 저장된 낮은 변환 이득 신호와 높은 변환 이득 신호를 판독하는 단계를 포함한다.
[0073] 일 실시예에서, 본 방법은:
[0074] 노출 기간 동안:
[0075] 제3 적분 기간 후에 트랜스퍼 트랜지스터를 개개의 추가 전압 레벨로 적어도 한 번 추가로 펄스화하는 단계를 추가로 포함하고, 여기서
[0076] 각각의 추가 펄스화 후에, 개개의 추가 적분 기간에, 포토 검출기로 전하 캐리어들을 추가로 계속해서 축적한다.
[0077] 일 실시예에서, 노출 기간 동안 각각의 펄스화로 축적된 전하 캐리어들의 일부가 픽셀 공급 전압으로 드레이닝된다.
[0078] 일 실시예에서, 제1 전압 레벨은 제2 전압 레벨보다 더 크다.
[0079] 일 실시예에서, 낮은 변환 이득 신호를 판독하는 것은 이중 델타 샘플링을 포함하고, 여기서 높은 변환 이득 신호를 판독하는 것은 상관된 이중 샘플링을 포함한다.
[0080] 일 실시예에서, 확산 노드는 축적된 전하 캐리어들의 제1 부분과 축적된 전하 캐리어들의 나머지 부분을 전달하는 사이에 리셋되지 않으므로, 높은 변환 이득 신호와 낮은 변환 이득 신호는 공통 노이즈 레벨에 기초한다.
[0081] 일 실시예에서, 높은 변환 이득 신호는 축적된 전하 캐리어들의 나머지 부분에 기초한 교정 레벨을 나타낸다.
[0082] 일 실시예에서, 본 방법은 교정 레벨에 기초하여 결정되는 픽셀 특정 니 포인트 값에 따라 판독된 낮은 변환 이득 신호 및 높은 변환 이득 신호에 기초하여 픽셀 출력 신호를 조정하는 단계를 추가로 포함한다.
[0083] 추가로, 상술한 바와 같은 픽셀 배열을 포함하는 이미징 디바이스가 제공된다. 이는 픽셀 배열 및 이미지 센서에 대해 공개된 모든 특징들이 이미징 디바이스에 대해서도 개시되고 그 반대의 경우도 마찬가지임을 의미한다.
[0084] 일 실시예에서, 이미징 디바이스는 복수의 픽셀들을 포함하며, 각각의 픽셀은:
[0085] 전자기 방사를 변환함으로써 전하 캐리어들을 축적하도록 구성된 포토 검출기,
[0086] 포토 검출기에 전기적으로 커플링된 트랜스퍼 트랜지스터,
[0087] 트랜스퍼 트랜지스터에 전기적으로 커플링된 확산 노드,
[0088] 이득 스위치를 통해 확산 노드에 전기적으로 커플링된 이득 변환 노드,
[0089] 이득 스위치를 통해 확산 노드에 전기적으로 커플링된 리셋 스위치,
[0090] 한 쌍의 커패시터들을 포함하는 샘플 및 유지 스테이지 ― 샘플 및 유지 스테이지의 입력은 증폭기를 통해 확산 노드에 전기적으로 커플링됨 ― 를 포함하고, 여기서
[0091] 트랜스퍼 트랜지스터는 상이한 전압 레벨들로 펄스화되도록 구성되고,
[0092] 커패시터들의 쌍은 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하도록 구성되고,
[0093] 커패시터들 쌍 중 제1 커패시터는 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하도록 추가로 구성된다.
[0094] 일 실시예에서, 이미징 디바이스는 이득 변환 노드에 전기적으로 커플링된 이중 이득 커패시터를 추가로 포함한다.
[0095] 일 실시예에서, 커패시터들의 쌍은 제1 커패시터와 제2 커패시터를 포함하고, 여기서 제1 커패시터의 제1 단부는 제1 스위치를 통해 증폭기에 전기적으로 커플링되고, 제2 커패시터의 제1 단부는 제2 스위치를 통해 제1 커패시터의 제1 단부에 전기적으로 커플링되고 샘플 및 유지 스테이지의 출력을 형성하고, 두 커패시터들 모두의 제2 단부들은 정전압 노드에 전기적으로 연결된다.
[0096] 일 실시예에서, 이미징 디바이스는 추가 증폭기를 통해 샘플 및 유지 스테이지의 출력을 열 버스에 전기적으로 연결하는 선택 스위치를 추가로 포함한다.
[0097] 이하의 도면들 설명은 픽셀 배열 및 픽셀 배열을 동작시키는 방법의 양태들을 추가로 예시하고 설명할 수 있다. 기능적으로 동일하거나 동일한 효과를 갖는 픽셀 배열의 구성 요소들 및 부분들은 동일한 참조 부호들에 의해 표기된다. 동일하거나 실질적으로 동일한 구성 요소들 및 부분들은 처음 나타나는 도면들과 관련해서만 설명될 수 있다. 이들의 설명은 반드시 연속적인 도면들에서 반복되는 것은 아니다.
[0098] 도 1은 픽셀 배열의 예시적인 실시예를 도시한다.
[0099] 도 2는 이미지 센서의 예시적인 실시예를 도시한다.
[00100] 도 3은 픽셀 배열에 의해 수행되는 예시적인 동작을 도시한다.
[00101] 도 4는 픽셀 배열에 대한 예시적인 신호 타이밍을 도시한다.
[00102] 도 5는 장벽 변조 동안 포토다이오드의 전하를 도시한다.
[00103] 도 6은 픽셀 배열의 예시적인 특성을 도시한다.
[00104] 도 7은 선형의 재구성된 신호를 도시한다.
[00105] 도 8은 픽셀 배열의 다른 예시적인 실시예를 도시한다.
[00106] 도 9는 픽셀 배열의 다른 예시적인 실시예를 도시한다.
[00107] 도 10은 픽셀 배열에 대한 다른 예시적인 신호 타이밍을 도시한다.
[00108] 도 11은 픽셀 배열에 대한 다른 예시적인 신호 타이밍을 도시한다.
[00109] 도 12는 픽셀 배열에 대한 다른 예시적인 신호 타이밍을 도시한다.
[00110] 도 13은 픽셀 배열의 다른 예시적인 특성을 도시한다.
[00111] 도 1에는 이미지 센서(200)에 포함된 픽셀 배열(10)의 예시적인 실시예가 도시되어 있다. 도시된 픽셀 배열(10)은 높은 동적 범위(HDR: high dynamic range)를 달성하도록 동작될 수 있다. 픽셀 배열(10)은 전자기 방사를 높은 변환 이득(HCG: high conversion gain) 신호 및 낮은 변환 이득(LCG: low conversion gain) 신호로 변환하도록 구성된다.
[00112]
[00113] 픽셀 배열(10)은 전자기 방사를 전하 캐리어들로 변환하도록 구성된 포토다이오드(20)를 포함한다. 포토다이오드(20)는 포토 검출기(20)라고도 지칭될 수 있다. 포토다이오드(20)는 애노드(anode) 단자와 캐소드(cathode) 단자를 포함한다. 포토다이오드(20)의 애노드 단자는 접지(GND: ground)될 수도 있는 음의 픽셀 공급 전압 VSS에 연결된다. 포토다이오드(20)는 임의의 파장의 광, 예를 들어, 가시광, 적외선광 및/또는 자외선광을 변환할 수 있다.
[00114]
[00115] 픽셀은 포토다이오드(20)와 확산 노드(42) 사이에 트랜스퍼 트랜지스터(30)를 추가로 포함한다. 트랜스퍼 트랜지스터(30)는 스위치로서 작용한다. 트랜스퍼 트랜지스터(30)는 축적된 전하 캐리어들의 일부를 확산 노드(42)로 전달하기 위해 상이한 전압 레벨들로 펄스화되도록 구성된다. 트랜스퍼 트랜지스터(30)의 제1 단자는 포토다이오드(20)의 캐소드 단자에 전기적으로 연결된다. 트랜스퍼 트랜지스터(30)의 제2 단자는 확산 노드(42)에 전기적으로 연결된다. 이하에서, 확산 노드(42)는 플로팅 확산(FD: floating diffusion) 노드로 명명될 수 있다. FD 노드(42)는 커패시턴스(40)(도 8에 도시)를 갖거나 이에 연결될 수 있다. 커패시턴스는 커패시터(미도시)로서 구현될 수 있으며, FD 커패시턴스로 칭해질 수 있다. 대안적으로, 커패시턴스는 기생 커패시턴스에 의해 형성될 수 있다. 트랜스퍼 트랜지스터(30)는 포토다이오드(20)로부터 FD 노드(42)로 전하 캐리어들을 전달하기 위한 전달 신호 TX를 수신하도록 구성된다. FD 노드(42), 특히 FD 커패시턴스는 포토다이오드(20)로부터의 전하 캐리어들을 버퍼링하거나 일시적으로 저장하도록 구성된다. FD 커패시턴스는 전하 캐리어들을 전압 신호로 변환하도록 구성될 수 있다.
[00116]
[00117] 픽셀 배열(10)은 FD 노드(42)를 리셋하기 위해 FD 노드(42)에 전기적으로 커플링된 리셋 트랜지스터(50)를 추가로 포함한다. 리셋 트랜지스터(50)는 스위치로서 작용한다. 리셋 트랜지스터(50)의 제1 단자는 픽셀 공급 전압 VDD에 전기적으로 연결된다. 리셋 트랜지스터(50)의 제2 단자는 커플링 트랜지스터(140)를 통해 FD 노드에 전기적으로 연결된다. 커플링 트랜지스터(140)는 이중 변환 이득(DCG: dual conversion gain) 트랜지스터(140)로 명명될 수 있다. 리셋 트랜지스터(30)는 픽셀 공급 전압 VDD를 인가하여 임의의 리던던트(redundant) 전하 캐리어들을 드레이닝함으로써 FD 노드(42)를 리셋하기 위해 리셋 신호 RST를 수신하도록 구성된다.
[00118]
[00119] 픽셀 배열(10)은 FD 노드(42)에 전기적으로 연결된 증폭기(60)를 추가로 포함한다. 증폭기(60)는 FD 노드(42)에서의 커패시턴스 전압에 따라 낮은 변환 이득(LCG) 신호 및 높은 변환 이득(HCG) 신호를 각각 생성하도록 구성된다. 증폭기(60)는 도 1에 도시된 바와 같이, 소스 팔로워(source follower)라고도 알려진 공통-드레인 증폭기를 형성할 수 있다. 소스 팔로워의 게이트 단자(62)는 FD 노드(42)에 연결되고 증폭기(60)의 입력 단자(62)로서의 역할을 한다. 공통 단자는 공급 전압 VDD에 연결된다. 개개의 증폭된 신호는 증폭기(60)의 출력 단자(64)에서 생성된다.
[00120]
[00121] 픽셀 배열(10)은 제1 커패시터(70) 및 제2 커패시터(80)를 추가로 포함한다. 제1 커패시터(70)는 단자 노드(72) 및 추가 단자 노드(74)를 포함한다. 추가 단자 노드(74)는 도 1에 도시된 바와 같이 기준 전위 VSS1에 연결될 수 있다. 추가로, 제2 커패시터(80)는 단자 노드(82) 및 추가 단자 노드(84)를 포함한다. 추가 단자 노드(84)는 도 1에 도시된 바와 같이 기준 전위 VSS1에 연결될 수 있다. 적어도 제2 커패시터(80)는 축적된 전하 캐리어들의 제1 부분을 나타내는 LCG 신호를 저장하도록 구성된다. 제1 커패시터(70)는 축적된 전하 캐리어들의 나머지 부분을 나타내는 HCG 신호를 저장하도록 구성된다.
[00122]
[00123] 픽셀 배열(10)은 증폭기(60)의 출력 단자(64)와 제1 커패시터(70) 사이에 제1 스위치(90)를 추가로 포함한다. 제1 스위치(90)는 LCG 신호 및 HCG 신호를 커패시터들(70, 80) 중 하나 또는 둘 모두에 전달하기 위해 제공된다. 제1 스위치(90)는 제1 스위칭 트랜지스터(90)에 의해 형성될 수 있다. 제1 스위칭 트랜지스터는 제1 스위치 신호 S1을 수신하도록 구성된 게이트 단자를 포함한다. 제1 스위칭 트랜지스터(90)의 제1 단자는 증폭기(60)의 출력 단자(64)에 연결된다. 제1 스위칭 트랜지스터(90)의 제2 단자는 제1 커패시터(70)의 단자 노드(72)에 연결된다.
[00124]
[00125] 픽셀 배열(10)은 증폭기(60)의 출력 단자(64)와 제2 커패시터(80) 사이에 배열된 제2 스위치(100)를 추가로 포함한다. 제2 스위치(100)는 LCG 신호 또는 HCG 신호를 제2 커패시터(80)에 전달하기 위해 제공된다. 제2 스위치(100)는 제2 스위칭 트랜지스터(100)에 의해 형성될 수 있다. 제2 스위칭 트랜지스터(100)는 제2 스위치 신호 S2를 수신하도록 구성된 게이트 단자를 포함할 수 있다. 제2 스위칭 트랜지스터(100)의 제1 단자는 제1 스위칭 트랜지스터(90)의 제2 단자 및 제1 커패시터(70)의 단자 노드(72)에 연결된다. 제2 스위칭 트랜지스터(100)의 제2 단자는 제2 커패시터(80)의 단자 노드(82)에 연결된다.
[00126]
[00127] 도 1에 따른 픽셀 배열(10)은 증폭기(60)의 출력 단자(64)에 전기적으로 커플링된 프리차지(precharge) 트랜지스터(160)를 추가로 포함한다. 프리차지 트랜지스터(160)는 제1 커패시터(70) 및 제2 커패시터(80)를 프리차징하기 위해 제공될 수 있으며, 이는 특히 새로운 신호들이 저장되기 전에 커패시터들(70, 80)이 방전된다는 것을 의미할 수 있다. 프리차지 트랜지스터(160)는 증폭기(60)의 출력 단자(64)에 연결된 제1 단자와 기준 전위 VSS1에 연결된 제2 단자를 포함한다. 프리차지 신호 PC를 프리차지 트랜지스터(160)에 인가함으로써 제1 커패시터 및 제2 커패시터(70, 80)는 방전되고 증폭기(60)에 대한 바이어스 전류가 전달된다.
[00128]
[00129] 도시되지 않은 대안적인 실시예에서, 프리차지 트랜지스터(160)의 제2 단자는 기준 전압 VSS1과 상이할 수 있는 추가 기준 전위 VSS_PC에 연결된다.
[00130]
[00131] 도 1에 따른 픽셀 배열(10)은 제2 커패시터(80)에 전기적으로 연결된 입력 단자(112)를 포함하고 추가 증폭기(110)의 출력 단자(114)에서 픽셀 출력 신호를 생성하도록 구성된 추가 증폭기(110)를 추가로 포함한다. 증폭기(60)와 마찬가지로 추가 증폭기(110)는 소스 팔로워로서 구현될 수 있으며, 여기서 게이트(112)는 입력 단자(112)로서 작용하고 공통 단자는 픽셀 공급 전압 VDD에 연결된다.
[00132]
[00133] 픽셀 배열(10)은 픽셀 출력 신호를 열 버스(column bus)(130)에 전달하기 위해 추가 증폭기(110)의 출력 단자(114)와 열 버스(130) 사이에 선택 트랜지스터(120)를 추가로 포함한다. 선택 트랜지스터(120)는 추가 증폭기(110)의 출력 단자(114)에 연결된 제1 단자 및 열 버스(130)에 연결된 제2 단자를 포함한다. 선택 트랜지스터(120)에 선택 신호 SEL을 인가함으로써 픽셀 출력 신호는 열 버스(130)로 전달된다.
[00134]
[00135] 픽셀 배열(10)은 FD 노드(42)와 리셋 트랜지스터(50) 사이에 커플링 트랜지스터(140)를 추가로 포함한다. 추가로, 픽셀 배열(10)은 제3 커패시터(150)를 포함한다. 제3 커패시터(150)는 단자 노드(152) 및 추가 단자 노드(154)를 포함한다. 제3 커패시터(150)의 추가 단자 노드(154)는 VSS일 수도 있는 제2 추가 기준 전위 Vref에 연결된다. 커플링 트랜지스터(140)는 FD 노드(42)에 연결된 제1 단자 및 제3 커패시터(150)의 단자 노드(152)에 연결된 제2 단자를 포함한다. 커플링 신호 DCG를 커플링 트랜지스터(140)에 인가함으로써 FD 노드(42)는 제3 커패시터(150)의 단자 노드(152)와 단락된다. 따라서, 전체 커패시턴스는 증가하고 변환 이득은 감소한다. 커플링 트랜지스터(140)는 이중 변환 이득 트랜지스터(140)로 명명될 수 있고, 제3 커패시터(150)는 이중 변환 이득 커패시터(150)로 명명될 수 있다. 커플링 신호 DCG는 이중 변환 이득 신호 DCG로 지칭될 수 있다.
[00136]
[00137] FD 노드(42)의 커패시턴스는 예를 들어, 증폭기(60)의 입력 단자(62)의 커패시턴스, 트랜스퍼 트랜지스터(30)의 단자의 pn-접합의 커패시턴스 및 커플링 트랜지스터(140)의 제1 단자의 pn-접합의 커패시턴스를 포함한다. 따라서, FD 노드(42)에 연결된 트랜지스터들의 기생 커패시턴스들은 FD 노드(42)의 커패시턴스를 초래할 수 있다. FD 노드(42)의 커패시턴스의 값은 FD 노드(42)에 연결된 트랜지스터들의 기생 커패시턴스들 값들의 합일 수 있다. 선택적으로, 픽셀 배열(10)은 예를 들어, FD 노드(42)에 연결된 커패시터(미도시)를 포함하며; 이러한 커패시터는 커패시턴스에 기여할 수 있다.
[00138]
[00139] 예를 들어, 제1 커패시터(70)의 커패시턴스와 제2 커패시터(80)의 커패시턴스는 동일하다. 제1 커패시터(70)의 커패시턴스는 예를 들어, FD 노드(42)의 커패시턴스의 값보다 크다. 제2 커패시터(80)의 커패시턴스는 예를 들어, FD 노드(42)의 커패시턴스의 값보다 크다. 제3 커패시터(150)의 커패시턴스는 예를 들어, FD 노드(42)의 커패시턴스의 값보다 크다. 제1 커패시터 및 제2 커패시터(70, 80)는 예를 들어, 금속-절연체-금속 커패시터 또는 금속-절연체-반도체 커패시터로서 실현된다. 제3 커패시터(150)는 예를 들어, 금속-절연체-금속 커패시터 또는 금속-절연체-반도체 커패시터로서 실현된다.
[00140] 제1 커패시터(70) 및 제2 커패시터(80)뿐만 아니라 제1 스위칭 트랜지스터(90) 및 제2 스위칭 트랜지스터(100)도 증폭기(60)를 통해 확산 노드(42)에 전기적으로 커플링되는 샘플 및 유지 스테이지를 형성한다. 증폭기(60) 및/또는 추가 증폭기(110) 및/또는 프리차지 트랜지스터(160)는 샘플 및 유지 스테이지의 일부일 수 있다.
[00141] 도 2는 픽셀 배열(10)을 갖는 이미지 센서(200)의 예시적인 실시예를 도시한다. 이미지 센서
[00142] (200)는 픽셀 배열(10)의 어레이를 포함한다. 또한, 이미지 센서(200)는 전달 신호 TX, 커플링 신호 DCG, 리셋 신호 RST, 프리차지 신호 PC, 제1 스위치 신호 S1, 제2 스위치 신호 S2 및 선택 신호 SEL을 픽셀 배열(10)의 어레이에 제공하는 행 드라이버(row driver)(204)를 추가로 포함한다. 행 드라이버(204)는 행들의 각각에 대해 이러한 신호들을 제공한다. 이미지 센서(200)는 열 버스들(130)에서 신호들을 디지털화하기 위한 평가 회로(205)를 포함한다.
[00143] 이하에서, 픽셀 배열(10)의 동작이 설명된다. 도 3은 도 1에 도시된 픽셀 배열(10)에 의해 수행되는 예시적인 동작을 도시한다. 도 3에서 동작이 블록들로 도시된다. 픽셀 배열(10)을 동작시키는 방법은 예를 들어, 절차들 또는 단계들로 명명될 수 있는 이하의 블록들을 포함한다.
[00144] 블록 350: 노출의 시작: 전자기 방사는 포토다이오드(20)에 의해 전하 캐리어들로 변환된다. 이는 전하 캐리어들이 포토다이오드(20)에 축적된다는 것을 의미한다. 이러한 페이즈(phase)는 노출 기간 EP로 지칭될 수 있다. 노출 기간 EP는 몇몇 후속 적분 기간 T1, T2, T3 등으로 하위 분할될 수 있다. 적분 기간들의 수는 적어도 2 개일 수 있다.
[00145] 블록 351: 전달 장벽이 시스템 입력에 기초하여 수정된다: 트랜스퍼 트랜지스터(30)에 제공되는 전달 신호 TX는 포토다이오드(20)와 FD 노드(42) 사이의 장벽을 제어한다. 트랜스퍼 트랜지스터는 전달 신호 TX의 제1 전압 레벨 V1로 펄스화된다. 전달 신호 TX의 제1 전압 레벨 V1은 포토다이오드(20)와 FD 노드(42) 사이의 전하 캐리어들의 흐름에 대한 장벽이 낮아지도록 선택된다. 이는 축적된 전하 캐리어들의 일부가 FD 노드(42)로 전달된다는 것을 의미한다. 그 이후에, 전하 캐리어들은 계속해서 축적된다. 트랜스퍼 트랜지스터는 전달 신호 TX의 제2 전압 레벨 V2로 펄스화될 수 있다. 전달 신호 TX의 제2 전압 레벨 V2는 제1 전압 레벨 V1이 제2 전압 레벨 V2보다 크도록 선택될 수 있다. 제2 펄스에 의해 축적된 전하 캐리어들의 추가 부분이 FD 노드(42)로 전달된다. 전체 노출 동안 임의의 개수의 펄스들이 인가될 수 있다. 예를 들어, 제3 전압 레벨 V3에 대한 제3 펄스가 인가된다. 일 예에서, 제1 전압 레벨 V1은 제2 전압 레벨 V2 이상이다. 일반적으로, 후속 펄스들의 개개의 전압 레벨은 선행 펄스의 전압 레벨 이하일 수 있다. 이는 V1 ≥ V 2≥ V3 등을 의미할 수 있다.
[00146] 축적된 전하 캐리어들의 상기 부분들은 픽셀 공급 전압으로 드레이닝될 수 있다. 상기 부분들을 픽셀 공급 전압 VDD로 드레이닝하는 것은 리셋 신호 RST와 커플링 신호 DCG를 동시에 인가함으로써 수행될 수 있어, FD 노드(42)는 픽셀 공급 전압 VDD에 전기적으로 연결된다. 상기 부분의 드레이닝은 노출 기간 EP 동안 또는 노출 기간 EP의 끝에서 또는 노출 기간 EP 이후, 예를 들어, 저장 기간 FS의 시작에서 또는 전용 드레이닝 기간 D에서 수행될 수 있다(도 4 참조).
[00147] 달리 말하면, 전체 노출 시간 동안 트랜스퍼 트랜지스터(30)는 일부 부분 레벨로 n 회 펄스화될 수 있고 전하는 VDD를 공급하기 위해 DCG 트랜지스터(140) 및 리셋 트랜지스터(50)를 통해 드레이닝된다. 따라서, 노출 중에 복수의 장벽들이 사용될 수 있으며 동적 범위를 추가로 확장하는 기준 포인트로서 제1 장벽 레벨을 사용하기 위해 교정될 수 있다.
[00148] 일 예에서, 제1 적분 기간 T1 후에 트랜스퍼 트랜지스터(30)는 제1(부분) 전압 레벨 V1로 펄스화되고 포토다이오드 전하의 일부는 VDD를 공급하기 위해 드레이닝된다. 일정 시간 후, 트랜스퍼 트랜지스터(30)는 다시 제2 전압 레벨 V2로 펄스화될 수 있다. 제1 전압 레벨 V1로의 제1 펄스와 제2 전압 레벨 V2로의 제2 펄스 사이의 시간을 제2 적분 기간 T2로 명명할 수 있다. 제2 전압 레벨 V2로의 제2 펄스 이후 시간은 제3 적분 기간 T3으로 명명될 수 있다. 제1 전압 레벨 V1은 제2 전압 레벨 V2보다 클 수 있으며, 즉, V1 > V2이다.
[00149] 블록 352: 포토다이오드(20)에 의해 축적된 전하 캐리어들의 제1 부분을 FD 노드(42) 및 제3 커패시터(150)로 전달한다. 전달 신호 TX의 펄스는 제1 전압 레벨 V1에 대응하는 트랜스퍼 트랜지스터(30)에 제공된다. 이는 제1 전압 레벨 V1이 트랜스퍼 트랜지스터(30)에 인가된다는 것을 의미한다. 커플링 신호 DCG의 펄스는 커플링 트랜지스터(140)에 인가된다. 마지막 적분 기간에 축적된 전하 캐리어들에 대응하는 전하 캐리어들의 제1 부분은 포토다이오드(20)로부터 트랜스퍼 트랜지스터(30) 및 커플링 트랜지스터(140)를 통해 FD 노드(42)의 커패시턴스(40) 및 제3 커패시터(150)로 전달된다. 따라서, 전하 캐리어들은 증폭기(60)의 입력(62)에서 커패시턴스 전압 VC를 생성한다. FD 노드와 제3 커패시터의 전체 커패시턴스가 크기 때문에, 증폭기(60)의 입력 단자(62)에 인가되는 신호의 이득이 감소한다(낮은 이득).
[00150] 블록 353: 저장 기간 FS의 제1 페이즈 FS1에서, 제1 커패시터 및 제2 커패시터(70, 80) 상에 전하 캐리어들의 제1 부분을 저장한다: 제1 스위칭 트랜지스터 및 제2 스위칭 트랜지스터(90, 100)는 전하 캐리어들의 제1 부분을 FD 노드(42)로부터 제2 커패시터(80)로 전달하기 위해 도전 상태로 설정된다. 이는 증폭된 커패시턴스 전압이 제1 커패시터 및 제2 커패시터(70, 80)에 인가됨을 의미할 수 있다. 제2 스위치 신호 S2는 제1 커패시터 및 제2 커패시터(70, 80)에서 전압을 등화시키기 위해 짧은 펄스를 가질 수 있다. 이는 신호가 제1 커패시터 및 제2 커패시터(70, 80) 상에서 재분배된다는 것을 의미할 수 있다. 상기 증폭된 커패시턴스 전압은 낮은 변환 이득(LCG) 신호에 대응한다.
[00151] 블록 354: 판독 기간 RO의 제1 페이즈 RO1에서, 제2 커패시터(80)의 판독: 제2 커패시터(80)에서 태핑된(tapped) 출력 전압 VO는 추가 증폭기(110)에 의해 증폭된다. 선택 트랜지스터(120)가 판독 기간 RO의 제1 판독 페이즈 RO1의 도전 상태에서 설정된 경우, 증폭된 출력 전압은 디지털화를 위해 열 라인(column line)(130)에 제공된다. 제1 디지털화된 값은 예를 들어, (도 2 에 도시된) 평가 회로에 의해 출력 전압 VO의 제1 값의 함수로서 생성된다. 출력 전압 VO의 상기 제1 값은 LCG 신호에 대응한다.
[00152] 블록 355: 나머지 전하 캐리어들을 FD 노드(42)로 전달: 전달 신호 TX의 제2 펄스는 포토다이오드(20)로부터 FD 노드(42)로 나머지 전하 캐리어들을 전달하기 위해 트랜스퍼 트랜지스터(30)에 인가된다. 제2 펄스는 트랜스퍼 트랜지스터(30)의 전체 전압 레벨 Vf에 대응할 수 있어, 포토다이오드(20)와 FD 노드(42) 사이의 장벽이 최소화되거나 제거된다.
[00153] 전달 신호의 제1 전압 레벨 V1은 전체 전압 레벨 Vf보다 더 높은 장벽을 초래한다. 일 예에서, V1 < Vf이다. 커플링 트랜지스터(140)는 비도전 상태로 유지되어, FD 노드(42)의 단일 커패시턴스가 증폭기(60)의 입력 단자(62)에 인가되는 신호의 높은 이득을 초래한다.
[00154] 블록 356: 저장 기간 FS의 제2 페이즈 FS2에서, 포토다이오드(20)에 의해 축적된 나머지 전하 캐리어들을 제1 커패시터(70) 상에 저장한다. 이는 FD 노드(42)에서 태핑되는 커패시턴스 전압 VC가 커패시터(60)에 의해 증폭된다는 것을 의미할 수 있다. 증폭된 커패시턴스 전압은 제1 스위치 신호 S1의 펄스를 제1 스위칭 트랜지스터(90)에 제공함으로써 제1 커패시터(70)에 제공된다. 상기 증폭된 커패시턴스 전압은 높은 변환 이득(HCG) 신호에 대응한다.
[00155] 블록 357: 판독 기간 RO의 제2 페이즈 RO2에서, 제1 커패시터(70)의 판독: 제2 커패시터(80)에서의 출력 전압 VO가 제1 판독 페이즈 RO1에서 블록 354에서 판독된 후, 제2 스위칭 트랜지스터(100)는 도전 상태로 설정된다. 따라서, 제1 커패시터(70)와 제2 커패시터(80)의 전압들은 동일하다. 커패시턴스 전압 VC는 여전히 증폭기(60)에 의해 증폭되므로, 제2 커패시터(80)에서의 출력 전압 VO는 증폭된 커패시턴스 전압과 동일하다. 출력 전압 VO는 추가 증폭기(110)에 의해 증폭된다. 선택 트랜지스터(120)가 판독 페이즈 RO의 제2 판독 페이즈 RO2에서 도전 상태로 설정되면, 증폭된 출력 전압은 디지털화를 위해 열 라인(130)에 제공된다. 제2 디지털화된 값이 평가 회로에 의해 출력 전압 VO의 제2 값의 함수로서 생성된다. 출력 전압 VO의 상기 제2 값은 HCG 신호에 대응한다.
[00156] 통상적으로, 블록들 352, 353, 355, 356의 단계들은 프레임 저장 기간 FS에서 수행된다. 블록들 354, 357의 단계들은 판독 기간 RO에서 수행된다.
[00157] 블록 358: 제1 커패시터(70)의 전압 또는 제1 커패시터(70)의 전압의 디지털화된 값에서 제2 커패시터(80)의 전압 또는 제2 커패시터(80)의 전압의 디지털화된 값을 감산: 포토다이오드(20)의 조명 IL을 나타내는 출력 신호는 제1 디지털화된 값(블록 353에서 발생) 및 제2 디지털화된 값(블록 357에서 발생)의 함수이다. 일 예에서, 제1 디지털화된 값(블록 353에서 발생)은 평가 회로에 의해 제2 디지털화된 값(블록 357에서 발생)에서 감산된다. 제1(디지털화된) 값과 제2(디지털화된) 값은 공통 노이즈 레벨에 기초하기 때문에, 이러한 연산에 의해 HCG 신호는 상관된 이중 샘플링(CDS: correlated double sampling)을 통해 액세스될 수 있다.
[00158] 블록 359: LCG 신호를 획득한다. 이는 LCG 신호가 조정됨을 의미할 수 있다. 특히, LCG 신호는 증폭될 수 있다. LCG 신호의 조정 또는 증폭하는 것은 평가 회로(205)에 의해 수행될 수 있다. LCG 신호는 동적 범위를 증가시키기 위해 제3 커패시터(150)(이중 변환 이득 커패시터(150))에 의해 더 낮은 이득으로 샘플링된다. 이러한 이득 조정을 보정하기 위해, LCG 신호는 블록 359에서 획득된다. 또한, LCG 신호는 이중 델타 샘플링(DDS: double delta sampling)으로 액세스될 수 있다. LCG 신호는 광자 샷(photon shot) 노이즈가 지배적이므로 열 노이즈가 덜 관련되는 높은 조도(illuminance)의 경우에 사용된다. 따라서, 비디오 신호로부터 노이즈를 제거하기 위해 상관된 이중 샘플링은 필요하지 않다. 그러나, 비디오 신호로부터 고정 패턴 노이즈(FPN: fixed pattern noise)를 제거하는 것이 필요할 수도 있다. 이중 델타 샘플링(DDS)을 수행함으로써 FPN이 LCG 신호로부터 제거될 수 있다. DDS는 LCG 신호로부터 리셋 레벨을 감산함으로써 수행될 수 있으며, 여기서 리셋 레벨은 제2 판독 페이즈 RO2 이후 판독 기간 RO의 제3 페이즈 RO3에서 판독될 수 있다.
[00159] 블록 360: 픽셀당 니 포인트(knee point) 교정: HCG 신호는 트랜스퍼 트랜지스터(30)의 임계 전압에 영향을 미치는 트랜스퍼 트랜지스터(30)의 변화로 인해 발생하는 FPN을 제거하기 위해 사후 프로세싱에 필요한 제1 교정 레벨을 포함한다. 노출 기간 동안 장벽 변조를 위해 인가된 동일한 제1 전압 레벨 V1은 프레임 저장 중에도 적용되므로, HCG 신호는 선형화 동안 그리고 FPN 보정에 필요한 니 포인트 교정 값을 포함한다. 적분 동안 트랜스퍼 트랜지스터(30)의 (예를 들어, 제2 전압 레벨 V2로의) 추가 펄스들에 대한 니 포인트 보정이 매핑될 수 있으며 제1 전압 레벨 V1의 정확한 교정 값을 기준 포인트로서 이용할 수 있다. 교정 값은 또한 적분 중에 발생한 추가 펄스들로 인해 발생한 FPN 변동을 제거하기 위한 기준으로서 사용될 것이다. 전체 노출 동안 임의의 개수의 펄스들이 인가될 수 있으므로, 제1 전압 레벨 V1의 정확한 교정 값은 또한 이러한 추가 펄스들을 보정하기 위한 기준으로서 사용될 수 있다. 예를 들어, 제3 전압 레벨 V3로의 제3 펄스의 경우, V1의 정확한 레벨을 기준으로 사용하여 V3 펄스에 대해 보정할 수 있다. 니 포인트 교정은 각각의 픽셀에 대해 개별적으로 수행된다. 추가로, 장벽 정보가 HCG 신호에 포함되어 있으므로, 픽셀 배열(10)은 자체-교정된다. 따라서, 추가적인 판독이 필요하지 않다. 블록 360은 선택 사항이다.
[00160] 블록 361: 선형화. 선형화된 픽셀 출력 신호, 즉, 조명 레벨에 선형적으로 의존하는 픽셀 출력 신호를 재구성하는 것이 가능하다. 이러한 재구성이 아래에 설명된다. 적분 기간의 지속 시간은 픽셀 출력 신호를 재구성하는 데 사용될 수 있다. 트랜스퍼 트랜지스터(30)의 장벽 변조를 위한 펄스의 전압 레벨들 V1, V2 등은 선택적으로 픽셀 출력 신호를 재구성하는데 사용될 수 있다.
[00161] 도 4는 예를 들어, 도 1에 도시된 픽셀 배열(10)에 의해 수행되는 예시적인 타이밍도를 도시한다. 이하의 신호들은 시간의 함수로서 도시된다: 전달 신호 TX, 커플링 신호 DCG, 리셋 신호 RST, 제1 스위치 신호 S1 및 제2 스위치 신호 S2. 도시된 신호 타이밍은 예시에 불과하며 변경될 수 있다는 점에 유의해야 한다. 추가로, 시간 간격들의 스케일링이 정확한 표시로 간주되어서는 안 된다.
[00162] 도 4는 리셋 기간 R, 노출 기간 EP, 드레이닝 기간 D, 및 (프레임) 저장 기간 FS를 도시한다. 판독 기간 RO는 도시되지 않는다. 판독 기간 RO는 저장 기간 FS에 후속될 것이다. 저장 기간 FS는 노출 기간 EP에 후속된다. 노출 기간 EP는 리셋 기간 R에 후속된다. 노출 기간 EP는 제1, 제2 및 제3 적분 기간 T1, T2 및 T3을 포함한다. 제3 적분 기간은 제1 적분 기간 T1에 후속하는 제2 적분 기간 T2에 후속한다. 저장 기간 FS는 제1 및 제2 저장 페이즈 FS1, FS2를 포함한다. 제2 저장 페이즈 FS2는 제1 저장 페이즈 FS1에 후속한다. 저장 기간 FS는 픽셀 어레이 내의 각각의 픽셀에 대한 글로벌 저장 기간일 수 있다. 판독 기간 RO는 각각의 행에 대해 개별적으로 수행될 수 있다. 따라서, 제2 저장 페이즈 FS2와 판독 기간 RO 사이에 시간적 갭이 있을 수 있다.
[00163] 리셋 기간 R 동안 리셋 신호 RST, 커플링 신호 DCG 및 전달 신호 TX가 인가된다. 이는 리셋 트랜지스터(50), 커플링 트랜지스터(140)(이중 변환 이득 트랜지스터(140)) 및 트랜스퍼 트랜지스터(30)가 펄스화되어 포토다이오드(20) 및 FD 노드(42)를 픽셀 공급 전압 VDD에 연결함으로써 임의의 리던던트 전하 캐리어들이 드레이닝되게 한다는 것을 의미한다. 트랜스퍼 트랜지스터(30)는 전체 전압 레벨 Vf로 펄스화될 수 있다.
[00164] 제1 적분 기간 T1 동안 전하 캐리어들은 포토다이오드(20)에 의해 축적된다. 축적된 전하 캐리어의 양은 제1 적분 기간 T1의 지속 시간에 따른다. 제1 적분 기간 T1의 끝에서, 트랜스퍼 게이트(30)는 제1 전압 레벨 V1로 펄스화된다. 이는 축적된 전하 캐리어들의 일부를 확산 노드(42)로 전달하게 한다. 상기 부분은 이후 페이즈에서 픽셀 공급 전압 VDD로 드레이닝되도록 구성된다.
[00165] 트랜스퍼 게이트(30)의 상기 펄스 이후, 전하 캐리어들은 포토다이오드(20)에 의해 제2 적분 기간 T2에서 계속해서 축적된다. 제2 적분 기간 T2는 제1 적분 기간 T1보다 더 짧을 수 있다. 제2 적분 기간 T2에서 축적된 전하 캐리어들의 양은 제2 적분 기간 T2의 지속 시간에 따른다.
[00166] 제2 적분 기간 T2의 끝에서, 트랜스퍼 게이트(30)는 제1 전압 레벨보다 더 작을 수 있는 제2 전압 레벨 V2로 펄스화된다. 이는 축적된 전하 캐리어들의 추가 부분을 확산 노드(42)로 전달하게 한다. 또한, 상기 추가 부분은 이후 페이즈에서 픽셀 공급 전압 VDD로 드레이닝되도록 구성된다.
[00167] 트랜스퍼 게이트(30)의 상기 펄스 이후, 전하 캐리어들은 포토다이오드(20)에 의해 제3 적분 기간 T3에서 계속해서 축적된다. 제3 적분 기간 T3은 제2 적분 기간 T2보다 더 짧을 수 있다. 제3 적분 기간 T3에서 축적된 전하 캐리어들의 양은 제3 적분 기간 T3의 지속 시간에 따른다.
[00168] 후속하는 드레이닝 기간에서, 제3 적분 기간 T3의 끝에서 리셋 펄스 RST와 커플링 펄스 DCG가 인가된다. 이는 확산 노드(42)로부터의 임의의 리던던트 전하 캐리어들, 특히 TX 펄스들(V1, V2 등)에 의해 노출 기간 동안 전달된 축적된 전하 캐리어들의 부분들을 제거한다. 따라서, 상기 부분들은 픽셀 공급 전압 VDD로 드레이닝된다.
[00169] 저장 기간 FS의 다음 제1 저장 페이즈 FS1에서, 트랜스퍼 게이트(30)는 다시 제1 전압 레벨 V1로 펄스화된다. 이는 축적된 전하 캐리어들의 제1 부분이 FD 노드(42)로 전달되게 한다. 상기 제1 부분은 마지막 적분 기간, 예를 들어, 제3 적분 기간 T3 동안 축적된 전하 캐리어들에 대응할 수 있다. 동시에, 커플링 신호 DCG는 FD 노드(42)를 제3 커패시터(150)와 단락시킴으로써 이득을 감소시키기 위해 높게 된다. 그 후, 제1 스위치 및 제2 스위치 신호 S1, S2는 소스 팔로워(60)를 통해 FD 노드(42)에 전기적으로 커플링된 커패시터들의 쌍(70, 80) 상의 축적된 전하 캐리어들의 제1 부분을 나타내는 LCG 신호를 저장하기 위해 인가된다. LCG 신호는 제1 커패시터(70) 및 제2 커패시터(80) 상에 재분배될 수 있다.
[00170] 제2 저장 페이즈 FS2에 후속하여 축적된 전하 캐리어들의 나머지 부분을 FD 노드(42)로 전달하기 위해 트랜스퍼 트랜지스터(30)를 전체 전압 레벨 Vf로 펄스화한다. 모든 나머지 전하 캐리어들이 전달된다. 커플링 신호 DCG는 낮게 유지되어, 높은 변환 이득이 달성된다. 그 후, 제1 커패시터(70) 상의 축적된 전하 캐리어들의 나머지 부분을 나타내는 HCG 신호를 저장하기 위해 제1 스위치 신호들 S1이 제1 스위치(90)에 인가된다.
[00171] 도 5는 장벽 변조를 추가로 예시하고 노출 기간 EP에 관해 도 4의 타이밍도를 보완한다. 도 5에서 포토다이오드(20)에서 노출 기간 EP 동안 축적된 전하 Qout이 시간에 따라 도시된다. 제1 적분 기간 T1에서 포토다이오드(20)에 전하가 축적된다. 결국, 전하 신호 Qout이 증가한다. 축적된 전하들은 도 5에 도시된 바와 같이, 포화 레벨 Qsat에 도달할 수 있다. 제1 적분 기간 T1의 끝에서 장벽은 펄스에 의해 제1 전압 레벨 V1로 변조된다. 이는 포토다이오드(20)에서의 전하 신호 Qout의 하강을 초래한다. 전하 신호 Qout은 제1 전압 레벨 V1에 대응하는 제1 장벽 레벨 Qbarr1로 하강한다. 제2 적분 기간 T2에서 전하 신호 Qout은 포토다이오드(20)에서의 광 변환으로 인해 제1 장벽 레벨 Qbarr1로부터 계속 증가한다. 제2 적분 기간 T2의 끝에서 제2 전압 레벨 V2로의 펄스가 인가되며, 이는 전하 신호 Qout의 추가 하강으로 이어진다. 제2 전압 레벨 V2가 제1 전압 레벨 V1보다 더 작으면, 전하 신호 Qout은 제1 장벽 레벨 Qbarr1보다 더 높은 제2 장벽 레벨 Qbarr2로 하강한다. 제3 적분 기간 T3에서 전하 신호 Qout은 포토다이오드(20)에서의 광 변환으로 인해 제2 장벽 레벨 Qbarr2로부터 계속 증가한다. 도 5에 도시된 신호 하강에 대응하는 전하는 상술한 바와 같이 공급으로 드레이닝된다. 따라서, 포토다이오드(20)에서의 전하 신호 Qout은 스키밍(skimming) 동작들/장벽 변조들 모두에 의해 영향을 받는다.
[00172] 도 6은 픽셀 배열(10)의 예시적인 특성을 도시한다. 인공 유닛들의 응답 신호 SIG는 인공 유닛들의 조명 IL의 함수로서 도시된다. 응답 신호 SIG는 샘플 및 유지 커패시터(제1 커패시터 및 제2 커패시터(70, 80)) 상의 전하 등가 신호일 수 있다. 신호 SIG1(좁은 실선)은 제1 적분 기간 T1로부터 발생하는 신호이다. 트랜스퍼 게이트(30)를 제1 전압 레벨 V1로 펄스화하는 것은 과도한 전하 캐리어들을 픽셀 공급 전압 VDD로 드레이닝시키므로 더 높은 노출 레벨들에 대해 포화된다.
[00173] 신호 SIG2(점선)는 제2 적분 기간 T2로부터 발생하는 신호이다. 적분 기간 T2가 적분 기간 T1보다 더 짧을 수 있으므로 신호 SIG2의 기울기는 신호 SIG1의 기울기보다 덜 가파르다. 대안적으로 또는 추가적으로, 두 신호들이 상이한 변환 이득들에서 획득되기 때문에 신호 SIG2의 기울기는 신호 SIG1의 기울기보다 덜 가파르다. 예를 들어, 신호 SIG1(니 포인트까지)은 높은 변환 이득에서 획득된다. 예를 들어, 신호 SIG2는 낮은 변환 이득에서 획득된다. 따라서, 기울기는 예를 들어, FD 노드(42)의 커패시턴스의 값과 제3 커패시터(150)의 커패시턴스 값에 따른다. 기울기 차이는 이득 비율에 따른다. 트랜스퍼 게이트(30)를 제1 전압 레벨 V2로 펄스화하는 것은 과도한 전하 캐리어들을 픽셀 공급 전압 VDD로 드레이닝하게 하므로, 신호 SIG2는 더 높은 조명 레벨들에 대해 포화될 수 있다.
[00174] 신호 SIG3(점선)은 제3 적분 기간 T3으로부터 발생하는 신호이다. 적분 기간 T3은 적분 기간 T2보다 더 짧을 수 있으므로 신호 SIG3의 기울기는 신호 SIG2의 기울기보다 덜 가파르다. 대안적으로 또는 추가적으로, 두 신호가 상이한 변환 이득들에서 획득되기 때문에 신호 SIG3의 기울기는 신호 SIG2의 기울기보다 덜 가파르다. 예를 들어, 신호 SIG2(니 포인트까지)는 높은 변환 이득에서 획득된다. 예를 들어, 신호 SIG3은 낮은 변환 이득에서 획득된다. 따라서, 기울기는 예를 들어, FD 노드(42)의 커패시턴스의 값과 제3 커패시터(150)의 커패시턴스 값에 따른다. 기울기 차이는 이득 비율에 따른다.
[00175] 출력 신호 SIG4(넓은 실선)는 신호들 SIG1, SIG2 및 SIG3의 조합에 의해 획득된 신호이다. 추가로, 출력 신호 SIG3은 신호 SIG1, 신호 SIG2, 신호 SIG3 및 리셋 신호(미도시)의 함수일 수 있다. 신호들 SIG1, SIG2 및 SIG3을 조합함으로써 픽셀 배열(10)의 동적 범위가 증가될 수 있다. HCG 신호는 제1 전압 레벨 V1로의 펄스 이후에 남아 있는 전하 캐리어들에 대응하기 때문에, 신호 SIG1의 정확한 포화 레벨은 HCG 신호로부터 결정될 수 있다. 이는 신호 SIG1이 HCG 신호에 대응함을 의미할 수 있다. 신호 SIG3은 LCG 신호에 대응할 수 있다. 추가로, 신호 SIG2의 정확한 포화 레벨은 적분 기간들 T1-T3의 지속 시간과 전압 레벨들 V1-V2에 대한 지식에 기초하여 HCG 신호로부터도 결정될 수 있다. 달리 말하면, V2에 대한 니 포인트 보정이 매핑되고 V1의 정확한 교정 값을 기준 포인트로서 이용할 것이다.
[00176] 도 7은 광 강도 IL에 따라 재구성된 선형 신호 Qlin을 도시한다. 선형화된 신호 Qlin과 광 강도/조명은 인공 유닛들로 도시된다. 도 7에 도시된 강도 범위는 도 6에 표시된 강도 범위에 대응한다는 것에 유의해야 한다. 선형화된 신호 Qlin은 재구성 후의 유효 신호이다. 선형화된 신호 Qlin은 도 6에 도시된 신호들 SIG1, SIG2 및 SIG3에 기초할 수 있다. 이는 노출 기간 EP 동안 획득된 신호들 SIG1 내지 SIG3을 사용하여 선형화된 신호 Qlin이 재구성된다는 것을 의미할 수 있다. 도시된 바와 같이, 선형화된 신호 Qlin은 매우 높은 조명 레벨들에 대해 포화될 수 있다. 그러나, 장벽 변조로 인해 동적 범위는 증가한다.
[00177] 도 8에서 픽셀 배열(10)의 다른 실시예가 도시된다. 도 8에 따른 실시예는 커패시터들(70, 80)이 캐스케이드(cascade)로 배열되지 않고 병렬로 배열된다는 점에서 도 1에 따른 실시예와 상이하다. 이는 제2 커패시터(80)에 커플링된 제2 스위치(100)가 증폭기(60)의 출력 단자(64)에 직접 연결되고 도 1에서와 같이 제1 스위치(90)를 통해 연결되지 않는다는 것을 의미한다. 프리차지 게이트(160)는 또한 고정 전류를 제공하도록 구성된 정전류원으로서 구현될 수 있다는 것에 유의해야 한다. 추가로, 도 8에 따른 실시예는 제2 커패시터(80)에 커플링된 추가 선택 게이트(120') 및 제2 추가 증폭기(110')를 추가로 포함하며, 추가 증폭기(110) 및 선택 게이트(120)는 제1 커패시터(70)에 커플링된다. 그러나, 도시된 실시예는 단지 예시의 방식으로 커패시터들(70, 80)의 병렬 배열을 예시한다는 점에 유의해야 한다. 다른 배열들도 가능하다. 예를 들어, 병렬 배열된 커패시터들(70, 80)이 추가 스위치들에 의해 공통의 추가 증폭기(110)를 공유할 수 있다. 도 4에 도시된 바와 같이 유사한 신호 타이밍을 구현하는 방식은 본 기술 분야의 통상의 기술자에 의해 이해될 것이다. 그러나, 제1 스위치와 제2 스위치는 독립적으로 동작될 수 있기 때문에, 신호 타이밍은 프레임 저장 및 판독 동안 약간 변경될 수 있다.
[00178] 픽셀 배열(10)은 생략 부호에 의해 도 8에서 나타낸 바와 같이 유사한 방식으로 배열된 추가 커패시터들을 포함할 수 있다. 이러한 방식으로, 적어도 하나의 추가 신호가 추가 커패시터들 상에 저장될 수 있다. 추가 신호들은 도 6에 도시된 신호들에 대응할 수 있다. 예를 들어, 추가 신호는 신호 SIG2에 대응할 수 있다. 신호 SIG2는 해당 포화 레벨에 대응할 수 있는 추가 교정 레벨을 나타낸다. 따라서, 픽셀 출력 신호는 추가 교정 레벨에 기초하여 결정될 수 있다. 이러한 경우, 픽셀 배열(10)을 동작시키기 위한 방법은 더 많은 저장 페이즈들, 예를 들어, 제3 저장 페이즈 FS3을 포함할 수 있으며, 여기서 추가 신호는 추가 커패시터 상에 저장된다. 추가 저장 페이즈는 제1 저장 페이즈 FS1보다 이전일 수 있다. 추가 저장 페이즈는 트랜스퍼 트랜지스터(30)의 펄스에 의해 개개의 전압 레벨, 예를 들어, 제2 전압 레벨 V2로 도입될 수 있다. 일반적으로, 픽셀 배열(10)은 제1 판독을 제외한 모든 판독들이 CDS 판독들인(제1 판독은 DDS) n 개 더 많은 자체-교정 포인트들을 허용하는 n 개의 샘플 및 유지(S/H) 커패시터들을 포함할 수 있다. 따라서 동적 범위가 확장될 수 있고 니 포인트 교정 및 선형화에 필요한 복수의 장벽들에 대응하는 교정 레벨들이 직접 액세스될 수 있다.
[00179] 도 9에서 픽셀 배열(10)의 다른 실시예가 도시된다. 도 9에 따른 실시예는 제1 커패시터(70) 및 제2 커패시터(80)와 캐스케이드로 배열된 추가 커패시터(75)를 포함한다는 점에서 도 1에 따른 실시예와 상이하다. 추가 스위칭 트랜지스터(95)가 추가 커패시터(75)에 할당된다. 즉, 추가 스위칭 트랜지스터(95)는 제1 커패시터(70)의 단자 노드를 추가 커패시터(75)의 단자 노드에 연결한다. 제2 스위칭 트랜지스터(100)는 추가 커패시터(75)의 단자 노드를 제2 커패시터(80)의 단자 노드에 연결한다. 픽셀 배열(10)은 생략 부호에 의해 나타낸 바와 같이 유사한 방식으로 배열된 제2 추가 커패시터들을 포함할 수 있다. 도 8의 실시예에서와 같이, 적어도 하나의 추가 신호가 (추가) 커패시터들(70, 75, 80) 상에 저장될 수 있으므로, 더 많은 자체-교정 포인트들이 픽셀 출력 신호를 결정하기 위해 저장될 수 있다. 이를 위해, 픽셀 배열(10)을 동작시키기 위한 방법은 더 많은 저장 페이즈들, 예를 들어, 제3 저장 페이즈 FS3을 포함할 수 있으며, 여기서 추가 신호는 추가 커패시터(75) 상에 저장되거나 S/H 커패시터들(70, 75, 80) 중 적어도 일부 상에 각각 재분배된다. 이러한 방식으로, 복수의 장벽들에 대응하는 교정 레벨들이 직접 액세스될 수 있다.
[00180] 도 10은 도 1에 도시된 픽셀 배열(10)에 의해 수행되는 동작 방법의 다른 실시예에 따른 타이밍도를 도시한다. 도 4에서와 같이, 다음의 신호들은 시간의 함수로서 도시된다: 전달 신호 TX, 커플링 신호 DCG, 리셋 신호 RST, 제1 스위치 신호 S1 및 제2 스위치 신호 S2. 도시된 신호 타이밍은 예에 불과하며 변경될 수 있다는 점에 유의해야 한다. 추가로, 시간 간격들의 스케일링이 정확한 표시로 간주되어서는 안 된다.
[00181] 타이밍은 노출 기간 EP를 포함하며, 이 기간 동안 전하 캐리어들은 픽셀 배열(10)에 포함된 포토 검출기(20)로 축적된다. 노출 기간 EP 전에 전체 전압 레벨 Vf로의 TX 펄스가 트랜스퍼 트랜지스터(30)에 인가된다. 리셋 신호 RST와 커플링 신호 DCG가 동시에 높기 때문에, 이는 포토다이오드(20)와 확산 노드(42)의 리셋으로 이어지며, 여기에서 임의의 리던던트 전하 캐리어들이 제거되어, 픽셀 배열(10)이 새로운 프레임을 캡처할 준비가 된다. 커플링 신호 DCG와 리셋 신호 RST는 도 10에 도시된 바와 같이, 노출 기간 EP 내에서 사전 결정된 기간 동안 높게 유지될 수 있다.
[00182] 전하 캐리어들의 축적 동안, 즉, 노출 기간 EP 동안, 이하의 단계들이 수행된다:
[00183] 트랜스퍼 트랜지스터는 축적된 전하 캐리어들의 일부를 확산 노드(42)로 전달하기 위해 제1 전압 레벨 V1로 펄스화된다. 상기 일부는 공급 전압으로 드레이닝되도록 구성되며, 이는 커플링 신호 DCG와 리셋 신호 RST 모두 높다는 사실에 의해 달성된다. 따라서, 플로팅 확산 노드(42)는 픽셀 공급 전압 VDD에 전기적으로 연결된다.
[00184] 그 후, 트랜스퍼 트랜지스터(30)는 축적된 전하 캐리어들의 추가 부분을 확산 노드(42)로 전달하기 위해 제2 전압 레벨 V2로 펄스화된다. 제2 전압 레벨 V2는 제1 전압 레벨 V1보다 더 낮으며, 포토다이오드(20)와 확산 노드(42) 사이의 더 높은 장벽을 초래한다. 상기 추가 부분은 공급 전압 VDD로 드레이닝되도록 구성되며, 이는 커플링 신호 DCG와 리셋 신호 RST 모두가 여전히 높다는 사실에 의해 달성된다. 그 후, 리셋 신호 RST가 하강하여, 확산 노드(42)는 더 이상 픽셀 공급 전압 VDD에 연결되지 않는다.
[00185] 그 후, 트랜스퍼 트랜지스터(30)는 축적된 전하 캐리어들의 제1 부분을 확산 노드(42)로 전달하기 위해 제1 전압 레벨 V1로 펄스화된다. 제1 부분의 표현은 낮은 변환 이득 신호, LCG 신호로서 저장되도록 구성된다. LCG 신호는 낮은 변환 이득으로 저장되며, 이는 DCG 신호가 여전히 높다는 사실에 의해 달성되어, 확산 노드(42)가 커플링 커패시터(150)에 전기적으로 연결되어 커패시턴스가 증가하게 된다.
[00186] 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호는 증폭기(60) 및 스위칭 트랜지스터들(90, 100)을 통해 확산 노드(42)에 커플링된 제2 커패시터(80) 상에 저장된다. 이는 두 스위치 신호들 S1 및 S2가 높아지는 것에 의해 달성된다. 낮은 변환 이득 신호는 제1 커패시터(70)와 제2 커패시터(80) 상에 재분배될 수 있다. 그 후, 확산 노드(42)가 더 이상 커플링 커패시터(150)에 연결되지 않으므로, 커플링 신호 DCG는 변환 이득을 증가시키기 위해 낮아진다.
[00187] 노출 기간의 끝에서, 트랜스퍼 트랜지스터(30)는 축적된 전하 캐리어들의 나머지 부분을 확산 노드(42)로 전달하기 위해 전체 전압 레벨 Vf로 펄스화된다. 나머지 부분의 표현은 높은 변환 이득 신호, HCG 신호로서 저장되도록 구성된다. HCG 신호는 높은 변환 이득으로 저장되며, 이는 DCG 신호가 낮다는 사실에 의해 달성된다.
[00188] 전체 전압 레벨 Vf로의 상기 펄스화 후에, 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호는 증폭기(60) 및 제1 스위칭 트랜지스터들(90)을 통해 확산 노드(42)에 커플링된 제1 커패시터(70) 상에 저장된다. 이는 제1 스위치 신호 S1이 높아지는 것에 의해 달성된다. 대안적으로, 점선으로 나타낸 바와 같이, 제1 스위치 신호 S1은 LCG 신호를 저장한 후에도 높게 유지될 수 있다. 판독 기간(미도시) 동안, 커패시터들 상에 저장된 낮은 변환 이득 신호와 높은 변환 이득 신호는 판독되어 열 버스(130)를 통해 평가 회로로 전달된다.
[00189] 도시된 예에서, 제1 전압 레벨 V1로의 제1 펄스로부터 제1 전압 레벨로의 제2 펄스까지의 기간은 T1로 표기된다. 제2 전압 레벨 V2로의 펄스로부터 제1 전압 레벨로의 제2 펄스까지의 기간은 T2로 표기된다. LCG 신호는 기간 T1과 기간 T2 동안의 노출에 대한 정보를 제공한다.
[00190] HCG 신호는 노출 기간(낮은 광) 또는 제1 장벽(높은 광) 동안 전체 노출에 대한 정보를 제공합니다. 선형화된 신호를 재구성하는 것은 광 조건들에 따른다:
[00191] 이하에서, 리셋 레벨에서 LCG 신호를 뺀 것에 대응하는 신호를 DDS 신호라고 칭한다. LCG 신호에서 HCG 신호를 뺀 것에 대응하는 신호를 CDS 신호라고 칭한다.
[00192] 장벽 펄스들 TX 중 어느 것도 포토다이오드 전하들에 영향을 미치지 않는 낮은 광 조건들에서, CDS 신호를 판독함으로써 재구성이 달성된다.
[00193] 제2 장벽 펄스 TX(제2 전압 레벨 V2로의 펄스)만이 포토다이오드 전하들에 영향을 미치는 낮은 광 내지 중간 광 조건들에서, 재구성은 디지털 영역에서 DDS 신호와 DDS 신호를 합산함으로써 달성된다.
[00194] (제1 및 제2 전압 레벨에 대한) 장벽 펄스들 모두가 포토다이오드 전하들에 영향을 미치는 중간 내지 높은 광 조건들에서, 재구성은 DDS 신호만을 사용함으로써 달성된다. 선형화를 위해, 이는 기간들 EP/T1의 비율과 곱해진다.
[00195] 장벽 펄스들 TX 모두가 포토다이오드 전하들에 영향을 미치는 중간 내지 높은 광 조건들에서, 재구성은 DDS 신호만을 사용함으로써 달성된다. 오프셋(제2 장벽 레벨 Qbarr2 - 제1 장벽 레벨 Qbarr1)은 감산될 수 있다. 제1 장벽 레벨 Qbarr1은 CDS 판독과 동일하며, 제2 장벽 레벨 Qbarr2는 추정될 수 있다.
[00196] 선형화를 위해, 오프셋 제거 후의 DDS 신호는 기간들의 비율 EP/T2와 곱해진다.
[00197] 도시된 예는 2 개의 장벽들을 갖는 장벽 변조를 사용하여 픽셀 배열(10)을 동작시키기 위한 방법을 예시한다. 그러나, 숙련된 독자가 쉽게 인식할 수 있듯이, 본 방법은 추가 장벽들로 확장될 수 있다.
[00198] 도 11은 도 1에 도시된 픽셀 배열(10)에 대한 다른 신호 타이밍을 도시한다. 도 11에 따른 신호 타이밍은 트랜스퍼 트랜지스터(30)가 제2 전압 레벨 V2로 펄스화되지 않는다는 차이점은 가지며 도 4의 신호 타이밍과 유사하다. 따라서, 노출 기간은 제1 및 제2 적분 기간들 T1, T2만을 포함한다. 달리 말하면, 픽셀 배열(10)을 동작시키는 방법은 동적 범위를 증가시키기 위해 트랜스퍼 트랜지스터(30)의 하나의 장벽만을 이용한다. 도 11에 대한 추가 설명을 위해, 도 4에 대한 코멘트들을 참조한다.
[00199] 도 12는 도 1에 도시된 픽셀 배열(10)에 대한 다른 신호 타이밍을 도시한다. 도 12에 따른 신호 타이밍은 트랜스퍼 트랜지스터(30)가 제2 전압 레벨 V2로 펄스화되지 않는다는 차이점은 가지며 도 10의 신호 타이밍과 유사하다. 달리 말하면, 픽셀 배열(10)을 동작시키는 방법은 동적 범위를 증가시키기 위해 트랜스퍼 트랜지스터(30)의 하나의 장벽만을 이용한다. 도 12에 대한 추가 설명을 위해, 도 10에 대한 코멘트들을 참조한다.
[00200] 도 13은 도 11 또는 도 12에 도시된 바와 같이 단지 하나의 장벽만을 이용하는 픽셀 배열(10)의 다른 예시적인 특성을 도시한다. 도 6에서와 같이, 인공 유닛들의 응답 신호 SIG는 인공 유닛들의 조명 IL의 함수로서 도시된다. 응답 신호 SIG는 샘플 및 유지 커패시터들 상의 전하 등가 신호일 수 있다. 출력 신호 SIG3은 신호들 SIG1과 SIG2의 조합에 의해 획득된 신호이다. 추가로, 출력 신호 SIG3은 신호 SIG1, 신호 SIG2 및 리셋 신호(미도시)의 함수일 수 있다. 신호들 SIG1, SIG2를 조합함으로써 픽셀 배열(10)의 동적 범위가 증가될 수 있다.
[00201] 신호 SIG2는 제1 전압 레벨 V1로의 제1 펄스와 제1 전압 레벨 V1로의 제2 펄스 사이의 적분 기간(도 12에 따른 제1 적분 기간 T1)으로부터 발생하는 신호이다. 이는 LCG 신호를 나타낼 수 있다. 신호 SIG1은 낮은 광 신호이며, 즉, HCG 신호를 나타낼 수 있다. 신호 SIG1은 전체 노출 기간 EP로부터 발생할 수 있다. 이는 높은 조명 레벨들에 대해 포화된다. 포화 레벨은 높은 조명 레벨들에서 출력 신호를 재구성하기 위한 교정 레벨로 사용될 수 있다. SIG1과 SIG2 사이의 기울기 차이는 이득 비율 및/또는 상이한 적분 기간들에 따를 수 있다. 추가적인 상세 사항들에 대해, 도 6의 설명을 참조한다.
[00202] 본원에 개시된 픽셀 배열(10)의 실시예들 및 이러한 픽셀 배열(10)을 동작시키는 방법은 독자가 아이디어의 새로운 양태들에 익숙해지도록 하기 위해 논의되었다. 바람직한 실시예들이 도시되고 설명되었지만, 청구항들의 범위를 불필요하게 벗어나지 않고도 본 기술 분야의 통상의 기술자에 의해 개시된 개념들의 다수의 변화들, 수정들, 등가물들 및 치환들이 이루어질 수 있다.
[00203] 본 개시는 개시된 실시예들 및 위에서 특별히 도시되고 설명된 것에 제한되지 않는다는 것이 이해될 것이다. 오히려, 별도의 종속 청구항들이나 설명에 인용된 특징들은 유리하게 조합될 수 있다. 추가로, 본 개시의 범위는 본 기술 분야의 통상의 기술자에게 명백하고 첨부된 청구항들의 범위 내에 속하는 해당 변형들 및 수정들을 포함한다.
[00204] 청구항들 또는 설명에서 사용된 "포함하는"이라는 용어는 대응하는 특징 또는 절차의 다른 요소들 또는 단계들을 배제하지 않는다. "어느(a)" 또는 "어떤(an)"이라는 용어들이 특징들과 함께 사용된 경우, 이들은 이러한 특징들의 복수를 배제하지 않는다. 또한, 청구항들의 임의의 참조 부호들은 해당 범위를 제한하는 것으로 해석되어서는 안 된다.
10: 픽셀 배열
20: 포토다이오드
30: 트랜스퍼 트랜지스터
40: 커패시턴스
42: 확산 노드
44: 커패시턴스의 추가 단자 노드
50: 리셋 트랜지스터
60: 증폭기
62: 증폭기의 입력 단자
64: 증폭기의 출력 단자
70: 제1 커패시터
72: 제1 커패시터의 단자 노드
74: 제1 커패시터의 추가 단자 노드
75: 추가 커패시터
80: 제2 커패시터
82: 제2 커패시터의 단자 노드
84: 제2 커패시터의 추가 단자 노드
90: 제1 스위치, 스위칭 트랜지스터
95: 추가 스위치, 스위칭 트랜지스터
100: 제2 스위치, 스위칭 트랜지스터
110: 추가 증폭기
112: 추가 증폭기의 입력 단자
114: 추가 증폭기의 출력 단자
120: 선택 트랜지스터
130: 열 버스
140: 이중 변환 이득 트랜지스터
150: 이중 변환 이득(제3) 커패시터
152: 제3 커패시터의 단자 노드
154: 제3 커패시터의 추가 단자 노드
160: 프리차지 트랜지스터
200: 이미지 센서
204: 행 드라이버
205: 평가 회로
350-361: 블록
D: 드레이닝 기간
DCG: 커플링 신호, 이중 변환 이득 신호
FS1, FS2: 저장 페이즈
IL: 조도/광 강도
Qbarr1: 제1 장벽 레벨
Qbarr2: 제2 장벽 레벨
Qlin: 선형화된 신호
Qout: 전하 신호
Qsat: 포화 레벨
RST: 리셋 신호
S1, S2: 스위치 신호
SIG1-SIG4: 신호들
T1-T3: 적분 기간
EP: 픽셀 노출, 노출 기간
FS: 저장 기간
RO: 픽셀 판독, 판독 기간
R: 리셋 기간
TX: 전달 신호
V1, V2: 전압 레벨
Vf: 전체 전압 레벨
Vref: 제2 추가 기준 전위
VSS: 음의 픽셀 공급 전압, GND
VSS1: 기준 전위
VSS_PC: 추가 기준 전위
VDD: 픽셀 공급 전압

Claims (20)

  1. 픽셀 배열(10)로서,
    전자기 방사를 변환함으로써 전하 캐리어들을 축적하도록 구성된 포토 검출기(10),
    상기 포토 검출기(20)에 전기적으로 커플링된 트랜스퍼 트랜지스터(30),
    상기 트랜스퍼 트랜지스터(30)에 전기적으로 커플링된 확산 노드(42),
    상기 확산 노드(42) 및 픽셀 공급 전압(VDD: pixel supply voltage)에 전기적으로 커플링된 리셋 트랜지스터(50),
    적어도 제1 커패시터(70) 및 제2 커패시터(80)를 포함하는 샘플 및 유지(sample-and-hold) 스테이지 ― 상기 샘플 및 유지 스테이지의 입력은 증폭기(60)를 통해 상기 확산 노드(42)에 전기적으로 커플링됨 ― 를 포함하고,
    상기 트랜스퍼 트랜지스터(30)는 축적된 전하 캐리어들의 일부들을 상기 확산 노드(42)로 전달하기 위해 상이한 전압 레벨들로 펄스화되도록 구성되고,
    적어도 상기 제2 커패시터(80)는 상기 축적된 전하 캐리어들의 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하도록 구성되고,
    상기 제1 커패시터(70)는 상기 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하도록 구성되는, 픽셀 배열(10).
  2. 제1 항에 있어서,
    상기 낮은 변환 이득 신호 및 상기 높은 변환 이득 신호는 공통 노이즈 레벨을 포함하고, 그리고
    상기 높은 변환 이득 신호는 픽셀 특정 니 포인트(knee point) 값에 따라 픽셀 출력 신호를 조정하기 위한 교정 레벨을 나타내는, 픽셀 배열(10).
  3. 제1 항 또는 제2 항에 있어서,
    이중 변환 이득 트랜지스터(140), 및
    이중 변환 이득 커패시터(150)를 더 포함하고,
    상기 이중 변환 이득 트랜지스터(140)는 상기 확산 노드(42)를 상기 이중 변환 이득 커패시터(150)의 단자 노드에 연결하고,
    상기 리셋 트랜지스터(50)는 상기 단자 노드 및 상기 이중 변환 이득 트랜지스터(140)를 통해 상기 확산 노드(42)에 전기적으로 커플링되는, 픽셀 배열(10).
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    적어도 2 개의 스위칭 트랜지스터들(90, 100)을 더 포함하고,
    각각의 스위칭 트랜지스터(90, 100)는 상기 샘플 및 유지 스테이지의 개개의 커패시터(70, 80)에 할당되고, 상기 개개의 커패시터(70, 80)의 단자 노드를 상기 샘플 및 유지 스테이지의 입력에 커플링하는, 픽셀 배열(10).
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 샘플 및 유지 스테이지는 정확히 2 개의 커패시터들(70, 80)을 포함하는, 픽셀 배열(10).
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 샘플 및 유지 스테이지는 사전 결정된 개수의 추가 커패시터들(75)을 더 포함하고, 상기 추가 커패시터들(75)의 각각은 상기 축적된 전하 캐리어들의 추가 부분을 나타내는 추가 신호를 저장하도록 구성되는, 픽셀 배열(10).
  7. 제1 항 내지 제6 항 중 어느 한 항에 있어서,
    상기 샘플 및 유지 스테이지의 출력에 커플링된 추가 증폭기(110), 및
    선택 트랜지스터(120)를 더 포함하고, 상기 선택 트랜지스터(120)는 상기 추가 증폭기(110)를 열 버스(column bus)(130)에 전기적으로 연결하는, 픽셀 배열(10).
  8. 제1 항 내지 제7 항 중 어느 한 항에 따른 픽셀 배열(10)을 포함하는 이미지 센서(200).
  9. 픽셀 배열(10)을 동작시키는 방법으로서,
    노출 기간(EP: exposure period) 동안:
    제1 적분 기간(T1)에, 상기 픽셀 배열(10)에 포함된 포토 검출기(20)로 전하 캐리어들을 축적하는 단계,
    상기 제1 적분 기간(T1)의 끝에서, 상기 축적된 전하 캐리어들의 일부를 확산 노드(42)로 전달하기 위해 트랜스퍼 트랜지스터(30)를 제1 전압 레벨(V1)로 펄스화하는 단계 ― 상기 일부는 공급 전압(VDD)으로 드레이닝(draining)되도록 구성됨 ―,
    제2 적분 기간(T2)에, 상기 포토 검출기(20)로 전하 캐리어들을 계속하여 축적하는 단계, 및
    저장 기간(FS) 동안:
    상기 축적된 전하 캐리어들의 제1 부분을 상기 확산 노드(42)로 전달하기 위해 상기 트랜스퍼 트랜지스터(30)를 상기 제1 전압 레벨(V1)로 펄스화하는 단계,
    상기 확산 노드(42)에 커플링된 적어도 제2 커패시터(80) 상의 상기 축적된 전하 캐리어들의 상기 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하는 단계,
    상기 축적된 전하 캐리어들의 나머지 부분을 상기 확산 노드(42)로 전달하기 위해 상기 트랜스퍼 트랜지스터(30)를 전체 전압 레벨(Vf)로 펄스화하는 단계,
    상기 확산 노드(42)에 커플링된 제1 커패시터(70) 상의 상기 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하는 단계, 및
    판독 기간(RO) 동안:
    상기 커패시터들(70, 80) 상에 저장된 상기 낮은 변환 이득 신호 및 상기 높은 변환 이득 신호를 판독하는 단계를 포함하는, 방법.
  10. 제9 항에 있어서,
    상기 노출 기간(EP) 동안, 상기 제2 적분 기간(T2) 후에:
    상기 트랜스퍼 트랜지스터(30)를 개개의 추가 전압 레벨(V2, V3)로 적어도 한 번 추가로 펄스화하는 단계를 더 포함하고,
    각각의 추가 펄스화로 상기 축적된 전하 캐리어들의 추가 부분이 픽셀 공급 전압(VDD)으로 드레이닝되도록 구성되고, 그리고
    각각의 추가 펄스화 후에, 개개의 추가 적분 기간(T3, T4)에, 상기 포토 검출기(20)로 전하 캐리어들을 추가로 계속하여 축적하는, 방법.
  11. 제10 항에 있어서,
    상기 노출 기간 동안 연속적인 펄스들이 인가되는 전압 레벨들(V1, V2, V3)은 펄스별로 동일하거나 감소하는, 방법.
  12. 제9 항 내지 제10 항 중 어느 한 항에 있어서,
    상기 노출 기간(EP) 동안 펄스화 후의 적분 기간들(T1, T2, T3, T4)은 적분 기간별로 감소하는, 방법.
  13. 제9 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 높은 변환 이득 신호는 상기 축적된 전하 캐리어들의 상기 나머지 부분에 기초한 교정 레벨을 나타내는, 방법.
  14. 제13 항에 있어서,
    상기 교정 레벨에 기초하여 결정되는 픽셀 특정 니 포인트 값에 따라 상기 낮은 변환 이득 신호 및/또는 높은 변환 이득 신호에 기초하여 픽셀 출력 신호를 조정하는 단계를 더 포함하는, 방법.
  15. 제9 항 내지 제14 항 중 어느 한 항에 있어서,
    상기 낮은 변환 이득 신호를 판독하는 단계는 이중 델타(double delta) 샘플링을 포함하고, 그리고 상기 높은 변환 이득 신호를 판독하는 단계는 상관된 이중 샘플링을 포함하는, 방법.
  16. 제10 항에 있어서,
    상기 저장 기간(FS) 동안:
    상기 축적된 전하 캐리어들의 추가 부분을 상기 확산 노드(42)로 전달하기 위해 상기 트랜스퍼 트랜지스터(30)를 상기 개개의 추가 전압 레벨로 펄스화하는 단계, 및
    상기 확산 노드(42)에 커플링된 추가 커패시터(75) 상의 상기 축적된 전하 캐리어들의 상기 추가 부분을 나타내는 추가 신호를 저장하는 단계를 더 포함하는, 방법.
  17. 제16 항에 있어서,
    상기 추가 신호는 상기 축적된 전하 캐리어들의 상기 추가 부분에 기초한 추가 교정 레벨을 나타내고, 그리고
    상기 픽셀 출력 신호를 조정하는 단계는 상기 추가 교정 레벨에 기초하여 결정되는 추가 픽셀 특정 니 포인트 값에 따라 수행되는, 방법.
  18. 제16 항에 있어서,
    상기 판독 기간(RO) 동안:
    상기 추가 커패시터(75) 상에 저장된 상기 추가 신호를 판독하는 단계를 더 포함하고, 상기 추가 신호를 판독하는 단계는 상관된 이중 샘플링을 포함하는, 방법.
  19. 픽셀 배열(10)을 동작시키는 방법으로서,
    노출 기간(EP) 동안, 상기 픽셀 배열(10)에 포함된 포토 검출기(20)로 전하 캐리어들을 축적하고, 상기 축적 동안:
    상기 축적된 전하 캐리어들의 일부를 확산 노드(42)로 전달하기 위해 트랜스퍼 트랜지스터(30)를 제1 전압 레벨(V1)로 첫 번째로 펄스화하는 단계 ― 상기 일부는 공급 전압(VDD)으로 드레이닝되도록 구성됨 ―,
    상기 축적된 전하 캐리어들의 제1 부분을 상기 확산 노드(42)로 전달하기 위해 상기 트랜스퍼 트랜지스터(30)를 상기 제1 전압 레벨(V1)로 두 번째로 펄스화하는 단계, 및
    상기 확산 노드(42)에 커플링된 적어도 제2 커패시터(80) 상의 상기 축적된 전하 캐리어들의 상기 제1 부분을 나타내는 낮은 변환 이득 신호를 저장하는 단계,
    상기 노출 기간(EP)의 끝에서, 상기 축적된 전하 캐리어들의 나머지 부분을 상기 확산 노드(42)로 전달하기 위해 상기 트랜스퍼 트랜지스터(30)를 전체 전압 레벨(Vf)로 펄스화하는 단계,
    상기 전체 전압 레벨(Vf)로 펄스화하는 단계 후에, 상기 확산 노드(42)에 커플링된 제1 커패시터(70) 상의 상기 축적된 전하 캐리어들의 나머지 부분을 나타내는 높은 변환 이득 신호를 저장하는 단계, 및
    판독 기간(RO) 동안, 상기 커패시터들(70, 80) 상에 저장된 상기 낮은 변환 이득 신호 및 상기 높은 변환 이득 신호를 판독하는 단계를 수행하는 단계를 포함하는, 방법.
  20. 제19 항에 있어서,
    상기 제1 전압 레벨(V1)로의 상기 첫 번째로 펄스화하는 단계 이후 및 상기 제1 전압 레벨(V1)로의 상기 두 번째로 펄스화하는 단계 이전에, 상기 축적된 전하 캐리어들의 개개의 추가 부분을 상기 확산 노드(42)로 전달하기 위해 상기 트랜스퍼 트랜지스터(30)를 개개의 추가 전압 레벨(V2, V3)로 적어도 한 번 추가로 펄스화하는 단계를 더 포함하고, 상기 추가 부분은 상기 공급 전압(VDD)으로 드레이닝되도록 구성되는, 방법.
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