WO2005076479A1

WO2005076479A1 - Soi構造シングルイベント耐性のインバータ、nand素子、nor素子、半導体メモリ素子、及びデータラッチ回路

Info

Publication number: WO2005076479A1
Application number: PCT/JP2005/001675
Authority: WO
Inventors: Satoshi Kuboyama; Hiroyuki Shindou; Yoshiya Iide; Akiko Makihara
Original assignee: Japan Aerospace Exploration Agency; High-Reliability Components Corporation
Priority date: 2004-02-04
Filing date: 2005-02-04
Publication date: 2005-08-18
Also published as: EP2107680A2; EP1720257B1; EP1720257A4; US7504850B2; JP5414067B2; EP1720257A1; JP4639342B2; EP2107680B1; EP2107680A3; JP2011024216A; US20070069305A1; EP2107679A3; JPWO2005076479A1; EP2107679A2

Abstract

　高いシングルイベント耐性を有するインバータ、ＮＡＮＤ素子、ＮＯＲ素子、メモリ素子、データラッチ回路を提供する。シングルイベント耐性インバータ（３Ｉ）は、インバータを構成するｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのそれぞれに対して同じ導電型のトランジスタをさらに直列に接続した二重化構造（３Ｐ１，３Ｐ２，３Ｎ１，３Ｎ２）にし、２つのｐチャネルＭＯＳトランジスタの間のノード（Ａ）と、２つのｎチャネルＭＯＳトランジスタの間のノード（Ｂ）とを接続線で接続する。シングルイベント耐性のメモリ素子及びデータラッチ回路（４）は、当該シングルイベント耐性インバータ（３Ｉ）を含む。

Description

明細書

SOI構造シングルイベント IN生のインバータ、 NAND素子、 NOR素子、半導体メモリ素子、及びデータラッチ回路

技術分野

[0001] 本発明は、 SOI構造インバータ、 SOI構造メモリ素子、及び SOI構造データラッチ回路に関し、より詳しくは、シングルイベント耐性を有する SOI構造シングルイベント耐性インバータ、 SOI構造シングルイベント耐性半導体メモリ素子、及び SOI構造シングルイベント耐性データラッチ回路に関する。本発明はまた、 SOI構造 NAND素子及び SOI構造 NOR素子にも関し、より詳しくは、シングルイベント耐性を有する SO I構造 NAND素子及び SOI構造 NOR素子に関する。

背景技術

[0002] メモリ素子、データラッチ回路などの半導体素子は、 2つのインバータを組み合わせた記憶ノードを有している。動作中の従来の構成のインバータに、放射線、イオン線等の高工ネルギー粒子線が入射すると、そのエネルギー粒子の電離作用、励起作用などによって、インバータの素子内に電子一正孔対を生じ、電荷が発生することがある。この発生電荷が素子内の電界によって異なる領域に流れ込む現象 (電荷収集 )、いわゆるシングルイベントトランジェント現象が発生すると、それがその素子の誤動作を引き起こし、インバータの出力が一時的に反転したりする。この現象が、メモリ素子などを構成するインバータで発生すると、記憶してヽる情報の反転とヽぅ深刻な誤動作が発生することがある。このような現象は、シングルイベント（シングルイベントアツプセット）と呼ばれている。このシングルイベントは、高エネルギー粒子が存在しやすい環境である、高空、宇宙空間、放射線関連施設等でしばしば観察され、そのような環境下でのコンピュータの正常な動作の阻害要因となっている。そのような高工ネルギー粒子を物理的に完全に遮蔽することによってシングルイベントを防止することは現実的な対策ではない。従って、シングルイベントを効果的に防止するためには、シングルイベントに単体で耐性を有する構造を有するインバータゃメモリ素子が必要となる。 [0003] 図 1は、従来のインバータ 111の回路図である。なお、これから明細書中で使用する記号の説明を以下に示す：

D 入力データ信号；

G 入力クロック信号；

Gi クロック信号 (人力クロック信号 Gと同ネ目)

GBi 反転クロック信号；

Q 出力データ信号；

XQ 反転出力データ信号；

V 第 1の電圧源からの電源電圧;及び

DD

V 第 2の電圧源からの電源電圧 (OV)。

[0004] インバータ 111は、ソース又はドレインのラインに関して直列に、第 1の電圧源側（V

)に接続されたノードから第 2の電圧源側 (V )に接続されたノードに向力つて、 pチ

DD SS

ャネル MOSトランジスタ 1P1及び nチャネル MOSトランジスタ 1N1がその順番に接続された構成を有する。シングルイベントは、いずれかオフのトランジスタ、例えばノヽィレベルがクロック信号 Gとして入力されたときの pチャネル MOSトランジスタ 1P1を、瞬間的にオフ力オンに変化させ、その結果として、反転クロック信号 GBiとしてローレベルで出力されていた信号をハイレベル側に瞬間的にシフトさせる。

[0005] 図 2は、従来のインバータを使用したデータラッチ回路 1の回路図である。図 1のィンバータ 111は、データラッチ回路 1に入力される反転クロック信号 GBiを生成するために、組み合わせて使用される。データラッチ回路 1において、クロック信号 Gがローレベルのときは、出力データ信号 Qには、入力データ信号 Dと同じ論理レベルが出力される（トランスペアレントモード、スルーモード）。クロック信号 Gの立ち上がり時に、入力データ信号 Dが入力段のクロックドインバータ 112から取り込まれてラッチされ、入力クロック信号 Gがノ、ィレベルの間、保持される（ラッチモード)。ラッチされたデータの保持は、出力と入力とが交差接続されたクロックドインバータ 113とインバータ 114 とで構成される記憶ノードで行われる。ノッファ回路を構成するインバータ 115及びィンバータ 116とから、それぞれ出力データ信号 Q及び反転出力データ信号 XQとして出力される。ここで、例えばラッチモード時に、記憶ノードを構成するクロックドインバータ 113及びインバータ 114の中のいずれかのオフのトランジスタがシングルイベントによりオンとなったとする。すると、そのトランジスタを含むインバータの出力が反対の論理側にレベルシフトし、その論理値の変化が他方のインバータに入力されて当該インバータの出力を反転させると、記憶ノードの論理値が反転してシングルイベントァップセットが発生する。また、ラッチモードにおいては、入力段のクロックドインバータ 112のトランジスタ 1P3及びトランジスタ 1N3はいずれもオフであって入力データ信号 Dを後段に伝達しないようにしている力そのトランジスタがシングルイベントトランジェントによってオンになったとすると、入力データ信号 Dが (反転されて)後段に出力されてしまう。このときに、入力データ信号 Dが、記憶ノードで記憶されている論理状態と相反する論理レベルであれば、記憶データが反転 (シングルイベントアップセット）してしまう。このように、従来のインバータゃ、それを含むメモリ素子は、シングルィべントに対して非常に脆弱である。

[0006] また、従来の基本的な論理回路の素子もシングルイベントに対して脆弱である。図 9は、従来の 2入力 NAND素子の回路図であり、図 10は、従来の 3入力 NAND素子の回路図である。また、図 11は、従来の 2入力 NOR素子の回路図であり、図 12は、従来の 3入力 NOR素子の回路図である。いずれの素子の回路においても、オフのトランジスタがシングルイベントによってオンになったとすると、その出力の論理レベルは、反対方向に大きく動く場合がある。これによつて、そのような誤動作をした素子からの出力が入力される素子においては、その入力の論理値が反転することもある（シングノレイベントトランジェント）。

[0007] 上記のようなシングルイベントに耐性のある構造を有するインバータゃメモリ素子としては、従来、以下のようなものがあった (特許出願第 2002— 200130号に記載の技術。 ) o図 3は、二重化構造を有するインバータ 21の回路図である。インバータ 21は、ソース又はドレインのラインに関して直列に、第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向かって、第 1の pチャネル MOSトランジスタ及び第 1の nチャネル MOSトランジスタがその順番に接続された構造を有するインバータにおいて、当該第 1の pチャネル MOSトランジスタ及び当該第 1の nチャネル MOS トランジスタに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第 2の MOSトランジスタ力ソース又はドレインのラインに関して直列に更に接続された二重化構造を有する。

[0008] インバータ 21では、以下のような動作によって、シングルイベントをある程度抑制する。クロック信号 Gがハイレベルのとき、トランジスタ 2P1及び 2P2はオフ、 2N1及び 2 N2はオンであって、出力の反転クロック信号 GBiはローレベルである。トランジスタ 2 P1及び 2P2がオフの状態のとき、その、ずれか一方に高エネルギー粒子が入射してシングルイベントトランジェントが発生してオンになったとする。し力し、ソース又はドレインのラインに関して直列に接続された他方のトランジスタがオフのままであるため、シングルイベントトランジェントによる出力のレベル変化は他方のトランジスタによつてブロックされ、出力の反転クロック信号 GBiには伝わらない。このように、トランジスタのいずれか 1個が上記のように誤動作しても、インバータ全体としては、シングルィべントが発生しにくいことになる。また、このような構成のインバータを使用することによつて、シングルイベント耐性がある程度高いメモリ素子、データラッチ回路を構成することが可能であった。

発明の開示

発明が解決しょうとする課題

[0009] し力しシングルイベントは有害な現象であるため、それに対する耐性はより高い方が望ましい。従って、さらに高いシングルイベント耐性を有するインバータ、メモリ素子、データラッチ回路が望まれていた。

課題を解決するための手段

[0010] 本発明は、上記の課題に鑑みてなされたものであり、より高いシングルイベント耐性を有するインバータ、メモリ素子、データラッチ回路を提供するものである。その課題は、以下のような特徴を有する本発明によって解決される。請求項 1に記載の発明は、ソース又はドレインのラインに関して直列に、第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向かって、第 1の pチャネル MOSトランジスタ及び第 1の nチャネル MOSトランジスタがその順番に SOI構造の基板上で接続された構造を有するインバータにおいて、当該第 1の pチャネル MOSトランジスタ及び当該第 1の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第 2の MOSトランジスタ力ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、当該第 1の pチャネル MOS トランジスタと当該第 2の pチャネル MOSトランジスタの間のノードと、当該第 1の nチャネル MOSトランジスタと当該第 2の nチャネル MOSトランジスタの間のノードとが接続された二重化構造を有することを特徴とする。

[0011] 請求項 2に記載の発明は、ソース又はドレインのラインに関して直列に、第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向カゝつて、第 1の p チャネル MOSトランジスタ、第 2の pチャネル MOSトランジスタ、第 1の nチャネル MO Sトランジスタ、及び第 2の nチャネル MOSトランジスタがその順番に SOI構造の基板上で接続されており、当該第 1の pチャネル MOSトランジスタ、当該第 2の pチャネル MOSトランジスタ、当該第 1の nチャネル MOSトランジスタ、及び当該第 2の nチヤネル MOSトランジスタはインバータを構成し、当該第 1の pチャネル MOSトランジスタ、当該第 2の pチャネル MOSトランジスタ、当該第 1の nチャネル MOSトランジスタ、及び当該第 2の nチャネル MOSトランジスタのゲートは共通接続され、かつ、当該インバータの入力に接続され、当該第 1の pチャネル MOSトランジスタと当該第 2の pチヤネル MOSトランジスタの間のノードと、当該第 1の nチャネル MOSトランジスタと当該第 2の nチャネル MOSトランジスタの間のノードとが接続され、当該第 1の pチャネル MOSトランジスタと当該第 2の pチャネル MOSトランジスタとによって二重化構造を有する Pチャネル MOSトランジスタが形成されるようになっており、及び当該第 1の n チャネル MOSトランジスタと当該第 2の nチャネル MOSトランジスタとによって二重化構造を有する nチャネル MOSトランジスタが形成されるようになって、ることを特徴とする。

[0012] 請求項 3に記載の発明は、一方の出力が他方の入力に直接あるいはオンオフゲートを介してそれぞれ交差接続された 2個のインバータを含む SOI構造の基板上に形成された半導体メモリにおいて、当該インバータの内の少なくとも 1個のインバータは、請求項 1又は 2に記載の SOI構造シングルイベント耐性インバータであることを特徴とする。

[0013] 請求項 4に記載の発明は、出力が第 2のインバータの入力に接続された第 1のインバータと、お互いに相補な論理値の相補クロック信号に基づくオンオフ制御がなされる接続を通じて出力が第 1のインバータの入力に接続された第 2のインバータと、当該相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御の下に、入力を当該第 1のインバータの入力に反転出力するクロックドインバータと、を有する SOI構造の基板上で形成されたデータラッチ回路において、当該第 1のィンバータ及び当該第 2のインバータのうちの少なくともいずれカゝは請求項 1又は 2に記載の SOI構造シングルイベント耐性インバータであることを特徴とする。

[0014] 請求項 5に記載の発明は、請求項 4に記載の発明の特徴にカ卩えて、当該クロックドインバータは、ソース又はドレインのラインに関して直列に、第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向かって、第 1の pチャネル MO Sトランジスタ、第 2の pチャネル MOSトランジスタ、第 3の pチャネル MOSトランジスタ、第 1の nチャネル MOSトランジスタ、第 2の nチャネル MOSトランジスタ、及び第 3の nチャネル MOSトランジスタがその順番に接続され、当該第 1の pチャネル MOSトランジスタ及び当該第 3の pチャネル MOSトランジスタのゲートの組と、当該第 1の nチャネル MOSトランジスタ及び当該第 3の nチャネル MOSトランジスタのゲートの組には、それぞれ当該逆相相補クロック信号が印可され、当該第 2の pチャネル MOSトランジスタ及び当該第 2の nチャネル MOSトランジスタは、当該 SOI構造シングルィべント耐性データラッチ回路の入力を構成し、及び当該第 3の pチャネル MOSトランジスタと当該第 1の nチャネル MOSトランジスタの間のノードは当該クロックドインバータの出力を構成することを特徴とする。

[0015] 請求項 6に記載の発明は、チャネルが並列に接続された第 1の pチャネル MOSトランジスタ及び第 2の pチャネル MOSトランジスタと、チャネルが直列に接続された第 1 の nチャネル MOSトランジスタ及び第 2の nチャネル MOSトランジスタと、が第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向カゝつて直列に SOI構造の基板上で接続され、当該第 1の pチャネル MOSトランジスタ及び当該第 1 の nチャネル MOSトランジスタのゲートに接続された第 1の入力と、当該第 2の pチヤネル MOSトランジスタ及び当該第 2の nチャネル MOSトランジスタのゲートに接続された第 2の入力と、前記の pチャネル MOSトランジスタと前記の nチャネル MOSトランジスタの間のノードに接続された出力と、を有する SOI構造 2入力 NAND素子であつて、当該第 1の pチャネル MOSトランジスタ、当該第 2の pチャネル MOSトランジスタ、当該第 1の nチャネル MOSトランジスタ、及び当該第 2の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とする。

[0016] 請求項 7に記載の発明は、請求項 6に記載の発明の特徴に加えて、当該第 1の nチャネル MOSトランジスタと当該第 2の nチャネル MOSトランジスタとの間には二重化構造のための当該チャネルが直列に更に接続された他の nチャネル MOSトランジスタが接続されて、な、ことを特徴とする。

[0017] 請求項 8に記載の発明は、チャネルが並列に接続された、第 1の pチャネル MOSトランジスタ、第 2の pチャネル MOSトランジスタ、及び第 3の pチャネル MOSトランジスタと、チャネルが直列に接続された、第 1の nチャネル MOSトランジスタ、第 2の nチヤネル MOSトランジスタ、及び第 3の nチャネル MOSトランジスタと、が第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向カゝつて直列に SOI構造の基板上で接続され、当該第 1の pチャネル MOSトランジスタ及び当該第 1の nチャネル MOSトランジスタのゲートに接続された第 1の入力と、当該第 2の pチャネル M OSトランジスタ及び当該第 2の nチャネル MOSトランジスタのゲートに接続された第 2の入力と、当該第 3の pチャネル MOSトランジスタ及び当該第 3の nチャネル MOSトランジスタのゲートに接続された第 3の入力と、前記の pチャネル MOSトランジスタと前記の nチャネル MOSトランジスタの間のノードに接続された出力と、を有する SOI 構造 3入力 NAND素子であって、当該第 1の pチャネル MOSトランジスタ、当該第 2 の Pチャネル MOSトランジスタ、当該第 3の pチャネル MOSトランジスタ、当該第 1の nチャネル MOSトランジスタ、当該第 2の nチャネル MOSトランジスタ、及び当該第 3 の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とする。

[0018] 請求項 9に記載の発明は、請求項 8に記載の発明の特徴に加えて、当該第 1の nチャネル MOSトランジスタ、当該第 2の nチャネル MOSトランジスタ、及び当該第 3の n チャネル MOSトランジスタのどのいずれ力 2つの間にも二重化構造のための当該チャネルが直列に更に接続された他の nチャネル MOSトランジスタが接続されていないことを特徴とする。

[0019] 請求項 10に記載の発明は、チャネルが直列に接続された第 1の pチャネル MOSトランジスタ及び第 2の pチャネル MOSトランジスタと、チャネルが並列に接続された第 1の nチャネル MOSトランジスタ及び第 2の nチャネル MOSトランジスタと、が第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向カゝつて直列に SOI構造の基板上で接続され、当該第 1の pチャネル MOSトランジスタ及び当該第 1の nチャネル MOSトランジスタのゲートに接続された第 1の入力と、当該第 2の p チャネル MOSトランジスタ及び当該第 2の nチャネル MOSトランジスタのゲートに接続された第 2の入力と、前記の pチャネル MOSトランジスタと前記の nチャネル MOS トランジスタの間のノードに接続された出力と、を有する SOI構造 2入力 NOR素子であって、当該第 1の pチャネル MOSトランジスタ、当該第 2の pチャネル MOSトランジスタ、当該第 1の nチャネル MOSトランジスタ、及び当該第 2の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチヤネルの MOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とする。

[0020] 請求項 11に記載の発明は、請求項 10に記載の発明の特徴に加えて、当該第 1の pチャネル MOSトランジスタと当該第 2の pチャネル MOSトランジスタとの間には二重化構造のための当該チャネルが直列に更に接続された他の pチャネル MOSトランジスタが接続されて、な、ことを特徴とする。

[0021] 請求項 12に記載の発明は、チャネルが直列に接続された、第 1の pチャネル MOS トランジスタ、第 2の pチャネル MOSトランジスタ、及び第 3の pチャネル MOSトランジスタと、チャネルが並列に接続された、第 1の nチャネル MOSトランジスタ、第 2の nチャネル MOSトランジスタ、及び第 3の nチャネル MOSトランジスタと、が第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向カゝつて直列に SOI 構造の基板上で接続され、当該第 1の pチャネル MOSトランジスタ及び当該第 1の n チャネル MOSトランジスタのゲートに接続された第 1の入力と、当該第 2の pチャネル MOSトランジスタ及び当該第 2の nチャネル MOSトランジスタのゲートに接続された第 2の入力と、当該第 3の pチャネル MOSトランジスタ及び当該第 3の nチャネル MO Sトランジスタのゲートに接続された第 3の入力と、前記の pチャネル MOSトランジスタと前記の nチャネル MOSトランジスタの間のノードに接続された出力と、を有する SOI 構造 3入力 NOR素子であって、当該第 1の pチャネル MOSトランジスタ、当該第 2の pチャネル MOSトランジスタ、当該第 3の pチャネル MOSトランジスタ、当該第 1の n チャネル MOSトランジスタ、当該第 2の nチャネル MOSトランジスタ、及び当該第 3の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とする。

[0022] 請求項 13に記載の発明は、請求項 12に記載の発明の特徴に加えて、当該第 1の pチャネル MOSトランジスタ、当該第 2の pチャネル MOSトランジスタ、及び当該第 3 の Pチャネル MOSトランジスタのどのいずれ力 2つの間にも二重化構造のための当該チャネルが直列に更に接続された他の Pチャネル MOSトランジスタが接続されていないことを特徴とする。

発明の効果

[0023] 本発明によれば、インバータを構成する pチャネル MOSトランジスタ及び nチャネル MOSトランジスタのそれぞれに対して同じ導電型のトランジスタをさらに直列に接続した二重化構造にし、 2つの pチャネル MOSトランジスタの間のノードと、 2つの nチヤネル MOSトランジスタの間のノードとを接続線で接続したので、当該接続線との 2つの接続線の間にある 2つの MOSトランジスタのソース'ドレイン間はほぼ同電位となつてシングルイベントトランジェントが発生しにくくなり、その他の MOSトランジスタがシングルイベントトランジェントによってオフ力もオンになったとしてもインバータの出力は影響を受けにくくなることによって、シングルイベントによる誤動作が効果的に防止されたシングルイベント耐性インバータを得ることができるという効果が得られる。

[0024] さらに本発明によれば、メモリ素子が、 2つのシングルイベント耐性インバータの出力と入力とを交差接続して構成した記憶ノードを含むので、シングルイベントによる誤動作が効果的に防止されたシングルイベント耐性メモリ素子を得ることができるという効果が得られる。

[0025] さらに本発明によれば、データラッチ回路が、 2つのシングルイベント耐性インバータカゝら構成された記憶ノードを含み、データ入力段のクロックドインバータに含まれるクロックに接続された pチャネル MOSトランジスタ及び nチャネル MOSトランジスタをそれぞれ 1つずつさらに直列に接続したので、シングルイベントによる誤動作が効果的に防止されたシングルイベント耐性データラッチ回路を得ることができるという効果が得られる。

[0026] さらに本発明によれば、 2入力 NAND素子、 3入力 NAND素子、 2入力 NOR素子、及び 3入力 NOR素子において、それを構成する pチャネル MOSトランジスタ及び n チャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタがチャネルが直列に更に接続された二重化構造を設けたので、シングルイベントによる誤動作が効果的に防止された 2入力 NAND素子、 3入力 NAND素子、 2入力 NOR素子、及び 3入力 NOR素子を得ることができると!、う効果が得られる。

発明を実施するための最良の形態

[0027] (本発明の第 1の実施形態に係るに係るインバータの構成）

これから回路図（図 4一 6)を参照して、本発明の一実施形態としてのインバータ、デ一タラツチ回路の構成及び動作を説明する。図 4は、本発明の第 1の実施形態に係る、二重化構造を有するトランジスタを含むインバータ 31の構成を表わす回路図である。インバータ 31においては、インバータ 111におけるトランジスタ 1P1に対応する（p チャネル MOS)トランジスタ 3P1に対して、それとゲート同士が相互に接続された同じ導電型のチャネルの（pチャネル MOS)トランジスタ 3P2力ソース又はドレインのラインに関して直列に更に接続された二重化構造が形成されている。これらの 2個のトランジスタ 3P1及び 3P2は、ゲートが共通であり、そのゲートによって制御されるソース又はドレインのラインがお互いに直列に接続されているため、それら 2つで 1個のトランジスタと同じ動作を実行する。同様に、（nチャネル MOS)トランジスタ 3N1に対して（nチャネル MOS)トランジスタ 3N2が、ソース又はドレインのラインに関して直列に更に接続されている。さらにインバータ 31は、トランジスタ 3P1とトランジスタ 3P2の間のノード（図中のノード A)と、トランジスタ 3N1とトランジスタ 3N2の間のノード（図中のノード B)とが接続されており、 AB間の電位差はほぼゼロとなっている。このノード Aとノード Bの間の接続を「AB短絡線」と呼ぶことにする。トランジスタ 3P1のソースには電源電圧 V の第 1の電圧源からの接続点（図中で右上がりの斜線)が接続され、トラ

DD

ンジスタ 3N1のソースには電源電圧 V の第 2の電圧源からの接続点（図中でシヤー

ss

シ接地のシンボル）が接続される。 V は好適には OVとされる。

ss

(本発明の第 1の実施形態に係るインバータの動作）

これ力も図 4を参照して、本発明の第 1の実施形態に係るインバータ 31の動作を説明する。まず、クロック信号 Gがハイレベルの場合の動作について説明する。この場合、インバータ 31において、トランジスタ 3P1及びトランジスタ 3P2はオフ、トランジスタ 3N1及びトランジスタ 3N2はオンである。従って反転クロック信号 GBiはローレベルとなる。ここで AB短絡線により、ノード Aはローレベルであるため、トランジスタ 3P2のソース 'ドレイン間はほぼ同電位となる。このとき、シングルイベントは効果的に防止されることが確認された力それは以下のような動作機構によるものと考えられる。シングルイベントは、基本的には、オフのトランジスタがシングルイベントトランジェントによつてオンになることによって発生する。従って、シングルイベントが発生し得るのは、オフであるトランジスタ 3P1及びトランジスタ 3P2である。し力し、トランジスタ 3P2については、上述のように、 AB短絡線によってソース'ドレイン間はほぼ同電位となり、内部に強電界領域はほぼ存在しない。従って、高エネルギー粒子の入射によって電荷が発生したとしても、それが電界によって異領域に収集されて一時的な電流が流れること (すなわち、シングルイベントトランジェント）が非常に起こりにくい。このように、トランジスタ 3P2は、それ自身、シングルイベントトランジェントが発生しにくい構成となっている。次にトランジスタ 3P1については、シングルイベントトランジェントは発生し得るものの、それはインバータ 31の出力にはほとんど影響を与えない。これは以下のような動作機構によるものと考えられる。トランジスタ 3P1がシングルイベントトランジェントでオンになったとしても、トランジスタ 3P2はオフであるため、そこを通じて影響が反転クロック信号 GBiに及ぶことはない。 AB短絡線によってノード Bの電位が上昇しようとするが、そのためにノード Aからノード Bに流れ込んできた電流は、トランジスタ 3N1を通じて負荷抵抗の小さい第 2の電圧源側 (電圧 V )に大部分が流れることになり、トラ

SS

ンジスタ 3N2を通じて反転クロック信号 GBiとの接続点側にはほとんど流れな、。従つて、トランジスタ 3P1がシングルイベントトランジェントでオンになったとしても、反転クロック信号 GBiのレベルにはほとんど影響を与えない。このように、トランジスタ 3P1 及びトランジスタ 3P2のいずれにシングルイベントトランジェントが生じたとしても、インバータ 31の出力レベルの反転は効果的に防止されることになる。

[0029] 次に、クロック信号 Gがローレベルの場合の動作について説明する。この場合、インバータ 31において、トランジスタ 3P1及びトランジスタ 3P2はオン、トランジスタ 3N1及びトランジスタ 3N2はオフとなる。トランジスタ 3N2については、上述の場合と同様に、 AB短絡線によってソース'ドレイン間はほぼ同電位となり、内部に強電界領域はほぼ存在しないため、それ自身、シングルイベントトランジェントが発生しにくい構成となつている。トランジスタ 3N1については、上述の場合と同様に、シングルイベントトランジェントが発生したとしても、 AB短絡線を通じてノード A力ノード Bに流れ込む電流は、トランジスタ 3P1を通じて負荷抵抗の小さい第 1の電圧源側 (電圧 V )から大部

DD

分が供給されることになり、トランジスタ 3P2を通じて反転クロック信号 GBiとの接続点側からはほとんど供給されないと考えられる。従って、トランジスタ 3N1がシングルィベントトランジェントでオンになったとしても、反転クロック信号 GBiのレベルにはほとんど影響を与えない。このように、トランジスタ 3N1及びトランジスタ 3N2のいずれにシングルイベントトランジェントが生じたとしても、インバータ 31の出力レベルの反転は効果的に防止されることになる。

[0030] このように、インバータ 31を構成する!、ずれのトランジスタも、シングルイベントトランジェントがそもそも発生しにくい構成である力、あるいは、シングルイベントトランジェントが発生したとしてもインバータ 31の出力には影響をほとんど与えない構成であるため、インバータ 31は高いシングルイベント耐性を有することになる。

[0031] なお、この構造によるシングルイベント耐性の向上は、ノレク基板上に形成したインバータと比較すると、 SOI (シリコンオンインシユレータ)構造の基板上に形成したインバータにおいて特に顕著である。図 7は SOI基板 nチャネル MOSトランジスタ 30の断面図である。 SOI構造の素子においては SiO絶縁膜 35によってボディ（p領域 34

)が基板 36からフローティング状態になっているため、まず、ボディと基板 36との間でのシングルイベントトランジェントは原理的に発生しにくい。従って、ボディーソース'ドレイン間におけるシングルイベントトランジェントが特に問題となる。ここで、ソース 31 · ドレイン 33にかかる電圧によって、ボディの電位は変化する。オフ状態の nチャネル MOSトランジスタについては、ソース'ドレインにハイレベルの電圧が印可されると、ボディは内蔵電位分だけ電位が下がる力上述の構成によりそれらはほぼ同電位と考えられ、シングルイベントトランジェントの原因となる PN接合部での強電界領域は形成されない。このように、 SOI基板においてはシングルイベントトランジェントが、効果的に防止される。

[0032] 一方、バルタ基板においては以下のようになる。図 8は、バルタ基板 nチャネル MO Sトランジスタ 40の断面図である。これは SOI基板のような絶縁膜を有しないため、基板 46が p型の場合、それの電圧は常に V に固定されている。オフ状態の nチャネル

MOSトランジスタについては、ソース 41 ·ドレイン 43にハイレベルの電圧が印可されると、 PN接合部が逆バイアス状態となって強電界領域 47が形成され、依然としてソース Zドレインと基板との間でシングルイベントトランジェントが発生し得る可能性が残るものと考えられる。

[0033] 従って、本発明のいずれの実施形態も、ノレク基板上に形成したものであっても、 SOI基板上に形成したものであってもよいが、 SOI基板上に形成したものの方がより好適である。

[0034] (本発明の第 2の実施形態に係るメモリ素子）

次に、本発明の第 2の実施形態に係るメモリ素子について説明する。 2つのインバータの出力と入力とを直接あるいはオンオフゲートを介してそれぞれ交差接続すると、記憶ノードを構成できる。そのような記憶ノードを含むメモリ素子として、メモリ素子、例えば、 SRAM,フリップフロップ回路、ラッチ回路などがある。本発明の第 2の実施形態に係るメモリ素子の構成は、図示しないが、その記憶ノードに含まれるインバータが、上述の第 1の実施形態に係るインバータ 31と同じ構成のインバータで置換された構成である。これにより、高いシングルイベント耐性を有するメモリ素子を実現することができる。このメモリ素子の動作については、その記憶ノードを構成するそれぞれのインバータが上述の第 1の実施形態に係るインバータ 31と同じ動作を行うことになる。

[0035] (本発明の第 3の実施形態に係るデータラッチ回路）

本発明の第 3の実施形態に係るデータラッチ回路 4について説明する。まず、データラツチ回路 4の構成について説明する。図 6は、データラッチ回路 4の回路図である。また図 5のバッファ回路 4Bは、データラッチ回路 4に入力されるクロック信号 Gや反転クロック信号 GBiの波形整形などのために、組み合わせて使用されるものであり、ィンバータ 411とインバータ 412とが縦続接続された構成をしている。データラッチ回路 4は、大きく入力段のクロックドインバータ 413、トランスミッションゲート 4S1、インバータ 414、及びインバータ 415から構成される。

[0036] クロックドインバータ 413の構成は、ソース又はドレインのラインに関して直列に、第 1 の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向かって、 pチャネル MOSトランジスタ 4P3、 pチャネル MOSトランジスタ 4P2、 pチャネル MOS トランジスタ 4P1、 nチャネル MOSトランジスタ 4N5、 nチャネル MOSトランジスタ 4N 4、及び nチャネル MOSトランジスタ 4N3がその順番に接続され、 pチャネル MOSトランジスタ 4P3及び pチャネル MOSトランジスタ 4P5のゲートの組と、 nチャネル MO Sトランジスタ 4N3及び nチャネル MOSトランジスタ 4N5のゲートの組には、相補のクロック信号であるクロック信号 Gi及び反転クロック信号 GBiが入力される構成である。通常のクロックドインバータは、 2つの pチャネル MOSトランジスタと 2つの nチャネル MOSトランジスタの合計 4つのトランジスタで構成される力クロックドインバータ 413 は、 3つの pチャネル MOSトランジスタと 3つの nチャネル MOSトランジスタの合計 6 つのトランジスタで構成される。入力データ信号 Dがゲートに接続されたトランジスタを挟むように、それと同じ導電型のトランジスタが上下にそれぞれ 1つずつ接続されており、その 2つのトランジスタのゲートにはクロック信号 Giまたは反転クロック信号 GBi が接続されている。クロックドインバータ 413は、反転クロック信号 GBiがハイレベルのときに入力データ信号 Dを反転させてインバータ 415及びトランスミッションゲート 4S1 に出力し (反転した上で導通）、反転クロック信号 GBiがローレベルのときは出力がハィインピーダンス状態 (非導通）となる。

[0037] トランスミッションゲート 4S1は、 pチャネル MOSトランジスタ 4P6と nチャネル MOSトランジスタ 4N6とを並列に接続した構成である。トランジスタ 4P6のゲートには反転クロック信号 GBiが入力され、トランジスタ 4N6のゲートにはクロック信号 Giが入力される。トランスミッションゲート 4S1は、反転クロック信号 GBiがハイレベルのときにオフ（非導通、ノ、ィインピーダンス状態）となり、反転クロック信号 GBiがローレベルのときにオン (導通）となる。この動作は、クロック信号 Gに関しては、クロックドインバータ 413の動作と逆相の関係である。すなわち、同じ論理レベルのクロック信号 Gに対しては、クロックドインバータ 413とトランスミッションゲート 4S1とは、一方が導通のとき他方は非導通となる。なお、インバータ 414力インバータ 415のいずれか一方をクロックドインバータとすることによって、トランスミッションゲート 4S1をそれに統合することも可能である。

[0038] インバータ 414は、入力がインバータ 415の出力に接続され、出力がトランスミツションゲート 4S1を介してクロックドインバータ 413の出力及びインバータ 415の入力に接続される。インバータ 414の出力は、データラッチ回路 4の出力として反転出力データ信号 XQの接続点にも出力される。インバータ 414は、シングルイベント耐性のインバータ 31と同じ構造である。インバータ 415は、クロックドインバータ 413からの出力が入力され、それの出力が出力データ信号 Qの接続点及びインバータ 414の入力に接続される。インバータ 415の出力は、データラッチ回路 4の出力として出力データ信号 Q の接続点にも出力される。インバータ 415は、シングルイベント耐性のインバータ 31と同じ構造である。

[0039] これ力データラッチ回路 4の動作について説明する。反転クロック信号 GBiがハイレベルでクロック信号 Giがローレベルのときは、クロックドインバータ 413は、入力データ信号 Dを反転させて後段に出力する。トランスミッションゲート 4S1はオフであるので、クロックドインバータ 413の出力はインバータ 414の入力には伝達されない。クロックドインバータ 413の出力は、インバータ 415の入力に伝達され、そこで反転されて入力データ信号 Dと同じ論理レベルになって、出力データ信号 Qとして出力される。そのインバータ 415の出力は、インバータ 414に入力され、そこで反転されて入力データ信号 Dと相反する論理レベルになって、反転出力データ信号 XQとして出力される。この状態では、出力データ信号 Qは、入力データ信号 Dと同じ論理レベルの信号として出力される（トランスペアレントモード、スルーモード)。

[0040] クロック信号 Gがハイレベル（反転クロック信号 GBiはローレベル、クロック信号 Giはハイレベル）の間、クロックドインバータ 413の出力はハイインピーダンス状態となり、入力データ信号 Dを後段に伝達しなくなる。トランスミッションゲート 4S1はオフからォンに切り替わり、入力データ信号 Dと同じ論理レベルであるインバータ 415からの出力を通過させ、それをインバータ 414の入力に伝達する。インバータ 414は、それを反転させて入力データ信号 Dと相反する論理レベルにして、インバータ 415の入力に伝達する。インバータ 415において、入力と出力の論理レベルが相反しているので、この状態はインバータ 414とインバータ 415とで構成される記憶ノードで安定的に保持される。そして、クロック信号 Gの立ち上がり時の入力データ信号 Dと同じ論理レベルの出力データ信号 Qを出力する（ラッチモード)。この状態は、クロック信号 Gがローレベルになるまで継続する。

[0041] ここで、データラッチ回路 4とシングルイベントとの関係について説明する。まず、ィンバータ 414とインバータ 415とで構成される記憶ノードにつ!、ては、それぞれのインバータが、第 1の実施形態に係るシングルイベント耐性インバータであるので、シングルイベントの発生は効果的に防止されている。従って、この記憶ノードにおけるシングルイベントによる記憶データの反転 (シングルイベントアップセット)も効果的に防止される。

[0042] 次に、入力段のクロックドインバータ 413については、データラッチ回路 4がラッチモードであって、クロックドインバータ 413の出力がハイインピーダンス状態となっているときが特に問題となる。すなわちラッチモードでは、クロック信号 G及び反転クロック信号 GBiがゲートに接続されている 4つのトランジスタはすべてオフである力その中のトランジスタがシングルイベントトランジェントによってオンとなると、クロックドインバータ 413が、入力データ信号 Dを後段に瞬間的に (反転させて）出力してしまう可能性が考えられるからである。このときに、入力データ信号 Dが、記憶ノードで記憶されている論理状態と相反する論理レベルであれば、記憶データが反転 (シングルイベントァップセット）してしまう。

[0043] しかし本発明のクロックドインバータ 413は、以下のような動作機構により、ラッチモードにおいて、入力データ信号 Dの影響が後段に伝達されることを効果的に防止している。クロックドインバータ 413は、 3つの pチャネル MOSトランジスタと 3つの nチヤネル MOSトランジスタの合計 6つのトランジスタで構成され、入力データ信号 Dがゲートに接続されたトランジスタを挟むように、それと同じ導電型のトランジスタが上下に 1つずつ接続されている。今、ラッチモードであるので、トランジスタ 4P3及びトランジスタ 4P5はオフである。従って、入力データ信号 Dはブロックされて、後段にその影響は出力されない。ここで、トランジスタ 4P3またはトランジスタ 4P5のいずれか一方力シングルイベントトランジェントによってオンになったとする。し力し、他方のトランジスタがオフであるので、入力データ信号 Dはブロックされたままである。トランジスタ 4N3 、トランジスタ 4N4、トランジスタ 4N5においても同様である。このように、シングルィべントトランジェントによる、クロックドインバータ 413の誤動作が効果的に防止される。

[0044] ここで、トランジスタ 4P3とトランジスタ 4P5をトランジスタ 4P4を挟まないように配列することも可能である。すなわち、トランジスタ 4P4の第 1の電圧源側にそれら 2つを直列に隣接接続したり、第 2の電圧源側にそれら 2つを直列に隣接接続したりすることも可能である。このような構成によっても、いずれか 1つのトランジスタがシングルィベントトランジェントによってオンになっても、他方のトランジスタがオフのままであれば、入力データ信号 Dの影響が後段に出力されることはない。しかし、本実施形態のように、反転クロック信号 GBiがゲートに接続された 2つのトランジスタを、トランジスタ 4P4の両側に接続することによって、トランジスタ 4P3とトランジスタ 4P5のゲート間距離を大きく取ることができる。ゲート間距離を大きくすると、 1つの高エネルギー粒子の入射によってそれら 2つのトランジスタに同時にシングルイベントトランジェントが発生する確率を極めて小さくできる。トランジスタ 4N3、トランジスタ 4N4、トランジスタ 4N5 においても同様である。従って、入力データ信号 Dが接続されるトランジスタを挟むように、クロックで制御されるトランジスタをそれぞれ 1つずつ接続する構成がより好適である。

[0045] (本発明の第 4の実施形態に係る NAND素子）次に、本発明の第 4の実施形態に係る NAND素子について説明する。まず、 2入力 NAND素子 13について説明する。図 13は、 2入力 NAND素子 13の回路図である。 2入力 NAND素子 13の構成は、チャネルが並列に接続された第 1の pチャネル MOSトランジスタ 13P1及び第 2の pチャネル MOSトランジスタ 13P2と、チャネルが直列に接続された第 1の nチャネル MOSトランジスタ 13N1及び第 2の nチャネル M OSトランジスタ 13N2と、が第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向力つて直列に SOI構造の基板上で接続され、第 1の pチヤネル MOSトランジスタ 13P1及び第 1の nチャネル MOSトランジスタ 13N1のゲートに接続された第 1の入力 Aと、第 2の pチャネル MOSトランジスタ 13P2及び第 2の nチヤネル MOSトランジスタ 13N2のゲートに接続された第 2の入力 Aと、前記の pチャネル MOSトランジスタ（13P1, 13P2)と前記の nチャネル MOSトランジスタ（13N1, 13 N2)の間のノードに接続された出力 Yと、を有する SOI構造 2入力 NAND素子であつて、第 1の pチャネル MOSトランジスタ 13P1、第 2の pチャネル MOSトランジスタ 13 P2、第 1の nチャネル MOSトランジスタ 13N1、及び第 2の nチャネル MOSトランジスタ 13N2のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタ（それぞれ、 13P3, 13P4, 13N3, 13N4)がチャネルが直列に更に接続された二重化構造を有することを特徴とする SOI構造シングルィべント耐性 2入力 NAND素子とした構成である。

[0046] 好適には、第 1の nチャネル MOSトランジスタ 13N1と第 2の nチャネル MOSトランジスタ 13N2との間には二重化構造のためのチャネルが直列に更に接続された他の nチャネル MOSトランジスタ（13N3, 13N4)が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。

[0047] これから 2入力 NAND素子 13の動作について、図 9に示された従来の 2入力 NAN D素子 9と比較しながら説明する。入力 Aがハイレベルで、入力 Bがローレベルの場合を考える。 2入力 NAND素子 9においては、 pチャネル MOSトランジスタ 9P1がォフ、 nチャネル MOSトランジスタ 9N1がオン、 pチャネル MOSトランジスタ 9P2がオン、 nチャネル MOSトランジスタ 9N2がオフとなって、出力 Yはハイレベルとなる。しかし、オフである nチャネル MOSトランジスタ 9N2が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力 Yはハイレベルからローレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、 2入力 NAND 素子 13においては、 pチャネル MOSトランジスタ 13P1及び 13P3がオフ、 nチャネル MOSトランジスタ 13N 1及び 13N3及びがオン、 pチャネル MOSトランジスタ 13P2 及び 13P4力 Sオン、 nチャネル MOSトランジスタ 13N2及び 13N4がオフとなって、出力 Yはハイレベルとなる。ここで、同様に、オフである nチャネル MOSトランジスタ 13 N2が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されている nチャネル MOSトランジスタ 13N4がオフのままであるので誤動作によるレベル変化はブロックされ、出力 Yはハイレベルのままとなって、シングルィベントが防止される。

次に、 3入力 NAND素子 14について説明する。図 14は、 3入力 NAND素子 14の回路図である。 3入力 NAND素子 14の構成は、チャネルが並列に接続された、第 1 の Pチャネル MOSトランジスタ 14P1、第 2の pチャネル MOSトランジスタ 14P2、及び第 3の pチャネル MOSトランジスタ 14P3と、チャネルが直列に接続された、第 1の nチャネル MOSトランジスタ 14N1、第 2の nチャネル MOSトランジスタ 14N2、及び第 3 の nチャネル MOSトランジスタ 14N3と、が第 1の電圧源側に接続されたノード力も第 2の電圧源側に接続されたノードに向かって直列に SOI構造の基板上で接続され、第 1の pチャネル MOSトランジスタ 14P1及び第 1の nチャネル MOSトランジスタ 14N 1のゲートに接続された第 1の入力 Aと、第 2の pチャネル MOSトランジスタ 14P2及び第 2の nチャネル MOSトランジスタ 14N2のゲートに接続された第 2の入力 Bと、第 3の pチャネル MOSトランジスタ 14P3及び第 3の nチャネル MOSトランジスタ 14N3 のゲートに接続された第 3の入力 Cと、前記の pチャネル MOSトランジスタ（14P1, 1 4P2, 14P3)と前記の nチャネル MOSトランジスタ（14N1, 14N2, 14N3)の間のノードに接続された出力 Yと、を有する SOI構造 3入力 NAND素子であって、第 1の p チャネル MOSトランジスタ 14P1、第 2の pチャネル MOSトランジスタ 14P2、第 3の p チャネル MOSトランジスタ 14P3、第 1の nチャネル MOSトランジスタ 14N1、第 2の n チャネル MOSトランジスタ 14N2、及び第 3の nチャネル MOSトランジスタ 14N3のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの M OSトランジスタ（それぞれ、 14P4, 14P5, 14P6, 14N4, 14N5, 14N6)がチヤネルが直列に更に接続された二重化構造を有することを特徴とする SOI構造シングルイベント耐性 3入力 NAND素子とした構成である。

[0049] 好適には、第 1の nチャネル MOSトランジスタ 14N1、第 2の nチャネル MOSトランジスタ 14N2、及び第 3の nチャネル MOSトランジスタ 14N3のどのいずれか 2つの間にも二重化構造のための前記チャネルが直列に更に接続された他の nチャネル MO Sトランジスタ（14N4, 14N5, 14N6)が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することがでさる。

[0050] これから 3入力 NAND素子 14の動作について、図 10に示された従来の 3入力 NA ND素子 10と比較しながら説明する。入力 Aがハイレベルで、入力 Bがハイレベル、入力 Cがローレベルの場合を考える。 3入力 NAND素子 10においては、 pチャネル MOSトランジスタ 10P1がオフ、 nチャネル MOSトランジスタ 10N1がオン、 ρチヤネル MOSトランジスタ 10P2がオフ、 ηチャネル MOSトランジスタ 10N2がオン、 ρチヤネル MOSトランジスタ 10P3がオン、 ηチャネル MOSトランジスタ 10N3がオフとなつて、出力 Υはハイレベルとなる。し力し、オフである ηチャネル MOSトランジスタ 10N3 が高工ネルギー粒子線の入射により誤動作してオンになったとすると、出力 Υはハイレベルからローレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、 3入力 NAND素子 14においては、 pチャネル MOSトランジスタ 14P1及び 14P4がオフ、 nチャネル MOSトランジスタ 14N1及び 14N4及びがオン、 ρチャネル MOSトランジスタ 14P2及び 14P5がオフ、 nチャネル MOSトランジスタ 14N2及び 14N5及びがオン、 pチャネル MOSトランジスタ 14P3及び 14P6がォン、 nチャネル MOSトランジスタ 14N3及び 14N6がオフとなって、出力 Yはハイレべルとなる。ここで、同様に、オフである nチャネル MOSトランジスタ 14N3が高工ネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されている nチャネル MOSトランジスタ 14N6がオフのままであるので誤動作によるレベル変化はブロックされ、出力 Yはハイレベルのままとなって、シングルイベントが防止される。

[0051] (本発明の第 5の実施形態に係る NOR素子）

次に、本発明の第 5の実施形態に係る NOR素子について説明する。まず、 2入力 NOR素子 15について説明する。図 15は、 2入力 NOR素子 15の回路図である。 2入力 NOR素子 15の構成は、チャネルが直列に接続された第 1の pチャネル MOSトランジスタ 15P1及び第 2の pチャネル MOSトランジスタ 15P2と、チャネルが並列に接続された第 1の nチャネル MOSトランジスタ 15N 1及び第 2の nチャネル MOSトランジスタ 15N2と、が第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向かって直列に SOI構造の基板上で接続され、第 1の pチャネル MOSトランジスタ 15P 1及び第 1の nチャネル MOSトランジスタ 15N 1のゲートに接続された第 1の入力 Aと、第 2の pチャネル MOSトランジスタ 15P2及び第 2の nチャネル MOSトランジスタ 15N2のゲートに接続された第 2の入力 Bと、前記の pチャネル MOSトランジスタ（15P1, 15P2)と前記の nチャネル MOSトランジスタ（15N1, 15N2)の間のノードに接続された出力 Yと、を有する SOI構造 2入力 NOR素子であって、第 1の pチヤネル MOSトランジスタ 15P1、第 2の pチャネル MOSトランジスタ 15P2、第 1の nチヤネル MOSトランジスタ 15N1、及び第 2の nチャネル MOSトランジスタ 15N2のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOS トランジスタ（それぞれ、 15P3, 15P4, 15N3, 15N4)がチャネルが直列に更に接続された二重化構造を有することを特徴とする SOI構造シングルイベント耐性 2入力 NOR素子とした構成である。

[0052] 好適には、第 1の pチャネル MOSトランジスタ 15P1と第 2の pチャネル MOSトランジスタ 15P2との間には二重化構造のためのチャネルが直列に更に接続された他の pチャネル MOSトランジスタ（15P3, 15P4)が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。

[0053] これから 2入力 NOR素子 15の動作について、図 11に示された従来の 2入力 NOR 素子 11と比較しながら説明する。入力 Aがハイレベルで、入力 Bがローレベルの場合を考える。 2入力 NOR素子 11においては、 pチャネル MOSトランジスタ 11P1がオフ、 nチャネル MOSトランジスタ 11N1がオン、 pチャネル MOSトランジスタ 11P2がォン、 nチャネル MOSトランジスタ 11N2がオフとなって、出力 Yはローレベルとなる。しかし、オフである pチャネル MOSトランジスタ 11P1が高エネルギー粒子線の入射により誤動作してオンになったとすると、出力 Yはローレベルからハイレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、 2入力 N OR素子 15においては、 pチャネル MOSトランジスタ 15P1及び 15P3がオフ、 nチヤネル MOSトランジスタ 15N 1及び 15N3及びがオン、 pチャネル MOSトランジスタ 15 P2及び 15P4がオン、 nチャネル MOSトランジスタ 15N2及び 15N4がオフとなって、出力 Yはローレベルとなる。ここで、同様に、オフである nチャネル MOSトランジスタ 1 5N2が高エネルギー粒子線の入射により誤動作してオンになったとしても、それと直列に接続されている nチャネル MOSトランジスタ 15N4がオフのままであるので誤動作によるレベル変化はブロックされ、出力 Yはローレベルのままとなって、シングルィベントが防止される。

[0054] 次に、 3入力 NOR素子 16について説明する。図 16は、 3入力 NOR16の回路図である。 3入力 NOR素子 16の構成は、チャネルが直列に接続された、第 1の pチャネル MOSトランジスタ 16P1、第 2の pチャネル MOSトランジスタ 16P2、及び第 3の pチヤネル MOSトランジスタ 16P3と、チャネルが並列に接続された、第 1の nチャネル MO Sトランジスタ 16N1、第 2の nチャネル MOSトランジスタ 16N2、及び第 3の nチヤネル MOSトランジスタ 16N3と、が第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向力つて直列に SOI構造の基板上で接続され、第 1の pチャネル MOSトランジスタ 16P 1及び第 1の nチャネル MOSトランジスタ 16N 1のゲートに接続された第 1の入力 Aと、第 2の pチャネル MOSトランジスタ 16P2及び第 2の n チャネル MOSトランジスタ 16N2のゲートに接続された第 2の入力 Bと、第 3の pチヤネル MOSトランジスタ 16P3及び第 3の nチャネル MOSトランジスタ 16N3のゲートに接続された第 3の入力 Cと、前記の pチャネル MOSトランジスタ（16P1, 16P2, 16P 3)と前記の nチャネル MOSトランジスタ（16N1, 16N2, 16N3)の間のノードに接続された出力 Yと、を有する SOI構造 3入力 NOR素子であって、第 1の pチャネル MOS トランジスタ 16P1、第 2の pチャネル MOSトランジスタ 16P2、第 3の pチャネル MOS トランジスタ 16P3、第 1の nチャネル MOSトランジスタ 16N1、第 2の nチャネル MOS トランジスタ 16N2、及び第 3の nチャネル MOSトランジスタ 16N3のそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタ (それぞれ、 16P4, 16P5, 16P6, 16N4, 16N5,及び 16N6)力 Sチヤノレ力 S直歹 IJ に更に接続された二重化構造を有することを特徴とする SOI構造シングルイベント耐性 3入力 NOR素子とした構成である。

[0055] 好適には、第 1の pチャネル MOSトランジスタ 16P1、第 2の pチャネル MOSトランジスタ 16P2、及び第 3の pチャネル MOSトランジスタ 16P3のどのいずれ力 2つの間にも二重化構造のための前記チャネルが直列に更に接続された他の Pチャネル MOSトランジスタ（16P4, 16P5, 16P6)が接続されていない。このような構成にすることによって、二重化構造のために追加されたトランジスタを距離的に離れた位置に配置することができ、高エネルギー粒子の入射によって二重化構造を有するトランジスタの両方が同時にオンになることを防止でき、より高いシングルイベント耐性を実現することができる。

[0056] これから 3入力 NOR素子 16の動作について、図 12に示された従来の 3入力 NOR 素子 12と比較しながら説明する。入力 Aがハイレベルで、入力 Bがローレベル、入力 Cがローレベルの場合を考える。 3入力 NOR素子 12においては、 pチャネル MOSトランジスタ 12P1がオフ、 nチャネル MOSトランジスタ 12N1がオン、 pチャネル MOS トランジスタ 12P2がオン、 nチャネル MOSトランジスタ 12N2がオフ、 pチャネル MO Sトランジスタ 12P3がオン、 nチャネル MOSトランジスタ 12N3がオフとなって、出力 Yはローレベルとなる。し力し、オフである pチャネル MOSトランジスタ 12P1が高エネルギ一粒子線の入射により誤動作してオンになったとすると、出力 Yはローレベルからハイレベル側にレベルシフトして論理値が反転し、シングルイベントが発生する場合がある。一方、 3入力 NOR素子 16においては、 pチャネル MOSトランジスタ 16P1 及び 16P4がオフ、 nチャネル MOSトランジスタ 16N1及び 16N4及びがオン、 pチヤネル MOSトランジスタ 16P2及び 16P5力 Sオン、 nチャネル MOSトランジスタ 16N2及び 16N5及びがオフ、 pチャネル MOSトランジスタ 16P3及び 16P6がオン、 nチヤネル MOSトランジスタ 16N3及び 16N6がオフとなって、出力 Yはローレベルとなる。ここで、同様に、オフである pチャネル MOSトランジスタ 16P1が高エネルギー粒子線の入射により誤動作してオンになつたとしても、それと直列に接続されて、る pチヤネル MOSトランジスタ 16P4がオフのままであるので誤動作によるレベル変化はブロックされ、出力 Yはローレベルのままとなって、シングルイベントが防止される。

図面の簡単な説明

[図 1]従来のインバータ 111の構成を表わす回路図である。

[図 2]従来のデータラッチ回路 1の構成を表わす回路図である。

[図 3]従来の二重化構造を有するトランジスタを含むインバータ 21の構成を表わす回路図である。

[図 4]本発明の第 1の実施形態に係るシングルイベント耐性インバータ 31の構成を表わす回路図である。

[図 5]シングルイベント耐性データラッチ回路 4と組み合わせて使用されるノッファ回路 4Bの構成を表わす回路図である。

[図 6]本発明の第 3の実施形態に係るシングルイベント耐性データラッチ回路 4の構成を表わす回路図である。

[図 7]SOI基板 nチャネル MOSトランジスタ 10の断面図である。

[図 8]バルタ基板 nチャネル MOSトランジスタ 20の断面図である。

[図 9]従来の 2入力 NAND素子 9の構成を表わす回路図である。

[図 10]従来の 3入力 NAND素子 10の構成を表わす回路図である。

[図 11]従来の 2入力 NOR素子 11の構成を表わす回路図である。

[図 12]従来の 3入力 NOR素子 12の構成を表わす回路図である。

[図 13]本発明の第 4の実施形態に係る 2入力 NAND素子 13の構成を表わす回路図である。

[図 14]本発明の第 4の実施形態に係る 3入力 NAND素子 14の構成を表わす回路図である。

[図 15]本発明の第 5の実施形態に係る 2入力 NOR素子 15の構成を表わす回路図である。

[図 16]本発明の第 5の実施形態に係る 3入力 NOR素子 16の構成を表わす回路図である。

符号の説明

1 データラッチ回路

111— 116 インバータ

1N1— 1N8 nチャネル MOSトランジスタ

1P1— 1P8 pチャネル MOSトランジスタ

21 インバータ

2N1— 2N2 nチャネル MOSトランジスタ

2P1— 2P2 pチャネル MOSトランジスタ

31 シングルイベント而性インバータ

3N1— 3Ν2 ηチャネル MOSトランジスタ

3P1— 3Ρ2 ρチャネル MOSトランジスタ

4 シングルイベント耐性データラッチ回路

4Β バッファ回路

411—415 インバータ

4N1— 4N10 ηチャネル MOSトランジスタ

4P1— 4P10 ρチャネル MOSトランジスタ

4S1 トランスミッションゲート

9 2入力 NAND素子

9P1— 9Ρ2 ρチャネル MOSトランジスタ

9N1— 9Ν2 ηチャネル MOSトランジスタ

10 3入力 NAND素子 P1 10P3 pチャネル MOSトランジスタN1— 10N3 nチャネル MOSトランジスタ 2入力 NOR素子

P1— 11P2 pチャネル MOSトランジスタN1— 11N2 nチャネル MOSトランジスタ 3入力 NOR素子

P1— 12P3 ρチャネル MOSトランジスタN1— 12N3 nチャネル MOSトランジスタ 2入力 NAND素子

P1— 13P2 ρチャネル MOSトランジスタN1— 13N2 nチャネル MOSトランジスタ 3入力 NAND素子

P1 14P3 pチャネル MOSトランジスタN1— 14N3 nチャネル MOSトランジスタ 2入力 NOR素子

P1— 15P2 pチャネル MOSトランジスタN1— 15N2 nチャネル MOSトランジスタ 3入力 NOR素子

P1— 16P3 pチャネル MOSトランジスタN1— 16N3 nチャネル MOSトランジスタ SOI基板 nチャネル MOSトランジスタソース

ゲート

ドレイン

p領域

Si〇2絶縁膜

基板

バルク基板 nチャネル MOSトランジスタソースゲートドレイン基板強電界領域

Claims

請求の範囲

[1] ソース又はドレインのラインに関して直列に、第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向かって、第 1の pチャネル MOSトランジスタ及び第 1の nチャネル MOSトランジスタがその順番に SOI構造の基板上で接続された構造を有するインバータにおいて、

前記第 1の pチャネル MOSトランジスタ及び前記第 1の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの第 2の MOSトランジスタ力ソース又はドレインのラインに関して直列に更にそれぞれ接続され、かつ、前記第 1の ρチャネル MOSトランジスタと前記第 2の pチャネル M OSトランジスタの間のノードと、前記第 1の nチャネル MOSトランジスタと前記第 2の n チャネル MOSトランジスタの間のノードとが接続された二重化構造を有することを特徴とする SOI構造シングルイベント耐性インバータ。

[2] ソース又はドレインのラインに関して直列に、第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向かって、第 1の pチャネル MOSトランジスタ、第 2の pチャネル MOSトランジスタ、第 1の nチャネル MOSトランジスタ、及び第 2の nチャネル MOSトランジスタがその順番に SOI構造の基板上で接続されており、前記第 1の Pチャネル MOSトランジスタ、前記第 2の pチャネル MOSトランジスタ、前記第 1の nチャネル MOSトランジスタ、及び前記第 2の nチャネル MOSトランジスタはインバータを構成し、

前記第 1の Pチャネル MOSトランジスタ、前記第 2の pチャネル MOSトランジスタ、前記第 1の nチャネル MOSトランジスタ、及び前記第 2の nチャネル MOSトランジスタのゲートは共通接続され、かつ、前記インバータの入力に接続され、

前記第 1の Pチャネル MOSトランジスタと前記第 2の pチャネル MOSトランジスタの間のノードと、前記第 1の nチャネル MOSトランジスタと前記第 2の nチャネル MOSトランジスタの間のノードとが接続され、

前記第 1の Pチャネル MOSトランジスタと前記第 2の pチャネル MOSトランジスタとによって二重化構造を有する pチャネル MOSトランジスタが形成されるようになっており、及び前記第 1の nチャネル MOSトランジスタと前記第 2の nチャネル MOSトランジスタとによって二重化構造を有する nチャネル MOSトランジスタが形成されるようになっていることを特徴とする SOI構造シングルイベント耐性インバータ。

[3] 一方の出力が他方の入力に直接あるいはオンオフゲートを介してそれぞれ交差接続された 2個のインバータを含む SOI構造の基板上に形成された半導体メモリにおいて、

前記インバータの内の少なくとも 1個のインバータは、請求項 1又は 2に記載の SOI 構造シングルイベント耐性インバータであることを特徴とする SOI構造シングルィベント耐性半導体メモリ素子。

[4] 出力が第 2のインバータの入力に接続された第 1のインバータと、

お互いに相補な論理値の相補クロック信号に基づくオンオフ制御がなされる接続を通じて出力が第 1のインバータの入力に接続された第 2のインバータと、

前記相補クロック信号とそれぞれ逆相の逆相相補クロック信号に基づいたオンオフ制御の下に、入力を前記第 1のインバータの入力に反転出力するクロックドインバータと、を有する SOI構造の基板上で形成されたデータラッチ回路において、

前記第 1のインバータ及び前記第 2のインバータのうちの少なくともいずれかは請求項 1又は 2に記載の SOI構造シングルイベント耐性インバータであることを特徴とする SOI構造シングルイベント耐性データラッチ回路。

[5] 請求項 4に記載の SOI構造シングルイベント耐性データラッチ回路にぉ、て、前記クロックドインバータは、ソース又はドレインのラインに関して直列に、第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向カゝつて、第 1 の Pチャネル MOSトランジスタ、第 2の pチャネル MOSトランジスタ、第 3の pチャネル MOSトランジスタ、第 1の nチャネル MOSトランジスタ、第 2の nチャネル MOSトランジスタ、及び第 3の nチャネル MOSトランジスタがその順番に接続され、

前記第 1の Pチャネル MOSトランジスタ及び前記第 3の pチャネル MOSトランジスタのゲートの組と、前記第 1の nチャネル MOSトランジスタ及び前記第 3の nチャネル M OSトランジスタのゲートの組には、それぞれ前記逆相相補クロック信号が印可され、前記第 2の pチャネル MOSトランジスタ及び前記第 2の nチャネル MOSトランジスタは、当該 SOI構造シングルイベント耐性データラッチ回路の入力を構成し、及び前記第 3の pチャネル MOSトランジスタと前記第 1の nチャネル MOSトランジスタの間のノードは前記クロックドインバータの出力を構成することを特徴とする SOI構造シングルイベント耐性データラッチ回路。

[6] チャネルが並列に接続された第 1の pチャネル MOSトランジスタ及び第 2の pチヤネル MOSトランジスタと、チャネルが直列に接続された第 1の nチャネル MOSトランジスタ及び第 2の nチャネル MOSトランジスタと、が第 1の電圧源側に接続されたノード力も第 2の電圧源側に接続されたノードに向カゝつて直列に SOI構造の基板上で接続され、前記第 1の pチャネル MOSトランジスタ及び前記第 1の nチャネル MOSトランジスタのゲートに接続された第 1の入力と、前記第 2の pチャネル MOSトランジスタ及び前記第 2の nチャネル MOSトランジスタのゲートに接続された第 2の入力と、前記の p チャネル MOSトランジスタと前記の nチャネル MOSトランジスタの間のノードに接続された出力と、を有する SOI構造 2入力 NAND素子であって、

前記第 1の Pチャネル MOSトランジスタ、前記第 2の pチャネル MOSトランジスタ、前記第 1の nチャネル MOSトランジスタ、及び前記第 2の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とする SOI構造シングルイベント耐性 2入力 NAND素子。

[7] 前記第 1の nチャネル MOSトランジスタと前記第 2の nチャネル MOSトランジスタとの間には二重化構造のための前記チャネルが直列に更に接続された他の nチヤネル MOSトランジスタが接続されていないことを特徴とする請求項 6に記載の SOI構造シングルイベント而性 2入力 NAND素子。

[8] チャネルが並列に接続された、第 1の pチャネル MOSトランジスタ、第 2の pチヤネル MOSトランジスタ、及び第 3の pチャネル MOSトランジスタと、チャネルが直列に接続された、第 1の nチャネル MOSトランジスタ、第 2の nチャネル MOSトランジスタ、及び第 3の nチャネル MOSトランジスタと、が第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向かって直列に SOI構造の基板上で接続され、前記第 1の pチャネル MOSトランジスタ及び前記第 1の nチャネル MOSトランジスタのゲートに接続された第 1の入力と、前記第 2の pチャネル MOSトランジスタ及び前記第 2の nチャネル MOSトランジスタのゲートに接続された第 2の入力と、前記第 3の pチャネル MOSトランジスタ及び前記第 3の nチャネル MOSトランジスタのゲートに接続された第 3の入力と、前記の pチャネル MOSトランジスタと前記の nチャネル MO Sトランジスタの間のノードに接続された出力と、を有する SOI構造 3入力 NAND素子であって、

前記第 1の Pチャネル MOSトランジスタ、前記第 2の pチャネル MOSトランジスタ、前記第 3の pチャネル MOSトランジスタ、前記第 1の nチャネル MOSトランジスタ、前記第 2の nチャネル MOSトランジスタ、及び前記第 3の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とする SOI構造シングルイベント耐性 3入力 NAND素子。

[9] 前記第 1の nチャネル MOSトランジスタ、前記第 2の nチャネル MOSトランジスタ、及び前記第 3の nチャネル MOSトランジスタのどのいずれ力 2つの間にも二重化構造のための前記チャネルが直列に更に接続された他の nチャネル MOSトランジスタが接続されて、な、ことを特徴とする請求項 8に記載の SOI構造シングルイベント耐性 3入力 NAND素子。

[10] チャネルが直列に接続された第 1の pチャネル MOSトランジスタ及び第 2の pチヤネル MOSトランジスタと、チャネルが並列に接続された第 1の nチャネル MOSトランジスタ及び第 2の nチャネル MOSトランジスタと、が第 1の電圧源側に接続されたノード力も第 2の電圧源側に接続されたノードに向カゝつて直列に SOI構造の基板上で接続され、前記第 1の pチャネル MOSトランジスタ及び前記第 1の nチャネル MOSトランジスタのゲートに接続された第 1の入力と、前記第 2の pチャネル MOSトランジスタ及び前記第 2の nチャネル MOSトランジスタのゲートに接続された第 2の入力と、前記の p チャネル MOSトランジスタと前記の nチャネル MOSトランジスタの間のノードに接続された出力と、を有する SOI構造 2入力 NOR素子であって、

前記第 1の Pチャネル MOSトランジスタ、前記第 2の pチャネル MOSトランジスタ、前記第 1の nチャネル MOSトランジスタ、及び前記第 2の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とする SOI構造シングルイベント耐性 2入力 NOR素子。

[11] 前記第 1の pチャネル MOSトランジスタと前記第 2の pチャネル MOSトランジスタとの間には二重化構造のための前記チャネルが直列に更に接続された他の pチャネル MOSトランジスタが接続されていないことを特徴とする請求項 10に記載の SOI構造シングルイベント耐性 2入力 NOR素子。

[12] チャネルが直列に接続された、第 1の pチャネル MOSトランジスタ、第 2の pチヤネル MOSトランジスタ、及び第 3の pチャネル MOSトランジスタと、チャネルが並列に接続された、第 1の nチャネル MOSトランジスタ、第 2の nチャネル MOSトランジスタ、及び第 3の nチャネル MOSトランジスタと、が第 1の電圧源側に接続されたノードから第 2の電圧源側に接続されたノードに向かって直列に SOI構造の基板上で接続され、前記第 1の pチャネル MOSトランジスタ及び前記第 1の nチャネル MOSトランジスタのゲートに接続された第 1の入力と、前記第 2の pチャネル MOSトランジスタ及び前記第 2の nチャネル MOSトランジスタのゲートに接続された第 2の入力と、前記第 3の pチャネル MOSトランジスタ及び前記第 3の nチャネル MOSトランジスタのゲートに接続された第 3の入力と、前記の pチャネル MOSトランジスタと前記の nチャネル MO Sトランジスタの間のノードに接続された出力と、を有する SOI構造 3入力 NOR素子であって、

前記第 1の Pチャネル MOSトランジスタ、前記第 2の pチャネル MOSトランジスタ、前記第 3の pチャネル MOSトランジスタ、前記第 1の nチャネル MOSトランジスタ、前記第 2の nチャネル MOSトランジスタ、及び前記第 3の nチャネル MOSトランジスタのそれぞれに対して、それとゲート同士が相互に接続された同じ導電型のチャネルの MOSトランジスタがチャネルが直列に更に接続された二重化構造を有することを特徴とする SOI構造シングルイベント耐性 3入力 NOR素子。

[13] 前記第 1の pチャネル MOSトランジスタ、前記第 2の pチャネル MOSトランジスタ、及び前記第 3の pチャネル MOSトランジスタのどのいずれ力 2つの間にも二重化構造のための前記チャネルが直列に更に接続された他の pチャネル MOSトランジスタが接続されて、な、ことを特徴とする請求項 12に記載の SOI構造シングルイベント耐性 3入力 NOR素子。