JPH11186898A - 論理回路 - Google Patents

Abstract

(57)【要約】 【課題】 構成が簡単で、且つ、高速動作が可能であり
消費電力も低減することができる論理回路を提供する。 【解決手段】 ＮＭＯＳ論理ネットワーク部１１′の入
力側に配置したハイレベル遮断部２１は、相補形の信号
の内ロウレベルの信号“Ｌ”が与えられた入力側に対応
する出力端子には“Ｌ”をそのまま出力し、ハイレベル
の信号“Ｈ”が与えられた入力側に対応する出力端子を
ハイインピーダンス状態“Ｚ”として、“Ｈ”をＮＭＯ
Ｓ論理ネットワーク部１１′側に出力せず遮断する。ま
た、ＮＭＯＳ論理ネットワーク部１１′の出力側に配置
した出力バッファ部２６は、入力端子対２９の何れか一
方に与えられる信号“Ｌ”から相補形の出力信号を生成
して外部に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パストランジスタ
で構成される論理ネットワーク部を備えてなる論理回路
に関する。

【０００２】

【従来の技術】近年、電池で駆動される携帯用機器等の
普及に伴って、そのような機器に搭載される論理回路に
ついては、動作の高速化及び低消費電力化を図るため、
パストランジスタで論理ネットワーク部を構成するもの
が使用されつつある。パストランジスタを用いた論理回
路は、ＣＭＯＳで構成された論理回路よりも少ない素子
数で同じ論理機能を実現することができるため、負荷の
低減によって高速化及び低消費電力化が可能となる。

【０００３】このパストランジスタを用いた論理回路の
一例として、コンプリメンタリ・パストランジスタ・ロ
ジック（ＣＰＬ：Complementary Pass-transistor Logi
c)があり、例えば、特開平２−２８８９１７号公報や、
ＩＥＥＥ論文(IEEE JOURNALOF SOLID-STATE CIRCUIT,VO
L25,NO.2,APRIL 1990,P388-P395) 等に開示されてい
る。

【０００４】ＣＰＬを用いて論理回路（排他的論理和）
を構成した一例を図１１に示す。即ち、ＮＭＯＳＦＥＴ
１及び２のソース並びにＮＭＯＳＦＥＴ３及び４のソー
スは夫々共通に接続されて、夫々Ａ入力端子５並びに／
Ａ入力端子６となっている。尚、“／”は負論理を示す
シンボルである。

【０００５】ＮＭＯＳＦＥＴ（以下、単にＦＥＴと称
す）１及び４のゲート並びにＦＥＴ２及び３のゲートは
夫々共通に接続されて、夫々Ｂ入力端子７並びに／Ｂ入
力端子８となっている。また、ＦＥＴ１及び３のドレイ
ン並びにＦＥＴ２及び４のドレインは夫々共通に接続さ
れて、夫々／Ｘ′出力端子９並びにＸ′出力端子１０と
なっている。

【０００６】以上がＮＭＯＳ論理ネットワーク部（以
下、ネットワーク部と称す）１１を構成しており、Ａ入
力端子５及び／Ａ入力端子６は、相補形の信号が入力さ
れるソース入力端子対１２，Ｂ入力端子７及び／Ｂ入力
端子８はゲート入力端子対１３，また、／Ｘ′出力端子
９及びＸ′出力端子１０は、相補形の信号を出力する出
力端子対１４となっている。

【０００７】ネットワーク部１１の／Ｘ′出力端子９及
びＸ′出力端子１０は、ＣＭＯＳインバータ１５ａ及び
１５ｂで構成されたバッファ部１５の一対の入力端子に
夫々接続されており、バッファ部１５の各出力端子は、
夫々Ｘ出力端子１６及び／Ｘ出力端子１７となってい
る。バッファ部１５は、電源電圧レベルから若干低下し
ているネットワーク部１１の出力レベルを補うためや、
論理回路としての論理しきい値をシフトするため、ま
た、負荷の駆動能力を向上させるためなどの理由から設
けられているものである。以上のネットワーク部１１及
びバッファ部１５が、論理回路１８を構成している。

【０００８】尚、ソース入力端子対１２及びゲート入力
端子対１３に与えられる相補形の入力信号は、例えば、
論理回路１８の外部においてインバータを用いて作成さ
れたり、或いは、論理回路１８の前段に配置されている
相補信号を出力する論理回路から与えられるものであ
る。

【０００９】図１２は、論理回路１８の真理値を示すも
のであり、（ａ）はＮＭＯＳ論理ネットワーク部１１部
分，（ｂ）はバッファ部１５部分の真理値を夫々示して
いる。尚、以下において、ハイレベルの信号は“Ｈ”と
表記し、ロウレベルの信号は“Ｌ”と表記する。

【００１０】Ａ入力端子５が“Ｌ”，Ｂ入力端子７が
“Ｌ”の場合 この場合、／Ａ入力端子６及び／Ｂ入力端子８には共に
“Ｈ”が与えられ、ＦＥＴ１及び４がオフ状態，ＦＥＴ
２及び３がオン状態となる。すると、／Ｘ′出力端子９
には、ＦＥＴ３を介して／Ａ入力端子６の“Ｈ”が出力
され，Ｘ′出力端子１０には、ＦＥＴ２を介してＡ入力
端子５の“Ｌ”が出力される。これらの信号レベルはバ
ッファ部１５で反転されて（図１２（ｂ）参照）、Ｘ出
力端子１６には“Ｌ”，／Ｘ出力端子１７には“Ｈ”が
出力される。

【００１１】Ａ入力端子５が“Ｌ”，Ｂ入力端子７が
“Ｈ”の場合 この場合、／Ａ入力端子６には“Ｈ”が与えられ、／Ｂ
入力端子８には“Ｌ”が与えられて、ＦＥＴ１及び４が
オン状態，ＦＥＴ２及び３がオフ状態となる。すると、
／Ｘ′出力端子９には、ＦＥＴ１を介してＡ入力端子５
の“Ｌ”が出力され、Ｘ′出力端子１０には、ＦＥＴ４
を介して／Ａ入力端子６の“Ｈ”が出力される。夫々の
信号レベルがバッファ部１５で反転されて、Ｘ出力端子
１６には“Ｈ”，／Ｘ出力端子１７には“Ｌ”が出力さ
れる。

【００１２】Ａ入力端子５が“Ｈ”，Ｂ入力端子７が
“Ｌ”の場合 この場合、／Ａ入力端子６には“Ｌ”が与えられ、／Ｂ
入力端子８には“Ｈ”が与えられて、ＦＥＴ１及び４が
オフ状態，ＦＥＴ２及び３がオン状態となる。すると、
／Ｘ′出力端子９には、ＦＥＴ３を介して／Ａ入力端子
６の“Ｌ”が出力され、Ｘ′出力端子１０には、ＦＥＴ
２を介してＡ入力端子５の“Ｈ”が出力される。夫々の
信号レベルはバッファ部１５で反転されて、Ｘ出力端子
１６には“Ｈ”，／Ｘ出力端子１７には“Ｌ”が出力さ
れる。

【００１３】Ａ入力端子５が“Ｈ”，Ｂ入力端子７が
“Ｈ”の場合 この場合、／Ａ入力端子６及び／Ｂ入力端子８には共に
“Ｌ”が与えられて、ＦＥＴ１及び４がオン状態，ＦＥ
Ｔ２及び３がオフ状態となる。すると、／Ｘ′出力端子
９には、ＦＥＴ１を介してＡ入力端子５の“Ｈ”が出力
され，Ｘ′出力端子１０には、ＦＥＴ４を介して／Ａ入
力端子６の“Ｌ”が出力される。夫々の信号はバッファ
部１５で反転されて、Ｘ出力端子１６には“Ｌ”，／Ｘ
出力端子１７には“Ｈ”が出力される。

【００１４】

【発明が解決しようとする課題】以上に説明したような
ＣＰＬによって構成される論理回路１８には、以下のよ
うな問題がある。先ず、出力信号のレベルが遷移する時
には、ネットワーク部１１における出力端子対１４の一
方のレベルが立ち下がり、他方のレベルは立ち上がる
が、ＮＭＯＳＦＥＴの場合、ソース−ドレイン間におい
て、ロウレベルからハイレベルに遷移する信号（立ち上
がり信号）の伝搬遅延時間は、ハイレベルからロウレベ
ルに遷移する信号（立ち下がり信号）に比べて長くなる
（図１３参照）。

【００１５】これは、（ゲートがハイレベルとなって）
ソース側からドレイン側に立ち上がり信号が伝搬する場
合は、ゲート−ソース間，ゲート−ドレイン間の電位差
が何れも小さくなる方向への変化となり、ＦＥＴの特性
上、ソース−ドレイン間の抵抗値は大きくなる方向へ変
化するからである。

【００１６】また、例えば電源電圧が５Ｖである場合、
ドレイン側に出力されるハイレベル信号の電位は、ＦＥ
Ｔ１〜４のしきい値電圧の影響によって４Ｖ程度まで低
下すると共に、ソース側に与えられる入力信号は、ネッ
トワーク部１１を経由してバッファ部１５を駆動するこ
とになり入力側から見た負荷が重くなることから、総じ
て、立ち上がり信号の波形なまりは大きくなり、伝搬遅
延時間は一層長くなる傾向を示す。このため、論理回路
１８の動作速度が遅くなるという問題がある。

【００１７】更に、立ち上がり信号の波形なまりが大き
くなることから、バッファ部１５のＣＭＯＳインバータ
１５ａ及び１５ｂ内部におけるＣＭＯＳＦＥＴ（図示せ
ず）が同時に導通状態となって流れる貫通電流が増加す
ることや、出力端子対１４から出力される相補信号間に
はスキューが生じることから、バッファ部１５を介して
次段に接続される論理回路においてはグリッチにより不
要な充放電が生じることになり、消費電力の点でも問題
があった。

【００１８】尚、以上の問題は、論理ネットワーク部を
ＰＭＯＳＦＥＴで構成した場合においても、立ち下がり
信号の波形なまり及びロウレベル信号の上昇といった点
により、同様に生じるものである（図１４参照）。

【００１９】本発明は上記事情に鑑みてなされたもので
あり、その目的は、構成が簡単で、且つ、高速動作が可
能であり消費電力も低減することができる論理回路を提
供することにある。

【００２０】

【課題を解決するための手段】本発明の論理回路によれ
ば、ＮＭＯＳＦＥＴからなるパストランジスタで構成さ
れるＮＭＯＳ論理ネットワーク部の入力側において、ハ
イレベル遮断部は、相補形の信号の内、ロウレベル信号
が与えられた入力側に対応する出力端子にはロウレベル
信号をそのまま出力し、ハイレベル信号が与えられた入
力側に対応する出力端子をハイインピーダンス状態とし
て、ハイレベル信号をＮＭＯＳ論理ネットワーク部側に
出力せず遮断する。すると、ＮＭＯＳ論理ネットワーク
部を伝搬する信号は、ロウレベル信号のみとなる。

【００２１】そして、ＮＭＯＳ論理ネットワーク部の出
力側において、出力バッファ部は、入力端子対の何れか
一方に与えられる入力信号から相補形の出力信号を生成
して外部に出力するので、伝搬遅延時間の長いハイレベ
ル信号をＮＭＯＳ論理ネットワーク部に伝搬させること
なく必要な論理機能を実現することができ、ＮＭＯＳ論
理ネットワーク部をパストランジスタによって簡単な構
成とした場合に、動作速度の向上を図ることができる。
また、出力バッファ部から出力される相補形の出力信号
のスキューは極めて小さくなるので、消費電力をも低減
することもできる。

【００２２】また、論理ネットワーク部をＰＭＯＳＦＥ
Ｔからなるパストランジスタで構成する場合も、ＰＭＯ
Ｓ論理ネットワーク部の入力側において、ロウレベル遮
断部は、ハイレベル信号が与えられた入力側に対応する
出力端子にはハイレベル信号をそのまま出力し、ロウレ
ベル信号が与えられた入力側に対応する出力端子をハイ
インピーダンス状態としてロウレベル信号をＰＭＯＳ論
理ネットワーク部側に出力せず遮断する。そして、ＰＭ
ＯＳ論理ネットワーク部の出力側において、出力バッフ
ァ部が入力端子対の何れか一方に与えられる入力信号か
ら相補形の出力信号を生成して外部に出力することによ
って、上記と同様の効果を得ることができる。

【００２３】

【発明の実施の形態】（第１実施例）以下、本発明の第
１実施例について図１及び図２を参照して説明する。
尚、図１１と同一部分には同一符号を付して説明を省略
し、以下異なる部分についてのみ説明する。ＮＭＯＳ論
理ネットワーク部（以下、ネットワーク部と称す）１
１′の入力側には、ハイレベル遮断部２１が設けられて
いる。ハイレベル遮断部２１は、２つのＮＭＯＳＦＥＴ
（以下、ＦＥＴと称す）２２及び２３で構成されてお
り、そのＦＥＴ２２及び２３のソースは、夫々Ａ入力端
子２２ａ及び／Ａ入力端子２３ａとなっている。これら
Ａ及び／Ａ入力端子２２ａ及び２３ａは、入力端子対２
４を構成している。

【００２４】また、ＦＥＴ２２のゲートは、／Ａ入力端
子２３ａに接続されており、ＦＥＴ２３のゲートは、Ａ
入力端子２２ａに接続されている。ＦＥＴ２２及び２３
のドレインは、夫々Ａ′出力端子２２ｂ及び／Ａ′出力
端子２３ｂとなっており、これらＡ′及び／Ａ′出力端
子２２ｂ及び２３ｂは、出力端子対２５を構成してい
る。

【００２５】図１１に示すネットワーク部１１のＡ入力
端子５及び／Ａ入力端子６は、本実施例では、Ａ′入力
端子５′及び／Ａ′入力端子６′に置き換わっており、
これらはソース入力端子対１２′となっている。そし
て、Ａ′及び／Ａ′入力端子５′及び６′には、ハイレ
ベル遮断部２１のＡ′及び／Ａ′出力端子２２ｂ及び２
３ｂが夫々接続されている。

【００２６】ネットワーク部１１′の出力側には、出力
バッファ部２６が設けられており、その出力バッファ部
２６は、ＣＭＯＳインバータ（以下、単にインバータと
称す）２７及び２８で構成されている。インバータ２７
の／Ｘ′入力端子２７ａは、インバータ２８の／Ｘ出力
端子２８ｂに接続されており、インバータ２８のＸ′入
力端子２８ａは、インバータ２７のＸ出力端子２７ｂに
接続されている。また、／Ｘ′及びＸ′入力端子２７ａ
及び２８ａは入力端子対２９を構成しており、ネットワ
ーク部１１′の／Ｘ′及びＸ′出力端子９及び１０に夫
々接続されている。以上が論理回路３０を構成してい
る。

【００２７】次に、本実施例の作用について図２をも参
照して説明する。図２（ａ）は、ハイレベル遮断部２１
部分の真理値を示すものである。即ち、Ａ入力端子２
２ａにハイレベル“Ｈ”の信号が与えられた場合この
時、／Ａ入力端子２３ａには、同時にロウレベル“Ｌ”
の信号が与えられる。そして、ＦＥＴ２３のゲートは
“Ｈ”であるから、ＦＥＴ２３はオン状態となって／
Ａ′出力端子２３ｂには“Ｌ”の信号が出力される。一
方、ＦＥＴ２２のゲートは“Ｌ”であるから、ＦＥＴ２
２はオフ状態となってＡ′出力端子２２ｂはハイインピ
ーダンス状態（以下、“Ｚ”で表す）となる。

【００２８】Ａ入力端子２２ａにロウレベル“Ｌ”の
信号が与えられた場合この場合は、上記の各部の信号
レベルを反転した状態になるので、ＦＥＴ２３はオフ状
態となって／Ａ′出力端子２３ｂは“Ｚ”となり、ＦＥ
Ｔ２２はオン状態となってＡ′出力端子２２ｂには
“Ｌ”の信号が出力される。

【００２９】以上のように、ハイレベル遮断部２１にお
いては、入力端子に“Ｌ”信号が与えられた方のＦＥＴ
はオン状態となってその出力端子には“Ｌ”信号が出力
され、入力端子に“Ｈ”信号が与えられた他方のＦＥＴ
はオフ状態となってその出力端子は“Ｚ”となることに
より、“Ｈ”信号の出力を遮断するようになっている。

【００３０】図２（ｂ）は、ネットワーク部１１′部分
の真理値を示すものである。基本的には、図１２に示す
排他的論理和の論理機能と同様であるが、Ａ′入力端子
５′及び／Ａ′入力端子６′は、ハイレベル遮断部２１
によって“Ｈ”の代わりに“Ｚ”となるので、Ａ′入力
端子５′及び／Ａ′入力端子６′に“Ｈ”が与えられた
時に“Ｈ”になる／Ｘ′出力端子９及びＸ′出力端子１
０の論理は、ハイインピーダンス状態（Ｚ）に置き換わ
っている。即ち、出力端子９及び１０の一方が“Ｌ”で
ある場合他方は必ず“Ｚ”となり、ネットワーク部１
１′から“Ｈ”は出力されない。

【００３１】図２（ｃ）は、出力バッファ部２６の真理
値を示すものである。即ち、／Ｘ′入力端子２７ａに
“Ｌ”が与えられた場合、Ｘ′入力端子２８ａは、同時
に“Ｚ”となる。そして、インバータ２７のＸ出力端子
２７ｂには、反転された“Ｈ”が出力される。この
“Ｈ”はＸ′入力端子２８ａにも与えられるため、イン
バータ２８の／Ｘ出力端子２８ｂには、反転された
“Ｌ”が出力される。

【００３２】また、出力バッファ部２６の回路構成は対
象であるため、Ｘ′入力端子２８ａに“Ｌ”が与えられ
た場合は、Ｘ出力端子２７ｂには“Ｌ”が出力され、／
Ｘ出力端子２８ｂには“Ｈ”が出力される。即ち、／
Ｘ′及びＸ′入力端子２７ａ及び２８ａの何れか一方に
“Ｌ”が与えられると、相補形の信号が出力されるよう
になっている。

【００３３】そして、以上の図２（ａ），（ｂ）及び
（ｃ）を合成したものが図２（ｄ）に示す論理回路３０
の真理値であり、Ａ入力端子２２ａ，Ｂ入力端子２３
ａ，Ｘ出力端子２７ｂの論理関係を参照すれば、排他的
論理和となっている。

【００３４】以上のように本実施例によれば、ネットワ
ーク部１１′の入力側に配置したハイレベル遮断部２１
は、相補形の信号の内、ロウレベルの信号“Ｌ”が与え
られた入力側に対応する出力端子には“Ｌ”をそのまま
出力し、ハイレベルの信号“Ｈ”が与えられた入力側に
対応する出力端子をハイインピーダンス状態“Ｚ”とし
て、“Ｈ”をネットワーク部１１′側に出力せず遮断し
て、ネットワーク部１１′を伝搬する信号を“Ｌ”のみ
とした。

【００３５】また、ネットワーク部１１′の出力側に配
置した出力バッファ部２６は、入力端子対２９の何れか
一方に与えられる信号“Ｌ”から相補形の出力信号を生
成して外部に出力するので、伝搬遅延時間の長いハイレ
ベル信号“Ｈ”をネットワーク部１１′に伝搬させるこ
となく必要な論理機能を実現することができる。

【００３６】従って、ネットワーク部１１′をＮＭＯＳ
ＦＥＴ１乃至４からなるパストランジスタによって簡単
な構成とした場合でも、高速動作させることができる。
また、出力バッファ部２６から出力される相補形の出力
信号はスキューが極めて小さくなるので、出力バッファ
部２６のＣＭＯＳインバータ２７及び２８内部における
ＣＭＯＳＦＥＴ（図示せず）が同時にオン状態となる時
間が極めて短くなり貫通電流が殆ど流れないようにする
ことができ、加えて、出力バッファ部２６を介して次段
に接続される論理回路においても、グリッチの発生を抑
制することができるので、不要な充放電が生じることな
く消費電力を低減することもできる。また、ハイレベル
信号“Ｈ”によっては、ＦＥＴ１乃至４を介して出力側
を駆動しないので、ハイレベル信号“Ｈ”が与えられる
側の入力端子の負荷を低減することができる。

【００３７】図３及び図４は、ハイレベル遮断部の他の
構成例を示すものである。図３におけるハイレベル遮断
部３１は、２つのＰＭＯＳＦＥＴ（以下、ＦＥＴと称
す）３２及び３３から構成されている。各ＦＥＴ３２及
び３３のソースは、Ａ入力端子３２ａ及び／Ａ入力端子
３３ａとなって入力端子対３１ａを構成していると共
に、夫々のゲートに接続されている。また、各ＦＥＴ３
２及び３３のドレインは、Ａ′出力端子３２ｂ及び／
Ａ′出力端子３３ｂとなっており、これらが出力端子対
３１ｂを構成している。

【００３８】ハイレベル遮断部３１を斯様に構成した場
合は、入力端子３２ａ及び３３ａの内“Ｌ”が与えられ
た方のＦＥＴがオン状態となって、出力端子に“Ｌ”が
出力され、“Ｈ”が与えられた方のＦＥＴはオフ状態と
なって出力端子は“Ｚ”となる。従って、ハイレベル遮
断部２１と同様に、“Ｌ”のみをネットワーク部１１′
に出力して“Ｈ”は出力せず遮断するように作用する。

【００３９】一方、図４におけるハイレベル遮断部３４
は、ＰＭＯＳＦＥＴ３５及びＮＭＯＳＦＥＴ（以下、何
れもＦＥＴと称す）３６から構成されている。各ＦＥＴ
３５及び３６のソースは、Ａ入力端子３５ａ及び／Ａ入
力端子３６ａとなって入力端子対３４ａを構成してい
る。また、ドレインは、Ａ′出力端子３５ｂ及び／Ａ′
出力端子３６ｂとなって出力端子対３４ｂを構成してい
る。そして、ＦＥＴ３５及び３６のゲートは共通に接続
されていると共に、Ａ入力端子３５ａに接続されてい
る。

【００４０】ハイレベル遮断部３４を斯様に構成した場
合は、Ａ入力端子３５ａに“Ｌ”が与えられるとＦＥＴ
３５がオン状態となって、Ａ′出力端子３５ｂに“Ｌ”
が出力される。この時、／Ａ入力端子３６ａには“Ｈ”
が与えられるが、ＦＥＴ３６はオフ状態であり、／Ａ′
出力端子３６ｂは“Ｚ”となる。

【００４１】また、Ａ入力端子３５ａに“Ｈ”が与えら
れるとＦＥＴ３５がオフ状態となって、Ａ′出力端子３
５ｂは“Ｚ”となる。この時、／Ａ入力端子３６ａには
“Ｌ”が与えられるが、ＦＥＴ３６はオン状態であり、
／Ａ′出力端子３６ｂは“Ｌ”となる。従って、ハイレ
ベル遮断部２１と同様に、“Ｌ”のみをネットワーク部
１１′に出力して“Ｈ”は出力せず遮断するように作用
する。

【００４２】図５及び図６は、出力バッファ部の他の構
成例を示すものである。図５における出力バッファ部３
７は、出力バッファ部２６のインバータ２７及び２８の
出力端子に、夫々ＣＭＯＳインバータ３８及び３９を接
続した構成であり、出力バッファ部２６の出力信号を単
に反転するものである。従って、インバータ３８の出力
端子が／Ｘ出力端子３８ｂとなり、インバータ３９の出
力端子がＸ出力端子３９ｂとなって出力信号の論理が入
れ替わるだけで、出力バッファ部２６と同様に作用す
る。

【００４３】一方、図６における出力バッファ部４０
は、ＣＭＯＳインバータ４１及び４２の入力側に、２つ
のＰＭＯＳＦＥＴ４３及び４４を接続したものである。
即ち、インバータ４１の入力端子は／Ｘ′入力端子４１
ａとなっており、その／Ｘ′入力端子４１ａには、ＦＥ
Ｔ４３のソースが接続されている。

【００４４】また、インバータ４２の入力端子はＸ′入
力端子４２ａとなっており、そのＸ′入力端子４２ａに
は、ＦＥＴ４４のドレインが接続されている。インバー
タ４１及び４２の出力端子は、夫々Ｘ出力端子４１ｂ及
び／Ｘ出力端子４２ｂとなっている。尚、／Ｘ′入力端
子４１ａ及びＸ′入力端子４２ａは、入力端子対４０ａ
を構成している。

【００４５】そして、ＦＥＴ４３のドレインとＦＥＴ４
４のソースは接続されており、その共通接続点は電源Ｖ
ccに接続されプルアップされている。また、ＦＥＴ４３
のゲートはＸ′入力端子４２ａに接続され、ＦＥＴ４４
のゲートは／Ｘ′入力端子４１ａに接続されている。

【００４６】出力バッファ部４０を斯様に構成した場合
は、例えば、／Ｘ′入力端子４１ａに“Ｌ”が与えられ
ると、そのレベルが反転されてＸ出力端子４１ｂは
“Ｈ”となる。この時、ネットワーク部１１′のＸ′出
力端子１０は“Ｚ”となっているが、ＦＥＴ４４がオン
状態となるのでＸ′入力端子４２ａは“Ｈ”となり、／
Ｘ出力端子４２ｂは“Ｌ”となる。

【００４７】尚、回路構成は対象であるから、Ｘ′入力
端子４２ａに“Ｌ”が与えられた場合は、Ｘ出力端子４
１ｂは“Ｈ”となり、Ｘ′出力端子４２ａは“Ｌ”とな
る。従って、出力バッファ部２６と同様に、入力端子４
１ａ及び４２ａの何れか一方に“Ｌ”が与えられると、
相補形の信号が生成されて出力されるようになってい
る。

【００４８】（第２実施例）図７及び図８は本発明の第
２実施例を示すものであり、第１実施例と同一部分には
同一符号を付して説明を省略し、以下異なる部分につい
てのみ説明する。第２実施例では、第１実施例のＮＭＯ
Ｓ論理ネットワーク部１１′が、ＰＭＯＳ論理ネットワ
ーク部４５に置き換わっている。

【００４９】ＰＭＯＳ論理ネットワーク部（以下、ネッ
トワーク部と称す）４５は、ＮＭＯＳ論理ネットワーク
部１１′を構成するＮＭＯＳＦＥＴ１，２，３及び４
が、夫々ＰＭＯＳＦＥＴ４６，４７，４８及び４９に置
き換えられた構成であり、ＮＭＯＳ論理ネットワーク部
１１′と同様に排他的論理和機能をなすものである。

【００５０】尚、ＮＭＯＳ論理ネットワーク部１１′の
Ｂ入力端子７及び／Ｂ入力端子８には、ネットワーク部
４５のＢ入力端子５０及び／Ｂ入力端子５１が対応して
おり、／Ｘ′出力端子９及びＸ′出力端子１０には、
Ｘ′出力端子５２及び／Ｘ′出力端子５３が対応してい
る。また、Ｂ入力端子５０及び／Ｂ入力端子５１は、ゲ
ート入力端子対４５ａを構成しており、Ｘ′出力端子５
２及び／Ｘ′出力端子５３は、出力端子対４５ｂを構成
している。

【００５１】ソース入力端子対４５ｃを構成している
Ａ′入力端子５４及び／Ａ′入力端子５５には、ハイレ
ベル遮断部２１に代えて、ロウレベル遮断部５６が接続
されている。ロウレベル遮断部５６の構成は、ハイレベ
ル遮断部２１を構成するＮＭＯＳＦＥＴ２２及び２３
を、ＰＭＯＳＦＥＴ５７及び５８に置き換えた構成であ
る。ＰＭＯＳＦＥＴ５７及び５８のドレインである出力
端子５７ｂ及び５８ｂは、出力端子対５６ａを構成して
いる。

【００５２】尚、出力バッファ部２６′は第１実施例と
同様の構成であるが、ネットワーク部４５側で出力信号
の論理が入れ替わっているのに対応して、入力端子２７
ａはＸ′入力端子２７ａ′となり、入力端子２８ａは／
Ｘ′出力端子２８ａ′となっている。以上が論理回路５
９を構成している。

【００５３】次に、第２実施例の作用について図８をも
参照して説明する。図８は、第１実施例の図２に相当す
るものであり、図８（ａ），（ｂ）及び（ｃ）は、夫々
ロウレベル遮断部５６，ネットワーク部４５及び出力バ
ッファ部２６′の真理値を示し、図８（ｄ）は、論理回
路５９全体としての真理値を示す。

【００５４】先ず、図８（ａ）に示すロウレベル遮断部
５６の場合について説明する。 Ａ入力端子５７ａにハイレベル“Ｈ”の信号が与えら
れた場合 この時、／Ａ入力端子５８ａには同時にロウレベル
“Ｌ”の信号が与えられる。そして、ＰＭＯＳＦＥＴ
（以下、ＦＥＴと称す）５７のゲートは“Ｌ”であるか
ら、ＦＥＴ５７はオン状態となって／Ａ′出力端子５７
ｂには“Ｈ”が出力される。一方、ＦＥＴ５８のゲート
は“Ｈ”であるから、ＦＥＴ５８はオフ状態となって／
Ａ′出力端子５８ｂはハイインピーダンス状態“Ｚ”と
なる。

【００５５】Ａ入力端子５７ａにロウレベル“Ｌ”の
信号が与えられた場合 この場合は、上記の各部の信号レベルを反転した状態
になるので、ＦＥＴ５７はオフ状態となって／Ａ′出力
端子５７ｂは“Ｚ”となり、ＦＥＴ５８はオン状態とな
って／Ａ′出力端子５８ｂには“Ｈ”の信号が出力され
る。

【００５６】以上のように、ロウレベル遮断部５６にお
いては、入力端子に“Ｈ”が与えられた方のＦＥＴはオ
ン状態となってその出力端子には“Ｈ”が出力され、入
力端子に“Ｌ”が与えられた他方のＦＥＴはオフ状態と
なってその出力端子は“Ｚ”状態となることにより、入
力側に与えられた“Ｌ”の出力を遮断するようになって
いる。

【００５７】図８（ｂ）は、ネットワーク部４５の真理
値である。 Ａ′入力端子５４が“Ｚ”，Ｂ入力端子５０が“Ｌ”
の場合 この場合、ＦＥＴ４６及び４９がオン状態，ＦＥＴ４７
及び４８がオフ状態となり、／Ａ′入力端子５５及び／
Ｂ入力端５１には共に“Ｈ”が与えられる。すると、
Ｘ′出力端子５２はＦＥＴ４６を介して“Ｚ”となり、
／Ｘ′出力端子５３にはＦＥＴ４９を介して／Ａ′入力
端子５５の“Ｈ”が出力される。

【００５８】Ａ′入力端子５４が“Ｚ”，Ｂ入力端子
５０が“Ｈ”の場合 この場合、ＦＥＴ４６及び４９がオフ状態，ＦＥＴ４７
及び４８がオン状態となり、／Ａ′入力端子５５は
“Ｈ”，／Ｂ入力端子５１には“Ｌ”が与えられる。す
ると、Ｘ′出力端子５２には、ＦＥＴ４８を介して／
Ａ′入力端子５５の“Ｈ”が出力され、／Ｘ′出力端子
５３は、ＦＥＴ４７を介して“Ｚ”となる。

【００５９】Ａ′入力端子５４が“Ｈ”，Ｂ入力端子
５０が“Ｌ”の場合 この場合、ＦＥＴ４６及び４９がオン状態，ＦＥＴ４７
及び４８がオフ状態となり、／Ａ′入力端子５５は
“Ｚ”となり、／Ｂ入力端子５１には“Ｈ”が与えられ
る。すると、Ｘ′出力端子５２には、ＦＥＴ４６を介し
てＡ′入力端子５４の“Ｈ”が出力され、／Ｘ′出力端
子５３はＦＥＴ４９を介して“Ｚ”となる。

【００６０】Ａ′入力端子５４が“Ｈ”，Ｂ入力端子
５０が“Ｈ”の場合 この場合、ＦＥＴ４６及び４９がオフ状態，ＦＥＴ４７
及び４８がオン状態となり、／Ａ′入力端子５５は
“Ｚ”，／Ｂ入力端子５１には“Ｌ”が与えられる。す
ると、Ｘ′出力端子５２は、ＦＥＴ４８を介して“Ｚ”
となり、／Ｘ′出力端子５３には、ＦＥＴ４７を介して
Ａ′入力端子５４の“Ｈ”が出力される。

【００６１】図８（ｃ）は、出力バッファ部２６′の真
理値を示すものである。即ち、Ｘ′入力端子２７ａ′に
“Ｈ”が与えられた場合、／Ｘ′入力端子２８ａ′は、
同時に“Ｚ”となる。そして、インバータ２７の／Ｘ出
力端子２７ｂには、反転された“Ｌ”が出力される。こ
の“Ｌ”は／Ｘ′入力端子２８ａ′にも与えられるた
め、インバータ２８のＸ出力端子２８ｂには、反転され
た“Ｈ”が出力される。

【００６２】また、出力バッファ部２６′の回路構成は
対象であるため、／Ｘ′入力端子２８ａ′に“Ｈ”が与
えられた場合は、／Ｘ出力端子２７ｂには“Ｈ”が出力
され、Ｘ出力端子２８ｂには“Ｌ”が出力される。即
ち、Ｘ′及び／Ｘ′入力端子２７ａ′及び２８ａ′の何
れか一方に“Ｈ”が与えられると、相補形の信号が出力
されるようになっている。

【００６３】そして、以上の図８（ａ），（ｂ）及び
（ｃ）を合成したものが図８（ｄ）に示す論理回路５９
の真理値であり、Ａ入力端子５７ａ，Ｂ入力端子５０，
Ｘ出力端子２８ｂの論理関係を参照すれば、排他的論理
和となっている。

【００６４】以上のように第２実施例によれば、ネット
ワーク部４５の入力側に配置したロウレベル遮断部５６
は、相補形の信号の内、ハイレベルの信号“Ｈ”が与え
られた入力側に対応する出力端子には“Ｈ”をそのまま
出力し、ロウレベルの信号“Ｌ”が与えられた入力側に
対応する出力端子をハイインピーダンス状態“Ｚ”とし
て、“Ｌ”をネットワーク部４５側に出力せず遮断し
て、ネットワーク部４５を伝搬する信号を“Ｈ”のみと
した。

【００６５】また、ネットワーク部４５の出力側に配置
した出力バッファ部２６′は、入力端子対２９′の何れ
か一方に与えられる信号“Ｈ”から相補形の出力信号を
生成して外部に出力するので、伝搬遅延時間の長いロウ
レベル信号“Ｌ”をネットワーク部４５に伝搬させるこ
となく必要な論理機能を実現することができる。従っ
て、ネットワーク部４５をＰＭＯＳＦＥＴ４６乃至４９
からなるパストランジスタによって簡単な構成とした場
合でも動作速度を向上させることができ、第１実施例と
同様の効果を得ることができる。

【００６６】図９及び図１０は、ロウレベル遮断部の他
の構成例を示すものである。図９におけるロウレベル遮
断部６０は、２つのＮＭＯＳＦＥＴ（以下、ＦＥＴと称
す）６１及び６２から構成されている。各ＦＥＴ６１及
び６２のソースは、入力端子対６０ａを構成するＡ入力
端子６１ａ及び／Ａ入力端子６２ａとなっていると共
に、夫々のゲートに接続されている。また、各ＦＥＴ６
１及び６２のドレインは、出力端子対６０ｂを構成する
Ａ′出力端子６１ｂ及び／Ａ′出力端子６２ｂとなって
いる。

【００６７】ロウレベル遮断部６０を斯様に構成した場
合は、入力端子６１ａ及び６２ａの内“Ｈ”が与えられ
た方のＦＥＴがオン状態となって、出力端子に“Ｈ”が
出力され、“Ｌ”が与えられた方のＦＥＴはオフ状態と
なって出力端子は“Ｚ”となる。従って、ロウレベル遮
断部５６と同様に、“Ｈ”のみをネットワーク部４５に
出力して“Ｌ”は出力せず遮断するように作用する。

【００６８】一方、図１０におけるロウレベル遮断部６
３は、ＮＭＯＳＦＥＴ６４及びＰＭＯＳＦＥＴ（以下、
何れもＦＥＴと称す）６５から構成されている。各ＦＥ
Ｔ６４及び６５のソースは、入力端子対６３ａを構成す
るＡ入力端子６４ａ及び／Ａ入力端子６５ａとなってお
り、ドレインは、出力端子対６３ｂを構成するＡ′出力
端子６４ｂ及び／Ａ′出力端子６５ｂとなっている。Ｆ
ＥＴ６４及び６５のゲートは共通に接続されていると共
に、Ａ入力端子６４ａに接続されている。

【００６９】ロウレベル遮断部６３を斯様に構成した場
合は、Ａ入力端子６４ａに“Ｈ”が与えられるとＦＥＴ
６４がオン状態となって、Ａ′出力端子６４ｂに“Ｈ”
が出力される。この時、／Ａ入力端子６５ａには“Ｌ”
が与えられるが、ＦＥＴ６５はオフ状態であり、／Ａ′
出力端子６５ｂは“Ｚ”となる。

【００７０】一方、Ａ入力端子６４ａに“Ｌ”が与えら
れるとＦＥＴ６４がオフ状態となって、Ａ′出力端子６
４ｂは“Ｚ”となる。この時、／Ａ入力端子６５ａには
“Ｈ”が与えられるが、ＦＥＴ６５はオン状態であり、
／Ａ′出力端子６５ｂは“Ｈ”となる。従って、ロウレ
ベル遮断部５６と同様に、“Ｈ”のみをネットワーク部
４５に出力して“Ｌ”は出力せず遮断するように作用す
る。また、出力バッファ部としては、第１実施例におい
て図５及び図６に示した構成と同様のものを使用するこ
とができる。

【００７１】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。論理回路としては、入力端子対が一
対のものに限らず、複数対を有するものであっても良
い。ＮＭＯＳ論理ネットワーク部及びＰＭＯＳ論理ネッ
トワーク部は、排他的論理和に限ることなく、排他的否
定論理和，論理積，論理和，否定論理積，否定論理和な
どを構成することも可能である。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す電気的構成図

【図２】各部における真理値を示す図であり、（ａ）は
ハイレベル遮断部，（ｂ）はＮＭＯＳ論理ネットワーク
部，（ｃ）は出力バッファ部，（ｄ）は論理回路全体の
真理値を示す

【図３】ハイレベル遮断部の他の構成例を示す図（その
１）

【図４】ハイレベル遮断部の他の構成例を示す図（その
２）

【図５】出力バッファ部の他の構成例を示す図（その
１）

【図６】出力バッファ部の他の構成例を示す図（その
２）

【図７】本発明の第２実施例を示す図１相当図

【図８】図２相当図であり、（ａ）はロウレベル遮断
部，（ｂ）はＰＭＯＳ論理ネットワーク部，（ｃ）は出
力バッファ部，（ｄ）は論理回路全体の真理値を示す

【図９】ロウレベル遮断部の他の構成例を示す図（その
１）

【図１０】ロウレベル遮断部の他の構成例を示す図（そ
の２）

【図１１】従来技術を示す図１相当図

【図１２】図２相当図

【図１３】ＮＭＯＳＦＥＴのソース−ドレイン間におけ
る信号の伝達特性を示す図

【図１４】ＰＭＯＳＦＥＴのソース−ドレイン間におけ
る信号の伝達特性を示す図

【符号の説明】

１乃至４はＮＭＯＳＦＥＴ、１１′はＮＭＯＳ論理ネッ
トワーク部、１２′はソース入力端子対、１３はゲート
入力端子対、１４は出力端子対、２１はハイレベル遮断
部、２２及び２３はＮＭＯＳＦＥＴ、２５は出力端子
対、２６及び２６′は出力バッファ部、２９及び２９′
は入力端子対、３０は論理回路、３１はハイレベル遮断
部、３１ａは入力端子対、３１ｂは出力端子対、３４は
ハイレベル遮断部、３４ａは入力端子対、３４ｂは出力
端子対、３７は出力バッファ部、４０は出力バッファ
部、４０ａは入力端子対、４５はＰＭＯＳ論理ネットワ
ーク部、４５ａはゲート入力端子対、４５ｂは出力端子
対、４５ｃはソース入力端子対、４６乃至４９はＰＭＯ
ＳＦＥＴ、５６はロウレベル遮断部、５６ａは入力端子
対、５６ｂは出力端子対、５９は論理回路、６０はロウ
レベル遮断部、６０ａは入力端子対、６０ｂは出力端子
対、６３はロウレベル遮断部、６３ａは入力端子対、６
３ｂは出力端子対を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＮＭＯＳＦＥＴからなるパストランジス
   タで構成され、相補形の入力信号が与えられるソース入
   力端子対及びゲート入力端子対，並びに相補形の出力信
   号を出力する出力端子対を夫々１つ以上備えてなるＮＭ
   ＯＳ論理ネットワーク部と、 外部より相補形の入力信号が与えられる入力端子対と、
   前記ＮＭＯＳ論理ネットワーク部のソース入力端子対に
   接続される出力端子対とを有し、前記入力端子対の内、
   ロウレベルの入力信号が与えられた入力端子に対応する
   出力端子にはロウレベルの信号を出力すると共に、ハイ
   レベルの入力信号が与えられた入力端子に対応する出力
   端子をハイインピーダンス状態とするハイレベル遮断部
   と、 前記ＮＭＯＳ論理ネットワーク部の出力端子対に入力端
   子対が接続され、当該入力端子対の何れか一方に与えら
   れる入力信号から相補形の出力信号を生成して外部に出
   力する出力バッファ部とを備えたことを特徴とする論理
   回路。
2. 【請求項２】 ＰＭＯＳＦＥＴからなるパストランジス
   タで構成され、相補形の入力信号が与えられるソース入
   力端子対及びゲート入力端子対，並びに相補形の出力信
   号を出力する出力端子対を夫々１つ以上備えてなるＰＭ
   ＯＳ論理ネットワーク部と、 外部より相補形の入力信号が与えられる入力端子対と、
   前記ＰＭＯＳ論理ネットワーク部のソース入力端子対に
   接続される出力端子対とを有し、前記入力端子対の内、
   ハイレベルの入力信号が与えられた入力端子に対応する
   出力端子にはハイレベルの信号を出力すると共に、ロウ
   レベルの入力端子に対応する出力端子をハイインピーダ
   ンス状態とするロウレベル遮断部と、 前記ＰＭＯＳ論理ネットワーク部の出力端子対に入力端
   子対が接続され、当該入力端子対の何れか一方に与えら
   れる入力信号から相補形の出力信号を生成して外部に出
   力する出力バッファ部とを備えたことを特徴とする論理
   回路。