JP2008131537A - 論理回路 - Google Patents

Abstract

【課題】ＮＭＯＳＴのみを用いたパストランジスタとＣＭＯＳインバータを用い、対称性の良い入力特性を有する論理回路を提供すること。
【解決手段】同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、第一および第二のＣＭＯＳインバータを有し、一つの入力ノードに接続されるものはＮＭＯＳＴのゲート、インバータの入力及び二つのＮＭＯＳＴのドレインであり、他の入力ノードにもそれらと同等な同様なものが接続され、二つのインバータの動作特性の対称性は良く、対称性の良い入力特性を有する論理ゲート回路を構成した。
【選択図】図１

Description

本発明は、パストランジスタを用いた論理回路、特に電気的入力特性が互いに同等である二入力、一出力の論理回路に関する。

本願では電気回路網での回路の結節点をノードと称することにする。当然のことながら、あるノードは二つの役割をすることがある。すなわち、ある一つの回路網の中である一定の機能を有する部分回路網を部分回路と称することにすると、一つのノードにある部分回路の電気信号が出力されるとき（出力ノード）、そのノードにつながる他の部分回路から見るとそのノードは電気信号が入力されるノード（入力ノード）になっていることがある。

また、ノードの名前はそのノードの論理信号（論理値は１または０、論理信号レベルはハイレベルＨまたはローレベルＬで表す）を表すことにする。
さらにまた、端子とは回路に用いられているトランジスタ、抵抗、容量などの回路素子の、外部との電気的接続のために設けられた電極を言う。電気的には端子がノードを兼ねることがあり得る。また、特に電源が接続されるノードを電源ノード、接地されるノードを接地ノードと称する。

さて、パストランジスタ（パスゲートとも言う、今後「ＰＴ」と略称する）とは、少なくとも一つの制御信号入力端子と少なくとも二つの信号出力端子とを有し、制御信号によって、二つの出力端子間の導通、非導通状態を制御する電気的スイッチの具体化形態の一つである。そのトランジスタは一般に絶縁ゲート電界効果トランジスタ（「ＭＯＳＴ」という）やバイポーラトランジスタ（ＢＰＴ）等である。ＭＯＳＴの場合はそのゲートが制御信号入力端子として用いられ、ドレインとソースが二つの信号出力端子として用いられる。ＢＰＴの場合は、ベースが制御信号入力端子として用いられ、コレクタとエミッタが二つの信号出力端子として用いられるが、コレクタとエミッタの特性が同等な、例えばラテラルトランジスタが望ましい。

以下の説明ではＭＯＳＴをパストランジスタとして用いた場合を例にとって述べる。ここで「同等」は、「コレクタとエミッタを交換して接続しても回路動作上差が無いように設計されている」という意味で用いる。
このパストランジスタを用いた論理回路（「ＰＴＬ」という）は従来から良く知られている。例えば、Ｎ形のＭＯＳＴ（「ＮＭＯＳＴ」という）であるＴ６およびＴ７、二個をＰＴとして用い、第１６図のように結線する。

図において、Ｔ６およびＴ７のソース（ドレインでも良い）は共通接続されて、かつノードＮに接続されている。ノードＮを内部出力ノードと称することにする。Ｔ６のドレイン（ソース）は入力ノードＡに接続され、ゲートは入力ノードＢの信号をインバータＩ１によって反転した信号が印加されている。また、Ｔ７のドレイン（ソース）およびゲートは入力ノードＢに接続されている。さらに、ノードＮはインバータＩＢｕｆｆを通して出力ノードＱに接続されている。このＩＢｕｆｆは出力信号が入力ノードに逆流することを防止するためと、入力ノードと出力ノード間に直流電流通路が生じないようにするためのバッファー作用をする。

これらの懸念が無ければ内部出力ノードＮを直接他の論理回路の入力ノードに接続することはあり得る。出力ノードＱの信号は内部出力ノードＮの信号を単に反転したものである。Ｔ６およびＴ７とは反対導電形であるＰ形のＭＯＳＴ（ＰＭＯＳＴ）、Ｔ８のドレインがノードＮに接続され、そのソースは電源ＶＤＤに接続され、ゲートは出力ノードＱに接続されているが、これは、良く知られている方法の一つであって、ノードＮに生じるハイレベルがＮＭＯＳＴのしきい値電圧程度低下するのを正しいハイレベル（通常はＶＤＤの値に等しくなる）となるように補償するものである。ＩＢｕｆｆとＴ８の組み合わせ回路と同様な動作をする回路をレベル補償付きバッファー回路と称する。

このレベル補償付きバッファー回路は必ずしも必須ではない。すなわち、前述したように内部入力ノードＮを他のパストランジスタによる論理ゲート回路の入力ノードと共通にして、従属接続することがある。しかし、論理信号の入力の時刻差によって、後段が前段の動作に影響を与えることがある。したがって、少なくとも最終段の出力にはこれを備えることが望ましい。また、従属接続すると信号経路に入る抵抗がそれだけ増加するので従属接続の段数は制限される。すなわち、段数は経路抵抗増加による信号遅延と、レベル補償付きバッファー回路の遅延とを勘案して決められる。第１６図で、インバータＩ１およびＩＢｕｆｆには当然電力が電源から供給されているが、電源ＶＤＤとの接続線および接地との接続線は煩雑になるので省略されている。

入力ノードＡおよびＢへの信号供給のための回路は、ＭＯＳＴのうち最小寸法のもので構成された最小のＣＭＯＳインバータ（ドライブインバータ）であるとして、その等価抵抗をＲとする。パストランジスタＴ６およびＴ７は最小のＣＭＯＳインバータのＮＭＯＳと同じ特性とする。したがって等価抵抗は同じくＲである。インバータＩ１およびＩＢｕｆｆも最小のＣＭＯＳインバータで構成されているとする。

この回路の論理値表を図１７に示す。ＲｐａｔｈはノードＮを充放電するための信号経路の全抵抗である。すなわち、入力ノードに信号を供給するためのドライブインバータの等価抵抗とパストランジスタの抵抗との合成抵抗で、電源あるいは接地と内部出力ノードＮ間の全抵抗である。また、ノードの信号レベルをハイレベル（Ｈ）、ローレベル（Ｌ）で示し、入力信号に応じて各パストランジスタの導通（オン）、非導通（オフ）の状態も示してある。ハイレベルを論理値の”１”に対応させ、ローレベルを論理値の”０”に対応させると、第１６図の回路はいわゆる二入力の論理ゲート回路であるＮＯＲ回路を表す。

なお、入力ノードの論理信号の反転信号も利用可能である場合には、ＮＯＲ回路に限らず、二入力の基本論理操作である、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、などの論理ゲート回路や２：１マルチプレクサなどすべてを第１６図のようにソースを共通にした二個のＰＴを用い、それぞれのドレインを論理信号の入力ノードあるいは入力ノードの信号を反転するためのインバータの出力ノードに接続し、かつゲートには相補的な制御信号を印加し、すなわち一方が導通状態のときは他方が非導通状態になるようにした構成で実現できる。制御信号はどちらかの入力論理信号で生成しても良く、あるいは別の論理信号でも良い。

前述のようにＰＴＬは論理回路としては汎用性があり、かつ多様な論理機能を実現することが出来るが、この回路の欠点は入力の電気特性が非対称、例えば第１６図で、入力ノードＡとＢに入力した信号を入れ替えてそれぞれ入力すると、入出力間の過渡応答時間が異なることである。当然、過渡応答時間が小さくなるように結線したいが、この回路を集積回路に実装した場合には、入力ノードＡとかＢの物理的配置が決まってしまうので、配線の仕方の都合で、必ずしも任意に入れ替えて結線することは出来ず、迂回せざるを得ずに配線遅延が増加したり、他の配線層を用いざるを得ずに配線層の増加を招いたりして、性能の低下や設計コストの増加を招く要因と成る。

また、内部出力ノードを充放電するための電源または接地に接続される電流経路の抵抗が２Ｒになることも欠点である。インバータと同じ等価抵抗を持った論理回路で入力または出力ノードをドライブすれば経路抵抗は半分のＲと成るはずのものであるが、２Ｒとなってしまうので遅延が２倍程度に増加する。パストランジスタＴ６およびＴ７のチャネル幅を大きくしてその抵抗値をＲより小さくして、全経路抵抗をＲには出来ないが、２Ｒより小さくすることは出来る。

しかし、Ｔ７の抵抗は小さく出来ても、その分ほぼ反比例してゲート容量が増加する。したがって、入力ノードＢから見ると負荷容量がそれだけ増加し、入力ノードＢの駆動時間が長くなる。また、Ｔ６についても同様で、入力ノードＡから内部出力ノードＮへの経路抵抗は小さくなるが、インバータＩ１の負荷容量が増加し、その応答速度を遅くする。これらのことを勘案するとパストランジスタＴ６およびＴ７のチャネル幅を単に大きくするだけでは必ずしも遅延時間の改善にならないし、前述の入力の非対称性の欠点は無論除去できない。

通常のＣＭＯＳ論理ゲート回路に対し、パストランジスタを用いた論理ゲート回路は、ＮＭＯＳＴのみを用いるからその論理ゲート回路への入力容量が半分程度になるので高速であることが利点である。また、ソースまたはドレインの寄生容量の方がゲート容量よりもはるかに小さいことも考慮されている。この利点を用いて、更に改良されたパストランジスタを用いた論理回路構成が提案されている。

その一つは下記特許文献１および非特許文献１に記載されている相補形パストランジスタ論理回路（ＣＰＬ）である。この回路は、すべての論理信号とその反転が利用可能として、ある論理関数の論理操作結果とその反転を同時に出力するように構成されている、いわゆるデュアルレイル論理回路（これに対し、一方のみを出力する論理回路構成をシングルレイルと称する、ＰＴＬはシングルレイルである）となっている。この回路は、パストランジスタにＰＴＬと同様ＮＭＯＳＴのみを用いており、かつ相補入力を用いることが出来るので高速ではあるが、パストランジスタ数がシングルレイルのＰＴＬに比べて２倍必要で、回路面積が増大する欠点を有するし、また入力特性が非対称である欠点を有する。

また、次の例は下記の特許文献２および非特許文献２に記載されているデュアルパストランジスタロジック（ＤＰＬ）なる論理回路がある。これは、入力特性の対称性の良い論理回路構成として提案されているが、前述のＣＰＬでのＮＭＯＳＴのパストランジスタにさらに相補形のＰＭＯＳＴのパストランジスタを同数個追加して実現している。ＤＰＬはデュアルレイルで用いることを前提にして提案されているが、シングルレイルとして用いることも出来る。しかし、前者の場合はパストランジスタ数がＣＰＬの２倍、後者の場合はＰＴＬの２倍必要で、かつ素子面積がＮＭＯＳＴより大きく、動作速度の遅くなりがちなＰＭＯＳＴを多く用いる点で、素子製作の複雑さを増したり、製造コストの増加をもたらしたりする懸念がある。

特開平２−２８８９１７号公報 特開平５−２３５７４３号公報 ＩＥＥＥ Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、Ｖｏｌ．２５、Ｎｏ．２、Ａｐｒｉｌ１９９０、ｐｐ．３８８−３９５ ＩＥＥＥ Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、Ｖｏｌ．２８、Ｎｏ．１１、Ｎｏｖｅｍｂｅｒ１９９３、ｐｐ．１１４５−１１５１、

本発明の課題は、上記欠点を除去し、ＮＭＯＳＴのみを用いたパストランジスタとＣＭＯＳインバータを用い、対称性の良い入力特性を有する論理回路を提供することにある。

本発明は以下の特徴を有する論理回路の構成により上記課題を解決する。
まず、同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、同等な動作特性を有する第一および第二のＣＭＯＳインバータを用意する。ここで、「同等な動作特性」とは、「動作特性が同じになるように設計されているが、実際には製法上の種々の要因で動作特性は変動するものの、その変動範囲が回路動作としての許容範囲内にある」と言う意味で用いる。

そこで、第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、第二のＮＭＯＳＴのゲートを第一のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、第一および第二のＣＭＯＳインバータの各入力ノードはそれぞれ第一および第二の入力ノードに接続し、第一ないし第四のＮＭＯＳＴの各ドレインは第一または第二の入力のノード、または、第一または第二のＣＭＯＳインバータの出力ノードのいずれか一つに接続し、第一および第二の入力ノードから見たそれぞれの負荷が同等となるように、かつ第一と第二のＣＭＯＳインバータのそれぞれの出力ノードの負荷も同等となるようにさらに、必要であれば、内部出力ノードをレベル補償付きバッファー回路の入力ノードに接続し、その出力ノードをこのように構成した論理ゲート回路の出力ノードとする。

このようにすると、第一および第二の入力ノードから見た負荷は同等となり、対称性の良い入力特性の論理回路が得られる。なお、接続の仕方は種々あるが、中には第一の入力ノードと第二の入力ノード間を定常電流が流れたり、常に論理１を出力したりするものが生じる場合は採用しない。上記課題の解決手段である論理回路の具体的に有用な回路構成を以下に示す。

本発明の論理回路は、
構成１：第一および第二の入力ノードと内部出力ノードを有する論理回路であって、同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、同等な動作特性を有する第一および第二のＣＭＯＳインバータを有し、第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、第二のＮＭＯＳＴのゲートを第一のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、第一および第二のＣＭＯＳインバータの入力ノードはそれぞれ第一および第二の入力ノードに接続し、第一ないし第四のＮＭＯＳＴの各ドレインは第一または第二の入力のノード、または、第一または第二のＣＭＯＳインバータの出力ノードのいずれか一つに接続し、第一および第二の入力ノードから見た負荷が同等となるように、かつ第一と第二のＣＭＯＳインバータのそれぞれの出力ノードの負荷も同等となるように構成する。

構成２：同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、同等な動作特性を有する第一および第二のＣＭＯＳインバータを有し、第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、第二のＮＭＯＳＴのゲートを第一のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、第一および第二のＣＭＯＳインバータの入力ノードはそれぞれ第一および第二の入力ノードに接続し、第一および第四のＮＭＯＳＴのドレインを第一の入力ノードに接続し、第二および第三のＮＭＯＳＴのドレインを第二の入力ノードに接続する構成とする。さらに必要ならば内部ノードにレベル補償付きバッファー回路の入力ノードを接続する。

構成３：同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、同等な動作特性を有する第一および第二のＣＭＯＳインバータを有し、第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、第二のＮＭＯＳＴのゲートを第一のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、第一および第二のＣＭＯＳインバータの入力ノードはそれぞれ第一および第二の入力ノードに接続し、第一および第四のＮＭＯＳＴのドレインを第二の入力ノードに接続し、第二および第三のＮＭＯＳＴのドレインを第一の入力ノードに接続する構成とする。さらに必要ならば内部ノードにレベル補償付きバッファー回路の入力ノードを接続する。

構成４：同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、同等な動作特性を有する第一および第二のＣＭＯＳインバータを有し、第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、第二のＮＭＯＳＴのゲートを第一のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、第一および第二のＣＭＯＳインバータの入力ノードはそれぞれ第一および第二の入力ノードに接続し、第一および第四のＮＭＯＳＴのドレインを第一のＣＭＯＳインバータの出力ノードに接続し、第二および第三のＮＭＯＳＴのドレインを第二のＣＭＯＳインバータの出力ノードに接続する構成とする。さらに必要ならば内部ノードにレベル補償付きバッファー回路の入力ノードを接続する。

構成５：同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、同等な動作特性を有する第一および第二のＣＭＯＳインバータを有し、第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、第二のＮＭＯＳＴのゲートを第一のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、第一および第二のＣＭＯＳインバータの入力ノードはそれぞれ第一および第二の入力ノードに接続し、第一および第四のＮＭＯＳＴのドレインを第二のＣＭＯＳインバータの出力ノードに接続し、第二および第三のＮＭＯＳＴのドレインを第一のＣＭＯＳインバータの出力ノードに接続する構成とする。さらに必要ならば内部ノードにレベル補償付きバッファー回路の入力ノードを接続する。

構成６：同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、同等な動作特性を有する第一および第二のＣＭＯＳインバータを有し、第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、第二のＮＭＯＳＴのゲートを第一のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、第一および第二のＣＭＯＳインバータの入力ノードはそれぞれ第一および第二の入力ノードに接続し、第一のＮＭＯＳＴのドレインを第二の入力ノードに接続し、第二のＮＭＯＳＴのドレインを第二のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのドレインを第一の入力ノードに接続し、第四のＮＭＯＳＴのドレインを第一のＣＭＯＳインバータの出力ノードに接続する構成とする。さらに必要ならば内部ノードにレベル補償付きバッファー回路の入力ノードを接続する。

構成７：同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、同等な動作特性を有する第一および第二のＣＭＯＳインバータを有し、第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、第二のＮＭＯＳＴのゲートを第一のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、第一および第二のＣＭＯＳインバータの入力ノードはそれぞれ第一および第二の入力ノードに接続し、第一のＮＭＯＳＴのドレインを第二のＣＭＯＳインバータの出力ノードに接続し、第二のＮＭＯＳＴのドレインを第二の入力ノードに接続し、第三のＮＭＯＳＴのドレインを第一のＣＭＯＳインバータの出力ノードに接続し、第四のＮＭＯＳＴのドレインを第一の入力ノードに接続する構成とする。さらに必要ならば内部ノードにレベル補償付きバッファー回路の入力ノードを接続する。

構成８：第一および第二の入力ノードと内部出力ノードを有する論理回路であって、
同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、
同等な動作特性を有する第一ないし第四のＣＭＯＳインバータを有し、
第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、
第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、
第二のＮＭＯＳＴのゲートを第四のＣＭＯＳインバータの出力ノードに接続し、
第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、
第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、
第一ないし第四のＮＭＯＳＴの各ドレインをそれぞれ第一ないし第四のＣＭＯＳインバータの各出力ノードに接続し、第一および第四のＣＭＯＳインバータの各入力ノードは第一の入力ノード接続し、第二および第三のＣＭＯＳインバータの各入力ノードは第二の入力ノード接続する構成とする。

構成９：第一および第二の入力ノードと部出力ノードを有する論理回路であって、
同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、
同等な動作特性を有する第一ないし第四のＣＭＯＳインバータを有し、
第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、
第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、
第二のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、
第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、
第四のＮＭＯＳＴのゲートを第四のＣＭＯＳインバータの出力ノードに接続し、
第一ないし第四のＮＭＯＳＴの各ドレインをそれぞれ第一ないし第四のＣＭＯＳインバータの各出力ノードに接続し、第一および第四のＣＭＯＳインバータの各入力ノードは第二の入力ノード接続し、第二および第三のＣＭＯＳインバータの各入力ノードは第一の入力ノード接続する構成とする。

上記「課題を解決するための手段」の項の構成１および２の論理回路では、一つの入力ノードに接続されるものはＮＭＯＳＴのゲート、インバータの入力および二つのＮＭＯＳＴのドレインであり、他の入力ノードにもそれらと同等な同様のものが接続されている。また、各インバータの負荷が異なれば動作の対称性は必ずしも補償されないが、 上記構成では、それぞれＮＭＯＳＴのゲートからなる同等な負荷が接続されているので、二つのインバータの動作特性の対称性は良い。したがって、入力特性は同等になっているので、二つの入力を入れ替えても動作特性は変わらない。すなわち、対称性の良い入力特性を有する論理ゲート回路が実現されている。

上記構成３および４の論理回路では、一つの入力ノードにはインバータの入力とＮＭＯＳＴのゲートとが接続されており、他の入力ノードにもこれらと同等なインバータの入力およびＮＭＯＳＴのゲートが接続されている。上記構成で各インバータには、それぞれ二つのＮＭＯＳＴのドレインと一つのＮＭＯＳＴのゲートからなる同等な負荷が接続されているので、二つのインバータの動作特性の対称性は良い。したがって、二つの入力ノードの入力特性の対称性はやはり良好である。

上記構成１ないし４においては、内部出力ノードＮを充放電するための経路抵抗が論理信号の四通りの組み合わせの内、二通りの場合にはＲ、他の二通りの場合には１．５Ｒとなるので、平均として（５／４）Ｒとなる。単純にＮＭＯＳＴのパストランジスタを二個並列に設ける場合には１．５Ｒで、本発明の方が内部ノードを充放電する時間が速くなる。

上記構成５および６の論理ゲート回路では、一つの入力ノードに接続されるものはＮＭＯＳＴのゲート、インバータの入力および一つのＮＭＯＳＴのドレインであり、他の入力ノードにもそれらと同等な同様のものが接続されている。上記構成で各インバータには、それぞれ一つのＮＭＯＳＴのドレインと一つのＮＭＯＳＴのゲートからなる同等な負荷が接続されているので、二つのインバータの動作特性の対称性は良い。したがって、二つの入力ノードの入力特性の対称性はやはり良好である。また、内部出力ノードＮを充放電するための経路抵抗が論理信号の四通りの組み合わせ内、すべての場合にＲとなる。単純にＮＭＯＳＴのパストランジスタを二個並列に場合は１．５Ｒで、本発明の方が内部ノードを充放電する時間が速くなる。

上記構成７および８の論理ゲート回路では、一つの入力ノードに接続されるものはＮＭＯＳＴのゲート、二個のインバータの入力である。さらに、その二個のインバータのうち、一つのインバータの出力には一つのＮＭＯＳＴのドレインと一つのＮＭＯＳＴのゲートが接続され、もう一つのインバータ出力には一つのＮＭＯＳＴのドレインが接続されている。他の入力ノードにもそれらと同等な同様のものが接続されている。したがって、二つの入力ノードの入力特性の対称性はやはり良好である。また、内部出力ノードＮを充放電するための経路抵抗が論理信号の四通りの組み合わせ内、すべての場合にＲとなる。単純にＮＭＯＳＴのパストランジスタを二個並列に場合は１．５Ｒで、本発明の方が内部ノードを充放電する時間が速くなる。

以上のように入力特性の対称性の良い論理回路が得られるので、これらを用いて、セルライブラリ方式のように基本的な種々の論理機能を有する論理回路を予め設計しておき、それをもとに具体的な集積回路を実現する方式において、セルの入力ノードの物理的配置を区別しなくてよい場合が多いこと（本発明の論理ゲート回路では区別の必要は全くないが、種々の論理回路を構成する上で論理的に区別しなければならない入力ノードが生じることがある）、本発明の論理ゲート回路自体では回路遅延の見積もりは接続の仕方に依存せず同等になること、等により設計が簡単になること、設計ツールの実行時間が短くなること、配線層の制約も軽くなることが期待される。

本発明の実施の形態を図に基づいて詳細に説明する。

本発明の第一の実施例を第１図に示す。論理回路は第一および第二の入力ノード（Ａ、Ｂ）と内部出力ノードＮを有する。同等な動作特性のＮＭＯＳＴを４個(第一ないし第四、Ｔ１、Ｔ２、Ｔ３、Ｔ４)と同等な動作特性のＣＭＯＳインバータを２個(第一および第二、Ｉ１、Ｉ２有する。第一のＣＭＯＳインバータの入力ノードは第一の入力ノード（Ａ）に接続され、第二のCMOSインバータの入力ノードは第二の入力ノード（Ｂ）に接続される。第一のＮＭＯＳＴのゲートは第一の入力ノード（Ａ）に接続され、第二のＮＭＯＳＴのゲートは第一のＣＭＯＳインバータ（Ｉ１）の出力ノードに接続され、第三のＮＭＯＳＴのゲートは第二のＣＭＯＳインバータ（Ｉ２）の出力ノードに接続され、第四のＮＭＯＳＴのゲートは第二の入力ノード（Ｂ）に接続される。さらに、各ＮＭＯＳＴのドレインＤ１ないしＤ４をそれぞれ第一の入力ノード、第二の入力ノード、第一のCMOSインバータの出力ノード、第二のＣＭＯＳのインバータの出力ノードのいずれかに接続する。図では一例として、Ｄ１およびＤ３の可能性のある接続先をそれぞれ四本の点線で示しており、これら四本の点線の内の一つを選択する。Ｄ２およびＤ４に対しては図が煩雑になるため示していないが、上記と同様である。ただし、その接続先を選択する際に、第一の入力ノードおよび第二の入力ノードから見た負荷がそれぞれ同等となるようにし、かつ第一のＣＭＯＳインバータおよび第二のＣＭＯＳインバータの出力ノードの負荷がそれぞれ同等になるようにする。

本発明の第二の実施例を第２図に示す。同等な動作特性を有する第一ないし第四のＮＭＯＳＴ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）と、同等な動作特性を有する第一および第二のＣＭＯＳインバータ（Ｉ１およびＩ２）を用意し、Ｔ１ないしＴ４のソースを共通接続して内部出力ノードＮとし、Ｔ１のゲートを第一の入力ノードＡに接続し、Ｔ２のゲートをＣＭＯＳインバータＩ１の出力ノードに接続し、Ｔ３のゲートを第二の入力ノードＢに接続し、Ｔ４のゲートをＣＭＯＳインバータＩ２の出力ノードに接続し、ＣＭＯＳインバータＩ１の入力ノードは入力ノードＡに接続し、ＣＭＯＳインバータＩ２の入力ノードは入力ノードＢに接続し、Ｔ１およびＴ４のドレインを入力ノードＡに接続し、Ｔ２およびＴ３のドレインを入力ノードＢに接続する。さらに必要ならば内部出力ノードＮにＰＭＯＳＴのＴ５のドレインとＣＭＯＳインバータＩＢｕｆｆの入力を接続し、ＩＢｕｆｆの出力を出力ノードＱに接続し、Ｔ５のゲートを出力ノードＱに接続し、さらにドレインは電源ノードＶＤＤに接続する。回路としての動作を保証するためにＰＭＯＳＴのＴ５を流れる電流はＮＭＯＳＴのＴ１ないしＴ４より十分に小さくなるように設定される。このようにＴ５およびＩＢｕｆｆで構成された回路を本発明ではレベル補償付きバッファー回路と称する。出力ノードＱには内部出力ノードＮの論理信号が反転された論理信号が出力される。なお、インバータＩ１、Ｉ２およびＩＢｕｆｆには当然電源ノードと接地ノードがあるが、図が煩雑になるので図示していない。なお、内部出力ノードＮにおけるハイレベルがＴ１ないしＴ４のしきい値電圧だけ低下しても次段の動作に支障がなければ内部出力ノードＮを出力ノードとしても良い。以下の実施例でもこの点は同様である。

第３図に、この論理回路の論理値表を示す。入力ノードＡ、Ｂおよび内部出力ノードＮ、出力ノードＱのハイレベル、ローレベルのＨ、ＬとＴ１ないしＴ４の導通（オン）、非導通（オフ）状態、および内部出力ノードＮから入力ノードを通って電源ノードあるいは接地ノードに至る経路抵抗Ｒｐａｔｈについて、図にしてある。なお、入力ノードＡ、ＢはＣＭＯＳインバータＩ１およびＩ２と同等な動作特性のインバータでそれぞれ駆動されるものとし、インバータの等価抵抗をＲとしている。ハイレベルＨを論理値の１に、ローレベルＬを論理値０に対応させればこの回路はいわゆるＮＯＲ回路となる。

第４図は本発明の第三の実施例である。同等な動作特性を有する第一ないし第四のＮＭＯＳＴ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）と、同等な動作特性を有する第一および第二のＣＭＯＳインバータ（Ｉ１およびＩ２）を用意し、Ｔ１ないしＴ４のソースを共通接続して内部出力ノードＮとし、Ｔ１のゲートを第一の入力ノードＡに接続し、Ｔ２のゲートをＣＭＯＳインバータＩ１の出力ノードに接続し、Ｔ３のゲートを第二の入力ノードＢに接続し、Ｔ４のゲートをＣＭＯＳインバータＩ２の出力ノードに接続し、ＣＭＯＳインバータＩ１の入力ノードは入力ノードＡに接続し、ＣＭＯＳインバータＩ２の入力ノードは入力ノードＢに接続し、Ｔ２およびＴ３のドレインを入力ノードＡに接続し、Ｔ１およびＴ４のドレインを入力ノードＢに接続する。さらに必要ならば内部出力ノードＮにレベル補償付きバッファー回路の入力を接続し、その出力を出力ノードＱとする。

第５図に、この論理回路の論理値表を示す。ハイレベルＨを論理値の１に、ローレベルＬを論理値０に対応させればこの回路はいわゆるＮＡＮＤ回路となる。
第６図は本発明の第四の実施例である。同等な動作特性を有する第一ないし第四のＮＭＯＳＴ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）と、同等な動作特性を有する第一および第二のＣＭＯＳインバータ（Ｉ１およびＩ２）を用意し、Ｔ１ないしＴ４のソースを共通接続して内部出力ノードＮとし、Ｔ１のゲートを第一の入力ノードＡに接続し、Ｔ２のゲートをＣＭＯＳインバータＩ１の出力ノードに接続し、Ｔ３のゲートを第二の入力ノードＢに接続し、Ｔ４のゲートをＣＭＯＳインバータＩ２の出力ノードに接続し、ＣＭＯＳインバータＩ１の入力ノードは入力ノードＡに接続し、ＣＭＯＳインバータＩ２の入力ノードは入力ノードＢに接続し、Ｔ１およびＴ４のドレインをＣＭＯＳインバータＩ１の出力ノードに接続し、Ｔ２およびＴ３のドレインをＣＭＯＳインバータＩ２の出力ノードに接続する。さらに必要ならば内部出力ノードＮにレベル補償付きバッファー回路の入力を接続し、その出力を出力ノードＱとする。

第７図に、この論理回路の論理値表を示す。ハイレベルＨを論理値の１に、ローレベルＬを論理値０に対応させればこの回路はいわゆるＯＲ回路となる。
第８図は本発明の第五の実施例である。同等な動作特性を有する第一ないし第四のＮＭＯＳＴ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）と、同等な動作特性を有する第一および第二のＣＭＯＳインバータ（Ｉ１およびＩ２）を用意し、Ｔ１ないしＴ４のソースを共通接続して内部出力ノードＮとし、Ｔ１のゲートを第一の入力ノードＡに接続し、Ｔ２のゲートをＣＭＯＳインバータＩ１の出力ノードに接続し、Ｔ３のゲートを第二の入力ノードＢに接続し、Ｔ４のゲートをＣＭＯＳインバータＩ２の出力ノードに接続し、ＣＭＯＳインバータＩ１の入力ノードは入力ノードＡに接続し、ＣＭＯＳインバータＩ２の入力ノードは入力ノードＢに接続し、Ｔ２およびＴ３のドレインをＣＭＯＳインバータＩ１の出力ノードに接続し、Ｔ１およびＴ４のドレインをＣＭＯＳインバータＩ２の出力ノードに接続する。さらに必要ならば内部出力ノードＮにレベル補償付きバッファー回路の入力を接続し、その出力を出力ノードＱとする。

第９図に、この論理回路の論理値表を示す。ハイレベルＨを論理値の１に、ローレベルＬを論理値０に対応させればこの回路はいわゆるＡＮＤ回路となる。
第１０図は本発明の第六の実施例である。同等な動作特性を有する第一ないし第四のＮＭＯＳＴ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）と、同等な動作特性を有する第一および第二のＣＭＯＳインバータ（Ｉ１およびＩ２）を用意し、Ｔ１ないしＴ４のソースを共通接続して内部出力ノードＮとし、Ｔ１のゲートを第一の入力ノードＡに接続し、Ｔ２のゲートをＣＭＯＳインバータＩ１の出力ノードに接続し、Ｔ３のゲートを第二の入力ノードＢに接続し、Ｔ４のゲートをＣＭＯＳインバータＩ２の出力ノードに接続し、ＣＭＯＳインバータＩ１の入力ノードは入力ノードＡに接続し、ＣＭＯＳインバータＩ２の入力ノードは入力ノードＢに接続し、Ｔ１のドレインを入力ノードＢに、Ｔ２のドレインをＣＭＯＳインバータＩ２の出力ノードに、Ｔ３のドレインを入力ノードＡに、Ｔ４のドレインをＣＭＯＳインバータＩ１の出力ノードに、それぞれ接続する。さらに必要ならば内部出力ノードＮにレベル補償付きバッファー回路の入力を接続し、その出力を出力ノードＱとする。

第１１図に、この論理回路の論理値表を示す。ハイレベルＨを論理値の１に、ローレベルＬを論理値０に対応させればこの回路はいわゆるＸＯＲ回路となる。この場合は、経路抵抗Ｒｐａｔｈは入力の論理値のすべての組み合わせでＲに等しくなるので、より高速動作が期待される。

第１２図は本発明の第七の実施例である。同等な動作特性を有する第一ないし第四のＮＭＯＳＴ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）と、同等な動作特性を有する第一および第二のＣＭＯＳインバータ（Ｉ１およびＩ２）を用意し、Ｔ１ないしＴ４のソースを共通接続して内部出力ノードＮとし、Ｔ１のゲートを第一の入力ノードＡに接続し、Ｔ２のゲートをＣＭＯＳインバータＩ１の出力ノードに接続し、Ｔ３のゲートを第二の入力ノードＢに接続し、Ｔ４のゲートをＣＭＯＳインバータＩ２の出力ノードに接続し、ＣＭＯＳインバータＩ１の入力ノードは入力ノードＡに接続し、ＣＭＯＳインバータＩ２の入力ノードは入力ノードＢに接続し、Ｔ１のドレインをＣＭＯＳインバータＩ２の出力ノードに、Ｔ２のドレインを入力ノードＢに、Ｔ３のドレインをＣＭＯＳインバータＩ１の出力ノードに、Ｔ４のドレインを入力ノードＡに、それぞれ接続する。さらに必要ならば内部出力ノードＮにレベル補償付きバッファー回路の入力を接続し、その出力を出力ノードＱとする。

第１３図に、この論理回路の論理値表を示す。ハイレベルＨを論理値の１に、ローレベルＬを論理値０に対応させればこの回路はいわゆるＸＮＯＲ回路となる。この場合は、経路抵抗Ｒｐａｔｈは入力の論理値のすべての組み合わせでＲに等しくなるので、より高速動作が期待される。

次に、第四および第五の実施例において、経路抵抗Ｒｐａｔｈが１．５Ｒになる場合があったが、これをすべての場合にＲとなるような実施例を第１４図および第１５図にそれぞれ示す。これらにおいてはＣＭＯＳインバータＩ１およびＩ２と同等な動作特性のＣＭＯＳインバータＩ３およびＩ４を追加して用いている。これらの論理ゲート回路ではＴ１ないしＴ４のうちどれか二つが必ずオン状態になるが、Ｔ１ないしＴ４のそれぞれのドレインが等価抵抗Ｒを有するＣＭＯＳインバータの出力ノードに接続されているので、内部出力ノードＮには２Ｒなる経路抵抗を有する二つの経路が並列に接続されていることになる。したがって、合成した結果の経路抵抗はＲとなる。

第１４図は本発明の第八の実施例である。同等な動作特性を有する第一ないし第四のＮＭＯＳＴ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）と、同等な動作特性を有する第一ないし第四のＣＭＯＳインバータ（Ｉ１、Ｉ２、Ｉ３、Ｉ４）を用意し、Ｔ１ないしＴ４のソースを共通接続して内部出力ノードＮとし、Ｔ１のゲートを第一の入力ノードＡに接続し、Ｔ２のゲートをＣＭＯＳインバータＩ４の出力ノードに接続し、Ｔ３のゲートを第二の入力ノードＢに接続し、Ｔ４のゲートをＣＭＯＳインバータＩ２の出力ノードに接続し、ＣＭＯＳインバータＩ１およびＩ４の入力ノードは入力ノードＡに接続し、ＣＭＯＳインバータＩ２およびＩ３の入力ノードは入力ノードＢに接続し、Ｔ１のドレインをＣＭＯＳインバータＩ１の出力ノードに、Ｔ２のドレインをＣＭＯＳインバータＩ２の出力ノードに、Ｔ３のドレインをＣＭＯＳインバータＩ３の出力ノードに、Ｔ４のドレインをＣＭＯＳインバータＩ４に、それぞれ接続する。さらに必要ならば内部出力ノードＮにレベル補償付きバッファー回路の入力を接続し、その出力を出力ノードＱとする。この論理回路の論理値表は、経路抵抗Ｒｐａｔｈがすべての場合でＲとなる以外は第６図と同じであり、いわゆるＯＲ回路の動作をする。

第１５図は本発明の第九の実施例である。同等な動作特性を有する第一ないし第四のＮＭＯＳＴ（Ｔ１、Ｔ２、Ｔ３、Ｔ４）と、同等な動作特性を有する第一ないし第四のＣＭＯＳインバータ（Ｉ１、Ｉ２、Ｉ３、Ｉ４）を用意し、Ｔ１ないしＴ４のソースを共通接続して内部出力ノードＮとし、Ｔ１のゲートを第一の入力ノードＡに接続し、Ｔ２のゲートをＣＭＯＳインバータＩ２の出力ノードに接続し、Ｔ３のゲートを第二の入力ノードＢに接続し、Ｔ４のゲートをＣＭＯＳインバータＩ４の出力ノードに接続し、ＣＭＯＳインバータＩ１およびＩ４の入力ノードは入力ノードＢに接続し、ＣＭＯＳインバータＩ２およびＩ３の入力ノードは入力ノードＡに接続し、Ｔ１のドレインをＣＭＯＳインバータＩ１の出力ノードに、Ｔ２のドレインをＣＭＯＳインバータＩ２の出力ノードに、Ｔ３のドレインをＣＭＯＳインバータＩ３の出力ノードに、Ｔ４のドレインをＣＭＯＳインバータＩ４に、それぞれ接続する。さらに必要ならば内部出力ノードＮにレベル補償付きバッファー回路の入力を接続し、その出力を出力ノードＱとする。この論理回路の論理値表は、経路抵抗Ｒｐａｔｈがすべての場合でＲとなる以外は第８図と同じであり、いわゆるＡＮＤ回路の動作をする。

第１４図および第１５図において、各入力ノードにＣＭＯＳインバータをつけ加えれば、それぞれ第２図および第４図の場合と同じ論理機能の論理ゲートは出来るが、それよりも第１４図および第１５図の出力にそれぞれ一つのＣＭＯＳインバータを付け加えた方がＣＭＯＳインバータの数は少なくて済む。
以上は入力ノードの数が二個の場合を示したが、三個以上の場合はそれらを複数個用いて三入力以上でかつ入力特性の対称性の良い論理ゲート回路を構成することが出来る。例えば、三入力のＡＮＤ回路の場合を第１８図に示す。
実施例の第８図あるいは第１５図の二入力のＡＮＤ回路を３個用意し、２個を入力ノード側に用い、これらの出力を残りのＡＮＤ回路の入力にそれぞれ入力する。入力ノードは四個となるが、三個を入力ノードＡ、Ｂ、Ｃとして用い、残りの一つのＤに、入力を接地したＣＭＯＳインバータＩ５の出力を接続すれば良い。Ｉ５は入力特性の対称性を高めるために用いている。すなわち、すべてのノードＡ、Ｂ、Ｃ、Ｄから見た経路抵抗が同じとなるようにしている。他の論理機能を有する回路や入力ノードが３以上の論理回路で入力特性の対称性の良い論理回路は同様な考え方で容易に構成できる。

本発明の第一の実施例である。 本発明の第二の実施例の二入力ＮＯＲ回路である。 第二の実施例の論理値表である。 本発明の第三の実施例の二入力ＮＡＮＤ回路である。 第三の実施例の論理値表である。 本発明の第四の実施例の二入力ＯＲ回路である。 第四の実施例の論理値表である。 本発明の第五の実施例の二入力ＡＮＤ回路である。 第五の実施例の論理値表である。 本発明の第六の実施例の二入力ＸＯＲ回路である。 第六の実施例の論理値表である。 本発明の第七の実施例の二入力ＸＮＯＲ回路である。 第七の実施例の論理値表である。 本発明の第八の実施例の二入力ＯＲ回路である。 本発明の第九の実施例の二入力ＡＮＤ回路である。 パストランジスタによる従来の二入力ＮＯＲ回路である。 本発明を用いた入力特性の対称性の良い三入力以上の論理回路を構成する例を三入力ＡＮＤ回路で説明した図である。 本発明の実施例を用いた対称性の良い入力特性を有する三入力ＡＮＤ回路である。

符号の説明

Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ６、Ｔ７ ：Ｎ形絶縁ゲート電界効果トランジスタの
パストランジスタ
Ｔ５、Ｔ８ ：Ｐ形絶縁ゲート電界効果トランジスタ
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、ＩＢｕｆｆ ：ＣＭＯＳインバータ
Ａ、Ｂ、Ｃ、Ｄ ：入力ノード
Ｎ ：内部出力ノード
Ｑ ：出力ノード
ＶＤＤ ：電源ノード
ＧＮＤ ：接地ノード

Claims (9)

1. 第一および第二の入力ノードと内部出力ノードを有する論理回路であって、
   同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、
   同等な動作特性を有する第一および第二のＣＭＯＳインバータを有し、
   第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、
   第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、
   第二のＮＭＯＳＴのゲートを第一のＣＭＯＳインバータの出力ノードに接続し、
   第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、
   第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、
   第一および第二のＣＭＯＳインバータの入力ノードはそれぞれ第一および第二の入力ノードに接続し、
   第一ないし第四のＮＭＯＳＴの各ドレインは第一または第二の入力のノード、または、第一または第二のＣＭＯＳインバータの出力ノードのいずれか一つに接続し、第一および第二の入力ノードから見た負荷が同等となるように、かつ第一と第二のＣＭＯＳインバータのそれぞれの出力ノードの負荷も同等となるようにしたことを特徴とする論理回路。
2. 請求項１において、第一および第四のＮＭＯＳＴの各ドレインを第一の入力ノードに接続し、第二および第三のＮＭＯＳＴの各ドレインを第二の入力ノードに接続しことを特徴とした論理回路。
3. 請求項１において、第一および第四のＮＭＯＳＴの各ドレインを第二の入力ノードに接続し、第二および第三のＮＭＯＳＴの各ドレインを第一の入力ノードに接続したことを特徴とする論理回路。
4. 請求項１において、第一および第四のＮＭＯＳＴの各ドレインを第一のＣＭＯＳインバータの出力ノードに接続し、第二および第三のＮＭＯＳＴの各ドレインを第二のＣＭＯＳインバータの出力ノードに接続したことを特徴とする論理回路。
5. 請求項１において、第一および第四のＮＭＯＳＴの各ドレインを第二のＣＭＯＳインバータの出力ノードに接続し、第二および第三のＮＭＯＳＴの各ドレインを第一のＣＭＯＳインバータの出力ノードに接続したことを特徴とする論理回路。
6. 請求項１において、第一のＮＭＯＳＴのドレインを第二の入力ノードに接続し、第二のＮＭＯＳＴのドレインを第二のＣＭＯＳインバータの出力ノードに接続し、第三のＮＭＯＳＴのドレインを第一の入力ノードに接続し、第四のＮＭＯＳＴのドレインを第一のＣＭＯＳインバータの出力ノードに接続したことを特徴とする論理回路。
7. 請求項１において、第一のＮＭＯＳＴのドレインを第二のＣＭＯＳインバータの出力ノードに接続し、第二のＮＭＯＳＴのドレインを第二の入力ノードに接続し、第三のＮＭＯＳＴのドレインを第一のＣＭＯＳインバータの出力ノードに接続し、第四のＮＭＯＳＴのドレインを第一の入力ノードに接続したことを特徴とする論理回路。
8. 第一および第二の入力ノードと内部出力ノードを有する論理回路であって、
   同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、
   同等な動作特性を有する第一ないし第四のＣＭＯＳインバータを有し、
   第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、
   第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、
   第二のＮＭＯＳＴのゲートを第四のＣＭＯＳインバータの出力ノードに接続し、
   第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、
   第四のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、
   第一ないし第四のＮＭＯＳＴの各ドレインをそれぞれ第一ないし第四のＣＭＯＳインバータの各出力ノードに接続し、第一および第四のＣＭＯＳインバータの各入力ノードは第一の入力ノード接続し、第二および第三のＣＭＯＳインバータの各入力ノードは第二の入力ノード接続したことを特徴とする論理回路。
9. 第一および第二の入力ノードと内部出力ノードを有する論理回路であって、
   同等な動作特性を有する第一ないし第四のＮＭＯＳＴと、
   同等な動作特性を有する第一ないし第四のＣＭＯＳインバータを有し、
   第一ないし第四のＮＭＯＳＴのソースを共通接続して内部出力ノードとし、
   第一のＮＭＯＳＴのゲートを第一の入力ノードに接続し、
   第二のＮＭＯＳＴのゲートを第二のＣＭＯＳインバータの出力ノードに接続し、
   第三のＮＭＯＳＴのゲートを第二の入力ノードに接続し、
   第四のＮＭＯＳＴのゲートを第四のＣＭＯＳインバータの出力ノードに接続し、
   第一ないし第四のＮＭＯＳＴの各ドレインをそれぞれ第一ないし第四のＣＭＯＳインバータの各出力ノードに接続し、第一および第四のＣＭＯＳインバータの各入力ノードは第二の入力ノード接続し、第二および第三のＣＭＯＳインバータの各入力ノードは第一の入力ノード接続したことを特徴とする論理回路。

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